KR102635671B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예들은 반도체 장치에 관한 것으로서, 기판에 마련된 복수의 액티브 패턴들; 상기 액티브 패턴들을 가로지르며 제1 방향으로 연장되는 게이트 패턴들;및 상기 게이트 패턴들을 덮는 제1 층간절연층 상에 배치되고 상기 제1 방향으로 연장되는 제1 배선 패턴들;을 포함할 수 있다. 상기 제1 배선 패턴들은 상기 제1 층간절연층을 관통하여 상기 액티브 패턴들 및 상기 게이트 패턴들에 연결된 제1 수직 비아들과 연결되는 내부 배선 패턴들; 및 상기 제1 수직 비아들과 연결되지 않는 파워 라우팅 패턴들을 포함할 수 있다. 상기 제1 배선 패턴들은 상기 제1 방향과 교차되는 제2 방향을 따라서 제1 피치(P1)로 배열되는 가상의 배선 패턴 트랙들에 맞추어 정렬되고, 평면적 관점에서 상기 제1 액티브 패턴들은 상기 파워 라우팅 패턴들 사이에 배치될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 실시예들은 반도체 장치에 관한 것이다.
전자 산업이 발전함에 따라 반도체 장치의 특성에 대한 요구치가 높아지고 있으며 보다 빠르게 동작하고 보다 우수한 신뢰성을 갖는 반도체 장치가 요구되고 있다. 그러나, 반도체 장치의 동작 속도가 빨라지면 전류 소모량이 커져 파워 레벨이 불안정해지기 쉬우며 이로 인하여 반도체 장치의 신뢰성을 보장하기 어렵다. 따라서, 반도체 장치의 파워 레벨을 안정화시키기 위한 방안이 요구되고 있다.
본 발명의 실시예들은 안정화된 파워 레벨을 갖는 반도체 장치를 제시할 수 있다.
일 측면에서, 본 발명의 실시예들에 따른 반도체 장치는, 기판에 마련된 복수의 액티브 패턴들; 상기 액티브 패턴들을 가로지르며 제1 방향으로 연장되는 게이트 패턴들;및 상기 게이트 패턴들을 덮는 제1 층간절연층 상에 배치되고 상기 제1 방향으로 연장되는 제1 배선 패턴들;을 포함할 수 있다. 상기 제1 배선 패턴들은 상기 제1 층간절연층을 관통하여 상기 액티브 패턴들 및 상기 게이트 패턴들에 연결된 제1 수직 비아들과 연결되는 내부 배선 패턴들; 및 상기 제1 수직 비아들과 연결되지 않는 파워 라우팅 패턴들을 포함할 수 있다. 상기 제1 배선 패턴들은 상기 제1 방향과 교차되는 제2 방향을 따라서 제1 피치(P1)로 배열되는 가상의 배선 패턴 트랙들에 맞추어 정렬될 수 있고, 평면적 관점에서 상기 제1 액티브 패턴들은 상기 파워 라우팅 패턴들 사이에 배치될 수 있다.
다른 측면에서, 본 발명의 실시예들에 따른 반도체 장치는, 제1 방향을 따라 블록 영역 및 디커플링 캐패시터 영역이 정의된 기판; 상기 기판의 상기 블록 영역에 마련된 복수의 제1 액티브 패턴들 및 상기 제1 액티브 패턴들을 가로지르며 상기 제1 방향으로 연장되는 제1 게이트 패턴들을 포함하는 회로 소자들; 상기 기판의 상기 디커플링 캐패시터 영역에 마련된 제2 액티브 패턴 및 상기 제2 액티브 패턴 상의 제2 게이트 패턴을 포함하는 디커플링 캐패시터; 상기 제1 게이트 패턴들 및 제2 게이트 패턴을 덮는 제1 층간절연층 상에 배치되며 상기 제1 방향으로 연장되는 제1 배선 패턴들;을 포함할 수 있다. 상기 제1 배선 패턴들은 상기 제1 배선 패턴들은 상기 제1 액티브 패턴들 및 상기 제1 게이트 패턴들 상에서 상기 제1 층간절연층을 관통하는 제1 수직 비아들과 연결되는 내부 배선 패턴들;및 상기 제1 수직 비아들에 연결되지 않는 파워 라우팅 패턴들을 포함할 수 있다. 상기 파워 라우팅 패턴들은 상기 블록 영역으로부터 상기 디커플링 캐패시터 영역으로 연장되며 상기 제2 액티브 패턴 및 상기 제2 게이트 패턴의 어느 하나에 전기적으로 연결될 수 있다. 상기 제1 배선 패턴들은 상기 제1 방향과 교차되는 제2 방향을 따라서 제1 피치로 배열되는 가상의 배선 패턴 트랙들에 맞추어 정렬될 수 있고, 평면적 관점에서 상기 액티브 패턴들은 상기 파워 라우팅 패턴들과 비중첩될 수 있다.
또 다른 측면에서, 본 발명의 실시예들에 따른 반도체 장치는, 제1 기판 및 상기 제1 기판 상에 마련된 로직 구조체와, 제2 기판 및 상기 제2 기판 상에 마련된 메모리 셀 어레이를 포함하는 메모리 구조체를 포함할 수 있다. 상기 로직 구조체는 제1 기판에 마련된 복수의 액티브 패턴들; 상기 액티브 패턴들을 가로지르며 제1 방향으로 연장되는 게이트 패턴들;및 상기 게이트 패턴들을 덮는 제1 층간절연층 상에 배치되고 상기 제1 방향으로 연장되는 제1 배선 패턴들;을 포함할 수 있다. 상기 제1 배선 패턴들은 상기 액티브 패턴들 및 상기 게이트 패턴들로부터 수직 방향으로 연장되며 상기 제1 층간절연층을 관통하는 제1 수직 비아들에 연결되는 내부 배선 패턴들;및 상기 제1 수직 비아들과 연결되지 않는 파워 라우팅 패턴들을 포함할 수 있다. 상기 제1 배선 패턴들은 상기 제1 방향과 교차되는 제2 방향을 따라서 제1 피치(P1)로 배열되는 가상의 배선 패턴 트랙들에 맞추어 정렬될 수 있고, 평면적 관점에서 상기 제1 액티브 패턴들은 상기 파워 라우팅 패턴들 사이에 배치될 수 있다.
본 발명의 실시예들에 의하면, 디커플링 캐패시터에 파워(전원 전압 또는 접지 전압)를 전달하는 파워 라우팅 라인의 개수를 확보하여 디커플링 캐패시터의 성능 개선 및 반도체 장치의 파워 레벨의 안정화에 기여할 수 있는 반도체 장치를 제시할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시된 메모리 블록들(MB)의 하나의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 단면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 회로 소자들(TR) 및 디커플링 캐패시터(Cr)를 나타낸 레이아웃도이다.
도 5 내지 도 7은 본 발명에 따른 반도체 장치의 다양한 실시예들을 보여주는 레이아웃도들이다.
도 8은 도 7의 A-A' 라인에 따른 단면도이다.
도 9는 도 7의 B-B' 라인에 따른 단면도이다.
도 10은 도 7의 C-C' 라인에 따른 단면도이다.
도 11은 도 7의 D-D' 라인에 따른 단면도이다.
도 12는 도 7의 E-E' 라인에 따른 단면도이다.
도 13은 도 7의 F-F' 라인에 따른 단면도이다.
도 14는 도 7의 G-G' 라인에 따른 단면도이다.
도 15a 내지 도 15c는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 16은 본 발명의 일 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템을 개략적으로 도시한 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 장치(100)는 메모리 셀 어레이(110) 및 로직 회로(120)를 포함할 수 있다. 로직 회로(120)는 로우 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(MB)을 포함할 수 있다. 메모리 블록들(MB)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 로우 라인(RL) 및 비트 라인(BL)을 통해 액세스(access)될 수 있다. 메모리 셀은 공급되는 전력이 차단되는 경우에 저장된 데이터를 소실하는 휘발성 메모리 셀일 수도 있고, 공급되는 전원이 차단되더라도 저장된 데이터를 유지하는 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
로우 디코더(121)는 로우 라인들(RL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Lines) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다. 로우 디코더(121)는 로우 어드레스(X_A)에 따라서 메모리 셀 어레이(110)의 메모리 블록들(MB)의 하나를 선택할 수 있다. 로우 디코더(121)는 선택된 메모리 블록에 연결된 로우 라인들(RL)에 주변 회로(123)로부터의 동작 전압(V_X), 예컨대, 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 리드 전압(Vread)을 전달할 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 연결된 비트 라인을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신되는 데이터 신호(DATA)에 기초하여 비트 라인에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 로우 디코더(121)에 의해 활성화되는 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 반도체 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)을 수신할 수 있고, 외부 장치와 데이터(DATA)를 주고 받을 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)으로부터 데이터(DATA)를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A) 및 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 반도체 장치(100)에서 요구하는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상부면으로부터 수직하게 돌출되는 방향을 제3 방향(TD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일 방향을 나타낸다. 제3 방향(TD)은 제 1 방향(FD) 및 제 2 방향(SD)을 따라 신장되는 평면과 수직한 방향에 해당할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'은 제3 방향(TD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 블록들(MB)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(MB)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 각각의 비트 라인들(BL)에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이러한 경우, 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
각각의 셀 스트링들(CSTR)은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에는 제1 방향(FD)으로 신장되는 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 배치될 수 있다. 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)은 도 1에 도시된 로우 라인들(RL)에 해당할 수 있다. 드레인 선택 라인들(DSL) 각각은 대응하는 드레인 선택 트랜지스터들(DST)의 게이트에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트에 연결될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
본 발명의 일 실시예에 따른 반도체 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다. 도 3을 참조하면, 로직 회로(120)을 포함하는 로직 구조체(P)가 메모리 셀 어레이(110)를 포함하는 메모리 구조체(C)의 하부에 배치될 수 있다.
비록, 도 3을 참조로 하여 설명되는 실시예에서는 반도체 장치가 PUC 구조인 경우를 나타내나, 이에 한정되는 것은 아니다. 예커대, 메모리 구조체(C) 상부에 로직 구조체(P)가 배치될 수도 있다. 즉, 반도체 장치는 POC(Peri Over Cell) 구조를 가질 수도 있다. POC 구조의 반도체 장치는 도 15a 내지 도 15c를 참조로 후술될 것이다.
메모리 구조체(C)는 제2 기판(11) 및 제2 기판(11) 상에 배치된 메모리 셀 어레이(110)를 포함할 수 있다.
제2 기판(11)은 다결정 실리콘막으로 구성될 수 있다. 메모리 셀 어레이(110)는 제2 기판(11) 상에 번갈아 적층되는 복수의 전극층들(22) 및 복수의 절연층들(24), 그리고 전극층들(22) 및 절연층들(24)을 수직적으로 관통하는 복수의 채널 구조체들(CH)을 포함할 수 있다. 전극층들(22)은 도 1을 참조로 하여 설명된 로우 라인들(RL)에 해당될 수 있다. 전극층들(22) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인으로 이용될 수 있고, 최상부로부터 적어도 하나의 층은 드레인 선택 라인으로 이용될 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극층들(22)은 워드 라인들로 이용될 수 있다.
전극층들(22)은 도전 물질을 포함할 수 있으며, 예를 들어 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연층들(24)은 절연 물질을 포함하며, 예를 들어 실리콘 산화막으로 이루어질 수 있다.
컨택 플러그들이 연결되는 패드 영역들을 제공하기 위하여, 일부 영역에서 전극층들(22) 및 절연층들(24)은 계단식 구조를 가질 수 있다. 계단식 구조가 마련된 영역에서, 전극층들(22) 각각은 그것의 상부에 위치하는 다른 전극층에 노출되는 패드 영역을 구비할 수 있다. 도시하지 않았지만, 전극층들(22)의 패드 영역들 상에는 수직 방향으로 연장되는 컨택 플러그들이 각각 제공될 수 있다.
채널 구조체들(CH) 각각은 채널층(30) 및 게이트 절연층(32)을 포함할 수 있다. 채널층(30)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P 타입 불순물을 포함할 수도 있다. 채널층(30)은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수 있다. 도시하지 않았지만, 채널층은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다.
게이트 절연층(32)은 채널층(30)의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트 절연층(32)은 도시하지 않았지만 채널층(30)의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물 등의 단일막 또는 적층막을 포함할 수 있다. 일부 실시예에서, 게이트 절연층(32)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
도시하지 않았지만, 제2 기판(11)에는 p 타입 또는 n 타입의 불순물로 도핑된 소스 영역이 마련될 수 있다. 채널층들(30)은 제2 기판(11)의 소스 영역에 전기적으로 연결될 수 있다. 전극층들(22)은 채널 구조체들(CH)과 결합하여 3차원적으로 배열된 메모리 셀들을 구성할 수 있다.
제2 기판(11) 상에 제1 상부 층간절연층(41)이 형성되어 전극층들(22) 및 절연층들(24)의 상부면 및 측면, 그리고 채널 구조체들(CH)의 측면을 덮을 수 있다. 제1 상부 층간절연층(41) 상에는 제2 상부 층간절연층(42)이 형성되어 채널 구조체들(CH)의 상부면을 덮을 수 있다. 제1,제2 상부 층간절연층(41,42)은 실리콘 산화물, 예를 들어 HDP(High Density Plasma) 산화막 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화막을 포함할 수 있다.
제2 상부 층간절연층(42) 상에 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제2 방향(SD)을 따라서 신장되며 비트 라인 컨택들(BLC)을 통해서 채널층들(30)에 전기적으로 연결될 수 있다.
로직 구조체(P)는 제1 기판(10), 로직 회로(120), 하부 층간절연층들(50A-50D) 및 배선층들(M1 내지 M3)을 포함할 수 있다.
제1 기판(10)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
로직 회로(120)는 제1 기판(10) 상에 배치된 복수의 회로 소자들(TR) 및 디커플링 캐패시터(Cr)을 포함할 수 있다. 회로 소자들(TR)은 수평 트랜지스터들을 포함할 수 있다. 회로 소자들(TR)은 소자분리 패턴(10A)에 의해 정의된 제1 액티브 패턴(ACT1), 제1 액티브 패턴(ACT1) 상에 적층된 게이트 절연 패턴(GI) 및 제1 게이트 패턴(GEa)을 포함할 수 있다. 제1 게이트 패턴(GEa) 양측 제1 액티브 패턴(ACT1)에 n타입 또는 p 타입 불순물이 도핑되어 소스/드레인(미도시)이 제공될 수 있다. 회로 소자들(TR)은 도 1의 로우 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)를 정의할 수 있다.
디커플링 캐패시터(Cr)는 MOS 타입 캐패시터일 수 있다. 디커플링 캐패시터(Cr)는 제1 기판(10)의 소자 분리 패턴(10A)에 의해 정의된 제2 액티브 패턴(ACT2), 제2 액티브 패턴(ACT2) 상에 배치된 유전막 패턴(DI) 및 유전막 패턴(DI) 상에 배치된 제2 게이트 패턴(GEb)을 포함할 수 있다.
디커플링 캐패시터(Cr)의 유전막 패턴(DI)은 회로 소자(TR)의 게이트 절연막 패턴(GI)과 동일한 공정을 통해서 형성될 수 있고, 디커플링 캐패시터(Cr)의 제2 게이트 패턴(GEb)은 회로 소자(TR)의 제1 게이트 패턴(GEa)과 동일한 공정을 통해서 형성될 수 있다. 디커플링 캐패시터(Cr)는 전원 전압 상의 고주파 노이즈를 제거하거나, 회로 소자들이 필요로 하는 전원 전압을 보조적으로 제공하고, 회로 소자들에 외부 전원 전압이 연결될 때 발생되는 인덕턴스(inductance) 성분 등을 배제하여 파워 레벨을 안정화시키는 역할을 할 수 있다.
제1 기판(10) 상에 하부 층간절연층들(50A-50D)이 형성되어 회로 소자(TR) 및 디커플링 캐패시터(Cr)를 덮을 수 있다. 하부 층간절연층들(50A-50D)은 제1 기판(10) 상에 순차로 적층되는 제1 내지 제4 하부 층간절연층들을 포함할 수 있다. 제1 내지 제4 하부 층간절연층들(50A-50D)은 실리콘 산화물, 예를 들어 HDP 산화막 또는 TEOS 산화막을 포함할 수 있다. 제2 기판(11)은 제1 내지 제4 하부 층간절연층들(50A-50D)의 최상층, 예컨대 제4 하부 층간절연층(50D) 상에 배치될 수 있다.
배선층들(M1 내지 M3)은 제1 내지 제3 하부 층간절연층들(50A-50C) 상에 각각 제공될 수 있다. 배선층들(M1 내지 M3)은 제1 하부 층간절연층(50A) 상의 제1 배선층(M1), 제2 하부 층간절연층(50B) 상의 제2 배선층(M2), 제3 하부 층간절연층(50C) 상의 제3 배선층(M3)을 포함할 수 있다. 서로 다른 층에 배치된 배선층들(M1 내지 M3) 사이, 제1 배선층(M1)과 회로 소자들(TR) 사이, 그리고 제1 배선층(M1)과 디커플링 캐패시터(Cr) 사이가 수직 비아들(Va,Vb,Vc)을 통해 연결됨으로써 전기적 경로가 형성될 수 있다.
도 3은 3개의 배선층들(M1 내지 M3)을 포함하는 경우를 나타내나, 이에 한정되는 것은 아니다. 예를 들어, 배선층들은 2개 또는 4 개 이상 제공될 수 있다.
배선층들(M1 내지 M3)은 메모리 구조체(C) 또는 비트 라인들(BL)의 형성 공정에서의 최대 온도(이하, '공정 임계 온도'라 함)에서 공정 불량, 예를 들면, 힐락(hill lock)을 나타내지 않을 수 있는 물성을 갖도록 구성될 수 있다. 다시 말해, 배선층들(M1 내지 M3)의 재료로 공정 임계 온도에서 내열 특성을 갖는 도전 물질들을 사용해야 한다. 예를 들면, 배선층들(M1 내지 M3)은 공정 임계 온도보다 높은 용융점들을 갖는 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 배선층들(M1 내지 M3)이 메모리 구조체(C) 및 비트 라인들(BL)을 형성하기 이전에 형성되기 때문에 비저항은 크지만 높은 용융점을 갖는 도전 물질로 형성하는 것이다. 상술한 바와 같은 제조 공정 상의 제약으로 인하여, 배선층들(M1 내지 M3)은 비트 라인들(BL)보다 큰 비저항값을 가질 수 있다. 따라서, 파워 라우팅 라인들의 개수가 충분히 확보되지 않으면 디커플링 캐패시터(Cr)에 파워가 충분히 공급되지 않아 디커플링 캐패시터(Cr)의 성능이 떨어져 반도체 장치의 파워 레벨이 불안정해 질 수 있다.
배선층들(M1 내지 M3)에는 회로 소자들(TR)에 파워를 공급하기 위한 파워 라인들, 데이터 입출력 라인들, 회로 소자들(TR) 간 신호 전달을 위한 신호 라인들 등 회로 소자들(TR)에 연결되는 내부 배선 패턴들이 배치될 것이다. 특히, 회로 소자들(TR)와 가장 가깝게 위치하는 제1 배선층(M1)에는 많은 개수의 내부 배선 패턴들이 배치될 것이다. 따라서, 내부 배선 패턴들로 인해 공간이 부족하여 제1 배선층(M1)에 파워 라우팅 패턴을 배치하는 것이 용이하지 않다.
본 실시예들은, 디커플링 캐패시터(Cr)에 파워(예를 들어 전원 전압(Vcc))을 전달하는 파워 라우팅 라인을 확보하여 디커플링 캐패시터(Cr)의 성능을 개선함으로써 반도체 장치의 파워 레벨의 안정화에 기여할 수 있는 반도체 장치를 제시할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 회로 소자들(TR) 및 디커플링 캐패시터(Cr)를 나타낸 레이아웃도이고, 도 5 내지 도 7은 본 발명에 따른 반도체 장치의 다양한 실시예들을 보여주는 레이아웃도들이다.
도 4를 참조하면, 제1 방향(FD)을 따라 제1 블록 영역(AR1) 및 제2 블록 영역(AR2)이 정의될 수 있다. 제1 블록 영역(AR1)과 제2 블록 영역(AR2) 사이에 디커플링 캐패시터 영역(BR)이 정의될 수 있다. 제1 블록 영역(AR1) 및 제2 블록 영역(AR2)에는 회로 소자들(TR)이 마련될 수 있고, 디커플링 캐패시터 영역(BR)에는 디커플링 캐패시터(Cr)가 마련될 수 있다.
제1, 제2 블록 영역(AR1,AR2) 각각은 제1 타입 블록 영역(ARP) 및 제2 타입 블록 영역(ARN)을 포함할 수 있다. 제1 타입 블록 영역(ARP)에 마련된 회로 소자들(TR)은 제1 도전형 트랜지스터들일 수 있고, 제2 타입 블록 영역(ARN)에 마련된 회로 소자들(TR)은 제2 도전형 트랜지스터들일 수 있다. 제1 도전형 트랜지스터들은 PMOS 트랜지스터들일 수 있고, 제2 도전형 트랜지스터들은 NMOS 트랜지스터들일 수 있다. 제1, 제2 블록 영역(AR1,AR2) 각각에서 제1 타입 블록 영역(ARP)은 제2 타입 블록 영역(ARN) 보다 디커플링 캐패시터 영역(BR)으로부터 더 이격하여 배치될 수 있다.
회로 소자들(TR)은 소자분리 패턴에 의해 정의된 제1 액티브 패턴들(ACT1) 및 제1 게이트 패턴들(GEa)을 포함할 수 있다. 예시적으로, 제1 타입 블록 영역(ARP)에 배치된 제1 액티브 패턴들(ACT1)은 제2 방향(SD)을 따라 정렬될 수 있다. 제2 타입 블록 영역(ARN)에 배치된 제1 액티브 패턴들(ACT1)도 제2 방향(SD)을 따라 정렬될 수 있다. 제1, 제2 블록 영역(AR1, AR2) 각각에서, 제1 타입 블록 영역(ARP)의 제1 액티브 패턴들(ACT1) 각각은 제2 타입 블록 영역(ARN)의 제1 액티브 패턴들(ACT) 각각에 제1 방향(FD)으로 정렬될 수 있다.
제1 게이트 패턴들(GEa)은 제1 액티브 패턴들(ACT1)을 가로지르며 제1 방향(FD)으로 연장될 수 있다. 제1 게이트 패턴들(GEa)은 제1 방향(FD)과 교차되는 제2 방향(SD)을 따라 배열될 수 있다. 제1 게이트 패턴들(GEa)은 회로 소자들(TR)의 게이트 전극들을 정의할 수 있다.
제1 타입 블록 영역(ARP)에서 제1 게이트 패턴들(GEa) 양측 제1 액티브 패턴들(ACT1)에 제1 타입 불순물, 예컨대 p 타입의 불순물이 주입되어 PMOS 트랜지스터들의 소스(S) 및 드레인(D)이 형성될 수 있다. 제2 타입 블록 영역(ARN)에서 제1 게이트 패턴들(GEa) 양측 제1 액티브 패턴들(ACT1)에 제2 타입 불순물, 예컨대 n 타입의 불순물이 주입되어 NMOS 트랜지스터들의 소스(S) 및 드레인(D)이 형성될 수 있다.
디커플링 캐패시터(Cr)는 소자분리 패턴에 의해 정의된 제2 액티브 패턴(ACT2) 및 제2 액티브 패턴(ACT2) 상에 배치된 제2 게이트 패턴(GEb)을 포함할 수 있다. 제2 게이트 패턴(GEb)은 제1 게이트 패턴들(GEa)과 동일한 레벨에 배치될 수 있다. 제2 액티브 패턴(ACT2) 및 제2 게이트 패턴(GEb)은 디커플링 캐패시터(Cr)를 구성하는 한 쌍의 전극들을 정의할 수 있다. 디커플링 캐패시터(Cr)는 MOS 타입 캐패시터일 수 있다. 디커플링 캐패시터(Cr)가 NMOS 타입 캐패시터인 경우 제2 액티브 패턴(ACT2)은 n 타입 불순물로 도핑될 수 있다. 디커플링 캐패시터(Cr)가 PMOS 타입 캐패시터인 경우 제2 액티브 패턴(ACT2)은 p 타입 불순물로 도핑될 수 있다. 본 실시예에서는, 디커플링 캐패시터(Cr)가 NMOS 타입 캐패시터인 경우를 나타내었다.
제1 게이트 패턴들(GEa) 및 제2 게이트 패턴(GEb)보다 상위 레벨에 제1 파워 라인(M2_Vcc) 및 제2 파워 라인(M2_Vss)이 배치될 수 있다. 제1 파워 라인(M2_Vcc)은 제1 전원을 전달하는 역할을 할 수 있고, 제2 파워 라인(M2_Vss)은 제2 전원을 전달하는 역할을 할 수 있다. 본 실시예에서는 제1 전원이 전원 전압(Vcc)이고 제2 전원이 접지 전압(Vss)인 경우를 나타내나, 이와 반대일 수도 있다. 제1 파워 라인(M2_Vcc) 및 제2 파워 라인(M2_Vss)은 도 3에 도시된 제2 배선층(M2)을 정의할 수 있다. 제1 파워 라인(M2_Vcc) 및 제2 파워 라인(M2_Vss)은 제1 방향(FD)과 교차되는 제2 방향(SD)으로 연장될 수 있다.
제1 타입 블록 영역(ARP)에 마련된 회로 소자들(TR)이 PMOS 트랜지스터들이고, 제2 타입 블록 영역(ARN)에 마련되는 회로 소자들(TR)이 NMOS 트랜지스터들인 경우, 제1 파워 라인(M2_Vcc)은 제1 타입 블록 영역(ARP) 상에 배치될 수 있고, 제2 파워 라인(M2_Vss)은 제2 타입 블록 영역(ARN) 상에 배치될 수 있다. 제1, 제2 블록 영역(AR1,AR2) 각각에서 제1 파워 라인(M2_Vcc)은 제2 파워 라인(M2_Vss)보다 디커플링 캐패시터 영역(BR)으로부터 더 이격하여 배치될 수 있다.
도 4 및 도 5를 참조하면, 제1 게이트 패턴들(GEa) 및 제2 게이트 패턴(GEb)보다 상위 레벨, 그리고 제1 파워 라인(M2_Vcc) 및 제2 파워 라인(M2_Vss)보다 하위 레벨에 내부 배선 패턴들(M1a) 및 파워 라우팅 패턴들(Mlb)이 배치될 수 있다. 내부 배선 패턴들(M1a) 및 파워 라우팅 패턴들(Mlb)은 제1 방향(FD)으로 연장될 수 있다. 내부 배선 패턴들(M1a) 및 파워 라우팅 패턴들(Mlb)은 제1 게이트 패턴들(GEa)과 평행하게 배치될 수 있다.
내부 배선 패턴들(M1a)은 회로 소자들(TR)에 파워, 예컨대 전원 전압(Vcc) 및 접지 전압(Vss)을 전달하기 위한 파워 라인, 데이터 입출력 라인, 회로 소자들(TR) 간 신호 전달을 위한 신호 라인 등의 역할을 할 수 있다. 파워 라우팅 패턴들(Mlb)은 디커플링 캐패시터(Cr)에 전원을 전달하기 위한 파워 라인의 역할을 할 수 있다. 회로 소자들(TR)의 제1 게이트 패턴들(GEa), 소스들(S) 및 드레인들(D) 상에 제1 수직 비아들(V1a)이 마련될 수 있다. 내부 배선 패턴들(M1a)은 제1 수직 비아들(V1a)을 통해 대응하는 회로 소자들(TR)의 제1 게이트 패턴들(GEa), 소스들(S) 및 드레인들(D)에 각각 연결될 수 있다. 파워 라우팅 패턴들(Mlb)은 제1 수직 비아들(V1a)에 연결되지 않을 수 있다.
제1 방향(FD)을 따라서 연장되며 제1 방향(FD)과 교차되는 제2 방향(SD)을 따라서 배열되는 배선 패턴 트랙들(MPT1)이 정의될 수 있다. 배선 패턴 트랙들(MPT1)은 내부 배선 패턴들(M1a) 및 파워 라우팅 패턴들(Mlb)을 배치하는데 사용되는 가상의 선들일 수 있다. 내부 배선 패턴들(M1a) 및 파워 라우팅 패턴들(Mlb)의 위치는 배선 패턴 트랙들(MPT1)에 의해 정의될 수 있다. 내부 배선 패턴들(M1a)의 위치를 정의하는 배선 패턴 트랙들(MPT1)은 회로 소자들(TR)의 제1 게이트 패턴들(GEa), 소스들(S) 및 드레인들(D)과 각각 대응할 수 있다. 파워 라우팅 패턴들(Mlb)의 위치를 정의하는 배선 패턴 트랙들(MPT1) 각각은 제2 방향(SD)으로 이웃하는 제1 액티브 패턴들(ACT1) 사이에 마련된 소자분리 패턴들에 각각 대응할 수 있다.
인접하는 한 쌍의 배선 패턴 트랙들(MPT1) 간의 거리는 제1 거리(L1)일 수 있다. 배선 패턴 트랙들(MPT1)은 일정한 간격(L1)으로 제2 방향(SD)을 따라서 배열될 수 있다. 배선 패턴 트랙들(MPT1)의 피치는 P1일 수 있으며, 이는 제1 거리(L1)와 동일할 수 있다.
내부 배선 패턴들(M1a) 및 파워 라우팅 패턴들(Mlb)은 배선 패턴 트랙들(MPT1)에 맞추어 정렬될 수 있다. 내부 배선 패턴들(M1a) 및 파워 라우팅 패턴들(Mlb) 각각의 중심선은 배선 패턴 트랙들(MPT1) 각각과 중첩될 수 있다. 파워 라우팅 패턴들(M1b)은 내부 배선 패턴들(M1a)과 함께 제1 배선 패턴들(M1)을 정의할 수 있다. 제1 배선 패턴들(M1)은 도 3에 도시된 제1 배선층을 정의할 수 있다. 제1 배선 패턴들(M1)의 최소 피치는 제1 피치(P1)일 수 있으며, 이는 제1 거리(L1)와 동일할 수 있다. 제1 배선 패턴들(M1) 간 간격은 m* P1(m은 자연수)일 수 있다. 제1 피치(P1)의 크기는 반도체 소자의 제조 공정의 미세화 정도에 따라 결정될 수 있다. 본 명세서에서 사용되는 용어 '피치' 또는 '최소 피치'는 인접하는 한 쌍의 패턴들 간의 거리와 패턴 하나의 폭의 합에 해당할 수 있다.
제1 타입 블록 영역(ARP)에서 파워 라우팅 패턴들(Mlb) 상에 제2 수직 비아들(V2b)이 형성되어 파워 라우팅 패턴들(Mlb)과 제1 파워 라인(M2_Vcc) 간을 전기적으로 연결할 수 있다. 파워 라우팅 패턴들(Mlb)은 디커플링 캐패시터 영역(BR)을 향해 제1 방향(FD)을 따라 연장될 수 있으며, 적어도 일부분이 디커플링 캐패시터(Cr)와 수직 방향으로 중첩될 수 있다. 파워 라우팅 패턴들(Mlb)과 디커플링 캐패시터(Cr)의 제2 게이트 패턴(GEb) 간 중첩 부분들에는 제3 수직 비아들(V3a)이 형성되어 파워 라우팅 패턴들(Mlb)과 제2 게이트 패턴(GEb) 간을 전기적으로 연결할 수 있다. 제3 수직 비아들(V3a)은 파워 라우팅 패턴들(Mlb)에 로딩되는 제1 전원(예컨대, Vcc)을 제2 게이트 패턴(GEb)에 전달하기 위한 전기적 경로를 제공할 수 있다.
평면적 관점에서, 파워 라우팅 패턴들(M1b) 사이에 위치하도록 제1 액티브 패턴들(ACT1)이 재정렬될 수 있다. 제2 방향(SD)에서 서로 인접하는 제1 액티브 패턴들(ACT1) 간 간격은 제1 간격(D1)으로 일정할 수 있다. 파워 라우팅 패턴들(M1b) 각각은 제1 간격(D1)보다 작은 폭을 가지며, 제1 간격(D1) 내에 배치될 수 있다. 평면적 관점에서, 제1 액티브 패턴들(ACT1)은 제1 방향(FD)으로 파워 라우팅 패턴들(M1b)과 중첩되지 않을 수 있다.
변경된 제1 액티브 패턴들(ACT1)에 맞추어 게이트 패턴 트랙들(GPT)이 설정될 수 있다. 게이트 패턴 트랙들(GPT)은 제1 게이트 패턴들(GEa)을 배치하는데 사용되는 가상의 선들일 수 있다. 게이트 패턴 트랙들(GPT)은 일정한 간격(L2)으로 제2 방향(SD)을 따라서 배열될 수 있다. 인접하는 한 쌍의 게이트 패턴 트랙들(GPT) 간의 거리는 제2 거리(L2)일 수 있다. 게이트 패턴 트랙(GPT)의 피치는 제2 피치(P2)일 수 있다.
제1 게이트 패턴들(GEa)은 각각의 중심선이 게이트 패턴 트랙들(GPT) 각각과 중첩되도록 재정렬될 수 있다. 제1 게이트 패턴들(GEa) 간의 최소 피치는 제2 피치(P2)일 수 있으며, 이는 제2 거리(L2)와 동일할 수 있다. 인접한 제1 게이트 패턴들(GEa) 간 간격은 n* P2(n은 자연수)일 수 있다. 예를 들어, 제1 블록 영역(AR1)의 첫 번째 제1 게이트 패턴(GEa)과 두 번째 제1 게이트 패턴(GEa) 간 간격은 1* P2일 수 있다. 제1 블록 영역(AR1)의 두 번째 제1 게이트 패턴(GEa)과 세 번째 제1 게이트 패턴(GEa) 간 간격은 2*P2일 수 있다. 제1 수직 비아들(V1a)도 변경된 제1 액티브 패턴들(ACT1) 및 제1 게이트 패턴들(GEa)에 맞추어 재정렬될 수 있다.
파워 라우팅 패턴들(M1b) 각각의 중심선은 게이트 패턴 트랙들(GPT) 각각과 중첩될 수 있다. 파워 라우팅 패턴들(M1b) 각각의 중심에서, 게이트 패턴 트랙(GPT)과 배선 패턴 트랙들(MPT1)은 서로 중첩될 수 있다.
제1 수직 비아들(V1a)을 통해 제2 타입 블록 영역(ARN)에 배치된 회로 소자들(TR)의 소스들(S)에 연결된 내부 배선 패턴들(M1a) 상에 제4 수직 비아들(V4b)이 형성되어 내부 배선 패턴들(M1a)과 제2 파워 라인(M2_Vss) 간을 전기적으로 연결할 수 있다. 제4 수직 비아들(V4b)을 통해 제2 파워 라인(M2_Vss)에 연결된 내부 배선 패턴들(M1a)은 디커플링 캐패시터 영역(BR)을 향해 제1 방향(FD)을 따라 연장될 수 있으며, 적어도 일부분이 디커플링 캐패시터(Cr)와 수직 방향으로 중첩될 수 있다. 제2 파워 라인(M2_Vss)에 연결된 내부 배선 패턴들(M1a)과 디커플링 캐패시터(Cr)의 제2 액티브 패턴(ACT2) 간 중첩 부분들에는 제5 수직 비아들(V5a)이 형성되어 내부 배선 패턴들(M1a)과 제2 액티브 패턴(ACT2) 간을 전기적으로 연결할 수 있다. 제5 수직 비아들(V5a)은 제2 파워 라인(M2_Vss)을 통해 내부 배선 패턴들(M1a)에 로딩되는 제2 전원(예컨대, Vss)을 제2 액티브 패턴(ACT2)에 전달하기 위한 전기적 경로를 제공할 수 있다. 비록, 본 실시예에서는 파워 라우팅 패턴들(Mlb)이 제2 게이트 패턴(GEb)에 전기적으로 연결되고, 제2 파워 라인(M2_Vss)에 연결된 내부 배선 패턴들(M1a)이 제2 액티브 패턴(ACT2)에 전기적으로 연결되는 경우를 나타내었으나, 이와 반대의 연결도 가능하다.
도 6을 참조하면, 파워 라우팅 패턴들(M1b) 하부에 더미 게이트 패턴들(GEd)이 더 마련될 수 있다. 더미 게이트 패턴들(GEd)은 제1 게이트 패턴들(GEa)과 동일한 레벨에 배치될 수 있으며 제1 방향(FD)을 따라 연장될 수 있다. 더미 게이트 패턴들(GEd)은 제1 게이트 패턴들(GEa)과 평행할 수 있다. 더미 게이트 패턴들(GEd)은 반도체 장치의 동작에 아무런 영향을 주지 않는 더미 구조물에 해당할 수 있다.
더미 게이트 패턴들(GEd)은 게이트 패턴 트랙들(GPT)에 맞추어 정렬될 수 있다. 더미 게이트 패턴들(GEd) 각각의 중심선은 게이트 패턴 트랙들(GPT) 각각과 중첩될 수 있다. 더미 게이트 패턴들(GEd) 각각의 중심선은 파워 라우팅 패턴들(M1b) 각각의 중심선과 일치할 수 있다. 더미 게이트 패턴들(GEd) 각각의 중심선은 배선 패턴 트랙들(MPT1) 각각과 중첩될 수 있다.
더미 게이트 패턴들(GEd)은 제1 게이트 패턴들(GEa)과 함께 게이트 라인 패턴들(GLP)을 구성할 수 있다. 더미 게이트 패턴들(GEd)을 형성하면 게이트 라인 패턴들(GLP)의 분포를 균일하게 유지할 수 있다. 따라서, 패턴 밀도 차이로 인한 공정 상의 불균형이 해소되어 제조 과정에서 발생되는 제1 게이트 패턴들(GEa)의 불량을 억제시킬 수 있다. 한편, 도시하지 않았지만 더미 게이트 패턴들(GEd)은 생략될 수도 있다.
도 7을 참조하면, 디커플링 캐패시터 영역(BR)에서 제1 파워 라인(M2_Vcc) 및 제2 파워 라인(M2_Vss)과 동일한 레벨에 추가 제1 파워 라인(M2a_Vcc) 및 추가 제2 파워 라인(M2a_Vss)이 더 제공될 수 있다. 추가 제1 파워 라인(M2a_Vcc) 및 추가 제2 파워 라인(M2a_Vss)은 제2 방향(SD)을 따라 연장될 수 있다.
추가 제1 파워 라인(M2a_Vcc)은 파워 라우팅 패턴들(M1b)과 교차할 수 있다. 추가 제1 파워 라인(M2a_Vcc)과 파워 라우팅 패턴들(M1b) 간 교차점들에는 제6 수직 비아들(V6b)이 형성되어 추가 제1 파워 라인(M2a_Vcc)과 파워 라우팅 패턴들(M1b) 간을 전기적으로 연결할 수 있다. 추가 제2 파워 라인(M2a_Vss)은 제2 파워 라인(M2_Vss)에 연결된 내부 배선 패턴들(M1a)과 교차할 수 있다. 제2 파워 라인(M2_Vss)에 연결된 내부 배선 패턴들(M1a)과 추가 제2 파워 라인(M2a_Vss) 간 교차점들에는 제7 수직 비아들(V7b)이 형성되어 제2 파워 라인(M2_Vss)에 연결된 내부 배선 패턴들(M1a)과 추가 제2 파워 라인(M2a_Vss) 간을 전기적으로 연결할 수 있다.
내부 배선 패턴들(M1a) 및 파워 라우팅 패턴들(Mlb)과 동일한 레벨에 제1 파워 스트랩 라인들(M1c) 및 제2 파워 스트랩 라인들(M1d)이 제공될 수 있다. 제1 파워 스트랩 라인들(M1c) 및 제2 파워 스트랩 라인들(M1d)은 제1 방향(FD)으로 연장될 수 있다. 제1 파워 스트랩 라인들(M1c) 및 제2 파워 스트랩 라인들(M1d)은 배선 패턴 트랙들(MPT1)에 맞추어 정렬될 수 있다. 제1 파워 스트랩 라인들(M1c) 및 제2 파워 스트랩 라인들(M1d) 각각의 중심선은 배선 패턴 트랙들(MPT1) 각각과 중첩될 수 있다. 제1 파워 스트랩 라인들(M1c) 및 제2 파워 스트랩 라인들(M1d)은 디커플링 캐패시터(Cr)와 수직 방향으로 중첩될 수 있다.
제1 파워 스트랩 라인들(M1c)은 제8 수직 비아들(V8b)을 통해 추가 제1 파워 라인(M2a_Vcc)에 전기적으로 연결될 수 있고, 제2 파워 스트랩 라인들(M1d)은 제9 수직 비아들(V9b)을 통해 추가 제2 파워 라인(M2a_Vss)에 전기적으로 연결될 수 있다.
제1 파워 스트랩 라인들(M1c)은 제10 수직 비아들(V10a)을 통해 디커플링 캐패시터(Cr)의 제2 게이트 패턴(GE2)에 전기적으로 연결될 수 있고, 제2 파워 스트랩 라인들(M1d)은 제11 수직 비아들(V11a)을 통해 디커플링 캐패시터(Cr)의 제2 액티브 패턴(ACT2)에 전기적으로 연결될 수 있다. 비록, 본 실시예에서는 제1 파워 스트랩 라인들(M1c)이 디커플링 캐패시터(Cr)의 제2 게이트 패턴(GE2)에 전기적으로 연결되고, 제2 파워 스트랩 라인들(M1d)이 디커플링 캐패시터(Cr)의 제2 액티브 패턴(ACT2)에 전기적으로 연결되는 경우를 나타내었으나, 이와 반대의 연결도 가능하다.
도 8은 도 7의 A-A' 라인에 따른 단면도이고, 도 9는 도 7의 B-B' 라인에 따른 단면도이고, 도 10은 도 7의 C-C' 라인에 따른 단면도이고, 도 11은 도 7의 D-D' 라인에 따른 단면도이고, 도 12는 도 7의 E-E' 라인에 따른 단면도이고, 도 13은 도 7의 F-F' 라인에 따른 단면도이고, 도 14는 도 7의 G-G' 라인에 따른 단면도이다. 이하에서는, 앞서 도 3 내지 도 7을 참조로 하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 7 내지 도 14를 참조하면, 제1 기판(10)에 제1 액티브 패턴들(ACT1) 및 제2 액티브 패턴(ACT2)을 정의하는 소자분리 패턴(10A)이 형성될 수 있다. 제1 액티브 패턴들(ACT1)은 제1,제2 블록 영역(AR1,AR2)에 배치될 수 있고, 제2 액티브 패턴(BR)은 디커플링 캐패시터 영역(BR)에 배치될 수 있다. 소자분리 패턴(10A)은 실리콘 산화막을 포함할 수 있다.
제1 기판(10) 상에 제1 액티브 패턴들(ACT1)을 가로지르며 제1 방향(FD)으로 연장되는 제1 게이트 패턴들(GEa)이 마련될 수 있다. 제1 게이트 패턴들(GEa)은 게이트 패턴 트랙들(GPT)에 맞추어 정렬될 수 있다. 게이트 패턴 트랙들(GPT)은 일정한 간격(L2)으로 제2 방향(SD)을 따라서 배열될 수 있다. 인접하는 한 쌍의 게이트 패턴 트랙들(GPT) 간의 거리는 제2 거리(L2)일 수 있다. 게이트 패턴 트랙(GPT)의 피치는 제2 피치(P2)일 수 있다. 제1 게이트 패턴들(GEa)은 각각의 중심선이 게이트 패턴 트랙들(GPT) 각각과 중첩될 수 있다. 제1 게이트 패턴들(GEa) 간의 최소 피치는 제2 피치(P2)일 수 있으며, 이는 제2 거리(L2)와 동일할 수 있다. 제1 게이트 패턴들(GEa) 양측 제1 액티브 패턴들(ACT1)에 소스(S) 및 드레인(D)이 마련될 수 있다.
제2 액티브 패턴(ACT2) 상에 제2 게이트 패턴들(GEb)이 마련될 수 있다. 평면적 관점에서, 제2 게이트 패턴들(GEb)은 제2 액티브 패턴(ACT2)을 부분적으로 노출할 수 있다. 게이트 패턴들(GEa)과 제1 기판(10) 사이에는 유전막 패턴(DI) 이 개재될 수 있다.
제1 기판(10) 상에 제1 하부 층간절연층(50A)이 형성되어 제1 액티브 패턴들(ACT1), 제2 액티브 패턴(ACT2), 제1 게이트 패턴들(GEa) 및 제2 게이트 패턴(GEa)을 덮을 수 있다. 제1 하부 층간절연층(50A) 상에 제2 하부 층간절연층(50B) 및 제3 하부 층간절연층(50C)이 순차로 적층될 수 있다. 제1 내지 제3 하부 층간절연층(50A 내지 50C)은 실리콘 산화막을 포함할 수 있다.
제1 하부 층간절연층(50A) 상에 내부 배선 패턴들(M1a) 및 파워 라우팅 패턴들(Mlb)이 배치될 수 있다. 내부 배선 패턴들(M1a) 및 파워 라우팅 패턴들(Mlb)은 제1 방향(FD)으로 연장될 수 있다.
도 7 내지 9를 다시 참조하면, 내부 배선 패턴들(M1a) 하부에 제1 하부 층간절연층(50A)을 관통하는 제1 수직 비아들(V1a)이 형성되어 내부 배선 패턴들(M1a)과 회로 소자들(TR)의 제1 게이트 패턴들(GEa), 소스들(S) 및 드레인들(D) 간을 각각 전기적으로 연결할 수 있다. 제1 수직 비아들(V1a)은 파워 라우팅 패턴들(Mlb)의 하부에는 형성되지 않는다.
내부 배선 패턴들(M1a) 및 파워 라우팅 패턴들(Mlb)은 배선 패턴 트랙들(MPT1)에 맞추어 정렬될 수 있다. 내부 배선 패턴들(M1a) 및 파워 라우팅 패턴들(Mlb) 각각의 중심선은 배선 패턴 트랙들(MPT1) 각각과 중첩될 수 있다. 인접하는 한 쌍의 배선 패턴 트랙들(MPT1) 간의 거리는 제1 거리(L1)일 수 있다. 배선 패턴 트랙들(MPT1)은 일정한 간격(L1)으로 제2 방향(SD)을 따라서 배열될 수 있다. 배선 패턴 트랙들(MPT1)의 피치는 P1일 수 있으며, 이는 제1 거리(L1)와 동일할 수 있다.
파워 라우팅 패턴들(M1b)은 내부 배선 패턴들(M1a)과 함께 제1 배선 패턴들(M1)을 구성할 수 있다. 제1 배선 패턴들(M1)의 최소 피치는 제1 피치(P1)일 수 있으며, 이는 제1 거리(L1)와 동일할 수 있다. 제1 배선 패턴들(M1) 간 간격은 m* P1(m은 자연수)일 수 있다.
제2 하부 층간절연층(50B) 상에 제1 파워 라인(M2_Vcc) 및 제2 파워 라인(M2_Vss)이 마련될 수 있다. 제1 파워 라인(M2_Vcc) 및 제2 파워 라인(M2_Vss)은 제2 방향(SD)을 따라 연장되며 서로 평행하게 배치될 수 있다. 제1 파워 라인(M2_Vcc)은 제1 타입 블록 영역(ARP) 상에 배치될 수 있고, 제2 파워 라인(M2_Vss)은 제2 타입 블록 영역(ARN) 상에 배치될 수 있다.
제1 파워 라인(M2_Vcc) 하부에 제2 하부 층간절연층(50B)을 관통하는 제2 수직 비아들(V2b)이 형성되어 제1 파워 라인(M2_Vcc)과 파워 라우팅 패턴들(Mlb) 간을 전기적으로 연결할 수 있다.
도 7 및 도 13을 다시 참조하면, 파워 라우팅 패턴들(Mlb)은 디커플링 캐패시터 영역(BR)을 향해 제1 방향(FD)을 따라 연장될 수 있으며, 적어도 일부분이 디커플링 캐패시터(Cr)와 수직 방향으로 중첩될 수 있다. 파워 라우팅 패턴들(Mlb)과 디커플링 캐패시터(Cr)의 제2 게이트 패턴(GEb) 간 중첩 부분들에는 제1 하부 층간절연층(50A)을 관통하는 제3 수직 비아들(V3a)이 형성되어 파워 라우팅 패턴들(Mlb)과 제2 게이트 패턴(GEb) 간을 전기적으로 연결할 수 있다.
도 7 및 도 9를 다시 참조하면, 제2 파워 라인(M2_Vss) 하부에 제2 하부 층간절연층(50B)을 관통하는 제4 수직 비아들(V4b)이 형성되어, 제1 수직 비아들(V1a)을 통해 제1 타입 블록 영역(ARP)의 소스들(S)에 연결된 내부 배선 패턴들(M1a)과 제2 파워 라인(M2_Vss) 간을 전기적으로 연결할 수 있다. 도 7 및 도 14를 다시 참조하면, 제4 수직 비아들(V4b)을 통해 제2 파워 라인(M2_Vss)에 연결된 내부 배선 패턴들(M1a)은 디커플링 캐패시터 영역(BR)을 향해 제1 방향(FD)을 따라 연장될 수 있으며, 적어도 일부분이 디커플링 캐패시터(Cr)와 수직 방향으로 중첩될 수 있다. 제2 파워 라인(M2_Vss)에 연결된 내부 배선 패턴들(M1a)과 디커플링 캐패시터(Cr)의 제2 액티브 패턴(ACT2) 간 중첩 부분들에는 제1 하부 층간절연층(50A)을 관통하는 제5 수직 비아들(V5a)이 형성되어 내부 배선 패턴들(M1a)과 제2 액티브 패턴(ACT2)간을 전기적으로 연결할 수 있다.
도 7 및 도 11 및 도 12를 다시 참조하면, 디커플링 캐패시터 영역(BR)에서 제2 하부 층간절연층(50B) 상에 추가 제1 파워 라인(M2a_Vcc) 및 추가 제2 파워 라인(M2a_Vss)이 마련될 수 있다. 추가 제1 파워 라인(M2a_Vcc) 및 추가 제2 파워 라인(M2a_Vss)은 제2 방향(SD)을 따라 연장될 수 있다.
추가 제1 파워 라인(M2a_Vcc) 하부에 제2 하부 층간절연층(50B)을 관통하는 제6 수직 비아들(V6b)이 형성되어 추가 제1 파워 라인(M2a_Vcc)과 파워 라우팅 패턴들(M1b) 간을 전기적으로 연결할 수 있다. 추가 제2 파워 라인(M2a_Vss) 하부에 제2 하부 층간절연층(50B)을 관통하는 제7 수직 비아들(V7b)이 형성되어 제2 파워 라인(M2_Vss)에 연결된 내부 배선 패턴들(M1a)과 추가 제2 파워 라인(M2a_Vss) 간을 전기적으로 연결할 수 있다. 추가 제1 파워 라인(M2a_Vcc) 및 추가 제2 파워 라인(M2a_Vss)은 제1 방향(FD)에서 디커플링 캐패시터 영역(BR)의 중심부에 배치될 수 있다.
디커플링 캐패시터 영역(BR)에서 제1 하부 층간절연층(50A) 상에 제1 파워 스트랩 라인들(M1c) 및 제2 파워 스트랩 라인들(M1d)이 마련될 수 있다. 제1 파워 스트랩 라인들(M1c) 및 제2 파워 스트랩 라인들(M1d)은 제1 방향(FD)으로 연장될 수 있다. 제1 파워 스트랩 라인들(M1c) 및 제2 파워 스트랩 라인들(M1d)은 내부 배선 패턴들(M1a)및 파워 라우팅 패턴들(Mlb)과 평행하게 배치될 수 있다. 제1 파워 스트랩 라인들(M1c) 및 제2 파워 스트랩 라인들(M1d)은 배선 패턴 트랙들(MPT1)에 맞추어 정렬될 수 있다. 제1 파워 스트랩 라인들(M1c) 및 제2 파워 스트랩 라인들(M1d) 각각의 중심선은 배선 패턴 트랙들(MPT1) 각각과 중첩될 수 있다.
추가 제1 파워 라인(M2a_Vcc) 하부에 제2 하부 층간절연층(50B)을 관통하는 제8 수직 비아들(V8b)이 형성되어 추가 제1 파워 라인(M2a_Vcc)과 제1 파워 스트랩 라인들(M1c) 간을 전기적으로 연결할 수 있다. 추가 제2 파워 라인(M2a_Vss) 하부에 2 하부 층간절연층(50B)을 관통하는 제9 수직 비아들(V9b)이 형성되어 추가 제2 파워 라인(M2a_Vss)과 제2 파워 스트랩 라인들(M1d) 간을 전기적으로 연결할 수 있다.
추가 제1 파워 라인(M2a_Vcc)과 추가 제2 파워 라인(M2a_Vss)은 서로 인접하여 배치될 수 있다. 이에 따라, 추가 제1 파워 라인(M2a_Vcc) 하부의 제6, 제8 수직 비아들(V6b,V8b)과 추가 제2 파워 라인(M2a_Vss) 하부의 제7,9 수직 비아들(V7b,V9b)도 서로 인접하여 배치될 수 있다. 제6, 제8 수직 비아들(V6b, V8b)은 추가 디커플링 캐패시터(aCr)의 제1 전극을 제공할 수 있다. 제7,9 수직 비아들(V7b,V9b)은 추가 디커플링 캐패시터(aCr)의 제2 전극을 제공할 수 있다. 제6, 제8 수직 비아들(V6b, V8b)과 제7,9 수직 비아들(V7b,V9b) 사이의 제2 하부 층간절연층(50B)은 추가 디커플링 캐패시터(aCr)의 유전층을 제공할 수 있다. 제2 하부 층간절연층(50B) 내에 제6, 제8 수직 비아들(V6b, V8b), 제7,9 수직 비아들(V7b,V9b) 및 그들 사이의 제2 하부 층간절연층(50B)으로 이루어진 추가 디커플링 캐패시터(aCr)가 마련될 수 있다. 추가 디커플링 캐패시터(aCr)는 디커플링 캐패시터(Cr)와 실질적으로 동일한 역할을 할 수 있다.
제6 내지 제9 수직 비아들(V6b 내지 V9b)은 디커플링 캐패시터(Cr)와 중첩하여 배치될 수 있으며, 추가 디커플링 캐패시터(aCr)는 디커플링 캐패시터(Cr)와 수직 방향으로 중첩될 수 있다. 따라서, 추가 디커플링 캐패시터(aCr)는 별도의 레이아웃 면적을 소모하지 않는다. 본 실시예에 의하면, 별도의 레이아웃을 소모하지 않고서도 파워 레벨의 안정화시키는 역할을 하는 캐패시터의 용량을 늘릴 수 있다.
도 7 및 도 13을 참조하면, 제1 파워 스트랩 라인들(M1c) 하부에 제1 하부 층간절연층(50A)을 관통하는 제10 수직 비아들(V10a)이 형성되어 제1 파워 스트랩 라인들(M1c)과 디커플링 캐패시터(Cr)의 제2 게이트 패턴(GE2) 간을 전기적으로 연결할 수 있다. 제2 파워 스트랩 라인들(M1d) 하부에는 제1 하부 층간절연층(50A)을 관통하는 제11 수직 비아들(V11a)이 형성되어 제2 파워 스트랩 라인들(M2d)과 디커플링 캐패시터(Cr)의 제2 액티브 패턴(ACT2) 간을 전기적으로 연결할 수 있다.
이로써, 디커플링 캐패시터 영역(AR)에 제2 배선층에 마련된 제1 추가 파워 라인들(M2a_Vcc)과 제1 배선층에 마련된 파워 라우팅 패턴들(M1b), 제1 파워 스트랩 라인들(M1C), 그리고 이들 사이를 연결하는 제6,제8 비아들(V6b, V8b)로 이루어진 제1 파워 메쉬가 제공될 수 있다. 제1 파워 메쉬가 제10 비아들(V10a)을 통해 디커플링 캐패시터(Cr)의 제2 게이트 패턴(GE2)에 연결됨으로써, 제1 파워 메쉬에 로딩되는 제1 전원(예컨대, Vcc)를 디커플링 캐패시터(Cr)의 제2 게이트 패턴(GE2)에 전달하기 위한 전기적 경로가 제공될 수 있다.
유사하게, 디커플링 캐패시터 영역(AR)에 제2 배선층에 마련된 제2 추가 파워 라인들(M2a_Vss)과 제1 배선층에 마련된 내부 배선 패턴(M1a), 제2 파워 스트랩 라인들(M1d), 그리고 이들 사이를 연결하는 제7,제9 비아들(V7b, V9b)로 이루어진 제2 파워 메쉬가 제공될 수 있다. 제2 파워 메쉬가 제11 비아들(V11a)을 통해 디커플링 캐패시터(Cr)의 제2 액티브 패턴(ACT2)에 연결됨으로써, 제2 파워 메쉬에 로딩되는 제2 전원(예컨대, Vss)를 디커플링 캐패시터(Cr)의 제2 액티브 패턴(ACT2)에 전달하기 위한 전기적 경로가 제공될 수 있다. 본 실시예에 의하면, 디커플링 캐패시터 영역(AR)에 제1,제2 파워 메쉬를 구성하여 디커플링 캐패시터(Cr)에 전원을 전달하는 전기적 경로의 저항 성분을 줄일 수 있다. 따라서, 전기적 경로 상에서 발생되는 전압 강하를 최소화하여 디커플링 캐패시터(Cr)의 동작 안정화에 기여할 수 있다.
도 15a 내지 도 15c는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 본 실시예에서는, 앞서 도 3 내지 도 14를 참조로 하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 15a를 참조하면, 제2 상부 층간절연층(42) 상에 제3 상부 층간절연층(43)이 마련되어 비트 라인들(BL)을 덮을 수 있다. 도시하지 않았지만, 비트 라인들(BL)과 동일한 층에는 메모리 셀 어레이(110)의 전극층들(22)에 전기적으로 연결되는 배선 패턴들이 마련될 수 있고, 제3 상부 층간절연층(43)은 배선 패턴들을 덮을 수 있다. 제3 상부 층간절연층(43) 상에 수직 비아들(Vd)을 통해 비트 라인들(BL) 및 배선 패턴들에 각각 연결되는 제1 패드들(PAD1)이 마련될 수 있다. 제3 상부 층간절연층(43) 상에는 제4 상부 층간절연층(44)이 형성되어 제1 패드들(PAD1)의 상부면을 노출하고 측면을 덮을 수 있다.
도 15b를 참조하면, 제4 하부 층간절연층(50D) 상에 수직 비아들(Ve)을 통해 제3 배선층(M3)에 연결되는 제2 패드들(PAD2)이 마련될 수 있다. 제4 하부 층간절연층(50D) 상에는 제5 하부 층간절연층(50E)이 마련되어 제2 패드들(PAD2)의 상부면을 노출하고 측면을 덮을 수 있다.
도 15b에 도시된 구조물이 상하 반전된 후에, 도 15a에 도시된 구조물 상에 적층되어 도 15c에 도시된 바와 같은 반도체 장치가 마련될 수 있다. 도 15b에 도시된 구조물의 제2 패드들(PAD2)이 도 15a에 도시된 구조물의 제1 패드들(PAD1)에 본딩되어, 전기적인 경로가 형성될 수 있다. 본 실시예 의하면, 로직 구조체(P)는 메모리 구조체(C)의 상부에 배치될 수 있다. 이러한 구조의 반도체 장치를 POC(Peri Over Cell) 구조로 정의할 수 있다.
이하, 본 발명의 실시예들에 의한 효과를 설명한다.
디커플링 캐패시터(Cr)에 파워를 전송하는 파워 라우팅 패턴들(M1b)은 회로 소자들(TR)과 직접적으로 연계되지 않는다. 따라서, 파워 라우팅 패턴들(M1b)을 배치하기 전에 제1 게이트 패턴들(GEa)을 먼저 배치할 경우, 파워 라우팅 패턴들(M1b)까지 고려하여 제1 게이트 패턴들(GEa)을 배치하는 것은 극히 곤란하다. 이러한 설계 상의 어려움으로 인하여 파워 라우팅 패턴들(M1b)이 배치되지 못할 수 있다. 본 실시예에 의하면, 파워 라우팅 패턴들(M1b)을 포함하여 제1 배선 패턴들(M1)을 일정한 피치로 배치하고, 제1 배선 패턴들(M1)에 맞추어 회로 소자들(TR)을 구성하는 제1 액티브 패턴들(ACT1) 및 제1 게이트 패턴들(GE1)을 재배치하므로, 파워 라우팅 패턴들(M1b)의 개수를 충분히 확보할 수 있다. 따라서, 파워 라우팅 패턴들(M1b)를 통해서 디커플링 캐패시터(Cr)에 안정적으로 파워를 공급할 수 있으므로 디커플링 캐패시터(Cr)의 성능을 개선시킬 수 있고, 반도체 장치의 파워 레벨을 안정화시키어 반도체 장치의 신뢰성 향상에 기여할 수 있다.
도 16은 본 발명의 실시예에 따른 반도체 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(610)는 복수의 플래시 메모리 칩들로 구성되는 멀티 칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 17은 본 발명의 실시예에 따른 반도체 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 17을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
ACT1: 제1 액티브 패턴
ACT2: 제2 액티브 패턴
GEa: 제1 게이트 패턴들
GEb: 제2 게이트 패턴
GEd: 더미 게이트 패턴들
Mla: 내부 배선 패턴들
M1b: 파워 라우팅 패턴들
MPT1: 배선 패턴 트랙들
GPT: 게이트 패턴 트랙들
TR: 회로 소자들
Cr: 디커플링 캐패시터
aCr: 디커플링 캐패시터

Claims (20)

  1. 기판에 마련된 복수의 액티브 패턴들;
    상기 액티브 패턴들을 가로지르며 제1 방향으로 연장되는 게이트 패턴들;및
    상기 게이트 패턴들을 덮는 제1 층간절연층 상에 배치되고 상기 제1 방향으로 연장되는 제1 배선 패턴들;을 포함하며,
    상기 제1 배선 패턴들은 상기 제1 층간절연층을 관통하여 상기 액티브 패턴들 및 상기 게이트 패턴들에 연결된 제1 수직 비아들과 연결되는 내부 배선 패턴들;및
    상기 제1 수직 비아들과 연결되지 않는 파워 라우팅 패턴들을 포함하되,
    상기 제1 배선 패턴들은 상기 제1 방향과 교차되는 제2 방향을 따라서 제1 피치(P1)로 배열되는 가상의 배선 패턴 트랙들에 맞추어 정렬되고, 평면적 관점에서 상기 액티브 패턴들은 상기 파워 라우팅 패턴들 사이에 배치되는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 기판 상부에 수직 방향으로 서로 이격하여 배치되는 복수의 배선층들을 포함하며,
    상기 제1 배선 패턴들은 상기 배선층들 중 상기 기판과 가장 가깝게 위치하는 배선층에 포함되는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 게이트 패턴들은 상기 제2 방향을 따라서 제2 피치(P2)로 배열되는 가상의 게이트 패턴 트랙들에 맞추어 정렬되는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서, 상기 게이트 패턴들과 동일 층에 배치되고 상기 파워 라우팅 패턴들과 중첩되는 더미 게이트 패턴들을 더 포함하며,
    상기 더미 게이트 패턴들은 상기 게이트 패턴 트랙들에 맞추어 정렬되는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서, 상기 제2 방향에서 서로 인접하는 상기 액티브 패턴들간 간격이 제1 간격으로 일정하고, 상기 더미 게이트 패턴들 각각은 상기 제1 간격 내에 배치되는 반도체 장치.
  6. 제1 방향을 따라 블록 영역 및 디커플링 캐패시터 영역이 정의된 기판;
    상기 기판의 상기 블록 영역에 마련된 복수의 제1 액티브 패턴들 및 상기 제1 액티브 패턴들을 가로지르며 상기 제1 방향으로 연장되는 제1 게이트 패턴들을 포함하는 회로 소자들;
    상기 기판의 상기 디커플링 캐패시터 영역에 마련된 제2 액티브 패턴 및 상기 제2 액티브 패턴 상의 제2 게이트 패턴을 포함하는 디커플링 캐패시터;
    상기 제1, 제2 게이트 패턴을 덮는 제1 층간절연층 상에 배치되며 상기 제1 방향으로 연장되는 제1 배선 패턴들;을 포함하며,
    상기 제1 배선 패턴들은 상기 제1 액티브 패턴들 및 상기 제1 게이트 패턴들 상에서 상기 제1 층간절연층을 관통하는 제1 수직 비아들과 연결되는 내부 배선 패턴들;및
    상기 제1 수직 비아들에 연결되지 않는 파워 라우팅 패턴들을 포함하되,
    상기 파워 라우팅 패턴들은 상기 블록 영역으로부터 상기 디커플링 캐패시터 영역으로 연장되며 상기 제2 액티브 패턴 및 상기 제2 게이트 패턴의 어느 하나에 전기적으로 연결되고,
    상기 제1 배선 패턴들은 상기 제1 방향과 교차되는 제2 방향을 따라서 제1 피치로 배열되는 가상의 배선 패턴 트랙들에 맞추어 정렬되고, 평면적 관점에서 상기 제1 액티브 패턴들은 상기 파워 라우팅 패턴들과 비중첩되는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서, 상기 제1 배선 패턴들을 덮는 제2 층간절연층 상에 배치되며 제1 파워를 전달하는 제1 파워 라인을 더 포함하고,
    상기 제1 파워 라인은 상기 제2 방향을 따라 연장되며 상기 제2 층간절연층을 관통하는 제2 수직 비아들을 통해 상기 파워 라우팅 패턴들에 연결되고,
    상기 파워 라우팅 패턴들은 상기 제1 층간절연층을 관통하는 제3 수직 비아들을 통해 상기 제2 액티브 패턴 및 상기 제2 게이트 패턴의 어느 하나에 전기적으로 연결되는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서, 상기 제2 층간절연층 상에 배치되며 제2 파워를 전달하는 제2 파워 라인을 더 포함하고,
    상기 제2 파워 라인은 상기 블록 영역에서 상기 제2 방향으로 연장되고, 상기 제2 층간절연층을 관통하는 제4 수직 비아들을 통해 상기 내부 배선 패턴들의 일부와 전기적으로 연결되는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 제2 파워 라인에 연결된 내부 배선 패턴들은 상기 제1 방향을 따라서 상기 디커플링 캐패시터 영역으로 연장되고,
    상기 제2 파워 라인에 연결된 내부 배선 패턴들은 상기 제1 층간절연층을 관통하는 제5 수직 비아들을 통해 상기 제2 액티브 패턴 및 상기 제2 게이트 패턴의 다른 하나와 전기적으로 연결되는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 제1 파워 라인은 상기 제2 파워 라인보다 상기 디커플링 캐패시터 영역으로부터 더 이격하여 배치되는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 블록 영역은 제1 타입 트랜지스터들을 포함하는 회로 소자들이 배치되는 제1 타입 블록 영역 및 제2 타입 트랜지스터들을 포함하는 회로 소자들이 배치되는 제2 타입 블록 영역을 포함하고,
    상기 제1 타입 블록 영역은 상기 제2 타입 블록 영역보다 상기 디커플링 캐패시터 영역으로부터 더 이격하여 배치되고,
    상기 제1 파워 라인은 상기 제1 타입 블록 영역 상에 배치되고, 상기 제2 파워 라인은 상기 제2 타입 블록 영역 상에 배치되는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서, 상기 제1 게이트 패턴들은 상기 제2 방향을 따라서 제2 피치(P2)로 배열되는 가상의 게이트 트랙들에 맞추어 정렬되는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서, 상기 제1 게이트 패턴들과 동일 층에 배치되고 상기 라우팅 패턴들과 중첩되는 더미 게이트 패턴들을 더 포함하며,
    상기 더미 게이트 패턴들은 상기 제1 방향으로 연장되되, 상기 게이트 트랙들에 맞추어 정렬되는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13 항에 있어서, 상기 제2 방향에서 서로 인접하는 상기 제1 액티브 패턴들간 간격이 제1 간격으로 일정하고, 상기 더미 게이트 패턴들 각각은 상기 제1 간격 내에 배치되는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서, 상기 제2 층간절연층 상에 배치되며 상기 제2 층간절연층을 관통하는 제6 수직 비아들을 통해 상기 파워 라우팅 패턴들에 연결되는 추가 제1 파워 라인;및
    상기 제2 층간절연층 상에 배치되며 상기 제2 층간절연층을 관통하는 제7 수직 비아들을 통해 상기 내부 배선 패턴들에 연결되는 추가 제2 파워 라인;을 더 포함하며,
    상기 추가 제1 파워 라인 및 상기 추가 제2 파워 라인은 상기 디커플링 캐패시터 영역에 배치되고, 상기 제2 방향으로 연장되는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서, 상기 제1 층간절연층 상에 배치되고 상기 제2 층간절연층들을 관통하는 제8 수직 비아들을 통해 상기 추가 제1 파워 라인과 연결되며 상기 제1 방향으로 연장되는 제1 파워 스트랩 라인들;
    상기 제1 층간절연층 상에 배치되고 상기 제2 층간 절연층들을 관통하는 제9 수직 비아들을 통해 상기 추가 제2 파워 라인에 연결되며 상기 제1 방향으로 연장되는 제2 파워 스트랩 라인들;
    상기 제1 층간절연층을 관통하여 상기 제1 파워 스트랩 라인들과 상기 제2 액티브 패턴 및 상기 제2 게이트 패턴의 어느 하나 사이를 전기적으로 연결하는 제10 수직 비아들;
    상기 제1 층간절연층을 관통하여 상기 제2 파워 스트랩 라인들과 상기 제2 액티브 패턴 및 상기 제2 게이트 패턴의 다른 하나 사이를 전기적으로 연결하는 제11 수직 비아들;을 더 포함하며,
    상기 제1 파워 스트랩 라인들 및 제2 파워 스트랩 라인들은 상기 디커플링 캐패시터 영역에 배치되고, 상기 제2 방향으로 연장되는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16 항에 있어서, 상기 제6 수직 비아들 및 상기 제8 수직 비아들로 이루어진 제1 전극, 상기 제7 수직 비아들 및 상기 제9 수직 비아들로 이루어진 이루어진 제2 전극, 상기 제1 전극과 상기 제2 전극 사이의 상기 제2 층간절연층으로 이루어진 유전층을 포함하는 추가 디커플링 캐패시터를 포함하는 반도체 장치.
  18. 제1 기판 및 상기 제1 기판 상에 마련된 로직 구조체와, 제2 기판 및 상기 제2 기판 상에 마련된 메모리 셀 어레이를 포함하는 메모리 구조체를 포함하고,
    상기 로직 구조체는 제1 기판에 마련된 복수의 액티브 패턴들;
    상기 액티브 패턴들을 가로지르며 제1 방향으로 연장되는 게이트 패턴들;및
    상기 게이트 패턴들을 덮는 제1 층간절연층 상에 배치되고 상기 제1 방향으로 연장되는 제1 배선 패턴들;을 포함하며,
    상기 제1 배선 패턴들은 상기 액티브 패턴들 및 상기 게이트 패턴들로부터 수직 방향으로 연장되며 상기 제1 층간절연층을 관통하는 제1 수직 비아들에 연결되는 내부 배선 패턴들;및
    상기 제1 수직 비아들과 연결되지 않는 파워 라우팅 패턴들을 포함하되,
    상기 제1 배선 패턴들은 상기 제1 방향과 교차되는 제2 방향을 따라서 제1 피치(P1)로 배열되는 가상의 배선 패턴 트랙들에 맞추어 정렬되고, 평면적 관점에서 상기 액티브 패턴들은 상기 파워 라우팅 패턴들 사이에 배치되는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18 항에 있어서, 상기 로직 구조체가 상기 제2 기판의 하부에 배치되는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제18 항에 있어서, 상기 로직 구조체가 상기 메모리 구조체 상부에 배치되는 반도체 장치.
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