KR20200133597A - 반도체 메모리 장치 - Google Patents

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KR20200133597A KR1020190059056A KR20190059056A KR20200133597A KR 20200133597 A KR20200133597 A KR 20200133597A KR 1020190059056 A KR1020190059056 A KR 1020190059056A KR 20190059056 A KR20190059056 A KR 20190059056A KR 20200133597 A KR20200133597 A KR 20200133597A
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Abstract

본 기술은 반도체 메모리 장치를 제공하고, 상기 반도체 메모리 장치는 트랜지스터에 연결된 하부 연결구조와 메모리 셀 어레이에 연결된 비트라인을, 도전라인과 상기 도전라인에 연결된 2이상의 상부 연결구조들을 통해 연결한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 메모리 셀들의 집적도 향상을 위해, 3차원 반도체 메모리 장치가 제안된 바 있다.
3차원 반도체 메모리 장치는 집적도 및 제조공정의 안정성을 높이기 위해 다양하게 개발되고 있다. 다양한 구조로 개발되고 있는 3차원 반도체 메모리 장치의 동작 신뢰성을 확보하기 위한 기술이 요구된다.
본 발명의 실시 예들은 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치를 제공할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 기판 상에 배치된 메모리 셀 어레이, 상기 메모리 셀 어레이에 연결된 비트라인, 상기 메모리 셀 어레이와 상기 기판 사이에 배치되고 트랜지스터를 포함하는 주변회로구조, 상기 메모리 셀 어레이와 상기 트랜지스터 사이에 배치된 도전라인, 상기 도전라인과 상기 트랜지스터를 연결하는 하부 연결구조, 및 상기 비트라인과 상기 도전라인을 연결하고 서로 이격된 2이상의 상부 연결구조들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 트랜지스터를 포함하는 기판 상에 배치된 비트라인, 상기 기판과 상기 비트라인 사이에 배치된 도전라인, 상기 트랜지스터와 상기 도전라인 사이에 연결된 하부 연결구조, 상기 도전라인 및 상기 비트라인에 접촉되도록 상기 도전라인으로부터 상기 비트라인을 향하여 연장된 제1 상부 연결구조 및 제2 상부 연결구조, 및 상기 제1 상부 연결구조 및 상기 제2 상부 연결구조 사이에 배치되고 상기 비트라인에 연결된 제1 셀 스트링 및 제2 셀 스트링을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 트랜지스터들을 포함하는 기판, 상기 기판 상에서 제1 방향으로 이격되어 배열된 비트라인들, 상기 비트라인들과 상기 기판 사이에 배치된 메모리 셀 어레이, 상기 메모리 셀 어레이와 상기 기판 사이에 배치되고 상기 비트라인들에 평행하게 연장된 도전라인들, 상기 트랜지스터들을 상기 도전라인들에 각각 연결하는 하부 연결구조들, 상기 도전라인들을 상기 비트라인들에 각각 연결하는 제1 상부 연결구조들, 및 상기 도전라인들을 상기 비트라인들에 각각 연결하는 제2 상부 연결구조들을 포함할 수 있다. 상기 메모리 셀 어레이는 상기 제1 방향에 교차하는 제2 방향으로 상기 트랜지스터들과 교대로 배치된 제1 게이트 적층체들 및 상기 제1 게이트 적층체들로부터 상기 제2 방향으로 이격되고 상기 제2 방향으로 배열된 제2 게이트 적층체들을 포함할 수 있다. 상기 제1 상부 연결구조들은 상기 제1 게이트 적층체들 사이에 배치되고, 상기 제2 상부 연결구조들은 상기 제2 게이트 적층체들 사이에 배치될 수 있다.
본 기술의 실시 예들은 트랜지스터와 그에 대응하는 비트라인 사이에 도전라인을 배치한다. 본 기술의 실시 예들은 도전라인을 통해 비트라인을 그에 대응하는 트랜지스터에 연결하기 위한 다수의 노드들을 제공할 수 있다. 이로써, 본 기술의 실시 예들은 비트라인의 로딩현상(loading effect)을 줄여서, 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이와 페이지 버퍼 회로의 개략적인 레이아웃을 나타내는 평면도이다.
도 3 및 도 4는 도 2에 도시된 페이지 버퍼 회로에 포함된 트랜지스터를 메모리 셀 어레이에 연결하는 본 발명의 일 실시 예에 따른 구조들을 나타내는 도면들이다.
도 5a 내지 도 5e는 셀 스트링에 대한 다양한 실시 예들을 나타내는 사시도들이다.
도 6은 도 5c에 도시된 X영역을 확대한 도면이다.
도 7a 내지 도 7e는 도 2에 도시된 페이지 버퍼 회로의 트랜지스터들과 비트라인들을 연결하는 본 발명의 일 실시 예에 따른 구조들을 나타내는 평면도들이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 기판(SUB) 상에 배치된 주변회로구조(PC) 및 메모리 셀 어레이(CAR)를 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
메모리 셀 어레이(CAR)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 다수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 게이트 적층체, 비트라인 및 소스라인에 전기적으로 연결될 수 있다. 게이트 적층체는 워드라인들 및 셀렉트 라인들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
주변회로구조(PC)는 메모리 셀 어레이(CAR)와 전기적으로 연결되는 NMOS 트랜지스터들 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 트랜지스터들 및 PMOS 트랜지스터들, 레지스터, 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 회로 및 제어 회로를 구성하는 소자들로 이용될 수 있다. 주변회로구조(PC)는 메모리 셀 어레이(CAR)와 기판(SUB) 사이에 배치될 수 있다. 예를 들어, 메모리 셀 어레이(CAR)는 주변회로구조(PC)에 중첩될 수 있다. 메모리 셀 어레이(CAR)가 주변회로구조(PC)에 중첩되는 경우, 메모리 셀 어레이(CAR)와 주변회로구조(PC)가 차지하는 기판(SUB)의 면적을 줄일 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이와 페이지 버퍼 회로의 개략적인 레이아웃을 나타내는 평면도이다.
도 2를 참조하면, 메모리 셀 어레이(CAR)는 다수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK)은 서로 이격될 수 있다.
페이지 버퍼 회로(PB)는 서로 이웃한 메모리 블록들(BLK) 사이의 공간들을 통해 노출될 수 있다. 페이지 버퍼 회로(PB)는 도 1에 도시된 주변회로구조(PC)에 포함될 수 있다. 페이지 버퍼 회로(PB)는 비트라인들(BL1 내지 BLm; m은 자연수)을 통해 메모리 블록들(BLK)에 연결될 수 있다. 페이지 버퍼 회로(PB)는 비트라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(CAR)로부터 데이터를 독출하거나, 비트라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(CAR)를 프로그램할 수 있다.
비트라인들(BL1 내지 BLm)은 서로 이격되어 배열된다. 예를 들어, 비트라인들(BL1 내지 BLm)은 제1 방향(I)으로 이격되어 배열될 수 있고, 메모리 블록들(BLK)은 제1 방향(I)에 교차되는 제2 방향(Ⅱ)으로 이격되어 배열될 수 있다. 예를 들어, 제1 방향(I)과 제2 방향(Ⅱ)은 서로 수직교차될 수 있다.
비트라인들(BL1 내지 BLm) 각각은 메모리 블록들(BLK) 및 페이지 버퍼 회로(PB)에 중첩되도록 연장될 수 있다. 예를 들어, 비트라인들(BL1 내지 BLm) 각각은 제2 방향(Ⅱ)으로 연장될 수 있다.
도 3 및 도 4는 도 2에 도시된 페이지 버퍼 회로(PB)에 포함된 트랜지스터를 메모리 셀 어레이(CAR)에 연결하는 본 발명의 일 실시 예에 따른 구조들을 나타내는 도면들이다.
도 3은 트랜지스터(HVN)를 메모리 셀 어레이(CAR)에 연결하는 구조들을 나타내는 개략적인 사시도이다.
도 3을 참조하면, 주변회로구조(PC)는 트랜지스터(HVN)를 포함할 수 있으며, 메모리 셀 어레이(CAR)는 비트라인(BL1)의 연장방향을 따라 배열된 메모리 블록들(BLK1 내지 BLKk; k는자연수)을 포함할 수 있다.
트랜지스터(HVN)는 그에 대응하는 비트라인(BL1)을 경유하여 메모리 셀 어레이(CAR)에 연결될 수 있다. 메모리 셀 어레이(CAR)에 포함된 메모리 블록들(BLK1 내지 BLKk)은 비트라인(BL1)의 연장방향인 제2 방향(Ⅱ)으로 서로 이웃하게 배열될 수 있다.
비트라인(BL1)은 다양한 방식으로 메모리 블록들(BLK1 내지 BLKk)에 연결될 수 있다. 일 실시 예로서, 비트라인(BL1)은 메모리 블록들(BLK1 내지 BLKk)에 연결된 비트라인콘택플러그들(BCT)을 통해 메모리 블록들(BLK1 내지 BLKk)에 연결될 수 있다.
트랜지스터(HVN)는 도 2에 도시된 페이지 버퍼 회로(PB)에 포함될 수 있다. 즉, 트랜지스터(HVN)는 메모리 셀 어레이(CAR)로부터 데이터를 독출하거나 메모리 셀 어레이(CAR)를 프로그램하는데 이용될 수 있다. 도 2에 도시된 페이지 버퍼 회로(PB)는 도 3에 도시된 트랜지스터(HVN) 이외에 다수의 트랜지스터들을 더 포함할 수 있다. 예를 들어, 도 2에 도시된 비트라인들(BL1 내지 BLm)에 각각 대응되는 트랜지스터들이 페이지 버퍼 회로에 포함될 수 있다.
트랜지스터(HVN)는 기판(101)의 활성영역(ACT) 내에 정의된 정션들(Jn1, Jn2) 및 기판(101)의 활성영역(ACT) 상에 형성된 게이트 전극(107)을 포함할 수 있다. 기판(101)의 활성영역(ACT)은 기판(101) 내에 형성된 소자분리막들(isolation layer: 103) 사이에 정의될 수 있다. 소자분리막들(103)은 기판(101)의 활성영역(ACT)을 구획하는 패턴으로서 절연물로 형성될 수 있다. 게이트 전극(107)은 게이트 절연막(105)을 사이에 두고 기판(101)의 활성영역(ACT) 상에 형성될 수 있다. 정션들(Jn1, Jn2)은 기판(SUB)의 활성영역(ACT) 내부에 도전형 불순물을 주입하여 정의된 영역으로서, 게이트 전극(107) 양측에 배치될 수 있다. 예를 들어, 정션들(Jn1, Jn2) 각각은 n형 불순물을 포함할 수 있다. 정션들(Jn1, Jn2)은 소스 정션 또는 드레인 정션으로 이용된다.
트랜지스터(HVN)는 기판(101) 상에 배치된 하부 절연구조(109)로 덮일 수 있다. 하부 절연구조(109)는 2이상의 절연막들이 적층된 구조로 형성될 수 있다.
트랜지스터(HVN)는 하부 연결구조(130), 도전라인(CL1) 및 2이상의 상부 연결구조들(140N, 140F)을 경유하여 그에 대응하는 비트라인(BL1)에 연결될 수 있다.
하부 연결구조(130)는 그에 대응하는 트랜지스터(HVN)와 그에 대응하는 도전라인(CL1) 사이에 연결될 수 있다. 하부 연결구조(130)는 도전성 연결패턴들(120, 131, 133)을 포함할 수 있다. 연결패턴들(120, 131, 133)은 제3 방향(Ⅲ)으로 적층될 수 있다. 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 연장된 수평면에 교차되는 방향으로서, 예를 들어, 제1 방향(I) 및 제2 방향(Ⅱ)에 수직교차될 수 있다.
도전라인(CL1)은 그에 대응하는 트랜지스터(HVN)와 메모리 셀 어레이(CAR) 사이에 배치될 수 있다. 달리 표현하면, 도전라인(CL1)은 그에 대응하는 비트라인(BL1)과 그에 대응하는 하부 연결구조(130) 사이에 배치될 수 있다. 도전라인(CL1)은 비트라인(BL1)보다 낮은 저항을 가질 수 있다. 일 실시 예로, 도전라인(CL1)은 비트라인(BL1)보다 저항이 낮은 도전물을 포함할 수 있다. 일 실시 예로서, 제3 방향(Ⅲ)에서 도전라인(CL1)의 두께는 비트라인(BL1)의 두께보다 크게 형성될 수 있다. 도전라인(CL1)에 그에 대응하는 비트라인(BL1)을 향하는 2이상의 콘택노드들을 연결하기 위해 도전라인(CL1)은 비트라인(BL1)에 평행하게 연장될 수 있다.
상부 연결구조들(140N, 140F)은 그에 대응하는 도전라인(CL1)의 콘택노드들로부터 그에 대응하는 비트라인(BL1)을 향하여 연장될 수 있다. 즉, 상부 연결구조들(140N, 140F)은 비트라인(BL1)과 도전라인(CL1) 사이에 배치되고, 비트라인(BL1)을 도전라인(CL1)에 연결시킬 수 있다. 상부 연결구조들(140N, 140F) 각각은 1이상의 도전패턴들을 포함할 수 있다. 일 실시 예로서, 상부 연결구조들(140N, 140F) 각각은 도전라인(CL1)으로부터 비트라인(BL1)에 접촉되도록 연장된 단일의 도전성 콘택플러그를 포함할 수 있다. 일 실시 예로서, 상부 연결구조들(140N, 140F) 각각은 도전라인(CL1)과 비트라인(BL1) 사이에 적층된 2이상의 도전성 연결패턴들을 포함할 수 있다.
상부 연결구조들(140N, 140F)은 비트라인(BL1)의 연장방향으로 서로 이격되어 배치될 수 있다. 예를 들어, 상부 연결구조들(140N, 140F)은 제2 방향(Ⅱ)으로 서로 이격되어 배치될 수 있다. 비트라인(BL1)과 도전라인(CL1) 사이에 배치된 메모리 블록들(BLK1 내지 BLKk) 중 적어도 어느 하나는 비트라인(BL1)의 연장방향으로 이웃한 상부 연결구조들 사이에 배치될 수 있다. 예를 들어, 상부 연결구조들(140N, 140F)은 제1 상부 연결구조(140N) 및 제2 상부 연결구조(140F)를 포함할 수 있다. 메모리 블록들(BLK1 내지 BLKk)은 제1 상부 연결구조(140N)와 제2 상부 연결구조(140F) 사이에 배치될 수 있다.
제1 상부 연결구조(140N)는 하부 연결구조(130)에 중첩되거나, 트랜지스터(HVN)에 가깝게 배치될 수 있다. 제2 상부 연결구조(140F)는 하부 연결구조(130)에 비중첩되고, 제1 상부 연결구조(140N)보다 트랜지스터(HVN)로부터 더 멀리 이격될 수 있다.
주변회로구조(PC)와 비트라인(BL1) 사이에 배치된 메모리 블록들(BLK1 내지 BLKk)은 페이지 버퍼 회로에 포함된 어느 하나의 트랜지스터(HVN)로부터 서로 다른 거리로 이격될 수 있다. 예를 들어, 메모리 블록들(BLK1 내지 BLKn)은 트랜지스터(HVN)에 인접한 제1 메모리 블록(BLK1)과 제1 메모리 블록(BLK1)보다 트랜지스터(HVN)로부터 더 멀리 이격된 [k]-메모리 블록(BLKk)을 포함할 수 있다. 본 발명의 실시 예에 따르면, 트랜지스터(HVN)는 도전라인(CL1), 제2 상부 연결구조(140F), 및 비트라인(BL1)을 통해 [k]-메모리 블록(BLKk)에 연결될 수 있다. 이때, 비트라인(BL1)의 로딩효과(loading effect)는 도전라인(CL1)을 통해 보상될 수 있다.
도 4는 도 3에 도시된 메모리 셀 어레이(CAR)에 포함된 셀 스트링들을 트랜지스터(HVN)에 연결하는 구조들을 나타내는 개략적인 단면도이다.
도 4를 참조하면, 정션(Jn1)은 하부 연결구조(130)에 접촉될 수 있다. 정션(Jn1)은 도 3을 참조하여 상술한 트랜지스터(HVN)의 정션들(Jn1, Jn2) 중 하나로서, 소자분리막(103)에 의해 구획된 기판(101)의 활성영역(ACT) 내에 정의될 수 있다.
하부 연결구조(130)는 트랜지스터의 정션(Jn1)에 연결된 제1 연결패턴(120)을 포함할 수 있다. 제1 연결패턴(120)은 정션(Jn1)과 도전라인(CL1) 사이에 적층된 제1 도전성 콘택플러그(121), 제1 메탈패턴(123), 및 제2 도전성 콘택플러그(125)를 포함할 수 있다. 제1 도전성 콘택플러그(121)는 정션(Jn1)에 접촉되고, 도전라인(CL1)을 향해 연장될 수 있다. 제1 메탈패턴(123)은 제1 도전성 콘택플러그(121) 상에 배치될 수 있다. 제1 메탈패턴(123)은 수평면에서 제1 도전성 콘택플러그(121)보다 넓은 면적으로 형성되어 콘택마진을 증대시킬 수 있다. 제2 도전성 콘택플러그(125)는 제1 메탈패턴(123)으로부터 도전라인(CL1)을 향해 연장될 수 있다.
하부 연결구조(130)는 제2 도전성 콘택플러그(125)와 도전라인(CL1) 사이에 배치된 제2 연결패턴(131)을 더 포함할 수 있다. 제2 연결패턴(131)은 제2 메탈패턴으로서, 제2 도전성 콘택플러그(125) 상에 배치될 수 있다. 제2 연결패턴(131)은 수평면에서 제2 도전성 콘택플러그(125)보다 넓은 면적으로 형성되어 콘택마진을 증대시킬 수 있다.
하부 연결구조(130)는 제2 연결패턴(131)과 도전라인(CL1) 사이에 배치된 제3 연결패턴(133)을 더 포함할 수 있다. 제3 연결패턴(133)은 제3 도전성 콘택플러그로서, 제2 연결패턴(131) 상에 배치되고, 제2 연결패턴(131)으로부터 도전라인(CL1)에 접촉되도록 연장될 수 있다.
셀 스트링들(CST1, CST2)은 제1 및 제2 상부 연결구조들(140N, 140F)에 의해 서로 연결된 도전라인(CL1)과 비트라인(BL1) 사이에 배치될 수 있다. 셀 스트링들(CST1, CST2)은 메모리 블록들(BLK1 또는 BLKn)에 각각 포함될 수 있다. 예를 들어, 셀 스트링들은 제1 메모리 블록(BLK1)에 포함된 제1 셀 스트링(CST1) 및 [k]-메모리 블록(BLKk)에 포함된 제2 셀 스트링(CST2)을 포함할 수 있다. 제1 셀 스트링(CST1) 및 제2 셀 스트링(CST2)은 제1 상부 연결구조(140N)와 제2 상부 연결구조(140F) 사이에 배치될 수 있다.
제1 셀 스트링(CST1) 및 제2 셀 스트링(CST2)은 비트라인콘택플러그(BCT)를 경유하여 비트라인(BL1)에 연결될 수 있다. 제1 셀 스트링(CST1) 및 제2 셀 스트링(CST2)은 트랜지스터의 정션(Jn1)으로부터 서로 다른 거리로 이격될 수 있다. 예를 들어, 제2 셀 스트링(CST2)은 제1 셀 스트링(CST1)보다 트랜지스터의 정션(Jn1)으로부터 더 멀리 이격될 수 있다. 제1 셀 스트링(CST1)과 제2 셀 스트링(CST2)은 다양한 구조로 형성될 수 있다.
도 5a 내지 도 5e는 셀 스트링들에 대한 다양한 실시 예들을 나타내는 사시도들이다. 인식의 편의를 위해, 도 5a 내지 도 5e에서 층간 절연막들은 도시하지 않았다. 도 5a 내지 도 5e에 도시된 제1 방향(I), 제2 방향(Ⅱ), 및 제3 방향(Ⅲ)은 도 2 내지 도 4를 참조하여 정의된 바와 동일하다.
도 5a 내지 도 5e를 참조하면, 셀 스트링들(CST) 각각은 비트라인들(BL) 아래에 배치된 게이트 적층체(GST) 및 게이트 적층체(GST)를 관통하는 채널구조(CH)를 포함할 수 있다. 채널구조(CH)의 일단은 비트라인콘택플러그(BCT)를 경유하여 그에 대응하는 비트라인에 연결될 수 있다. 채널구조(CH)에 의해 관통되는 게이트 적층체(GST)는 비트라인들(BL)과 도 3 및 도 4를 참조하여 상술한 도전라인(CL1) 사이에 배치될 수 있다. 도 3 및 도 4에 도시된 비트라인(BL1)은 도 5a 내지 도 5e에 도시된 비트라인들(BL) 중 어느 하나에 대응될 수 있다.
게이트 적층체(GST)는 채널구조(CH)의 연장방향을 따라 서로 이격되어 적층된 전극패턴들(CP1 내지 CPn; n은 자연수)을 포함할 수 있다. 예를 들어, 전극패턴들(CP1 내지 CPn)은 제3 방향(Ⅲ)으로 순차로 배열되고 서로 이격된 첫번째층으로부터 n번째층에 각각 배치될 수 있다. 첫번째층은 전극패턴들(CP1 내지 CPn) 중 비트라인들(BL)로부터 가장 멀리 배치된 층으로 정의하고, n번째층은 전극패턴들(CP1 내지 CPn) 중 비트라인들(BL)에 가장 가깝게 배치된 층으로 정의한다. 전극패턴들(CP1 내지 CPn) 각각은 제1 방향(I) 및 제2 방향(Ⅱ)으로 연장될 수 있다. 전극패턴들(CP1 내지 CPn) 각각은 비트라인들(BL)에 교차되는 방향으로 연장된 라인 형상을 가질 수 있다.
도 5a 내지 도 5d를 참조하면, 전극패턴들(CP1 내지 CPn) 중 적어도 n번째층에 배치된 제n 패턴들(CPn)은 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, n번째 층에 배치된 제n 패턴들(CPn)이 드레인 셀렉트 라인들(DSL)로 이용될 뿐 아니라, n-1번째 층에 배치된 제n-1 패턴들(CPn-1)이 다른 드레인 셀렉트 라인들(DSL)로 이용될 수 있다.
전극패턴들(CP1 내지 CPn) 중 적어도 첫번째층에 배치된 제1 패턴(CP1)은 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 첫번째 층에 배치된 제1 패턴(CP1) 및 두번째 층에 배치된 제2 패턴(CP2)이 소스 셀렉트 라인(SSL)으로 이용될 수 있다.
드레인 셀렉트 라인들(DSL)과 소스 셀렉트 라인들(SSL) 사이에 배치된 전극패턴들(예를 들어 CP3 내지 CPn-2)은 워드라인들(WL)로 이용될 수 있다.
동일층에 배치된 드레인 셀렉트 라인들(DSL)은 워드라인들(WL)에 중첩된 상부 슬릿(USI)에 의해 서로 분리될 수 있다.
다른 예로서, 도 5e를 참조하면, 전극패턴들(CP1 내지 CPn)은 슬릿(SI)에 의해 소스측 적층체(GST_S) 및 드레인측 적층체(GST_D)로 분리될 수 있다. 다시 말해, 게이트 적층체(GST)는 슬릿(SI)에 의해 소스측 적층체(GST_S) 및 드레인측 적층체(GST_D)로 분리될 수 있다.
전극패턴들(CP1 내지 CPn) 중 적어도 n번째층에 배치된 제n 패턴들(CPn)은 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, n번째 층에 배치된 제n 패턴들(CPn)이 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)으로 이용될 뿐 아니라, n-1번째 층에 배치된 제n-1 패턴들(CPn-1)이 다른 드레인 셀렉트 라인(DSL) 및 다른 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 소스 셀렉트 라인들(SSL)은 소스측 적층체(GST_S)에 포함되고, 드레인 셀렉트 라인들(DSL)은 드레인측 적층체(GST_D)에 포함된다.
드레인측 적층체(GST_D)에 포함되고, 드레인 셀렉트 라인들(DSL) 아래에 배치된 전극패턴들(예를 들어, CP1 내지 CPn-2)은, 드레인측 워드라인들(WL_D)로 이용될 수 있다. 소스측 적층체(GST_S)에 포함되고, 소스 셀렉트 라인들(SSL) 아래에 배치된 전극패턴들(예를 들어, CP1 내지 CPn-2)은, 소스측 워드라인들(WL_S)로 이용될 수 있다.
도 5a 내지 도 5e를 다시 참조하면, 소스 셀렉트 라인들(SSL)은 소스 셀렉트 트랜지스터들의 게이트들로 이용될 수 있다. 워드라인들(WL), 드레인측 워드라인들(WL_D) 및 소스측 워드라인들(WL_S)은 메모리 셀들의 게이트들로 이용될 수 있다. 드레인 셀렉트 라인들(DSL)은 드레인 셀렉트 트랜지스터들의 게이트들로 이용될 수 있다.
셀 스트링들(CST) 각각은 적어도 하나의 소스 셀렉트 트랜지스터, 소스 셀렉트 트랜지스터에 직렬로 연결된 메모리 셀들, 및 메모리 셀들에 직렬로 연결된 적어도 하나의 드레인 셀렉트 트랜지스터를 포함할 수 있다. 채널구조(CH)는 메모리 셀들을 직렬로 연결하도록 다양한 구조로 형성될 수 있다.
도 5a를 참조하면, 채널구조(CH)는 드레인 셀렉트 라인들(DSL), 워드 라인들(WL) 및 소스 셀렉트 라인들(SSL)을 관통하고, 전극패턴들(CP1 내지 CPn) 아래에 배치된 소스막(SL)에 직접 연결될 수 있다.
소스막(SL)은 채널구조(CH)의 바닥면에 접촉될 수 있다. 소스막(SL)은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 예를 들어, 소스막(SL)은 n형 도프트 실리콘을 포함할 수 있다.
채널구조(CH)의 측벽은 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 채널구조(CH)의 상면 및 바닥면을 개구하도록 채널구조(CH)의 측벽을 따라 연장될 수 있다.
도 5b를 참조하면, 채널구조(CH)는 드레인 셀렉트 라인들(DSL), 워드 라인들(WL) 및 소스 셀렉트 라인들(SSL)을 관통하고, 전극패턴들(CP1 내지 CPn) 아래에 배치된 소스막(SL) 내부로 연장될 수 있다.
소스막(SL)은 제1 소스막(SL1), 콘택 소스막(CTS), 및 제2 소스막(SL2)을 포함할 수 있다. 채널구조(CH)는 제2 소스막(SL2) 및 콘택 소스막(CTS)을 관통하고, 제1 소스막(SL1) 내부로 연장될 수 있다.
제1 소스막(SL1)은 채널구조(CH)의 하단을 감쌀 수 있다. 제1 소스막(SL1)은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 예를 들어, 제1 소스막(SL1)은 n형 도프트 실리콘을 포함할 수 있다.
콘택 소스막(CTS)은 제1 소스막(SL1) 상에 배치되고, 제1 소스막(SL1)의 상면에 접촉될 수 있다. 콘택 소스막(CTS)은 제1 소스막(SL1) 및 제2 소스막(SL2)보다 채널구조(CH)를 향해 측부로 더 돌출될 수 있고, 채널구조(CH)의 측벽에 직접 접촉될 수 있다. 콘택 소스막(CTS)은 채널구조(CH)를 감싼다.
제2 소스막(SL2)은 콘택 소스막(CTS)과 소스 셀렉트 라인들(SSL) 사이에 배치될 수 있다. 제2 소스막(SL2)은 경우에 따라 생략될 수 있다.
콘택 소스막(CTS) 및 제2 소스막(SL2) 각각은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 예를 들어, 콘택 소스막(CTS) 및 제2 소스막(SL2) 각각은 n형 도프트 실리콘을 포함할 수 있다.
채널구조(CH)와 제1 소스막(SL1) 사이에 제1 메모리막(ML1)이 배치될 수 있다. 콘택 소스막(CTS)보다 비트라인(BL)을 향해 돌출된 채널구조(CH)의 상단 측벽은 제2 메모리막(ML2)으로 둘러싸일 수 있다. 제1 메모리막(ML1) 및 제2 메모리막(ML2)은 콘택 소스막(CTS)에 의해 서로 분리될 수 있다.
도 5c를 참조하면, 채널구조(CH)는 드레인 셀렉트 라인들(DSL) 및 워드 라인들(WL)을 관통할 수 있다. 채널구조(CH)는 소스 셀렉트 라인들(SSL)을 관통하는 하부 채널구조(LPC)에 연결될 수 있다.
도 6은 도 5c에 도시된 X영역을 확대한 도면이다.
도 5c 및 도 6을 참조하면, 하부 채널구조(LPC)는 그에 대응하는 채널구조(CH) 아래에 연결된다. 하부 채널구조(LPC)는 도프트 반도체막을 포함할 수 있다. 예를 들어, 하부 채널구조(LPC)는 n형 도프트 실리콘을 포함할 수 있다. 채널구조(CH)는 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 채널구조(CH)의 상면 및 바닥면을 개구하도록 채널구조(CH)의 측벽을 따라 연장될 수 있다. 하부 채널구조(LPC)의 측벽은 게이트 절연막(GI)으로 둘러싸일 수 있다. 게이트 절연막(GI)은 하부 채널구조(LPC)의 상면 및 바닥면을 개구하도록 하부 채널구조(LPC)의 측벽을 따라 연장될 수 있다.
소스막(SL)은 하부 채널구조(LPC)의 바닥면에 직접 접촉될 수 있다. 소스막(SL)은 도 5a를 참조하여 설명한 소스막(SL)과 동일한 물질로 형성될 수 있다. 채널구조(CH)는 하부 채널구조(LPC)를 경유하여 소스막(SL)에 연결될 수 있다.
도 5d를 참조하면, 채널구조(CH)는 전극패턴들(CP1 내지 CPn)을 관통하는 기둥부들(PL)과 기둥부들(PL)로부터 수평방향으로 연장된 수평부(HP)를 포함할 수 있다. 채널구조(CH)의 수평부(HP)는 제1 패턴(CP1)의 하부면에 나란하게 연장될 수 있다. 수평부(HP)는 도프트 영역(DA)과 제1 패턴(CP1) 사이에 배치될 수 있다.
일 실시 예로서, 도프트 영역(DA)은 웰 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 웰 도펀트는 p형 불순물을 포함할 수 있다. 예를 들어, 도프트 영역(DA)은 p형 도프트 실리콘을 포함할 수 있다.
기둥부들(PL) 각각의 측벽은 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 그에 대응하는 수평부(HP)와 제1 패턴(CP1) 사이로 연장될 수 있다. 메모리막(ML)은 그에 대응하는 수평부(HP)와 도프트 영역(DA) 사이로 연장될 수 있다.
도 5e를 참조하면, 채널구조(CH)는 소스측 기둥(S_PL), 드레인측 기둥(D_PL) 및 수평부(HP)를 포함할 수 있다. 드레인측 기둥(D_PL)은 비트라인(BL)에 전기적으로 연결될 수 있다. 드레인측 기둥(D_PL)은 드레인측 적층체(GST_D)을 관통하고 수평부(HP)에 연결된다. 소스측 기둥(S_PL)은 비트라인(BL)과 소스측 적층체(GST_S) 사이에 배치된 공통 소스 라인(CSL)에 전기적으로 연결될 수 있다. 소스측 기둥(S_PL)은 소스측 적층체(GST_S)를 관통하고 수평부(HP)에 연결된다. 수평부(HP)는 파이프 게이트(PG) 내부에 매립될 수 있다. 파이프 게이트(PG)는 소스측 적층체(GST_S) 및 드레인측 적층체(GST_D) 아래에 배치되고, 수평부(HP)를 감싸도록 형성될 수 있다. 파이프 게이트(PG)는 파이프 트랜지스터의 게이트로 이용될 수 있다. 파이프 트랜지스터는 파이프 게이트(PG)에 전송되는 신호에 따라 소스측 기둥(S_PL) 및 드레인측 기둥(D_PL)을 수평부(HP)를 통해 전기적으로 연결할 수 있다.
채널구조(CH)의 외벽은 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 드레인측 기둥(D_PL)의 상면 및 소스측 기둥(S_PL)의 상면을 개구하도록 채널구조(CH)의 외벽을 따라 연장될 수 있다.
도 5a 내지 도 5e를 참조하여 상술한 메모리막(ML), 제1 메모리막(ML1) 및 제2 메모리막(ML2) 각각은 데이터를 저장하는 데이터 저장막을 포함할 수 있다. 메모리막(ML), 제1 메모리막(ML1) 및 제2 메모리막(ML2) 각각은 데이터 저장막 이외에, 데이터 저장막을 사이에 두고 마주하도록 배치된 터널 절연막 및 블로킹 절연막을 더 포함할 수 있다. 데이터 저장막은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 이를 위해, 데이터 저장막은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 본 발명의 실시 예는 이에 한정되지 않으며, 데이터 저장막은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
도 5a 내지 도 5e를 참조하여 게이트 적층체(GST) 및 게이트 적층체(GST)를 관통하는 채널구조(CH)는 도 2를 참조하여 상술한 메모리 블록들(BLK) 각각 또는 도 3 및 도 4를 참조하여 메모리 블록들(BLK1 내지 BLKn) 각각에 포함될 수 있다.
도 7a 내지 도 7e는 도 2에 도시된 페이지 버퍼 회로(PB)의 트랜지스터들과 비트라인들(BL1 내지 BLm)을 연결하는 본 발명의 일 실시 예에 따른 구조들을 나타내는 평면도들이다. 도 7a 내지 도 7e에 도시된 제1 방향(I), 제2 방향(Ⅱ), 및 제3 방향(Ⅲ)은 도 2 내지 도 4를 참조하여 정의된 바와 동일하다.
도 7a는 페이지 버퍼 회로에 포함된 트랜지스터들(HVNa 내지 HVNf)과 게이트 적층체들(GST1, GST2)의 레이아웃에 대한 일 실시 예를 나타내는 평면도이다. 도 3 및 도 4를 참조하여 설명한 트랜지스터(HVN)는 도 7a에 도시된 트랜지스터들(HVNa 내지 HVNb) 중 어느 하나에 대응될 수 있다.
도 7a를 참조하면, 트랜지스터들(HVNa 내지 HVNf)은 도 2에 도시된 페이지 버퍼 회로(PB)에 포함될 수 있다. 즉, 트랜지스터들(HVNa 내지 HVNf)은 게이트 적층체들(GST1, GST2)에 연결된 셀 스트링들(CST1, CST2)로부터 데이터를 독출하거나 셀 스트링들(CST1, CST2)을 프로그램하는데 이용될 수 있다.
게이트 적층체들(GST1, GST2)은 도 2에 도시된 메모리 블록들(BLK) 또는 도 3 및 도 4에 도시된 메모리 블록들(BLK1 내지 BLKn)을 구성할 수 있다. 게이트 적층체들(GST1, GST2) 각각은 제1 방향(I)으로 연장될 수 있다. 게이트 적층체들(GST1, GST2)은 제2 방향(Ⅱ)으로 서로 이격되어 배열될 수 있다. 게이트 적층체들(GST1, GST2)은 제1 게이트 적층체들(GST1) 및 제2 게이트 적층체들(GST2)을 포함할 수 있다. 제1 게이트 적층체들(GST1) 각각은 다수의 제1 셀 스트링들(CST1)에 연결될 수 있고, 제2 게이트 적층체들(GST2) 각각은 다수의 제2 셀 스트링들(CST2)에 연결될 수 있다. 제1 셀 스트링들(CST1) 및 제2 셀 스트링들(CST2) 각각은 도 5a 내지 도 5e를 참조하여 상술한 바와 같이 그에 대응하는 게이트 적층체 및 게이트 적층체를 관통하는 채널구조를 포함할 수 있다.
트랜지스터들(HVNa 내지 HVNf)과 제1 게이트 적층체들(GST1)은 제2 방향(Ⅱ)으로 교대로 배치될 수 있다. 제2 게이트 적층체들(GST2)은 제1 게이트 적층체들(GST1)로부터 이격되고, 제2 방향(Ⅱ)으로 배열될 수 있다. 트랜지스터들(HVNa 내지 HVNf)은 제1 방향(I) 및 제2 방향(Ⅱ)에 교차되는 사선방향을 따라 배열될 수 있다. 트랜지스터들(HVNa 내지 HVNf)은 제2 방향(Ⅱ)으로 이웃한 제1 게이트 적층체들(GST1) 사이의 공간들에 의해 각각 노출될 수 있다.
도 7b 및 도 7c는 상기 트랜지스터들(HVNa 내지 HVNf)과 하부 연결구조들의 레이아웃에 대한 일 실시 예를 나타내는 평면도이다. 도 3 및 도 4를 참조하여 설명한 하부 연결구조(130)는 도 7b 및 도 7c에 도시된 하부 연결구조들 중 어느 하나에 대응된다.
하부 연결구조들 각각은 도 7b에 도시된 제1 연결패턴(120) 및 제2 연결패턴(131)과 도 7c에 도시된 제3 연결패턴(133)을 포함할 수 있다. 이하, 도 3 및 도 4를 참조하여 상술한 바와 중복되는 제1 연결패턴(120), 제2 연결패턴(131) 및 제3 연결패턴(133)에 대한 구체적인 설명은 생략한다.
도 7b를 참조하면, 트랜지스터들(HVNa 내지 HVNf)에 각각에 그에 대응되는 제1 연결패턴(120)이 접속될 수 있다. 제1 연결패턴(120)은 그에 대응하는 제2 연결패턴(131)에 접속될 수 있다. 제1 연결패턴(120) 및 제2 연결패턴(131)은 제3 방향(Ⅲ)으로 적층될 수 있고, 제2 연결패턴(131)은 제1 연결패턴(120) 상에 배치될 수 있다.
도 7c를 참조하면, 제2 연결패턴(131)은 그에 대응하는 제3 연결패턴(133)에 접속될 수 있다. 제2 연결패턴(131) 및 제3 연결패턴(133)은 제3 방향(Ⅲ)으로 적층될 수 있고, 제3 연결패턴(133)은 제2 연결패턴(131) 상에 배치될 수 있다.
도 7b 및 도 7c에 도시된 제1 내지 제3 연결패턴들(120, 131, 133)을 포함하는 하부 연결구조들은 트랜지스터들(HVNa 내지 HVNf)에 각각 인접하게 배치될 수 있다.
도 7d는 상술한 하부 연결구조들과 도전라인들(CLa 내지 CLf)의 레이아웃에 대한 일 실시 예를 나타내는 평면도이다.
도전라인들(CLa 내지 CLf) 각각은 그에 대응되는 하부 연결구조의 제3 연결패턴(133)에 접속될 수 있다. 도 3 및 도 4를 참조하여 설명한 도전라인(CL1)은 도전라인들(CLa 내지 CLf) 중 어느 하나에 대응된다. 도전라인들(CLa 내지 CLf)은 제1 방향(I)으로 서로 이격되게 배열될 수 있다. 도전라인들(CLa 내지 CLf) 각각은 제2 방향(Ⅱ)으로 연장되고, 그에 대응하는 제3 연결패턴(133)에 중첩될 수 있다. 도전라인들(CLa 내지 CLf) 각각은 그에 대응하는 하부 연결구조를 경유하여 그에 대응하는 트랜지스터에 연결될 수 있다.
도 7e는 상기 도전라인들(CLa 내지 CLf)과 비트라인들(BLa 내지 BLf)의 레이아웃에 대한 일 실시 예를 나타내는 평면도이다.
비트라인들(BLa 내지 BLf)은 도전라인들(CLa 내지 CLf)에 중첩될 수 있다. 도 7e는 비트라인들(BLa 내지 BLf)이 도전라인들(CLa 내지 CLf)과 동일한 피치로 배치되는 경우를 예시하였으나, 본 발명의 실시 예는 이에 제한되지 않는다. 즉, 비트라인들(BLa 내지 BLf) 사이의 피치는 도전라인들(CLa 내지 CLf) 사이의 피치와 은 다를 수 있다.
비트라인들(BLa 내지 BLf)은 도전라인들(CLa 내지 CLf) 상에 배치될 수 있다. 도 2를 참조하여 설명한 비트라인들(BL1 내지 BLm)은 도 7e에 도시된 비트라인들(BLa 내지 BLf)을 포함할 수 있다. 도 3 및 도 4를 참조하여 설명한 비트라인(BL1)은 도 7e에 도시된 비트라인들(BLa 내지 BLf) 중 어느 하나에 대응된다.
게이트 적층체들(GST1, GST2)은 도전라인들(CLa 내지 CLf)과 비트라인들(BLa 내지 BLf) 사이에 배치될 수 있다. 도전라인들(CLa 내지 CLf)은 비트라인들(BLa 내지 BLf)에 평행하게 연장될 수 있다.
도전라인들(CLa 내지 CLf)은 그에 대응하는 제1 및 제2 상부 연결구조들(141N 및 141F)을 경유하여 비트라인들(BLa 내지 BLf)에 연결될 수 있다. 제1 상부 연결구조들(141N)은 서로 이웃한 제1 게이트 적층체들(GST1) 사이에 배치되고, 제2 상부 연결구조들(141F)은 서로 이웃한 제2 게이트 적층체들(GST2) 사이와 서로 이웃한 제1 및 제2 게이트 적층체들(GST1 및 GST2) 사이에 배치될 수 있다.
적어도 하나의 제1 상부 연결구조(141N)가 서로 이웃한 제1 게이트 적층체들(GST1) 사이에 배치될 수 있다. 예를 들어, 2개의 제1 상부 연결구조들(141N)이 서로 이웃한 제1 게이트 적층체들(GST1) 사이에 배치될 수 있다.
적어도 하나의 제2 상부 연결구조(141F)가 서로 이웃한 제2 게이트 적층체들(GST2) 사이에 배치될 수 있다. 예를 들어, 2개의 제2 상부 연결구조들(141F)이 서로 이웃한 제2 게이트 적층체들(GST2) 사이에 배치될 수 있다.
적어도 하나의 제2 상부 연결구조(141F)가 서로 이웃한 제1 및 제2 게이트 적층체들(GST1 및 GST2) 사이에 배치될 수 있다. 예를 들어, 2개의 제2 상부 연결구조들(141F)이 서로 이웃한 제1 및 제2 게이트 적층체들(GST1 및 GST2) 사이에 배치될 수 있다.
제1 및 제2 상부 연결구조들(141N 및 141F)은 도전라인들(CLa 내지 CLf)로부터 비트라인들(BLa 내지 BLf)을 향하여 제3 방향(Ⅲ)으로 연장될 수 있다. 도전라인들(CLa 내지 CLf) 각각은 그에 대응하는 적어도 하나의 제1 상부 연결구조(141N)와 적어도 하나의 제2 상부 연결구조(141F)를 경유하여 그에 대응하는 비트라인에 연결될 수 있다. 예를 들어, a-도전라인(CLa)은 그에 연결된 제1 상부 연결구조(141N)와 그에 연결된 제2 상부 연결구조(141F)를 경유하여 a-비트라인(BLa)에 연결될 수 있다. a-도전라인(CLa)에 연결된 제1 상부 연결구조(141N)는 도 7a에 도시된 a-트랜지스터(HVNa)에 중첩되거나, a-트랜지스터(HVN)에 접속된 하부 연결구조에 중첩될 수 있다. a-도전라인(CLa)에 연결된 제2 상부 연결구조(141F)는 a-도전라인(CLa)에 연결된 제1 상부 연결구조(141N)에 비해 a-트랜지스터(HVNa)로부터 더 멀리 이격되고, a-트랜지스터(HVNa)에 접속된 하부 연결구조에 비중첩될 수 있다.
상술한 본 발명의 실시 예에 따르면, 도전라인들(CLa 내지 CLf)을 통해 비트라인들(BLa 내지 BLf)에 트랜지스터들(HVNa 내지 HVNf)로부터의 신호를 전송하기 위한 다수의 콘택 노드들을 제공할 수 있다. 이에 따라, 본 발명의 실시 예는 비트라인들(BLa 내지 BLf) 사이의 로딩(loading) 차이를 줄일 수 있다. 또한, 본 발명의 실시 예는 비트라인들(BLa 내지 BLf)보다 저항이 낮은 도전라인들(CLa 내지 CLf)을 통해 비트라인들(BLa 내지 BLf) 각각의 로딩 효과를 줄일 수 있다. 이에 따라, 본 발명의 실시 예는 메모리 셀 어레이의 동작 동안 비트라인들(BLa 내지 BLf)의 프리차지 시간을 줄일 수 있으므로 메모리 셀 어레이의 동작 속도를 향상시킬 수 있다. 또한, 비트라인들(BLa 내지 BLf)의 프리차지 시간 감소와 비트라인들(BLa 내지 BLf)의 로딩 효과 감소를 통해 본 발명의 실시 예는 메모리 셀들의 문턱 전압 분포 열화를 개선할 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 트랜지스터에 연결된 하부 연결구조, 메모리 셀 어레이에 연결된 비트라인, 상기 하부 연결구조와 상기 비트라인을 사이에 배치되고 상기 하부 연결구조에 연결된 도전라인 및 상기 도전라인을 상기 비트라인에 연결하는 2이상의 상부 연결구조들을 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
101: 기판 BLK, BLK1 내지 BLKk: 메모리 블록
CAR: 메모리 셀 어레이 HVN, HVNa 내지 HVNf: 트랜지스터
PC: 주변회로구조 PB: 페이지 버퍼 회로
CL1, CLa 내지 CLf: 도전라인 130: 하부 연결구조 141N: 제1 상부 연결구조 141F: 제2 상부 연결구조
121: 제1 도전성 콘택플러그 123: 제1 메탈패턴
125: 제2 도전성 콘택플러그 131: 제2 연결패턴/제2 메탈패턴
133: 제3 연결패턴/제3 도전성 콘택플러그
BL1 내지 BLm, BLa 내지 BLf: 비트라인
CST1, CST2, CST: 셀 스트링 GST, GST1, GST2: 게이트 적층체
CP1 내지 CPn: 게이트 전극 CH: 채널구조

Claims (20)

  1. 기판 상에 배치된 메모리 셀 어레이;
    상기 메모리 셀 어레이에 연결된 비트라인;
    상기 메모리 셀 어레이와 상기 기판 사이에 배치되고, 트랜지스터를 포함하는 주변회로구조;
    상기 메모리 셀 어레이와 상기 트랜지스터 사이에 배치된 도전라인;
    상기 도전라인과 상기 트랜지스터를 연결하는 하부 연결구조; 및
    상기 비트라인과 상기 도전라인을 연결하고, 서로 이격된 2이상의 상부 연결구조들을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 상부 연결구조들 사이에 상기 메모리 셀 어레이에 포함된 셀 스트링이 배치되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 도전라인은 상기 비트라인에 평행하게 연장된 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 도전라인은 상기 비트라인보다 저항이 낮은 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 트랜지스터는,
    상기 메모리 셀 어레이로부터 데이터를 독출하거나 상기 메모리 셀 어레이를 프로그램하는 페이지 버퍼 회로에 포함되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 하부 연결구조는,
    상기 트랜지스터에 연결되고 상기 도전라인을 향해 연장된 제1 도전성 콘택플러그;
    상기 제1 도전성 콘택플러그 상에 배치된 제1 메탈패턴;
    상기 제1 메탈패턴으로부터 상기 도전라인을 향해 연장된 제2 도전성 콘택플러그;
    상기 제2 도전성 콘택플러그 상에 배치된 제2 메탈패턴; 및
    상기 제2 메탈패턴과 상기 도전라인 사이에 연결된 제3 도전성 콘택플러그를 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 상기 비트라인과 상기 도전라인 사이에 배치된 메모리 블록들을 포함하고,
    상기 메모리 블록들 각각은,
    서로 이격되어 적층된 게이트 전극들을 포함하는 게이트 적층체; 및
    상기 게이트 적층체를 관통하는 채널구조를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 메모리 블록들 중 적어도 어느 하나는 서로 이웃한 상기 상부 연결구조들 사이에 배치된 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 상부 연결구조들은,
    상기 하부 연결구조에 중첩된 제1 상부 연결구조; 및
    상기 하부 연결구조에 비중첩된 제2 상부 연결구조를 포함하는 반도체 메모리 장치.
  10. 트랜지스터를 포함하는 기판 상에 배치된 비트라인;
    상기 기판과 상기 비트라인 사이에 배치된 도전라인;
    상기 트랜지스터와 상기 도전라인 사이에 연결된 하부 연결구조;
    상기 도전라인 및 상기 비트라인에 접촉되도록 상기 도전라인으로부터 상기 비트라인을 향하여 연장된 제1 상부 연결구조 및 제2 상부 연결구조; 및
    상기 제1 상부 연결구조 및 상기 제2 상부 연결구조 사이에 배치되고, 상기 비트라인에 연결된 제1 셀 스트링 및 제2 셀 스트링을 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 트랜지스터와 상기 제1 셀 스트링 사이의 이격 거리보다 상기 트랜지스터와 상기 제2 셀 스트링 사이의 이격 거리가 더 큰 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 도전라인은 상기 비트라인에 평행하게 연장된 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 도전라인은 상기 비트라인보다 저항이 낮은 반도체 메모리 장치.
  14. 제 10 항에 있어서,
    상기 트랜지스터는,
    상기 제1 및 제2 셀 스트링들로부터 데이터를 독출하거나 상기 제1 및 제2 셀 스트링들을 프로그램하는 페이지 버퍼 회로에 포함되는 반도체 메모리 장치.
  15. 제 10 항에 있어서,
    상기 제1 및 제2 셀 스트링들 각각은,
    상기 비트라인과 상기 도전라인 사이에 배치된 게이트 적층체 및 상기 게이트 적층체를 관통하는 채널구조를 포함하는 반도체 메모리 장치.
  16. 트랜지스터들을 포함하는 기판;
    상기 기판 상에서 제1 방향으로 이격되어 배열된 비트라인들;
    상기 비트라인들과 상기 기판 사이에 배치되고, 상기 제1 방향에 교차하는 제2 방향으로 상기 트랜지스터들과 교대로 배치된 제1 게이트 적층체들 및 상기 제1 게이트 적층체들로부터 상기 제2 방향으로 이격되고 상기 제2 방향으로 배열된 제2 게이트 적층체들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이와 상기 기판 사이에 배치되고, 상기 비트라인들에 평행하게 연장된 도전라인들;
    상기 트랜지스터들을 상기 도전라인들에 각각 연결하는 하부 연결구조들;
    상기 제1 게이트 적층체들 사이에 배치되고, 상기 도전라인들을 상기 비트라인들에 각각 연결하는 제1 상부 연결구조들; 및
    상기 제2 게이트 적층체들 사이에 배치되고, 상기 도전라인들을 상기 비트라인들에 각각 연결하는 제2 상부 연결구조들을 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 도전라인들은 상기 비트라인들 보다 저항이 낮은 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 트랜지스터들은,
    상기 메모리 셀 어레이로부터 데이터를 독출하거나 상기 메모리 셀 어레이를 프로그램하는 페이지 버퍼 회로에 포함되는 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 비트라인들은 상기 도전라인들에 각각 중첩되는 반도체 메모리 장치.
  20. 제 16 항에 있어서,
    상기 제1 상부 연결구조들은 상기 하부 연결구조들에 각각 중첩되고,
    상기 제2 상부 연결구조들은 상기 하부 연결구조들에 비중첩된 반도체 메모리 장치.
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