KR20140028735A - 반도체 메모리 소자 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 22
- 230000004044 response Effects 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 63
- 239000011229 interlayer Substances 0.000 claims description 61
- 239000000758 substrate Substances 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 101150013423 dsl-1 gene Proteins 0.000 description 30
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 25
- 101150064834 ssl1 gene Proteins 0.000 description 25
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 18
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 18
- 102100021867 Natural resistance-associated macrophage protein 2 Human genes 0.000 description 17
- 108091006618 SLC11A2 Proteins 0.000 description 17
- 238000002955 isolation Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- G11C8/00—Arrangements for selecting an address in a digital store
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- G11C8/00—Arrangements for selecting an address in a digital store
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
본 기술은 로우 어드레스 신호에 응답하여 메모리 블록들을 선택하기 위한 블록 선택 신호들을 출력하는 블록 디코더; 제1 드레인 셀렉트 라인, 제1 소스 셀렉트 라인, 및 상기 제1 드레인 셀렉트 라인과 상기 제1 소스 셀렉트 라인 사이에 배치된 다수의 제1 워드 라인들로 구성된 제1 워드 라인 그룹을 포함하며, 상기 블록 디코더에 인접하여 배치된 제1 메모리 블록; 상기 제1 메모리 블록을 사이에 두고 상기 블록 디코더에 마주하여 배치되며 상기 블록 선택 신호들 중 제1 블록 선택 신호에 응답하여 제1 동작 전압들을 상기 제1 메모리 블록에 전송하는 제1 스위칭 그룹; 및 상기 제1 워드 라인 그룹에 비중첩되도록 형성되며 상기 제1 블록 선택 신호를 상기 제1 스위칭 그룹에 전달하는 제1 블록 워드 라인을 포함한다.
Description
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로 블록 워드 라인을 포함하는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자는 셀 어레이 영역 및 주변 영역을 포함한다. 셀 어레이 영역에는 메모리 셀 들이 형성되며, 주변 영역에는 메모리 셀 들이 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 동작 회로 그룹들이 형성된다.
셀 어레이 영역에 배치된 메모리 셀들은 다수의 메모리 블록들로 구분된다.
동작 회로 그룹들은 메모리 블록들 중 어느 하나를 선택하기 위한 블록 선택 신호를 출력하는 블록 디코더와, 블록 선택 신호에 응답하여 글로벌 라인들에 인가되는 동작 전압들을 메모리 블록에 전달하는 스위칭 그룹을 포함한다. 로우 디코더로부터의 블록 선택 신호는 블록 워드 라인을 통해 스위칭 그룹에 인가된다.
상술한 스위칭 그룹, 블록 디코더, 및 블록 워드 라인은 반도체 메모리 소자의 고집적화와 고성능화에 유리하게 배치되어야 한다.
본 발명의 실시 예는 반도체 메모리 소자의 집적도 및 성능을 개선할 수 있는 반도체 메모리 소자 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 소자는 로우 어드레스 신호에 응답하여 메모리 블록들을 선택하기 위한 블록 선택 신호들을 출력하는 블록 디코더; 제1 드레인 셀렉트 라인, 제1 소스 셀렉트 라인, 및 상기 제1 드레인 셀렉트 라인과 상기 제1 소스 셀렉트 라인 사이에 배치된 다수의 제1 워드 라인들로 구성된 제1 워드 라인 그룹을 포함하며, 상기 블록 디코더에 인접하여 배치된 제1 메모리 블록; 상기 제1 메모리 블록을 사이에 두고 상기 블록 디코더에 마주하여 배치되며 상기 블록 선택 신호들 중 제1 블록 선택 신호에 응답하여 제1 동작 전압들을 상기 제1 메모리 블록에 전송하는 제1 스위칭 그룹; 및 상기 제1 워드 라인 그룹에 비중첩되도록 형성되며 상기 제1 블록 선택 신호를 상기 제1 스위칭 그룹에 전달하는 제1 블록 워드 라인을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 소자의 제조방법은 반도체 기판 상에 드레인 셀렉트 라인, 소스 셀렉트 라인, 및 상기 드레인 셀렉트 라인과 상기 소스 셀렉트 라인 사이에 배치된 다수의 워드 라인들로 구성된 워드 라인 그룹을 형성하는 단계; 상기 워드 라인 그룹을 덮는 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계; 상기 제2 층간 절연막을 식각하여 상기 워드 라인 그룹에 비중첩된 블록 워드 라인 트렌치를 형성하는 단계; 및 상기 블록 워드 라인 트렌치를 도전물질로 채워 블록 워드 라인을 형성하는 단계를 포함할 수 있다.
본 기술은 블록 디코더에 인접하여 배치되지 않고, 메모리 블록을 사이에 두고 블록 디코더에 마주하여 배치된 스위칭 그룹을 메모리 블록이 형성된 영역 내에 배치된 블록 워드 라인에 연결한다. 이로써, 스위칭 그룹들이 메모리 블록들을 사이에 두고 배치되더라도 블록 디코더의 수를 증가시키지 않아도 되므로 반도체 메모리 소자의 집적도를 개선할 수 있다.
또한 본 기술은 메모리 블록이 형성된 영역 내에 배치된 블록 워드 라인을 워드 라인들과 중첩되지 않도록 함으로써 블록 워드 라인과 워드 라인 사이의 간섭을 줄여 반도체 메모리 소자의 성능을 개선할 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 메모리 소자를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 블록의 평면도이다.
도 3은 도 2에 도시된 선 "I-I'"를 따라 절취하여 나타낸 단면도이다.
도 4는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 메모리 블록을 나타낸 평면도이다.
도 5는 도 4에 도시된 선 " Ⅱ-Ⅱ'"를 따라 절취하여 나타낸 단면도이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 2는 도 1에 도시된 메모리 블록의 평면도이다.
도 3은 도 2에 도시된 선 "I-I'"를 따라 절취하여 나타낸 단면도이다.
도 4는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 메모리 블록을 나타낸 평면도이다.
도 5는 도 4에 도시된 선 " Ⅱ-Ⅱ'"를 따라 절취하여 나타낸 단면도이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 메모리 소자를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 메모리 소자는 다수의 메모리 블록들(140A, 140B, 150A, 150B) 및 동작 회로 그룹들(110, 120A, 120B, 130A, 130B, 160, 170)을 포함한다.
메모리 블록들(140A, 140B, 150A, 150B) 각각은 드레인 셀렉트 라인(DSL), 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이에 형성된 워드 라인 그룹(WL[n:0])을 포함한다. 워드 라인 그룹(WL[n:0])은 다수의 워드 라인들을 포함한다. 드레인 셀렉트 라인(DSL)에는 드레인 셀렉트 트랜지스터들이 연결되고, 소스 셀렉트 라인(SSL)에는 소스 셀렉트 트랜지스터들이 연결되고, 워드 라인 그룹(WL[n:0])을 구성하는 워드 라인들 각각에는 메모리 셀들이 연결된다. 메모리 블록들(140A, 140B, 150A, 150B) 각각은 소스 셀렉트 라인(SSL)과 워드 라인 그룹(WL[n:0]) 사이에 형성된 제1 더미 워드 라인(DWL1)과 드레인 셀렉트 라인(DSL)과 워드 라인 그룹(WL[n:0]) 사이에 형성된 제2 더미 워드 라인(DWL2)을 더 포함할 수 있다. 제1 더미 워드 라인(DWL1)과 제2 더미 워드 라인(DWL2) 각각에는 메모리 셀들이 연결될 수 있다. 메모리 블록들(140A, 140B, 150A, 150B)은 드레인 셀렉트 라인(DSL), 소스 셀렉트 라인(SSL), 워드 라인 그룹(WL[n:0])에 교차하는 방향을 따라 형성된 비트 라인들(도 2의 BL)을 포함한다.
메모리 블록들(140A, 140B, 150A, 150B)은 교대로 배치된 제1 메모리 블록들(150A, 150B) 및 제2 메모리 블록들(140A, 140B)을 포함한다. 예를 들어, 제1 메모리 블록들(150A, 150B)은 이븐 메모리 블록들일 수 있고, 제2 메모리 블록들(140A, 140B)은 오드 메모리 블록들일 수 있다.
동작 회로 그룹들(110, 120A, 120B, 130A, 130B)은 블록 디코더(110), 글로벌 라인 디코더들(160, 170), 및 스위칭 그룹들(120A, 120B, 130A, 130B)을 포함한다. 블록 디코더(110)는 로우 어드레스 신호들에 응답하여 메모리 블록들(140A, 140B, 150A, 150B) 중 하나의 메모리 블록을 선택하기 위한 블록 선택 신호들을 블록 워드 라인들(BLKWL0 내지 BLKWLm)로 출력한다. 글로벌 라인 디코더들(160, 170)은 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인 그룹들(GSSL, GDWL1, GWL[n:0], GDWL2, GDSL)로 출력한다. 스위칭 그룹들(120A, 120B, 130A, 130B)은 블록 선택 신호들에 응답하여 글로벌 라인 그룹들(GSSL, GDWL1, GWL[n:0], GDWL2, GDSL)을 선택된 메모리 블록에 연결시킨다.
스위칭 그룹들(120A, 120B, 130A, 130B)은 제1 메모리 블록들(150A, 150B) 각각을 사이에 두고 블록 디코더(110)에 마주하여 배치된 제1 스위칭 그룹들(130A, 130B) 및, 제2 메모리 블록들(140A, 140B) 각각과 블록 디코더(110) 사이에 배치된 제2 스위칭 그룹들(120A, 120B)을 포함한다. 글로벌 라인 그룹들(GSSL, GDWL1, GWL[n:0], GDWL2, GDSL)은 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 전송한다. 글로벌 라인 그룹들(GSSL, GDWL1, GWL[n:0], GDWL2, GDSL)은 제1 스위칭 그룹들(130A, 130B) 각각에 동작 전압들을 전송하는 제1 글로벌 라인 그룹들과 제2 스위칭 그룹들(120A, 120B) 각각에 동작 전압들을 전송하는 제2 글로벌 라인 그룹들을 포함한다.
제1 스위칭 그룹들(130A, 130B)은 블록 선택 신호들 중 제1 블록 선택 신호들에 응답하여 제1 글로벌 라인 그룹들을 제1 메모리 블록들(150A, 150B)에 연결하도록 구성된 패스 트랜지스터들을 포함한다. 제2 스위칭 그룹들(120A, 120B)은 블록 선택 신호들 중 제2 블록 선택 신호들에 응답하여 제2 글로벌 라인 그룹들을 제2 메모리 블록들(140A, 140B)에 연결하도록 구성된 패스 트랜지스터들을 포함한다.
글로벌 라인 디코더들(160, 170)로부터 출력된 동작 전압들은 제1 글로벌 라인 그룹들 및 제2 글로벌 라인 그룹들을 통해 스위칭 그룹들(120A, 120B, 130A, 130B)에 전달된다. 글로벌 라인 디코더들(160, 170)은 제1 글로벌 라인 그룹들에 동작 전압들을 출력하는 제1 글로벌 라인 디코더(170)와 제2 글로벌 라인 그룹들에 동작 전압들을 출력하는 제2 글로벌 라인 디코더(160)를 포함한다.
블록 디코더(110)로부터 출력된 블록 선택 신호들은 블록 워드 라인들(BLKWL0~BLKWLm)을 통해 스위칭 그룹들(120A, 120B, 130A, 130B)에 전달된다. 블록 워드 라인들(BLKWL0~BLKWL4)은 블록 디코더(110)로부터 출력된 제1 블록 선택 신호들을 제1 스위칭 그룹들(130A, 130B)에 전송하는 제1 블록 워드 라인들(BLKWL1, BLKWL3)과 블록 디코더(110)로부터 출력된 제2 블록 선택 신호들을 제2 스위칭 그룹들(120A, 120B)에 전송하는 제2 블록 워드 라인들(BLKWL0, BLKWLm-1)을 포함한다.
블록 디코더(110)로부터의 출력된 제1 블록 선택 신호들을 제1 메모리 블록들(150A, 150B) 각각을 사이에 두고 블록 디코더(110)에 마주하여 배치되는 제1 스위칭 그룹들(130A, 130B)에 전송하기 위해 제1 블록 워드 라인들(BLKWL1, BLKWLm) 제1 메모리 블록들(150A, 150B)이 형성된 영역에 형성할 수 있다. 이와 같이 본 발명의 제1 실시 예에서는 제1 블록 워드 라인들(BLKWL1, BLKWLm)이 제1 메모리 블록들(150A, 150B)이 형성된 영역 내에 배치됨에 따라 메모리 블록들(140A, 140B, 150A, 150B) 간 경계에 제1 블록 워드 라인들(BLKWL1, BLKWLm)이 형성될 공간을 별도로 형성하지 않아도 된다. 이로써 본 발명의 제1 실시 예는 고집적화에 유리한 구조를 제공한다.
또한, 본 발명의 제1 실시 예에서는 블록 디코더(110)를 제1 스위칭 그룹들(130A, 130B)에 인접하게 배치하지 않더라도 제1 메모리 블록들(150A, 150B)이 형성된 영역을 지나는 제1 블록 워드 라인들(BLKWL1, BLKWLm)을 통해 블록 디코더(110)로부터의 제1 블록 선택 신호들을 전달할 수 있다. 따라서, 본 발명의 제1 실시 예에서는 제1 블록 선택 신호들을 출력하는 블록 디코더를 제1 스위칭 그룹들(130A, 130B)에 인접한 영역에 별도로 형성할 필요가 없다. 본 발명의 제1 실시 예에서는 하나의 블록 디코더(110)로부터 출력된 블록 선택 신호들을 블록 디코더(110)에 인접한 제2 스위칭 그룹들(120A, 120B)과, 제1 메모리 블록들(150A, 150B)을 사이에 두고 블록 디코더(110)로부터 이격된 제1 스위칭 그룹들(130A, 130B)에 전달할 수 있다. 이에 따라, 본 발명의 제1 실시 예에서는 블록 디코더(110)가 차지하는 면적을 줄여 반도체 메모리 소자를 더욱 고집적화할 수 있다.
제1 블록 워드 라인들(BLKWL1, BLKWLm)은 제1 메모리 블록들(150A, 150B)이 형성된 영역 내에 배치되되, 제1 메모리 블록들(150A, 150B)의 워드 라인 그룹(WL[n:0])을 구성하는 워드 라인들에 중첩되지 않도록 배치된다. 본 발명의 제1 실시 예는 제1 블록 워드 라인들(BLKWL1, BLKWLm)이 워드 라인 그룹(WL[n:0])에 비중첩되게 형성함으로써 제1 블록 워드 라인들(BLKWL1, BLKWLm)과 워드 라인 그룹(WL[n:0])간 기생 캐패시턴스를 줄일 수 있다.
제1 블록 워드 라인들(BLKWL1, BLKWLm)이 워드 라인 그룹(WL[n:0])에 중첩되면 메모리 셀들의 동작 시 워드 라인 그룹(WL[n:0])의 전압이 제1 블록 워드 라인들(BLKWL1, BLKWLm)에 인가되는 전압의 영향으로 변경될 수 있다. 예를 들어, 소거 동작시 선택된 메모리 블록의 워드 라인들에 인가되는 전압이 제1 블록 워드 라인에 인가된 전압의 영향으로 상향되어 선택된 메모리 블록의 워드 라인들과 기판 사이의 전압차가 줄어들 수 있다. 이에 따라, 선택된 메모리 블록이 소거되지 않는 현상이 발생할 수 있다. 보다 구체적으로 설명하면, 소거 동작 시 선택된 메모리 블록(예를 들어 150A)의 워드 라인들에는 접지 전압(예, 0V)이 인가되고, 비선택된 메모리 블록의 워드 라인들은 플로팅 상태로 설정된다. 그리고, 기판(또는, P웰)으로 소거 전압이 인가되면 선택된 메모리 블록(150A)의 워드라인들과 기판 사이의 높은 전압 차에 의해 선택된 메모리 블록(150A)의 워드라인들에 연결된 메모리 셀들이 소거된다. 그런데, 선택된 메모리 블록(150A) 상부를 지나는 제1 블록 워드 라인(BLKWL1)이 워드 라인들 상부에 중첩되면, 제1 블록 워드 라인(BLKWL1)에 인가되는 전압에 의해 발생되는 커패시턴스 커플링 현상으로 인해 선택된 메모리 블록(150A)의 워드라인들의 전압이 상향될 수 있다. 그 결과, 선택된 메모리 블록(150A)의 워드 라인들과 기판 사이의 전압차가 줄어들어 선택된 메모리 블록(150A)의 메모리 셀들이 소거되지 않을 수 있다. 이를 방지하기 위해 본 발명의 제1 실시 예에서는 제1 블록 워드 라인들(BLKWL1, BLKWLm)을 워드 라인 그룹(WL[n:0])에 비중첩되게 형성한다.
도 2는 도 1에 도시된 메모리 블록의 평면도이다. 도 3은 도 2에 도시된 선 "I-I'"를 따라 절취하여 나타낸 단면도이다.
도 2 및 도 3을 참조하면, 반도체 메모리 소자의 제1 메모리 블록은 교대로 배치된 소자 분리 영역들(B) 및 활성 영역들(A)이 정의된 반도체 기판(101) 상에 형성된다. 활성 영역들(A)은 소자 분리 영역(B)에 형성된 소자 분리 트렌치 및 소자 분리막에 의해 구획되는 영역이다. 제1 메모리 블록은 소자 분리 영역들(B) 및 활성 영역들(A)에 교차하는 방향을 따라 형성된 제1 드레인 셀렉트 라인(DSL1), 제1 소스 셀렉트 라인(SSL1) 및, 제1 워드 라인 그룹을 포함한다. 제1 워드 라인 그룹은 제1 드레인 셀렉트 라인(DSL1)과 제1 소스 셀렉트 라인(SSL1) 사이에 배치된 다수의 제1 워드 라인들(WL0~WLn)을 포함한다. 제1 메모리 블록은 제1 소스 셀렉트 라인(SSL1)과 제1 워드 라인 그룹 사이에 형성된 제1 더미 워드 라인(DWL1), 및 제1 드레인 셀렉트 라인(DSL1)과 제1 워드 라인 그룹 사이에 형성된 제2 더미 워드 라인(DWL2)을 더 포함할 수 있다.
제1 드레인 셀렉트 라인(DSL1)과 활성 영역들(A)의 교차부에는 드레인 셀렉트 트랜지스터들이 형성되고, 제1 소스 셀렉트 라인(SSL1)과 활성 영역들(A)의 교차부에는 소스 셀렉트 트랜지스터들이 형성되고, 제1 워드 라인들(WLn~WL0)과 활성 영역들(A)의 교차부와 제1 및 제2 더미 워드 라인들(DWL1, DWL2)과 활성 영역들(A)의 교차부에는 메모리 셀들이 형성된다. 반도체 기판(101)의 내부에는 불순물이 주입된 접합 영역들(101a)이 형성된다. 활성 영역들(A) 각각의 상부에 형성된 드레인 셀렉트 트랜지스터, 소스 셀렉트 트랜지스터 및 메모리 셀 트랜지스터들은 접합 영역들(101a)에 의해 직렬로 연결되어 스트링 구조(ST)를 형성한다.
제1 드레인 셀렉트 라인(DSL1)에는 제2 메모리 블록의 제2 드레인 셀렉트 라인(DSL2)이 인접하여 배치되고, 제1 소스 셀렉트 라인(SSL1)에는 또 다른 제2 메모리 블록의 제2 소스 셀렉트 라인(SSL2)이 인접하여 배치될 수 있다. 제2 메모리 블록들은 제1 메모리 블록을 사이에 두고 배치될 수 있다. 도면에 도시하진 않았으나, 제2 메모리 블록들 각각은 제2 드레인 셀렉트 라인(DSL2), 제2 소스 셀렉트 라인(SSL2), 및 제2 드레인 셀렉트 라인(DSL2)과 제2 소스 셀렉트 라인(SSL2) 사이에 배치된 제2 워드 라인 그룹을 포함한다. 제2 워드 라인 그룹은 다수의 제2 워드 라인들을 포함한다.
제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2) 사이의 접합 영역들(101a) 각각은 스트링 구조(ST)의 드레인 영역으로 정의되고, 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2) 사이의 접합 영역들(101a) 각각은 스트링 구조(ST)의 소스 영역으로 정의된다.
드레인 셀렉트 라인들(DSL), 소스 셀렉트 라인들(SSL), 제1 워드 라인들(WL0~WLn), 제1 및 제2 더미 워드 라인들(DWL1, DWL2), 및 접합 영역들(101a)은 적어도 하나의 제1 층간 절연막(121)에 의해 덮힌다. 제1 층간 절연막(121)은 제1 층간 절연막(121) 상부에 형성되는 제1 블록 워드 라인(BLKWL)과 제1 층간 절연막(121) 하부에 형성되는 제1 워드 라인 그룹 간 간섭을 줄이기 위해 실리콘 산화막보다 유전율이 낮은 저유전막으로 형성될 있다. 보다 구체적으로 제1 층간 절연막(121)은 유전율 4.0 미만의 저유전막으로 형성될 수 있다.
제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2) 사이의 제1 층간 절연막(121)은 드레인 콘택 플러그들(DCT1, DCT2)에 의해 관통된다. 드레인 콘택 플러그들(DCT1, DCT2)은 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2)의 연장 방향을 따라 교대로 배치되어 활성 영역들(A) 내부의 접합 영역들(101a)에 연결된 제1 드레인 콘택 플러그들(DCT1) 및 제2 드레인 콘택 플러그들(DCT2)을 포함한다. 제1 및 제2 드레인 콘택 플러그들(DCT1, DCT2)은 지그재그(zigzag)로 배치될 수 있다. 즉, 제1 드레인 콘택 플러그들(DCT1)은 제1 드레인 셀렉트 라인(DSL1)보다 제2 드레인 셀렉트 라인(DSL2)에 더 가깝게 형성되고, 제2 드레인 콘택 플러그들(DCT2)은 제2 드레인 셀렉트 라인(DSL2)보다 제1 드레인 셀렉트 라인(DSL1)에 더 가깝게 형성된다. 이로써, 제1 및 제2 드레인 콘택 플러그들(DCT1, DCT2)간 거리를 최대화하여 제1 및 제2 드레인 콘택 플러그들(DCT1, DCT2)간 전기적 연결을 방지할 수 있다. 제1 및 제2 드레인 콘택 플러그들(DCT1, DCT2)은 제1 층간 절연막(121) 상부로 돌출되어 제1 층간 절연막(121)과 비트 라인(BL) 사이에 형성된 제2 및 제3 층간 절연막(123, 125)을 더 관통할 수 있다.
제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2) 사이의 제1 층간 절연막(121)은 소스 콘택 라인(SCT)에 의해 관통된다. 소스 콘택 라인(SCT)은 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2)의 연장방향과 동일한 방향을 따라 연장되어 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2) 사이의 접합 영역들(101a)에 공통으로 접속된다.
제1 층간 절연막(121) 상부에는 제2 층간 절연막(123)이 형성된다. 제2 층간 절연막(123)은 공통 소스 라인(CSL) 및 제1 블록 워드 라인(BLKWL)에 의해 관통될 수 있다.
공통 소스 라인(CSL)은 소스 콘택 라인(SCT) 상부의 제2 층간 절연막(123)을 관통하여 소스 콘택 라인(SCT)보다 넓은 폭으로 형성될 수 있다. 공통 소스 라인(CSL)은 제1 워드 라인들(WLn~WL0), 제1 블록 워드 라인(BLKWL) 및 제1 드레인 셀렉트 라인(DSL1)에 비중첩된 메쉬(mesh) 타입으로 형성될 수 있다.
보다 구체적으로 제1 블록 워드 라인(BLKWL)은 제1 워드 라인 그룹과 제1 블록 워드 라인(BLKWL) 간 기생 캐패시턴스를 최소화하기 위해 제1 워드 라인들(WLn~WL0)과 비중첩되고, 제1 드레인 셀렉트 라인(DSL1)과 제2 더미 워드 라인(DWL2)이 형성된 영역인 제1 메모리 블록의 제1 가장자리 영역(R1)에 형성될 수 있다. 보다 구체적으로, 제1 블록 워드 라인(BLKWL)은 제1 드레인 셀렉트 라인(DSL1)과 제1 워드 그룹 사이에 배치되거나, 제1 드레인 셀렉트 라인(DSL1)과 제2 더미 워드 라인(DWL2) 사이에 배치될 수 있다. 제1 블록 워드 라인(BLKWL) 일부는 제1 드레인 셀렉트 라인(DSL1)에 중첩되거나, 제2 더미 워드 라인(DWL2)에 중첩될 수 있다.
제2 층간 절연막(123) 상부에는 제3 층간 절연막(123)이 더 형성되며, 제3 층간 절연막(123) 상부에는 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 활성 영역들(A)과 동일한 방향을 따라 연장되며, 활성 영역들(A)에 중첩되어 형성된다. 비트 라인들(BL) 각각은 드레인 콘택 플러그들(DCT1, DCT2) 각각을 통해 스트링 구조(ST)에 연결된다.
이하, 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 제조방법을 설명한다.
낸드 플래시 메모리 소자의 경우, 소자 분리 영역들(B)에 소자 분리막이 형성되고, 소자 분리막에 의해 구획된 활성 영역들(A) 상부에 적층된 터널 절연막(103), 및 플로팅 게이트용 제1 도전막(105)을 포함하는 반도체 기판(101)을 형성한다. 이 후, 제1 도전막(105)이 형성된 전체 구조 표면을 따라 유전체막(107)을 형성하고, 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2)과 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2)이 형성될 영역의 유전체막(107)을 식각하여 콘택홀(CT)을 형성한다. 이어서, 콘택홀(CT)이 형성된 전체 구조 상부에 컨트롤 게이트용 제2 도전막(109)을 형성하고, 제2 도전막(109) 상에 게이트 마스크 패턴들(GM)을 형성한다. 이 후, 게이트 마스크 패턴들(GM)을 식각 베리어로 제2 도전막(109), 유전체막(107), 제1 도전막(105)을 식각한다. 이 때, 터널 절연막(103)을 더 식각할 수 있다. 게이트 마스크 패턴들(GM)을 식각 베리어로 하는 식각 공정을 통해 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2), 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2), 제1 워드 라인들(WL0~WLn)이 형성된다.
이 후, 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2), 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2), 제1 워드 라인들(WL0~WLn) 사이의 활성 영역들(A)에 불순물을 주입하여 접합 영역들(101a)을 형성한다.
접합 영역들(101a)이 형성된 전체 구조 상부에 제1 층간 절연막(121)을 형성한다. 이 때, 제1 층간 절연막(121)을 유전율 4.0미만의 저유전막으로 형성할 수 있다. 이로써, 제1 층간 절연막(121)의 두께를 늘리지 않아도 후속에서 제1 층간 절연막(121) 상부에 형성될 제1 블록 워드 라인(BLKWL)과 제1 워드 라인 그룹간 기생 캐패시턴스를 최소화할 수 있다. 제1 층간 절연막(121)의 두께가 얇을수록 제1 층간 절연막(121)을 관통하는 콘택홀 형성 시 콘택홀의 종횡비를 낮출 수 있어 공정 난이도가 낮아져 공정 안정성을 개선할 수 있다.
제1 층간 절연막(121) 형성 후, 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2) 사이의 제1 층간 절연막(121)을 식각하여 소스 콘택 트렌치를 형성하고, 소스 콘택 트렌치를 도전물질로 채워 소스 콘택 라인(SCT)을 형성할 수 있다.
이어서, 소스 콘택 라인(SCT)이 형성된 전체 구조 상부에 제2 층간 절연막(123)을 형성한다. 이 후, 제2 층간 절연막(123)을 식각하여 공통 소스 라인 트렌치 및 제1 메모리 블록의 제1 가장자리 영역(R1)에 배치된 블록 워드 라인 트렌치를 형성한다. 보다 구체적으로, 블록 워드 라인 트렌치는 제1 드레인 셀렉트 라인(DSL1)과 제1 워드 그룹 사이에 배치되거나, 제1 드레인 셀렉트 라인(DSL1)과 제2 더미 워드 라인(DWL2) 사이에 배치될 수 있다. 블록 워드 라인 트렌치의 일부는 제1 드레인 셀렉트 라인(DSL1)에 중첩되거나, 제2 더미 워드 라인(DWL2)에 중첩될 수 있다. 이어서, 블록 워드 라인 트렌치 및 공통 소스 라인 트렌치를 도전물질로 채워 제1 블록 워드 라인(BLKWL) 및 공통 소스 라인(CSL)을 형성한다.
제1 블록 워드 라인(BLKWL) 및 공통 소스 라인(CSL)이 형성된 전체 구조 제3 층간 절연막(125)을 형성한다. 이 후, 제3 층간 절연막(125)으로부터 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2) 사이의 제1 층간 절연막(121)을 관통하여 접합 영역들(101a)을 개구시키는 드레인 콘택홀들을 형성한다. 이어서, 드레인 콘택홀들을 도전물질로 채워 드레인 콘택 플러그들(DCT1, DCT2)을 형성한다.
이 후, 제3 층간 절연막(125) 상에 드레인 콘택 플러그들(DCT1, DCT2)에 연결된 비트 라인들(BL)을 형성한다.
도 4는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 메모리 블록을 나타낸 평면도이다. 도 5는 도 4에 도시된 선 " Ⅱ-Ⅱ'"를 따라 절취하여 나타낸 단면도이다. 본 발명의 제2 실시 예는 본 발명의 제1 실시 예와 비교하여 제1 블록 워드 라인(BLKWL)이 형성되는 영역만 다를 뿐 나머지 구조는 동일하다.
도 4 및 도 5를 참조하면, 반도체 메모리 소자의 제1 메모리 블록은 교대로 배치된 소자 분리 영역들(B) 및 활성 영역들(A)이 정의된 반도체 기판(201) 상에 형성된다. 제1 메모리 블록은 제1 드레인 셀렉트 라인(DSL1), 제1 소스 셀렉트 라인(SSL1) 및, 제1 워드 라인 그룹을 포함한다. 제1 워드 라인 그룹은 다수의 제1 워드 라인들(WL0~WLn)을 포함한다. 제1 메모리 블록은 제1 소스 셀렉트 라인(SSL1)과 제1 워드 라인 그룹 사이에 형성된 제1 더미 워드 라인(DWL1), 및 제1 드레인 셀렉트 라인(DSL1)과 제1 워드 라인 그룹 사이에 형성된 제2 더미 워드 라인(DWL2)을 더 포함할 수 있다. 소자 분리 영역들(B) 및 활성 영역들(A), 제1 드레인 셀렉트 라인(DSL1), 제1 소스 셀렉트 라인(SSL1) 및, 제1 워드 라인들(WL0~WLn), 제1 및 제2 더미 워드 라인들(DWL1, DWL2)에 대한 구체적인 배열과, 연장 방향은 도 2 및 도 3에서 상술한 바와 동일하다.
제1 드레인 셀렉트 라인(DSL1)에는 제2 메모리 블록의 제2 드레인 셀렉트 라인(DSL2)이 인접하여 배치되고, 제1 소스 셀렉트 라인(SSL1)에는 다른 제2 메모리 블록의 제2 소스 셀렉트 라인(SSL2)이 인접하여 배치될 수 있다. 제2 메모리 블록들은 제1 메모리 블록을 사이에 두고 배치될 수 있다. 도면에 도시하진 않았으나, 제2 메모리 블록들 각각은 제2 드레인 셀렉트 라인(DSL2), 제2 소스 셀렉트 라인(SSL2), 및 제2 드레인 셀렉트 라인(DSL2)과 제2 소스 셀렉트 라인(SSL2) 사이에 배치된 제2 워드 라인 그룹을 포함한다. 제2 워드 라인 그룹은 다수의 제2 워드 라인들을 포함한다.
제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2) 사이의 접합 영역들(201a) 각각은 스트링 구조(ST)의 드레인 영역으로 정의되고, 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2) 사이의 접합 영역들(201a) 각각은 스트링 구조(ST)의 소스 영역으로 정의된다.
드레인 셀렉트 라인들(DSL), 소스 셀렉트 라인들(SSL), 제1 워드 라인들(WL0~WLn), 제1 및 제2 더미 워드 라인들(DWL1, DWL2), 및 접합 영역들(201a)은 적어도 하나의 제1 층간 절연막(221)에 의해 덮힌다. 제1 층간 절연막(221)은 제1 층간 절연막(221) 상부에 형성되는 제1 블록 워드 라인(BLKWL)과 제1 층간 절연막(221) 하부에 형성되는 제1 워드 라인 그룹 간 간섭을 줄이기 위해 실리콘 산화막보다 유전율이 낮은 저유전막으로 형성될 있다. 보다 구체적으로 제1 층간 절연막(221)은 유전율 4.0 미만의 저유전막으로 형성될 수 있다.
제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2) 사이의 제1 층간 절연막(221)은 드레인 콘택 플러그들(DCT1, DCT2)에 의해 관통된다. 드레인 콘택 플러그들(DCT1, DCT2)은 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2)의 연장 방향을 따라 교대로 배치되어 활성 영역들(A) 내부의 접합 영역들(201a)에 연결된 제1 드레인 콘택 플러그들(DCT1) 및 제2 드레인 콘택 플러그들(DCT2)을 포함한다. 제1 및 제2 드레인 콘택 플러그들(DCT1, DCT2)의 배열은 도 2 및 도 3에서 상술한 바와 동일하다. 제1 및 제2 드레인 콘택 플러그들(DCT1, DCT2)은 제1 층간 절연막(221) 상부로 돌출되어 제1 층간 절연막(221)과 비트 라인(BL) 사이에 형성된 제2 및 제3 층간 절연막(223, 225)을 더 관통할 수 있다.
제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2) 사이의 제1 층간 절연막(221)은 소스 콘택 라인(SCT)에 의해 관통된다. 소스 콘택 라인(SCT)은 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2)의 연장방향과 동일한 방향을 따라 연장되어 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2) 사이의 접합 영역들(201a)에 공통으로 접속된다.
제1 층간 절연막(221) 상부에는 제2 층간 절연막(223)이 형성된다. 제2 층간 절연막(223)은 공통 소스 라인(CSL) 및 제1 블록 워드 라인(BLKWL)에 의해 관통될 수 있다.
공통 소스 라인(CSL)은 소스 콘택 라인(SCT) 상부의 제2 층간 절연막(223)을 관통하여 소스 콘택 라인(SCT)보다 넓은 폭으로 형성될 수 있다. 공통 소스 라인(CSL)은 제1 워드 라인들(WLn~WL0), 제1 블록 워드 라인(BLKWL) 및 제1 드레인 셀렉트 라인(DSL1)에 비중첩된 메쉬 타입으로 형성될 수 있다.
제1 블록 워드 라인(BLKWL)과 제1 워드 라인들(WLn~WL0)간 기생 캐패시턴스를 최소화하기 위해 제1 블록 워드 라인(BLKWL)은 제1 워드 라인들(WLn~WL0)과 비중첩되게 형성되며, 제1 소스 셀렉트 라인(SSL1) 및 제1 더미 워드 라인(DWL1)이 형성된 영역인 제1 메모리 블록의 제2 가장자리 영역(R2)에 형성된다. 보다 구체적으로 제1 블록 워드 라인(BLKWL)은 제1 소스 셀렉트 라인(SSL1)과 제1 워드 라인 그룹 사이에 형성되거나, 제1 소스 셀렉트 라인(SSL1)과 제1 더미 워드 라인(DWL1) 사이에 형성될 수 있다. 제1 블록 워드 라인(BLKWL) 중 일부는 제1 소스 셀렉트 라인(SSL1)에 중첩되어 형성되거나, 제1 더미 워드 라인(DWL1)에 중첩되어 형성될 수 있다.
제2 층간 절연막(223) 상부에는 제3 층간 절연막(225)이 더 형성되며, 제3 층간 절연막(225) 상부에는 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 활성 영역들(A)과 동일한 방향을 따라 연장되며, 활성 영역들(A)에 중첩되어 형성된다. 비트 라인들(BL) 각각은 드레인 콘택 플러그들(DCT1, DCT2) 각각을 통해 스트링 구조(ST)에 연결된다.
본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 제조 방법은 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 제조방법에 대비하여 블록 워드 라인 트렌치 및 제1 블록 워드 라인(BLKWL)이 형성된 영역만 다를 뿐 그 이외는 동일하므로 구체적인 설명을 생략한다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1100)은 불휘발성 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
불휘발성 메모리 소자(1120)는 도 1 내지 도 5에서 상술한 실시예들을 참조하여 설명한 불휘발성 메모리 소자를 포함한다. 또한, 불휘발성 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 불휘발성 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 불휘발성 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 불휘발성 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 앞서 도 5를 참조하여 설명한 바와 같이, 불휘발성 메모리(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
110: 블록 디코더 130A, 130B: 제1 스위칭 그룹
120A, 120B: 제2 스위칭 그룹 150A, 150B: 제1 메모리 블록
140A, 140B: 제2 메모리 블록 160, 170: 글로벌 라인 디코더
GSSL, GDWL1, GWL[n:0], GDWL2, GDSL: 글로벌 라인
BLKWL0~BLKWLm, BLKWL: 블록 워드 라인
SSL: 소스 셀렉트 라인 DWL1: 제1 더미 워드 라인
WL[n:0]: 워드 라인 DWL2: 제2 더미 워드 라인
DSL: 드레인 셀렉트 라인 R1: 제1 영역
R2: 제2 영역 121, 123, 125: 층간 절연막
120A, 120B: 제2 스위칭 그룹 150A, 150B: 제1 메모리 블록
140A, 140B: 제2 메모리 블록 160, 170: 글로벌 라인 디코더
GSSL, GDWL1, GWL[n:0], GDWL2, GDSL: 글로벌 라인
BLKWL0~BLKWLm, BLKWL: 블록 워드 라인
SSL: 소스 셀렉트 라인 DWL1: 제1 더미 워드 라인
WL[n:0]: 워드 라인 DWL2: 제2 더미 워드 라인
DSL: 드레인 셀렉트 라인 R1: 제1 영역
R2: 제2 영역 121, 123, 125: 층간 절연막
Claims (20)
- 로우 어드레스 신호에 응답하여 메모리 블록들을 선택하기 위한 블록 선택 신호들을 출력하는 블록 디코더;
제1 드레인 셀렉트 라인, 제1 소스 셀렉트 라인, 및 상기 제1 드레인 셀렉트 라인과 상기 제1 소스 셀렉트 라인 사이에 배치된 다수의 제1 워드 라인들로 구성된 제1 워드 라인 그룹을 포함하며, 상기 블록 디코더에 인접하여 배치된 제1 메모리 블록;
상기 제1 메모리 블록을 사이에 두고 상기 블록 디코더에 마주하여 배치되며 상기 블록 선택 신호들 중 제1 블록 선택 신호에 응답하여 제1 동작 전압들을 상기 제1 메모리 블록에 전송하는 제1 스위칭 그룹; 및
상기 제1 워드 라인 그룹에 비중첩되도록 형성되며 상기 제1 블록 선택 신호를 상기 제1 스위칭 그룹에 전달하는 제1 블록 워드 라인을 포함하는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제1 동작 전압들을 출력하도록 구성된 제1 글로벌 라인 디코더; 및
상기 제1 글로벌 라인 디코더로부터 출력된 상기 제1 동작 전압들을 상기 제1 스위칭 그룹에 전송하는 제1 글로벌 라인 그룹을 더 포함하는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제1 블록 워드 라인은 상기 제1 메모리 블록의 가장자리 영역에 배치되는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제1 블록 워드 라인은
상기 제1 드레인 셀렉트 라인과 상기 제1 워드 라인 그룹 사이에 배치된 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제1 블록 워드 라인은
상기 제1 소스 셀렉트 라인과 상기 제1 워드 라인 그룹 사이에 배치된 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제1 메모리 블록은
상기 제1 소스 셀렉트 라인과 상기 제1 워드 라인 그룹 사이에 배치된 제1 더미 워드 라인; 및
상기 제1 드레인 셀렉트 라인과 상기 제1 워드 라인 그룹 사이에 배치된 제2 더미 워드 라인을 더 포함하는 반도체 메모리 소자. - 제 6 항에 있어서,
상기 제1 블록 워드 라인은
상기 제2 더미 워드 라인과 상기 제1 드레인 셀렉트 라인 사이에 배치된 반도체 메모리 소자. - 제 6 항에 있어서,
상기 제1 블록 워드 라인은
상기 제1 더미 워드 라인과 상기 제1 소스 셀렉트 라인 사이에 배치된 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제1 드레인 셀렉트 라인, 상기 제1 소스 셀렉트 라인, 상기 제1 워드 라인 그룹을 덮는 적어도 한층의 층간 절연막을 더 포함하는 반도체 메모리 소자. - 제 9 항에 있어서,
상기 제1 블록 워드 라인은
상기 층간 절연막 상에 형성된 반도체 메모리 소자. - 제 9 항에 있어서,
상기 층간 절연막은 유전율 4.0 미만의 저유전막으로 형성된 불휘발성 메모리 소자. - 제 1 항에 있어서,
제2 드레인 셀렉트 라인, 제2 소스 셀렉트 라인, 및 상기 제2 드레인 셀렉트 라인과 상기 제2 소스 셀렉트 라인 사이에 배치된 다수의 제2 워드 라인들로 구성된 제2 워드 라인 그룹을 포함하며 상기 제1 메모리 블록에 인접하여 배치된 제2 메모리 블록;
상기 제2 메모리 블록과 상기 블록 디코더 사이에 배치되며 상기 블록 선택 신호들 중 제2 블록 선택 신호에 응답하여 제2 동작 전압들을 상기 제2 메모리 블록에 전송하는 제2 스위칭 그룹; 및
상기 블록 디코더로부터 연장되어 상기 제2 스위칭 그룹에 연결되며, 상기 제2 블록 선택 신호를 상기 제2 스위칭 그룹에 전달하는 제2 블록 워드 라인을 더 포함하는 반도체 메모리 소자. - 제 12 항에 있어서,
상기 제2 동작 전압들을 출력하도록 구성된 제2 글로벌 라인 디코더; 및
상기 제2 글로벌 라인 디코더로부터 출력된 상기 제2 동작 전압들을 상기 제2 스위칭 그룹에 전송하는 제2 글로벌 라인 그룹을 더 포함하는 반도체 메모리 소자. - 반도체 기판 상에 드레인 셀렉트 라인, 소스 셀렉트 라인, 및 상기 드레인 셀렉트 라인과 상기 소스 셀렉트 라인 사이에 배치된 다수의 워드 라인들로 구성된 워드 라인 그룹을 형성하는 단계;
상기 워드 라인 그룹을 덮는 제1 층간 절연막을 형성하는 단계;
상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
상기 제2 층간 절연막을 식각하여 상기 워드 라인 그룹에 비중첩된 블록 워드 라인 트렌치를 형성하는 단계; 및
상기 블록 워드 라인 트렌치를 도전물질로 채워 블록 워드 라인을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법. - 제 14 항에 있어서,
상기 블록 워드 라인 트렌치는 .
상기 드레인 셀렉트 라인과 상기 워드 라인 그룹 사이에 배치되는 반도체 메모리 소자의 제조방법. - 제 14 항에 있어서,
상기 블록 워드 라인 트렌치는
상기 소스 셀렉트 라인과 상기 워드 라인 그룹 사이에 배치되는 반도체 메모리 소자의 제조방법. - 제 14 항에 있어서,
상기 소스 셀렉트 라인과 상기 워드 라인 그룹 사이에 배치된 제1 더미 워드 라인과, 상기 드레인 셀렉트 라인과 상기 워드 라인 그룹 사이에 배치된 제2 더미 워드 라인을
상기 드레인 셀렉트 라인, 상기 소스 셀렉트 라인 및 상기 워드 라인 그룹과 동시에 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법. - 제 17 항에 있어서,
상기 블록 워드 라인 트렌치는
상기 제1 더미 워드 라인과 상기 소스 셀렉트 라인 사이에 배치되는 반도체 메모리 소자의 제조방법. - 제 17 항에 있어서,
상기 블록 워드 라인 트렌치는 상기 제2 더미 워드 라인과 상기 드레인 셀렉트 라인 사이에 배치되는 반도체 메모리 소자의 제조방법. - 제 14 항에 있어서,
상기 드레인 셀렉트 라인과 상기 워드 라인 그룹 사이, 상기 소스 셀렉트 라인과 상기 워드 라인 그룹 사이, 및 상기 워드 라인들 사이의 상기 반도체 기판 불순물을 주입하여 접합 영역들을 형성하는 단계; 및
상기 제1 층간 절연막을 관통하여 상기 소스 셀렉트 라인과 상기 워드 라인 그룹 사이의 접합 영역에 접속된 소스 콘택 라인을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120095686A KR20140028735A (ko) | 2012-08-30 | 2012-08-30 | 반도체 메모리 소자 및 그 제조방법 |
| US13/718,911 US8953408B2 (en) | 2012-08-30 | 2012-12-18 | Semiconductor memory device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120095686A KR20140028735A (ko) | 2012-08-30 | 2012-08-30 | 반도체 메모리 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140028735A true KR20140028735A (ko) | 2014-03-10 |
Family
ID=50187467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120095686A KR20140028735A (ko) | 2012-08-30 | 2012-08-30 | 반도체 메모리 소자 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8953408B2 (ko) |
| KR (1) | KR20140028735A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180031440A (ko) * | 2016-09-20 | 2018-03-28 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 그 제조방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150026209A (ko) * | 2013-09-02 | 2015-03-11 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| US9530508B2 (en) * | 2014-12-02 | 2016-12-27 | Macronix International Co., Ltd. | Memory device and method for operating the same |
| KR102374066B1 (ko) * | 2017-03-20 | 2022-03-14 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| US10777245B2 (en) * | 2019-01-22 | 2020-09-15 | Micron Technology, Inc. | Vertical decoders |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001291720A (ja) * | 2000-04-05 | 2001-10-19 | Hitachi Ltd | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| KR100541818B1 (ko) | 2003-12-18 | 2006-01-10 | 삼성전자주식회사 | 반도체 메모리 장치의 라인 배치구조 |
| KR100705221B1 (ko) * | 2004-09-03 | 2007-04-06 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법 |
| US7619930B2 (en) * | 2007-02-20 | 2009-11-17 | Sandisk Corporation | Dynamic verify based on threshold voltage distribution |
| JP5390337B2 (ja) * | 2009-10-26 | 2014-01-15 | 株式会社東芝 | 半導体記憶装置 |
| KR101060899B1 (ko) * | 2009-12-23 | 2011-08-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 이의 동작 방법 |
-
2012
- 2012-08-30 KR KR1020120095686A patent/KR20140028735A/ko not_active Application Discontinuation
- 2012-12-18 US US13/718,911 patent/US8953408B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180031440A (ko) * | 2016-09-20 | 2018-03-28 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8953408B2 (en) | 2015-02-10 |
| US20140064012A1 (en) | 2014-03-06 |
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