KR20180031440A - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

반도체 메모리 소자 및 그 제조방법이 개시된다. 개시된 반도체 메모리 소자는, 제1 메모리 블록; 및 상기 제1 메모리 블록과 블록 워드 라인을 공유하는 제2 메모리 블록;을 포함하되, 상기 블록 워드 라인은 상기 제1 메모리 블록과 중첩되도록 배치되는 제1 블록 워드 라인과 상기 제2 메모리 블록과 중첩되도록 배치되는 제2 블록 워드 라인을 포함한다. 본 발명에 따르면, 동작 불량을 개선할 수 있는 장점이 있다.

Description

반도체 메모리 소자 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 동작 불량을 개선할 수 있는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자는 셀 어레이 영역 및 주변 영역을 포함한다. 셀 어레이 영역에는 메모리 셀들이 형성되며, 주변 영역에는 메모리 셀들이 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 동작 회로 그룹들이 형성된다.
셀 어레이 영역에 배치된 메모리 셀들은 다수의 메모리 블록들로 구분된다. 동작 회로 그룹들은 메모리 블록들 중 어느 하나를 선택하기 위한 블록 선택 신호를 출력하는 블록 디코더와, 블록 선택 신호에 응답하여 글로벌 라인들에 인가되는 동작 전압들을 메모리 블록에 전달하는 스위칭 그룹을 포함한다. 로우 디코더로부터의 블록 선택 신호는 블록 워드 라인을 통해 스위칭 그룹에 인가된다.
상술한 블록 워드 라인은 단선될 수 있다. 이로 인해 반도체 메모리 소자의 동작 불량이 발생할 수 있다.
본 발명의 실시예는 동작 불량을 개선할 수 있는 반도체 메모리 소자 및 그 제조방법을 제공한다.
본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 메모리 소자는, 제1 메모리 블록; 및 상기 제1 메모리 블록과 블록 워드 라인을 공유하는 제2 메모리 블록;을 포함하되, 상기 블록 워드 라인은 상기 제1 메모리 블록과 중첩되도록 배치되는 제1 블록 워드 라인과 상기 제2 메모리 블록과 중첩되도록 배치되는 제2 블록 워드 라인을 포함할 수 있다.
상기 제1 메모리 블록은, 제1 소스 셀렉트 라인, 제1 드레인 셀렉트 라인, 및 이들 사이에 배치된 다수의 제1 워드 라인들로 구성되는 제1 워드 라인 그룹을 포함하고, 상기 제1 블록 워드 라인은 상기 제1 소스 셀렉트 라인 및 상기 제1 드레인 셀렉트 라인 사이에서 상기 제1 워드 라인 그룹과 중첩되도록 배치될 수 있다.
상기 제2 메모리 블록은, 제2 소스 셀렉트 라인, 제2 드레인 셀렉트 라인, 및 이들 사이에 배치된 다수의 제2 워드 라인들로 구성된 제2 워드 라인 그룹을 포함하고, 상기 제2 블록 워드 라인은 상기 제2 소스 셀렉트 라인 및 상기 제2 드레인 셀렉트 라인 사이에서 상기 제2 워드 라인 그룹과 중첩되도록 배치될 수 있다.
상기 제1 및 제2 블록 워드 라인들은 상기 제2 메모리 블록을 선택하기 위한 블록 선택 신호를 전송할 수 있다.
상기 블록 워드 라인은 상기 제1 메모리 블록을 선택하기 위한 상기 블록 선택 신호를 전송하는 제3 블록 워드 라인을 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 소자는, 제1 메모리 블록 및 제2 메모리 블록을 포함하는 메모리 어레이; 블록 선택 신호에 응답하여 상기 제1 메모리 블록에 제1 동작 전압들을 전송하는 제1 스위칭 그룹; 상기 메모리 어레이를 사이에 두고 상기 제1 스위칭 그룹에 마주하고, 상기 블록 선택 신호에 응답하여 상기 제2 메모리 블록에 제2 동작 전압들을 전송하는 제2 스위칭 그룹; 및 상기 메모리 어레이에 중첩되고, 상기 메모리 어레이의 상부에 서로 이격되어 배치되고, 상기 제2 스위칭 그룹에 상기 블록 선택 신호를 전송하도록 상기 제2 스위칭 그룹에 공통으로 연결된 2이상의 블록 워드 라인들을 포함할 수 있다.
본 기술은 블록 워드 라인 단선 결함에 기인하는 동작 불량을 방지할 수 있는 장점이 있다.
또한, 본 기술은 블록 워드 라인의 전기적 저항을 감소시킬 수 있다.
또한, 본 기술은 인접하는 메모리 블록간 프로그램 속도 차이를 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자에 적용되는 쉐어드 블록 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 이원화된 블록 워드 라인 구조를 갖는 반도체 메모리 소자를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 제1 메모리 블록의 평면도를 도시한다.
도 4는 도 3의 I-I'선을 따라 절취하여 나타낸 단면도이다.
도 5는 도 3에 도시된 제1 메모리 블록과 함께 이에 인접하는 제2 메모리 블록을 도시하는 메모리 블록들의 평면도이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자에 적용되는 쉐어드 블록 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 메모리 소자는 메모리 어레이, 제1 스위칭 그룹, 제2 스위칭 그룹, 제1 글로벌 라인 그룹, 및 제2 글로벌 라인 그룹을 포함한다.
메모리 어레이는 다수의 메모리 블록들(MBa, MBb)을 포함한다. 메모리 블록들(MBa, MBb)은 한 방향을 따라 교대로 배치된 제1 메모리 블록들(MBa) 및 제2 메모리 블록들(MBb)을 포함한다.
제1 스위칭 그룹(SWG1)은 제1 글로벌 라인 그룹(GLG1)에 제공된 동작 전압들을 제1 메모리 블록들(MBa)에 전송하기 위한 다수의 스위칭 소자들을 포함한다. 제2 스위칭 그룹(SWG2)은 제2 글로벌 라인 그룹(GLG2)에 제공된 동작 전압들을 제2 메모리 블록들(MBb)에 전송하기 위한 다수의 스위칭 소자들을 포함한다. 제1 스위칭 그룹(SWG1) 및 제2 스위칭 그룹(SWG2)은 블록 워드 라인들(BLK1, BLK2)에 제공되는 블록 선택 신호들에 응답하여 동작한다. 제1 스위칭 그룹(SWG1) 및 제2 스위칭 그룹(SWG2)은 다수의 메모리 블록들(MBa, MBb)로부터 연장된 로컬 라인들(LCL)에 동작 전압들을 제공한다. 로컬 라인들(LCL)은 제1 스위칭 그룹(SWG1) 및 제2 스위칭 그룹(SWG2)에 연결된다. 로컬 라인들(LCL)은 소스 셀렉트 라인, 드레인 셀렉트 라인, 워드 라인들을 포함할 수 있다. 로컬 라인들(LCL)에 대한 구체적인 레이아웃은 도 3 및 도 5를 참조한다.
쉐어드 블록(shared block) 구조는 인접하는 한 쌍의 제1 메모리 블록(MBa) 및 제2 메모리 블록(MBb)이 동일한 블록 선택 신호에 의해 제어될 수 있도록 서로 연결된 제1 블록 워드 라인(BLK1) 및 제2 블록 워드 라인(BLK2)을 포함할 수 있다. 제1 블록 워드 라인(BLK1)은 제1 메모리 블록(MBa)에 연결된 스위칭 소자들에 블록 선택 신호를 전송하고, 제2 블록 워드 라인(BLK2)은 제2 메모리 블록(MBb)에 연결된 스위칭 소자들에 블록 선택 신호를 전송한다. 메모리 어레이는 제1 스위칭 그룹(SWG1)과 제2 스위칭 그룹(SWG2) 사이에 배치될 수 있다. 제2 블록 워드 라인(BLK2)과 제2 스위칭 그룹(SWG2) 사이의 거리는 제1 블록 워드 라인(BLK1)과 제1 스위칭 그룹(SWG1) 사이의 거리 보다 멀다. 이에 따라, 제2 블록 워드 라인(BLK2)은 제1 블록 워드 라인(BLK1)보다 길게 형성될 수 있다. 제2 블록 워드 라인(BLK2)은 단선될 가능성이 높다.
단선된 블록 워드 라인(OP)에 의해 제어되는 메모리 블록은 반도체 메모리 장치의 불량을 스크린하기 위한 테스트에서 배드 블록(Bad BLK)(15) 처리된다. 단선이 발생되지 않은 블록 워드 라인들(NOP)에 의해 제어되는 메모리 블록들은 정상적으로 동작할 수 있다. 정상적으로 동작하는 메모리 블록들은 시드 블록(Seed BLK)(14) 및 희생 블록들(Victim BLK)(13)을 포함할 수 있다. 시드 블록(14)은 배드 블록(15)과 동일한 블록 선택 신호에 의해 제어되는 메모리 블록이며, 희생 블록들(13)은 배드 블록(15)과 동일한 글로벌 라인 그룹에 의해 제어되는 메모리 블록들이다. 시드 블록(14)의 동작 동안, 배드 블록(15)은 플로팅 될 수 있다. 배드 블록(15)의 플로팅 상태는 희생 블록들(13)의 프로그램 동작의 초기까지 유지될 수 있다. 프로그램 동작 동안, 임계 횟수 내에서 프로그램 펄스를 인가동작과, 검증동작이 반복될 수 있다. 시드 블록(14) 동작 이 후, 배드 블록(15)의 플로팅 상태가 유지되는 기간 동안, 희생 블록들(13)이 정상적으로 프로그램 되었더라도 프로그램 펄스가 불필요하게 반복 인가될 수 있다. 상술한 바와 같이, 배드 블록(15)은 구조적으로 결함이 없는 메모리 블록들의 동작에 영향을 줄 수 있다. 이하에서 설명되는, 본 발명의 일 실시예에 반도체 메모리 장치는 단선 결함이 발생하기 쉬운 제2 블록 워드 라인(BLK2)을 이원화 또는 다원화함으로써, 배드 블록의 발생을 줄일 수 있다. 쉐어드 된 메모리 블록까지 배드 블록 스크린함으로써 상술한 동작 불량을 방지할 수도 있을 것이나 이는 배드 블록 양을 2배로 늘린다는 점에서, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 수득 손실 저감의 측면에서도 유리하다.
이원화 또는 다원화된 제2 블록 워드 라인(BLK2)은 제2 블록 워드 라인(BLK2)의 전기적 저항 또한 감소시킬 수 있으므로 제1 메모리 블록 및 제2 메모리 블록들(MBa, MBb)간 간 필연적으로 수반되던 프로그램 속도 차이를 개선할 수 있다.
도 2는 본 발명의 일 실시예에 따른 이원화된 블록 워드 라인 구조를 갖는 반도체 메모리 소자를 설명하기 위한 도면이다.
도 2를 참조하면, 반도체 메모리 소자는 다수의 메모리 블록들(140, 150) 및 동작 회로 그룹들(110, 120, 130, 160, 170)을 포함한다. 본 발명에서는 설명의 편의를 위해, 두 개의 메모리 블록들과 이를 위한 동작 회로 그룹들만을 도시하였으나, 본 발명은 이에 한정되는 것은 아니다.
메모리 블록들(140, 150) 각각은 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 형성된 워드 라인 그룹(WL[n:0])을 포함한다. 워드 라인 그룹(WL[n:0])은 다수의 워드 라인들을 포함한다.
이때, 드레인 셀렉트 라인(DSL)에는 드레인 셀렉트 트랜지스터들이 연결되고, 소스 셀렉트 라인(SSL)에는 소스 셀렉트 트랜지스터들이 연결되며, 워드 라인 그룹(WL[n:0])을 구성하는 워드 라인들 각각에는 메모리 셀들이 연결된다.
또한, 메모리 블록들(140, 150)은 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 워드 라인 그룹(WL[n:0])에 교차하는 방향을 따라 형성된 비트 라인들(도 3의 BL)을 포함한다.
본 발명의 일 실시예에 따른 메모리 블록들(140, 150)은 이하에서 상세하게 설명하는 블록 워드 라인들(BLKWL0, BLKWL1A 및 BLKWL1B)을 통하여 서로 연결되어 있다.
동작 회로 그룹들(110, 120, 130, 160, 170)은 블록 디코더(110), 글로벌 라인 디코더들(160, 170), 및 스위칭 그룹들(120, 130)을 포함한다.
블록 디코더(110)는 로우 어드레스 신호들에 응답하여 메모리 블록들(140, 150)을 선택하기 위한 블록 선택 신호를 블록 워드 라인들(BLKWL0, BLKWL1A, BLKWL1B)로 출력한다.
그리고, 글로벌 라인 디코더들(160, 170)은 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인 그룹들(GSSL, GWL[n:0], GDSL)로 출력한다.
그리고, 스위칭 그룹들(120, 130)은 블록 선택 신호에 응답하여 글로벌 라인 그룹들(GSSL, GWL[n:0], GDSL)을 선택된 메모리 블록에 연결시킨다.
스위칭 그룹들(120, 130)은 블록 디코더(110)와 제1 메모리 블록(140) 사이에 배치된 제1 스위칭 그룹(120), 및 블록 디코더(110)와의 사이에 제2 메모리 블록(150)을 배치시키는 제2 스위칭 그룹(130)을 포함한다.
글로벌 라인 그룹들(GSSL, GWL[n:0], GDSL)은 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 전송한다. 글로벌 라인 그룹들(GSSL, GWL[n:0], GDSL)은 제1 스위칭 그룹(130)에 동작 전압들을 전송하는 제1 글로벌 라인 그룹, 및 제2 스위칭 그룹(140)에 동작 전압들을 전송하는 제2 글로벌 라인 그룹을 포함한다.
제1 스위칭 그룹(120)은 블록 선택 신호에 응답하여 제1 글로벌 라인 그룹들을 제1 메모리 블록(140)에 연결하도록 구성된 패스 트랜지스터들을 포함한다.
제2 스위칭 그룹(130)은 블록 선택 신호에 응답하여 제2 글로벌 라인 그룹들을 제2 메모리 블록(150)에 연결하도록 구성된 패스 트랜지스터들을 포함한다.
글로벌 라인 디코더들(160, 170)로부터 출력된 동작 전압들은 제1 글로벌 라인 그룹 및 제2 글로벌 라인 그룹을 통해 스위칭 그룹들(120, 130)에 전달된다. 글로벌 라인 디코더들(160, 170)은 제1 글로벌 라인 그룹에 동작 전압들을 출력하는 제1 글로벌 라인 디코더(160), 제2 글로벌 라인 그룹에 동작 전압들을 출력하는 제2 글로벌 라인 디코더(170)를 포함한다.
제1 메모리 블록(140) 및 제2 메모리 블록(150)은 인접하게 배치될 수 있다. 제1 스위칭 그룹(120) 및 제2 스위칭 그룹(130)은 제1 메모리 블록(140) 및 제2 메모리 블록(150)을 사이에 두고 마주하여 배치될 수 있다. 블록 디코더(110)는 제1 스위칭 그룹(120)에 인접하게 배치될 수 있다. 즉, 블록 디코더(110)는 제2 스위칭 그룹(130)보다 제1 스위칭 그룹(120)에 인접하여 배치될 수 있다.
블록 디코더(110)로부터 출력된 블록 선택 신호들은 블록 워드 라인 그룹들 각각에 전달된다. 예를 들어, 블록 디코더(110)로부터 출력된 제1 블록 선택 신호는 제1 블록 워드 라인 그룹에 전달된다. 블록 워드 라인 그룹 각각은 3이상으로 분할된 블록 워드 라인들(BLKWL0, BLKWL1A, BLKWL1B)을 포함한다. 예를 들어, 제1 블록 워드 라인 그룹은 블록 디코더(110)로부터 출력된 제1 블록 선택 신호를 제1 스위칭 그룹(130)에 전송하는 제1 블록 워드 라인(BLKWL0)과, 제1 블록 선택 신호를 제2 스위칭 그룹(130)에 전송하는 다수의 제2 블록 워드 라인들(BLKWL1A, BLKWL1B)을 포함한다. 도 2에 도시되지는 않았으나, 동일한 방식으로, 블록 디코더(110)로부터 출력된 제2 블록 선택 신호는 제2 블록 워드 라인 그룹에 전달되고, 제2 블록 워드 라인 그룹은 블록 디코더(110)로부터 출력된 제2 블록 선택 신호를 제1 스위칭 그룹에 전송하는 제1 블록 워드 라인과, 제2 블록 선택 신호를 제2 스위칭 그룹에 전송하는 다수의 제2 블록 워드 라인들을 포함할 수 있다.
제1 블록 워드 라인(BLKWL0)은, 블록 디코더(110)로부터 연장되어 제1 스위칭 그룹(120)에 연결된다.
다수의 제2 블록 워드 라인들(BLKWL1A 및 BLKWL1B)은, 블록 디코더(110)로부터 연장되어 제1 및 제2 메모리 블록들(140, 150)이 형성된 메모리 어레이 영역을 지나 제2 스위칭 그룹(130)에 연결된다. 제1 및 제2 메모리 블록들(140, 150)을 기준으로 제2 스위칭 그룹(130)은 제1 스위칭 그룹(120)의 반대편에 위치하기 때문이다. 제2 블록 워드 라인들(BLKWL1A 및 BLKWL1B)은 서로 연결될 수 있으며, 제1 블록 워드 라인(BLKWL0)에 연결될 수 있다. 예를 들어, 제2 블록 워드 라인들(BLKWL1A 및 BLKWL1B)과 제1 블록 워드 라인(BLKWL0)은 제1 및 제2 메모리 블록들(140, 150)이 형성된 메모리 어레이 영역 외부에서 서로 연결될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 인접하는 메모리 블록들(140, 150)이 서로 연결된 블록 워드 라인들(BLKWL0, BLKWL1A, BLKWL1B)을 통하여 동일한 블록 선택 신호에 의해 제어되는 쉐어드 블록 구조를 갖고 있다. 즉, 블록 워드 라인들(BLKWL0, BLKWL1A, BLKWL1B)은 동일한 하나의 블록 선택 신호를 전송하고, 이러한 하나의 블록 선택 신호에 응답하여 제1 스위칭 그룹(120)은 제1 동작 전압들을 제1 메모리 블록(140)에 전송하며, 제2 스위칭 그룹은 제2 동작 전압들을 제2 메모리 블록에 전송할 수 있다.
쉐어드 블록 구조는 블록 워드 라인들 중 일부가 메모리 블록들이 형성된 영역을 지나도록 배치되는 구조를 갖는다. 도 2에서는, 블록 워드 라인들(BLKWL0, BLKWL1A, BLKWL1B) 중 제2 블록 워드 라인들(BLKWL1A 및 BLKWL1B)이 제1 메모리 블록(140)과 제2 메모리 블록(150)이 형성된 영역을 지나도록 배치되어 있다. 제2 블록 워드 라인들(BLKWL1A, BLKWL1B) 중 하나의 블록 워드 라인(BLKWL1A)이 제1 메모리 블록(140)을 지나도록 배치되고, 다른 하나의 블록 워드 라인(BLKWL1B)이 제2 메모리 블록(150)을 지나도록 배치된다.
제1 블록 워드 라인(BLKWL0)은 하나의 단일 라인으로 구성되나, 제2 블록 워드 라인(BLKWL1)은 이원화된 두 개의 라인들(BLKWL1A, BLKWL1B)로 구성된다. 또는 제2 블록 워드 라인(BLKWL1)은 다원화된 라인들로 구성될 수 있다. 본 발명의 일 실시예에 따른 쉐어드 블록 구조에서 메모리 블록들(140, 150)을 지나는 제2 블록 워드 라인(BLKWL1)을 이원화 또는 다원화함으로써, 2 이상의 제2 블록 워드 라인들(BLKWL1A, BLKWL1B) 중 하나가 단선되어도 나머지 라인으로 단선 불량에 대비할 수 있다. 이로써, 본 발명의 일 실시 예는 쉐어드 블록 구조로부터 기인할 수 있는 단선 불량을 최소화할 수 있다. 메모리 소자의 성능 개선(일례로, 소거 동작시 커패시턴스 감소)을 위해 다양한 굴곡 구조를 가질 수 있다.
이하, 도 3 내지 도 5를 참조하여, 블록 워드 라인을 이원화시키기 위한 메모리 블록의 상세한 구조를 살펴본다.
도 3은 본 발명의 일 실시예에 따른 제1 메모리 블록의 평면도를 도시한다. 도 4는 도 3의 I-I'선을 따라 절취하여 나타낸 단면도이다.
도 3 및 도 4를 참조하면, 반도체 메모리 소자의 제1 메모리 블록은 교대로 배치된 활성 영역들(A) 및 소자 분리 영역들(B)이 정의된 반도체 기판(101)상에 형성된다. 활성 영역들(A)은 소자 분리 영역(B)에 형성된 소자 분리 트렌치 및 소자 분리막에 의해 구획되는 영역이다.
제1 메모리 블록은 활성 영역들(A) 및 소자 분리 영역들(B)에 교차하는 방향을 따라 연장된 제1 소스 셀렉트 라인(SSL1), 제1 드레인 셀렉트 라인(DSL1), 및 제1 워드 라인 그룹을 포함한다. 제1 워드 라인 그룹은 제1 소스 셀렉트 라인(SSL1)과 제1 드레인 셀렉트 라인(DSL1) 사이에 배치된 다수의 제1 워드 라인들(WL0 내지 WLn)을 포함한다. 도면에 도시되지는 않았으나, 제1 메모리 블록은 제1 소스 셀렉트 라인과 제1 워드 라인 그룹 사이에 형성된 제1 더미 워드 라인, 및 제1 드레인 셀렉트 라인과 제1 워드 라인 그룹 사이에 형성된 제2 더미 워드 라인을 더 포함할 수 있다.
제1 소스 셀렉트 라인(SSL1)과 활성 영역들(A)의 교차부에는 소스 셀렉트 트랜지스터들이 형성되고, 제1 드레인 셀렉트 라인(DSL1)과 활성 영역들(A)의 교차부에는 드레인 셀렉트 트랜지스터들이 형성되며, 제1 워드 라인들(WL0 내지 WLn)과 활성 영역들(A)의 교차부에는 메모리 셀들이 형성된다. 반도체 기판(101)의 내부에는 불순물이 주입된 접합 영역들(101a)이 형성된다. 활성 영역들(A) 각각의 상부에 형성된 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 메모리 셀 트랜지스터들은 접합 영역들(101a)에 의해 직렬로 연결되어 스트링 구조(ST)를 형성한다.
제1 소스 셀렉트 라인(SSL1)은 제2 메모리 블록의 제2 소스 셀렉트 라인(SSL2)에 인접하여 배치되고, 제1 드레인 셀렉트 라인(DSL1)은 또 다른 제2 메모리 블록의 제2 드레인 셀렉트 라인(DSL2)에 인접하여 배치될 수 있다. 제2 메모리 블록들은 제1 메모리 블록을 사이에 두고 배치될 수 있다. 제2 메모리 블록들 각각은 제2 소스 셀렉트 라인(SSL2), 제2 드레인 셀렉트 라인(DSL2), 및 제2 소스 셀렉트 라인(SSL2)과 제2 드레인 셀렉트 라인(DSL2) 사이에 배치된 제2 워드 라인 그룹을 포함한다. 제2 워드 라인 그룹은 다수의 제2 워드 라인들을 포함한다(후술할 도 5 참조).
제1 및 제2 소스 셀렉트 라인들(SSL1 및 SSL2) 사이의 접합 영역들(101a) 각각은 스트링 구조(ST)의 소스 영역으로 정의되고, 제1 및 제2 드레인 셀렉트 라인들(DSL1 및 DSL2) 사이의 접합 영역들(101a) 각각은 스트링 구조(ST)의 드레인 영역으로 정의된다.
소스 셀렉트 라인들(SSL), 드레인 셀렉트 라인들(DSL), 제1 워드 라인들(WL0 내지 WLn), 및 접합 영역들(101a)은 적어도 하나의 제1 층간 절연막(121)에 의해 덮힌다. 제1 층간 절연막(121)은, 제1 층간 절연막(121) 상부에 형성되는 제2 블록 워드 라인(BLKWL1A)과 제1 층간 절연막(121) 하부에 형성되는 제1 워드 라인 그룹 간 간섭과, 제1 층간 절연막(121) 상부에 형성되는 그라운드 라인들(GNDL1, GNDL2)과 제1 층간 절연막(121) 하부에 형성되는 제1 워드 라인 그룹 간 간섭을 줄이기 위해 실리콘 산화막보다 유전율이 낮은 저유전막으로 형성될 수 있다.
제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2) 사이의 제1 층간 절연막(121)은 소스 콘택 라인(SCT)에 의해 관통된다. 소스 콘택 라인(SCT)은 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2)의 연장 방향과 동일한 방향을 따라 연장되어 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2) 사이의 접합 영역들(101a)에 공통으로 접속될 수 있다.
제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2) 사이의 제1 층간 절연막(121)은 드레인 콘택 플러그들(DCT)에 의해 관통된다. 드레인 콘택 플러그들(DCT)은 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2) 사이에 배치된 활성 영역들(A) 내부의 접합 영역들(101a)에 연결된다. 드레인 콘택 플러그들(DCT)은 제1 층간 절연막(121) 상부로 돌출되어 제1 층간 절연막(121)과 비트 라인(BL) 사이에 형성된 제2 및 제3 층간 절연막(123, 125)을 더 관통할 수 있다.
제1 층간 절연막(121) 상부에는 제2 층간 절연막(123)이 형성된다. 제2 층간 절연막(123)은 공통 소스 라인(CSL), 그라운드 라인들(GNDL1, GNDL2) 및 제2 블록 워드 라인(BLKWL1A)에 의해 관통될 수 있다.
공통 소스 라인(CSL)은 소스 콘택 라인(SCT) 상부의 제2 층간 절연막(123)을 관통하여 소스 콘택 라인(SCT) 보다 넓은 폭으로 형성될 수 있다. 일례로, 공통 소스 라인(CSL)은 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2)과 완전히 중첩되는 폭으로 형성될 수 있다.
그라운드 라인들(GNDL1, GNDL2) 각각은 제1 워드 라인들(WL0 내지 WLn) 상부의 제2 층간 절연막(123)을 관통하여 형성될 수 있다. 그라운드 라인들(GNDL1, GNDL2) 각각은 공통 소스 라인(CSL)과 상응하는 폭으로 형성될 수 있다. 그라운드 라인들(GNDL1, GNDL2)은 동작회로 그룹을 구성하는 일부 소자들에 연결되도록 연장될 수 있다. 예를 들어, 그라운드 라인들(GNDL1, GNDL2)은 동작회로 그룹을 구성하는 디스차지 트랜지스터(미도시)에 연결되도록 연장될 수 있다.
제2 블록 워드 라인(BLKWL1A)은 제1 워드 라인들(WL0 내지 WLn) 상부의 제2 층간 절연막(123)을 관통하여 형성될 수 있다. 제2 블록 워드 라인(BLKWL1A)은 공통 소스 라인(CSL)이나 그라운드 라인들(GNDL1, GNDL2) 보다 작은 폭으로 형성될 수 있다. 제2 블록 워드 라인(BLKWL1A)은 다원화된 제2 블록 워드 라인(BLKWL1) 중 하나이다. 제2 블록 워드 라인(BLKWL1A)은 그라운드 라인들(GNDL1, GNDL2) 사이에 배치될 수 있다.
본 발명의 일 실시예에 따른 공통 소스 라인(CSL)은 제1 워드 라인들(WL0 내지 WLn), 그라운드 라인들(GNDL1, GNDL2),　제2 블록 워드 라인(BLKWL1A) 및 제1 드레인 셀렉트 라인(DSL1)에 비중첩되는 비메쉬(non-mesh) 타입으로 형성될 수 있다.
공통 소스 라인(CSL)이 비메쉬 타입으로 형성됨에 따라, 공통 소스 라인(CSL)이 차지하는 영역을 줄여 이원화된 제2 블록 워드 라인들 중 하나(BLKWL1A)가 배치될 수 있는 공간을 확보할 수 있다.
본 발명의 일 실시예에 따른 그라운드 라인들(GNDL1, GNDL2)은 공통 소스 라인(CSL) 및 제2 블록 워드 라인(BLKWL1A)과 동일한 층에 배치되어 공통 소스 라인(CSL)과 제2 블록 워드 라인(BLKWL1A) 간 간섭을 줄인다. 도 3 및 도 4에 도시된 바와 같이, 그라운드 라인들(GNDL1, GNDL2)은 공통 소스 라인(CSL)과 제2 블록 워드 라인(BLKWL1A) 사이에 배치되는 제1 그라운드 라인(GNDL1)과, 제2 블록 워드 라인(BLKWL1A)과 드레인 콘택 플러그들(DCT) 사이에 배치되는 제2 그라운드 라인(GNDL2)을 포함할 수 있다.
이원화된 제2 블록 워드 라인(BLKWL1) 중 다른 하나인 제2 블록 워드 라인(BLKWL1B)을 도 5에 도시하였다. 도 5는 도 3에 도시된 제1 메모리 블록과 함께 이에 인접하는 제2 메모리 블록을 도시하는 메모리 블록들의 평면도이다. 도 5를 참조하면, 이웃한 제1 메모리 블록과 제2 메모리 블록의 상부로 다원화된 제2 블록 워드 라인들(BLKWL1A, BLKWL1B)이 지나간다. 도 5로부터, 다원화된 제2 블록 워드 라인들(BLKWL1A, BLKWL1B)은 동일한 블록 선택 신호를 전송할 수 있도록 서로 연결될 수 있다. 다원화된 제2 블록 워드 라인들(BLKWL1A, BLKWL1B)의 연결 구조는 도 2를 참조한다. 다원화된 제2 블록 워드 라인들(BLKWL1A, BLKWL1B) 중 하나(BLKWL1A)는 제1 메모리 블록의 제1 워드 라인들(WL0 내지 WLn)이 형성된 영역과 중첩되도록 배치되고, 다른 하나(BLKWL1B)는 제2 메모리 블록의 제2 워드 라인들(WL0 내지 WLn)이 형성된 영역과 중첩되도록 배치될 수 있다. 즉, 다원화된 제2 블록 워드 라인들(BLKWL1A, BLKWL1B) 중 하나(BLKWL1A)는 제1 메모리 블록의 제1 워드 라인들(WL0 내지 WLn)의 상부를 지나도록 형성되고, 다른 하나(BLKWL1B)는 제2 메모리 블록의 제2 워드 라인들(WL0 내지 WLn)의 상부를 지나도록 형성될 수 있다. 다원화된 제2 블록 워드 라인들(BLKWL1A, BLKWL1B) 각각은 해당하는 메모리 블록의 공통 소스 라인(CSL)의 메쉬 패턴이 삭제된 영역에 배치된다.
앞서 설명한 도 3 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 설명한다.
소자 분리 영역들(B)에 소자 분리막이 형성되고, 소자 분리막에 의해 구획된 활성 영역들(A) 상부에 적층된 터널 절연막(103), 및 플로팅 게이트용 제1 도전막(105)을 포함하는 반도체 기판(101)을 형성한다. 이후, 제1 도전막(105)이 형성된 전체 구조 표면을 따라 유전체막(107)을 형성하고, 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2)과 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2)이 형성될 영역의 유전체막(107)을 식각하여 콘택홀(CT)을 형성한다. 이어서, 콘택홀(CT)이 형성된 전체 구조 상부에 컨트롤 게이트용 제2 도전막(109)을 형성하고, 제2 도전막(109) 상에 게이트 마스크 패턴들(GM)을 형성한다. 이후, 게이트 마스크 패턴들(GM)을 식각 베리어로 제2 도전막(109), 유전체막(107), 제1 도전막(105)을 식각한다. 이때, 터널 절연막(103)을 더 식각할 수 있다. 게이트 마스크 패턴들(GM)을 식각 베리어로 하는 식각 공정을 통해 제1 및 제2 셀렉트 라인들(SSL1, SSL2), 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2), 제1 워드 라인들(WL0 내지 WLn)이 형성된다.
이후, 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2), 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2), 제1 워드 라인들(WL0 내지 WLn) 사이의 활성 영역들(A)에 불순물을 주입하여 접합 영역들(101a)을 형성한다.
접합 영역들(101a)이 형성된 전체 구조 상부에 제1 층간 절연막(121)을 형성한다. 이때, 제1 층간 절연막(121)을 저유전막으로 형성할 수 있다. 이로써, 제1 층간 절연막(121)의 두께를 늘리지 않아도 후속에서 제1 층간 절연막(121) 상부에 형성될 제2 블록 워드 라인(BLKWL1A)과 제1 층간 절연막(121) 하부에 형성되는 제1 워드 라인 그룹간 기생 커패시턴스를 최소화할 수 있다.
제1 층간 절연막(121)을 형성한 후, 제1 및 제2 소스 셀렉트 라인들(SSL1, SSL2) 사이의 제1 층간 절연막(121)을 식각하여 소스 콘택 트렌치를 형성하고, 소스 콘택 트렌치를 도전물질로 채워 소스 콘택 라인(SCT)을 형성할 수 있다.
이어서, 소스 콘택 라인(SCT)이 형성된 전체 구조 상부에 제2 층간 절연막(123)을 형성한다. 이후, 제2 층간 절연막(123)을 식각하여 공통 소스 라인 트렌치, 그라운드 라인 트렌치들, 블록 워드 라인 트렌치를 형성한다. 보다 구체적으로, 공통 소스 라인 트렌치는 제1 및 제2 소스 셀렉트 라인(SSL1, SSL2)에 걸친 영역과 중첩되도록 배치된다. 공통 소스 라인 트렌치는 제1 워드 라인들(WL0 내지 WLn), 및 제1 드레인 셀렉트 라인(DSL1)과 비중첩되도록 배치된다. 그라운드 라인 트렌치들은 제1 워드 라인들(WL0 내지 WLn)과 중첩되도록 배치된다. 블록 워드 라인 트렌치는 제1 워드 라인들(WL0 내지 WLn)과 중첩되도록 배치된다. 블록 워드 라인 트렌치는 그라운드 라인 트렌치들 사이에 배치될 수 있다. 이어서, 공통 소스 라인 트렌치, 그라운드 라인 트렌치들, 및 블록 워드 라인 트렌치를 도전물질로 채워 공통 소스 라인(CSL), 그라운드 라인들(GNDL1, GNDL2), 및 제2 블록 워드 라인들(BLKWL1A, BLKWL1B)을 형성한다.
공통 소스 라인(CSL), 그라운드 라인들(GNDL1, GNDL2), 및 제2 블록 워드 라인들(BLKWL1A, BLKWL1B)이 형성된 전체 구조 상부에 제3 층간 절연막(125)을 형성한다. 이후, 제3 층간 절연막(125)으로부터 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2) 사이의 제1 층간 절연막(121)을 관통하여 접합 영역들(101a)을 개구시키는 드레인 콘택홀들을 형성한다. 이어서, 드레인 콘택홀들을 도전물질로 채워 드레인 콘택 플러그들(DCT)을 형성한다.
이후, 제3 층간 절연막(125) 상에 드레인 콘택 플러그들(DCT1, DCT2)에 연결된 비트 라인들(BL)을 형성한다.
도 6은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 2 내지 도 5에서 상술한 구조를 포함할 수 있다. 예를 들어, 메모리 소자(1120)는 인접하는 메모리 블록들이 블록 워드 라인을 통하여 서로 연결된 구조를 가질 수 있다. 이때, 메모리 블록들이 형성된 영역을 지나도록 배치되는 블록 워드 라인은 두 개의 블록 워드 라인들로 이원화되어, 인접 금속 배선의 그라운드로 연결되는 그라운드 라인들과 함께, 워드 라인들이 형성되는 영역과 중첩되도록 배치되어 있을 수 있다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 6을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 101a : 접합 영역
103 : 터널 절연막 105 : 제1 도전막
107 : 유전체막 109 : 제2 도전막
121 : 제1 층간 절연막 123 : 제2 층간 절연막
125 : 제3 층간 절연막 110 : 블록 디코더
120 : 제1 스위칭 그룹 130 : 제2 스위칭 그룹
140 : 제1 메모리 블록 150 : 제2 메모리 블록
160 : 제1 글로벌 라인 디코더 170 : 제2 글로벌 라인 디코더

Claims (20)

  1. 제1 메모리 블록; 및
    상기 제1 메모리 블록과 블록 워드 라인을 공유하는 제2 메모리 블록;을 포함하되,
    상기 블록 워드 라인은 상기 제1 메모리 블록과 중첩되도록 배치되는 제1 블록 워드 라인과 상기 제2 메모리 블록과 중첩되도록 배치되는 제2 블록 워드 라인을 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 메모리 블록은, 제1 소스 셀렉트 라인, 제1 드레인 셀렉트 라인, 및 이들 사이에 배치된 다수의 제1 워드 라인들로 구성되는 제1 워드 라인 그룹을 포함하고,
    상기 제1 블록 워드 라인은 상기 제1 소스 셀렉트 라인 및 상기 제1 드레인 셀렉트 라인 사이에서 상기 제1 워드 라인 그룹과 중첩되도록 배치되는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제2 메모리 블록은, 제2 소스 셀렉트 라인, 제2 드레인 셀렉트 라인, 및 이들 사이에 배치된 다수의 제2 워드 라인들로 구성된 제2 워드 라인 그룹을 포함하고,
    상기 제2 블록 워드 라인은 상기 제2 소스 셀렉트 라인 및 상기 제2 드레인 셀렉트 라인 사이에서 상기 제2 워드 라인 그룹과 중첩되도록 배치되는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 제1 및 제2 블록 워드 라인들은 상기 제2 메모리 블록을 선택하기 위한 블록 선택 신호를 전송하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 블록 워드 라인은 상기 제1 메모리 블록을 선택하기 위한 상기 블록 선택 신호를 전송하는 제3 블록 워드 라인을 더 포함하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 블록 선택 신호를 출력하는 블록 디코더;
    상기 블록 선택 신호에 응답하여 제1 동작 전압들을 상기 제1 메모리 블록에 전송하는 제1 스위칭 그룹; 및
    상기 블록 선택 신호에 응답하여 제2 동작 전압들을 상기 제2 메모리 블록에 전송하는 제2 스위칭 그룹;을 더 포함하고,
    상기 제1 스위칭 그룹은 상기 블록 디코더와 상기 제1 메모리 블록 사이에 배치되며,
    상기 제1 및 제2 메모리 블록들은 상기 제1 스위칭 그룹과 상기 제2 스위칭 그룹의 사이에 배치되는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제3 블록 워드 라인은 상기 블록 디코더로부터 연장되어 상기 제1 스위칭 그룹에 연결되고, 상기 제1 및 제2 메모리 블록들에 비중첩된 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 제1 및 제2 블록 워드 라인들은 상기 블록 디코더로부터 연장되어 상기 제2 스위칭 그룹에 연결되고,
    상기 제1 블록 워드 라인은 상기 블록 디코더로부터 연장되어 상기 제1 메모리 블록의 상기 제1 워드 라인 그룹을 지나 상기 제2 스위칭 그룹에 연결되며,
    상기 제2 블록 워드 라인은 상기 블록 디코더로부터 연장되어 상기 제2 메모리 블록의 상기 제2 워드 라인 그룹을 지나 상기 제2 스위칭 그룹에 연결되는 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 제1 및 제2 블록 워드 라인들은 각각 상기 제3 블록 워드 라인 보다 길이가 길게 형성되는 반도체 메모리 소자.
  10. 제8항에 있어서,
    상기 제1 동작 전압들을 출력하는 제1 글로벌 라인 디코더; 및
    상기 출력된 제1 동작 전압들을 상기 제1 스위칭 그룹에 전송하는 제1 글로벌 라인 그룹;을 더 포함하고,
    상기 제1 글로벌 라인 그룹은 상기 블록 디코더와 상기 제1 스위칭 그룹 사이에 배치되는 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 제2 동작 전압들을 출력하는 제2 글로벌 라인 디코더; 및
    상기 출력된 제2 동작 전압들을 상기 제2 스위칭 그룹에 전송하는 제2 글로벌 라인 그룹;을 더 포함하고,
    상기 제2 스위칭 그룹은 상기 제2 글로벌 라인 그룹과 상기 제2 메모리 블록의 사이에 배치되는 반도체 메모리 소자.
  12. 제5항에 있어서,
    상기 제1 및 제2 소스 셀렉트 라인들, 상기 제1 및 제2 드레인 셀렉트 라인들, 및 상기 제1 및 제2 워드 라인 그룹들을 덮는 적어도 한 층의 층간 절연막;을 더 포함하는 반도체 메모리 소자.
  13. 제12항에 있어서,
    상기 제1 및 제2 블록 워드 라인들은 상기 층간 절연막 상에 동일한 층에 형성되는 반도체 메모리 소자.
  14. 제12항에 있어서,
    상기 제1 및 제2 소스 셀렉트 라인들에 중첩되고 상기 제1 및 제2 워드 라인 그룹들과 상기 제1 및 제2 드레인 셀렉트 라인들에 비중첩되는 공통 소스 라인;을 더 포함하되,
    상기 공통 소스 라인과 상기 제1 및 제2 블록 워드 라인들은 상기 층간 절연막 상에 동일한 층에 형성되는 반도체 메모리 소자.
  15. 제12항에 있어서,
    상기 제1 및 제2 워드 라인 그룹들과 중첩되는 그라운드 라인들;을 더 포함하되,
    상기 그라운드 라인들과 상기 제1 및 제2 블록 워드 라인들은 상기 층간 절연막 상에 동일한 층에 형성되는 반도체 메모리 소자.
  16. 제15항에 있어서,
    상기 제1 및 제2 블록 워드 라인들 각각은 상기 그라운드 라인들 사이에 배치되는 반도체 메모리 소자.
  17. 제1 메모리 블록 및 제2 메모리 블록을 포함하는 메모리 어레이;
    블록 선택 신호에 응답하여 상기 제1 메모리 블록에 제1 동작 전압들을 전송하는 제1 스위칭 그룹;
    상기 메모리 어레이를 사이에 두고 상기 제1 스위칭 그룹에 마주하고, 상기 블록 선택 신호에 응답하여 상기 제2 메모리 블록에 제2 동작 전압들을 전송하는 제2 스위칭 그룹; 및
    상기 메모리 어레이에 중첩되고, 상기 메모리 어레이의 상부에 서로 이격되어 배치되고, 상기 제2 스위칭 그룹에 상기 블록 선택 신호를 전송하도록 상기 제2 스위칭 그룹에 공통으로 연결된 2이상의 블록 워드 라인들을 포함하는 반도체 메모리 소자.
  18. 제17항에 있어서,
    상기 블록 선택 신호를 상기 제1 스위칭 그룹에 전송하도록 상기 제1 스위칭 그룹에 연결된 제1 블록 워드 라인을 더 포함하는 반도체 메모리 소자.
  19. 제18항에 있어서,
    상기 제1 블록 워드 라인 및 상기 2이상의 블록 워드 라인들은 상기 메모리 어레이가 배치된 메모리 어레이 영역 외부에서 서로 연결된 반도체 메모리 소자.
  20. 제17항에 있어서,
    상기 블록 선택 신호를 출력하고, 상기 제2 스위칭 그룹보다 상기 제1 스위칭 그룹에 더 가깝게 배치된 블록 디코더를 더 포함하는 반도체 메모리 소자.
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