KR20060047442A - 플로팅 게이트와 제어 게이트를 각각 갖는 ｍｏｓ트랜지스터를 포함하는 비휘발성 반도체 기억 장치 및이것을 포함하는 메모리 카드 - Google Patents

플로팅 게이트와 제어 게이트를 각각 갖는 ｍｏｓ트랜지스터를 포함하는 비휘발성 반도체 기억 장치 및이것을 포함하는 메모리 카드 Download PDF

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KR20060047442A
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Abstract

본 발명의 반도체 기억 장치는 메모리셀, 메모리셀 어레이, 비트선, 소스선, 워드선, 및 셀렉트 게이트선을 포함한다. 메모리셀은 플로팅 게이트 및 제어 게이트를 구비한 1개의 제1 MOS 트랜지스터와, 제1, 제2 게이트 전극이 적층된 적층 게이트를 구비하고 아울러 상기 제1 MOS 트랜지스터의 소스에 드레인이 접속된 제2 MOS 트랜지스터를 구비한다. 비트선은 동일 열의 제1 MOS 트랜지스터의 드레인을 전기적으로 공통 접속한다. 워드선은 동일 행의 제1 MOS 트랜지스터의 제어 게이트를 공통 접속한다. 셀렉트 게이트선은 동일 행의 제2 MOS 트랜지스터의 제2 게이트 전극을 전기적으로 공통 접속하고, 제1 게이트 전극과 전기적으로 분리된다.
플로팅 게이트, 제어 게이트, 플래시 메모리, 게이트 전극, 커플링

Description

플로팅 게이트와 제어 게이트를 각각 갖는 ＭＯＳ 트랜지스터를 포함하는 비휘발성 반도체 기억 장치 및 이것을 포함하는 메모리 카드{A SEMICONDUCTOR MEMORY DEVICE WITH MOS TRANSISTORS, EACH INCLUDING A FLOATING GATE AND A CONTROL GATE, AND A MEMORY CARD INCLUDING THE SAME}
도 1은 본 발명의 제1 실시 형태에 따른 시스템 LSI의 블록도.
도 2는 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리의 메모리셀 어레이의 회로도.
도 3은 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 래치 회로의 회로도.
도 4는 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 기입용 디코더, 메모리셀 어레이 및 셀렉트 게이트 디코더의 회로도.
도 5는 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리의 메모리셀 어레이의 평면도.
도 6은 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리의 메모리셀 어레이의 평면도로서, 1층째의 금속 배선층의 패턴을 도시한 도면.
도 7은 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리의 메모리셀 어레이의 평면도로서, 2층째의 금속 배선층의 패턴을 도시한 도면.
도 8은 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리의 메모리셀 어레이의 평면도로서, 3층째의 금속 배선층의 패턴을 도시한 도면.
도 9는 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리의 메모리셀 어레이의 평면도로서, 4층째의 금속 배선층의 패턴을 도시한 도면.
도 10은 도 6에 있어서의 10-10선을 따라 취한 단면도.
도 11은 도 6에 있어서의 11-11선을 따라 취한 단면도.
도 12은 도 6에 있어서의 12-12선을 따라 취한 단면도.
도 13은 도 6에 있어서의 13-13선을 따라 취한 단면도.
도 14은 도 6에 있어서의 14-14선을 따라 취한 단면도.
도 15은 도 6에 있어서의 15-15선을 따라 취한 단면도.
도 16은 도 6에 있어서의 16-16선을 따라 취한 단면도.
도 17은 도 6에 있어서의 17-17선을 따라 취한 단면도.
도 18은 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 메모리셀 어레이의, 션트 영역의 사시도.
도 19는 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 메모리셀 어레이의 회로도로서, 기입시의 양태를 도시한 도면.
도 20은 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 메모리셀 어레이의 회로도로서, 판독시의 양태를 도시한 도면.
도 21은 종래의 플래시 메모리의 메모리셀의 단면도.
도 22는 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 메 모리셀의 단면도.
도 23은 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리, 및 종래의 플래시 메모리의 셀렉트 게이트선 전압 및 제어 게이트 전압의 시간 변화를 도시한 타임 차트.
도 24는 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리, 및 종래의 플래시 메모리의 플로팅 게이트의 전압 관계를 도시한 다이어그램.
도 25는 본 발명의 제2 실시 형태에 따른 시스템 LSI의 블록도.
도 26은 본 발명의 제2 실시 형태에 따른 3Tr-NAND형 플래시 메모리가 구비하는 메모리셀 어레이의 회로도.
도 27은 본 발명의 제2 실시 형태에 따른 3Tr-NAND형 플래시 메모리가 구비하는 래치 회로의 회로도.
도 28은 본 발명의 제2 실시 형태에 따른 3Tr-NAND형 플래시 메모리의 메모리셀 어레이의 평면도.
도 29는 본 발명의 제2 실시 형태에 따른 3Tr-NAND형 플래시 메모리의 메모리셀 어레이의 평면도로서, 1층째의 금속 배선층의 패턴을 도시한 도면.
도 30은 본 발명의 제2 실시 형태에 따른 3Tr-NAND형 플래시 메모리의 메모리셀 어레이의 평면도로서, 2층째의 금속 배선층의 패턴을 도시한 도면.
도 31은 본 발명의 제2 실시 형태에 따른 3Tr-NAND형 플래시 메모리의 메모리셀 어레이의 평면도로서, 3층째의 금속 배선층의 패턴을 도시한 도면.
도 32는 도 28에 있어서의 32-32선을 따라 취한 단면도.
도 33는 도 28에 있어서의 33-33선을 따라 취한 단면도.
도 34는 도 28에 있어서의 34-34선을 따라 취한 단면도.
도 35는 본 발명의 제2 실시 형태에 따른 3Tr-NAND형 플래시 메모리가 구비하는 메모리셀 어레이의 회로도로서, 기입시의 양태를 도시한 도면.
도 36은 본 발명의 제2 실시 형태에 따른 3Tr-NAND형 플래시 메모리가 구비하는 메모리셀 어레이의 회로도로서, 소거시의 양태를 도시한 도면.
도 37은 본 발명의 제2 실시 형태에 따른 3Tr-NAND형 플래시 메모리가 구비하는 메모리셀 어레이의 회로도로서, 판독시의 양태를 도시한 도면.
도 38은 종래의 플래시 메모리의 메모리셀의 단면도.
도 39는 본 발명의 제2 실시 형태에 따른 3Tr-NAND형 플래시 메모리가 구비하는 메모리셀의 단면도.
도 40은 본 발명의 제3 실시 형태에 따른 시스템 LSI의 블록도.
도 41은 본 발명의 제3 실시 형태에 따른 NAND형 플래시 메모리가 구비하는 메모리셀 어레이의 회로도.
도 42는 본 발명의 제3 실시 형태에 따른 NAND형 플래시 메모리가 구비하는 NAND 셀의 평면도.
도 43은 본 발명의 제3 실시 형태에 따른 3Tr-NAND형 플래시 메모리가 구비하는 메모리셀의 평면도.
도 44는 본 발명의 제3 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 메모리셀의 평면도.
도 45는 본 발명의 제3 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리가 구비하는 메모리셀의 단면도.
도 46은 본 발명의 제4 실시 형태에 따른 3Tr-NAND형 플래시 메모리가 구비하는 메모리셀의 평면도.
도 47은 본 발명의 제4 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 메모리셀의 평면도.
도 48은 본 발명의 제5 실시 형태에 따른 NAND형 플래시 메모리가 구비하는 NAND 셀의 평면도.
도 49는 본 발명의 제5 실시 형태에 따른 3Tr-NAND형 플래시 메모리가 구비하는 메모리셀의 평면도.
도 50은 본 발명의 제5 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 메모리셀의 평면도.
도 51은 본 발명의 제6 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 메모리셀 어레이의 평면도로서, 특히 소스선에 주목한 도면.
도 52는 본 발명의 제7 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 메모리셀 어레이의 평면도로서, 특히 소스선에 주목한 도면.
도 53은 본 발명의 제8 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 메모리셀 어레이의 회로도.
도 54는 본 발명의 제9 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 메모리셀 어레이의 회로도.
도 55는 본 발명의 제10 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 메모리셀 어레이의 회로도.
도 56은 본 발명의 제1, 제3 내지 제10 실시 형태의 제1 변형예에 따른 2Tr 플래시 메모리의 셀렉터의 회로도.
도 57은 본 발명의 제1, 제3 내지 제10 실시 형태의 제2 변형예에 따른 2Tr 플래시 메모리의 셀렉터의 회로도.
도 58은 본 발명의 제1, 제3 내지 제10 실시 형태의 제3 변형예에 따른 2Tr 플래시 메모리의 메모리셀 어레이의 회로도.
도 59는 본 발명의 제1 내지 제10 실시 형태의 제1 변형예에 따른 플래시 메모리가 구비하는 션트 영역의 사시도.
도 60은 본 발명의 제1 내지 제10 실시 형태의 제2 변형예에 따른 플래시 메모리가 구비하는 션트 영역의 사시도.
도 61은 본 발명의 제1, 제3 내지 제10 실시 형태의 제4 변형예에 따른 2Tr 플래시 메모리의 메모리셀의 단면도.
도 62는 본 발명의 제2 실시 형태의 제1 변형예에 따른 3Tr-NAND형 플래시 메모리의 메모리셀의 단면도.
도 63은 본 발명의 제1 내지 제10 실시 형태에 따른 플래시 메모리를 구비한 메모리 카드의 블록도.
도 64는 본 발명의 제1 내지 제10 실시 형태에 따른 플래시 메모리를 구비한 메모리 카드의 블록도.
도 65는 본 발명의 제1 내지 제10 실시 형태에 따른 플래시 메모리를 구비한 메모리 카드 및 카드홀더의 외관도.
도 66은 본 발명의 제1 내지 제10 실시 형태에 따른 플래시 메모리를 구비한 메모리 카드를 접속하는 접속 장치의 외관도.
도 67은 도 65는 본 발명의 제1 내지 제10 실시 형태에 따른 플래시 메모리를 구비한 메모리 카드를 접속하는 접속 장치의 외관도.
도 68은 본 발명의 제1 내지 제10 실시 형태에 따른 플래시 메모리를 구비한 IC 카드의 외관도.
도 69는 본 발명의 제1 내지 제10 실시 형태에 따른 플래시 메모리를 구비한 IC 카드의 블록도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 메모리셀 어레이
20 : 기입용 디코더
30 : 셀렉트 게이트 디코더
40 : 컬럼 디코더
50 : 기입 회로
60 : 컬럼 셀렉터
70 : 센스 앰프
80 : 소스선 드라이버
90 : 스위치군
100 : 어드레스 버퍼
110 : 라이트 스테이트 머신
120 : 전압 발생 회로
본 발명은 반도체 기억 장치에 관한 것이다. 예를 들면, 플로팅 게이트와 제어 게이트를 갖는 MOS 트랜지스터를 포함하는 비휘발성 반도체 기억 장치에 관한 것이다.
종래, 디지털 카메라 등에 이용되는 데이터 스토리지용의 메모리로서, NAND형 플래시 메모리가 알려져 있다. NAND형 플래시 메모리는 데이터의 기입 및 소거에, FN(Fowler-Nordheim) 터널링을 이용하고 있다.
또한, 마찬가지로 FN 터널링을 이용하여 데이터의 기입 및 소거를 행하는 NOR형 플래시 메모리가 알려져 있다. 이와 같은 NOR형 플래시 메모리는 예를 들면 Ditewig T. et al. 저서, "An Embedded 1.2V-Read Flash Memory Module in a 0.18㎛ Logic Process", Solid-State Circuits Conference, 2001 Digest of Technical Papers ISSCC. 2001 IEEE International 5-7 p.34-35, 425, 2001년 2월"에 제안되어 있다. 이것은 핫일렉트론에 의해 전자의 주고받음을 행하는 타입과 달리, 메모리셀이 1개의 메모리셀 트랜지스터와 2개의 선택 트랜지스터를 갖고 있다. 이하에서는, 이와 같은 플래시 메모리를 3Tr-NAND형 플래시 메모리라고 부른다.
또한, 최근에는, NOR형 플래시 메모리와 NAND형 플래시 메모리의 양자의 장점을 겸비한 플래시 메모리가, 예를 들면 Wei-Hua Liu 저서, "A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application", Non-Volatile Semiconductor Memory Workshop 4.1, 1997년"에 제안되어 있다. 이 플래시 메모리는 1개의 메모리셀 트랜지스터와 1개의 선택 트랜지스터를 포함하여 메모리셀이 구성되어 있다. 이하에서는, 이와 같은 플래시 메모리를 2Tr 플래시 메모리라고 부른다.
그러나, 상기 종래의 플래시 메모리에서는, 인접하는 게이트 전극간에 있어서의 커플링에 의한 영향에 의해, 메모리셀의 게이트 전위가 확정되는데 장시간을 요하는 경우가 있다.
본 발명의 한 양태에 따른 반도체 기억 장치는, 플로팅 게이트 및 제어 게이트를 구비한 1개의 제1 MOS 트랜지스터와, 제1, 제2 게이트 전극이 적층된 적층 게이트를 구비하고 아울러 상기 제1 MOS 트랜지스터의 소스에 드레인이 접속된 제2 MOS 트랜지스터를 구비한 복수의 메모리셀,
상기 메모리셀이 매트릭스 형상으로 배치된 메모리셀 어레이,
동일 열의 상기 제1 MOS 트랜지스터의 드레인을 전기적으로 공통 접속하는 비트선,
복수의 상기 제2 MOS 트랜지스터의 소스를 공통 접속하는 소스선,
동일 행의 상기 제1 MOS 트랜지스터의 제어 게이트를 공통 접속하는 워드선,
동일 행의 상기 제2 MOS 트랜지스터의 제2 게이트 전극을 전기적으로 공통 접속하고, 상기 제1 게이트 전극과 전기적으로 분리된 셀렉트 게이트선을 포함하는 것을 특징으로 한다.
본 발명의 제1 실시 형태에 따른 반도체 기억 장치에 관하여 도 1을 이용하여 설명한다. 도 1은 본 실시 형태에 따른 시스템 LSI의 블록도이다.
도시하는 바와 같이, 시스템 LSI(1)는 CPU(2) 및 2Tr 플래시 메모리(3)를 구비하고 있다. CPU(2)는 플래시 메모리(3)와의 사이에서, 데이터의 송수신을 행한다. 플래시 메모리(3)는 메모리셀 어레이(10), 기입용 디코더(20), 셀렉트 게이트 디코더(30), 컬럼 디코더(40), 기입 회로(50), 컬럼 셀렉터(60), 센스 앰프(70), 소스선 드라이버(80), 스위치군(90), 어드레스 버퍼(100), 라이트 스테이트 머신(110), 및 전압 발생 회로(120)를 구비하고 있다. LSI(1)는 외부로부터 전압 Vcc1(∼1.5V)이 부여되고 있으며, Vcc1은 전압 발생 회로(120), 기입 회로(50)에 부여된다.
메모리셀 어레이(10)는 매트릭스 형상으로 배치된 복수개의 메모리셀을 갖고 있다. 메모리셀 어레이(10)의 구성에 대하여, 도 2를 이용하여 설명한다. 도 2는 메모리셀 어레이(10)의 일부 영역의 회로도이다.
메모리셀 어레이(10)는 ((m+1)×(n+1), 단 m, n은 자연수)개의 메모리셀 블록(BLK), 메모리셀 블록(BLK)마다 형성된 셀럭터(SEL), 및 MOS 트랜지스터(11)를 갖고 있다. 한편, 도 2에서는, (2×2)개의 메모리셀 블록(BLK)만을 도시하고 있지 만, 이 수는 특별히 한정되는 것은 아니다.
각각의 메모리셀 블록은 복수의 메모리셀(MC)을 포함하고 있다. 메모리셀(MC)은 서로 전류 경로가 직렬 접속된 메모리셀 트랜지스터(MT)와 선택 트랜지스터(ST)를 갖고 있다. 메모리셀 트랜지스터(MT)는 반도체 기판 상에 게이트 절연막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트 상에 게이트간 절연막을 개재하여 형성된 컨트롤 게이트를 갖는 적층 게이트 구조를 구비하고 있다. 선택 트랜지스터(ST)도, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 제1 다결정 실리콘층과, 제1 다결정 실리콘층상에 게이트간 절연막을 개재하여 형성된 제2 다결정 실리콘층을 갖는 적층 게이트 구조를 구비하고 있다. 그리고, 메모리셀 트랜지스터(MT)의 소스 영역이 선택 트랜지스터(ST)의 드레인 영역에 접속되어 있다. 본 구성의 메모리셀(MC)이, 각각의 메모리셀 블록에 (4×2)개 포함되어 있다. 한편, 열방향으로 배치된 메모리셀(MC)의 수는 도 2에서는 4개이지만, 이 수도 일례에 불과하고, 예를 들면 8개나 16개 등이어도 되며, 한정되는 것은 아니다. 또한, 열방향으로 인접하는 메모리셀(MC)끼리는 선택 트랜지스터(ST)의 소스 영역, 또는 메모리셀 트랜지스터(MT)의 드레인 영역을 공유하고 있다. 그리고, 2열의 메모리셀의 메모리셀 트랜지스터(MT)의 드레인 영역은 2개의 로컬 비트선 LBL0, LBL1에 각각 접속되어 있다. 로컬 비트선 LBL0, LBL1의 일단은 셀렉터(SEL)에 접속되고, 타단은 MOS 트랜지스터(12)의 전류 경로를 통하여, 기입용의 디코더(20)에 접속되어 있다. 또한, 메모리셀 어레이(10)내에 있어서는, 동일 행의 메모리셀 트랜지스터(MT)의 컨트롤 게이트가, 각각 워드선 WL0∼WL(4m-1) 중의 어느 하나에 공통 접속 되어 있다. 또한, 동일 행의 선택 트랜지스터(ST)의 게이트는 각각 셀렉트 게이트선 SG0∼SG(4m-1) 중의 어느 하나에 공통 접속되어 있다. 상술한 로컬 비트선 LBL0, LBL1은 각각의 메모리셀 블록(BLK)내에 있어서 메모리셀 트랜지스터를 공통 접속하는데 비하여, 워드선 WL 및 셀렉트 게이트선 SG은 동일 행에 있는 메모리셀 트랜지스터 및 선택 트랜지스터를 메모리셀 블록 사이에 있어서도 공통 접속한다. 그리고, 워드선 WL0∼WL(4m-1)은 기입용 디코더(20)에 접속되고, 셀렉트 게이트선 SG0∼SG(4m-1)은 기입용의 디코더(20) 및 셀렉트 게이트 디코더(30)에 접속되어 있다. 또한, 선택 트랜지스터(ST)의 소스 영역은 복수의 메모리셀 블록(BLK) 사이에서 공통 접속되고, 소스선 드라이버(80)에 접속되어 있다.
다음으로, 셀렉터(SEL)의 구성에 관하여 설명한다. 셀렉터(SEL) 각각은 직렬 접속된 4개의 MOS 트랜지스터(13∼16)를 구비하고 있다. 즉, MOS 트랜지스터(13)의 전류 경로의 일단이 MOS 트랜지스터(14)의 전류 경로의 일단에 접속되고, MOS 트랜지스터(14)의 전류 경로의 타단이 MOS 트랜지스터(15)의 전류 경로의 일단에 접속되고, MOS 트랜지스터(15)의 전류 경로의 타단이 MOS 트랜지스터(16)의 전류 경로의 일단에 접속되어 있다. MOS 트랜지스터(13, 16)의 게이트는 기입용 디코더(20)에 접속되고, MOS 트랜지스터(14, 15)의 게이트는 컬럼 디코더(40)에 접속되어 있다. 그리고, MOS 트랜지스터(13)와 MOS 트랜지스터(14)간의 접속 노드에, 대응하는 메모리셀 블록(BLK)의 로컬 비트선 LBL0이 접속되고, MOS 트랜지스터(15)와 MOS 트랜지스터(16)간의 접속 노드에, 대응하는 메모리셀 블록(BLK)의 로컬 비트선 LBL1이 접속되어 있다. 또한, 셀렉터(SEL)의 MOS 트랜지스터(13, 16)의 타단 은 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1) 중의 어느 하나에 접속되어 있다.
기입용 글로벌 비트선 WGBL0∼WGBL(2n-1) 각각은 동일 열에 있는 셀렉터(SEL)의 MOS 트랜지스터(13) 또는 MOS 트랜지스터(16)의 전류 경로의 타단을 공통 접속한다. 그리고, 기입용의 글로벌 비트선 WGBL0∼WGBL(2n-1)의 일단은 기입 회로(50)에 접속되어 있다. 기입 회로(50)는 기입용 글로벌 비트선마다 형성된 래치 회로(51)를 갖고 있으며, 각각의 래치 회로(51)가, 대응하는 기입용 글로벌 비트선에 접속되어 있다. 또한, MOS 트랜지스터(14)와 MOS 트랜지스터(15)간의 접속 노드에는 판독용 글로벌 비트선 RGBL0∼RGBL(n-1)이 접속되어 있다. 판독용 글로벌 비트선 RGBL0∼RGBL(n-1) 각각은 동일 열에 있는 셀렉터(SEL)에 있어서의 MOS 트랜지스터(14)와 MOS 트랜지스터(15)간의 접속 노드를 공통 접속한다. 그리고, 판독용 글로벌 비트선 RGBL0∼RGBL(n-1)의 일단은 각각 MOS 트랜지스터(11)의 전류 경로를 통하여 컬럼 셀렉터(60)에 접속되어 있다. 각 MOS 트랜지스터(11)의 게이트는 공통 접속되고, 판독용의 디코더(30)에 접속되어 있다.
상기 메모리셀 어레이(10)의 구성은 다음과 같이도 설명할 수 있다. 메모리셀 어레이(10)내에는 복수의 메모리셀(MC)이 매트릭스 형상으로 배치되어 있다. 동일 행에 있는 메모리셀(MC)의 메모리셀 트랜지스터(MT)의 제어 게이트는 워드선 WL0∼WL(4m-1) 중의 어느 하나에 공통 접속되고, 동일 행에 있는 메모리셀의 선택 트랜지스터의 게이트는 셀렉트 게이트선 SG0∼SG(4m-1) 중의 어느 하나에 접속되어 있다. 그리고, 동일 열에 있으며, 직렬 접속된 4개의 메모리셀(MC)의 메모리셀 트랜지스터(MT)의 드레인은 로컬 비트선 LBL0, LBL1 중의 하나에 공통 접속되어 있 다. 즉 메모리셀 어레이(10)내의 복수의 메모리셀(MC)은 일렬로 배열된 4개의 메모리셀(MC)마다, 상이한 로컬 비트선에 접속되어 있다. 그리고, 동일 행에 있는 로컬 비트선의 일단은 MOS 트랜지스터(12)를 통해 공통 접속되고, 기입용 디코더(20)에 접속되어 있다. 또한, 동일 열에 있는 로컬 비트선 LBL0, LBL1의 타단은 각각 MOS 트랜지스터(13, 16)를 통해 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1) 중의 어느 하나에 공통 접속되어 있으며, 아울러 각각 MOS 트랜지스터(14, 15)를 통해 판독용 글로벌 비트선 RGBL0∼RGBL(n-1) 중의 어느 하나에 공통 접속되어 있다. 그리고, 메모리셀(MC)의 선택 트랜지스터(ST)의 소스는 공통 접속되고, 소스선 드라이버(80)에 접속되어 있다. 상기 구성의 메모리셀 어레이에 있어서, 동일한 로컬 비트선에 접속된 4개의 메모리셀(MC)이 2열 모아져서, 1개의 메모리셀 블록(BLK)이 구성되어 있다. 동일 열의 메모리셀 블록은 공통의 기입용 글로벌 비트선 및 판독용 글로벌 비트선에 접속되어 있다. 다른 한편, 서로 상이한 열에 있는 메모리셀 블록은 각각 상이한 기입용 글로벌 비트선 및 판독용 글로벌 비트선에 접속되어 있다.
도 1로 돌아가서, LSI(1)의 설명을 계속한다.
전압 발생 회로(120)는 외부로부터 입력되는 전압 Vcc1에 의거하여, 복수의 내부 전압을 생성한다. 전압 발생 회로는 부(負)의 차지 펌프 회로 및 정(正)의 차지 펌프 회로를 구비하고 있으며, 각각이, 부전압 VBB(예를 들면 -6V) 및 정전압 VPP1(예를 들면 10V), VPP2(예를 들면 3V)를 생성한다.
기입 회로(50)는 기입 데이터를 래치한다. 상술한 바와 같이, 기입 회로 (50)는 기입용 글로벌 비트선마다 형성된 래치 회로(51)를 구비하고 있다. 도 3은 래치 회로(51)의 한 구성예를 도시한 회로도이다. 도시하는 바와 같이, 래치 회로(51)는 2개의 인버터(52, 53)를 구비하고 있다. 인버터(52)의 입력단은 인버터(53)의 출력단에 접속되고, 인버터(52)의 출력단은 인버터(53)의 입력단에 접속되어 있다. 그리고, 인버터(52)의 입력단과 인버터(53)의 출력단간의 접속 노드가, 기입용 글로벌 비트선에 접속되어 있다. 인버터(52, 53)의 전원 전압은 전압 발생 회로(120)가 출력하는 부전위 VBB와, VPP2 또는 GND이다. 전원 전압의 고전압측이 Vcc1인가 GND인가는, 스위치 소자(54)에 의해 선택된다.
기입용 디코더(20)는 로우 어드레스 신호를 디코드하여, 로우 어드레스 디코드 신호를 얻는다. 그리고, 기입용 디코더(20)는 워드선 WL0∼WL(4m-1), 및 셀렉트 게이트선 SG0∼SG(4m-1) 중의 어느 하나를 선택한다.
셀렉트 게이트 디코더(30)는 판독시에 있어서, 셀렉트 게이트선 SG0∼SG(4m-1) 중의 어느 하나를 선택한다.
기입용 디코더(20) 및 셀렉트 게이트 디코더(30)의 구성에 대하여, 도 4를 이용하여 설명한다. 기입용 디코더(20)는 기입시에 있어서 워드선 WL0∼WL(4m-1) 중의 어느 하나를 선택하고, 선택 워드선에 정전위 VPP1를 인가함과 아울러, 모든 셀렉트 게이트선 SG0∼SG(4m-1)에 부전위 VBB를 인가한다. 또한, 소거시에 있어서, 모든 워드선에 부전위 VBB를 인가함과 아울러, 모든 셀렉트 게이트선 SG0∼SG(4m-1)에 정전위 VPP1를 인가한다. 셀렉트 게이트 디코더(30)는 판독시에 있어서 셀렉트 게이트선 SG0∼SG(4m-1) 중의 어느 하나를 선택하고, 선택 셀렉트 게이 트선에 정전위 VPP2를 인가한다.
먼저, 셀렉트 게이트 디코더(30)의 구성에 관하여 설명한다. 셀렉트 게이트 디코더(30)는 로우 어드레스 디코드 회로(31), 및 스위치 소자군(32)을 구비하고 있다. 로우 어드레스 디코드 회로(30)는 전원 전압 VPP2(3V)으로 동작하고, (i+1) 비트의 로우 어드레스 신호 RA0∼RAi를 디코드하여 로우 어드레스 디코드 신호를 얻는다. 로우 어드레스 디코드 회로(31)는 셀렉트 게이트선 SG0∼SG(4m-1)마다 형성된 NAND 회로(33) 및 인버터(34)를 갖고 있다. NAND 회로(33)는 로우 어드레스 신호 RA0∼RAi의 각 비트의 NAND 연산을 행한다. 그리고, 인버터(34)가 NAND 연산 결과를 반전하여, 로우 어드레스 디코드 신호로서 출력한다.
스위치 소자군(32)은 n채널 MOS 트랜지스터(35)를 갖고 있다. n채널 MOS 트랜지스터(35)는 셀렉트 게이트선 SG0∼SG(4m-1)마다 형성되어 있다. 그리고, 인버터(34)의 출력이, n채널 MOS 트랜지스터(35)의 전류 경로를 통하여, 셀렉트 게이트선 SG0∼SG(4m-1)에 부여된다. 한편, n채널 MOS 트랜지스터(35)의 게이트에는 제어 신호 ZISOG가 입력된다. 그리고, 제어 신호 ZISOG에 의해, 기입 동작시에는 MOS 트랜지스터(35)는 오프 상태로 되고, 판독 동작시에는 온 상태로 된다.
다음으로, 기입용 디코더(20)의 구성에 관하여 설명한다. 기입용 디코더(20)는 로우 어드레스 디코드 회로(21) 및 스위치 소자군(22)을 구비하고 있다. 로우 어드레스 디코드 회로(21)는 (i+1) 비트의 로우 어드레스 신호 RA0∼RAi를 디코드하여 로우 어드레스 디코드 신호를 얻는다. 이 로우 어드레스 디코드 신호가, 워드선 WL0∼WL(4m-1)에 부여된다. 로우 어드레스 디코드 회로(21)는 워드선 WL0∼ WL(4m-1)마다 형성된 NAND 회로(23) 및 인버터(24)를 갖고 있다. NAND 회로(23) 및 인버터(24)는 정전압 VPP1, 부전압 VBB, 또는 0V를 전원 전압으로 하여 동작한다. NAND 회로(23)는 로우 어드레스 신호 RA0∼RAi의 각 비트의 NAND 연산을 행한다. 그리고, 인버터(24)가 NAND 연산 결과를 반전하여, 로우 어드레스 디코드 신호로서 출력한다.
스위치 소자군(22)은 n채널 MOS 트랜지스터(25)를 갖고 있다. MOS 트랜지스터(25)는 셀렉트 게이트선 SG0∼SG(4m-1)마다 형성되어 있다. MOS 트랜지스터(25)의 전류 경로의 일단은 셀렉트 게이트선 SG0∼SG(4m-1)에 접속되고, 타단에는 부전위 VBB1 또는 정전위 VPP1이 인가되고, 게이트에는 제어 신호 WSG가 입력된다. 그리고, 제어 신호 WSG에 의해, MOS 트랜지스터(25)는 기입시 및 소거시에 온 상태로 된다.
또한, 기입용 디코더(20)는 메모리셀 어레이(10)가 형성되어 있는 반도체 기판(웰 영역)에 대해서도 전압 VPW를 인가한다. 또한, 셀렉터(SEL)내의 MOS 트랜지스터(13, 16)의 게이트에 전압을 공급한다. 또한, MOS 트랜지스터(12)의 게이트, 및 로컬 비트선의 공통 접속 노드에 전압을 공급한다.
컬럼 디코더(40)는 컬럼 어드레스 신호를 디코드하여, 컬럼 어드레스 디코드 신호를 얻는다. 또한, 판독시에 있어서, 셀렉터(SEL)내의 MOS 트랜지스터(14, 15) 중의 어느 하나를 선택하고, 선택한 MOS 트랜지스터의 게이트에 전압을 공급한다. 또한, MOS 트랜지스터(11)의 게이트에 전압을 공급한다.
컬럼 셀렉터(60)는 판독시에 있어서, 컬럼 어드레스 디코드 신호에 의거하 여, 판독용 글로벌 비트선 RGBL0∼RGBL(n-1) 중의 어느 하나를 선택한다.
센스 앰프(70)는 셀렉트 게이트 디코더(30) 및 컬럼 디코더(40)에 의해 선택된 메모리셀(MC)로부터 판독한 데이터를 증폭한다.
소스선 드라이버(80)는 소스선(SL)에 전압을 공급한다.
스위치군(90)은 CPU(2)로부터 부여되는 기입 데이터를, 기입 회로(50)에 전송한다.
어드레스 버퍼(100)는 CPU(2)로부터 부여되는 어드레스 신호를 홀딩한다. 그리고, 컬럼 어드레스 신호(CA)를 컬럼 디코더(30)에 공급하고, 로우 어드레스 신호(RA)를 기입용 디코더(20), 셀렉트 게이트 디코더(30) 및 기입 회로(50)에 공급한다.
라이트 스테이트 머신(110)은 CPU(2)로부터 부여되는 명령 신호에 의거하여, 플래시 메모리(3)에 포함되는 각 회로의 동작을 제어하고, 데이터의 기입, 소거, 판독의 타이밍 제어를 행하고, 또한 각 동작에 대하여 결정된 소정의 알고리즘을 실행한다.
다음으로, 2Tr 플래시 메모리(3)가 구비하는 메모리셀 어레이(10)의 평면 구조에 관하여, 도 5 내지 도 9를 이용하여 설명한다. 도 5는 메모리셀 어레이(10)의 일부 영역의 평면도이다. 또한, 도 6 내지 도 9는 소자 영역, 워드선, 및 셀렉트 게이트선에 부가하여, 각각 제1층째 내지 제4층째의 금속 배선층의 평면 패턴을 도시한 평면도로서, 도시하는 영역은 도 5에 대응하고 있다.
도 5 내지 도 9에 도시하는 바와 같이, 반도체 장치(p형 웰 영역)(200) 내 에, 제1 방향을 따른 스트라이프 형상의 소자 영역(AA)이, 제1 방향에 직교하는 제2 방향을 따라서 복수개 형성되어 있다. 그리고, 복수의 소자 영역(AA)을 가로지르도록 하여, 제2 방향을 따른 스트라이프 형상의 워드선 WL0∼WL(4m-1) 및 셀렉트 게이트선 SG0∼SG(4m-1)이 형성되어 있다. 그리고, 워드선 WL0∼WL(4m-1)과 소자 영역(AA)이 교차하는 영역에는 메모리셀 트랜지스터(MT)가 형성되고, 셀렉트 게이트선 SG0∼SG(4m-1)과 소자 영역(AA)이 교차하는 영역에는 선택 트랜지스터(ST)가 형성되어 있다. 또한, 워드선 WL0∼WL(4m-1)과 소자 영역(AA)이 교차하는 영역에는 메모리셀 트랜지스터(MT)마다 분리된 플로팅 게이트(도시 생략)이 형성되어 있다.
한편, 상술한 바와 같이, 인접하는 메모리셀(MC)끼리는 셀렉트 게이트선 SG 또는 워드선 WL끼리가 서로 이웃해 있다. 한편, 4열의 소자 영역(AA)군을, 제1 소자 영역군(AAG1)이라고 부르기로 한다. 그리고, 인접하는 제1 소자 영역군(AAG1) 사이에 있어서, 1열의 소자 영역(AA)이 형성되어 있는 영역을 소스 컨택트 영역(SCA)라고 부르기로 한다. 제1 소자 영역군(AAG1)내에 형성되는 메모리셀(MC)은 데이터의 기억용으로서 이용된다. 그러나, 소스 컨택트 영역(SCA)내의 메모리셀(MC)은 더미의 메모리셀이며, 데이터의 기억용으로서는 이용되지 않는다. 또한, 2열의 제1 소자 영역군(AAG1)마다, 스티치 영역(SA1)이 형성되어 있다. 본 실시예에서는, 스티치 영역(SA1)내에는 소자 영역(AA)은 형성되지 않는다. 또한, 스티치 영역(SA1)의 폭은 1개의 소자 영역(AA)과, 각 소자 영역(AA) 사이에 형성된 소자 분리 영역(STI)을 더한 폭과 동등하다. 한편, 스티치 영역(SA1) 상에도, 워드선 WL0∼WL(4m-1) 및 셀렉트 게이트선 SG0∼SG(4m-1)은 형성되어 있다. 그러나, 스티치 영역(SA1)내에 존재하는 워드선 WL0∼WL(4m-1) 및 셀렉트 게이트선 SG0∼SG(4m-1)은 실질적으로 메모리셀을 구성하는 것은 아니다. 또한, 스티치 영역(SA1)에 있어서, 셀렉트 게이트선 SG0∼SG(4m-1)은 그 일부가 폭넓게 형성되어 있다. 특히, 인접하는 셀렉트 게이트선측에 볼록하게 되도록 형성되어 있다. 이 영역을, 이후 션트 영역(SA2)이라고 부르기로 한다. 션트 영역(SA2)은 셀렉트 게이트선 SG0∼SG(4m-1)에 대하여 번갈아 형성되어 있다. 즉 어느 스티치 영역(SA1)에 있어서는, 셀렉트 게이트선(SG0, SG2, SG4…)에 관하여 션트 영역(SA2)이 형성되고, 해당 스티치 영역에 인접하는 다른 스티치 영역(SA1)에 있어서는, 셀렉트 게이트선(SG1, SG3, SG5…)에 대하여 션트 영역(SA2)이 형성되어 있다. 그리고, 션트 영역(SA2)이 형성되지 않은 셀렉트 게이트선은 해당 스티치 영역(SA1)에 있어서, 그 일부가 제거되어 있다. 한편, 이하에서는 제1 소자 영역군(AAG1)과 소스 컨택트 영역(SCA)을 합친 영역을 제2 소자 영역군(AAG2)라고 부르기로 한다.
다음으로, 도 5 및 도 6을 이용하여, 워드선 WL0∼WL(4m-1) 및 셀렉트 게이트선 SG0∼SG(4m-1) 상에 존재하는 1층째의 금속 배선층의 패턴에 관하여 설명한다. 한편, 도 6에 있어서는 사선을 붙인 영역이, 1층째의 금속 배선층이다.
도시하는 바와 같이, 인접하는 셀렉트 게이트선 SG 사이(SG0∼SG1 사이, SG2∼SG3 사이, …)에는 각각 제2 방향을 따른 스트라이프 형상의 금속 배선층(210)이 형성되어 있다. 금속 배선층(210)은 소스선(SL)의 일부로 되는 것이다. 금속 배선층(210)의 길이 방향(제2 방향)은 스티치 영역(SA1)으로 분리되어 있다. 즉 제2 소자 영역군(AAG2)마다 독립된 형상을 갖고 있다. 그리고 금속 배선층(210)은 선택 트랜지스터(ST)의 소스 영역과 컨택트 플러그(CP1)에 의해 접속되어 있다. 본 실시예에서는, 소스 컨택트 영역(SCA)내에서는 컨택트 플러그(CP1)는 형성되어 있지 않으며, 금속 배선층(210)과 소스 컨택트 영역(SCA)에 있어서의 메모리셀의 소스 영역과는 전기적으로 접속되지 않는다. 또한, 제1 소자 영역군(AAG1)내의 메모리셀 트랜지스터(MT)의 드레인 영역 상에는 섬형상의 패턴의 금속 배선층(220)이 형성되어 있다. 각 금속 배선층(220)은 서로 분리되어 있으며, 대응하는 메모리셀 트랜지스터(MT)의 드레인 영역과 컨택트 플러그(CP2)에 의해 접속되어 있다. 따라서, 제2 방향을 따라서 배열된 복수의 금속 배선층(220)군과, 제2 방향을 따른 스트라이프 형상의 금속 배선층(210)이, 제1 방향을 따라서 번갈아 배치된 모양으로 되어 있다. 또한, 션트 영역(SA2) 상에는, 섬형상의 패턴의 금속 배선층(230)이 형성되어 있다. 그리고, 대응하는 셀렉트 게이트선(SG)의 션트 영역(SA2)과, 컨택트 플러그(CP3)에 의해 접속되어 있다. 금속 배선층(230)은 제1 방향을 따라서는, 대응하는 셀렉트 게이트선(SG)의 상부로부터 대응하는 워드선(WL)의 상부에 걸쳐서 연장형성되어 있다.
다음으로, 도 5 및 도 7을 이용하여, 1층째의 금속 배선층(210∼230) 상에 존재하는 2층째의 금속 배선층의 패턴에 관하여 설명한다. 한편, 도 7에 있어서는 사선을 붙인 영역이, 2층째의 금속 배선층이다.
도시하는 바와 같이, 제1 소자 영역군(AAG1)내에 있어서는, 소자 영역(AA) 상에, 제1 방향을 따른 스트라이프 형상의 금속 배선층(240)이 형성되어 있다. 금 속 배선층(240)은 로컬 비트선 LBL0, LBL1으로서 기능하는 것이고, 컨택트 플러그(CP4)에 의해, 제1층째의 금속 배선층(220)과 접속되어 있다. 또한, 소스 컨택트 영역(SCA)에 있어서도, 금속 배선층(240)과 동일한 패턴의 금속 배선층(250)이 형성되어 있다. 따라서, 금속 배선층(250)의 선폭은 금속 배선층(240)과 동일하다. 그리고, 금속 배선층(250)은 소스선(SL)의 일부로서 기능하는 것이며, 컨택트 플러그(CP5)에 의해, 제1층째의 금속 배선층(210)과 접속되어 있다. 즉 제1 방향으로 분리되어 있는 복수의 금속 배선층(210)이, 금속 배선층(250)에 의해 공통 접속되어 있다. 또한, 스티치 영역(SA1)에 있어서는, 섬형상의 패턴의 금속 배선층(260)이 형성되어 있다. 금속 배선층(260)은 제1층째의 금속 배선층(230)에 대응하여 형성되어 있으며, 그 형상은 금속 배선층(230)과 대략 동일한 패턴을 갖고 있으며, 금속 배선층(230)과 오버랩되어 있다. 또한, 금속 배선층(260)은 컨택트 플러그(CP6)에 의해, 금속 배선층(230)과 접속되어 있다. 한편, 도 5 및 도 7에서는, 컨택트 플러그(CP6)는 워드선 WL의 바로 위에 위치해 있지만, 금속 배선층(230)과 (260)을 접속할 수 있는 위치이라면 한정되지 않는다.
다음으로, 도 5 및 도 8을 이용하여, 2층째의 금속 배선층(240∼260) 상에 존재하는 3층째의 금속 배선층의 패턴에 관하여 설명한다. 한편, 도 8에 있어서는 사선을 붙인 영역이, 3층째의 금속 배선층이다.
도시하는 바와 같이, 제2 방향을 따른 스트라이프 형상의 금속 배선층(270)이 형성되어 있다. 금속 배선층(270)은 1세트의 워드선 및 셀렉트 게이트선 마다(WL0과 SG1의 1세트, WL1과 SG1의 1세트, …마다)에 형성되어 있다. 그리고, 대응 하는 셀렉트 게이트선에 전기적으로 접속되어 있는 제2층째의 금속 배선층(260)과, 컨택트 플러그(CP7)에 의해 접속되어 있다. 즉 각 금속 배선층(260)은 셀렉트 게이트선 SG0∼SG(4m-1)의 션트 배선으로서 기능한다. 또한, 금속 배선층(260)은 워드선 WL의 중앙부와, 이 워드선 WL에 대응하는 셀렉트 게이트선 SG의 중앙부 사이의 영역에 형성되어 있다. 환언하면, 메모리셀(MC)의 중앙부를 통과한다. 따라서, 복수의 금속 배선층(270)은 제1 방향을 따른 서로의 간격이, 등간격으로 되도록 배치되어 있다. 그리고, 금속 배선층(270)은 제2 방향으로 인접하는 제2 소자 영역군(AAG2) 사이에서 공통 접속되어 있다.
다음으로, 도 5 및 도 9를 이용하여, 3층째의 금속 배선층(270) 상에 존재하는 4층째의 금속 배선층의 패턴에 관하여 설명한다. 한편, 도 9에 있어서는 사선을 붙인 영역이 4층째의 금속 배선층이다.
도시하는 바와 같이, 제1 방향을 따른 스트라이프 형상의 금속 배선층(280, 290)이 형성되어 있다. 금속 배선층(280, 290)은 각각 기입용 글로벌 비트선 WGBL(4m-1), 판독용 글로벌 비트선 RGBL(2m-1)으로서 기능하는 것이다. 그리고, 2개의 금속 배선층(280)과 1개의 금속 배선층(290)으로 1세트를 이루고 있다. 금속 배선층(280)은 개개의 로컬 비트선 LBL0, LBL1에 대응하여 형성되고, 금속 배선층(290)은 인접하는 2개의 금속 배선층(280) 사이에 형성되어 있다. 그리고, 금속 배선층(280, 290)은 도시하지 않은 셀렉터(SEL)에 있어서, 대응하는 로컬 비트선 LBL0, LBL1과 접속된다.
다음으로, 상기 구성의 플래시 메모리의 단면 구조에 관하여 설명한다. 먼 저, 제2 소자 영역군(AAG2)의 단면 구조에 관하여, 도 10 내지 도 16을 이용하여 설명한다. 도 10 내지 도 14는 도 14는 각각, 도 5에 있어서의 10-10선 방향, 11-11선 방향, 12-12선 방향, 13-13선 방향, 14-14선 방향을 따라 취한 단면도이고, 도 15, 도 16은 각각, 도 5에 있어서의 15-15선 방향, 16-16선 방향을 따라 취한 단면도이다.
도시하는 바와 같이, 반도체 기판(p형 웰 영역)(200) 내에는, 소자 분리 영역(STI)이 형성되어 있다. 그리고, 소자 분리 영역(STI)에 의해 주위가 둘러싸여진 영역이, 소자 영역(AA)으로 되어 있다. 반도체 기판(100)의 소자 영역(AA) 상에는, 게이트 절연막(300)이 형성되고, 게이트 절연막(300) 상에, 메모리셀 트랜지스터(MT) 및 선택 트랜지스터(ST)의 게이트 전극이 형성되어 있다. 메모리셀 트랜지스터(MT) 및 선택 트랜지스터(ST)의 게이트 전극은 게이트 절연막(300) 상에 형성된 다결정 실리콘층(310), 다결정 실리콘층(310) 상에 형성된 게이트간 절연막(320), 및 게이트간 절연막(320) 상에 형성된 다결정 실리콘층(330)을 갖고 있다. 게이트간 절연막(320)은 예를 들면 실리콘 산화막, 또는 실리콘 산화막과 실리콘 질화막과의 적층 구조인 ON막, NO막, 또는 ONO막으로 형성된다.
메모리셀 트랜지스터(MT)에 있어서는 도 10, 도 13에 도시하는 바와 같이, 다결정 실리콘층(310)은 인접하는 소자 영역(AA) 사이에서 서로 분리되어 있으며, 메모리셀 트랜지스터(MT)에 있어서는 플로팅 게이트로서 기능한다. 또한, 다결정 실리콘층(330)은 컨트롤 게이트(워드선 WL)로서 기능한다. 그리고, 인접하는 소자 영역(AA) 사이에서 공통 접속되어 있다.
선택 트랜지스터(ST)에 있어서는, 도 11, 도 12에 도시하는 바와 같이, 다결정 실리콘막(310, 320)은 인접하는 소자 영역(AA) 사이에서 공통 접속되어 있다. 그리고, 다결정 실리콘층(310, 330)이, 셀렉트 게이트선 SG으로서 기능한다. 다만, 실질적으로 셀렉트 게이트선으로서 기능하는 것은 다결정 실리콘층(310)뿐이다(상세한 것은 후술함).
그리고, 인접하는 게이트 전극 사이에 위치하는 웰 영역(200)의 표면내에는 불순물 확산층(340)이 형성되어 있다. 불순물 확산층(340)은 인접하는 트랜지스터끼리에서 공용되고 있다.
상술한 바와 같이, 메모리셀 트랜지스터(MT)와 선택 트랜지스터(ST)를 포함하는 메모리셀(MC)은 다음과 같은 관계를 갖고 형성되어 있다. 즉 인접하는 메모리셀(MC, MC)은 서로 선택 트랜지스터(ST)끼리, 또는 메모리셀 트랜지스터(MT)끼리가 서로 이웃해 있다. 그리고, 서로 이웃한 것끼리는 불순물 확산층(340)을 공유하고 있다. 따라서, 인접하는 2개의 메모리셀(MC, MC)은 선택 트랜지스터(ST)끼리가 서로 이웃하는 경우에는, 2개의 선택 트랜지스터(ST, ST)가 공유하는 불순물 확산층(340)을 중심으로 하여, 대칭으로 배치되어 있다. 반대로, 메모리셀 트랜지스터(MT)끼리가 서로 이웃하는 경우에는 2개의 메모리셀 트랜지스터(MT, MT)가 공유하는 불순물 확산층(340)을 중심으로 하여, 대칭으로 배치되어 있다.
그리고, 웰 영역(200) 상에는, 상기 메모리셀 트랜지스터(MT), 및 선택 트랜지스터(ST)를 피복하도록 하여, 층간 절연막(350)이 형성되어 있다. 층간 절연막(350) 내에는, 2개의 선택 트랜지스터(ST, ST)가 공유하는 불순물 확산층(소스 영 역)(340)에 이르는 컨택트 플러그(CP1)가 형성되어 있다. 그리고, 층간 절연막(350) 상에는, 컨택트 플러그(CP1)에 접속되는 금속 배선층(210)이 형성되어 있다. 금속 배선층(210)은 소스선 SL으로서 기능한다. 또한, 층간 절연막(350) 내에는 2개의 메모리셀 트랜지스터(MT, MT)가 공유하는 불순물 확산층(드레인 영역)(340)에 이르는 컨택트 플러그(CP2)가 형성되어 있다. 그리고, 층간 절연막(350) 상에는 컨택트 플러그(CP2)에 접속되는 금속 배선층(220)이 형성되어 있다.
층간 절연막(350) 상에는 금속 배선층(210, 220)을 피복하도록 하여, 층간 절연막(360)이 형성되어 있다. 그리고, 층간 절연막(360) 내에는, 금속 배선층(220)에 이르는 컨택트 플러그(CP4)가 형성되어 있다(도 15 참조). 그리고, 층간 절연막(360) 상에는, 복수의 컨택트 플러그(CP4)에 공통적으로 접속된 금속 배선층(240)이 형성되어 있다(도 15 참조). 금속 배선층(240)은 로컬 비트선 LBL0, LBL1으로서 기능한다. 또한, 층간 절연막(360)내에는 금속 배선층(210)에 이르는 컨택트 플러그(CP5)가 형성되어 있다(도 16 참조, 소스 컨택트 영역(SCA)). 그리고, 층간 절연막(360) 상에는 복수의 컨택트 플러그(CP5)를 비트선 방향으로 공통 접속하는 금속 배선층(250)이 형성되어 있다(도 16 참조, 소스 컨택트 영역(SCA)). 금속 배선층(250)은 소스선 SL의 일부로서 기능한다.
층간 절연막(360) 상에는 금속 배선층(240, 250)을 피복하도록 하여, 층간 절연막(370)이 형성되어 있다. 그리고, 층간 절연막(370) 상에는 금속 배선층(270)이 형성되어 있다. 금속 배선층(270)은 셀렉트 게이트선의 션트 배선으로서 기능하는 것이며, 배선 사이는 등간격으로 되어 있다. 그리고, 층간 절연막(370) 상에는 금속 배선층(270)을 피복하도록 하여, 층간 절연막(380)이 형성되어 있다.
층간 절연막(380) 상에는, 기입용 글로벌 비트선 및 판독용 글로벌 비트선으로서 기능하는 금속 배선층(280, 290)이 형성되고, 또한 층간 절연막(390)이 형성되어 있다.
다음으로, 스티치 영역(SA1)의 단면 구조에 있어서, 도 11, 도 14 및 도 17을 이용하여 설명한다. 도 17은 도 5에 있어서의 17-17선을 따라 취한 단면도이다.
도시하는 바와 같이, p형 웰 영역(200) 내에는 소자 분리 영역(STI)이 형성되어 있다. 그리고, 소자 분리 영역(STI) 상에, 메모리셀 트랜지스터(MT)의 플로팅 게이트(310) 및 컨트롤 게이트(330)가 형성되어 있다. 또한, 해당 스티치 영역(SA1)에 있어서 션트 영역(SA2)을 갖지 않는 셀렉트 게이트선은 다결정 실리콘층(310, 330)이 제거되어 있다(도 11 참조). 즉 스티치 영역(SA1)을 사이에 두고, 셀렉트 게이트선이 분할되어 있다. 션트 영역(SA2)을 갖는 셀렉트 게이트선은 해당 스티치 영역내에 있어서도, 다결정 실리콘층(310, 330)을 포함하는 적층 게이트가 형성되어 있다. 그리고, 그 적층 게이트는 인접하는 셀렉트 게이트선에 대하여 볼록하게 되도록 형성되어 있다(도 17 참조). 또한, 도 14 및 도 17에 도시하는 바와 같이, 션트 영역(SA2)내에 있어서는, 다결정 실리콘층(330) 및 게이트간 절연막(320)이 제거되어, 다결정 실리콘층(310)이 노출되어 있다. 그리고, 해당 영역에 있어서의 다결정 실리콘층(310) 상에 접하도록 하여, 컨택트 플러그(CP3)가 형성되어 있다. 컨택트 플러그(CP3)와 다결정 실리콘층(330) 사이는 절연막(331)에 의해 전기적으로 분리되어 있다(도 14, 도 17 참조). 컨택트 플러그(CP3)는 층간 절연막(350) 표면으로부터, 다결정 실리콘층(310)에 이르도록 하여 형성된다.
층간 절연막(350) 상에는 금속 배선층(230)이 형성되어 있다. 금속 배선층(230)은 대응하는 선택 트랜지스터(ST)의 게이트 전극 상부를 피복하고, 아울러, 해당 선택 트랜지스터에 대응하는 메모리셀 트랜지스터(MT)의 적층 게이트 전극 상부를 피복하도록 연장형성되어 있다(도 17 참조). 그리고, 대응하는 선택 트랜지스터(ST)에 접속된 컨택트 플러그(CP3)에 접속되어 있다. 층간 절연막(350) 상에는, 금속 배선층(230)을 피복하도록 하여 층간 절연막(360)이 형성되어 있다. 층간 절연막(360) 내에는, 금속 배선층(230)에 이르는 컨택트 플러그(CP6)가 형성되고, 층간 절연막(360) 상에는 컨택트 플러그(CP6)와 접속되는 금속 배선층(260)이 형성되어 있다. 금속 배선층(260)도 금속 배선층(230)과 마찬가지로, 대응하는 선택 트랜지스터(ST)의 게이트 전극 상부를 피복하고, 아울러 해당 선택 트랜지스터(ST)에 대응하는 메모리셀 트랜지스터(MT)의 적층 게이트 전극 상부를 피복하도록 연장형성되어 있다(도 17 참조). 층간 절연막(360) 상에는 층간 절연막(370)이 형성되고, 층간 절연막(370) 내에는 금속 배선층(260)에 이르는 컨택트 플러그(CP7)가 형성되어 있다. 도 17에 도시하는 바와 같이, 컨택트 플러그(CP7)는 메모리셀의 중앙부에 위치해 있다. 환언하면, 메모리셀 트랜지스터(MT)의 적층 게이트의 중앙부와, 선택 트랜지스터(ST)의 게이트 전극의 중앙부 사이의 영역 상에 형성되어 있다. 층간 절연막(370) 상에는 컨택트 플러그(CP7)와 접속된 금속 배선층(270)이 형성되어 있다. 도 17에 도시하는 바와 같이, 복수의 금속 배선층(270)은 층간 절연막(370) 상에 등간격으로 배치되어 있다. 그리고, 층간 절연막(37) 상에, 금속 배선층(270)을 피복하도록 하여 층간 절연막(380, 390)이 형성되어 있다.
도 18은 션트 영역(SA2)의 사시도이다. 도시하는 바와 같이, 셀렉트 게이트선을 형성하는 적층 게이트 구조가, 일부 폭넓게 형성되어 있다. 그리고, 폭넓게 형성된 영역의 일부에 있어서의 다결정 실리콘층(330) 및 게이트간 절연막(320)이 제거되어, 다결정 실리콘층(310)이 노출되어 있다. 이 노출된 다결정 실리콘층(310)에 접촉하도록 하여, 컨택트 플러그(CP3)가 형성되어 있다. 또한, 컨택트 플러그(CP3)는 다결정 실리콘층(330)과 전기적으로 분리되어 있다. 즉 다결정 실리콘층(330)은 션트 배선(270)과는 전기적으로 분리되어 있다.
다음으로, 상기 구성의 2Tr 플래시 메모리의 동작에 관하여 설명한다.
〈기입 동작〉
데이터의 기입은 어느 하나의 워드선에 접속된 모든 메모리셀에 대하여 일괄적으로 행해진다. 즉 페이지 일괄 기입이다. 그리고, 메모리셀 트랜지스터(MT)의 플로팅 게이트에 전자를 주입할 것인지의 여부로 "0" 데이터, "1" 데이터를 구분하여 기입한다. 전자의 플로팅 게이트에의 주입은 Fowler-Nordheim(FN) tunneling에 의해 행해진다.
먼저, 도 1에 있어서, CPU(2)로부터 기입 데이터("1", "0")가 입력되고, 이 기입 데이터가 스위치군(90)을 통하여, 기입 회로(50)내의 래치 회로(51) 각각에 입력된다. 래치 회로(51)에 "1" 데이터가 저장되면, 래치 회로(51)의 출력은 고전압측, 즉 0V로 된다. 반대로, "0" 데이터가 저장되면, 래치 회로(51)의 출력은 저 전압측, 즉 VBB(-6V)로 된다. 이들 전압이, 대응하는 기입용 글로벌 비트선 WGBL에 부여된다.
그리고, 기입용 디코더(20)가, 워드선 WL0∼WL(4m-1) 중의 어느 하나를 선택함과 아울러, MOS 트랜지스터(12)를 오프 상태로 한다. 선택 워드선에는 VPP1(10V)이 부여된다. 또한, 기입용 디코더(20)는 모든 셀렉트 게이트선 SG0∼SG(4m-1)에 부전위 VBB를 인가한다. 따라서, 모든 선택 트랜지스터 ST는 오프 상태로 된다.
또한, 기입용 디코더(20)는 선택 워드선을 포함하는 메모리셀 블록(BLK)에 대응하는 셀렉터(SEL)내의 MOS 트랜지스터(13, 16)를 온 상태로 한다. 그 결과, 기입용 글로벌 비트선 WGBL과 로컬 비트선 LBL이 전기적으로 접속된다. 다만, 선택 워드선을 포함하지 않는 메모리셀 블록(BLK)에 대응하는 셀렉터(SEL)내의 MOS 트랜지스터(13, 16)는 오프 상태로 된다. 다른 한편, 컬럼 디코더(40)는 모든 셀렉터(SEL)내의 MOS 트랜지스터(14, 15)를 오프 상태로 한다. 따라서, 판독용 글로벌 비트선 RGBL과 로컬 비트선 LBL은 전기적으로 분리되어 있다. 또한, 기입용 디코더(20)는 메모리셀이 형성되어 있는 p형 웰 영역의 전위 VPW를 VBB로 한다.
상기의 결과, 셀렉터(SEL) 내의 MOS 트랜지스터(13, 16)를 통하여, 기입용 글로벌 비트선으로부터, 선택 워드선을 포함하는 메모리셀 블록(BLK)의 로컬 비트선 LBL에, "1" 데이터 또는 "0" 데이터에 대응하는 전위가 부여된다. 이 전위는 컨택트 플러그(CP2)를 통하여 메모리셀 트랜지스터(MT)의 드레인 영역에 부여된다. 그러면, 선택 워드선 WL에는 VPP1이 인가되고, "1" 데이터를 기입하기 위한 메모리 셀(MC)의 드레인 영역에는 0V가 인가되고, "0" 데이터를 기입하기 위한 메모리셀(MC)의 드레인 영역에는 VBB가 인가된다. 따라서, "1" 데이터를 기입하기 위한 메모리셀(MC)에는 게이트-드레인간의 전위차(10V)가 충분하지는 않으므로, 플로팅 게이트에 전자는 주입되지 않고, 메모리셀(MC)은 부의 임계값을 유지한다. 다른 한편, "0" 데이터를 기입하기 위한 메모리셀(MC)에서는, 게이트-드레인간의 전위차(16V)가 크기 때문에, 플로팅 게이트에 전자가 FN tunneling에 의해 주입된다. 그 결과, 메모리셀의 임계값은 정(正)으로 변화한다.
이상에 의해, 메모리셀에의 기입 동작이 행해진다. 도 19는 일례로서, 워드선 WL0에 접속된 메모리셀(MC)에 데이터를 기입할 때의 양태를 도시한 회로도이다. 한편, 메모리셀 블록(BLK)은 워드선 방향을 따라서 8개 존재하고, 워드선 WL0을 포함하는 8개의 메모리셀 블록(BLK)을, BLK0∼BLK7이라고 부르기로 한다. 또한, 워드선 WL0에 접속된 메모리셀(MC)을, 차례로 MC0∼MC15라고 부르기로 한다.
도시하는 바와 같이, 래치 회로(51) 각각에는 대응하는 메모리셀(MC0∼MC15)에 기입하기 위한 데이터가 저장된다. 그리고, 셀렉터(SEL)에 있어서의 MOS 트랜지스터(13, 16)가 온 상태로 됨으로써, 기입용 글로벌 비트선 WGBL0∼WGBL15의 각각이, 로컬 비트선 LBL0, LBL1에 접속된다. 그 결과, 기입용 데이터에 대응한 전위(0V 또는 VBB)가, 메모리셀(MC0∼MC15)의 드레인 영역에 인가된다. 한편, 메모리셀 블록(BLK0∼BLK7) 이외의 메모리셀 블록은 기입용 글로벌 비트선 WGBL0∼WGBL15로부터 전기적으로 분리되어 있기 때문에, 기입용 글로벌 비트선 WGBL0∼WGBL15으로부터는 보이지 않는다.
그리고, 워드선 WL0에 VPP1이 인가되고, 그 밖의 워드선 WL1∼WL3은 GND로 된다. 그 결과, 워드선 WL0에 접속되어 있는 모든 메모리셀 MC∼MC15에, 래치 회로(51)에 홀딩되어 있는 데이터가 일괄적으로 기입된다.
〈판독 동작〉
데이터의 판독에 있어서는, 어느 하나의 워드선에 접속된 복수의 메모리셀로부터 일괄적으로 판독되는 것이 가능하다. 그리고, 데이터는 각 블록당 1개의 메모리셀(MC)로부터 판독된다.
먼저, 도 1에 있어서, 셀렉트 게이트 디코더(30)가, 셀렉트 게이트선 SG0∼SG(4m-1) 중의 어느 하나를 선택한다. 셀렉트 게이트 디코더(30)는 선택 셀렉트 게이트선에 VPP2(3V)를 인가한다. 비선택 셀렉트 게이트선은 모두 0V로 된다. 따라서, 선택 셀렉트 게이트선에 접속된 선택 트랜지스터(ST)는 온 상태로 되고, 비선택 셀렉트 게이트선에 접속된 선택 트랜지스터(ST)는 오프 상태로 된다. 또한, 기입용 디코더(20)는 모든 워드선 WL0∼WL(4m-1)에 0V를 부여함과 아울러, MOS 트랜지스터(12)를 오프 상태로 한다. 또한, 소스선 드라이버(80)는 소스선의 전위를 0V로 한다. 또한, p형 웰 영역(202)의 전위도 0V로 된다.
또한, 컬럼 디코더(40)는 선택 셀렉트 게이트선을 포함하는 메모리셀 블록(BLK)에 대응하는 셀렉터(SEL)내의 MOS 트랜지스터(14, 15) 중의 어느 하나를 온 상태로 한다. 그 결과, 판독용 글로벌 비트선 RGBL0∼RGBL(n-1)과, 로컬 비트선 LBL0 또는 LBL1이 전기적으로 접속된다. 다만, 선택 워드선을 포함하지 않는 메모리셀 블록(BLK)에 대응하는 셀렉터(SEL)내의 MOS 트랜지스터(14, 15)는 오프 상태 로 된다. 다른 한편, 기입용 디코더(20)는 모든 셀렉터(SEL)내의 MOS 트랜지스터(13, 16)를 오프 상태로 한다. 따라서, 기입용 글로벌 비트선 WGBL과 로컬 비트선 LBL은 전기적으로 분리되어 있다. 또한, 컬럼 디코더(40)는 MOS 트랜지스터(11)를 온 상태로 한다.
상기의 결과, 셀렉터(SEL)내의 MOS 트랜지스터(14) 또는 MOS 트랜지스터(15), 판독용 글로벌 비트선 RGBL0∼RGBL(n-1), 및 컬럼 셀렉터(60)를 통해, 로컬 비트선 LBL0 또는 LBL1이, 센스 앰프(70)에 전기적으로 접속된다.
그리고, 판독용 글로벌 비트선 RGBL0∼RGBL(n-1)에, 예를 들면 1V 정도가 부여된다. 그러면, "1" 데이터가 기입되어 있는 메모리셀(MC)의 메모리셀 트랜지스터(MT)는 임계값 전압이 부(負)이기 때문에, 온 상태로 된다. 따라서, 선택 셀렉터 게이트선에 접속되어 있는 메모리셀(MC)에서는, 판독용 글로벌 비트선 RGBL로부터, 로컬 비트선 LBL, 메모리셀 트랜지스터(MT), 및 선택 트랜지스터(ST)를 통하여, 소스선 SL을 향하여 전류가 흐른다. 다른 한편, "0" 데이터가 기입되어 있는 메모리셀(MC)의 메모리셀 트랜지스터(MT)는 임계값 전압이 정(正)이기 때문에, 오프 상태이다. 따라서, 판독용 글로벌 비트선 RGBL에는 전류는 흐르지 않는다.
이상과 같이 하여, 판독용 글로벌 비트선 RGBL의 전위가 변화하고, 그 변화량을 센스 앰프(70)가 증폭함으로써 판독 동작이 행해진다. 도 20은 일례로서, 워드선 WL0 및 로컬 비트선 LBL0에 접속된 메모리셀(MC)로부터 데이터를 판독할 때의 양태를 도시한 회로도이다. 한편, 메모리셀 블록(BLK)은 워드선 방향을 따라서 8개 존재하고, 워드선 WL0을 포함하는 8개의 메모리셀 블록(BLK)을, BLK0∼BLK7이라 고 부르기로 한다. 또한, 워드선 WL0 및 로컬 비트선 LBL0에 접속된 메모리셀(MC)을, 차례로 MC0∼MC7이라고 부르기로 한다.
도시하는 바와 같이, 셀렉터(SEL)에 있어서의 MOS 트랜지스터(14)가 온 상태로 됨으로써, 판독용 글로벌 비트선 RGBL0∼RGBL7의 각각이, 로컬 비트선 LBL0에 접속된다. 그리고, 판독용 글로벌 비트선 RGBL0∼RGBL7에 1V 정도의 전위가 부여된다. 한편, 메모리셀 블록(BLK0∼BLK7) 이외의 메모리셀 블록은 판독용 글로벌 비트선 RGBL0∼RGBL7로부터 전기적으로 분리되어 있기 때문에, 판독용 글로벌 비트선 RGBL0∼RGBL7으로부터는 보이지 않는다. 또한, 메모리셀 블록(BLK0∼BLK7)에 있어서도, 로컬 비트선 LBL1은 판독용 글로벌 비트선 RGBL0∼RGBL7로부터 전기적으로 분리되어 있기 때문에, 로컬 비트선 LBL1에 접속되어 있는 메모리셀(MC)은 판독용 글로벌 비트선 RGBL0∼RGBL7으로부터는 보이지 않는다.
그리고, 셀렉트 게이트선 SG0에 VPP2가 부여되고, 그 밖의 셀렉트 게이트선 SG1∼SG3에는 0V가 부여된다. 메모리셀(MC0∼MC7) 중에서, "1" 데이터가 기입되어 있는 것에 접속되어 있는 판독용 글로벌 비트선 RGBL에는 전류가 흘러서 전위가 저하된다. 다른 한편, "0" 데이터가 기입되어 있는 메모리셀에 접속되어 있는 판독용 글로벌 비트선 RGBL에는 전류가 흐르지 않고, 전위는 불변이다. 그 결과, 워드선 WL0 및 로컬 비트선 LBL0에 접속되어 있는 모든 메모리셀(MC0∼MC7)로부터, 데이터가 판독된다.
상기의 예에서는, 로컬 비트선(LBL0)에 접속되어 있는 메모리셀로부터 데이터를 판독하는 경우에 관하여 설명하였지만, 로컬 비트선 LBL1에 접속되어 있는 메 모리셀로부터 데이터를 판독하는 경우에는 셀렉터(SEL)내의 MOS 트랜지스터(15)를 온 상태로 하고, MOS 트랜지스터(14)를 오프 상태로 하면 된다.
〈소거 동작〉
데이터의 소거는 웰 영역을 공용하는 모든 메모리셀에 관하여 일괄적으로 행해진다. 따라서, 도 1의 예라면, 메모리셀 어레이(10)에 포함되는 모든 메모리셀이 동시에 소거된다.
도 1에 있어서, 기입용 디코더(20)는 모든 워드선 WL0∼WL(4m-1)의 전위를 VBB로 한다. 또한, p형 웰 영역(202)의 전위는 VPP1로 된다. 그 결과, 메모리셀(MC)의 메모리셀 트랜지스터의 플로팅 게이트로부터 전자가 FN tunneling에 의해 반도체 기판에 인발된다. 그 결과, 모든 메모리셀(MC)의 임계값 전압이 부(負)로 되고, 데이터가 소거된다. 이 때, 모든 셀렉트 게이트선에는 기입용 디코더(20)에 의해, VBB가 인가된다.
상기와 같이, 본 발명의 제1 실시 형태에 따른 플래시 메모리에 따르면, 하기의 효과를 얻을 수 있다.
(1) 플래시 메모리의 동작 속도를 향상할 수 있다(그 1).
이 점에 관하여, 도 21, 도 22를 이용하여 설명한다. 도 21, 도 22는 메모리셀의 단면도를 모식적으로 도시한 것이고, 도 21은 종래예, 도 22는 본 실시 형태에 따른 구조이다.
도 21에 도시한 바와 같이, 종래 구조이라면, 선택 트랜지스터(ST)는 다결정 실리콘층(310, 330)의 다층 게이트 구조를 갖고 있으며, 다결정 실리콘층(310, 330)은 전기적으로 접속되어 있다. 그리고, 선택 트랜지스터(ST)에 인접하는 메모리셀 트랜지스터(MT)의 제어 게이트(CG)는 선택 트랜지스터(ST)의 다결정 실리콘층(310, 330), 및 플로팅 게이트(FG) 사이에 각각 기생 용량 Ccs, Csc, Ccf를 갖는다.
이에 비하여, 본 실시 형태에 따른 구성이라면, 도 22에 도시한 바와 같이, 선택 트랜지스터(ST)는 종래와 마찬가지로 다층 게이트 구조를 갖고 있지만, 다결정 실리콘층(310, 330)은 분리되어 있으며, 다결정 실리콘층(330)은 전기적으로 플로팅의 상태로 되어 있다. 그리고, 선택 트랜지스터(ST)에 인접하는 메모리셀 트랜지스터(MT)의 제어 게이트(CG)는 선택 트랜지스터(ST)의 다결정 실리콘층(310, 330), 및 플로팅 게이트(FG) 사이에 각각 기생 용량 Ccs, Csc, Ccf를 갖는다. 도한, 선택 트랜지스터(ST)의 다결정 실리콘층(310, 330) 사이에도 기생 용량 Cfs이 존재한다.
그러면, 판독시 등에 있어서 셀렉트 게이트선에 전압이 부여된 경우, 종래 구조에서는 선택 트랜지스터(ST)의 다결정 실리콘층(330, 310)의 양쪽에 전압이 부여된다. 따라서, 메모리셀 트랜지스터(MT)의 제어 게이트(CG)는 선택 트랜지스터(ST)의 다결정 실리콘층(330, 310)과의 사이에서, 직접 커플링의 영향을 받는다.
그러나, 본 실시 형태에서는, 선택 트랜지스터(ST)의 다결정 실리콘층(330)은 플로팅의 상태이다. 따라서, 메모리셀 트랜지스터(MT)의 제어 게이트(CG)가 직접 받는 커플링의 영향은 선택 트랜지스터(ST)의 다결정 실리콘층(310)만으로부터이다. 물론, 선택 트랜지스터(ST)의 다결정 실리콘층(330)으로부터도 영향은 받지 만, 그 정도는 작다. 왜냐하면, 선택 트랜지스터(ST)의 다결정 실리콘층(310)과의 커플링에 의해 선택 트랜지스터(ST)의 다결정 실리콘층(330)의 전위가 변동되고, 그 변동에 따른 커플링을 받을 뿐이기 때문이다. 즉 선택 트랜지스터(ST)의 다결정 실리콘층(330)으로부터의 커플링이란 선택 트랜지스터(ST)의 다결정 실리콘층(310)으로부터의 커플링의 영향을 간접적으로 받는 것이라고 할 수 있다. 따라서, 종래와 같이, 전위가 변동하는 다결정 실리콘층(330)에 의한 커플링의 경우와 비교하여, 제어 게이트(CG)의 전위 변동은 작아진다.
그리고, 플로팅 게이트(FG)의 전위는 제어 게이트(CG)와의 커플링에 따라서 변동한다. 상기와 같이, 본 실시 형태에서는, 종래에 비하여, 셀렉트 게이트와의 커플링에 의한 제어 게이트(CG)의 전위 변동이 작기 때문에, 제어 게이트와의 커플링에 의한 플로팅 게이트의 전위 변동도 작게 할 수 있다.
도 23은 셀렉트 게이트선, 제어 게이트, 및 플로팅 게이트의 전위 변동을 도시한 타이밍차트이다. 제어 게이트의 전위는 셀렉트 게이트선의 전위가 변동하면, 그 커플링에 의해 변동한다. 그러나, 본 실시 형태에 따른 구성이라면, 커플링의 영향을 종래보다도 작게 할 수 있기 때문에, 종래보다도 단시간에 제어 게이트의 전위가 확정된다. 도 23에 도시한 바와 같이, 종래 구조에서는 커플링의 영향이 크기 때문에, 시각 t1에서 셀렉트 게이트의 전위가 변동했다고 하면, 시각 t3에서 제어 게이트의 전위가 확정된다. 그러나, 본 실시 형태에 따른 구성이라면, 커플링의 영향이 종래보다도 작기 때문에, 제어 게이트의 전위는 시각 t3보다 빠른 시각 t2에서 확정된다. 플로팅 게이트의 전위도 동일하고, 본 실시 형태에서는 시각 t2에서 확정된다.
실제로 기입 또는 판독 동작을 개시함에 있어서는, 상기 커플링의 영향이 수습되어 전위를 확정시킬 필요가 있다. 이 점, 본 실시 형태에 따른 구성이라면, 제어 게이트 및 플로팅 게이트의 전위를 종래보다도 빨리 확정시킬 수 있으며, 기입 또는 판독 동작을 종래보다도 신속히 개시할 수 있다. 따라서, 플래시 메모리의 동작 속도를 향상시킬 수 있다.
한편, 도 22에서는 도시하고 있지 않지만, 선택 트랜지스터(ST)의 다결정 실리콘층(310, 330)과, 플로팅 게이트 사이에도, 기생 용량 C(FG-SG)이 존재한다. 그리고 플로팅 게이트는 이들 기생 용량 C(FG-SG)에 의한 커플링에 의해서도 영향을 받는다. 따라서, 판독시에 있어서는, 도 23에 도시한 바와 같이, 플로팅 게이트의 전위는 SG=0V의 시점에 있어서의 전위로는 돌아가지 않는다. 그러나, 이 현상은 "0" 데이터를 보유하는 메모리셀에 대해서도, "1" 데이터를 보유하는 메모리셀에 대해서도 마찬가지로 발생하기 때문에, 실제 동작상, 문제되지 않는다. 다만, 본 실시 형태이라면, 제어 게이트(CG)의 전위가 확정된 후에는 플로팅 게이트(FG)는 선택 트랜지스터(ST)의 다결정 실리콘층(310)만과의 커플링의 영향을 받는다(도 21의 경우에는 다결정 실리콘층(330)과의 커플링의 영향도 함께 받는다). 즉 본 발명에 따른 구성에 따르면, C(FG-SG)를 종래보다도 작게 할 수 있다. 따라서, SG=0V일 때의 플로팅 게이트(FG)의 전위와, SG가 선택되어 플로팅 게이트(FG)의 전위가 확정되었을 때의 전위간의 전위차는 종래보다도 작아진다.
또한, 상기와 같이, 셀렉트 게이트선의 전위 변동의 플로팅 게이트(FG)에 대 한 영향이 작기 때문에, 전압 윈도우 폭을 작게 할 수 있다. 이 점에 관하여 도 24를 이용하여 설명한다. 도 24는 "0" 데이터 및 "1" 데이터를 보유하는 메모리셀의 플로팅 게이트의 전위 관계를, 종래예 및 본 실시 형태에 관하여 도시한 것이다. 한편, 도면에서 SA 판정 임계값이란 센스 앰프에 있어서, "0" 데이터인가 "1" 데이터인가를 판정하기 위한 임계값 전압을 말한다.
셀렉트 게이트선 SG에 부여되는 전위는 통상 3V 정도가지만, 이 전위는 반드시 일정한 것은 아니고, 여러가지 요인에 의해 변동하는 경우가 있다. 이하에서는, 셀렉트 게이트선 SG에 부여되는 전위가 2∼3V로 변동하는 경우에 관하여 설명한다. 당연하지만, SG=3V인 경우인 쪽이, SG=2V인 경우에 비하여, 플로팅 게이트가 받는 커플링의 영향에 의한 정도는 크다. 즉 도 24에 도시한 바와 같이, 플로팅 게이트 (FG)의 전위는 SG=0V인 경우에 비하여, SG=2V, 3V의 순으로 크게 변동한다. 그러나, 본 실시 형태에 따른 구조이라면, 그 변동폭은 종래예보다도 작다. 이것은 상술한 바와 같다.
그런데, 데이터의 기입 및 소거시에 있어서는, 오기입 및 오판독을 방지하기 위하여 셀렉트 게이트선의 전위 변동을 고려한 마진을 확보하면서, 전자의 주입/방출을 행해야만 한다. 예를 들면, "1" 데이터를 홀딩하고 있는 메모리셀은 SG=2V에서 온 상태로 되어야만 하고, "0" 데이터를 홀딩하고 있는 메모리셀은 SG=3V에서도 오프 상태로 되어야만 한다. 이 전압 범위를 "판독시의 전압 윈도우"라고 부른다. 이상의 판독시의 전압 윈도우를 실현하고자 했을 때의, SG=0V에 있어서의 "0" 기입된 메모리셀의 플로팅 게이트(FG)의 전위와, "1" 기입된 메모리셀의 플로팅 게이트 (FG)의 전위간의 전위차를, "실제의 전압 윈도우"라고 부른다.
그러면, 판독시의 전압 윈도우는 예를 들면 플래시 메모리의 사양 등에 따라서 결정되기 때문에, 종래 구성의 판독시의 전압 윈도우(ΔVread1)와, 본 실시 형태에 따른 판독시의 전압 윈도우 폭(ΔVread2)은 사양이 동일하다면 동일한 전위차로 된다. 그러나, 동일한 판독시의 전압 윈도우를 실현하고자 하면, 종래예이라면, 셀렉트 게이트선의 전위 변동에 따른 플로팅 게이트의 전위 변동이 크기 때문에, 실제의 전압 윈도우(ΔVwin2)가 커진다. 그러나, 본 실시 형태에서는, 플로팅 게이트의 전위는 셀렉트 게이트의 전위 변동의 영향을 받기 어렵다. 따라서, 실제의 전압 윈도우(ΔVwin1)를 종래보다도 작게 할 수 있다. 이것은 기입 시간의 단축화로 이어짐과 아울러, 전압 인가에 의해 받는 메모리셀의 대미지를 저감할 수 있다.
또한, 선택 트랜지스터(ST)의 제2 다결정 실리콘층(330)은 셀렉트 게이트선으로서는 기능하지 않고, 다결정 실리콘층(310)이 실질적으로 셀렉트 게이트선으로서 기능한다. 그리고, 디코더 회로로부터 부여되는 로우 선택 신호는 다결정 실리콘층(310)에 의해 전달된다,
(2) 판독 동작 신뢰성을 향상할 수 있다(그 1).
본 실시 형태에 따른 구성이라면, 셀렉트 게이트선 SG의 션트 배선으로서 금속 배선층(270)이 형성되어 있다. 즉 금속 재료를 이용한, 저저항의 금속 배선층(270)에 의해 로우 선택 신호를 전달한다. 따라서, 선택 트랜지스터의 동작 속도를 향상할 수 있다.
(3) 판독 동작 신뢰성을 향상할 수 있다(그 2).
또한, 금속 배선층(270)은 등간격으로 배치되어 있다. 따라서, 인접하는 금속 배선층(270)간의 커플링 용량을 저감할 수 있다. 따라서, 선택 트랜지스터(ST)의 동작 속도를 향상할 수 있으며, 그 결과, 플래시 메모리의 판독 동작 신뢰성을 향상할 수 있다.
(4) 판독 동작 신뢰성을 향상할 수 있다(그 3).
또한, 본 실시 형태에 따른 구성이라면, 도 6 및 도 7에 도시한 바와 같이, 비트선 방향으로 분리된 복수의 금속 배선층(210)(소스선의 일부)를, 그 상층의 금속 배선층(250)(소스선의 일부)에 의해 공통 접속하고 있다. 따라서, 금속 배선층(210)은 비트선 방향으로 전부가 전기적으로 접속되므로, 소스선 SL의 저항값을 저감할 수 있다.
판독시에 있어서 소스선 SL에는 0V가 인가된다. 이 점, 소스선의 저항값이 높으면, 소스선의 전위가 상승하게 된다. 그 결과, 메모리셀에 큰 판독 전류를 흘리는 것이 곤란하였다.
그러나, 본 실시 형태이라면, 소스선의 저항이 낮기 때문에, 소스선의 전위의 상승을 억제할 수 있다. 따라서, 큰 판독 전류를 흘릴 수가 있다. 그 결과, 플래시 메모리의 판독 동작 신뢰성을 향상할 수 있다.
(5) 제조 프로세스가 용이해진다(그 1).
본 실시 형태에서는, 스티치 영역(SA1)에 있어서, 션트 배선(270)과 셀렉트 게이트선 SG을 접속하기 위하여, 금속 배선층(230, 260)을 형성하고 있다.
작은 면적의 고립 패턴으로 형성된 금속 배선층은 배선 가공을 행할 때 등에 비산되거나 하는 경우가 많아, 프로세스의 불안정을 초래하고, 수율 저하의 원인으로 된다.
이 점, 본 실시 형태에 따른 구성이라면, 도 6 및 도 7에 도시한 바와 같이, 금속 배선층(230, 260)은 셀렉트 게이트선 상으로부터, 메모리셀 트랜지스터의 컨트롤 게이트 상에 걸쳐서 연장형성되어 있다. 즉 고립 패턴으로 되는 금속 배선층(230, 260)을, 비트선 방향으로 연장함으로써, 그 면적을 증가시키고 있다. 따라서, 가공시에 금속 배선층(230, 260)이 소실되는 것을 억제할 수 있으며, 제조 프로세스 신뢰성을 향상할 수 있다.
또한, 본 실시 형태에 따른 구성이라면, 금속 배선층(230, 260)의 면적을 증가시키기 위하여, 워드선 방향이 아니라 비트선 방향으로 금속 배선층(230, 260)을 연장하고 있다. 따라서, 메모리셀 어레이(10)의 면적이 증대되는 것을 방지할 수 있다.
또한, 본 효과는 본 실시 형태와 같이 인접하는 메모리셀(MC)이 비트선 컨택트를 공유하는 경우에 현저하게 얻어진다. 이것은 금속 배선층(230, 260)을 비트선 방향에서 아울러 인접하는 컨트롤 게이트 방향으로 연장하고 있기 때문이다. 따라서, 인접하는 금속 배선층(230)끼리, 또는 금속 배선층(260)끼리가 쇼트되게 되는 것을 억제할 수 있다. 이상의 결과, 제조 프로세스를 용이하게 할 수 있다.
(6) 제조 프로세스가 용이해진다(그 2).
본 실시 형태이라면, 소스 컨택트 영역(SCA)에도 더미의 메모리셀이 형성되 어 있다. 이 더미의 메모리셀은 제1 소자 영역군(AA1)내의 메모리셀(MC)과 동일한 패턴을 갖고 있다. 즉 소스 컨택트 영역(SCA)에 및 제1 소자 영역군(AA1)에 있어서는, 일정한 규칙성이 확보되어 있다. 또한, 스티치 영역(SA1)내에 있어서도, 셀렉트 게이트선 및 워드선이 형성되어 있다. 즉 스티치 영역(SA1)에 있어서도, 메모리셀(MC)과 동일한 패턴의 다결정 실리콘막(310), 게이트간 절연막(320), 및 다결정 실리콘막(330)이 형성되어 있다. 따라서, 메모리셀 어레이내에 있어서는, 균일한 규칙성이 확보되어 있다. 그 규칙성은 소스 컨택트 영역(SCA)이나 스티치 영역(SA1)에서 흐트러지지 않는다. 따라서, 메모리셀 어레이내에 있어서의 각 층의 가공을, 불필요한 면적 증가를 초래하지 않고 용이하게 할 수 있으며, 제조 프로세스의 용이화에 기여한다.
(7) 제조 프로세스가 용이해진다(그 3).
본 실시 형태이라면, 복수의 금속 배선층(120)을 접속하는 금속 배선층(250)은 로컬 비트선(240)과 동일 레벨로 형성되고, 아울러 로컬 비트선과 동일한 패턴을 갖고 있다(도 7 참조). 따라서, 로컬 비트선이 형성되는 레벨의 금속 배선층의 규칙성은 소스 컨택트 영역에 있어서도 흐트러지지 않는다. 그리고, 금속 배선층(240, 250)을 동일한 리소그래피 공정으로 패터닝할 수 있다. 따라서, 소스선으로 되는 금속 배선층(250)의 가공을, 불필요한 면적 증가를 초래하지 않고 용이하게 할 수 있으며, 아울러 용이하게 금속 배선층(250)을 비트선 방향으로 접속할 수 있다.
(8) 플래시 메모리의 동작 속도를 향상할 수 있다(그 2).
본 실시 형태에 따른 구성이라면, 비트선이 로컬 비트선과 글로벌 비트선(판독용 글로벌 비트선, 기입용 글로벌 비트선)으로 계층화되어 있다.
기입시에 있어서는, 선택 메모리셀이 접속된 로컬 비트선(LBL)만이, 기입용 글로벌 비트선 WGBL에 접속되고, 선택 메모리셀이 접속되지 않은 로컬 비트선 LBL은 셀렉터(SEL)에 의해 기입용 글로벌 비트선 WGBL로부터 전기적으로 분리되어 있다. 따라서, 선택 메모리셀이 접속되지 않은 로컬 비트선에 접속되는 메모리셀은 그 전부가 기입용 글로벌 비트선으로부터는 보이지 않는다. 즉 선택 메모리셀과 동일 열에 있으며, 아울러 선택 메모리셀이 접속되는 로컬 비트선과는 상이한 로컬 비트선 LBL에 접속된 비선택 메모리셀은 기입용 글로벌 비트선의 기생 용량의 원인으로는 되지 않는다. 따라서, 기입용 글로벌 비트선의 기생 용량을 대폭적으로 삭감할 수 있다.
판독시에 있어서도 마찬가지이다라고 할 수 있다. 따라서, 기입용 글로벌 비트선 및 판독용 글로벌 비트선의 기생 용량을 삭감할 수 있는 결과, 플래시 메모리의 동작 속도를 향상할 수 있다.
(9) 판독 속도를 향상할 수 있다(그 1).
2Tr 플래시 메모리에 있어서는, 기입시에는 "0" 기입시의 예를 들면 -6V 등, 비교적 높은 전압을 취급할 필요가 있다. 이 요구를 만족하기 위해서는, 게이트 절연막이 두꺼운, 고내압의 MOS 트랜지스터를 사용해야만 한다. 다른 한편, 판독시에 취급되는 전압은 기입시에 비하여 낮다. 따라서, 판독 동작만을 고려하면, 게이트 절연막이 얇은 저내압의 MOS 트랜지스터를 사용할 수 있다. 그리고, 동작 속도의 관점에서는, 저내압의 MOS 트랜지스터를 이용하는 것이 바람직하다.
이 점, 본 실시 형태에 따른 구성이라면, 로컬 비트선이 기입용 글로벌 비트선과 판독용 글로벌 비트선에 접속되어 있다. 그리고, 메모리셀은 기입용 글로벌 비트선을 통해 래치 회로(51)에 접속되고, 판독용 글로벌 비트선을 통해 센스 앰프(70)에 접속되어 있다. 즉 기입시의 신호 경로와, 판독시의 신호 경로가 상이하다. 따라서, 판독시의 신호 경로에 있어서는, 기입시에 사용하는 고전압 대책을 고려할 필요가 없다. 따라서, 판독시의 경로에는 저내압의 MOS 트랜지스터(예를 들면 MOS 트랜지스터(11))를 사용할 수 있다. 따라서, 판독 동작 속도를 향상할 수 있다.
(10) 기입 동작의 신뢰성을 향상할 수 있다.
상기 (8)에서 설명한 바와 같이, 비트선이 계층화되어 있다. 특히 기입 경로에 대하여 주목하면, 1개의 기입용 글로벌 비트선에 복수의 로컬 비트선이 접속되어 있다. 그리고, 기입시에 있어서는, 선택 메모리셀을 포함하는 1개의 로컬 비트선만이 기입용 글로벌 비트선에 전기적으로 접속되고, 그 밖의 로컬 비트선은 기입용 글로벌 비트선으로부터 전기적으로 분리된다. 따라서, 선택 메모리셀이 접속되지 않은 로컬 비트선에는 래치 회로로부터의 기입 데이터에 따른 전압은 인가되지 않는다. 따라서, 이들 로컬 비트선에 접속되어 있는 메모리셀에의 오기입의 발생을 효과적으로 방지할 수 있으며, 기입 동작의 신뢰성을 향상할 수 있으므로, 오기입이 발생하기 어렵다.
다음으로, 본 발명의 제2 실시 형태에 따른 반도체 기억 장치에 관하여 도 25를 이용하여 설명한다. 도 25는 본 실시 형태에 따른 시스템 LSI의 블록도이다. 본 실시 형태는 상기 제1 실시 형태를 3Tr-NAND형 플래시 메모리에 적용한 것이다. 이하에서는, 상기 제1 실시 형태와 상이한 점에 대해서만 설명한다.
도시하는 바와 같이, 본 실시 형태에 따른 시스템 LSI(1)는 상기 제1 실시 형태에서 설명한 도 1의 구성에 있어서, 기입용 디코더(20) 및 셀렉트 게이트 디코더(30)를 없애고, 로우 디코더(130)를 형성한 것이다.
도 26은 메모리셀 어레이(10)의 회로도이다. 도시하는 바와 같이, 메모리셀 어레이(10)는 매트릭스 형상으로 배치된 복수개((m+1)×(n+1)개, 다만 m, n은 자연수)의 메모리셀(MC)을 갖고 있다. 메모리셀(MC) 각각은 서로 전류 경로가 직렬 접속된 메모리셀 트랜지스터(MT)와 선택 트랜지스터(ST1, ST2)를 갖고 있다. 그리고, 메모리셀 트랜지스터(MT)의 전류 경로는 선택 트랜지스터(ST1, ST2)의 전류 경로 사이에 접속되어 있다. 메모리셀 트랜지스터(MT)는 반도체 기판 상에 게이트 절연막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트 상에 게이트간 절연막을 개재하여 형성된 컨트롤 게이트를 갖는 적층 게이트 구조를 구비하고 있다. 또한, 선택 트랜지스터(ST1, ST2)도, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 제1 다결정 실리콘층과, 제1 다결정 실리콘층상에 게이트간 절연막을 개재하여 형성된 제2 다결정 실리콘층을 포함하는 다층 게이트 구조를 갖고 있다. 그리고, 선택 트랜지스터(ST1)의 소스 영역이 메모리셀 트랜지스터(MT)의 드레인 영역에 접속되고, 메모리셀 트랜지스터(MT)의 소스 영역이, 선택 트랜지스터(ST2)의 드레인 영역에 접속되어 있다. 또한, 열방향으로 인접하는 메모리셀(MC)끼리는 선택 트랜지스터(ST1)의 드레인 영역, 또는 선택 트랜지스터(ST2)의 소스 영역을 공유하고 있다.
동일 행에 있는 메모리셀(MC)의 메모리셀 트랜지스터(MT)의 제어 게이트는 워드선 WL0∼WLm 중의 어느 하나에 공통 접속되고, 동일 행에 있는 메모리셀의 선택 트랜지스터(ST1)의 게이트는 셀렉트 게이트선 SGD0∼SGDm 중의 어느 하나에 접속되고, 선택 트랜지스터(ST2)의 게이트는 세렉트 게이트선 SGD0∼SGDm 중의 어느 하나에 접속되어 있다. 또한, 동일 열에 있는 메모리셀(MC)의 선택 트랜지스터(ST1)의 드레인 영역은 비트선 BL0∼BLn 중의 어느 하나에 공통 접속되어 있다. 비트선 BL0∼BLn은 각각 대응하는 래치 회로(51)에 접속되어 있다. 그리고, 메모리셀(MC)의 선택 트랜지스터(ST2)의 소스 영역은 소스선(SL)에 공통 접속되고, 소스선 드라이버(80)에 접속되어 있다.
로우 디코더(130)는 로우 어드레스 신호를 디코드하여, 로우 어드레스 디코드 신호를 얻는다. 그리고, 로우 어드레스 디코드 신호에 의거하여, 워드선 및 셀렉트 게이트선을 선택한다.
전압 발생 회로(120)는 외부로부터 입력되는 전압 Vcc1에 의거하여, 복수의 내부 전압을 생성한다. 전압 발생 회로는 정(正)의 차지 펌프 회로를 구비하고 있으며, 정전압 VPP2(예를 들면 3V), VPP3(예를 들면 18V), VPP4(예를 들면 4.4V)를 생성한다.
기입 회로(50)는 기입 데이터를 래치한다. 상술한 바와 같이 기입 회로(50)는 비트선마다 형성된 래치 회로(51)를 구비하고 있다. 도 27은 래치 회로(51)의 한 구성예를 도시한 회로도이다. 도시하는 바와 같이, 래치 회로(51)는 제1 실시 형태에서 설명한 바와 같지만, 인버터(52, 53)의 고전압측의 전원 전압은 VPP2(3V)이고, 저전압측의 전원 전압은 0V이다.
다음으로, 상기 3Tr-NAND형 플래시 메모리(3)가 구비하는 메모리셀 어레이(10)의 평면 구조에 관하여, 도 28 내지 도 31을 이용하여 설명한다. 도 28은 메모리셀 어레이(10)의 일부 영역의 평면도이다. 또한, 도 28 내지 도 31은 소자 영역, 워드선, 및 셀렉트 게이트선에 더하여, 각각 제1층 내지 제3층째의 금속 배선층의 평면 패턴을 도시한 평면도이고, 도시하는 영역은 도 28에 대응해 있다. 본 실시 형태에 따른 평면 구성은 상기 제1 실시 형태에서 설명한 구성에 있어서, 셀렉트 게이트선(SGD)와, 셀렉트 게이트선(SGD)에 관한 션트 영역(SA3) 및 션트 배선(271)을 형성한 것이다. 이하에서는, 제1 실시 형태와 상이한 점에 관하여 설명한다.
도 28 내지 도 31에 도시한 바와 같이, p형 웰 영역(200) 내에, 제1 방향을 따른 스트라이프 형상의 소자 영역(AA)이, 제1 방향에 직교하는 제2 방향을 따라서 복수개 형성되어 있다. 그리고, 복수의 소자 영역(AA)을 가로지르도록, 제2 방향을 따른 스트라이프 형상의 워드선 WL0∼WLm 및 셀렉트 게이트선 SGD0∼SGDm, SGS0∼SGSm이 형성되어 있다. 그리고, 워드선 WL0∼WLm과 소자 영역(AA)이 교차하는 영역에는, 메모리셀 트랜지스터(MT)가 형성되고, 셀렉트 게이트선 SGD0∼SGDm과 소자 영역(AA)이 교차하는 영역에는 선택 트랜지스터(ST1)가 형성되고, 셀렉트 게이트선 SGD0∼SGm과 소자 영역(AA)이 교차하는 영역에는 선택 트랜지스터(ST2)가 형 성되어 있다. 또한, 워드선 WL0∼WLm과 소자 영역(AA)이 교차하는 영역에는 메모리셀 트랜지스터(MT)마다 분리된 플로팅 게이트(도시 생략)가 형성되어 있다. 한편, 워드선 WL0∼WLm 각각은 각각 셀렉트 게이트선 SGD0∼SGDm과 셀렉트 게이트선 SGS0∼SGSm 사이에 끼워지도록 하여 배치되어 있다. 또한, 인접하는 메모리셀(MC)끼리는 셀렉트 게이트선(SGD) 또는 (SGD)끼리가 서로 이웃해 있다.
스티치 영역(SA1)에 있어서, 셀렉트 게이트선 SGD0∼SGDm, SGS0∼SGSm은 그 일부에 폭넓게 형성되어 있다. 특히, 인접하는 셀렉트 게이트선측에 볼록하게 되도록 형성되어 있다. 셀렉트 게이트선 SGS에 관한 이 영역을, 이후 션트 영역(SA2)이라 부르고, 게이트선 SGD에 관한 이 영역을, 이후 션트 영역(SA3)이라 부르기로 한다. 션트 영역(SA3, SA2)은 셀렉트 게이트선 SGD0∼SGDm, SGS0∼SGSm에 대하여 번갈아 형성되어 있다. 즉 어떤 스티치 영역(SA1)에 있어서는, 셀렉트 게이트선 SGD0, SGS0, SGD2, SGS2, SGD4, SGS4…에 관하여 션트 영역(SA3, SA2)이 형성되고, 해당 스티치 영역에 인접하는 다른 스티치 영역(SA1)에 있어서는, 셀렉트 게이트선 SGD1, SGS1, SGD3, SGS3, SGD5, SGS5…에 관하여 션트 영역(SA3, SA2)이 형성되어 있다. 그리고, 션트 영역(SA2, SA3)이 형성되지 않은 셀렉트 게이트선은 해당 스티치 영역(SA1)에 있어서 그 일부가 제거되어 있다.
다음으로, 도 28 및 도 29를 이용하여, 워드선 및 셀렉트 게이트선 상에 존재하는 1층째의 금속 배선층의 패턴에 관하여 설명한다. 한편, 도 29에 있어서는, 사선을 붙인 영역이, 1층째의 금속 배선층이다.
도시하는 바와 같이, 인접하는 셀렉트 게이트선 SGS 사이(SGS0∼SGS1 사이, SGS2∼SGS3 사이, …)에는 각각 제2 방향을 따른 스트라이프 형상의 금속 배선층(210)이 형성되어 있다. 금속 배선층(210)은 소스선 SL의 일부로 되는 것이다. 금속 배선층(210)의 길이 방향(제2 방향)은 스티치 영역(SA1)으로 분리되어 있다. 즉 제2 소자 영역군(AAG2)마다 독립된 형상을 갖고 있다. 그리고, 금속 배선층(210)은 선택 트랜지스터(ST)의 소스 영역과 컨택트 플러그(CP1)에 의해 접속되어 있다. 또한, 제1 소자 영역군(AAG1)내의 선택 트랜지스터(ST1)의 드레인 영역 상에는, 섬형상의 패턴의 금속 배선층(220)이 형성되어 있다. 각 금속 배선층(220)은 서로 분리되어 있으며, 대응하는 선택 트랜지스터(ST1)의 드레인 영역과 컨택트 플러그(CP2)에 의해 접속되어 있다. 따라서, 제2 방향을 따라서 배열된 복수의 금속 배선층(220)군과, 제2 방향을 따른 스트라이프 형상의 금속 배선층(210)이, 제1 방향을 따라서 번갈아 배치된 모양으로 되어 있다. 또한, 션트 영역(SA2) 상에는 섬형상의 패턴의 금속 배선층(230)이 형성되고, 션트 영역(SA3) 상에는 섬형상의 패턴의 금속 배선층(231)이 형성되어 있다. 그리고, 대응하는 셀렉트 게이트선 SGS의 션트 영역(SA2)과, 금속 배선층(230)이, 컨택트 플러그(CP3)에 의해 형성되어 있다. 또한, 대응하는 셀렉트 게이트선(SGD)의 션트 영역(SA3)과, 금속 배선층(231)이, 컨택트 플러그(CP8)에 의해 접속되어 있다. 금속 배선층(230, 231)은 제1 방향을 따라서는, 대응하는 셀렉트 게이트선 SG의 상부로부터 대응하는 워드선 WL의 상부에 걸쳐서 연장형성되어 있다.
다음으로, 도 28 및 도 30을 이용하여, 1층째의 금속 배선층(210, 220, 230, 231) 상에 존재하는 2층째의 금속 배선층의 패턴에 관하여 설명한다. 한편, 도 30 에 있어서는, 사선을 부여한 영역이, 2층째의 금속 배선층이다.
도시하는 바와 같이, 제1 소자 영역군(AAG1)내에 있어서는, 소자 영역(AA) 상에, 제1 방향을 따른 스트라이프 형상의 금속 배선층(240)이 형성되어 있다. 금속 배선층(240)은 비트선 BL0∼BLn으로서 기능하는 것이며, 컨택트 플러그(CP4)에 의해, 제1층째의 금속 배선층(220)과 접속되어 있다. 또한, 소스 컨택트 영역(SCA)에 있어서도, 금속 배선층(240)과 동일한 패턴의 금속 배선층(250)이 형성되어 있다. 따라서, 금속 배선층(250)의 선폭은 금속 배선층(240)과 동일하다. 그리고 금속 배선층(250)은 소스선 SL의 일부로서 기능하는 것이며, 컨택트 플러그(CP5)에 의해, 제1층째의 금속 배선층(210)과 접속되어 있다. 또한, 스티치 영역(SA1)에 있어서는, 섬형상의 패턴의 금속 배선층(260, 261)이 형성되어 있다. 금속 배선층(260, 261)은 각각 제1층째의 금속 배선층(230, 231)에 대응하여 형성되어 있으며, 그 형상은 금속 배선층(230, 231)과 대략 동일한 패턴을 갖고 있으며, 금속 배선층(230, 231)과 각각 오버랩되어 있다. 또한, 금속 배선층(260)은 컨택트 플러그(CP6)에 의해 금속 배선층(230)과 접속되고, 금속 배선층(261)은 컨택트 플러그(CP9)에 의해 금속 배선층(231)과 접속되어 있다. 한편, 도 28 및 도 30에서는, 컨택트 플러그(CP6, CP9)는 워드선 WL의 바로 위에 위치해 있지만, 금속 배선층(230)과 (260) 및 금속 배선층(231)과 (261)을 접속할 수 있는 위치이라면 한정되지 않는다.
다음으로, 도 28 및 도 31을 이용하여, 2층째의 금속 배선층(240, 250, 260, 261) 상에 존재하는 3층째의 금속 배선층의 패턴에 관하여 설명한다. 한편, 도 3 에 있어서는 사선을 붙인 영역이 3층째의 금속 배선층이다.
도시하는 바와 같이, 제2방향을 따른 스트라이프 형상의 금속 배선층(270, 271)이 형성되어 있다. 금속 배선층(270, 271)은 1세트의 워드선 및 셀렉트 게이트선마다(WL0과 SGS0, SGD0의 1세트, WL1과 SGS1, SGD1의 1세트, …마다) 형성되어 있다. 그리고, 금속 배선층(270)은 대응하는 셀렉트 게이트선에 전기적으로 접속되어 있는 제2층째의 금속 배선층(260)과, 컨택트 플러그(CP7)에 의해 접속되어 있다. 또한, 금속 배선층(271)은 대응하는 셀렉트 게이트선에 전기적으로 접속되어 있는 제2층째의 금속 배선층(261)과, 컨택트 플러그(CP10)에 의해 접속되어 있다. 즉 각 금속 배선층(260)은 셀렉트 게이트선 SGS0∼SGSm의 션트 배선으로서 기능하고, 각 금속 배선층(261)은 셀렉트 게이트선 SGD0∼SGDm의 션트 배선으로서 기능한다. 한편, 도 31에서는, 금속 배선층(270, 271)은 등간격은 아니지만, 기생 용량의 관점에서는, 등간격으로 배치하는 것이 바람직하다. 그리고, 금속 배선층(270, 271)은 제2 방향으로 인접하는 제2 소자 영역군(AAG2) 사이에서 공통 접속되어 있다.
다음으로, 상기 구성의 플래시 메모리의 단면 구조에 관하여 설명한다. 워드선 방향을 따른 단면 구조는 상기 제1 실시 형태와 거의 동일하므로, 이하에서는, 비트선 방향을 따른 단면 구조에 관하여, 도 32 내지 도 34를 이용하여 설명한다. 도 32 내지 도 34는 각각 도 28에 있어서의 32-32선 방향, 33-33선 방향, 및 34-34선 방향을 따른 단면도이다.
먼저, 도 32 및 도 33을 이용하여 제2 소자 영역군(AAG2)의 단면 구조에 관 하여 설명한다. 도시하는 바와 같이, p형 웰 영역(200)의 소자 영역(AA) 상에, 게이트 절연막(300)을 개재하여, 메모리셀 트랜지스터(MT) 및 선택 트랜지스터(ST1, ST2)의 게이트 전극이 형성되어 있다. 메모리셀 트랜지스터(MT) 및 선택 트랜지스터(ST1, ST2)의 게이트 전극은 제1 실시 형태와 마찬가지로, 게이트 절연막(300) 상에 형성된 다결정 실리콘층(310), 다결정 실리콘층(310) 상에 형성된 게이트간 절연막(320), 및 게이트간 절연막(320) 상에 형성된 다결정 실리콘층(330)을 갖고 있다.
메모리셀 트랜지스터(MT)에 있어서는, 다결정 실리콘층(310)은 인접하는 소자 영역(AA) 사이에서 서로 분리되어 있으며, 메모리셀 트랜지스터(MT)에 있어서는 플로팅 게이트로서 기능한다. 또한, 다결정 실리콘층(330)은 컨트롤 게이트(워드선 WL)로서 기능한다. 그리고, 인접하는 소자 영역(AA) 사이에서 공통 접속되어 있다.
선택 트랜지스터(ST1, ST2)에 있어서는, 다결정 실리콘층(310, 320)은 인접하는 소자 영역(AA) 사이에서 공통 접속되어 있다. 그리고, 다결정 실리콘층(310, 330)이, 셀렉트 게이트선(SGS, SGD)으로서 기능한다. 다만, 제1 실시 형태에서 설명한 바와 같이, 선택 트랜지스터(ST1, ST2)의 다결정 실리콘층(330)은 전기적으로 플로팅 상태로 되어 있다. 따라서, 실질적으로 셀렉트 게이트선(SGS, SGD)으로서 기능하는 것은, 다결정 실리콘층(310)뿐이다.
그리고 인접하는 게이트 전극 사이에 위치하는 웰 영역(200) 표면내에는 불순물 확산층(340)이 형성되어 있다. 불순물 확산층(340)은 인접하는 트랜지스터끼 리에서 공용되어 있다.
상술한 바와 같이, 메모리셀 트랜지스터(MT)와 선택 트랜지스터(ST)를 포함하는 메모리셀(MC)은 다음과 같은 관계를 갖고 형성되어 있다. 즉 인접하는 메모리셀(MC, MC)은 서로 선택 트랜지스터(ST1)끼리, 또는 선택 트랜지스터(ST2)끼리가 서로 이웃해 있다. 그리고, 서로 이웃한 것끼리는 불순물 확산층(340)을 공유하고 있다.
그리고, 웰 영역(200) 상에는, 상기 메모리셀 트랜지스터(MT), 및 선택 트랜지스터(ST)를 피복하도록 하여, 층간 절연막(350)이 형성되어 있다. 층간 절연막(350) 내에는 2개의 선택 트랜지스터(ST2, ST2)가 공유하는 불순물 확산층(소스 영역)(340)에 이르는 컨택트 플러그(CP1)가 형성되어 있다. 그리고 층간 절연막(350) 상에는 컨택트 플러그(CP1)에 접속되는 금속 배선층(210)이 형성되어 있다. 금속 배선층(210)은 소스선 SL으로서 기능한다. 또한, 층간 절연막(350) 내에는 2개의 선택 트랜지스터(ST2, ST2)가 공유하는 불순물 확산층(드레인 영역)(340)에 이르는 컨택트 플러그(CP2)가 형성되어 있다. 그리고 층간 절연막(350) 상에는 컨택트 플러그(CP2)에 접속되는 금속 배선층(220)이 형성되어 있다.
층간 절연막(350) 상에는 금속 배선층(210, 220)을 피복하도록 하여, 층간 절연막(360)이 형성되어 있다. 그리고, 층간 절연막(360) 내에는 금속 배선층(220)에 이르는 컨택트 플러그(CP4)가 형성되어 있다(도 32 참조). 그리고, 층간 절연막(360) 상에는, 복수의 컨택트 플러그(CP4)에 공통으로 접속된 금속 배선층(240)이 형성되어 있다(도 32 참조). 금속 배선층(240)은 비트선 BL0∼BLn으로서 기능한다. 또한, 층간 절연막(360)내에는 금속 배선층(210)에 이르는 컨택트 플러그(CP5)가 형성되어 있다(도 33 참조, 소스 컨택트 영역(SCA)). 그리고, 층간 절연막(360) 상에는 복수의 컨택트 플러그(CP5)를 비트선 방향으로 공통 접속하는 금속 배선층(250)이 형성되어 있다(도 33 참조, 소스 컨택트 영역(SCA)). 금속 배선층(250)은 소스선 SL의 일부로서 기능한다.
층간 절연막(360) 상에는 금속 배선층(240, 250)을 피복하도록 하여, 층간 절연막(370)이 형성되어 있다. 그리고, 층간 절연막(370) 상에는 금속 배선층(270, 271)이 형성되어 있다. 금속 배선층(270)은 셀렉트 게이트선(SGS)의 션트 배선으로서 기능하는 것이며, 금속 배선층(271)은 셀렉트 게이트선(SGD)의 션트 배선으로서 기능한다. 그리고, 금속 배선층(270, 271)은 도 32, 도 33에 도시한 바와 같이, 그 배선 간격이 동등하게 되도록 되어 있다. 그리고, 층간 절연막(370) 상에는 금속 배선층(270, 271)을 피복하도록 하여, 층간 절연막(380)이 형성되어 있다.
다음으로, 스티치 영역(SA1)의 단면 구조에 관하여, 도 34를 이용하여 설명한다.
도시하는 바와 같이, p형 웰 영역(200) 내에는 소자 분리 영역(STI)이 형성되어 있다. 그리고, 소자 분리 영역(STI) 상에, 메모리셀 트랜지스터(MT)의 플로팅 게이트(310) 및 컨트롤 게이트(330)가 형성되어 있다. 또한, 해당 스티치 영역(SA1)에 있어서 션트 영역(SA2)을 갖지 않는 셀렉트 게이트선(SGS, SGD)는 다결정 실리콘층(310, 330)이 제거되어 있다. 즉 스티치 영역(SA1)을 사이에 두고, 셀렉 트 게이트선이 분리되어 있다. 션트 영역(SA2, SA3)을 각각 갖는 셀렉트 게이트선(SGS, SGD)은 해당 스티치 영역내에 있어서도, 다결정 실리콘층(310, 330)을 포함하는 적층 게이트가 형성되어 있다. 그리고 이 적층 게이트는 인접하는 셀렉트 게이트선에 대하여 볼록하게 되도록 형성되어 있다. 즉 도 34의 예이라면, 스티치 영역(SA1)에 있어서는, 셀렉트 게이트선(SGS0, SGD0)의 다층 게이트 구조가 제거되어, 셀렉트 게이트선(SGS1, SGD1)의 다층 게이트 구조가 형성되어 있다.
또한, 션트 영역(SA2, SA3)내에 있어서는, 다결정 실리콘층(330) 및 게이트간 절연막(320)이 제거되어, 다결정 실리콘층(310)이 노출되어 있다. 그리고, 해당 영역에 있어서의 다결정 실리콘층(310) 상에 접하도록 하여, 컨택트 플러그(CP3, CP8)가 형성되어 있다. 컨택트 플러그(CP3, CP8)와 다결정 실리콘층(330) 사이는 절연막(331)에 의해 전기적으로 분리되어 있다. 컨택트 플러그(CP3, CP8)은 층간 절연막(350) 표면으로부터, 다결정 실리콘층(310)에 이르도록 하여 형성되어 있다.
층간 절연막(350) 상에는 금속 배선층(230, 231)이 형성되어 있다. 금속 배선층(230)은 대응하는 선택 트랜지스터(ST2)의 게이트 전극 상부를 피복하고, 아울러 해당 선택 트랜지스터(ST2)에 대응하는 메모리셀 트랜지스터(MT)의 적층 게이트 전극 상부의 일부를 피복하도록 연장형성되어 있다. 그리고, 대응하는 선택 트랜지스터(ST2)에 접속된 컨택트 플러그(CP3)에 접속되어 있다. 금속 배선층(231)은 대응하는 선택 트랜지스터(ST1)의 게이트 전극 상부를 피복하고, 아울러 해당 선택 트랜지스터(ST1)에 대응하는 메모리셀 트랜지스터(MT)의 적층 게이트 전극 상부의 일부를 피복하도록 연장형성되어 있다. 그리고, 대응하는 선택 트랜지스터(ST1)에 접속된 컨택트 플러그(CP8)에 접속되어 있다.
층간 절연막(350) 상에는 금속 배선층(230, 231)을 피복하도록 하여 층간 절연막(360)이 형성되어 있다. 층간 절연막(360) 내에는 금속 배선층(230, 231)에 각각 접하는 컨택트 플러그(CP6, CP9)가 형성되고, 층간 절연막(360) 상에는 컨택트 플러그(CP6. CP9)와 각각 접속되는 금속 배선층(260, 261)이 형성되어 있다. 금속 배선층(260)도 금속 배선층(230)과 마찬가지로, 대응하는 선택 트랜지스터(ST2)의 게이트 전극 상부를 피복하고, 아울러 해당 선택 트랜지스터(ST)에 대응하는 메모리셀 트랜지스터(MT)의 적층 게이트 전극 상부를 피복하도록 연장형성되어 있다. 또한, 금속 배선층(261)도 금속 배선층(231)과 마찬가지로, 대응하는 선택 트랜지스터(ST1)의 게이트 전극 상부를 피복하고, 아울러 해당 선택 트랜지스터(ST)에 대응하는 메모리셀 트랜지스터(MT)의 적층 게이트 전극 상부를 피복하도록 연장형성되어 있다.
층간 절연막(360) 상에는 층간 절연막(370)이 형성되고, 층간 절연막(370) 내에는 금속 배선층(260, 261)에 이르는 컨택트 플러그(CP7, CP10)가 형성되어 있다. 층간 절연막(370) 상에는 컨택트 플러그(CP7, CP10)와 각각 접속된 금속 배선층(270, 271)이 형성되어 있다. 도 34에 도시한 바와 같이, 복수의 금속 배선층(270, 271)은 층간 절연막(370) 상에 등간격으로 배치되어 있다. 그리고, 층간 절연막(370) 상에, 금속 배선층(270, 271)을 피복하도록 하여 층간 절연막(380)이 형성되어 있다.
션트 영역(SA2, SA3)의 구성은 제1 실시 형태에서 설명한 도 18과 동일하다.
다음으로, 상기 구성의 3Tr-NAND형 플래시 메모리의 동작에 관하여 설명한다.
〈기입 동작〉
먼저, 기입 동작에 관하여, 도 25 및 도 35를 이용하여 설명한다. 도 35는 3Tr-NAND형 플래시 메모리(3)의 메모리셀 어레이(10)의 회로도이고, 간단화를 위하여, 메모리셀 수가 (4×4)개인 경우에 관하여 도시하고 있다. 데이터의 기입은 어느 하나의 워드선에 접속된 모든 메모리셀 트랜지스터에 대하여 일괄적으로 행해진다. 그리고, 메모리셀 트랜지스터(MT)의 플로팅 게이트에 전자를 주입할 것인가의 여부로, "0" 데이터, "1" 데이터를 구분하여 기입한다. 전자의 플로팅 게이트에의 주입은 FN tunneling에 의해 행해진다. 또한, 도 35에 있어서, 워드선 WL0에 접속된 메모리셀 트랜지스터(MT)에 데이터를 기입하는 것으로 하고, 그 중에서 비트선 BL1에 접속된 메모리셀 트랜지스터(MT)에 "0" 데이터를 기입하고, 비트선 BL0, BL2, BL3에 접속된 메모리셀 트랜지스터(MT)에 "1" 데이터를 기입하는 것으로 한다.
먼저, 도 25에 있어서, CPU(2)로부터 기입 데이터("1", "0")가 입력된다. 그리고, 기입 회로(50)내의 래치 회로(51)가, 이 기입 데이터를 비트선마다 래치한다. 그리고, "1" 데이터가 입력된 경우, 래치 회로(51)는 비트선에 VPP2(예를 들면 3V)를 부여하고, 반대로 "0" 데이터가 입력되면, 비트선에 0V를 부여한다. 즉 도 35에 도시된 바와 같이, 래치 회로(51)는 비트선 BL0, BL2, BL3에 VPP2를 인가 하고, 비트선 BL1에 0V를 인가한다.
그리고, 로우 디코더(130)가, 어느 하나의 셀렉트 게이트선(SGD)을 선택하고, 선택 셀렉트 게이트선(SGD)에 VPP2를 인가하고, 비선택 셀렉트 게이트선(SGD) 및 모든 셀렉트 게이트선(SGS)에 0V를 인가한다. 즉 도 35에 도시되는 바와 같이, 로우 디코더(130)는 셀렉트 게이트선(SGD0)을 선택하고, 선택 셀렉트 게이트선(SGD0)에 VPP2를 인가한다. 또한, 그 밖의 셀렉트 게이트선 SGS0, SGD1, SGS1, SGD2, SGS2, SGD3, SGS3에 0V를 인가한다.
그러면, 선택 셀렉트 게이트선(SGD)에 선택되는 선택 트랜지스터(ST1) 중에서, VPP2가 인가되어 있는 비트선 BL에 접속되어 있는 선택 트랜지스터(ST1)는 컷 오프 상태로 된다. 다른 한편, 0V가 인가되어 있는 비트선 BL에 접속되어 있는 선택 트랜지스터(ST1)는 온 상태로 된다.
또한, 로우 디코더(130)는 어느 하나의 워드선 WL을 선택하고, 선택 워드선 WL에 VPP3(18V)을 인가한다. 또한, 비선택 워드선 WL1∼WL3 전부에 0V를 인가한다. 한편, 여기서 선택되는 워드선 WL은 선택 셀렉트 게이트선 SGD를 포함하는 메모리셀(MC)에 접속되는 것이다. 이에 따라, 선택 워드선 WL에 접속되는 메모리셀 트랜지스터(MT)에 채널 영역이 형성된다. 그러면, 선택 셀렉트 게이트선 SGD 및 VPP2가 인가되어 있는 비트선에 접속되어 있는 선택 트랜지스터(ST1)는 컷오프 상태에 있기 때문에, 해당 선택 트랜지스터(ST1)에 접속된 메모리셀 트랜지스터(MT)의 채널 전위는 플로팅으로 된다. 그리고, 워드선 WL과의 커플링에 의해, 대략 18V까지 상승한다. 다른 한편, 선택 셀렉트 게이트선 SGD 및 0V가 인가되어 있는 비트선에 접속되어 있는 선택 트랜지스터(ST2)는 온 상태에 있기 때문에, 해당 선택 트랜지스터(ST1)에 접속되는 메모리셀 트랜지스터(MT)의 채널 전위는 0V로 된다.
즉 도 35에 도시되는 바와 같이, 로우 디코더(130)는 워드선 WL0을 선택하고, 선택 워드선 WL0에 VPP3을 인가함과 아울러, 그 밖의 비선택 워드선 WL1∼WL3에 0V를 인가한다. 따라서, 워드선 WL0에 접속되는 메모리셀 트랜지스터(MT)에 채널 영역이 형성된다. 그러면, 비트선 BL1에는 0V가 인가되어 있으므로, 비트선 BL1에 접속되는 선택 트랜지스터(ST1)을 포함하는 메모리셀 내의 메모리셀 트랜지스터(MT)의 채널 전위 Vch는 0V로 된다. 다른 한편, 비트선 BL0, BL2, BL3에는 VPP2가 인가되어 있으므로, 비트선 BL0, BL2, BL3에 접속되는 선택 트랜지스터(ST1)를 포함하는 메모리셀 내의 메모리셀 트랜지스터(MT)의 채널 전위 Vch는 워드선 WL0과의 커플링에 의해, 대략 18V로 상승한다.
또한, 로우 디코더(130)는 메모리셀이 형성되어 있는 기판(p형 웰 영역(200))에 0V를 부여한다.
상기의 결과, 컷 오프로 된 선택 트랜지스터(ST1)를 포함하는 메모리셀 내의 메모리셀 트랜지스터(MT)에 있어서는, 게이트·채널간의 전위차가 충분하지 않기 때문에, 플로팅 게이트에 전자는 주입되지 않는다. 즉 VPP2가 인가되어 있는 비트선 및 선택 워드선 WL에 접속되어 있는 메모리셀("1" 데이터를 기입하기 위한 메모리셀)의 임계값은 부의 값을 유지한다. 도 35의 예에서는, 비트선 BL0, L2, BL3 및 워드선 WL0에 접속된 메모리셀 트랜지스터(MT)의 플로팅 게이트에는 전자는 주 입되지 않는다. 환언하면, 비트선 BL0, BL2, Bl3 및 워드선 WL0에 접속된 메모리셀 트랜지스터(MT)에는 "1" 데이터가 기입된다.
다른 한편, 선택 셀렉트 게이트선 SGD에 접속되고, 아울러 0V가 인가되어 있는 비트선 BL에 접속되어 있는 선택 트랜지스터(ST1)를 포함하는 메모리셀 내의 메모리셀 트랜지스터(MT)에 있어서는, 게이트·채널간의 전위차가 18V이므로, FN tunneling에 의해 플로팅 게이트에 전자가 주입된다. 그 결과, 메모리셀 트랜지스터(MT)의 임계값은 정으로 변화한다. 즉 "0" 데이터가 기입된다. 도 35의 예이라면, 워드선 WL0에 VPP3이 인가되는 결과, 비트선 BL1 및 워드선 WL0에 접속된 메모리셀 트랜지스터(MT)의, 게이트·채널간의 전위차는 18V로 된다. 따라서, 비트선 BL1과 워드선 WL0에 접속된 메모리셀 트랜지스터(MT)의 플로팅 게이트에는 전자가 주입된다. 전자가 주입된 메모리셀 트랜지스터(MT)의 임계값은 정으로 변화하고, "0" 데이터가 기입되게 된다.
이상과 같이 하여, 1페이지의 메모리셀 트랜지스터에 일괄적으로 데이터가 기입된다.
〈소거 동작〉
다음으로, 소거 동작에 관하여, 도 25 및 도 36을 이용하여 설명한다. 도 36은 3Tr-NAND형 플래시 메모리(3)의 메모리셀 어레이(10)의 회로도이고, 간단화를 위하여, 메모리셀 수가 (4×4)개인 경우에 관하여 도시하고 있다. 데이터의 소거는 기입과 마찬가지로, 페이지 일괄 소거이다. 소거 동작은 FN tunneling에 의해 플로팅 게이트로부터 전자를 인발함으로써 행해진다. 도 36은 워드선 WL0에 접속 된 메모리셀 트랜지스터로부터 데이터의 소거를 행하는 경우를 도시하고 있다.
소거시에는, 모든 비트선 BL은 플로팅으로 된다. 또한, 로우 디코더(130)는 모든 셀렉트 게이트선(SGD, SGS)를 플로팅으로 한다. 그리고 로우 디코더(130)는 어느 하나의 워드선을 선택하고, 선택 워드선 WL에 0V를 부여함과 아울러, 비선택 워드선 WL을 플로팅으로 한다. 또한, 로우 디코더(130)는 메모리셀이 형성되어 있는 p형 웰 영역(200)에 VPP3(18V)를 인가한다. 즉 도 36에 도시하는 바와 같이, 선택 워드선 WL0에는 0V가 인가되고, 비선택 워드선 WL1∼WL3은 플로팅으로 된다. 또한, 모든 셀렉트 게이트선 SGD0, SGS0, SGD1, SGS1은 플로팅으로 된다.
그러면, 선택 워드선 WL에 접속되어 있는 메모리셀 트랜지스터(MT)와 웰 영역(200) 사이의 전위차가 18V로 되고, 플로팅 게이트내의 전자가 FN tunneling에 의해 웰 영역(200)에 인발된다. 그 결과, 선택 워드선에 접속되어 있는 메모리셀 트랜지스터(MT)로부터 데이터가 소거되고, 메모리셀 트랜지스터(MT)의 임계값은 부(負)로 된다. 즉 도 36에 도시한 바와 같이, 워드선 WL0에 접속된 모든 메모리셀 트랜지스터(MT)의 플로팅 게이트로부터 전자가 반도체 기판에 인발되어, 데이터가 소거된다.
비선택 워드선에 접속되어 있는 메모리셀 트랜지스터(MT)에 있어서는, 반도체 기판과의 커플링에 의해 워드선 WL의 전위가 18V 정도로 상승한다. 따라서, 플로팅 게이트로부터 전자는 인발되지 않고, 데이터는 소거되지 않는다. 즉 도 36에 도시한 바와 같이, 워드선 WL1∼WL3의 전위는 커플링에 의해 상승한다. 그 결과, 워드선 WL1∼WL3에 접속된 모든 메모리셀 트랜지스터(MT)로부터는 데이터는 소거되 지 않는다. 또한, 셀렉트 게이트선도 마찬가지로, 커플링에 의해 18V 정도까지 전위가 상승한다. 따라서, 선택 트랜지스터(ST)의 게이트 절연막에는 전압 스트레스가 작용하지 않는다.
이상과 같이 하여, 선택된 페이지로부터 일괄적으로 데이터가 소거된다. 한편, 도 36의 예에서는, 1개의 워드선에 접속된 메모리셀 트랜지스터(1페이지)로부터 데이터가 소거되는 예에 관하여 도시하고 있지만, 복수의 워드선에 접속된 메모리셀 트랜지스터로부터 일괄적으로 데이터가 소거되어도 된다. 이 경우에는 로우 디코더(130)가 복수의 워드선에 0V를 인가하면 된다.
〈판독 동작〉
다음으로, 판독 동작에 관하여 도 25 및 도 37을 이용하여 설명한다. 도 37은 3Tr-NAND형 플래시 메모리(3)의 메모리셀 어레이(10)의 회로도이고, 간단화를 위하여, 메모리셀 수가 (4×4)개인 경우에 관하여 도시하고 있다. 도 37에서는, 비트선 BL1과 워드선 WL0에 접속된 메모리셀 트랜지스터(MT)로부터 데이터를 판독하는 경우에 관하여 도시하고 있다.
먼저, 로우 디코더(130)는 데이터를 판독하기 위한 메모리셀이 접속되는 셀렉트 게이트선 SGD, SGS를 선택하고, 선택 셀렉트 게이트선 SGD, SGS에 VPP4(예를 들면 4.5V)를 인가한다. 그 밖의 셀렉트 게이트선 SGD, SGS가 비선택으로 되고, 비선택 셀렉트 게이트선 SGD, SGS에는 0V를 인가한다. 이에 따라, 선택 셀렉트 게이트선 SGD, SGS에 접속되는 선택 트랜지스터 ST1, ST2는 온 상태로 된다. 이어서, 로우 디코더(130)는 모든 워드선 WL에 0V를 인가한다. 즉 도 37에 도시한 바 와 같이, 선택 셀렉트 게이트선 SGD0, SGS0에 VPP4가 인가되고, 비선택 셀렉트 게이트선 SGD1∼SGD3, SGS1∼SGS3에 0V가 인가된다. 이에 따라, 선택 셀렉트 게이트선 SGD0, SGS0에 접속되는 선택 트랜지스터(ST1, ST2)가 온 상태로 된다. 또한, 모든 워드선 WL0∼WL3에는 0V가 인가된다.
그러면, 메모리셀 트랜지스터(MT)는 기입되어 있는 데이터가 "1"이라면, 임계값이 부(負)이므로 온 상태, 기입되어 있는 데이터가 "0"이라면, 임계값이 정(正)이므로 오프 상태로 된다.
이 상태에서, 선택 비트선 BL에 예를 들면 2.0V가 인가된다. 그러면, 선택 셀렉트 게이트선 SGD, SGS에 접속되어 있는 선택 트랜지스터(ST1, ST2)에 접속되어 있는 메모리셀 트랜지스터(MT)에 기입되어 있는 데이터가 "1"이라면, 비트선으로부터 소스선에 전류가 흐른다. 다른 한편, 기입되어 있는 데이터가 "0"이라면, 전류는 흐르지 않는다. 도 37의 예이라면, 선택 비트선 BL1에 2.0V가 인가된다. 그러면, 워드선 WL0과 선택 비트선 BL1에 접속되어 있는 메모리셀 트랜지스터(MT)에 기입되어 있는 데이터가 "1"이라면, 비트선 BL1로부터 소스선 SL에 전류가 흐르고, 기입되어 있는 데이터가 "0"이라면, 전류는 흐르지 않는다.
이상과 같이, 비트선으로부터 소스선을 향하여 흐르는 전류에 의해 변화되는 비트선 전위를, 센스 앰프(70)가 증폭함으로써, 데이터의 판독이 행해진다. 한편, 도 37의 예에서는, 1개의 비트선으로부터 데이터를 판독하는 경우에 관하여 도시하고 있지만, 물론, 복수의 비트선에 전위를 인가하여, 복수의 메모리셀 트랜지스터로부터 데이터를 동시에 판독해도 된다.
상기와 같이, 본 발명의 제2 실시 형태에 따른 플래시 메모리에 따르면, 하기의 효과를 얻을 수 있다.
(11) 플래시 메모리의 동작 속도를 향상할 수 있다(그 3).
본 효과는 상기 제1 실시 형태에서 설명한 (1)의 효과와 동일하며, 도 38 및 도 39를 이용하여 설명한다. 도 38, 도 39는 메모리셀의 단면도를 모식적으로 도시한 도면이고, 도 38은 종래예, 도 39는 본 실시 형태에 따른 구조이다.
도 38에 도시한 바와 같이, 종래 구조이라면, 선택 트랜지스터(ST1, ST2)는 다결정 실리콘층(310, 330)의 다층 게이트 구조를 갖고 있으며, 다결정 실리콘층(310, 330)은 전기적으로 접속되어 있다. 그리고, 선택 트랜지스터(ST1, ST2)에 인접하는 메모리셀 트랜지스터(MT)의 제어 게이트(CG)는 선택 트랜지스터(ST1)의 다결정 실리콘층(310, 330), 및 플로팅 게이트(FG)와의 사이에 각각 기생 용량 Ccs, Csc, Ccf를 가지며, 또한, 선택 트랜지스터(ST2)의 다결정 실리콘층(310, 330)과의 사이에 각각 기생 용량 Ccs, Csc를 갖는다.
이에 비하여, 본 실시 형태에 따른 구성이라면, 도 39에 도시한 바와 같이, 선택 트랜지스터(ST1, ST2)는 종래와 마찬가지로 다층 게이트 구조를 갖고 있지만, 다결정 실리콘층(310, 330)은 분리되어 있으며, 다결정 실리콘층(330)은 전기적으로 플로팅의 상태로 되어 있다. 그리고, 선택 트랜지스터(ST1, ST2)에 인접하는 메모리셀 트랜지스터(MT)의 제어 게이트(CG)는 선택 트랜지스터(ST1)의 다결정 실리콘층(310, 330), 및 플로팅 게이트(FG)와의 사이에 각각 기생 용량 Ccs, Cfc, Ccf를 가지며, 또한 선택 트랜지스터(ST2)의 다결정 실리콘층(310, 330)과의 사이 에 각각 기생 용량 Ccs, Csc를 갖는다. 또한, 선택 트랜지스터(ST1, ST2)의 다결정 실리콘층(310, 330) 사이에도 기생 용량 Cfs가 존재한다.
그러면, 판독시 등에 있어서 셀렉트 게이트선에 전압이 부여된 경우, 종래 구조는 선택 트랜지스터(ST1, ST2)의 다결정 실리콘층(330, 310)의 양방으로부터, 커플링의 영향을 받는다.
그러나, 본 실시 형태에서는, 제1 실시 형태에서 설명한 바와 같이, 선택 트랜지스터(ST1, ST2)의 다결정 실리콘층(330)으로부터의 커플링이란 선택 트랜지스터(ST1, ST2)의 다결정 실리콘층(310)으로부터의 커플링의 영향을 간접적으로 받는 것이다. 따라서, 종래와 같이, 전위가 변동하는 다결정 실리콘층(330)에 의한 커플링의 경우와 비교하여, 제어 게이트(CG)의 전위 변동은 작아진다.
이 때문에, 상기 (1)에서 설명한 바와 같이, 제어 게이트의 전위를 종래보다도 빨리 확정시킬 수 있으며, 기입 또는 판독 동작을 종래보다도 신속하게 개시할 수 있다. 따라서, 플래시 메모리의 동작 속도를 향상시킬 수 있다.
또한, 선택 트랜지스터(ST1, ST2)의 제2 다결정 실리콘층(330)은 셀렉트 게이트선으로서는 기능하지 않으며, 다결정 실리콘층(310)이 실질적으로 셀렉트 게이트선으로서 기능한다. 그리고, 디코더 회로로부터 부여되는 로우 선택 신호는 다결정 실리콘층(310)에 의해 전달된다.
또한, 상기 (11)의 효과에 더하여, 상기 제1 실시 형태에서 설명한 (2), (3), (5) 내지 (7)의 효과를 아울러 얻을 수 있다.
다음으로, 본 발명의 제3 실시 형태에 따른 반도체 기억 장치에 관하여 도 40을 이용하여 설명한다. 도 40은 본 실시 형태에 따른 시스템 LSI의 블록도이다. 본 실시 형태는 상기 제1, 제2 실시 형태에서 설명한 2Tr 플래시 메모리 및 3Tr-NAND형 플래시 메모리에 더하여, NAND형 플래시 메모리를 동일한 LSI 상에 형성한 것이다.
도시한 바와 같이, 시스템 LSI(1)는 동일 반도체 기판 상에 형성된 NAND형 플래시 메모리(400), 3Tr-NAND형 플래시 메모리(410), 2Tr 플래시 메모리(420), MCU(430), 및 I/O 회로(440)를 구비하고 있다.
NAND형 플래시 메모리(400)는 화상 데이터나 영상 데이터를 보존하는 스토리지용의 메모리로서 이용된다.
3Tr-NAND형 플래시 메모리(410)는 LSI(1)에 액세스하기 위한 ID 코드나 세큐러티 디코드를 홀딩한다. 그 구성은 상기 제2 실시 형태에서 설명한 바와 같다.
2Tr 플래시 메모리(420)는 MCU(430)가 동작하기 위한 프로그램 데이터를 홀딩한다. 그 구성은 상기 제1 실시 형태에서 설명한 바와 같다.
MCU(430)는 외부로부터 입력되는 각종의 코맨드에 응답하여, 2Tr 플래시 메모리(420)로부터 판독한 프로그램에 의거한 처리를 행한다. 이 때, MCU(430)는 SRAM(Static Random Access Memory) 등을 통하지 않고, 직접 2Tr 플래시 메모리(420)에 액세스한다. MCU(430)가 행하는 처리의 예로서는, NAND형 플래시 메모리(400)에 대하여 입력되는 데이터의 압축이나 해동, 또는 외부 장치의 제어 등이 있다. 또한, MCU(430)는 NAND형 플래시 메모리(400)에 홀딩되는 데이터에 외부로부터 액세스된 경우, 3Tr-NAND형 플래시 메모리(410)로부터 소정의 데이터를 판독한 다. 그리고, MCU(430)는 판독 데이터와, 외부로부터 입력되는 ID 코드나 세큐러티 코드와 조합하고, 일치한 경우에 NAND형 플래시 메모리(400)에의 액세스를 허가한다. NAND형 플래시 메모리(400)에의 액세스가 허가되면, 외부(호스트)로부터 NAND형 플래시 메모리(400)내의 데이터에의 액세스가 행해진다. 즉 MCU(430)는 외부로부터 수취한 코맨드에 응답하여 NAND형 플래시 메모리(400)에 트리거를 가하고, 데이터의 판독(기입)을 행한다.
I/O 회로(440)는 LSI(1)와 외부간의 신호의 송수신을 제어한다.
3Tr-NAND형 플래시 메모리(410) 및 2Tr 플래시 메모리의 구성은 상기 제2, 제1 실시 형태에서 설명한 바와 같으므로, 이하, NAND형 플래시 메모리(400)의 메모리셀 어레이의 구성에 관하여 도 41을 이용하여 설명한다. 도 41은 NAND형 플래시 메모리(400)가 구비하는 메모리셀 어레이의 회로도이다.
도시하는 바와 같이, 메모리셀 어레이(10)는 매트릭스 형상으로 배치된 복수개의 NAND 셀을 갖고 있다. NAND 셀 각각은 8개의 메모리셀 트랜지스터(MT)와, 선택 트랜지스터(ST1, ST2)를 포함하고 있다. 메모리셀 트랜지스터(MT)는 반도체 기판 상에 게이트 절연막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트 상에 게이트간 절연막을 개재하여 형성된 컨트롤 게이트를 갖는 적층 게이트 구조를 구비하고 있다. 한편, 메모리셀 트랜지스터(MT)의 갯수는 8개에 한정되지 않고, 16개나 32개이어도 되고, 그 수는 한정되지 않는다. 메모리셀 트랜지스터(MT)는 인접하는 것끼리에서 소스, 드레인을 공유하고 있다. 그리고, 선택 트랜지스터(ST1, ST2) 사이에, 그 전류 경로가 직렬 접속되도록 하여 배치되어 있다. 그리고, 직렬 접속된 메모리셀 트랜지스터(MT)의 일단측의 드레인 영역이 선택 트랜지스터(ST1)의 소스 영역에 접속되고, 타단측의 소스 영역이 선택 트랜지스터(ST2)의 드레인 영역에 접속되어 있다.
동일 행에 있는 메모리셀 트랜지스터(MT)의 제어 게이트는 워드선 WL0∼WLm 중의 어느 하나에 공통 접속되고, 동일 행에 있는 메모리셀의 선택 트랜지스터(ST1, ST2)의 게이트는 각각 셀렉트 게이트선(SGD, SGS)에 접속되어 있다. 또한, 동일 열에 있는 선택 트랜지스터(ST1)의 드레인은 비트선 BL0∼BLn 중의 어느 하나에 공통 접속되어 있다. 그리고, 선택 트랜지스터(ST2)의 소스는 소스선 SL에 공통 접속되고, 소스선 드라이버(15)에 접속되어 있다. 한편, 선택 트랜지스터(ST1, ST2)는 반드시 양방 모두 필요한 것은 아니다. NAND 셀을 선택할 수 있는 것이라면, 어느 일방만이 형성되어 있어도 된다.
다음으로, 상기 구성의 NAND형 플래시 메모리(400), 3Tr-NAND형 플래시 메모리(410), 및 2Tr 플래시 메모리(420)의 디멘션에 관하여 설명한다. 도 42는 NAND 셀의 평면도, 도 43은 3Tr-NAND형 플래시 메모리(410)가 구비하는 메모리셀의 평면도, 도 44는 2Tr 플래시 메모리가 구비하는 메모리셀의 평면도이다.
먼저, 도 42에 도시한 바와 같이, NAND 셀 1개당의 컬럼 방향을 따른 폭은 예를 들면 260㎚이고, 소자 영역(AA)의 폭(NAND 셀에 포함되는 각 MOS 트랜지스터의 채널폭)은 약 130㎚이다. 또한, 셀렉트 게이트선 SGS0∼SGSm, SGD0∼SGDm의 게이트 길이는 예를 들면 225㎚, 워드선 WL0∼WLm의 게이트 길이는 125㎚, 인접하는 워드선 간격도 125㎚이다.
다음으로, 도 43에 도시한 바와 같이, 3Tr-NAND형 플래시 메모리(410)가 구비하는 메모리셀(MC) 1개당의 컬럼 방향을 따른 폭은 예를 들면 260㎚, 소자 영역(AA)의 폭(메모리셀에 포함되는 각 MOS 트랜지스터의 채널폭)은 약 130㎚이다. 또한, 워드선 WL0∼WLm, 셀렉트 게이트선 SGS0∼SGSm, SGD0∼SGDm의 게이트 길이는 예를 들면 200㎚이고, 워드선 WL과 셀렉트 게이트선 SGS, SGD과의 사이의 간격도 200㎚이다.
다음으로, 도 44에 도시한 바와 같이, 2Tr 플래시 메모리(420)가 구비하는 메모리셀(MC) 1개당의 컬럼 방향을 따른 폭은 예를 들면 260㎚이고, 소자 영역(AA)의 폭(메모리셀에 포함되는 각 MOS 트랜지스터의 채널폭)은 약 150㎚이다. 또한, 셀렉트 게이트선 SG0∼SGm의 게이트 길이는 예를 들면 200㎚이고, 워드선 WL0∼WLm의 게이트 길이, 및 워드선 WL과 셀렉트 게이트선 SG과의 간격은 200㎚이다.
즉 3개의 플래시 메모리(400, 410, 420)에 각각 포함되는 셀의 컬럼 방향의 폭은 동일하다. 그러나, 2Tr 플래시 메모리(420)에 포함되는 메모리셀의 채널폭은 그 밖의 플래시 메모리(400, 410)에 포함되는 메모리셀의 채널폭보다도 커지도록 형성되어 있다.
도 45는 NAND 셀, 3Tr-NAND형 플래시 메모리(410)가 구비하는 메모리셀, 및 2Tr 플래시 메모리(420)가 구비하는 메모리셀의 단면도이다.
도시하는 바와 같이, 각각의 플래시 메모리(400, 410, 420)의 게이트 절연막(300)의 막두께 dox1, dox2, dox3은 서로 동등하고, 예를 들면 8㎚의 막두께로 형성되어 있다. 또한, 다결정 실리콘막(310)의 막두께 dFG1, dFG2, dFG3의 막두께도 서로 동등하고, 예를 들면 60㎚의 막두께로 형성되어 있다. 또한, 게이트간 절연막(320)의 막두께 dint-ox1, dint-ox2, dint-ox3의 막두께도 서로 동등하고, 예를 들면 15.5㎚의 막두께로 형성되어 있다. 또한, 다결정 실리콘막(330)의 막두께 dCG1, dCG2, dCG3의 막두께도 서로 동등하고, 예를 들면 200㎚의 막두께로 형성되어 있다.
상기 본 실시 형태에 따른 LSI에 따르면, 상기 제1, 제2 실시 형태에서 설명한 (1) 내지 (11)의 효과에 더하여, 이하의 효과가 얻어진다.
(12) 제조 코스트를 억제하면서, 복수종의 플래시 메모리를 동일 칩 상에 탑재할 수 있다.
본 실시 형태에 따른 구성 및 제조 방법이라면, NAND형 플래시 메모리(400), 3Tr-NAND형 플래시 메모리(410), 및 2Tr 플래시 메모리(420)가 구비하는 메모리셀 트랜지스터(MT) 및 선택 트랜지스터(ST1, ST2, ST)는 동일한 공정으로 형성할 수 있다. 즉 동일한 산화 공정, 성막 공정, 불순물 주입 공정, 포토리소그래피 에칭 공정에 의해, 각 MOS 트랜지스터가 형성된다. 그 결과, 게이트 절연막(300), 게이트간 절연막(320), 메모리셀 트랜지스터(MT)의 플로팅 게이트(310) 및 컨트롤 게이트(330), 및 선택 트랜지스터의 셀렉트 게이트(310, 330)는 3개의 플래시 메모리(400, 410, 420) 사이에서 동일해진다. 이와 같은 제조 방법이라면, 1개의 플래시 메모리를 형성하는데 필요한 공정수에 따라서, 3개의 플레시 메모리의 메모리셀 어레이를 형성할 수 있다. 따라서, 3종류의 반도체 메모리를 탑재한 시스템 LSI의 제조 코스트를 저감할 수 있다.
(13) 복수종의 플래시 메모리의 가공 정밀도를 고정밀도로 유지하면서, 시스템 LSI의 사이즈를 저감할 수 있다.
본 실시 형태에 따른 제조 방법이라면, 게이트 전극을 형성할 때의 패터닝 공정(포토리소그래피)은 3개의 플래시 메모리(400, 410, 420) 사이에서 동시에 행해진다. 이 때, 각 플래시 메모리(400, 410, 420) 사이에서, 메모리셀 어레이 중의 게이트 전극의 패턴은 상이하다. 더욱 상세하게는, NAND 셀 내에 복수의 메모리셀 트랜지스터(MT)가 직렬 접속되어 있는 NAND형 플래시 메모리(400)에서는, 게이트 전극은 규칙적인 패턴의 반복으로 된다. 다른 한편, 3Tr-NAND형 플래시 메모리(410) 및 2Tr 플래시 메모리(420)에서는 NAND형 플래시 메모리(400)에 비하여 불규칙적으로 게이트 전극이 배열되어 있다. 그러면, 최적의 포토리소그래피 조건은 플래시 메모리마다 상이하다. 예를 들면, 3Tr-NAND형 플래시 메모리(410)에 관하여 최적의 조건으로 포토리소그래피를 행하면, 3Tr-NAND형 플래시 메모리(410) 이외의 플래시 메모리(400, 420)에서는, 최소 가공 칫수에 의한 가공이 곤란해진다.
따라서, 본 실시 형태에서는, NAND형 플래시 메모리(400)에 관하여, 최적의 조건하에서의 포토리소그래피를 행하고 있다. 따라서, NAND형 플래시 메모리(400)에 관해서는, 예를 들면 메모리셀 트랜지스터(MT)의 게이트 길이는 최소 가공 칫수로 형성할 수 있으며, 미세화가 가능해진다. 본 실시 형태와 같이 NAND형 플래시 메모리(400)를 데이터 스토리지용의 메모리로서 사용한 경우, LSI(1)내에 있어서 NAND형 플래시 메모리(400)는 큰 면적을 차지한다. 따라서, NAND형 플래시 메모리(400)를 미세화함으로써, LSI(1)의 칩 사이즈를 효과적으로 저감할 수 있다.
한편, 상술한 바와 같이, NAND형 플래시 메모리(400)에 있어서의 미세화를 우선하면, 다른 플래시 메모리(410, 420)에 있어서의 포토리소그래피는 반드시 최적의 조건하에서 행할 수 있는 것은 아니다. 따라서, 플래시 메모리(410, 420)에 관해서는 충분한 맞춤 오차를 고려한 설계가 필요해진다. 예를 들면, 3Tr-NAND형 플래시 메모리(410) 및 2Tr 플래시 메모리(420)의 메모리셀 트랜지스터(MT)의 게이트 길이는 NAND형 플래시 메모리(400)의 메모리셀 트랜지스터(MT)의 게이트 길이의 1.5배 이상 정도로 하는 것이 바람직하다. 이와 같은 구성으로 함으로써, NAND형 플래시 메모리(400), 3Tr-NAND형 플래시 메모리(410), 및 2Tr 플래시 메모리(420)의 가공을 고정밀도로 행할 수 있다. 또한, 결과적으로 3Tr-NAND형 플래시 메모리(410) 및 2Tr 플래시 메모리(420)의 집적도는 NAND형 플래시 메모리(400)의 집적도에 비하여 뒤떨어지지만, SLI 전체에 차지하는 면적의 비율로부터, 총합적으로는 LSI의 칩 사이즈의 저감을 도모할 수 있다.
(14) 시스템 LSI을 고성능화할 수 있다(그 1).
본 실시 형태에 따른 시스템 LSI는 상기 설명한 NAND형 플래시 메모리(400), 3Tr-NAND형 플래시 메모리(410), 및 2Tr 플래시 메모리(420)를 갖고 있다.
2Tr 플래시 메모리(420)는 NAND형 플래시 메모리(400)나 3Tr-NAND형 플래시 메모리(410)와 달리, 기입 및 소거시에 정전압(10V)과 부전압(-6V)을 이용하고 있다. 그리고, 컨트롤 게이트와 채널 사이에 16V의 전위차를 부여하고 있다. 따라서, 기입 금지 전압을 10V와 -6V의 중간 부근의 0V로 설정할 수 있으며, 비트선으로부터 기입 금지 전압을 인가하는 것이 용이해진다. 또한, 정전압과 부전압을 이 용함으로써, 로우 디코더 회로(기입용 디코더(20))에 이용되는 MOS 트랜지스터의 게이트 절연막에 인가되는 전위차는 10V 또는 -6V이다. 따라서, 2Tr 플래시 메모리(420)가 갖는 로우 디코더에 사용되는 MOS 트랜지스터는 NAND형 플래시 메모리(400)나 3Tr-NAND형 플래시 메모리(410)가 갖는 로우 디코더에 사용되는 MOS 트랜지스터보다도 게이트 절연막이 얇은 것을 사용할 수 있다. 이 때문에, 2Tr 플래시 메모리(420)의 로우 디코더를 소형화할 수 있음과 아울러, 그 동작 속도를, NAND형 플래시 메모리(400) 및 3Tr-NAND형 플래시 메모리(410)의 로우 디코더에 비하여 고속화할 수 있다. 따라서, 2Tr 플래시 메모리의 동작 속도를 향상할 수 있으며, 랜덤 액세스의 고속화를 도모할 수 있다.
그리고, 본 실시 형태에서는, 상기 2Tr 플래시 메모리(420)에, MCU(430)가 동작하기 위한 프로그램 데이터를 저장하고 있다. 그러면, 상기 설명한 바와 같이 2Tr 플래시 메모리는 고속 동작이 가능하다. 따라서, MCU(40)가 RAM 등을 통하지 않고 데이터를 2Tr 플래시 메모리(420)로부터 직접 판독할 수 있다. 그 결과, RAM 등이 불필요해지고, 시스템 LSI의 구성을 간략화할 수 있음과 아울러, 동작 속도를 향상할 수 있다.
또한, 3Tr-NAND형 플래시 메모리(410)는 ID 코드나 세큐러티 코드를 홀딩한다. 이들 코드 데이터는 데이터량 자체는 그다지 크지 않지만, 빈번하게 변경/갱신되는 경우가 많다. 따라서, 이들 코드 데이터를 보유하는 메모리에는, 어느 정도의 고속 동작이 요구된다. 이 점, 3Tr-NAND형 플래시 메모리(410)는 소거 단위가 NAND형 플래시 메모리(400)만큼 크지 않고, 페이지 단위에서의 데이터의 재기입 이 가능하다. 따라서, 3Tr-NAND형 플래시 메모리(410)는 상기 코드 데이터를 보유하는데 최적의 반도체 메모리라고 할 수 있다.
또한, 종래, NAND형 플래시 메모리를 갖는 LSI이라면, 재기입이 특정의 블록에 집중되는 것을 막기 위하여, 다음과 같은 컨트롤러가 필요하였다. 즉 웨어 레벨링이나 논리에서 입력된 어드레스를 물리 어드레스로 변환하거나, 블록에 불량이 있는 경우에, 해당 블록을 불량 블록으로 하여 이후 사용하지 않도록 제어를 행하거나 하는 컨트롤러이다. 그러나, 본 실시 형태에서는 이와 같은 컨트롤러는 불필요하다. 왜냐하면 NAND형 플래시 메모리(400)내의 블록을 제어하는 펌웨어 프로그램을 2Tr 플래시 메모리(420)에 홀딩시키고, MCU(430)에 의해 상기 제어를 행하게 하면 되기 때문이다. MCU(430)는 본래 행하는 작업(외부 장치의 제어나 NAND형 플래시 메모리(400)에 입력되는 데이터의 계산 처리 등) 사이의 시간을 사용하여, 상기 제어를 행하면 된다. 물론, MCU(430)의 능력과, 본래 MCU(430)가 처리해야만 하는 처리량의 대소를 고려하여, 처리량이 많은 경우에는 하드웨어 시퀀서 등을 형성하여 NAND형 플래시 메모리(400)의 제어를 행해도 된다.
다음으로, 본 발명의 제4 실시 형태에 따른 반도체 기억 장치에 관하여, 도 46 및 도 47을 이용하여 설명한다. 본 실시 형태는 상기 제3 실시 형태에서 설명한 LSI에 있어서, 3Tr-NAND형 플래시 메모리(410) 및 2Tr 플래시 메모리(420)의 디멘션을 변경한 것이다. 도 46은 3Tr-NAND형 플래시 메모리(410)가 구비하는 메모리셀의 평면도, 도 47은 2Tr 플래시 메모리가 구비하는 메모리셀의 평면도이다. NAND형 플래시 메모리(400)에 대해서는, 도 42에서 설명한 바와 같다.
먼저, 도 46에 도시한 바와 같이, 3Tr-NAND형 플래시 메모리(410)가 구비하는 메모리셀(MC) 1개당의 컬럼 방향을 따른 폭은 예를 들면 260㎚이고, 소자 영역(AA)의 폭(메모리셀에 포함되는 각 MOS 트랜지스터의 채널폭)은 약 130㎚이다. 또한, 워드선 WL0∼WLm, 셀렉트 게이트선 SGS0∼SGSm, SGD0∼SGDm의 게이트 길이는 예를 들면 250㎚이고, 워드선 WL과 셀렉트 게이트선 SGS, SGD와의 간격도 250㎚이다.
다음으로, 도 47에 도시한 바와 같이, 2Tr 플래시 메모리(420)가 구비하는 메모리셀(MC) 1개당의 컬럼 방향을 따른 폭은 예를 들면 260㎚이고, 소자 영역(AA)의 폭(메모리셀에 포함되는 각 MOS 트랜지스터의 채널폭)은 약 150㎚이다. 또한, 셀렉트 게이트선 SG0∼SGm의 게이트 길이는 예를 들면 250㎚이고, 워드선 WL0∼WLm의 게이트 길이, 및 워드선 WL과 셀렉트 게이트선 SG와의 간격은 250㎚이다.
즉 상기 제3 실시 형태에 있어서, 3Tr-NAND형 플래시 메모리(410) 및 2Tr 플래시 메모리(420)의 워드선 폭은 NAND형 플래시 메모리(400)의 워드선 폭보다 크게 되어 있다.
본 실시 형태에 따른 구성에 따르면, 상기 제1 내지 제3 실시 형태에서 설명한 (1) 내지 (14)의 효과에 더하여, 하기 (15)의 효과가 얻어진다.
(15) 각 플래시 메모리의 동작 신뢰성을 향상할 수 있다.
NAND형 플래시 메모리(400) 및 3Tr-NAND형 플래시 메모리(410)와, 2Tr 플래시 메모리(420)에서는, 기입 금지 전압의 부여 방법이 상이하다. NAND형 플래시 메모리(400) 및 3Tr-NAND형 플래시 메모리(410)에서는 메모리셀 트랜지스터(MT)의 채널 전위를 워드선과의 커플링에 의해 기입 금지 전압까지 상승시킨다. 다른 한편, 2Tr 플래시 메모리(420)에서는, 비트선으로부터 메모리셀 트랜지스터(MT)의 채널에 기입 금지 전압이 인가된다.
그러면, NAND형 플래시 메모리(400)의 경우, 커플링으로 상승한 채널 전위를 떨어뜨리지 않기 위하여, 선택 트랜지스터에 있어서의 리크 전류를 억제할 필요가 있다. 이것은 3Tr-NAND형 플래시 메모리(410)에서도 동일하다. 다만, 3Tr-NAND형 플래시 메모리(410)의 경우, 선택 트랜지스터(ST1, ST2) 사이에 끼워진 메모리셀 트랜지스터수가 적기 때문에 채널 용량이 작다. 따라서, 커플링에 의해 생긴 전하의 양이, NAND형 플래시 메모리(100)의 경우에 비하여 적다. 이 때문에, 3Tr-NAND형 플래시 메모리(410)의 경우에는 NAND형 플래시 메모리(400)의 경우에 비하여, 리크 전류에 의한 영향을 받기 쉽다.
이 점, 본 실시 형태에 따른 구성이라면, 도 46에 도시한 바와 같이, 3Tr-NAND형 플래시 메모리(410)의 선택 트랜지스터(ST1, ST2)의 채널폭(셀렉트 게이트선폭)은 NAND형 플래시 메모리(400)의 선택 트랜지스터(ST1, ST2)의 채널 폭보다도 크게 되어 있다. 따라서, 3Tr-NAND형 플래시 메모리(410)의 선택 트랜지스터(ST1, ST2)에서는 리크 전류가 흐르기 어렵고, 3Tr-NAND형 플래시 메모리(410)의 동작 신뢰성을 향상할 수 있다.
또한, 2Tr 플래시 메모리(420)의 경우, 기입 금지 전압을 비트선으로부터 부여하기 때문에, NAND형 플래시 메모리(400) 및 3Tr-NAND형 플래시 메모리(410)에 비하여, 리크 전류의 영향을 받기 어렵다. 그러나, 포토리소그래피에 의한 가공시 의 마진의 관점에서, 선택 트랜지스터(ST)의 채널 길이는 250㎚정도인 것이 바람직하다.
또한, 워드선의 포토리소그래피 공정은 NAND형 플래시 메모리(400)에 있어서 최적으로 되는 조건하에서 행해진다. 따라서, 2Tr 플래시 메모리(420)의 메모리셀 트랜지스터(MT)의 채널 길이는 NAND형 플래시 메모리(400)의 메모리셀 트랜지스터보다 길어진다. 일반적으로 채널 길이가 길어지면 셀 전류가 감소하고, 동작 스피드의 저하를 초래한다.
그러나, 본 실시 형태에 따른 구성이라면, 도 47에 도시한 바와 같이, 2Tr 플래시 메모리(420)의 채널폭은 NAND형 플래시 메모리(400) 및 3Tr-NAND형 플래시 메모리(410)보다도 넓게 되어 있다. 그 결과, 2Tr 플래시 메모리(420)에 흐르는 셀 전류를 늘리는 것이 가능해진다. 즉 NAND형 플래시 메모리(400)를 미세화하기 위하여, 2Tr 플래시 메모리(420)가 받는 악영향을, 채널폭을 크게 함으로써 보상하고 있다. 이에 따라, 2Tr 플래시 메모리(420)의 동작 속도를 향상할 수 있다.
다음으로, 본 발명의 제5 실시 형태에 따른 반도체 기억 장치에 관하여 설명한다. 본 실시 형태는 상기 제3, 제4 실시 형태에 따른 시스템 LSI가 홀딩하는 2Tr 플래시 메모리(410)의 메모리셀 어레이에 있어서, 컬럼 방향에서의 셀폭을 크게 한 것이다. 도 48 내지 도 50은 각각 본 실시 형태에 따른 시스템 LSI(1)가 구비하는 NAND형 플래시 메모리(400), 3Tr-NAND형 플래시 메모리(410), 및 2Tr 플래시 메모리(420)가 홀딩하는 메모리셀 어레이(10)의 일부 영역의 평면도이다.
도시하는 바와 같이, NAND형 플래시 메모리(400) 및 3Tr-NAND형 플래시 메모 리(410)에 관해서는, 상기 제4 실시 형태에서 설명한 바와 같다. 즉 NAND형 플래시 메모리(400)에 있어서는, 소자 영역폭(채널폭)은 예를 들면 130㎚, 셀렉트 게이트선 SGS, SGD 폭(선택 트랜지스터 ST1, ST2의 채널 길이)은 예를 들면 225㎚, 워드선 WL 폭(메모리셀 트랜지스터(MT)의 채널 길이)는 125㎚, 인접하는 워드선 WL 간격은 예를 들면 125㎚으로 설정되어 있다. 그리고, 1개의 NAND 셀당의 컬럼 방향을 따른 폭은 예를 들면 260㎚이다. 따라서, 1개의 NAND 셀에 있어서, 폭 65㎚의 소자 분리 영역(STI)이 폭 130㎚의 소자 영역(AA)을 컬럼 분리 방향을 따라서 양측으로부터 끼워넣는 모양으로 되어 있다.
또한, 3Tr-NAND형 플래시 메모리(410)도 제4 실시 형태와 동일하다. 즉 소자 영역폭(채널폭)은 예를 들면 130㎚, 셀렉트 게이트선 SGS, SGD 폭(선택 트랜지스터(ST1, ST2)의 채널 길이)은 예를 들면 250㎚, 워드선 WL 폭(메모리셀 트랜지스터(MT)의 채널 길이)은 250㎚, 셀렉트 게이트선과 워드선 간격은 예를 들면 250㎚으로 설정되어 있다. 그리고, 1개의 메모리셀당의 컬럼 방향을 따른 폭은 예를 들면 260㎚이다. 따라서, 1개의 메모리셀에 있어서, 폭 65㎚의 소자 분리 영역(STI)이 폭 130㎚의 소자 영역(AA)을 컬럼 방향을 따라서 양측으로부터 끼워넣은 모양으로 되어 있다.
2Tr 플래시 메모리(420)에 관해서는, 도 50에 도시하는 바와 같이, 소자 영역폭(채널폭)은 150㎚, 셀렉트 게이트선 SG 폭(선택 트랜지스터(ST)의 채널 길이)는 예를 들면 250㎚, 워드선 WL 폭(메모리셀 트랜지스터(MT)의 채널 길이)는 250㎚, 셀렉트 게이트선과 워드선 간격은 250㎚으로 설정되어 있다. 그리고, 1개의 메모리셀당의 컬럼 방향을 따른 폭은 예를 들면 300㎚이다. 따라서, 1개의 메모리셀에 있어서, 폭 75㎚의 소자 분리 영역(STI)이 폭 150㎚의 소자 영역(AA)을 컬럼 방향을 따라서 양측으로부터 끼워넣은 모양으로 되어 있다.
본 실시 형태에 따른 LSI이라면, 상기 (1) 내지 (15)의 효과에 더하여, 하기 (16)의 효과를 얻을 수 있다.
(16) 시스템 LSI를 고성능화할 수 있다(그 2).
상기 제3, 제4 실시 형태 및 본 실시 형태에 따른 2Tr 플래시 메모리(420)의 채널폭은 NAND형 플래시 메모리(400) 및 3Tr-NAND형 플래시 메모리(410)에 비하여, 넓게 되어 있다. 그러면, 2Tr 플래시 메모리(420)가, NAND형 플래시 메모리(400) 및 3Tr-NAND형 플래시 메모리(410)와 동일한 셀폭이라면, 소자 분리 영역에 있어서의 소자 영역의 폭이 좁아지게 된다. 그리고, 채널폭을 과도하게 넓히면, 소자 분리 영역에 있어서의 소자 영역간의 전기적 분리가 불충분해지거나, 소자 분리 영역의 형성 자체가 곤란해지리라 생각된다.
그러나, 본 실시 형태에 따른 2Tr 플래시 메모리(410)의 메모리셀은 NAND형 플래시 메모리(400) 및 3tr-NAND형 플래시 메모리(410)에 비하여, 컬럼 방향의 폭이 넓게 되어 있다. 이 때문에, 소자 분리 영역의 폭을 크게 할 수 있으며, 프로세스가 간략화됨과 아울러, 소자 영역간의 전기적인 분리를 확실하게 행할 수 있다. 또한, NAND형 플래시 메모리(400) 및 3Tr-NAND형 플래시 메모리(410)와 셀폭이 동일한 경우에 비하여, 소자 영역폭(채널폭)을 더욱 넓히는 것도 가능해진다. 그 결과, 메모리셀이 흘리는 전류를 더욱 증대시킬 수 있으며, 2Tr 플래시 메모리 의 동작 성능을 향상할 수 있다.
한편, 상술한 바와 같이, 2Tr 플래시 메모리(410)는 MCU(430)가 동작하기 위한 프로그램 등을 홀딩한다. 따라서, 데이터 스토리지용으로서 사용되는 NAND형 플래시 메모리(400)와 비교하여, 그 용량은 적어도 된다. 예를 들면 NAND형 플래시 메모리(400)의 기억 용량이 128M비트이라고 하면, 2Tr 플래시 메모리(420)의 기억 용량은 16M비트 정도가다. 즉 LSI(1)내에 있어서 2Tr 플래시 메모리(420)가 차지하는 면적은 NAND형 플래시 메모리(400)가 차지하는 면적에 비하여 매우 적다. 따라서, 2Tr 플래시 메모리(410)의 메모리셀의 채널폭을 크게 했다고 하더라도, LSI의 면적 증가는 최소한으로 억제할 수 있다.
다음으로, 본 발명의 제6 실시 형태에 따른 반도체 기억 장치에 관하여 도 51을 이용하여 설명한다. 본 실시 형태는 상기 제1 실시 형태에 있어서, 소스선의 평면 패턴에 관한 것이다. 도 51은 2Tr 플래시 메모리의 메모리셀 어레이(10)의 일부 영역의 평면도이고, 상기 제1 실시 형태에서 설명한 도 6에 대응하는 것이다.
도시하는 바와 같이, 소스 컨택트 영역(SCA)에 있어서, 인접하는 금속 배선층(210)을 접속하는 금속 배선층(500)이 형성되어 있다. 이 금속 배선층(20)은 금속 배선층(210)과 동일한 레벨(제1층째)에 형성되어 있다. 즉 소스선 SL은 금속 배선층(210), 및 (500)을 포함하고 있다. 더욱 환언하면, 소스선 SL은 사다리형상을 갖고 있다.
상기 본 실시 형태에 따른 구성이라면, 상기 (1) 내지 (16)의 효과에 더하여, 하기 (17)의 효과가 얻어진다.
(17) 판독 동작 신뢰성을 향상할 수 있다(그 2).
본 실시 형태에 따른 구성이라면, 소스선 SL은 금속 배선층(210, 500)을 포함하고 있다. 그리고, 동일 행의 컨택트 플러그(CP1)마다 형성된 복수의 금속 배선층(210)은 금속 배선층(500)에 의해 접속되어 있다. 즉 소스선 SL은 비트선 방향으로 분리되어 있지 않다. 따라서, 판독 전류는 워드선 방향뿐만 아니라 비트선 방향으로도 흐를 수 있으며, 소스선 SL의 저항값을 저감할 수 있다.
따라서, 판독시에 있어서 소스선 SL의 전위가 상승하는 것을 억제할 수 있으며, 플래시 메모리의 판독 신뢰성을 향상할 수 있다.
다음으로, 본 발명의 제7 실시 형태에 따른 비휘발성 반도체 기억 장치에 관하여 도 52를 이용하여 설명한다. 본 실시 형태는 상기 제1 실시 형태에 있어서, 소스선의 평면 패턴에 관한 것이고, 제1 실시 형태와 제6 실시 형태를 조합한 것이다. 도 52는 2Tr 플래시 메모리의 메모리셀 어레이(10)의 일부 영역의 평면도이고, 특히 소스선에 대하여 주목한 것이다.
도시하는 바와 같이, 본 실시 형태에 따른 플래시 메모리는 상기 제6 실시 형태에서 설명한 도 51에 있어서, 소스 컨택트 영역(SCA)에 금속 배선층(250)을 형성한 것이다. 그리고, 소스 컨택트 영역(SCA)에 있어서, 금속 배선층(210, 500)과 금속 배선층(250)은 컨택트 플러그(CP11)에 의해 접속되어 있다. 즉 소스선 SL은 금속 배선층(210, 500, 250)을 포함하고 있다.
상기 본 실시 형태에 따른 구성이라면, 상기 (1) 내지 (17)의 효과에 더하여, 하기 (18)의 효과를 얻을 수 있다.
(18) 판독 동작 신뢰성을 향상할 수 있다(그 3).
본 실시 형태에 따른 구성이라면, 소스선 SL은 제1층째의 금속 배선층 및 제2층째의 금속 배선층을 포함하고 있다. 그리고 제1층째와 제2층째의 금속 배선층끼리는 컨택트 플러그(CP11)에 의해 접속되어 있다. 그리고 제1층째의 소스선 SL은 금속 배선층(210, 500)을 포함하고 있다. 따라서, 소스 컨택트 영역(SCA)에 있어서는, 소스선이 비트선 방향을 따라서 스트라이프 형상으로 형성되어 있다. 따라서, 제1층째의 금속 배선층(210, 500)과 제2층째의 금속 배선층(250)을 접속하는 컨택트 플러그(CP11)는 소스 컨택트 영역(SCA)이 이르는 장소에 형성할 수 있다. 도 52에 도시한 예이라면, 4개의 워드선 및 셀렉트 게이트선에 대하여, 컨택트 플러그(CP11)의 수는 5개이지만, 그 수는 적절히 늘릴 수 있다.
이 점, 컨택트 플러그는 전류의 집중에 의해 열화되기 쉽다는 특성이 있다. 따라서, 소스선을 제1층째의 금속 배선층과 제2층째의 금속 배선층으로 형성한 경우, 양자 사이를 접속하는 컨택트 플러그의 수가 적으면, 컨택트 플러그에 전류가 집중되어, 컨택트 플러그가 파괴될 우려가 있다. 그리고, 컨택트 플러그가 파괴되는 것은 소스선 SL의 고저항화로 이어진다.
그러나, 본 실시 형태에 따른 구성에서는, 컨택트 플러그(CP11)의 수를 대폭적으로 늘리는 것이 가능해지고, 컨택트 플러그(CP11)가 파괴되는 것을 방지할 수 있다. 따라서, 소스선 SL의 저항의 저저항화를 도모할 수 있으며, 판독 동작의 신뢰성을 향상할 수 있다.
한편, 상기 제6, 제7 실시 형태는 2Tr 플래시 메모리의 경우를 예로 들어 설 명하였지만, 당연하지만 3Tr-NAND형 플래시 메모리의 경우에도 적용할 수 있다.
다음으로, 본 발명의 제8 실시 형태에 따른 반도체 기억 장치에 관하여 도 53을 이용하여 설명한다. 본 실시 형태는 상기 제1 실시 형태에 있어서, 1개의 메모리셀 블록(BLK)내의 메모리셀 수를 (4×4)개로 한 것이다. 도 53은 본 실시 형태에 따른 플래시 메모리의, 메모리셀 블록(BLK) 및 셀렉터(SEL)의 회로도이다. 본 실시 형태에 따른 2Tr 플래시 메모리는 도 2에 도시한 구성에 있어서, 메모리셀 블록(BLK) 및 셀렉터(SEL)의 구성을 도 53에 도시한 구성으로 치환한 이외에는 동일하다. 따라서, 메모리셀 블록(BLK) 및 셀렉터(SEL) 이외의 구성의 설명은 생략한다.
도시하는 바와 같이, 상기 제1 실시 형태에서는 1개의 메모리셀 블록(BLK)에 포함되는 메모리셀(MC)이 2열인데 비하여, 본 실시 형태에서는 4열의 메모리셀군이 포함되어 있다. 즉 1개의 메모리셀 블록(BLK)당, (4×4)개의 메모리셀(MC)이 포함되어 있다. 그리고, 4열의 메모리셀의 메모리셀 트랜지스터(MT)의 드레인 영역은 4개의 로컬 비트선 LBL0∼LBL3에 각각 접속되어 있다. 로컬 비트선 LBL0∼LBL3의 일단은 셀렉터(SEL)에 접속되고, 타단은 MOS 트랜지스터(12)의 전류 경로를 통하여 기입용 디코더(20)에 접속되어 있다. 한편, 로컬 비트선 LBL0, LBL2에 접속되어 있는 MOS 트랜지스터(12)의 게이트는 공통 접속되고, 로컬 비트선 LBL1, LBL3에 접속되어 있는 MOS 트랜지스터(12)의 게이트는 공통 접속되어 있다. 또한, 동일 행의 메모리셀 트랜지스터(MT)의 컨트롤 게이트는 워드선 WL0∼WL3 중의 어느 하나에 공통 접속되고, 동일 행의 선택 트랜지스터(ST)의 게이트는 셀렉트 게이트선 SG0∼ SG3 중의 어느 하나에 공통 접속되어 있다. 또한, 선택 트랜지스터(ST)의 소스 영역은 모든 메모리셀(MC) 사이에서 공통 접속되어 있다.
다음으로, 셀렉터(SEL)의 구성에 관하여 설명한다. 셀렉터(SEL)는 메모리셀 블록(BLK)마다 형성되고, 8개의 MOS 트랜지스터(13-1∼16-1, 13-2∼16-2)를 구비하고 있다. 그리고 4개의 MOS 트랜지스터(13-1, 14-1, 15-2, 16-2) 및 MOS 트랜지스터(13-2, 14-2, 15-1, 16-1)가 각각 직렬 접속되어 있다. 즉 MOS 트랜지스터(13-1)의 전류 경로의 일단이 MOS 트랜지스터(14-1)의 전류 경로의 일단에 접속되고, MOS 트랜지스터(14-1)의 전류 경로의 타단이 MOS 트랜지스터(15-2)의 전류 경로의 일단에 접속되고, MOS 트랜지스터(15-2)의 전류 경로의 타단이 MOS 트랜지스터(16-2)의 전류 경로의 일단에 접속되어 있다. 또한, MOS 트랜지스터(13-2)의 전류 경로의 일단이 MOS 트랜지스터(14-2)의 전류 경로의 일단에 접속되고, MOS 트랜지스터(14-2)의 전류 경로의 타단이 MOS 트랜지스터(15-1)의 전류 경로의 일단에 접속되고, MOS 트랜지스터(15-1)의 전류 경로의 타단이 MOS 트랜지스터(16-1)의 전류 경로의 일단에 접속되어 있다. MOS 트랜지스터(13-1, 13-2, 16-1, 16-2)의 게이트는 기입용 디코더(20)에 접속되고, MOS 트랜지스터(14-1, 14-2, 15-1, 15-2)의 게이트는 컬럼 디코더(40)에 접속되어 있다. 그리고 MOS 트랜지스터(13-1)와 MOS 트랜지스터(14-2)와의 접속 노드에 로컬 비트선 LBL0이 접속되고, MOS 트랜지스터(13-2)와 MOS 트랜지스터(14-2)와의 접속 노드에 로컬 비트선 LBL1이 접속되고, MOS 트랜지스터(15-1)와 MOS 트랜지스터(16-1)와의 접속 노드에 로컬 비트선 LBL2이 접속되고, MOS 트랜지스터(15-2)와 MOS 트랜지스터(16-2)와의 접속 노드에 로컬 비트선 LBL3이 접속되어 있다. 또한, MOS 트랜지스터(13-1, 13-3)의 타단은 기입용 글로벌 비트선 WGBL0에 접속되고, MOS 트랜지스터(16-1, 16-2)의 타단은 기입용 글로벌 비트선 WGBL1에 접속되어 있다. 기입용 글로벌 비트선 WGBl0, WGBL1 각각은 동일 열에 있는 셀렉터(SEL)의 MOS 트랜지스터(13-1, 13-2) 및 MOS 트랜지스터(16-1, 16-2)의 전류 경로의 타단을 공통 접속한다. 그리고, 기입용 글로벌 비트선 WGBL0, WGBL1의 일단은 각각 래치 회로(51)에 접속되어 있다. 또한, MOS 트랜지스터(24-1)와 MOS 트랜지스터(25-2)와의 접속 노드, 및 MOS 트랜지스터(14-2)와 MOS 트랜지스터(15-1)와의 접속 노드에는 판독용 글로벌 비트선 RGBL0이 접속되어 있다. 판독용 글로벌 비트선 RGBL0은 동일 열에 있는 셀렉터(SEL)의 MOS 트랜지스터(14-1)와 MOS 트랜지스터(15-2)와의 접속 노드, 및 MOS 트랜지스터(14-2)와 MOS 트랜지스터(15-1)와의 접속 노드를 공통 접속한다. 그리고, 판독용 글로벌 비트선 RGBL0의 일단은 MOS 트랜지스터(11)를 통하여 센스 앰프(70)에 접속되어 있다. MOS 트랜지스터(11)의 게이트는 컬럼 디코더(40)에 접속되어 있다.
상기 구성의 메모리셀 블록(BLK) 및 셀렉터(SEL)가, 상기 제1 실시 형태에서 설명한 바와 같이, 메모리셀 어레이(20)내에 있어서 매트릭스 형상으로 배치되어 있다.
상기 구성의 메모리셀 블록에 있어서, 기입시에는 로컬 비트선 LBL0 또는 LBL1이, MOS 트랜지스터((13-1, 13-2) 중의 어느 하나에 의해 기입용 글로벌 비트선 WGBL0에 접속된다. 또한, 로컬 비트선 LBL2 또는 LBL3이, MOS 트랜지스터(16-1, 16-2) 중의 어느 하나에 의해 기입용 글로벌 비트선 WGBL1에 접속된다. 또한, 판독시에는 LBL0∼LBL3의 어느 1개가, MOS 트랜지스터(14-1, 14-2, 15-1, 15-2) 중의 어느 하나에 의해, 판독용 글로벌 비트선 RGBL에 접속된다. 그 밖의 동작은 상기 제1 실시 형태에서 설명한 바와 같다.
본 실시 형태에 따른 구성이라면, 또한 하기 (19)의 효과가 얻어진다.
(19) 플래시 메모리의 제조 방법을 용이하게 할 수 있다.
제1 실시 형태이라면, 1개의 메모리셀 블록(BLK)에는 2열의 메모리셀군이 형성되어 있다. 따라서, 도 9에서 설명한 2개의 금속 배선층(기입용 글로벌 비트선)(280) 및 1개의 금속 배선층(판독용 글로벌 비트선)(290)은 2열의 메모리셀군이 형성되는 면적내에 형성된다.
그러나, 본 실시 형태이라면, 1개의 메모리셀 블록(BLK)에는 4열의 메모리셀군이 포함된다. 따라서, 2개의 금속 배선층(280) 및 1개의 금속 배선층(290)은 4열의 메모리셀군이 형성되는 면적내에 형성된다. 이 면적은 제1 실시 형태에 따른 구성의 경우의 2배이다. 환언하면, 금속 배선층(280, 290)의 배선 여유가 2배로 된다. 따라서, 금속 배선층(280, 290)의 패터닝이 용이해지고, 플래시 메모리의 제조가 간편해진다.
또한, 배선 여유가 2배로 되기 때문에, 인접하는 금속 배선층(280, 290)을 확실하게 분리할 수 있으며, 제조 수율의 향상에 기여한다.
다음으로, 본 발명의 제9 실시 형태에 따른 반도체 기억 장치에 관하여, 도 54를 이용하여 설명한다. 본 실시 형태는 상기 제1 실시 형태에 있어서, 기입용 글로벌 비트선과 판독용 글로벌 비트선을 공통으로 한 것이다. 도 54는 본 실시 형태에 따른 플래시 메모리가 구비하는 메모리셀 블록(BLK) 및 셀렉터(SEL)의 회로도이다. 본 실시 형태에 따른 플래시 메모리는 도 1에 도시한 구성에 있어서, 메모리셀 블록(BLK) 및 셀렉터(SEL)의 구성을 도 54에 도시한 구성으로 치환한 이외에는 동일하다.
도시하는 바와 같이, 메모리셀 블록(BLK)의 구성은 상기 제1 실시 형태에 따른 구성과 동일하다. 즉 1개의 메모리셀 블록(BLK)당 2열의 메모리셀군을 포함하고 있다.
셀렉터(SEL)는 4개의 MOS 트랜지스터(500∼530)를 포함하고 있다. 도시하는 바와 같이, MOS 트랜지스터(500, 510)는 로컬 비트선 LBL0과 LBL1 사이에 직렬로 접속되어 있다. 즉 MOS 트랜지스터(500)의 전류 경로의 일단이 로컬 비트선 LBL0에 접속되고, 타단이 MOS 트랜지스터(510)의 전류 경로의 일단에 접속되어 있다. 또한, MOS 트랜지스터(510)의 타단이 로컬 비트선 LBL1에 접속되어 있다. 그리고, MOS 트랜지스터(500, 510)의 게이트는 컬럼 디코더(40)에 접속되어 있다. 또한, MOS 트랜지스터(500, 510)의 게이트는 컬럼 디코더(40)에 접속되어 있다. 또한, MOS 트랜지스터(500, 510)의 접속 노드는 글로벌 비트선 GBL0∼GBL(n-1) 중의 어느 하나에 접속되어 있다. 글로벌 비트선 GBL0∼GBL(n-1) 각각은 동일 열에 있는 셀렉터(SEL)의 MOS 트랜지스터(500, 510)의 접속 노드를 공통 접속한다. 그리고, 글로벌 비트선 GBL0∼GBL(n-1) 각각의 일단은 래치 회로(51)에 접속되고, 타단은 MOS 트랜지스터(11)를 통하여 컬럼 셀렉터에 접속되어 있다. 글로벌 비트선 GBL0∼GBL(n-1)마다 형성된 각 MOS 트랜지스터(11)의 게이트는 공통 접속되고, 컬럼 디코 더(40)에 접속되어 있다.
또한, MOS 트랜지스터(520, 530)의 전류 경로의 일단은 각각 로컬 비트선 LBL0, LBL1에 접속되고, 타단은 서로 공통 접속되어 기입용 디코더(20)에 접속되어 있다. 또한, MOS 트랜지스터(520, 530)의 게이트는 각각 독립해 있으며, 기입용 디코더(20)에 접속되어 있다.
상기 구성의 메모리셀 블록에 있어서, 기입 및 판독시에는 로컬 비트선 LBL0 또는 LBL1이, MOS 트랜지스터(500, 510) 중의 어느 하나에 의해 글로벌 비트선 GBL0에 접속된다. 로컬 비트선 LBL0이 선택된 경우에는, MOS 트랜지스터(520)는 오프 상태로 되고, 래치 회로(51)로부터의 데이터가 로컬 비트선 LBL0에 전달된다. 반대로, 로컬 비트선 LBL1이 선택된 경우에는 MOS 트랜지스터(530)는 오프 상태로 되고, 래치 회로(51)로부터의 데이터가 로컬 비트선 LBL1에 전달된다.
본 실시 형태에 따른 구성이라면, 1개의 메모리셀 블록내를 통과하는 글로벌 비트선 GBL은 1개뿐이다. 따라서, 글로벌 비트선 GBL으로 되는 금속 배선층 형성시의 배선 여유를 확보할 수 있다. 그 결과, 상기 제8 실시 형태에서 설명한 (19)의 효과가 얻어진다.
다음으로, 본 발명의 제10 실시 형태에 따른 반도체 기억 장치에 관하여, 도 55를 이용하여 설명한다. 본 실시 형태는 상기 제8, 제9 실시 형태를 조합한 것이다. 도 55는 본 실시 형태에 따른 플래시 메모리가 구비하는 메모리셀 블록(BLK) 및 셀렉터(SEL)의 회로도이다. 본 실시 형태에 따른 플래시 메모리는 도 1에 도시한 구성에 있어서, 메모리셀 블록(BLK) 및 셀렉터(SEL)의 구성을 도 55에 도시한 구성으로 치환한 이외에는 동일하다.
도시하는 바와 같이, 메모리셀 블록(BLK)의 구성은 상기 제8 실시 형태에 따른 구성과 동일하고, 1개의 메모리셀 블록(BLK)당 4열의 메모리셀군을 포함하고 있다.
셀렉터(SEL)는 8개의 MOS 트랜지스터(540∼610)를 포함하고 있다. 도시하는 바와 같이, MOS 트랜지스터(540, 570)는 로컬 비트선 LBL0과 LBL3 사이에 직렬 접속되어 있다. 즉 MOS 트랜지스터(540)의 전류 경로의 일단이 로컬 비트선 LBL0에 접속되고, 타단이 MOS 트랜지스터(570)의 전류 경로의 일단에 접속되어 있다. 또한, MOS 트랜지스터(570)의 타단이 로컬 비트선 LBL3에 접속되어 있다. 그리고, MOS 트랜지스터(540, 570)의 게이트는 컬럼 디코더(40)에 접속되어 있다. 또한, MOS 트랜지스터(540, 570)의 접속 노드는 글로벌 비트선 GBL0∼GBL(n-1) 중의 어느 하나에 접속되어 있다. 또한, MOS 트랜지스터(550, 560)는 로컬 비트선 LBL1과 LBL2 사이에 직렬 접속되어 있다. 즉 MOS 트랜지스터(550)의 전류 경로의 일단이 로컬 비트선 LBL1에 접속되고, 타단이 MOS 트랜지스터(560)의 전류 경로의 일단에 접속되어 있다. 또한, MOS 트랜지스터(560)의 타단이 로컬 비트선 LBL2에 접속되어 있다. 그리고, MOS 트랜지스터(550, 560)의 게이트는 컬럼 디코더(40)에 접속되어 있다. 또한, MOS 트랜지스터(550, 560)의 접속 노드는 글로벌 비트선 GBL0∼GBL(n-1) 중의 어느 하나에 접속되어 있다. 글로벌 비트선 GBL0∼GBL(n-1) 각각은 동일 열에 있는 셀렉터(SEL)의 MOS 트랜지스터(540, 570)의 접속 노드, 및 MOS 트랜지스터(550, 560)의 접속 노드를 공통 접속한다. 그리고, 글로벌 비트선 GBL0∼ GBL(n-1) 각각의 일단은 래치 회로(51)에 접속되고, 타단은 MOS 트랜지스터(11)를 통해 센스 앰프(70)에 접속되어 있다.
또한, MOS 트랜지스터(580∼610)의 전류 경로의 일단은 각각 로컬 비트선 LBL0∼LBL3에 접속되고, 타단은 서로 공통 접속되어 기입용 디코더(20)에 접속되어 있다. 또한, MOS 트랜지스터(580∼610)의 게이트는 각각 기입용 디코더(20)에 접속되어 있다.
상기 구성의 메모리셀 블록에 있어서, 기입 및 판독시에는 로컬 비트선 LBL0∼LBL3 중의 어느 하나가, MOS 트랜지스터(540∼570) 중의 어느 하나에 의해 글로벌 비트선 GBL0에 접속된다. 로컬 비트선 LBL0이 선택된 경우에는 MOS 트랜지스터(580)는 오프 상태로 되고, 래치 회로(51)로부터의 데이터가 로컬 비트선(LBL0)에 전달된다. 로컬 비트선(LBL1)이 선택된 경우에는 MOS 트랜지스터(590)는 오프 상태로 되고, 래치 회로(51)로부터의 데이터가 로컬 비트선 LBL1에 전달된다. 로컬 비트선 LBL2이 선택된 경우에는, MOS 트랜지스터(600)는 오프 상태로 되고, 래치 회로(51)로부터의 데이터가 로컬 비트선 LBL2에 전달된다. 로컬 비트선 LBL3이 선택된 경우에는 MOS 트랜지스터(610)는 오프 상태로 되고, 래치 회로(51)로부터의 데이터가 로컬 비트선 LBL3에 전달된다.
본 실시 형태에 따른 구성이라면, 4열의 메모리셀 열을 포함하는 1개의 메모리셀 블록내를 통과하는 글로벌 비트선 GBL은 1개뿐이다. 따라서, 글로벌 비트선 GBL으로 되는 금속 배선층 형성시의 배선 여유를 확보할 수 있다. 그 결과, 상기 제8 실시 형태에서 설명한 (19)의 효과가 얻어진다.
상기와 같이, 본 발명의 제1 내지 제10 실시 형태에 따른 비휘발성 반도체 기억 장치이라면, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 제1 다결정 실리콘층(310)과, 제1 다결정 실리콘층(310) 상에 게이트간 절연막을 개재하여 형성된 제2 다결정 실리콘층(330)을 포함하는 적층 게이트를 구비한 셀렉트 게이트선에 있어서, 제2 다결정 실리콘층(330)을 전기적으로 플로팅의 상태로 하고 있다.
따라서, 셀렉트 게이트선의 전위가 변화되었을 때에, 메모리셀 트랜지스터의 제어 게이트(330)가 받는 커플링의 영향을 저감할 수 있다. 이에 따라, 커플링에 의한 제어 게이트의 전위 변화는 미소한 것으로 되고, 제어 게이트의 전위는 신속히 확정된다. 따라서, 플래시 메모리의 동작 속도를 향상할 수 있다.
선택 트랜지스터의 제2 다결정 실리콘층(330)은 셀렉트 게이트선으로서는 기능하지 않으며, 다결정 실리콘층(310)이 실질적으로 셀렉트 게이트선으로서 기능한다. 그리고, 디코더 회로로부터 부여되는 로우 선택 신호는 다결정 실리콘층(310)에 의해 전달된다.
한편, 상기 제1, 제8 실시 형태에 있어서, 셀렉터(SEL)내의 MOS 트랜지스터(14, 15, 14-1, 14-2, 15-1, 15-2)를, 2개의 MOS 트랜지스터로 치환해도 된다. 도 56, 도 57은 제1, 제8 실시 형태의 변형예에 따른 셀렉터의 회로도이다.
도시하는 바와 같이, MOS 트랜지스터(14, 15, 14-1, 14-2, 15-1, 15-2)는 각각 직렬 접속된 2개의 MOS 트랜지스터(17, 18)로 구성되어 있다. 그리고, MOS 트랜지스터(17)가 로컬 비트선에 접속되고, MOS 트랜지스터(18)가 판독용 글로벌 비트선에 접속되어 있다. 한편, MOS 트랜지스터(18)는 게이트 절연막이 얇은 저전압 의 MOS 트랜지스터이고, MOS 트랜지스터(17)는 게이트 절연막이 두꺼운 고내압의 MOS 트랜지스터이다. 그리고, MOS 트랜지스터(17)의 게이트에는 승압 회로(700)에 의해 예를 들면 5V가 상시 부여되어 있다. 즉 MOS 트랜지스터(17)는 스위칭 동작을 행하지 않는다. 다른 한편, MOS 트랜지스터(18)의 게이트는 컬럼 디코더(40)에 접속되어 있다. 그리고, 컬럼 디코더(40)로부터 부여되는 전압(예를 들면 Vcc1)에 의해, 스위칭 동작을 행한다.
본 구성에 따르면, 고내압의 MOS 트랜지스터(17)는 실질적으로 스위치 소자로서 기능하지 않는다. 그리고, 저내압의 MOS 트랜지스터(17)가, 로컬 비트선과 판독용 글로벌 비트선 사이의 스위칭을 행하고 있다. 따라서, 판독 경로에는 실질적으로 고내압의 MOS 트랜지스터가 존재하지 않게 되며, 더욱 빠른 판독 동작이 가능하다. 또한, 동시에, 소비 전력을 저감할 수 있다.
또한, 상기 실시 형태에서 설명한 2Tr 플래시 메모리의 비트선은 판독용 글로벌 비트선과 기입용 글로벌 비트선으로 분할되어 있다. 이 경우, 판독시에는 기입용 글로벌 비트선을 접지 전위로 해 두는 것이 바람직하다.
도 58은 이 양태를 도시하고 있으며, 제1 실시 형태에 따른 메모리셀 블록(BLK) 및 셀렉터(SEL)의 회로도이다. 도시하는 바와 같이, 판독시에 있어서, MOS 트랜지스터(14)가 온 상태로 되고, 로컬 비트선 LBL0이 판독용 글로벌 비트선 GBL0에 접속되어 있다. 그리고, 기입용 글로벌 비트선 WGBL0, WGBL1은 전압 발생 회로(120)에, 스위치 소자(710)를 개재하여 접속되어 있다. 전압 발생 회로(120)는 기입용 글로벌 비트선 WGBL0, WGBL1에 0V를 부여한다.
이상과 같이, 판독시에는 기입용 글로벌 비트선의 전위를 접지 전위로 하는 것은 노이즈 대책으로 되고, 판독 동작을 더욱 안정시킬 수 있다.
또한, 션트 영역(SA2, SA3)의 구조는 제1 실시 형태에서 설명한 도 18의 구성에는 한정되지 않고, 다결정 실리콘층(330)에 컨택트 플러그(CP3)를 접촉할 수 있는 구성이면 된다. 예를 들면, 도 59에 도시한 바와 같이, 셀렉트 게이트선의 볼록부에 있어서의 게이트간 절연막(320) 및 다결정 실리콘층(330)을 모두 제거하고, 이 영역에 컨택트 플러그(CP3)를 형성해도 된다. 또한, 도 60에 도시한 바와 같이, 스티치 영역(SA1)에 있어서의 셀렉트 게이트선의 게이트간 절연막(320) 및 다결정 실리콘층(330)을 모두 제거해도 된다.
또한, 메모리셀의 구조는 상기 실시 형태에서 설명한 것에 한정되지 않는다. 도 61 및 도 62는 2Tr 플래시 메모리 및 3Tr-NAND형 플래시 메모리의 메모리셀의 단면도이다. 도시하는 바와 같이, 선택 트랜지스터 및 메모리셀 트랜지스터의 다결정 실리콘층(330) 상에 실리사이드층(800)을 형성하고, 컨택트 플러그(CP1, CP2)와 접하는 불순물 확산층(340) 표면내에 실리사이드층(810)을 형성해도 된다. 실리사이드층(800, 810)을 형성함으로써, 플래시 메모리의 동작 속도를 향상할 수 있다. 또한, 이 때에는 개개의 메모리셀에 있어서, 적층 게이트의 측벽에 절연막(820)을 형성하고, 인접하는 적층 게이트간의 영역을 절연막(820)에 의해 매립하는 것이 바람직하다. 이에 따라, 불필요한 실리사이드층이 형성되는 것을 방지할 수 있다.
한편, 상기 실시 형태에 있어서의 2Tr 플래시 메모리에서는, 비트선이 글로 벌 비트선과 로컬 비트선으로 계층화되어 있는 경우를 예로 들어 설명하였다. 그러나, 계층화되지 않은 경우에도 적용할 수 있다는 것은 물론이다.
한편, 상기 실시 형태에서는, 메모리셀 트랜지스터(MT)의 게이트 길이, 및 인접 적층 게이트간의 거리가, 200㎚, 250㎚인 경우에 관하여 설명하였다. 그러나, 이들 값에 한정되지 않고, 예를 들면 각각이 200㎚ 이하인 경우에 현저한 효과를 얻을 수 있다.
다음으로 플래시 메모리의 실시 형태를 설명한다. 도 63은 메모리 카드의 일례를 도시한다. 도 63에 도시한 바와 같이, 메모리 카드(900)는 상기 제1 내지 제10 실시 형태에서 설명한 플래시 메모리(3)(3Tr-NAND 플래시 메모리, NAND 플래시 메모리, 또는 2Tr 플래시 메모리)를 구비한다. 플래시 메모리(3)는 특정 제어 신호 및 데이터를 외부 장치(도시 생략)으로부터 수신한다. 또한, 플래시 메모리(3)은 상기 외부 장치으로 특정 제어 신호 및 데이터를 출력한다.
신호선(DAT), 코맨드 라인 인에이블 신호선(CLE), 어드레스 라인 인에이블 신호선(ALE) 및 레디/비지 신호선(R/B)이 플래시 메모리(3)를 갖고 있는 상기 메모리 카드(900)에 접속된다. 신호선(DAT)은 데이터, 어드레스 또는 코맨드 신호를 전송한다. 코맨드 라인 인에이블 신호선(CLE)은 코맨드 신호가 신호선(DAT) 상에서 전송되었다는 것을 나타내는 신호를 전송한다. 어드레스 라인 인에이블 신호선(ALE)은 어드레스 신호가 신호선(DAT) 상에서 전송되었다는 것을 나타내는 신호를 전송한다. 레디/비지 신호선(R/B)은 메모리 장치가 레디인지 여부를 나타내는 신호를 전송한다.
다른 예시적 실시예가 도 64에 도시되어 있다. 도 64에 도시된 메모리 카드는 메모리 장치 외에 플래시 메모리(3)를 제어하고 외부 장치(도시 생략)로부터 (외부 장치로) 소정의 신호를 수신(송신)하는 컨트롤러(910)를 더 포함한다는 점에서 도 63에 도시된 메모리 카드와는 상이하다.
컨트롤러(910)는 인터페이스 유닛(I/F)(911, 912), 마이크로프로세서 유닛(MPU)(913), 버퍼 RAM(914) 및 에러 정정 코드 유닛(ECC)(915)를 포함한다. 인터페이스 유닛(I/F)(911, 912)은 외부 장치(도시 생략)로부터/외부 장치로 소정의 신호를 수신/출력한다. 마이크로프로세서 유닛(MPU)(913)은 로지컬 어드레스를 물리적 어드레스로 변환한다. 버퍼 RAM(914)은 데이터를 일시적으로 저장한다. 에러 정정 코드 유닛(915)를 에러 정정 코드를 발생시킨다. 코맨드 신호선(CMD), 클럭 신호선(CLK) 및 신호선(DAT)는 메모리 카드(900)에 접속된다. 주목할 것은, 컨트롤 신호선, 신호선(DAT)의 비트폭, 및 컨트롤러의 회로 구성은 적절하게 변경될 수 있다는 것이다.
도 65는 다른 실시 형태를 도시한다. 도 65에 도시된 바와 같이, 메모리 카드(900)는 카드홀더(920)에 삽입되어, 전자 장치(도시 생략)에 접속된다. 카드홀더(920)는 컨트롤러(910)의 기능의 일부를 가질 수 있다.
도 66은 다른 실시 형태를 도시한다. 도 66에 도시된 바와 같이, 메모리 카드(900) 또는 메모리 카드(900)가 삽입된 카드홀더(920)가 접속 장치(1000)에 삽입된다. 접속 장치(1000)는 접속 케이블(1100) 및 인터페이스 회로(1200)를 경유하여 보드(1300)에 접속된다. 보드(1300)는 CPU(1400) 및 버스(1500)를 포함한다.
도 67은 다른 실시 형태를 도시한다. 메모리 카드(900) 또는 메모리 카드(900)가 삽입된 카드홀더(920)가 접속 장치(1000)에 삽입된다. 접속 장치(1000)는 접속 케이블(1100)을 경유하여 퍼스널 컴퓨터(2000)에 접속된다.
도 68 및 도 69는 다른 실시 형태를 도시한다. 도 68 및 도 69에 도시한 바와 같이, IC 카드(2100)는 MCU(2200)를 포함한다. MCU(2200)는 상기 실시 형태 중 어느 하나에 따른 플래시 메모리(3), ROM(2300) 및 RAM(2400)을 포함하는 다른 회로 및 CPU(2500)를 포함한다. IC 카드(2100)는 MCU(2200)에 접속되고 IC 카드(2100) 상에 제공된 플레인 접속 단자(2600)를 경유하여 MCU(2200)에 접속 가능하다. CPU(2500)는 연산 섹션(2510) 및 플래시 메모리(3), ROM(2300), 및 RAM(2400)에 접속된 컨트롤 섹션(2520)을 포함한다. 예를 들면, MPU(2200)는 IC 카드(2100)의 한쪽 측에 제공되고 플레인 접속 단자(2600)는 다른쪽 측에 제공된다.
당 분야의 업자라면 다른 장점 및 변경들을 쉽게 유추해낼 수 있을 것이다. 따라서, 광의의 의미의 본 발명은 상술한 상세한 설명 및 대표적 실시예에 한정되는 것은 아니다. 따라서, 첨부된 특허청구범위 및 그 등가물에 의해 정의된 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들이 행해질 수 있다.
본 발명에 따르면, 동작 속도 및 동작 신뢰성이 향상된 반도체 기억 장치를 제공할 수 있다.

Claims (20)

  1. 반도체 기억 장치에 있어서,
    플로팅 게이트 및 제어 게이트를 구비한 1개의 제1 MOS 트랜지스터와, 제1, 제2 게이트 전극이 적층된 적층 게이트를 구비하고 또한 상기 제1 MOS 트랜지스터의 소스에 드레인이 접속된 제2 MOS 트랜지스터를 구비한 복수의 메모리셀,
    상기 메모리셀이 매트릭스 형상으로 배치된 메모리셀 어레이,
    동일 열의 상기 제1 MOS 트랜지스터의 드레인을 전기적으로 공통 접속하는 비트선,
    복수의 상기 제2 MOS 트랜지스터의 소스를 공통 접속하는 소스선,
    동일 행의 상기 제1 MOS 트랜지스터의 제어 게이트를 공통 접속하는 워드선,
    동일 행의 상기 제2 MOS 트랜지스터의 제2 게이트 전극을 전기적으로 공통 접속하고, 상기 제1 게이트 전극과 전기적으로 분리된 셀렉트 게이트선을 구비하는 반도체 기억 장치.
  2. 반도체 기억 장치에 있어서,
    제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 소스에 드레인이 접속된 제2 MOS 트랜지스터를 구비한 메모리셀,
    상기 제1 MOS 트랜지스터의 드레인에 접속된 비트선,
    상기 제2 MOS 트랜지스터의 소스에 접속된 소스선을 구비하며,
    상기 제1 MOS 트랜지스터는, 반도체 기판 상에 제1 게이트 절연막을 개재하여 형성된 플로팅 게이트와, 상기 플로팅 게이트 상에 제1 게이트간 절연막을 개재하여 형성된 제어 게이트를 포함하는 제1 적층 게이트를 포함하고,
    상기 제2 MOS 트랜지스터는, 상기 반도체 기판 상에 제2 게이트 절연막을 개재하여 형성된 제1 게이트 전극과, 상기 제1 게이트 전극 상에 제2 게이트간 절연막을 개재하여 형성되고 또한 전기적으로 플로팅 상태인 제2 게이트 전극을 포함하는 제2 적층 게이트를 포함하는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 메모리셀이 매트릭스 형상으로 배치된 메모리셀 어레이,
    동일 행의 상기 제1 MOS 트랜지스터의 제어 게이트가 공통 접속되어 형성된 워드선,
    동일 행의 상기 제2 MOS 트랜지스터의 제2 적층 게이트가 공통 접속되어 형성된 셀렉트 게이트선,
    상기 셀렉트 게이트선에 대응하여 형성된 금속 배선층을 더 구비하며,
    상기 메모리셀 어레이는, 상기 메모리셀이 형성된 제1 영역과, 인접하는 제1 영역 사이에 형성된 제2 영역을 포함하고,
    상기 제2 영역에서, 상기 제2 MOS 트랜지스터의 상기 제2 게이트 전극 및 상기 제2 게이트간 절연막의 적어도 일부가 제거되어, 상기 제1 게이트 전극의 상면이 노출되어 있으며,
    상기 금속 배선층은, 상기 제2 영역에서, 대응하는 상기 셀렉트 게이트선의 상기 제1 게이트 전극과 컨택트 플러그에 의해 전기적으로 접속되어 있는 반도체 기억 장치.
  4. 제3항에 있어서,
    판독시에, 상기 셀렉트 게이트선 중의 어느 하나를 선택하는 로우 디코더를 더 구비하며,
    상기 금속 배선층은, 상기 메모리셀의 대략 중앙부를 통과하도록 행방향을 따라서 형성되고, 또한 상기 로우 디코더가 상기 셀렉트 게이트선을 선택하기 위한 로우 선택 신호를 전달하는 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 금속 배선층은, 상기 셀렉트 게이트선의 중앙부와, 상기 워드선의 중앙부 사이의 영역의 상방에 형성되는 반도체 기억 장치.
  6. 제3항에 있어서,
    상기 소스선은, 동일 행의 상기 제2 MOS 트랜지스터의 소스를 공통 접속하는 제1 배선 영역, 및
    각 행에 대응하여 형성된 복수의 상기 제1 배선 영역을 열방향에서 접속하는 제2 배선 영역을 포함하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 소스선보다 위의 레벨에 열방향을 따라서 형성되고, 복수의 컨택트 플러그에 의해, 상기 소스선의 상기 제1, 제2 배선 영역과 접속된 제3 금속 배선층을 더 구비하는 반도체 기억 장치.
  8. 제2항에 있어서,
    상기 메모리셀이 매트릭스 형상으로 배치된 메모리셀 어레이,
    제1 스위치 소자,
    기입 데이터를 보유하는 기입 회로를 더 구비하며,
    상기 비트선은, 동일 열에 있는 복수의 상기 제1 MOS 트랜지스터의 드레인을 공통 접속하는 로컬 비트선과, 복수의 상기 로컬 비트선을 공통 접속하는 글로벌 비트선을 포함하고,
    상기 제1 스위치 소자는 상기 로컬 비트선과 상기 글로벌 비트선을 접속하고,
    상기 기입 회로는, 상기 글로벌 비트선마다 형성되는 반도체 기억 장치.
  9. 제8항에 있어서,
    판독 데이터를 증폭하는 센스 앰프를 더 구비하고,
    상기 글로벌 비트선은, 기입용 글로벌 비트선과 판독용 글로벌 비트선을 포 함하고,
    상기 제1 스위치 소자는, 상기 기입용 글로벌 비트선과 상기 로컬 비트선을 접속하는 제2 스위치 소자와, 상기 판독용 글로벌 비트선과 상기 로컬 비트선을 접속하는 제3 스위치 소자를 포함하고,
    상기 기입 회로는, 상기 기입용 글로벌 비트선에 접속되고,
    상기 센스 앰프는, 상기 판독용 글로벌 비트선에 접속되는 반도체 기억 장치.
  10. 제2항에 있어서,
    상기 메모리셀이 매트릭스 형상으로 배치된 메모리셀 어레이,
    동일 행의 상기 제1 MOS 트랜지스터의 제어 게이트가 공통 접속되어 형성된 워드선을 더 구비하고,
    기입 동작은, 동일한 상기 워드선에 접속된 복수의 메모리셀에 대하여 동시에 행해지는 반도체 기억 장치.
  11. 제2항에 있어서,
    상기 제1, 제2 MOS 트랜지스터의 게이트 길이, 및 제1, 제2 적층 게이트 간격은 대략 200㎚ 이하인, 반도체 기억 장치.
  12. 반도체 기억 장치에 있어서,
    제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 소스에 드레인이 접속된 제2 MOS 트랜지스터와, 상기제1 MOS 트랜지스터의 드레인에 소스가 접속된 제3 MOS 트랜지스터를 구비한 메모리셀,
    상기 제3 MOS 트랜지스터의 드레인에 접속된 비트선,
    상기 제2 MOS 트랜지스터의 소스에 접속된 소스선을 구비하며,
    상기 제1 MOS 트랜지스터는, 반도체 기판 상에 제1 게이트 절연막을 개재하여 형성된 플로팅 게이트와, 상기 플로팅 게이트 상에 제1 게이트간 절연막을 개재하여 형성된 제어 게이트를 포함하는 제1 적층 게이트를 포함하고,
    상기 제2 MOS 트랜지스터는, 상기 반도체 기판 상에 제2 게이트 절연막을 개재하여 형성된 제1 게이트 전극과, 상기 제1 게이트 전극 상에 제2 게이트간 절연막을 개재하여 형성되고 또한 전기적으로 플로팅 상태인 제2 게이트 전극을 포함하는 제2 적층 게이트를 포함하고,
    상기 제3 MOS 트랜지스터는, 상기 반도체 기판 상에 제3 게이트간 절연막을 개재하여 형성된 제3 게이트 전극과, 상기 제3 게이트 전극 상에 제3 게이트간 절연막을 개재하여 형성되고 또한 전기적으로 플로팅 상태인 제4 게이트 전극을 포함하는 제3 적층 게이트를 포함하는 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 메모리셀이 매트릭스 형상으로 배치된 메모리셀 어레이,
    동일 행의 상기 제1 MOS 트랜지스터의 제어 게이트가 공통 접속되어 형성된 워드선,
    동일 행의 상기 제2 MOS 트랜지스터의 제2 적층 게이트가 공통 접속되어 형성된 제1 셀렉트 게이트선,
    동일 행의 상기 제3 MOS 트랜지스터의 제3 적층 게이트가 공통 접속되어 형성된 제2 셀렉트 게이트선,
    상기 제1, 제2 셀렉트 게이트선에 각각 대응하여 형성된 제1, 제2 금속 배선층을 더 구비하며,
    상기 메모리셀 어레이는, 상기 메모리셀이 형성된 제1 영역과, 인접하는 제1 영역 사이에 형성된 제2 영역을 포함하고,
    상기 제2 영역에서, 상기 제2, 제4 게이트 전극 및 상기 제2, 제3 게이트간 절연막의 적어도 일부가 제거되어, 상기 제1, 제3 게이트 전극의 상면이 노출되어 있고,
    상기 제1, 제2 금속 배선층은, 상기 제2 영역에서, 각각 대응하는 상기 제1, 제2 셀렉트 게이트선의 상기 제1, 제3 게이트 전극과 컨택트 플러그에 의해 전기적으로 접속되어 있는 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 소스선은, 동일 행의 상기 제2 MOS 트랜지스터의 소스를 공통 접속하는 제1 배선 영역, 및
    각 행에 대응하여 형성된 복수의 상기 제1 배선 영역을 열방향으로 접속하는 제2 배선 영역을 포함하는 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 소스선보다 위의 레벨에 열방향을 따라서 형성되고, 복수의 컨택트 플러그에 의해, 상기 소스선의 상기 제1, 제2 배선 영역과 접속된 제3 금속 배선층을 더 구비하는 반도체 기억 장치.
  16. 제12항에 있어서,
    상기 메모리셀이 매트릭스 형상으로 배치된 메모리셀 어레이,
    동일 행의 상기 제1 MOS 트랜지스터의 제어 게이트가 공통 접속되어 형성된 워드선을 더 구비하고,
    기입 동작은, 동일한 상기 워드선에 접속된 복수의 메모리셀에 대하여 동시에 행해지는 반도체 기억 장치.
  17. 제12항에 있어서,
    상기 메모리셀에의 데이터의 기입은, 상기 플로팅 게이트에 대한 FN 터널링에 의한 전자의 주고 받음에 의해 행해지는 반도체 기억 장치.
  18. 제12항에 있어서,
    상기 제1 내지 제3 MOS 트랜지스터의 게이트 길이, 및 제1, 제2 적층 게이트 간격 및 제1, 제3 적층 게이트 간격은 대략 200㎚ 이하인, 반도체 기억 장치.
  19. 제1항의 반도체 기억 장치를 구비하는 메모리 카드.
  20. 제19항에 있어서,
    상기 반도체 기억 장치를 제어하는 제어 장치를 더 구비하는 메모리 카드.
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