JP3884397B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。
【０００３】
近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照）。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備えている。このようなメモリセルにおいては、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。
【０００４】
【非特許文献１】
Wei-Hua Liu 著、”A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application”、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【０００５】
【発明が解決しようとする課題】
しかし、上記従来のフラッシュメモリであると、セレクトゲート線やソース線の配線抵抗が高いこと等により、動作信頼性が十分ではないという問題があった。
【０００６】
この発明は、上記事情に鑑みてなされたもので、その目的は、動作信頼性を向上できる不揮発性半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】
この発明の一態様に係る不揮発性半導体記憶装置は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、電流経路の一端が前記第１ＭＯＳトランジスタの電流経路の一端に接続された第２ＭＯＳトランジスタとを含む複数のメモリセルと、前記メモリセルがマトリクス状に配置され、且つ、列方向で隣接するメモリセル同士が、前記第１ＭＯＳトランジスタの電流経路の他端同士、または前記第２ＭＯＳトランジスタの電流経路の他端同士を共有するように配置されたメモリセルアレイと、同一列にある前記メモリセルの前記第１ＭＯＳトランジスタの前記電流経路の他端を共通接続するビット線と、同一行にある前記メモリセルの前記第１ＭＯＳトランジスタの制御ゲートが共通接続されて形成されたワード線と、同一行にある前記メモリセルの前記第２ＭＯＳトランジスタのゲートが共通接続されて形成されたセレクトゲート線と、前記ビット線のいずれかを選択するカラムデコーダと、前記ワード線のいずれかを選択する第１ロウデコーダと、前記セレクトゲート線のいずれかを選択する第２ロウデコーダと、前記セレクトゲート線毎に設けられ、前記メモリセルの上部を通過するようにして行方向に沿って形成され、対応する前記セレクトゲート線に電気的に接続され、且つ前記第２ロウデコーダが前記セレクトゲート線を選択するためのロウ選択信号を伝達する第１金属配線層とを具備する。
【００１１】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
この発明の第１の実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るフラッシュメモリのブロック図である。
【００１３】
図示するように、フラッシュメモリ１０は、メモリセルアレイ１１、カラムデコーダ１２、センスアンプ１３、第１ロウデコーダ１４、第２ロウデコーダ１５、及びソース線ドライバ１６を備えている。
【００１４】
メモリセルアレイ１１は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣ００〜ＭＣｍｎを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。
【００１５】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースはソース線ＳＬに共通接続され、ソース線ドライバ１６に接続されている。
【００１６】
カラムデコーダ１２は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。
【００１７】
第１、第２ロウデコーダ１４、１５は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、第１ロウデコーダ１４は、書き込み時においてワード線ＷＬ０〜ＷＬｍのいずれかを選択する。第２ロウデコーダ１５は、読み出し時において、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。
【００１８】
センスアンプ１３は、第２ロウデコーダ１５及びカラムデコーダ１２によって選択されたメモリセルＭＣから読み出したデータを増幅する。
【００１９】
ソース線ドライバ１６は、読み出し時において、ソース線ＳＬに電圧を供給する。
【００２０】
次に、メモリセルアレイ１１の平面パターンについて、図２乃至図５を用いて説明する。図２はメモリセルアレイ１１の一部領域の平面図である。また図３乃至図５は、素子領域、ワード線、及びセレクトゲート線に加えて、それぞれ第１層目乃至第３層目の金属配線層の平面パターンを示した平面図であり、図示する領域は図２に対応している。
【００２１】
図２乃至図５に示すように、半導体基板１００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧｍが形成されている。そして、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧ０〜ＳＧｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴが形成されている。また、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。
【００２２】
なお、前述の通り、隣接するメモリセルＭＣ同士は、セレクトゲート線ＳＧまたはワード線ＷＬ同士が隣り合っている。なお、４列の素子領域ＡＡ群を、第１素子領域群ＡＡＧ１と呼ぶことにする。そして、隣接する第１素子領域群ＡＡＧ１間において、１列の素子領域ＡＡが形成されている領域をソースコンタクト領域ＳＣＡと呼ぶことにする。第１素子領域群ＡＡＧ１内に形成されるメモリセルＭＣは、データの記憶用として用いられる。しかし、ソースコンタクト領域ＳＣＡ内のメモリセルＭＣは、ダミーのメモリセルであって、データの記憶用としては用いられない。また、２列の第１素子領域群ＡＡＧ１毎に、スティッチ領域ＳＡ１が形成されている。本実施例ではスティッチ領域ＳＡ１内には素子領域ＡＡは形成されない。またスティッチ領域ＳＡ１の幅は、１本の素子領域ＡＡと、各素子領域ＡＡ間に形成された素子分離領域ＳＴＩとを加えた幅に等しい。なおスティッチ領域ＳＡ１上にも、ワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧｍは形成されている。しかし、スティッチ領域ＳＡ１内に存在するワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧｍは、実質的にメモリセルを構成するものではない。また、スティッチ領域ＳＡ１において、セレクトゲート線ＳＧ０〜ＳＧｍは、その一部が幅広に形成されている。特に、隣接するセレクトゲート線側に凸となるように形成されている。この領域を、以後シャント領域ＳＡ２と呼ぶことにする。
【００２３】
次に、図２及び図３を用いて、ワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧｍの上に存在する１層目の金属配線層のパターンについて説明する。なお図３においては斜線を付した領域が、１層目の金属配線層である。
【００２４】
図示するように、隣接するセレクトゲート線ＳＧ間（ＳＧ０〜ＳＧ１間、ＳＧ２〜ＳＧ３間、…）には、それぞれ第２方向に沿ったストライプ形状の金属配線層２０が形成されている。金属配線層２０は、ソース線の一部となるものである。金属配線層２０の長手方向（第２方向）は、スティッチ領域ＳＡ１で分離されている。すなわち、第２素子領域群ＡＡＧ２毎に独立した形状を有している。そして金属配線層２０は、選択トランジスタＳＴのソース領域とコンタクトプラグＣＰ１により接続されている。本実施例では、ソースコンタクト領域ＳＣＡ内ではコンタクトプラグＣＰ１は形成されておらず、金属配線層２０とソースコンタクト領域ＳＣＡにおけるメモリセルのソース領域とは電気的に接続されない。また、第１素子領域群ＡＡＧ１内のメモリセルトランジスタＭＴのドレイン領域上には、島状のパターンの金属配線層２１が形成されている。各金属配線層２１は互いに分離されており、対応するメモリセルトランジスタＭＴのドレイン領域とコンタクトプラグＣＰ２により接続されている。従って、第２方向に沿って並んだ複数の金属配線層２１群と、第２方向に沿ったストライプ形状の金属配線層２０とが、第１方向に沿って交互に配置された格好となっている。更に、スティッチ領域ＳＡ１においても、島状のパターンの金属配線層２２が形成されている。金属配線層２２は、１組のワード線及びセレクトゲート線毎（ＷＬ０とＳＧ１の１組、ＷＬ１とＳＧ１の１組、…毎）に設けられている。そして、対応するセレクトゲート線ＳＧのシャント領域ＳＡ２と、コンタクトプラグＣＰ３により接続されている。金属配線層２２は、第２方向に沿った長さが、金属配線層２１と略同一である。そして第１方向に沿っては、対応するセレクトゲート線ＳＧの上部から対応するワード線ＷＬの上部にかけて延設されている。但し、隣接する金属配線層２２同士は互いに分離されている。
【００２５】
次に、図２及び図４を用いて、１層目の金属配線層２０〜２２の上に存在する２層目の金属配線層のパターンについて説明する。なお図４においては斜線を付した領域が、２層目の金属配線層である。
【００２６】
図示するように、第１素子領域群ＡＡＧ１内においては、素子領域ＡＡ上に、第１方向に沿ったストライプ形状の金属配線層２３が形成されている。金属配線層２３は、ビット線ＢＬ０〜ＢＬｎとして機能するものであり、コンタクトプラグＣＰ４によって、第１層目の金属配線層２１と接続されている。また、ソースコンタクト領域ＳＣＡにおいても、金属配線層２３と同様のパターンの金属配線層２４が形成されている。従って、金属配線層２４の線幅は、金属配線層２３と同一である。そして金属配線層２４は、ソース線ＳＬの一部として機能するものであり、コンタクトプラグＣＰ５によって、第１層目の金属配線層２０と接続されている。すなわち、第１方向で分離されている複数の金属配線層２０が、金属配線層２４によって共通接続されている。また、スティッチ領域ＳＡ１においては、島状のパターンの金属配線層２５が形成されている。金属配線層２５は、１組のワード線及びセレクトゲート線毎、すなわち第１層目の金属配線層２２毎に設けられている。そして、金属配線層２５は、金属配線層２２と略同一のパターンを有しており、金属配線層２２とオーバーラップしている。また、金属配線層２５は、コンタクトプラグＣＰ６によって、金属配線層２２と接続されている。なお図２及び図４では、コンタクトプラグ２５はワード線ＷＬの直上に位置しているが、金属配線層２２と２５とを接続できる位置で有れば限定されるものではない。
【００２７】
次に、図２及び図５を用いて、２層目の金属配線層２３〜２５の上に存在する３層目の金属配線層のパターンについて説明する。なお図５においては斜線を付した領域が３層目の金属配線層である。
【００２８】
図示するように、第２方向に沿ったストライプ形状の金属配線層２６が形成されている。金属配線層２６は、１組のワード線及びセレクトゲート線毎（ＷＬ０とＳＧ１の１組、ＷＬ１とＳＧ１の１組、…毎）に設けられている。そして、対応するセレクトゲート線に電気的に接続されている第２層目の金属配線層２５と、コンタクトプラグＣＰ７によって接続されている。すなわち、各金属配線層２５は、セレクトゲート線ＳＧ０〜ＳＧｍのシャント配線として機能する。また、金属配線層２５は、ワード線ＷＬの中央部と、該ワード線ＷＬに対応するセレクトゲート線ＳＧの中央部との間の領域に形成されている。換言すれば、メモリセルＭＣの中央部を通過する。従って、複数の金属配線層２６は、第１方向に沿った互いの間隔が、等間隔となるよう配置されている。そして、金属配線層２６は、第２方向で隣接する第２素子領域群ＡＡＧ２間で共通接続されている。
【００２９】
次に、上記構成のフラッシュメモリの断面構造について説明する。まず、第２素子領域群ＡＡＧ２の断面構造について、図６乃至図８を用いて説明する。図６は図２におけるＸ１−Ｘ１’線方向に沿った断面図であり、図７は図２におけるＹ１−Ｙ１’線に沿った断面図であり、図８は図２におけるＹ２−Ｙ２’線に沿った断面図である。
【００３０】
図示するように、半導体基板１００中には、素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなっている。半導体基板１００の素子領域ＡＡ上には、ゲート絶縁膜３０が形成され、ゲート絶縁膜３０上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜３０上に形成された多結晶シリコン層３１、多結晶シリコン層３１上に形成されたゲート間絶縁膜３２、及びゲート間絶縁膜３２上に形成された多結晶シリコン層３３を有している。ゲート間絶縁膜３２は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。多結晶シリコン層３１は、図７に示すように、隣接する素子領域ＡＡ間で互いに分離されており、メモリセルトランジスタＭＴにおいてはフローティングゲートとして機能する。また、多結晶シリコン層３３はコントロールゲート（ワード線ＷＬ）として機能する。そして、隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴにおいては、シャント領域でゲート間絶縁膜３２の一部が除去されており、多結晶シリコン層３１、３３は電気的に接続されている。そして、多結晶シリコン層３１、３３が、セレクトゲート線ＳＧとして機能する。選択トランジスタＳＴにおいても、多結晶シリコン層３３と多結晶シリコン層３１は、隣接する素子領域ＡＡ間で共通接続されている。すなわち、メモリセルトランジスタＭＴの様に、フローティングゲートがセルごとに分離されているのではなく全て繋がっている。そして隣接するゲート電極間に位置する半導体基板１００表面内には、不純物拡散層３４が形成されている。不純物拡散層３４は、隣接するトランジスタ同士で共用されている。
【００３１】
前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは、次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣ、ＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層３４を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層３４を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層３４を中心にして、対称に配置されている。
【００３２】
そして、半導体基板１００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜３５が形成されている。層間絶縁膜３５中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）３４に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜３５上には、コンタクトプラグＣＰ１に接続される金属配線層２０が形成されている。金属配線層２０は、ソース線ＳＬとして機能する。また、層間絶縁膜３５中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）３４に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜３５上には、コンタクトプラグＣＰ２に接続される金属配線層２１が形成されている。
【００３３】
層間絶縁膜３５上には、金属配線層２０、２１を被覆するようにして、層間絶縁膜３６が形成されている。そして、層間絶縁膜３６中には、金属配線層２１に達するコンタクトプラグＣＰ４が形成されている（図７参照）。そして、層間絶縁膜３６上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層２３が形成されている（図７参照）。金属配線層２３は、ビット線ＢＬとして機能する。また層間絶縁膜３６内には金属配線層２０に達するコンタクトプラグＣＰ５が形成されている（図８参照、ソースコンタクト領域ＳＣＡ）。そして、層間絶縁膜３６上には、複数のコンタクトプラグＣＰ５をビット線方向で共通接続する金属配線層２４が形成されている（図８参照、ソースコンタクト領域ＳＣＡ）。金属配線層２４は、ソース線ＳＬの一部として機能する。
【００３４】
層間絶縁膜３６上には、金属配線層２３、２４を被覆するようにして、層間絶縁膜３７が形成されている。そして、層間絶縁膜３７上には金属配線層２６が形成されている。そして、層間絶縁膜３７上には、金属配線層２６を被覆するようにして、層間絶縁膜３８が形成されている。
【００３５】
次に、スティッチ領域ＳＡの断面構造について、図６及び図９を用いて説明する。図９は図２におけるＹ３−Ｙ３’線に沿った断面図である。
【００３６】
図示するように、半導体基板１００中には素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩ上に、フローティングゲート及びコントロールゲート、並びに選択トランジスタのゲート電極が形成されている。半導体基板１００上に形成された層間絶縁膜３５中には、選択トランジスタの多結晶シリコン層３３に達するコンタクトホールＣＰ３が形成されている。そして、層間絶縁膜３５上には、金属配線層２２が形成されている。金属配線層２２は、対応する選択トランジスタのゲート電極上部を被覆し、且つ、当該選択トランジスタに対応するメモリセルトランジスタの積層ゲート電極上部を被覆するように延設されている（図９参照）。層間絶縁膜３５上には、金属配線層２２を被覆するようにして層間絶縁膜３６が形成されている。層間絶縁膜３６中には、金属配線層２２に達するコンタクトプラグＣＰ６が形成され、層間絶縁膜３６上にはコンタクトプラグＣＰ６と接続される金属配線層２５が形成されている。金属配線層２５も金属配線層２２と同様に、対応する選択トランジスタのゲート電極上部を被覆し、且つ、当該選択トランジスタに対応するメモリセルトランジスタの積層ゲート電極上部を被覆するように延設されている（図９参照）。層間絶縁膜３６上には層間絶縁膜３７が形成され、層間絶縁膜３７中には金属配線層２５に達するコンタクトプラグＣＰ７が形成されている。図９に示すように、コンタクトプラグＣＰ７は、メモリセルの中央部に位置している。換言すれば、メモリセルトランジスタＭＴの積層ゲートの中央部と、選択トランジスタＳＴのゲート電極の中央部との間の領域上に形成されている。層間絶縁膜３７上には、金属配線層２６が形成されている。図９に示されるように、複数の金属配線層２６は、層間絶縁膜３７上に等間隔に配置されている。そして、層間絶縁膜３７上に、金属配線層２６を被覆するようにして層間絶縁膜３８が形成されている。
【００３７】
次に、上記構成のフラッシュメモリの動作について説明する。
＜書き込み動作＞
データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim（ＦＮ） tunnelingによって行われる。
【００３８】
以下、書き込み動作の詳細について、図１及び図１０を用いて説明する。図１０は、書き込み時のメモリセルアレイ１１の様子を示す回路図である。
【００３９】
まず、図１において、図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力される。そして、該書き込みデータが、ビット線毎に設けられたラッチ回路（図示せず）のそれぞれに入力される。ラッチ回路に“１”データが格納されると、ビット線には０Ｖが与えられ、逆に“０”データが格納されると、ビット線にはＶBB（−６Ｖ）が与えられる。
【００４０】
そして、第１ロウデコーダ１４が、ワード線ＷＬ０〜ＷＬｍのいいずれかを選択する。そして、選択ワード線にＶpp（例えば１０Ｖ）を与える。また、第２ロウデコーダ１５は、セレクトゲート線ＳＧ０〜ＳＧｍをＶBB（−６Ｖ）とする。またメモリセルの基板もＶBB（−６V）とする。従って、全ての選択トランジスタＳＴはオフ状態となる。従って、選択トランジスタＳＴとソース線ＳＬとは電気的に分離される。
【００４１】
上記の結果、“１”データまたは“０”データに対応する電位が、ビット線ＢＬ０〜ＢＬｎを介してメモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶpp（１０Ｖ）が印加され、“１”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域にはＶBB（−６Ｖ）が印加される。従って、“１”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１０Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルトランジスタＭＴは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１６Ｖ）が大きいため、フローティングゲートに電子がＦＮ tunnelingによって注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する。
【００４２】
例えば図１０は、ワード線ＷＬ０に接続されたメモリセルにデータを書き込み場合について示している。まず、ワード線ＷＬ０が第１ロウデコーダ１４によって選択され、ワード線ＷＬ０にＶppが印加される。その他のワード線ＷＬ０〜ＷＬｍは０Ｖである。また全てのセレクトゲート線ＳＧ０〜ＳＧｍはＶBB（−６V）である。その状態で、ビット線ＢＬ０〜ＢＬｎの各々に、０ＶまたはＶBBが印加される。すると、ワード線ＷＬ０に接続され、且つＶBBが印加されているビット線に接続されているメモリセルＭＣでは、フローティングゲートへ電子が注入される。他方、ワード線ＷＬ１〜ＷＬｍに接続されているメモリセルＭＣでは、ワード線ＷＬ１〜ＷＬｍの電位が０Ｖであるので、ビット線ＢＬ０〜ＢＬｎの電位に関わらず、フローティングゲートへの電子の注入は行われない。以上のようにして、１ページのメモリセルＭＣに一括してデータが書き込まれる。
【００４３】
＜読み出し動作＞
データの読み出しは、いずれかのワード線に接続された複数のメモリセルから一括して読み出す事ができる。
【００４４】
以下、読み出し動作の詳細について、図１及び図１１を用いて説明する。図１１は、読み出し時のメモリセルアレイ１１の様子を示す回路図である。
【００４５】
まず図１において、第２ロウデコーダ１５が、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。選択セレクトゲート線には、“Ｈ”レベル（例えばＶcc）が与えられる。非選択セレクトゲート線は全て“Ｌ”レベル（例えば０Ｖ）である。従って、選択セレクトゲート線に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。従って、選択メモリセル内の選択トランジスタＳＴは、ソース線ＳＬと電気的に接続される。また第１ロウデコーダ１４は、全てのワード線ＷＬ０〜ＷＬｍを“Ｌ”レベル（０Ｖ）とする。また、ソース線ドライバ１６は、ソース線ＳＬの電位を０Ｖとする。
【００４６】
そして、ビット線ＢＬ０〜ＢＬｎのそれぞれに、例えば１Ｖ程度の電圧が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルＭＣでは、ビット線からメモリセルトランジスタＭＴ及び選択トランジスタＳＴの電流経路を介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、ビット線からソース線に向かって電流は流れない。
【００４７】
以上の結果、ビット線ＢＬ０〜ＢＬｎの電位が変化し、その変化量をセンスアンプ１３が増幅することによって読み出し動作が行われる。
【００４８】
例えば図１１は、ワード線ＷＬ０に接続されたメモリセルからデータを読み出す場合について示している。まず、セレクトゲート線ＳＧ０が第２ロウデコーダ１５によって選択され、セレクトゲート線ＳＧ０にＶccが印加される。その他のセレクトゲート線ＳＧ０〜ＳＧｍは０Ｖである。また全てのワード線ＷＬ０〜ＷＬｍも０Ｖである。その状態で、ビット線ＢＬ０〜ＢＬｎの各々に、１Ｖ程度の電圧が印加される。すると、セレクトゲート線ＳＧ０に接続され、且つ“１”データが書き込まれているメモリセルＭＣに接続されているビット線には電流が流れて、電位は低下する。他方、“０”データが書き込まれているメモリセルＭＣに接続されているビット線には電流が流れず、電位は不変である。以上のようにして、１ページのメモリセルＭＣから一括してデータが読み出される。
【００４９】
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。従って、図１の例であると、メモリセルアレイ１１に含まれる全てのメモリセルが同時に消去される。
【００５０】
図１において、第１ロウデコーダ１４は、全てのワード線ＷＬ０〜ＷＬｍの電位をＶBB（−６Ｖ）とする。また、半導体基板（ウェル領域）の電位はＶpp（１０Ｖ）とされる。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【００５１】
上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、以下の効果が得られる。
【００５２】
（１）読み出し動作信頼性を向上できる▲１▼。
本実施形態に係る構成であると、セレクトゲート線ＳＧのシャント配線として金属配線層２６が形成されている。通常、選択トランジスタＳＴのゲート電極は多結晶シリコンなどによって形成される。多結晶シリコンは、抵抗値が比較的高いため、ロウ選択信号の伝達に時間がかかる。従って、従来構成では選択トランジスタの動作が遅く、その結果フラッシュメモリの読み出し動作が遅くなっていた。
【００５３】
しかし本実施形態であると、金属材料を用いた、低抵抗の金属配線層２６によってロウ選択信号を伝達する。従って、第２ロウデコーダ１５から出力されるロウ選択信号が迅速に選択トランジスタＳＴのゲート電極に達する。従って、選択トランジスタの動作速度を向上出来、その結果、フラッシュメモリの読み出し動作信頼性を向上できる。
【００５４】
（２）読み出し動作信頼性を向上できる▲２▼
本実施形態に係る構成であると、図５、図７〜図８に示すように、セレクトゲート線のシャント配線として機能する金属配線層２６は、等間隔で配置されている。従って、隣接する金属配線層２６間のカップリング容量を低減出来る。従って、選択トランジスタＳＴの動作速度を向上でき、その結果、フラッシュメモリの読み出し動作信頼性を向上できる。
【００５５】
（３）読み出し動作信頼性を向上できる▲３▼
本実施形態に係る構成であると、図３及び図４に示すように、ビット線方向で分離された複数の金属配線層２０（ソース線の一部）を、その上層の金属配線層２４（ソース線の一部）によって共通接続している。従って、金属配線層２０は、ビット線方向で全てが電気的に接続されるので、ソース線ＳＬの抵抗値を低減することが出来る。
【００５６】
読み出し時においてソース線ＳＬには０Ｖが印加される。この点、従来のようにソース線の抵抗値が高いと、ソース線の電位が上昇してしまう。その結果、メモリセルに大きな読み出し電流を流すことが困難であった。
【００５７】
しかし本実施形態で有れば、ソース線の抵抗が低いので、ソース線の電位の上昇を抑制できる。従って、大きな読み出し電流を流すことが出来る。その結果、フラッシュメモリの読み出し動作信頼性を向上できる。
【００５８】
（４）製造プロセスが容易となる▲１▼。
本実施形態では、セレクトゲート線のシャント配線２６とセレクトゲート線とを接続するスティッチ領域ＳＡ１を設けている。そしてスティッチ領域ＳＡ１において、金属配線層２２、２５、及びコンタクトプラグＣＰ３、ＣＰ６、ＣＰ７を介して、シャント配線２６とセレクトゲート線ＳＧとを接続している。
【００５９】
本実施形態では、セレクトゲート線は、メモリセルトランジスタの積層ゲートと同様に、下層の多結晶シリコン膜３１、ゲート間絶縁膜３２及び上層の多結晶シリコン膜３３を含んでいる。そして、一部領域のゲート間絶縁膜３２が除去されている。従って、セレクトゲート線にコンタクトを取る際に、多結晶シリコン膜３３を除去する必要がない。このような場合、セレクトゲート線のシャント配線２６とセレクトゲート線ＳＧとのコンタクト領域を、非常に小さくできる。すなわち、金属配線層２２、２５は、非常に小さな面積を有する孤立パターンとなる。より具体的には、金属配線層２２、２５は、セレクトゲート線へのコンタクト面積と、配線との接続を加味したリソグラフィ時のマージンを合わせた面積で足りる。
【００６０】
しかし、小さな面積の孤立パターンで形成された金属配線層は、配線加工を行う際等に飛んでしまったりすることが多く、プロセスの不安定を招き、歩留まり低下の原因となる。
【００６１】
この点、本実施形態に係る構成であると、図３、図４に示すように、金属配線層２２、２５は、セレクトゲート線上から、メモリセルトランジスタのコントロールゲート上にかけて延設されている。すなわち、孤立パターンとなる金属配線層２２、２５を、ビット線方向に延ばすことによって、その面積を増加させている。従って、加工時に金属配線層２２、２５が失われることを抑制でき、製造プロセス信頼性を向上できる。
【００６２】
また本実施形態に係る構成であると、金属配線層２２、２５をの面積を増加させるために、ワード線方向ではなくビット線方向に金属配線層２２、２５を延ばしている。従って、メモリセルアレイ１１の面積が増大することを防止出来る。
【００６３】
更に、本効果は、本実施形態のように隣接するメモリセルＭＣがビット線コンタクトを共有する場合に顕著に得られる。それは、金属配線層２２、２５をビット線方向で且つ隣接するコントロールゲート方向に延ばしているからである。従って、隣接する金属配線層２２同士、または金属配線層２５同士がショートしてしまうことを抑制できる。以上の結果、製造プロセスを容易に出来る。
【００６４】
（５）製造プロセスが容易となる▲２▼
本実施形態であると、ソースコンタクト領域ＳＣＡにもダミーのメモリセルが形成されている。このダミーのメモリセルは、第１素子領域群ＡＡ１内のメモリセルＭＣと同一のパターンを有している。すなわち、ソースコンタクト領域ＳＣＡに及び第１素子領域群ＡＡ１においては、一定の規則性が保たれている。また、スティッチ領域ＳＡ１内においても、セレクトゲート線及びワード線が形成されている。すなわち、スティッチ領域ＳＡ１においても、メモリセルＭＣと同様のパターンの多結晶シリコン膜３１、ゲート間絶縁膜３２、及び多結晶シリコン膜３３が形成されている。従って、メモリセルアレイ内においては、一様な規則性が保たれている。その規則性は、ソースコンタクト領域ＳＣＡやスティッチ領域ＳＡ１で乱されることが無い。従って、メモリセルアレイ内における各層の加工を、不要な面積増加を招くことなく容易にすることが出来、製造プロセスの容易化に寄与する。
【００６５】
（６）製造プロセスが容易となる▲３▼
本実施形態であると、複数の金属配線層２０を接続する金属配線層２４は、ビット線と同じレベルに形成され、且つビット線と同一のパターンを有している。従って、ビット線が形成されるレベルの金属配線層の規則性は、ソースコンタクト領域においても乱されることがない。そして、金属配線層２３、２４を同一のリソグラフィ工程でパターニングすることが出来る。従って、ソース線となる金属配線層２４の加工を、不要な面積増加を招くことなく容易とすることが出来、且つ、容易に金属配線層２０をビット線方向で接続出来る。
【００６６】
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、ソース線ＳＬのパターンを変えたものである。本実施形態に係るフラッシュメモリのブロック構成は図１と同様であるので説明は省略する。図１２は、本実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図である。また図１３はソース線に着目した図面であり、図１２において金属配線層２６の図示を廃し、ソース線ＳＬの領域に斜線を付したものである。
【００６７】
図示するように、ソースコンタクト領域ＳＣＡにおいて、隣接する金属配線層２０を接続する金属配線層４０が形成されている。この金属配線層２０は、金属配線層２０と同一のレベル（第１層目）に形成されている。すなわち、ソース線ＳＬは、金属配線層２０、４０を含んでいる。更に換言すれば、ソース線ＳＬは梯子状の形状を有している。
【００６８】
なお、本実施形態では上記第１の実施形態における金属配線層２４は廃され、金属配線層２６は、セレクトゲート線ＳＧの直上に位置している。
【００６９】
次に、本実施形態に係るフラッシュメモリの断面構造について説明する。図１４は、図１２におけるＸ２−Ｘ２’線、図１５は図１２におけるＹ４−Ｙ４’線、図１６は図１２におけるＹ５−Ｙ５’線に沿った断面図である。
【００７０】
図示するように、ソースコンタクト領域ＳＣＡでは、隣接する金属配線層２０間に、金属配線層２０と接続される金属配線層４０が形成されている。すなわち、隣接する２本のワード線間の領域上の層間絶縁膜３５上に、金属配線層４０が形成されている。そして、セレクトゲート線のシャント配線として機能する金属配線層２６は、選択トランジスタのゲート電極の直上に位置している。その他の構成は、上記第１の実施形態と同様であるので説明は省略する。また、図１２におけるＹ６−Ｙ６’線に沿ったスティッチ領域の断面構造は、第１の実施形態で説明した図９の構造において、金属配線層２６を、選択トランジスタのゲート電極の直上に移動させた以外は同様であるので説明は省略する。
【００７１】
上記本実施形態に係る構成であると、上記第１の実施形態で説明した（１）、（４）、（５）の効果が得られる。更に、下記（７）の効果が得られる。
【００７２】
（７）読み出し動作信頼性を向上できる▲４▼
本実施形態に係る構成であると、図１２、図１３に示すように、ソース線ＳＬは金属配線層２０、４０を含んでいる。そして、同一行のコンタクトプラグＣＰ１毎に設けられた複数の金属配線層２０は、金属配線層４０によって接続されている。すなわち、ソース線ＳＬはビット線方向で分離されていない。従って、読み出し電流はワード線方向だけでなくビット線方向にも流れることが出来、ソース線ＳＬの抵抗値を低減出来る。
【００７３】
従って、読み出し時においてソース線ＳＬの電位が上昇することを抑制でき、フラッシュメモリの読み出し信頼性を向上できる。
【００７４】
次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第２の実施形態において、第１の実施形態で説明した金属配線層２４を更に設けたものである。従って、本実施形態に係るフラッシュメモリのブロック構成は図１と同様であるので、説明は省略する。図１７は、本実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図である。また図１８はソース線及び金属配線層２４に着目した図面であり、図１７において金属配線層２６の図示を廃し、ソース線ＳＬ及び金属配線層２４の領域に斜線を付したものである。
【００７５】
図示するように、本実施形態に係るフラッシュメモリは、上記第２の実施形態で説明した図１３において、ソースコンタクト領域ＳＣＡに金属配線層２４を形成したものである。金属配線層２４は、ビット線となる金属配線層２３と同一のレベル（第２層目）に形成され、金属配線層２３と同一の線幅を有している。そしてソースコンタクト領域ＳＣＡにおいて、金属配線層２０、４０と金属配線層２４とは、コンタクトプラグＣＰ５によって接続されている。すなわち、ソース線ＳＬは、金属配線層２０、４０、２４を含んでいる。その他の構成は、上記第２の実施形態と同様である。
【００７６】
次に、本実施形態に係るフラッシュメモリの断面構造について説明する。図１９は、図１７におけるＸ３−Ｘ３’線、図２０は図１７におけるＹ７−Ｙ７’線、図２１は図１７におけるＹ８−Ｙ８’線に沿った断面図である。
【００７７】
図示するように、ソースコンタクト領域ＳＣＡでは、金属配線層２０、４０上に、金属配線層２４が形成されている。すなわち、ソースコンタクト領域ＳＣＡにおける層間絶縁膜３６上に、金属配線層２４が形成されている。そして、層間絶縁膜３６中に形成されたコンタクトプラグＣＰ５によって、両者は接続されている。またコンタクトプラグＣＰ５は、コンタクトプラグＣＰ１と同一行、及びコンタクトプラグＣＰ２、ＣＰ４と同一行にあるように形成されている。しかし、コンタクトプラグＣＰ５は金属配線層２０、４０のいずれの位置に形成されても良い。その他の構成は、上記第２の実施形態と同様であるので説明は省略する。また、図１７におけるＹ９−Ｙ９’線に沿ったスティッチ領域の断面構造は、第１の実施形態で説明した図９の構造において、金属配線層２６を、選択トランジスタのゲート電極の直上に移動させた以外は同様であるので説明は省略する。
【００７８】
上記本実施形態に係る構成であると、上記第１の実施形態で説明した（１）、（３）、（４）、（５）、（６）及び上記第２の実施形態で説明した（７）の効果が得られる。更に下記（８）の効果が得られる。
（８）読み出し動作信頼性を向上できる▲５▼
本実施形態に係る構成であると、図１７、図１８に示すように、ソース線ＳＬは第１層目の金属配線層及び第２層目の金属配線層を含んでいる。そして、第１層目と第２層目の金属配線層同士は、コンタクトプラグＣＰ５によって接続されている。この点は、上記第１の実施形態と同様である。しかし本実施形態に係る構成では、第１層目の金属配線層は、金属配線層２０、４０を含んでいる。従って、ソースコンタクト領域ＳＣＡにおいては、ソース線がビット線方向に沿ったストライプ形状に形成されている。従って、第１層目の金属配線層２０、４０と第２層目の金属配線層２４とを接続するコンタクトプラグＣＰ５は、ソースコンタクト領域ＳＣＡのいたる場所に形成することが出来る。図１７、図１８に示す例であると、４本のワード線及びセレクトゲート線当たり、コンタクトプラグＣＰ５の数は５つであるが、その数は適宜増やすことが出来る。
【００７９】
この点、コンタクトプラグは、電流の集中によって劣化し易いという特性がある。従って、ソース線を第１層目の金属配線層と第２層目の金属配線層で形成した場合、両者の間を接続するコンタクトプラグの数が少ないと、コンタクトプラグに電流が集中して、コンタクトプラグが破壊される虞がある。そして、コンタクトプラグが破壊されることは、ソース線ＳＬの高抵抗化に繋がる。
【００８０】
しかし本実施形態に係る構成では、コンタクトプラグＣＰ５の数を大幅に増やすことが可能となり、コンタクトプラグＣＰ５が破壊されることを防止できる。従って、ソース線ＳＬの抵抗の低抵抗化が図られ、読み出し動作の信頼性を向上できる。
【００８１】
次に、この発明の第４の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１、第２の実施形態を組み合わせたものである。本実施形態に係るフラッシュメモリのブロック構成は、図１と同様であるので、説明は省略する。図２２は、本実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図である。なお図２２においては、最上のレベルにある金属配線層２６に斜線を付している。また図２３は、図２２におけるＹ１１−Ｙ１１’線に沿った断面図である。なお、図２２におけるＸ４−Ｘ４’線、Ｙ１０−Ｙ１０’線、Ｙ１２−Ｙ１２’線に沿った断面構造は、それぞれ第２の実施形態で説明した図１４に示す構成、第１の実施形態で説明した図７においてコンタクトプラグＣＰ５を廃した構成、及び図９に示す構成と同様であるので図示は省略する。
【００８２】
図示するように、上記第２の実施形態で説明した図１２、図１３に示す構成において、金属配線層２６が、第１の実施形態と同様にメモリセルＭＣの中央部を通過している。言い換えれば、ワード線の中央部と、当該ワード線に対応するセレクトゲート線の中央部との間の領域に、金属配線層２６が位置している。
【００８３】
本実施形態に係る構成であると、上記第１の実施形態で説明した（１）、（２）、（４）、（５）、及び第２の実施形態で説明した（７）の効果が得られる。
【００８４】
次に、この発明の第５の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１、第３の実施形態を組み合わせたものである。本実施形態に係るフラッシュメモリの構成は、図１と同様であるので、フラッシュメモリのブロック構成についての説明は省略する。図２４は、本実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図である。なお図２４においては、最上のレベルにある金属配線層２６に斜線を付している。また図２５は、図２４におけるＹ１４−Ｙ１４’線に沿った断面図である。なお、図２４におけるＸ５−Ｘ５’線、Ｙ１３−Ｙ１３’線、Ｙ１５−Ｙ１５’線に沿った断面構造は、それぞれ第３の実施形態で説明した図１９に示す構成、第１の実施形態で説明した図７に示す構成、及び図９に示す構成と同様であるので図示は省略する。
【００８５】
図示するように、上記第３の実施形態で説明した図１７、図１８に示す構成において、金属配線層２６が、第１の実施形態と同様にメモリセルＭＣの中央部を通過している。言い換えれば、ワード線の中央部と、当該ワード線に対応するセレクトゲート線の中央部との間の領域に、金属配線層２６が位置している。
【００８６】
本実施形態に係る構成であると、上記第１の実施形態で説明した（１）乃至（６）、第２の実施形態で説明した（７）、及び第３の実施形態で説明した（８）の効果が得られる。
【００８７】
次に、この発明の第６の実施形態に係る不揮発性半導体記憶装置について、図２６を用いて説明する。図２６は、本実施形態に係る不揮発性半導体記憶装置を含むシステムＬＳＩのブロック図である。
【００８８】
図示するように、システムＬＳＩ５０は、ロジック回路領域とメモリ領域とを有している。そして、ロジック回路領域には例えばＣＰＵ５１が設けられている。またメモリ領域には、上記第１乃至第５の実施形態で説明したフラッシュメモリ１０、ＮＡＮＤ型フラッシュメモリ５２、及び１つのメモリセルが３つのＭＯＳトランジスタを含むフラッシュメモリ５３が設けられている。
【００８９】
本実施形態に係る構成であると、フラッシュメモリ１０において、上記（１）乃至（８）の効果が得られると共に、（９）システムＬＳＩの製造を簡略化出来る、という効果が得られる。特に、本実施例のメモリセルは、セルの直列トランジスタの数が２個である。従って、メモリセルの電流駆動能力が他のメモリセルより大きい。そのため、フラッシュメモリ１０は、高速の読出し用途に向いている。図２６に示すようにＣＰＵ５１と同一チップに搭載した場合は、フラッシュメモリ１０をＣＰＵ５１のファームウェアなどを格納するＲＯＭとして使う事ができる。この点、上記第１乃至第５の実施形態に係るフラッシュメモリであると、セレクトゲート線を高速に駆動することが出来、更にソースの配線抵抗を低減している。従って、より高速にフラッシュメモリ１０からデータを読み出すことが出来る。そのため、ＣＰＵ５１がＲＡＭなどを介さずに、データを直接読み出す事が出来るようになるため、ＲＡＭなどが不要になり、システムＬＳＩを構成した時にも効果が得られる。
【００９０】
上記第１乃至第５の実施形態で説明したフラッシュメモリ１０は、ＮＡＮＤ型フラッシュメモリ５２及びフラッシュメモリ５３と、同一の製造工程で形成出来る。例えば、不純物拡散層を形成するためのイオン注入工程や、ゲート電極及び金属配線層のパターニング工程等を、３つのフラッシュメモリについて同時に行うことが出来る。この場合、例えば不純物拡散層は、各メモリ間で同一の濃度を有することになる。このように、ＬＳＩに設けられる３つのフラッシュメモリを同一工程で形成できる結果、ＬＳＩの製造を簡略化出来る。
【００９１】
なお、例えばロジック回路領域では、ＣＰＵ５１をＳＯＩ基板上に形成し、メモリ領域では、各メモリ１０、５２、５３をバルクのシリコン基板上に形成しても良い。
【００９２】
上記のように、この発明の第１乃至第６の実施形態に係る不揮発性半導体記憶装置であると、フラッシュメモリの動作速度を向上できると共に、製造プロセスを簡単化出来る。すなわち、セレクトゲート線ＳＧ０〜ＳＧｍのシャント配線２６が、メモリセルの中央部を通過するように形成される。すなわち、シャント配線２６は、等間隔で配置されている。従って、シャント配線２６間の容量が低減され、動作速度を向上できる。
【００９３】
また、スティッチ領域においてワード線方向で分離された複数の金属配線層２０を、金属配線層２４によってビット線方向で接続している。従って、ソース線ＳＬの抵抗を小さくでき、読み出し動作信頼性を向上できる。更に、ソース線ＳＬを梯子状に形成することでも、ソース線ＳＬの一部である金属配線層２０を、ビット線方向に連続的に形成することが出来る。
【００９４】
上記ソース線に関する構成は、上記実施形態で説明したように、セレクトゲート線のシャント配線を用いる場合に、顕著な効果が得られるものである。すなわち、当然ながらシャント配線はいずれかの位置で選択トランジスタのゲート電極とコンタクトを取らなくてはならない。このコンタクト領域が、上記実施形態におけるスティッチ領域に相当する。そしてスティッチ領域では、選択トランジスタのゲート電極とシャント配線とを接続するためのコンタクトプラグや金属配線層が形成される。従って、ソース線はスティッチ領域内を通過することが出来ず、ソース線はスティッチ領域で途切れることになる。すなわち、ソース線はスティッチ領域間の領域単位で分離される。この場合、ソース線を流れる電流は、ビット線方向の配線を通して流れることになる。すると、ソース線に接続されるコンタクトプラグにおける電流密度が非常に大きくなり、ソース線とのコンタクト信頼性が劣化する。また、ソース線自体の抵抗値も上がるため、読み出し時に、ソース線の電位が上昇するという問題が生ずる。
【００９５】
しかし、この発明の実施形態に係る構成であると、金属配線層２４を設け、または／且つ、または金属配線層４０を設けることで、ソース線をビット線方向に連続的に形成している。従って、セレクトゲート線のシャント配線を用いつつも、ソース線の電位上昇を抑え、且つソース線コンタクトの信頼性を向上できる。
【００９６】
また上記構成は、各実施形態で説明したように、ビット線にドレインが接続されたメモリセルトランジスタと、ソース線にソースが接続された選択トランジスタとを含むメモリセルを有するフラッシュメモリの場合に顕著な効果が得られる。メモリセルトランジスタは、消去状態の際はその閾値が負であるのでオン状態となりチャネルが形成される。このため、全てのメモリセルが消去状態の場合、メモリセルトランジスタのチャネル部分の容量と、メモリセルトランジスタと選択トランジスタの間の拡散層容量がビット線に加わる。従って、同じ規模のメモリセルアレイで比較した場合、ビット線の容量はＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリに比べて大きくなる。すなわち、読み出し時にソース線に流れる電流量が大きくなる。従って、この発明の実施形態のように、ソース線のコンタクト信頼性を向上し、且つソース線抵抗を低減することは、非常に有効な手段となる。
【００９７】
なお、上記実施形態では、メモリセル４列毎にソースコンタクト領域ＳＣＡを設け、メモリセル８列毎にスティッチ領域ＳＡ１を設けている。しかし、ソースコンタクト領域ＳＣＡ及びスティッチ領域を設ける頻度は、メモリセル６４列毎、１２８列毎、または２５６列毎など、要求される読み出しスピードに応じて変えることが出来る。
【００９８】
更に、上記第１乃至第５の実施形態では、１つのスティッチ領域ＳＡ１において、全てのシャント配線２６がシャント領域ＳＡ２に接続される場合を例に挙げて説明した。しかし、図２７に示すようなパターンによりスティッチ領域ＳＡ１を形成しても良い。図２７は、特にスティッチ領域ＳＡ１に着目した平面図であり、ワード線、セレクトゲート線、金属配線層２２、２６、及びシャント配線２６のみを示している。その他の配線パターンは、上記第１乃至第５の実施形態で説明したとおりである。また図２８、図２９は、図２７におけるＹ１６−Ｙ１６’線、Ｙ１７−Ｙ１７’線に沿った断面図である。
【００９９】
図示するように、１箇所のスティッチ領域ＳＡ１では、一部のシャント配線２６のみが、セレクトゲート線のシャント領域ＳＡ２と接続されている。より具体的には、ある１箇所では偶数アドレスのセレクトゲート線ＳＧ０、ＳＧ２、ＳＧ４、…のみがシャント配線２６に接続され、隣接する別の箇所では奇数アドレスのセレクトゲート線ＳＧ１、ＳＧ３、ＳＧ５、…のみがシャント配線２６に接続されている。
【０１００】
このように、セレクトゲート線とシャント配線２６との接続を、偶数アドレスと奇数アドレスと交互に行うことで、スティッチ領域ＳＡ１におけるゲートの加工時に余裕を持たせることが出来る。但し、本方法により、セレクトゲート線とシャント配線２６との接続の頻度を、上記第１乃至第５の実施形態と同程度としようとすると、スティッチ領域２６の数が２倍必要となる。従ってチップサイズが大きくなる。しかしながら、本方法であると、スティッチ領域におけるゲート加工が容易となり、製造プロセスが簡単化される。よって、製造歩留まりの向上にも寄与する結果、チップのコストを低減できる。
【０１０１】
また、上記第１乃至第５の実施形態では、スティッチ領域ＳＡ１には素子領域ＡＡを形成しない場合について説明した。しかし、図３０の平面図に示すように、スティッチ領域ＳＡ１に素子領域ＡＡを形成しても良い。なお図３０では、素子領域ＡＡと、セレクトゲート線及びワード線のみを図示している。
【０１０２】
この場合には素子領域ＡＡ形成時のフォトリソグラフィ工程において、パターンの規則性がスティッチ領域において乱されることがない。従って、スティッチ領域内にコンタクトを形成する際にゲート下へのダメージが無ければ、素子領域ＡＡを入れておくほうが良い。
【０１０３】
更に、図３１に示すように、ソースコンタクト領域ＳＣＡ内にもコンタクトプラグＣＰ１を形成しても良い。図３１は、素子領域ＡＡ、セレクトゲート線、ワード線、及びソース線の平面図である。上記第１乃至第５の実施形態では、ソースコンタクト領域ＳＣＡ内にはコンタクトプラグＣＰ１を形成しない場合について説明した。しかし、ソースコンタクト領域ＳＣＡ内の素子領域ＡＡは、他の素子領域ＡＡと電気的に分離されているので、ソースコンタクト領域ＳＣＡ内にコンタクトプラグＣＰ１を形成しても構わない。むしろこの場合には、コンタクトプラグＣＰ１の規則性が保たれるため、フォトリソグラフィ工程の信頼性を向上させるには好ましい。
【０１０４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０１０５】
【発明の効果】
以上説明したように、この発明によれば、動作信頼性を向上できる不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図３】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図であり、第１層目の金属配線層の配線パターンを示す図。
【図４】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図であり、第２層目の金属配線層の配線パターンを示す図。
【図５】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図であり、第３層目の金属配線層の配線パターンを示す図。
【図６】 図２におけるＸ１−Ｘ１’線に沿った断面図。
【図７】 図２におけるＹ１−Ｙ１’線に沿った断面図。
【図８】 図２におけるＹ２−Ｙ２’線に沿った断面図。
【図９】 図２におけるＹ３−Ｙ３’線に沿った断面図。
【図１０】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図であり、書き込み動作時の様子を示す図。
【図１１】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図であり、読み出し動作時の様子を示す図。
【図１２】 この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図１３】 この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図１４】 図１２におけるＸ２−Ｘ２’線に沿った断面図。
【図１５】 図１２におけるＹ４−Ｙ４’線に沿った断面図。
【図１６】 図１２におけるＹ５−Ｙ５’線に沿った断面図。
【図１７】 この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図１８】 この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図１９】 図１７におけるＸ３−Ｘ３’線に沿った断面図。
【図２０】 図１７におけるＹ７−Ｙ７’線に沿った断面図。
【図２１】 図１７におけるＹ８−Ｙ８’線に沿った断面図。
【図２２】 この発明の第４の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図２３】 図２２におけるＹ１１−Ｙ１１’線に沿った断面図。
【図２４】 この発明の第５の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図２５】 図２４におけるＹ１４−Ｙ１４’線に沿った断面図。
【図２６】 この発明の第６の実施形態に係るフラッシュメモリを備えるシステムＬＳＩのブロック図。
【図２７】 この発明の第１乃至第６の実施形態の第１変形例に係るフラッシュメモリの平面図。
【図２８】 図２７におけるＹ１６−Ｙ１６’線に沿った断面図。
【図２９】 図２７におけるＹ１７−Ｙ１７’線に沿った断面図。
【図３０】 この発明の第１乃至第６の実施形態の第２変形例に係るフラッシュメモリの平面図。
【図３１】 この発明の第１乃至第６の実施形態の第３変形例に係るフラッシュメモリの平面図。
【符号の説明】
１０…フラッシュメモリ、１１…メモリセルアレイ、１２…カラムデコーダ、１３…センスアンプ、１４、１５…ロウデコーダ、１６…ソース線ドライバ、２０〜２６、４０…金属配線層、３０…ゲート絶縁膜、３１、３３…多結晶シリコン層、３２…ゲート間絶縁膜、３４…不純物拡散層、３５〜３８…層間絶縁膜、１００…半導体基板
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。
【０００３】
近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照）。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備えている。このようなメモリセルにおいては、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。
【０００４】
【非特許文献１】
Wei-Hua Liu 著、”A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application”、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【０００５】
【発明が解決しようとする課題】
しかし、上記従来のフラッシュメモリであると、セレクトゲート線やソース線の配線抵抗が高いこと等により、動作信頼性が十分ではないという問題があった。
【０００６】
この発明は、上記事情に鑑みてなされたもので、その目的は、動作信頼性を向上できる不揮発性半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】
この発明の一態様に係る不揮発性半導体記憶装置は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、電流経路の一端が前記第１ＭＯＳトランジスタの電流経路の一端に接続された第２ＭＯＳトランジスタとを含む複数のメモリセルと、前記メモリセルがマトリクス状に配置され、且つ、列方向で隣接するメモリセル同士が、前記第１ＭＯＳトランジスタの電流経路の他端同士、または前記第２ＭＯＳトランジスタの電流経路の他端同士を共有するように配置されたメモリセルアレイと、同一列にある前記メモリセルの前記第１ＭＯＳトランジスタの前記電流経路の他端を共通接続するビット線と、同一行にある前記メモリセルの前記第１ＭＯＳトランジスタの制御ゲートが共通接続されて形成されたワード線と、同一行にある前記メモリセルの前記第２ＭＯＳトランジスタのゲートが共通接続されて形成されたセレクトゲート線と、前記ビット線のいずれかを選択するカラムデコーダと、前記ワード線のいずれかを選択する第１ロウデコーダと、前記セレクトゲート線のいずれかを選択する第２ロウデコーダと、前記セレクトゲート線毎に設けられ、前記メモリセルの上部を通過するようにして行方向に沿って形成され、対応する前記セレクトゲート線に電気的に接続され、且つ前記第２ロウデコーダが前記セレクトゲート線を選択するためのロウ選択信号を伝達する第１金属配線層とを具備する。
【００１１】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
この発明の第１の実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るフラッシュメモリのブロック図である。
【００１３】
図示するように、フラッシュメモリ１０は、メモリセルアレイ１１、カラムデコーダ１２、センスアンプ１３、第１ロウデコーダ１４、第２ロウデコーダ１５、及びソース線ドライバ１６を備えている。
【００１４】
メモリセルアレイ１１は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣ００〜ＭＣｍｎを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。
【００１５】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースはソース線ＳＬに共通接続され、ソース線ドライバ１６に接続されている。
【００１６】
カラムデコーダ１２は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。
【００１７】
第１、第２ロウデコーダ１４、１５は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、第１ロウデコーダ１４は、書き込み時においてワード線ＷＬ０〜ＷＬｍのいずれかを選択する。第２ロウデコーダ１５は、読み出し時において、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。
【００１８】
センスアンプ１３は、第２ロウデコーダ１５及びカラムデコーダ１２によって選択されたメモリセルＭＣから読み出したデータを増幅する。
【００１９】
ソース線ドライバ１６は、読み出し時において、ソース線ＳＬに電圧を供給する。
【００２０】
次に、メモリセルアレイ１１の平面パターンについて、図２乃至図５を用いて説明する。図２はメモリセルアレイ１１の一部領域の平面図である。また図３乃至図５は、素子領域、ワード線、及びセレクトゲート線に加えて、それぞれ第１層目乃至第３層目の金属配線層の平面パターンを示した平面図であり、図示する領域は図２に対応している。
【００２１】
図２乃至図５に示すように、半導体基板１００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧｍが形成されている。そして、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧ０〜ＳＧｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴが形成されている。また、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。
【００２２】
なお、前述の通り、隣接するメモリセルＭＣ同士は、セレクトゲート線ＳＧまたはワード線ＷＬ同士が隣り合っている。なお、４列の素子領域ＡＡ群を、第１素子領域群ＡＡＧ１と呼ぶことにする。そして、隣接する第１素子領域群ＡＡＧ１間において、１列の素子領域ＡＡが形成されている領域をソースコンタクト領域ＳＣＡと呼ぶことにする。第１素子領域群ＡＡＧ１内に形成されるメモリセルＭＣは、データの記憶用として用いられる。しかし、ソースコンタクト領域ＳＣＡ内のメモリセルＭＣは、ダミーのメモリセルであって、データの記憶用としては用いられない。また、２列の第１素子領域群ＡＡＧ１毎に、スティッチ領域ＳＡ１が形成されている。本実施例ではスティッチ領域ＳＡ１内には素子領域ＡＡは形成されない。またスティッチ領域ＳＡ１の幅は、１本の素子領域ＡＡと、各素子領域ＡＡ間に形成された素子分離領域ＳＴＩとを加えた幅に等しい。なおスティッチ領域ＳＡ１上にも、ワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧｍは形成されている。しかし、スティッチ領域ＳＡ１内に存在するワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧｍは、実質的にメモリセルを構成するものではない。また、スティッチ領域ＳＡ１において、セレクトゲート線ＳＧ０〜ＳＧｍは、その一部が幅広に形成されている。特に、隣接するセレクトゲート線側に凸となるように形成されている。この領域を、以後シャント領域ＳＡ２と呼ぶことにする。
【００２３】
次に、図２及び図３を用いて、ワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧｍの上に存在する１層目の金属配線層のパターンについて説明する。なお図３においては斜線を付した領域が、１層目の金属配線層である。
【００２４】
図示するように、隣接するセレクトゲート線ＳＧ間（ＳＧ０〜ＳＧ１間、ＳＧ２〜ＳＧ３間、…）には、それぞれ第２方向に沿ったストライプ形状の金属配線層２０が形成されている。金属配線層２０は、ソース線の一部となるものである。金属配線層２０の長手方向（第２方向）は、スティッチ領域ＳＡ１で分離されている。すなわち、第２素子領域群ＡＡＧ２毎に独立した形状を有している。そして金属配線層２０は、選択トランジスタＳＴのソース領域とコンタクトプラグＣＰ１により接続されている。本実施例では、ソースコンタクト領域ＳＣＡ内ではコンタクトプラグＣＰ１は形成されておらず、金属配線層２０とソースコンタクト領域ＳＣＡにおけるメモリセルのソース領域とは電気的に接続されない。また、第１素子領域群ＡＡＧ１内のメモリセルトランジスタＭＴのドレイン領域上には、島状のパターンの金属配線層２１が形成されている。各金属配線層２１は互いに分離されており、対応するメモリセルトランジスタＭＴのドレイン領域とコンタクトプラグＣＰ２により接続されている。従って、第２方向に沿って並んだ複数の金属配線層２１群と、第２方向に沿ったストライプ形状の金属配線層２０とが、第１方向に沿って交互に配置された格好となっている。更に、スティッチ領域ＳＡ１においても、島状のパターンの金属配線層２２が形成されている。金属配線層２２は、１組のワード線及びセレクトゲート線毎（ＷＬ０とＳＧ１の１組、ＷＬ１とＳＧ１の１組、…毎）に設けられている。そして、対応するセレクトゲート線ＳＧのシャント領域ＳＡ２と、コンタクトプラグＣＰ３により接続されている。金属配線層２２は、第２方向に沿った長さが、金属配線層２１と略同一である。そして第１方向に沿っては、対応するセレクトゲート線ＳＧの上部から対応するワード線ＷＬの上部にかけて延設されている。但し、隣接する金属配線層２２同士は互いに分離されている。
【００２５】
次に、図２及び図４を用いて、１層目の金属配線層２０〜２２の上に存在する２層目の金属配線層のパターンについて説明する。なお図４においては斜線を付した領域が、２層目の金属配線層である。
【００２６】
図示するように、第１素子領域群ＡＡＧ１内においては、素子領域ＡＡ上に、第１方向に沿ったストライプ形状の金属配線層２３が形成されている。金属配線層２３は、ビット線ＢＬ０〜ＢＬｎとして機能するものであり、コンタクトプラグＣＰ４によって、第１層目の金属配線層２１と接続されている。また、ソースコンタクト領域ＳＣＡにおいても、金属配線層２３と同様のパターンの金属配線層２４が形成されている。従って、金属配線層２４の線幅は、金属配線層２３と同一である。そして金属配線層２４は、ソース線ＳＬの一部として機能するものであり、コンタクトプラグＣＰ５によって、第１層目の金属配線層２０と接続されている。すなわち、第１方向で分離されている複数の金属配線層２０が、金属配線層２４によって共通接続されている。また、スティッチ領域ＳＡ１においては、島状のパターンの金属配線層２５が形成されている。金属配線層２５は、１組のワード線及びセレクトゲート線毎、すなわち第１層目の金属配線層２２毎に設けられている。そして、金属配線層２５は、金属配線層２２と略同一のパターンを有しており、金属配線層２２とオーバーラップしている。また、金属配線層２５は、コンタクトプラグＣＰ６によって、金属配線層２２と接続されている。なお図２及び図４では、コンタクトプラグ２５はワード線ＷＬの直上に位置しているが、金属配線層２２と２５とを接続できる位置で有れば限定されるものではない。
【００２７】
次に、図２及び図５を用いて、２層目の金属配線層２３〜２５の上に存在する３層目の金属配線層のパターンについて説明する。なお図５においては斜線を付した領域が３層目の金属配線層である。
【００２８】
図示するように、第２方向に沿ったストライプ形状の金属配線層２６が形成されている。金属配線層２６は、１組のワード線及びセレクトゲート線毎（ＷＬ０とＳＧ１の１組、ＷＬ１とＳＧ１の１組、…毎）に設けられている。そして、対応するセレクトゲート線に電気的に接続されている第２層目の金属配線層２５と、コンタクトプラグＣＰ７によって接続されている。すなわち、各金属配線層２５は、セレクトゲート線ＳＧ０〜ＳＧｍのシャント配線として機能する。また、金属配線層２５は、ワード線ＷＬの中央部と、該ワード線ＷＬに対応するセレクトゲート線ＳＧの中央部との間の領域に形成されている。換言すれば、メモリセルＭＣの中央部を通過する。従って、複数の金属配線層２６は、第１方向に沿った互いの間隔が、等間隔となるよう配置されている。そして、金属配線層２６は、第２方向で隣接する第２素子領域群ＡＡＧ２間で共通接続されている。
【００２９】
次に、上記構成のフラッシュメモリの断面構造について説明する。まず、第２素子領域群ＡＡＧ２の断面構造について、図６乃至図８を用いて説明する。図６は図２におけるＸ１−Ｘ１’線方向に沿った断面図であり、図７は図２におけるＹ１−Ｙ１’線に沿った断面図であり、図８は図２におけるＹ２−Ｙ２’線に沿った断面図である。
【００３０】
図示するように、半導体基板１００中には、素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなっている。半導体基板１００の素子領域ＡＡ上には、ゲート絶縁膜３０が形成され、ゲート絶縁膜３０上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜３０上に形成された多結晶シリコン層３１、多結晶シリコン層３１上に形成されたゲート間絶縁膜３２、及びゲート間絶縁膜３２上に形成された多結晶シリコン層３３を有している。ゲート間絶縁膜３２は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。多結晶シリコン層３１は、図７に示すように、隣接する素子領域ＡＡ間で互いに分離されており、メモリセルトランジスタＭＴにおいてはフローティングゲートとして機能する。また、多結晶シリコン層３３はコントロールゲート（ワード線ＷＬ）として機能する。そして、隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴにおいては、シャント領域でゲート間絶縁膜３２の一部が除去されており、多結晶シリコン層３１、３３は電気的に接続されている。そして、多結晶シリコン層３１、３３が、セレクトゲート線ＳＧとして機能する。選択トランジスタＳＴにおいても、多結晶シリコン層３３と多結晶シリコン層３１は、隣接する素子領域ＡＡ間で共通接続されている。すなわち、メモリセルトランジスタＭＴの様に、フローティングゲートがセルごとに分離されているのではなく全て繋がっている。そして隣接するゲート電極間に位置する半導体基板１００表面内には、不純物拡散層３４が形成されている。不純物拡散層３４は、隣接するトランジスタ同士で共用されている。
【００３１】
前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは、次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣ、ＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層３４を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層３４を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層３４を中心にして、対称に配置されている。
【００３２】
そして、半導体基板１００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜３５が形成されている。層間絶縁膜３５中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）３４に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜３５上には、コンタクトプラグＣＰ１に接続される金属配線層２０が形成されている。金属配線層２０は、ソース線ＳＬとして機能する。また、層間絶縁膜３５中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）３４に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜３５上には、コンタクトプラグＣＰ２に接続される金属配線層２１が形成されている。
【００３３】
層間絶縁膜３５上には、金属配線層２０、２１を被覆するようにして、層間絶縁膜３６が形成されている。そして、層間絶縁膜３６中には、金属配線層２１に達するコンタクトプラグＣＰ４が形成されている（図７参照）。そして、層間絶縁膜３６上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層２３が形成されている（図７参照）。金属配線層２３は、ビット線ＢＬとして機能する。また層間絶縁膜３６内には金属配線層２０に達するコンタクトプラグＣＰ５が形成されている（図８参照、ソースコンタクト領域ＳＣＡ）。そして、層間絶縁膜３６上には、複数のコンタクトプラグＣＰ５をビット線方向で共通接続する金属配線層２４が形成されている（図８参照、ソースコンタクト領域ＳＣＡ）。金属配線層２４は、ソース線ＳＬの一部として機能する。
【００３４】
層間絶縁膜３６上には、金属配線層２３、２４を被覆するようにして、層間絶縁膜３７が形成されている。そして、層間絶縁膜３７上には金属配線層２６が形成されている。そして、層間絶縁膜３７上には、金属配線層２６を被覆するようにして、層間絶縁膜３８が形成されている。
【００３５】
次に、スティッチ領域ＳＡの断面構造について、図６及び図９を用いて説明する。図９は図２におけるＹ３−Ｙ３’線に沿った断面図である。
【００３６】
図示するように、半導体基板１００中には素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩ上に、フローティングゲート及びコントロールゲート、並びに選択トランジスタのゲート電極が形成されている。半導体基板１００上に形成された層間絶縁膜３５中には、選択トランジスタの多結晶シリコン層３３に達するコンタクトホールＣＰ３が形成されている。そして、層間絶縁膜３５上には、金属配線層２２が形成されている。金属配線層２２は、対応する選択トランジスタのゲート電極上部を被覆し、且つ、当該選択トランジスタに対応するメモリセルトランジスタの積層ゲート電極上部を被覆するように延設されている（図９参照）。層間絶縁膜３５上には、金属配線層２２を被覆するようにして層間絶縁膜３６が形成されている。層間絶縁膜３６中には、金属配線層２２に達するコンタクトプラグＣＰ６が形成され、層間絶縁膜３６上にはコンタクトプラグＣＰ６と接続される金属配線層２５が形成されている。金属配線層２５も金属配線層２２と同様に、対応する選択トランジスタのゲート電極上部を被覆し、且つ、当該選択トランジスタに対応するメモリセルトランジスタの積層ゲート電極上部を被覆するように延設されている（図９参照）。層間絶縁膜３６上には層間絶縁膜３７が形成され、層間絶縁膜３７中には金属配線層２５に達するコンタクトプラグＣＰ７が形成されている。図９に示すように、コンタクトプラグＣＰ７は、メモリセルの中央部に位置している。換言すれば、メモリセルトランジスタＭＴの積層ゲートの中央部と、選択トランジスタＳＴのゲート電極の中央部との間の領域上に形成されている。層間絶縁膜３７上には、金属配線層２６が形成されている。図９に示されるように、複数の金属配線層２６は、層間絶縁膜３７上に等間隔に配置されている。そして、層間絶縁膜３７上に、金属配線層２６を被覆するようにして層間絶縁膜３８が形成されている。
【００３７】
次に、上記構成のフラッシュメモリの動作について説明する。
＜書き込み動作＞
データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim（ＦＮ） tunnelingによって行われる。
【００３８】
以下、書き込み動作の詳細について、図１及び図１０を用いて説明する。図１０は、書き込み時のメモリセルアレイ１１の様子を示す回路図である。
【００３９】
まず、図１において、図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力される。そして、該書き込みデータが、ビット線毎に設けられたラッチ回路（図示せず）のそれぞれに入力される。ラッチ回路に“１”データが格納されると、ビット線には０Ｖが与えられ、逆に“０”データが格納されると、ビット線にはＶBB（−６Ｖ）が与えられる。
【００４０】
そして、第１ロウデコーダ１４が、ワード線ＷＬ０〜ＷＬｍのいいずれかを選択する。そして、選択ワード線にＶpp（例えば１０Ｖ）を与える。また、第２ロウデコーダ１５は、セレクトゲート線ＳＧ０〜ＳＧｍをＶBB（−６Ｖ）とする。またメモリセルの基板もＶBB（−６V）とする。従って、全ての選択トランジスタＳＴはオフ状態となる。従って、選択トランジスタＳＴとソース線ＳＬとは電気的に分離される。
【００４１】
上記の結果、“１”データまたは“０”データに対応する電位が、ビット線ＢＬ０〜ＢＬｎを介してメモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶpp（１０Ｖ）が印加され、“１”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域にはＶBB（−６Ｖ）が印加される。従って、“１”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１０Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルトランジスタＭＴは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１６Ｖ）が大きいため、フローティングゲートに電子がＦＮ tunnelingによって注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する。
【００４２】
例えば図１０は、ワード線ＷＬ０に接続されたメモリセルにデータを書き込み場合について示している。まず、ワード線ＷＬ０が第１ロウデコーダ１４によって選択され、ワード線ＷＬ０にＶppが印加される。その他のワード線ＷＬ０〜ＷＬｍは０Ｖである。また全てのセレクトゲート線ＳＧ０〜ＳＧｍはＶBB（−６V）である。その状態で、ビット線ＢＬ０〜ＢＬｎの各々に、０ＶまたはＶBBが印加される。すると、ワード線ＷＬ０に接続され、且つＶBBが印加されているビット線に接続されているメモリセルＭＣでは、フローティングゲートへ電子が注入される。他方、ワード線ＷＬ１〜ＷＬｍに接続されているメモリセルＭＣでは、ワード線ＷＬ１〜ＷＬｍの電位が０Ｖであるので、ビット線ＢＬ０〜ＢＬｎの電位に関わらず、フローティングゲートへの電子の注入は行われない。以上のようにして、１ページのメモリセルＭＣに一括してデータが書き込まれる。
【００４３】
＜読み出し動作＞
データの読み出しは、いずれかのワード線に接続された複数のメモリセルから一括して読み出す事ができる。
【００４４】
以下、読み出し動作の詳細について、図１及び図１１を用いて説明する。図１１は、読み出し時のメモリセルアレイ１１の様子を示す回路図である。
【００４５】
まず図１において、第２ロウデコーダ１５が、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。選択セレクトゲート線には、“Ｈ”レベル（例えばＶcc）が与えられる。非選択セレクトゲート線は全て“Ｌ”レベル（例えば０Ｖ）である。従って、選択セレクトゲート線に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。従って、選択メモリセル内の選択トランジスタＳＴは、ソース線ＳＬと電気的に接続される。また第１ロウデコーダ１４は、全てのワード線ＷＬ０〜ＷＬｍを“Ｌ”レベル（０Ｖ）とする。また、ソース線ドライバ１６は、ソース線ＳＬの電位を０Ｖとする。
【００４６】
そして、ビット線ＢＬ０〜ＢＬｎのそれぞれに、例えば１Ｖ程度の電圧が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルＭＣでは、ビット線からメモリセルトランジスタＭＴ及び選択トランジスタＳＴの電流経路を介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、ビット線からソース線に向かって電流は流れない。
【００４７】
以上の結果、ビット線ＢＬ０〜ＢＬｎの電位が変化し、その変化量をセンスアンプ１３が増幅することによって読み出し動作が行われる。
【００４８】
例えば図１１は、ワード線ＷＬ０に接続されたメモリセルからデータを読み出す場合について示している。まず、セレクトゲート線ＳＧ０が第２ロウデコーダ１５によって選択され、セレクトゲート線ＳＧ０にＶccが印加される。その他のセレクトゲート線ＳＧ０〜ＳＧｍは０Ｖである。また全てのワード線ＷＬ０〜ＷＬｍも０Ｖである。その状態で、ビット線ＢＬ０〜ＢＬｎの各々に、１Ｖ程度の電圧が印加される。すると、セレクトゲート線ＳＧ０に接続され、且つ“１”データが書き込まれているメモリセルＭＣに接続されているビット線には電流が流れて、電位は低下する。他方、“０”データが書き込まれているメモリセルＭＣに接続されているビット線には電流が流れず、電位は不変である。以上のようにして、１ページのメモリセルＭＣから一括してデータが読み出される。
【００４９】
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。従って、図１の例であると、メモリセルアレイ１１に含まれる全てのメモリセルが同時に消去される。
【００５０】
図１において、第１ロウデコーダ１４は、全てのワード線ＷＬ０〜ＷＬｍの電位をＶBB（−６Ｖ）とする。また、半導体基板（ウェル領域）の電位はＶpp（１０Ｖ）とされる。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【００５１】
上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、以下の効果が得られる。
【００５２】
（１）読み出し動作信頼性を向上できる▲１▼。
本実施形態に係る構成であると、セレクトゲート線ＳＧのシャント配線として金属配線層２６が形成されている。通常、選択トランジスタＳＴのゲート電極は多結晶シリコンなどによって形成される。多結晶シリコンは、抵抗値が比較的高いため、ロウ選択信号の伝達に時間がかかる。従って、従来構成では選択トランジスタの動作が遅く、その結果フラッシュメモリの読み出し動作が遅くなっていた。
【００５３】
しかし本実施形態であると、金属材料を用いた、低抵抗の金属配線層２６によってロウ選択信号を伝達する。従って、第２ロウデコーダ１５から出力されるロウ選択信号が迅速に選択トランジスタＳＴのゲート電極に達する。従って、選択トランジスタの動作速度を向上出来、その結果、フラッシュメモリの読み出し動作信頼性を向上できる。
【００５４】
（２）読み出し動作信頼性を向上できる▲２▼
本実施形態に係る構成であると、図５、図７〜図８に示すように、セレクトゲート線のシャント配線として機能する金属配線層２６は、等間隔で配置されている。従って、隣接する金属配線層２６間のカップリング容量を低減出来る。従って、選択トランジスタＳＴの動作速度を向上でき、その結果、フラッシュメモリの読み出し動作信頼性を向上できる。
【００５５】
（３）読み出し動作信頼性を向上できる▲３▼
本実施形態に係る構成であると、図３及び図４に示すように、ビット線方向で分離された複数の金属配線層２０（ソース線の一部）を、その上層の金属配線層２４（ソース線の一部）によって共通接続している。従って、金属配線層２０は、ビット線方向で全てが電気的に接続されるので、ソース線ＳＬの抵抗値を低減することが出来る。
【００５６】
読み出し時においてソース線ＳＬには０Ｖが印加される。この点、従来のようにソース線の抵抗値が高いと、ソース線の電位が上昇してしまう。その結果、メモリセルに大きな読み出し電流を流すことが困難であった。
【００５７】
しかし本実施形態で有れば、ソース線の抵抗が低いので、ソース線の電位の上昇を抑制できる。従って、大きな読み出し電流を流すことが出来る。その結果、フラッシュメモリの読み出し動作信頼性を向上できる。
【００５８】
（４）製造プロセスが容易となる▲１▼。
本実施形態では、セレクトゲート線のシャント配線２６とセレクトゲート線とを接続するスティッチ領域ＳＡ１を設けている。そしてスティッチ領域ＳＡ１において、金属配線層２２、２５、及びコンタクトプラグＣＰ３、ＣＰ６、ＣＰ７を介して、シャント配線２６とセレクトゲート線ＳＧとを接続している。
【００５９】
本実施形態では、セレクトゲート線は、メモリセルトランジスタの積層ゲートと同様に、下層の多結晶シリコン膜３１、ゲート間絶縁膜３２及び上層の多結晶シリコン膜３３を含んでいる。そして、一部領域のゲート間絶縁膜３２が除去されている。従って、セレクトゲート線にコンタクトを取る際に、多結晶シリコン膜３３を除去する必要がない。このような場合、セレクトゲート線のシャント配線２６とセレクトゲート線ＳＧとのコンタクト領域を、非常に小さくできる。すなわち、金属配線層２２、２５は、非常に小さな面積を有する孤立パターンとなる。より具体的には、金属配線層２２、２５は、セレクトゲート線へのコンタクト面積と、配線との接続を加味したリソグラフィ時のマージンを合わせた面積で足りる。
【００６０】
しかし、小さな面積の孤立パターンで形成された金属配線層は、配線加工を行う際等に飛んでしまったりすることが多く、プロセスの不安定を招き、歩留まり低下の原因となる。
【００６１】
この点、本実施形態に係る構成であると、図３、図４に示すように、金属配線層２２、２５は、セレクトゲート線上から、メモリセルトランジスタのコントロールゲート上にかけて延設されている。すなわち、孤立パターンとなる金属配線層２２、２５を、ビット線方向に延ばすことによって、その面積を増加させている。従って、加工時に金属配線層２２、２５が失われることを抑制でき、製造プロセス信頼性を向上できる。
【００６２】
また本実施形態に係る構成であると、金属配線層２２、２５をの面積を増加させるために、ワード線方向ではなくビット線方向に金属配線層２２、２５を延ばしている。従って、メモリセルアレイ１１の面積が増大することを防止出来る。
【００６３】
更に、本効果は、本実施形態のように隣接するメモリセルＭＣがビット線コンタクトを共有する場合に顕著に得られる。それは、金属配線層２２、２５をビット線方向で且つ隣接するコントロールゲート方向に延ばしているからである。従って、隣接する金属配線層２２同士、または金属配線層２５同士がショートしてしまうことを抑制できる。以上の結果、製造プロセスを容易に出来る。
【００６４】
（５）製造プロセスが容易となる▲２▼
本実施形態であると、ソースコンタクト領域ＳＣＡにもダミーのメモリセルが形成されている。このダミーのメモリセルは、第１素子領域群ＡＡ１内のメモリセルＭＣと同一のパターンを有している。すなわち、ソースコンタクト領域ＳＣＡに及び第１素子領域群ＡＡ１においては、一定の規則性が保たれている。また、スティッチ領域ＳＡ１内においても、セレクトゲート線及びワード線が形成されている。すなわち、スティッチ領域ＳＡ１においても、メモリセルＭＣと同様のパターンの多結晶シリコン膜３１、ゲート間絶縁膜３２、及び多結晶シリコン膜３３が形成されている。従って、メモリセルアレイ内においては、一様な規則性が保たれている。その規則性は、ソースコンタクト領域ＳＣＡやスティッチ領域ＳＡ１で乱されることが無い。従って、メモリセルアレイ内における各層の加工を、不要な面積増加を招くことなく容易にすることが出来、製造プロセスの容易化に寄与する。
【００６５】
（６）製造プロセスが容易となる▲３▼
本実施形態であると、複数の金属配線層２０を接続する金属配線層２４は、ビット線と同じレベルに形成され、且つビット線と同一のパターンを有している。従って、ビット線が形成されるレベルの金属配線層の規則性は、ソースコンタクト領域においても乱されることがない。そして、金属配線層２３、２４を同一のリソグラフィ工程でパターニングすることが出来る。従って、ソース線となる金属配線層２４の加工を、不要な面積増加を招くことなく容易とすることが出来、且つ、容易に金属配線層２０をビット線方向で接続出来る。
【００６６】
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、ソース線ＳＬのパターンを変えたものである。本実施形態に係るフラッシュメモリのブロック構成は図１と同様であるので説明は省略する。図１２は、本実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図である。また図１３はソース線に着目した図面であり、図１２において金属配線層２６の図示を廃し、ソース線ＳＬの領域に斜線を付したものである。
【００６７】
図示するように、ソースコンタクト領域ＳＣＡにおいて、隣接する金属配線層２０を接続する金属配線層４０が形成されている。この金属配線層２０は、金属配線層２０と同一のレベル（第１層目）に形成されている。すなわち、ソース線ＳＬは、金属配線層２０、４０を含んでいる。更に換言すれば、ソース線ＳＬは梯子状の形状を有している。
【００６８】
なお、本実施形態では上記第１の実施形態における金属配線層２４は廃され、金属配線層２６は、セレクトゲート線ＳＧの直上に位置している。
【００６９】
次に、本実施形態に係るフラッシュメモリの断面構造について説明する。図１４は、図１２におけるＸ２−Ｘ２’線、図１５は図１２におけるＹ４−Ｙ４’線、図１６は図１２におけるＹ５−Ｙ５’線に沿った断面図である。
【００７０】
図示するように、ソースコンタクト領域ＳＣＡでは、隣接する金属配線層２０間に、金属配線層２０と接続される金属配線層４０が形成されている。すなわち、隣接する２本のワード線間の領域上の層間絶縁膜３５上に、金属配線層４０が形成されている。そして、セレクトゲート線のシャント配線として機能する金属配線層２６は、選択トランジスタのゲート電極の直上に位置している。その他の構成は、上記第１の実施形態と同様であるので説明は省略する。また、図１２におけるＹ６−Ｙ６’線に沿ったスティッチ領域の断面構造は、第１の実施形態で説明した図９の構造において、金属配線層２６を、選択トランジスタのゲート電極の直上に移動させた以外は同様であるので説明は省略する。
【００７１】
上記本実施形態に係る構成であると、上記第１の実施形態で説明した（１）、（４）、（５）の効果が得られる。更に、下記（７）の効果が得られる。
【００７２】
（７）読み出し動作信頼性を向上できる▲４▼
本実施形態に係る構成であると、図１２、図１３に示すように、ソース線ＳＬは金属配線層２０、４０を含んでいる。そして、同一行のコンタクトプラグＣＰ１毎に設けられた複数の金属配線層２０は、金属配線層４０によって接続されている。すなわち、ソース線ＳＬはビット線方向で分離されていない。従って、読み出し電流はワード線方向だけでなくビット線方向にも流れることが出来、ソース線ＳＬの抵抗値を低減出来る。
【００７３】
従って、読み出し時においてソース線ＳＬの電位が上昇することを抑制でき、フラッシュメモリの読み出し信頼性を向上できる。
【００７４】
次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第２の実施形態において、第１の実施形態で説明した金属配線層２４を更に設けたものである。従って、本実施形態に係るフラッシュメモリのブロック構成は図１と同様であるので、説明は省略する。図１７は、本実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図である。また図１８はソース線及び金属配線層２４に着目した図面であり、図１７において金属配線層２６の図示を廃し、ソース線ＳＬ及び金属配線層２４の領域に斜線を付したものである。
【００７５】
図示するように、本実施形態に係るフラッシュメモリは、上記第２の実施形態で説明した図１３において、ソースコンタクト領域ＳＣＡに金属配線層２４を形成したものである。金属配線層２４は、ビット線となる金属配線層２３と同一のレベル（第２層目）に形成され、金属配線層２３と同一の線幅を有している。そしてソースコンタクト領域ＳＣＡにおいて、金属配線層２０、４０と金属配線層２４とは、コンタクトプラグＣＰ５によって接続されている。すなわち、ソース線ＳＬは、金属配線層２０、４０、２４を含んでいる。その他の構成は、上記第２の実施形態と同様である。
【００７６】
次に、本実施形態に係るフラッシュメモリの断面構造について説明する。図１９は、図１７におけるＸ３−Ｘ３’線、図２０は図１７におけるＹ７−Ｙ７’線、図２１は図１７におけるＹ８−Ｙ８’線に沿った断面図である。
【００７７】
図示するように、ソースコンタクト領域ＳＣＡでは、金属配線層２０、４０上に、金属配線層２４が形成されている。すなわち、ソースコンタクト領域ＳＣＡにおける層間絶縁膜３６上に、金属配線層２４が形成されている。そして、層間絶縁膜３６中に形成されたコンタクトプラグＣＰ５によって、両者は接続されている。またコンタクトプラグＣＰ５は、コンタクトプラグＣＰ１と同一行、及びコンタクトプラグＣＰ２、ＣＰ４と同一行にあるように形成されている。しかし、コンタクトプラグＣＰ５は金属配線層２０、４０のいずれの位置に形成されても良い。その他の構成は、上記第２の実施形態と同様であるので説明は省略する。また、図１７におけるＹ９−Ｙ９’線に沿ったスティッチ領域の断面構造は、第１の実施形態で説明した図９の構造において、金属配線層２６を、選択トランジスタのゲート電極の直上に移動させた以外は同様であるので説明は省略する。
【００７８】
上記本実施形態に係る構成であると、上記第１の実施形態で説明した（１）、（３）、（４）、（５）、（６）及び上記第２の実施形態で説明した（７）の効果が得られる。更に下記（８）の効果が得られる。
（８）読み出し動作信頼性を向上できる▲５▼
本実施形態に係る構成であると、図１７、図１８に示すように、ソース線ＳＬは第１層目の金属配線層及び第２層目の金属配線層を含んでいる。そして、第１層目と第２層目の金属配線層同士は、コンタクトプラグＣＰ５によって接続されている。この点は、上記第１の実施形態と同様である。しかし本実施形態に係る構成では、第１層目の金属配線層は、金属配線層２０、４０を含んでいる。従って、ソースコンタクト領域ＳＣＡにおいては、ソース線がビット線方向に沿ったストライプ形状に形成されている。従って、第１層目の金属配線層２０、４０と第２層目の金属配線層２４とを接続するコンタクトプラグＣＰ５は、ソースコンタクト領域ＳＣＡのいたる場所に形成することが出来る。図１７、図１８に示す例であると、４本のワード線及びセレクトゲート線当たり、コンタクトプラグＣＰ５の数は５つであるが、その数は適宜増やすことが出来る。
【００７９】
この点、コンタクトプラグは、電流の集中によって劣化し易いという特性がある。従って、ソース線を第１層目の金属配線層と第２層目の金属配線層で形成した場合、両者の間を接続するコンタクトプラグの数が少ないと、コンタクトプラグに電流が集中して、コンタクトプラグが破壊される虞がある。そして、コンタクトプラグが破壊されることは、ソース線ＳＬの高抵抗化に繋がる。
【００８０】
しかし本実施形態に係る構成では、コンタクトプラグＣＰ５の数を大幅に増やすことが可能となり、コンタクトプラグＣＰ５が破壊されることを防止できる。従って、ソース線ＳＬの抵抗の低抵抗化が図られ、読み出し動作の信頼性を向上できる。
【００８１】
次に、この発明の第４の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１、第２の実施形態を組み合わせたものである。本実施形態に係るフラッシュメモリのブロック構成は、図１と同様であるので、説明は省略する。図２２は、本実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図である。なお図２２においては、最上のレベルにある金属配線層２６に斜線を付している。また図２３は、図２２におけるＹ１１−Ｙ１１’線に沿った断面図である。なお、図２２におけるＸ４−Ｘ４’線、Ｙ１０−Ｙ１０’線、Ｙ１２−Ｙ１２’線に沿った断面構造は、それぞれ第２の実施形態で説明した図１４に示す構成、第１の実施形態で説明した図７においてコンタクトプラグＣＰ５を廃した構成、及び図９に示す構成と同様であるので図示は省略する。
【００８２】
図示するように、上記第２の実施形態で説明した図１２、図１３に示す構成において、金属配線層２６が、第１の実施形態と同様にメモリセルＭＣの中央部を通過している。言い換えれば、ワード線の中央部と、当該ワード線に対応するセレクトゲート線の中央部との間の領域に、金属配線層２６が位置している。
【００８３】
本実施形態に係る構成であると、上記第１の実施形態で説明した（１）、（２）、（４）、（５）、及び第２の実施形態で説明した（７）の効果が得られる。
【００８４】
次に、この発明の第５の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１、第３の実施形態を組み合わせたものである。本実施形態に係るフラッシュメモリの構成は、図１と同様であるので、フラッシュメモリのブロック構成についての説明は省略する。図２４は、本実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図である。なお図２４においては、最上のレベルにある金属配線層２６に斜線を付している。また図２５は、図２４におけるＹ１４−Ｙ１４’線に沿った断面図である。なお、図２４におけるＸ５−Ｘ５’線、Ｙ１３−Ｙ１３’線、Ｙ１５−Ｙ１５’線に沿った断面構造は、それぞれ第３の実施形態で説明した図１９に示す構成、第１の実施形態で説明した図７に示す構成、及び図９に示す構成と同様であるので図示は省略する。
【００８５】
図示するように、上記第３の実施形態で説明した図１７、図１８に示す構成において、金属配線層２６が、第１の実施形態と同様にメモリセルＭＣの中央部を通過している。言い換えれば、ワード線の中央部と、当該ワード線に対応するセレクトゲート線の中央部との間の領域に、金属配線層２６が位置している。
【００８６】
本実施形態に係る構成であると、上記第１の実施形態で説明した（１）乃至（６）、第２の実施形態で説明した（７）、及び第３の実施形態で説明した（８）の効果が得られる。
【００８７】
次に、この発明の第６の実施形態に係る不揮発性半導体記憶装置について、図２６を用いて説明する。図２６は、本実施形態に係る不揮発性半導体記憶装置を含むシステムＬＳＩのブロック図である。
【００８８】
図示するように、システムＬＳＩ５０は、ロジック回路領域とメモリ領域とを有している。そして、ロジック回路領域には例えばＣＰＵ５１が設けられている。またメモリ領域には、上記第１乃至第５の実施形態で説明したフラッシュメモリ１０、ＮＡＮＤ型フラッシュメモリ５２、及び１つのメモリセルが３つのＭＯＳトランジスタを含むフラッシュメモリ５３が設けられている。
【００８９】
本実施形態に係る構成であると、フラッシュメモリ１０において、上記（１）乃至（８）の効果が得られると共に、（９）システムＬＳＩの製造を簡略化出来る、という効果が得られる。特に、本実施例のメモリセルは、セルの直列トランジスタの数が２個である。従って、メモリセルの電流駆動能力が他のメモリセルより大きい。そのため、フラッシュメモリ１０は、高速の読出し用途に向いている。図２６に示すようにＣＰＵ５１と同一チップに搭載した場合は、フラッシュメモリ１０をＣＰＵ５１のファームウェアなどを格納するＲＯＭとして使う事ができる。この点、上記第１乃至第５の実施形態に係るフラッシュメモリであると、セレクトゲート線を高速に駆動することが出来、更にソースの配線抵抗を低減している。従って、より高速にフラッシュメモリ１０からデータを読み出すことが出来る。そのため、ＣＰＵ５１がＲＡＭなどを介さずに、データを直接読み出す事が出来るようになるため、ＲＡＭなどが不要になり、システムＬＳＩを構成した時にも効果が得られる。
【００９０】
上記第１乃至第５の実施形態で説明したフラッシュメモリ１０は、ＮＡＮＤ型フラッシュメモリ５２及びフラッシュメモリ５３と、同一の製造工程で形成出来る。例えば、不純物拡散層を形成するためのイオン注入工程や、ゲート電極及び金属配線層のパターニング工程等を、３つのフラッシュメモリについて同時に行うことが出来る。この場合、例えば不純物拡散層は、各メモリ間で同一の濃度を有することになる。このように、ＬＳＩに設けられる３つのフラッシュメモリを同一工程で形成できる結果、ＬＳＩの製造を簡略化出来る。
【００９１】
なお、例えばロジック回路領域では、ＣＰＵ５１をＳＯＩ基板上に形成し、メモリ領域では、各メモリ１０、５２、５３をバルクのシリコン基板上に形成しても良い。
【００９２】
上記のように、この発明の第１乃至第６の実施形態に係る不揮発性半導体記憶装置であると、フラッシュメモリの動作速度を向上できると共に、製造プロセスを簡単化出来る。すなわち、セレクトゲート線ＳＧ０〜ＳＧｍのシャント配線２６が、メモリセルの中央部を通過するように形成される。すなわち、シャント配線２６は、等間隔で配置されている。従って、シャント配線２６間の容量が低減され、動作速度を向上できる。
【００９３】
また、スティッチ領域においてワード線方向で分離された複数の金属配線層２０を、金属配線層２４によってビット線方向で接続している。従って、ソース線ＳＬの抵抗を小さくでき、読み出し動作信頼性を向上できる。更に、ソース線ＳＬを梯子状に形成することでも、ソース線ＳＬの一部である金属配線層２０を、ビット線方向に連続的に形成することが出来る。
【００９４】
上記ソース線に関する構成は、上記実施形態で説明したように、セレクトゲート線のシャント配線を用いる場合に、顕著な効果が得られるものである。すなわち、当然ながらシャント配線はいずれかの位置で選択トランジスタのゲート電極とコンタクトを取らなくてはならない。このコンタクト領域が、上記実施形態におけるスティッチ領域に相当する。そしてスティッチ領域では、選択トランジスタのゲート電極とシャント配線とを接続するためのコンタクトプラグや金属配線層が形成される。従って、ソース線はスティッチ領域内を通過することが出来ず、ソース線はスティッチ領域で途切れることになる。すなわち、ソース線はスティッチ領域間の領域単位で分離される。この場合、ソース線を流れる電流は、ビット線方向の配線を通して流れることになる。すると、ソース線に接続されるコンタクトプラグにおける電流密度が非常に大きくなり、ソース線とのコンタクト信頼性が劣化する。また、ソース線自体の抵抗値も上がるため、読み出し時に、ソース線の電位が上昇するという問題が生ずる。
【００９５】
しかし、この発明の実施形態に係る構成であると、金属配線層２４を設け、または／且つ、または金属配線層４０を設けることで、ソース線をビット線方向に連続的に形成している。従って、セレクトゲート線のシャント配線を用いつつも、ソース線の電位上昇を抑え、且つソース線コンタクトの信頼性を向上できる。
【００９６】
また上記構成は、各実施形態で説明したように、ビット線にドレインが接続されたメモリセルトランジスタと、ソース線にソースが接続された選択トランジスタとを含むメモリセルを有するフラッシュメモリの場合に顕著な効果が得られる。メモリセルトランジスタは、消去状態の際はその閾値が負であるのでオン状態となりチャネルが形成される。このため、全てのメモリセルが消去状態の場合、メモリセルトランジスタのチャネル部分の容量と、メモリセルトランジスタと選択トランジスタの間の拡散層容量がビット線に加わる。従って、同じ規模のメモリセルアレイで比較した場合、ビット線の容量はＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリに比べて大きくなる。すなわち、読み出し時にソース線に流れる電流量が大きくなる。従って、この発明の実施形態のように、ソース線のコンタクト信頼性を向上し、且つソース線抵抗を低減することは、非常に有効な手段となる。
【００９７】
なお、上記実施形態では、メモリセル４列毎にソースコンタクト領域ＳＣＡを設け、メモリセル８列毎にスティッチ領域ＳＡ１を設けている。しかし、ソースコンタクト領域ＳＣＡ及びスティッチ領域を設ける頻度は、メモリセル６４列毎、１２８列毎、または２５６列毎など、要求される読み出しスピードに応じて変えることが出来る。
【００９８】
更に、上記第１乃至第５の実施形態では、１つのスティッチ領域ＳＡ１において、全てのシャント配線２６がシャント領域ＳＡ２に接続される場合を例に挙げて説明した。しかし、図２７に示すようなパターンによりスティッチ領域ＳＡ１を形成しても良い。図２７は、特にスティッチ領域ＳＡ１に着目した平面図であり、ワード線、セレクトゲート線、金属配線層２２、２６、及びシャント配線２６のみを示している。その他の配線パターンは、上記第１乃至第５の実施形態で説明したとおりである。また図２８、図２９は、図２７におけるＹ１６−Ｙ１６’線、Ｙ１７−Ｙ１７’線に沿った断面図である。
【００９９】
図示するように、１箇所のスティッチ領域ＳＡ１では、一部のシャント配線２６のみが、セレクトゲート線のシャント領域ＳＡ２と接続されている。より具体的には、ある１箇所では偶数アドレスのセレクトゲート線ＳＧ０、ＳＧ２、ＳＧ４、…のみがシャント配線２６に接続され、隣接する別の箇所では奇数アドレスのセレクトゲート線ＳＧ１、ＳＧ３、ＳＧ５、…のみがシャント配線２６に接続されている。
【０１００】
このように、セレクトゲート線とシャント配線２６との接続を、偶数アドレスと奇数アドレスと交互に行うことで、スティッチ領域ＳＡ１におけるゲートの加工時に余裕を持たせることが出来る。但し、本方法により、セレクトゲート線とシャント配線２６との接続の頻度を、上記第１乃至第５の実施形態と同程度としようとすると、スティッチ領域２６の数が２倍必要となる。従ってチップサイズが大きくなる。しかしながら、本方法であると、スティッチ領域におけるゲート加工が容易となり、製造プロセスが簡単化される。よって、製造歩留まりの向上にも寄与する結果、チップのコストを低減できる。
【０１０１】
また、上記第１乃至第５の実施形態では、スティッチ領域ＳＡ１には素子領域ＡＡを形成しない場合について説明した。しかし、図３０の平面図に示すように、スティッチ領域ＳＡ１に素子領域ＡＡを形成しても良い。なお図３０では、素子領域ＡＡと、セレクトゲート線及びワード線のみを図示している。
【０１０２】
この場合には素子領域ＡＡ形成時のフォトリソグラフィ工程において、パターンの規則性がスティッチ領域において乱されることがない。従って、スティッチ領域内にコンタクトを形成する際にゲート下へのダメージが無ければ、素子領域ＡＡを入れておくほうが良い。
【０１０３】
更に、図３１に示すように、ソースコンタクト領域ＳＣＡ内にもコンタクトプラグＣＰ１を形成しても良い。図３１は、素子領域ＡＡ、セレクトゲート線、ワード線、及びソース線の平面図である。上記第１乃至第５の実施形態では、ソースコンタクト領域ＳＣＡ内にはコンタクトプラグＣＰ１を形成しない場合について説明した。しかし、ソースコンタクト領域ＳＣＡ内の素子領域ＡＡは、他の素子領域ＡＡと電気的に分離されているので、ソースコンタクト領域ＳＣＡ内にコンタクトプラグＣＰ１を形成しても構わない。むしろこの場合には、コンタクトプラグＣＰ１の規則性が保たれるため、フォトリソグラフィ工程の信頼性を向上させるには好ましい。
【０１０４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０１０５】
【発明の効果】
以上説明したように、この発明によれば、動作信頼性を向上できる不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図３】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図であり、第１層目の金属配線層の配線パターンを示す図。
【図４】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図であり、第２層目の金属配線層の配線パターンを示す図。
【図５】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図であり、第３層目の金属配線層の配線パターンを示す図。
【図６】 図２におけるＸ１−Ｘ１’線に沿った断面図。
【図７】 図２におけるＹ１−Ｙ１’線に沿った断面図。
【図８】 図２におけるＹ２−Ｙ２’線に沿った断面図。
【図９】 図２におけるＹ３−Ｙ３’線に沿った断面図。
【図１０】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図であり、書き込み動作時の様子を示す図。
【図１１】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図であり、読み出し動作時の様子を示す図。
【図１２】 この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図１３】 この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図１４】 図１２におけるＸ２−Ｘ２’線に沿った断面図。
【図１５】 図１２におけるＹ４−Ｙ４’線に沿った断面図。
【図１６】 図１２におけるＹ５−Ｙ５’線に沿った断面図。
【図１７】 この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図１８】 この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図１９】 図１７におけるＸ３−Ｘ３’線に沿った断面図。
【図２０】 図１７におけるＹ７−Ｙ７’線に沿った断面図。
【図２１】 図１７におけるＹ８−Ｙ８’線に沿った断面図。
【図２２】 この発明の第４の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図２３】 図２２におけるＹ１１−Ｙ１１’線に沿った断面図。
【図２４】 この発明の第５の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図２５】 図２４におけるＹ１４−Ｙ１４’線に沿った断面図。
【図２６】 この発明の第６の実施形態に係るフラッシュメモリを備えるシステムＬＳＩのブロック図。
【図２７】 この発明の第１乃至第６の実施形態の第１変形例に係るフラッシュメモリの平面図。
【図２８】 図２７におけるＹ１６−Ｙ１６’線に沿った断面図。
【図２９】 図２７におけるＹ１７−Ｙ１７’線に沿った断面図。
【図３０】 この発明の第１乃至第６の実施形態の第２変形例に係るフラッシュメモリの平面図。
【図３１】 この発明の第１乃至第６の実施形態の第３変形例に係るフラッシュメモリの平面図。
【符号の説明】
１０…フラッシュメモリ、１１…メモリセルアレイ、１２…カラムデコーダ、１３…センスアンプ、１４、１５…ロウデコーダ、１６…ソース線ドライバ、２０〜２６、４０…金属配線層、３０…ゲート絶縁膜、３１、３３…多結晶シリコン層、３２…ゲート間絶縁膜、３４…不純物拡散層、３５〜３８…層間絶縁膜、１００…半導体基板
Claims (8)
- 電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、電流経路の一端が前記第１ＭＯＳトランジスタの電流経路の一端に接続された第２ＭＯＳトランジスタとを含む複数のメモリセルと、
前記メモリセルがマトリクス状に配置され、且つ、列方向で隣接するメモリセル同士が、前記第１ＭＯＳトランジスタの電流経路の他端同士、または前記第２ＭＯＳトランジスタの電流経路の他端同士を共有するように配置されたメモリセルアレイと、
同一列にある前記メモリセルの前記第１ＭＯＳトランジスタの前記電流経路の他端を共通接続するビット線と、
同一行にある前記メモリセルの前記第１ＭＯＳトランジスタの制御ゲートが共通接続されて形成されたワード線と、
同一行にある前記メモリセルの前記第２ＭＯＳトランジスタのゲートが共通接続されて形成されたセレクトゲート線と、
前記ビット線のいずれかを選択するカラムデコーダと、
前記ワード線のいずれかを選択する第１ロウデコーダと、
前記セレクトゲート線のいずれかを選択する第２ロウデコーダと、
前記セレクトゲート線毎に設けられ、前記メモリセルの上部を通過するようにして行方向に沿って形成され、対応する前記セレクトゲート線に電気的に接続され、且つ前記第２ロウデコーダが前記セレクトゲート線を選択するためのロウ選択信号を伝達する第１金属配線層と
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記第１金属配線層は、前記セレクトゲート線の中央部と、前記ワード線の中央部との間の領域の上方に形成される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記第２ＭＯＳトランジスタのゲートに接続される第１コンタクトプラグと、
前記第１コンタクトプラグ毎に設けられ、前記第１コンタクトプラグに電気的に接続される第２金属配線層と、
前記第２金属配線層上において、前記第１金属配線層と接続されるようにして、前記セレクトゲート線の中央部と前記ワード線の中央部との間の領域の上方に形成された第２コンタクトプラグとを更に備える
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記第２金属配線層は、対応する前記第１コンタクトプラグに接続される前記第２ＭＯＳトランジスタのゲートの上方領域から、該第２ＭＯＳトランジスタに接続される前記第１ＭＯＳトランジスタの制御ゲートの上方領域にかけて延設されている
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。 - 複数の前記メモリセルの前記第２ＭＯＳトランジスタの前記電流経路の他端を共通接続するソース線を更に備え、
前記ソース線は、同一行にある複数の前記メモリセルの前記第２ＭＯＳトランジスタの前記電流経路の他端を共通接続する第１配線領域を含む
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記ソース線は、各行に対応して形成された複数の前記第１配線領域を列方向で接続する第２配線領域を更に含む
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。 - 前記ソース線より上のレベルに列方向に沿って形成され、複数のコンタクトプラグによって前記ソース線と接続された第２金属配線層を更に備える
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。 - 前記メモリセルアレイは、それぞれが複数の前記メモリセル列を含む複数の第１領域と、
隣接する前記第１領域間に設けられ、前記セレクトゲート線と前記第２金属配線層とが接続される第２領域と
を含み、前記第２金属配線層及び前記第１、第２コンタクトプラグは、前記第２領域内に形成され、
前記不揮発性半導体記憶装置は、前記第１領域内において、前記第１ＭＯＳトランジスタの前記電流経路の他端に接続された第３コンタクトプラグと、
前記第３コンタクトプラグ毎に設けられ、該第３コンタクトプラグに接続された第３金属配線層と、
前記第３金属配線層と前記ビット線とを接続する第４コンタクトプラグと、
複数の前記メモリセルの前記第２ＭＯＳトランジスタの前記電流経路の他端を共通接続するソース線と、
前記ソース線より上のレベルに列方向に沿って形成され、複数の第５コンタクトプラグによって前記ソース線と接続された第４金属配線層と
を更に備え、前記第２金属配線層は、前記第３金属配線層と行方向の幅が略同一であり、
前記ソース線は、同一行にある複数の前記メモリセルの前記第２ＭＯＳトランジスタの前記電流経路の他端を共通接続する第１配線領域と、各行に対応して形成された複数の前記第１配線領域を列方向で接続する第２配線領域を含み、
前記第１領域は、１列の前記メモリセル列を含み、且つ前記ソース線と前記第４金属配線層とが接続される第３領域を含み、
前記ソース線の前記第２配線領域及び前記第４金属配線層は、前記第３領域内に形成され、
前記第４金属配線層は、前記ビット線と同一レベルに位置する配線によって形成され、
前記第４金属配線層は、前記ビット線と同一幅で形成され、
前記第２領域を挟んで隣接する前記ソース線の第１配線領域は行方向で互いに分離され、
前記第２領域を挟んで隣接する前記第１金属配線層は、該第２領域を介して行方向で共通接続されている
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
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