JP4802040B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、浮遊ゲート電極を有する不揮発性半導体記憶素子からなる複数のメモリセルブロックを有し、かつ、選択ゲートトランジスタによってメモリセルブロックの選択を行う不揮発性半導体記憶装置に関するものである。
ＥＥＰＲＯＭのメモリセルは通常、半導体基板に浮遊（フローティング）ゲート電極（電荷蓄積層）と制御ゲート電極を積層したＭＩＳＦＥＴ構造を有する。このメモリセルトランジスタは、浮遊ゲート電極に電荷を注入した状態でのしきい値と、その電荷を放出した状態でのしきい値との差によりデータを不揮発に記憶する。電荷の注入、放出は、浮遊ゲート電極と基板チャネルとの間のトンネル絶縁膜を介してトンネル電流によって行われる。
ＥＥＰＲＯＭの中で、複数のメモリセルを直列接続してＮＡＮＤセルユニットを構成するのが、いわゆるＮＡＮＤ型ＥＥＰＲＯＭである。ＮＡＮＤ型ＥＥＰＲＯＭは、選択ゲートをそれぞれ有するＥＥＰＲＯＭと比べて選択トランジスタ数が少なくて済むことから、高密度化が可能である。
フラッシュメモリにおいては、消去時には、短チャネル効果の影響を受けにくくするために、浮遊ゲート電極と基板チャネルとのトンネル絶縁膜を介してトンネル電流を流すことにより消去を実行する。この消去は、単位時間に消去されるメモリセル数を増やすために、例えば、複数のメモリセルで同時に実行される。このために、メモリセルの形成されている半導体メモリセルウェルに１０Ｖ以上、例えば、２０Ｖの正の電圧を印加することによって浮遊ゲート電極から基板に電子を引き抜く。
一方、書き込み時には半導体ウェル電圧は０Ｖに保ち、半導体ウェルよりも充放電容量の小さいメモリセルのソースドレイン拡散層に１０Ｖ以上の正の電圧を印加することにより、前記ウェルを充放電する電力を削減し、動作速度を高速化することができる。
ここで、例えばＮＡＮＤ接続されたメモリセルでは、書き込み不良を避けるためには、選択されたメモリセルに直列に接続された非選択メモリセルのしきい値のばらつきを十分小さくし、選択されたメモリセルの読み出し時の電流ばらつきを減少させる必要がある。書き込み後のしきい値の分布を狭く維持して、チップばらつきを小さくするために、前記正の電圧を例えば、０．５Ｖ以下のばらつき範囲で制御する必要がある。従って、制御ゲート電極のリーク電流が大きいことや耐圧が低いこと、およびしきい値ばらつきの大きいことは、書きこみ不良の原因となる。
なお、この種の関連技術として、ＮＡＮＤ型フラッシュメモリにおける素子分離領域に着目した技術が開示されている（特許文献１参照）。
特開２００５−７９１６５号公報
本発明は、選択ゲートトランジスタのしきい値の低下を防ぐことにより、メモリセルの書き込み特性を改善した不揮発性半導体記憶装置を提供する。
この発明の第１の態様に係る不揮発性半導体記憶装置は、並列に配置された複数のＮＡＮＤストリングを有する不揮発性半導体記憶装置であって、前記ＮＡＮＤストリングの各々は、半導体基板に素子分離領域を形成する素子分離絶縁膜によって分離された素子領域上に第１の絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に第２の絶縁膜を介して前記浮遊ゲート電極の側面および上面を覆うように形成された制御ゲート電極とをそれぞれ有する複数の不揮発性メモリセルの電流通路が直列に接続されたメモリセルブロックと、前記浮遊ゲート電極と同じ電極材の第１の電極層と前記制御ゲート電極と同じ電極材の第２の電極層とが、前記第２の絶縁膜と同じ絶縁材の第３の絶縁膜の一部に形成された第１の開口部を介して直接接して形成された第１のゲート電極を有し、電流通路の一端が前記メモリセルブロック中の直列接続された不揮発性メモリセルの電流通路の一端に接続され、電流通路の他端がデータ転送線コンタクトを介してデータ転送線に接続された第１の選択ゲートトランジスタと、前記浮遊ゲート電極と同じ電極材の第３の電極層と前記制御ゲート電極と同じ電極材の第４の電極層とが、前記第２の絶縁膜と同じ絶縁材の第４の絶縁膜の一部に形成された第２の開口部を介して直接接して形成された第２のゲート電極を有し、電流通路の一端が前記メモリセルブロック中の直列接続された不揮発性メモリセルの電流通路の他端に接続され、電流通路の他端がソース線コンタクトを介してソース線に接続された第２の選択ゲートトランジスタとを具備し、隣接する前記ＮＡＮＤストリングにそれぞれ含まれる前記データ転送線コンタクトの間の前記素子分離絶縁膜の上面の高さは、前記第１の選択ゲートトランジスタの電流通路の他端と前記データ転送線コンタクトとの間の素子領域における前記半導体基板の主表面の高さより高く、且つ隣接する前記ＮＡＮＤストリングにそれぞれ含まれる前記データ転送線コンタクトの間の前記素子分離絶縁膜の上面の高さは、隣接する前記メモリセルブロックの間の、該メモリセルブロックを構成する前記不揮発性メモリセルのソース電極またはドレイン電極に接した前記素子分離絶縁膜の上面高さよりも高い、或いは隣接する前記ＮＡＮＤストリングにそれぞれ含まれる前記ソース線コンタクトの間の前記素子分離絶縁膜の上面の高さは、前記第２の選択ゲートトランジスタの電流通路の他端と前記ソース線コンタクトとの間の素子領域における前記半導体基板の主表面の高さより高く、且つ隣接する前記ＮＡＮＤストリングにそれぞれ含まれる前記ソース線コンタクトの間の前記素子分離絶縁膜の上面の高さは、隣接する前記メモリセルブロックの間の、該メモリセルブロックを構成する前記不揮発性メモリセルのソース電極またはドレイン電極に接した前記素子分離絶縁膜の上面高さよりも高い。
この発明の第２の態様に係る不揮発性半導体記憶装置は、半導体基板に素子分離領域を形成する素子分離絶縁膜によって分離された素子領域上に第１の絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に第２の絶縁膜を介して前記浮遊ゲート電極の側面および上面を覆うように形成された制御ゲート電極とをそれぞれ有する複数の不揮発性メモリセルの電流通路が直列に接続されたメモリセルブロックと、前記浮遊ゲート電極と同じ電極材の第１の電極層と前記制御ゲート電極と同じ電極材の第２の電極層とが、前記第２の絶縁膜と同じ絶縁材の第３の絶縁膜の一部に形成された第１の開口部を介して直接接して形成された第１のゲート電極を有し、電流通路の一端が前記メモリセルブロック中の直列接続された不揮発性メモリセルの電流通路の一端に接続され、電流通路の他端がデータ転送線コンタクトを介してデータ転送線に接続された第１の選択ゲートトランジスタと、前記浮遊ゲート電極と同じ電極材の第３の電極層と前記制御ゲート電極と同じ電極材の第４の電極層とが、前記第２の絶縁膜と同じ絶縁材の第４の絶縁膜の一部に形成された第２の開口部を介して直接接して形成された第２のゲート電極を有し、電流通路の一端が前記メモリセルブロック中の直列接続された不揮発性メモリセルの電流通路の他端に接続され、電流通路の他端がソース線コンタクトを介してソース線に接続された第２の選択ゲートトランジスタとを具備し、前記素子分離領域に形成されている前記第２の絶縁膜の底面の高さより、前記第１の開口部に接して前記素子分離領域に形成されている前記第３の絶縁膜の底面の高さが高い、或いは前記素子分離領域に形成されている前記第２の絶縁膜の底面の高さより、前記第２の開口部に接して前記素子分離領域に形成されている前記第４の絶縁膜の底面の高さが高い。
本発明によれば、選択ゲートトランジスタのしきい値の低下を防ぐことにより、メモリセルの書き込み特性を改善した不揮発性半導体記憶装置を提供することが可能である。
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なっている場合がある。
（第１の実施形態）
図１及び図２に本発明の第１の実施形態に係る不揮発性半導体記憶装置の構造を示す。図の記号の添え字は、用いられている素子の位置の違いを表わすためのものであり、主記号が同じものは同じ工程で形成された同じ材質の材料を示している。
図１及び図２は、それぞれ、ＮＡＮＤストリング４５の等価回路およびそのＮＡＮＤストリングを複数個並列させたレイアウトの平面図である。図２では、図１のＮＡＮＤストリングを３つ並列して配置した構造を示している。メモリセル及び選択ゲートトランジスタの構造をわかりやすくするために、図２では、制御ゲート電極２７よりも下層の構造のみを示している。
図１で示されるように、浮遊ゲート電極（電荷蓄積電極）２６を有するＭＯＳトランジスタからなる不揮発性メモリセルＭ０〜Ｍ１５はその電流経路が直列に接続されておりＮＡＮＤ型メモリセルブロックを構成する。このＮＡＮＤ型メモリセルブロックの直列接続された電流経路の一端が第１の選択ゲートトランジスタＳ１の電流経路の一端に接続され、それを介してＢＬ（Bit Line)と記してあるデータ転送線に接続されている。また、他の一端は第２の選択ゲートトランジスタＳ２の電流経路の一端に接続され、それを介してＳＬ(Source Line)と記してある共通ソース線に接続されている。
それぞれのトランジスタは、同一のp-ウェル（Well)領域（p型シリコン領域）２３上に形成されている。また、それぞれの不揮発性メモリセルＭ０〜Ｍ１５の制御ゲート電極２７は、ＷＬ０〜ＷＬ１５と記したデータ転送線に直交したデータ選択線に接続されている。
ここで、データ転送線ＢＬに沿った複数のメモリセルブロックからから１つのメモリセルブロックを選択してデータ転送線に接続するため、第１の選択ゲートトランジスタＳ１の制御電極(第１のゲート電極２７ＳＳＬ）はブロック選択線ＳＳＬ（第１の制御線）に接続されている。さらに、第２の選択ゲートトランジスタＳ２の制御電極（第２のゲート電極２７ＧＳＬ）はブロック選択線ＧＳＬ（第２の制御線）に接続されている。ＮＡＮＤ型メモリセルブロック、第１の選択ゲートトランジスタＳ１、および第２の選択ゲートトランジスタＳ２は、いわゆるＮＡＮＤストリング４５（破線の領域）を形成している。
本実施形態においては、ＮＡＮＤストリング４５全体が同一のプロセス、即ち、第１および第２の選択ゲートトランジスタＳ１およびＳ２はメモリセルエレメントＭ０〜Ｍ１５と同一のプロセスで作成されているとする。従って、選択ゲートトランジスタＳ１およびＳ２にも、メモリセルエレメントＭ０〜Ｍ１５の浮遊ゲート電極２６と同じ電極材料からなる電極層である第２の電極層２６ＳＳＬ（第１のゲート電極）及び第４の電極層２６ＧＳＬ（第２のゲート電極）が一旦形成された構造となっている。
同様に、第１および第２の選択ゲートトランジスタＳ１およびＳ２の制御配線である第１の制御線ＳＳＬおよび第２の制御線ＧＳＬもメモリセルエレメントの制御配線であるデータ選択線ＷＬ０〜ＷＬ１５と同じ層の同一材料の電極材料からなる配線として形成されている。
また、ＮＡＮＤストリング４５には、第１の制御線ＳＳＬおよび第２の制御線ＧＳＬからなるブロック選択線は少なくとも１本以上あればよく、データ選択線ＷＬ０〜ＷＬ１５と同一方向に平行に形成されることが、高密度化には望ましい。
本実施形態では、ＮＡＮＤストリング４５に１６=２４個のメモリセルが接続されている例を示したが、データ転送線ＢＬおよびデータ選択線ＷＬ０〜ＷＬ１５に接続するメモリセルの数は複数であればよく、２n個（nは正の整数）であることがアドレスデコードをする上で望ましい。
さらに、図３、図４、および図５、図６、図７、図８、図９はそれぞれ、図２の矢視Ａ−Ａ’，Ｅ−Ｅ’およびＢ−Ｂ’，Ｃ−Ｃ’，Ｄ−Ｄ’，Ｆ−Ｆ’，Ｇ−Ｇ’方向の断面図である。
図３は、Ａ−Ａ’方向の断面図であってＮＡＮＤ型メモリセルブロックおよび選択ゲートトランジスタを含んだ領域の断面図に相当する。図４はＥ−Ｅ’方向の断面図であって素子分離領域の断面図に相当する。図５は、Ｂ−Ｂ’方向の断面図であってメモリセル部の断面図に相当する。図６および図７は、それぞれＣ−Ｃ’およびＤ−Ｄ’方向の断面図であって第１の選択ゲートトランジスタＳ１の断面図に相当する。ここで、図７は後で述べるスリット状に開口されたブロック絶縁膜の開口部での断面になっている。図８および図９は、それぞれＦ−Ｆ’及びＧ−Ｇ’方向の断面図であってドレイン電極及びソース電極での断面図に相当する。
図２、図３、図５および図６において、例えば、ボロン不純物濃度が１０１４cm-３から１０１９cm-３の間のｐ−ウェル領域２３の上に、例えば、３〜１５nmの厚さのシリコン酸化膜またはオキシナイトライド膜からなるトンネルゲート絶縁膜である第１の絶縁膜２５，２５ＳＳＬ，２５ＧＳＬが形成されている。
さらに、その第１の絶縁膜２５，２５ＳＳＬ，２５ＧＳＬの上に、例えばリンまたは砒素を１０１８cm-３から１０２１cm-３添加したポリシリコン等からなる浮遊ゲート電極２６及びそれと同じ電極材料からなる電極層である第２の電極層２６ＳＳＬ（第１のゲート電極）および第４の電極層２６ＧＳＬ（第２のゲート電極）が１０nmから５００nmの厚さで形成されている。
これらは、例えばシリコン酸化膜からなる素子分離絶縁膜２４が形成されていない領域上において、ｐ−ウェル領域２３と自己整合的に形成されている。即ち、半導体領域であるｐ−ウェル領域２３に第１の絶縁膜２５及び浮遊ゲート電極２６を全面堆積した後、パターニングしてｐ−ウェル領域２３に達するまでエッチングし、更に例えば０.０５〜０.５μｍの深さまでｐ−ウェル領域２３をエッチングする。そしてそこに、素子分離絶縁膜２４を埋め込むことで形成することができる。このように第１の絶縁膜２５および浮遊ゲート電極２６を段差のない平面に全面形成できるので、より均一性の向上した特性の揃った製膜を行うことができる。
本実施形態においては、この後、浮遊ゲート電極２６の側面を露出するために素子分離絶縁膜２４をエッチングする際に、図２のメモリセルストリングの全面をエッチングするのではなく、例えば、レジストとリソグラフィプロセスを用いることで、図１０に示した範囲をエッチングする。即ち、少なくともデータ転送線コンタクト３１ｄを含んだ領域およびソース線コンタクト３１Ｓを含んだ領域はエッチングされないようにしてメモリセル部をエッチングする。
この上に、例えば、厚さ５nmから３０nmの間のシリコン酸化膜またはオキシナイトライド膜、またはシリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなるブロック絶縁膜５０（第２の絶縁膜），５０ＳＳＬ（第３の絶縁膜），５０ＧＳＬ（第４の絶縁膜）が形成されている。
さらにこの第２、第３、第４の絶縁膜５０，５０ＳＳＬ，５０ＧＳＬを介して、不純物、例えばリン、砒素、またはボロンが１０１７〜１０２１cm-３の濃度で添加されたポリシリコン、或いは、ＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、或いは、ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構造からなる制御ゲート電極２７及びそれと同じ電極材料からなる第１のゲート電極２７ＳＳＬと第２のゲート電極２７ＧＳＬが１０nmから５００nmの厚さで形成されている。
この制御ゲート電極２７は、図２において隣接するメモリセルブロックで接続されるように図２において紙面左右方向にブロック境界まで形成されており、データ選択線ＷＬ０〜ＷＬ１５を形成している。制御ゲート電極２７が、素子分離絶縁膜２４の上を経由して隣接ブロックの制御ゲート電極と接続している様子は、図５においても示されている。
同様に、図６および図７に示されるように、第１のゲート電極２７ＳＳＬおよび第２のゲート電極２７ＧＳＬも、素子分離絶縁膜２４を間において隣接する第１のゲート電極および第２のゲート電極と素子分離絶縁膜２４の上側で接続されていて、第１の制御線ＳＳＬおよび第２の制御線ＧＳＬを形成している。
なお、ｐ−ウェル領域２３は、ｎ型シリコン領域２２によって分離されており、p型半導体基板２１とは独立に電圧が印加できるようになっている。このことは、消去時の昇圧回路負荷を減らし消費電力を抑えるためには望ましい。
本実施形態のゲート形状では、ｐ−ウェル領域２３の側壁が素子分離絶縁膜２４で覆われているので、浮遊ゲート電極２６を形成する前のエッチングで露出することがなく、浮遊ゲート電極２６がｐ−ウェル領域２３よりも下に来ることを防ぐことができる。
従って、ｐ−ウェル領域２３と素子分離絶縁膜２４との境界での、ゲート電界集中やしきい値の低下した寄生トランジスタが生じにくい。さらに、電界集中に起因する書き込みしきい値の低下現象、いわゆる、サイドウォーク（sidewalk）現象が生じにくくなるため、より信頼性の高いトランジスタを形成することができる。
図３に示すように、これらゲート電極の両側には、例えば５nmから２００nmの厚さのシリコン窒化膜またはシリコン酸化膜からなる側壁絶縁膜４３が形成されている。そして、それらを間においてｐ−ウェル領域２３内に各メモリセルのソース電極またはドレイン電極となるｎ型拡散層２８が形成されている。
これらｎ型拡散層２８、浮遊ゲート電極２６、および制御ゲート電極２７により、浮遊ゲート電極２６に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルが形成されている。そのゲート長は、０.５μｍ以下０.０１μｍ以上であるとする。
これらのソース-ドレインｎ型拡散層２８は、例えばリンや砒素、アンチモンの表面濃度が１０１７cm-３から１０２１cm-３となるように深さ１０nmから５００nmの間で形成されている。さらに、これらｎ型拡散層２８は隣接するメモリセル同士で共有され、メモリセルの電流通路が直列接続されるＮＡＮＤ接続が実現されている。
また、図３において、第２の電極層２６ＳＳＬ（第１のゲート電極）および第４の電極層２６ＧＳＬ（第２のゲート電極）は、それぞれ第１の制御線ＳＳＬおよび第２の制御線ＧＳＬに相当するブロック選択線に接続されたゲート電極であり、前記浮遊ゲート型ＥＥＰＲＯＭの浮遊ゲート電極２６と同層で形成されている。第２の電極層２６ＳＳＬ（第１のゲート電極）および第４の電極層２６ＧＳＬ（第２のゲート電極）のゲート長は、メモリセルゲート電極のゲート長よりも長く、例えば、１μｍ以下０.０２μｍ以上となるように形成することにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。
また、第１の選択ゲートトランジスタＳ１の電流通路（チャネル）の一端に接続されたドレイン電極となるｎ型拡散層２８ｄは、データ転送線コンタクト３１ｄを介してデータ転送線３６(ＢＬ)と接続されている。データ転送線３６(ＢＬ)は、隣接するＮＡＮＤストリングで接続されるように図２において紙面上下方向にＮＡＮＤストリングの境界まで形成されている。ここで、データ転送線３６(ＢＬ)は例えば、タングステン、タングステンシリサイド、チタン、チタンナイトライド、或いはアルミニウム等の材料からなる。
一方、第２の選択ゲートトランジスタＳ２の電流通路（チャネル）の一端に接続されたソース電極となるｎ型拡散層２８Ｓは、ソース線コンタクト３１Ｓを介してソース線３３（ＳＬ）と接続されている。このソース線３３（ＳＬ）は、隣接するＮＡＮＤストリングで接続されるように図２において紙面左右方向にＮＡＮＤストリング境界まで形成されている。勿論、ｎ型拡散層（ソース電極）２８Ｓを紙面左右方向にＮＡＮＤストリング境界まで形成することにより、ソース線としてもよい。
これらのデータ転送線コンタクト３１ｄ、および、ソース線コンタクト３１Ｓには、例えばｎ型またはｐ型にドープされたポリシリコンやタングステン、或いはタングステンシリサイド、Ａｌ、ＴｉＮ、Ｔｉなどを用いて充填されていてよく、それらは導電体領域となっている。さらに、これらソース線３３およびデータ転送線３６と、前記トランジスタとの間は、例えばＳｉＯ２やＳｉＮらなる層間絶縁膜３８によって充填されている。さらに、このデータ転送線３６上部には、例えばＳｉＯ２、ＳｉＮ、または、ポリイミド等からなる絶縁膜保護層３７や、図には示していないが、例えば、Ｗ，ＡｌやＣｕからなる上部配線が形成されている。
ここで、選択ゲート制御線ＳＳＬ（第１の制御線）及びＧＳＬ（第２の制御線）によって接続された第１及び第２の選択ゲートトランジスタにおいては、第３、第４の絶縁膜５０ＳＳＬ，５０ＧＳＬを形成した後、第３、第４の絶縁膜５０ＳＳＬ、５０ＧＳＬを、図２の破線のように、素子分離領域を間において隣接するＮＡＮＤストリングで共通にスリット状に開口してエッチングする。第３の絶縁膜５０ＳＳＬに開口されたスリット状の開口部を第１の開口部１１、第４の絶縁膜５０ＧＳＬに開口されたスリット状の開口部を第２の開口部１２とする。
これにより、素子領域においては第２の電極層２６ＳＳＬと第１の電極層２７ＳＳＬとが第１の開口部１１を介して接続されて第１のゲート電極を形成し、また、第４の電極層２６ＧＳＬと第３の電極層２７ＧＳＬとが第２の開口部１２を介して接続されて第２のゲート電極を形成する。これは、選択ゲートトランジスタＳ１及びＳ２のカットオフを良好にして、更に第２の電極層２６ＧＳＬ及び第４の電極層２６ＳＳＬに電荷が蓄積されてしきい値がずれる問題を防ぐためである。
また、第３の絶縁膜５０ＳＳＬおよび第４の絶縁膜５０ＧＳＬをスリット状に開口してエッチングしたとき、素子領域においては、開口部１１および１２の下の浮遊ゲート電極２６と同じ電極材料からなる第２の電極層２６ＳＳＬ及び第４の電極層２６ＧＳＬが幾分抉られる。従って、その上に制御ゲート電極２７と同じ電極材料からなる第１の電極層２７ＳＳＬ及び第３の電極層２７ＧＳＬを形成した場合には、図３に示されるように、第１の開口部１１および第２の開口部１２を経てさらにその下まで突き出た形状で第２の電極層２６ＳＳＬ及び第４の電極層２６ＧＳＬと直接接することになる。このように、第１の電極層２７ＳＳＬ及び第３の電極層２７ＧＳＬが、それぞれ、第２の電極層２６ＳＳＬ及び第４の電極層２６ＧＳＬ内に突き出した形状となることによって、第２の電極層２６ＳＳＬと第１の電極層２７ＳＳＬ間及び第４の電極層２６ＧＳＬと第３の電極層２７ＧＳＬ間の接触面積を増大させ、接触部の抵抗を下げることができる。
さらに第３の絶縁膜５０ＳＳＬおよび第４の絶縁膜５０ＧＳＬは素子領域に挟まれている素子分離領域にも存在しており、図６に示されるように素子分離絶縁膜２４の上面と直接接している。そして図２の破線に示されるように、第１の開口部１１および第２の開口部１２は素子分離領域においても開口している。従って、素子分離領域にも広がって存在している第１の電極層２７ＳＳＬ及び第３の電極層２７ＧＳＬは、第１の開口部１１および第２の開口部１２を介して図７に示されるように素子分離絶縁膜２４の上面と直接接することになる。
この場合も、開口部１１および１２の下の素子分離絶縁膜２４がエッチング時に幾分抉られるので、素子分離領域においては図４に示されるように第１の電極層２７ＳＳＬ及び第３の電極層２７ＧＳＬは第１の開口部１１および第２の開口部１２を経てさらにその下まで突き出た形状で素子分離絶縁膜２４と直接接することになる。
上述したように本実施形態においては、素子分離絶縁膜２４をエッチングする際に、図１０に示されるようにデータ転送線コンタクト３１ｄを含んだ領域およびソース線コンタクト３１Ｓを含んだ領域はエッチングしないようにしてメモリセル部を含んだ領域をエッチングしている。そのときに素子分離絶縁膜２４上でエッチングされた領域とエッチングされなかった領域との境界を図２の境界１００、１１０、１２０で示す。
境界１００、１１０、１２０が示すように、本実施形態においては、第３および第４の絶縁膜５０ＳＳＬ，５０ＧＳＬをスリット状に開口してエッチングする領域に、前記メモリセル部を含んだ領域のエッチングは到達しないようにする。即ち、第３および第４の絶縁膜５０ＳＳＬ，５０ＧＳＬをスリット状に開口してエッチングする領域は、素子分離絶縁膜２４のエッチングと重複してエッチングされることはない。
従って、図４で示されるように素子分離領域を形成する素子分離絶縁膜２４の上においては、メモリセル部と接続している第２の絶縁膜５０の高さｈｘよりも、第１および第２の選択ゲートトランジスタ部と接続している第３および第４の絶縁膜５０ＳＳＬ，５０ＧＳＬの少なくとも上記スリット状開口部に接する部分での高さｈｙの方が高くなっている。
ここで比較のために、本実施形態とは異なって選択ゲートトランジスタを含んだ図２に示される領域の素子分離絶縁膜２４をエッチバック（素子分離全面エッチバック）した場合の、図３、図４、図５、図６、図７、図８、図９に対応する断面図を図１１、図１２、図１３、図１４、図１５、図１６、図１７に示す。それぞれ図３乃至図９と同様に、図２の矢視Ａ−Ａ’，Ｅ−Ｅ’およびＢ−Ｂ’，Ｃ−Ｃ’，Ｄ−Ｄ’，Ｆ−Ｆ’，Ｇ−Ｇ’方向の断面図である。
素子分離全面エッチバックを行った図１５の場合に比べて、図７で示されるように本実施形態では、上記スリット状の開口部において素子分離絶縁膜２４上に接して形成された第１のゲート電極２７ＳＳＬの底面がより高い位置に形成されることになる。
このため、図１５のように第１のゲート電極２７ＳＳＬ（第１の電極層）とメモリセルのｐ-ウェル領域２３が接近することを防いで、図７で示されるように第１のゲート電極２７ＳＳＬをｐ−ウェル領域２３から離すことが可能になる。従って、ゲート電圧が変化した場合のメモリセルのｐ−ウェル領域２３に対する影響力を、第１のゲート電極２６ＳＳＬが素子分離絶縁膜２４よりも上に飛び出した形状となっている図１５の場合に比べて、小さくすることが可能となる。
即ち、本実施形態の場合は、第１のゲート電極２６ＳＳＬ（第２の電極層）の電圧が変化することにより、ゲート端から電気力線がｐ−ウェル領域２３の上部領域に達してｐ−ウェル領域２３内に電荷を生じさせる効果が、素子分離全面エッチバックした場合に比べてより小さくすることができる。従って、上記効果によってｐ−ウェル領域２３に生じた電荷による、選択ゲートトランジスタのしきい値が低下する問題を抑制することができる。
プログラム時に、データを書き込まないよう選択したＮＡＮＤストリングに対しては、まず、第１の選択ゲートトランジスタＳ１のゲート電極を高電位のオンにしてＮＡＮＤストリングに電荷を蓄積した後、ゲート電極の電位をやや下げてオフ状態にして、ＮＡＮＤストリングをフローティング状態にしておく。このとき、第１の選択ゲートトランジスタＳ１のしきい値が低すぎるとＮＡＮＤストリング４５に蓄積した電荷がデータ転送線３６（ＢＬ）側に逃げてしまい誤書き込みの原因となる。しかし本発明の本実施形態によればしきい値の低下を回避できるのでセルの誤書きこみを抑制した信頼性の高い不揮発性半導体装置を実現することができる。
また、素子分離全面エッチバックを用いた場合は、素子分離絶縁膜２４の上の第１のゲート電極２７ＳＳＬ及び第２のゲート電極２７ＧＳＬの底面高さのばらつきが、第３および第４の絶縁膜５０ＳＳＬ，５０ＧＳＬをスリット状に開口してエッチングしたときのエッチング深さのばらつきや、浮遊ゲート膜厚のばらつきに加えて、素子分離全面エッチバックによるエッチング深さのばらつきが加算されて大きくなるという問題点を有していた。このばらつきは、選択ゲートトランジスタのしきい値のばらつきに反映され、低すぎるしきい値の要因の1つになっていた。
しかし、先に述べたように本実施形態においては、メモリセルを含んだ領域の素子分離絶縁膜２４を選択的にエッチングするので、選択ゲートトランジスタのスリット部分及びその周辺は図１０に示されるようにエッチングが行われない。よって、素子分離絶縁膜２４の上の第１のゲート電極２７ＳＳＬ及び第２のゲート電極２７ＧＳＬの底面の高さのばらつきには、素子分離全面エッチバックによるエッチング深さのばらつきは加わらない。それゆえ、素子分離全面エッチバックを行う場合よりも、選択ゲートトランジスタのしきい値のばらつきを小さくすることができる。従って、ばらつきが大きい場合に生じ得る、選択ゲートトランジスタのしきい値が大きく低下する事態を回避できるようになるので、このことによっても、セルの誤書き込みに対する抑制効果が得られる。
また、微細化により、隣接セルの容量結合が大きくなり、ｐ−ウェル領域２３の空乏層の影響がより大きくなるため、第２の絶縁膜５０を挟んだ浮遊ゲート電極２６と制御ゲート電極２７との対向面積をより大きく確保する必要がある。
このため、素子分離全面エッチバックを行った場合に浮遊ゲート電極２６の側面を大きく露出させると、図１５に示されるように第１のゲート電極２７ＳＳＬの素子分離領域における底面がメモリセルのｐ−ウェル領域２３に接近するため、選択ゲートトランジスタのしきい値の低下およびそれのばらつきが大きな問題となる。しかし本実施形態によって、この問題を緩和することができる。
一般に、選択ゲートトランジスタのしきい値のばらつきを補償するために、しきい値を高く設定しようとすると、データ転送線３６（ＢＬ）から充分高い電圧をＮＡＮＤストリング４５に供給することができないため、しきい値の設定マージンが狭く制限されてしまう。しかし、本実施形態においては、選択ゲートトランジスタのしきい値低下を抑制することができるため、このマージンを確保しやすくなる。従って、選択ゲートトランジスタのしきい値を高くするためにチャネル濃度を高くする必要がなくなる。それによって、ソース電極やドレイン電極との間の接合耐圧劣化やゲートに０Ｖを印加した場合に生じる接合リーク劣化を防止し、データ転送線のリークを防止することができる。
また、微細加工が進むにつれ、その上でデータ転送線コンタクト３１ｄ(ＢＬコンタクト)やソース線コンタクト３１Ｓ(ＳＬコンタクト)を作成するｐ−ウェル領域２３の基板と平行方向（図１１の断面方向）の長さが、セルの最小デザイン幅Ｆに対して、３Ｆ、即ち３倍よりも充分大きくなる。
従って、素子分離絶縁膜２４に対して素子分離全面エッチバックを行っている場合は、ゲート電極加工のための異方性エッチングにおけるマイクロローディング効果によって、図１２に示されるように、データ転送線コンタクト３１ｄ側の素子分離領域表面６０ｄ或いはソース線コンタクト３１Ｓ側の素子分離領域表面６０Ｓはメモリセル側の素子分離領域表面６０より深く掘れてしまう。マイクロローディング効果とは、ドライエッチングで加工する場合に、加工対象のパターンの粗密によってエッチングレートが異なる現象である。
この結果、図１６および図１７に示されるように、素子分離絶縁膜２４の上面の高さが、素子領域におけるｐ−ウェル領域２３の上面の高さより低くなってしまう。
それに対して本実施形態においては、図１０に示すように素子分離絶縁膜２４を全面でエッチバックしないので、図４で示されるように、データ転送線コンタクト３１ｄ側の素子分離領域表面６０ｄおよびソース線コンタクト３１Ｓ側の素子分離領域表面６０Ｓはメモリセル側の素子分離領域表面６０より高くなり得る。
そして、図８及び図９のように、データ転送線コンタクト(ＢＬコンタクト)及びソース線コンタクト(ＳＬコンタクト）のための接合（ドレイン電極２８ｄおよびソース電極２８ｓ）を形成するｐ−ウェル領域２３に接する素子分離絶縁膜２４の上面の高さは、上記接合が形成されるｐ−ウェル領域２３の素子領域での上面に対して、より高い位置に保つことができる。
即ち、図２においてそれぞれ隣接するＮＡＮＤストリングに含まれるＢＬコンタクトの間或いはＳＬコンタクトの間に挟まれた素子分離領域での素子分離絶縁膜２４の上面の高さが素子領域でのｐ−ウェル領域２３の上面の高さよりも高い構造となっている。ここで、ｐ−ウェル領域２３の素子領域での上面の高さとは、例えば、第１の選択ゲートトランジスタＳ１の電流通路の一方の端とデータ転送線コンタクト３１ｄとの間の素子領域における半導体基板であるｐ−ウェル領域２３の主表面の高さ、或いは、第２の選択ゲートトランジスタＳ２の電流通路の一方の端とソース線コンタクト３１Ｓとの間の素子領域における半導体基板であるｐ−ウェル領域２３の主表面の高さである。
このような素子分離絶縁膜２４の存在によって、ソース電極２８ｓおよびドレイン電極２８ｄを形成するためのｎ型イオン注入が、メモリセルのｐ−ウェル領域２３の素子分離絶縁膜２４に接する側面から入ることを防止することができる。従って、深い接合が形成されるのを防ぐことができる。
素子分離全面エッチバックを行った場合にはそのような効果は得られないので、図１１に示されるように深い接合のソース電極２８ｓまたはドレイン電極２８ｄが形成されてしまう。その結果、例えば、選択ゲートトランジスタＳ２を通じたリークが増大し、カットオフしにくくなるという問題が生じてしまう。
しかし、上述したように本実施形態においては、図４の素子分離領域表面６０ｄ、６０ｓあるいは図８および図９に示されるように、素子分離絶縁膜２４の上面の高さを高くすることができる。従って、図３に示されるようにソース電極２８ｓ及びドレイン電極２８ｄを浅い接合として形成することが可能となって、この問題を回避することができる。また、データ転送線側のＢＬコンタクト３１ｄでも、ドレイン電極２８ｄ間の素子分離絶縁膜２４を介したパンチスルーが生じにくくなり、データ転送線（ＢＬ）間の電気的分離が保ちにくくなる問題を防止することができる。
上に述べたように、素子分離全面エッチバックを用いて、浮遊ゲート電極と素子分離をセルフアラインで形成する従来の不揮発性半導体メモリでは、選択ゲートトランジスタ領域でも浮遊ゲート電極２６と同じ電極材が素子分離絶縁膜２４の上面よりも上に大きく飛び出した形状を形成することになる。
そのため、第３および第４の絶縁膜５０ＳＳＬ，５０ＧＳＬをスリット状に開口してエッチングする部分の素子分離絶縁膜２４の高さが低下し、第１のゲート電極２７ＳＳＬとメモリセルのｐ−ウェル領域２３が接近する。第１のゲート電極２７ＳＳＬとメモリセルのｐ−ウェル領域２３が接近することにより、浮遊ゲート電極２６の電圧が変化して、ゲート端から電気力線がｐ−ウェル領域２３の上部半導体領域に達してｐ−ウェル領域２３に電荷を生じさせる効果が大きくなる。そのため、選択ゲートトランジスタのしきい値が低下するという問題が生じる。
これによって、プログラム時にデータを書き込まないように選択したＮＡＮＤストリングの中に、データが書き込まれないようにするために蓄積された電荷が、データ転送線３６側に逃げてしまうという問題が生じ、セルの誤書きこみが生じる原因となっていた。
また、素子分離全面エッチバックを用いた場合、素子分離絶縁膜２４の上面の高さ、即ち第１のゲート電極２７ＳＳＬ及び第２のゲート電極２７ＧＳＬの素子分離領域における底面高さのばらつきには、浮遊ゲート電極の膜厚のばらつき及び第３の絶縁膜５０ＳＳＬ，第４の絶縁膜５０ＧＳＬをスリット状に開口してエッチングするエッチング深さのばらつきに加えて、素子分離絶縁膜２４のエッチング深さのばらつきも加わる。そのため、ばらつきがその分大きくなる。その結果、選択ゲートトランジスタのしきい値をさらに大きく低下させる事態を招くことがあった。
本発明の本実施形態の不揮発性半導体記憶装置の構造を用いれば、素子分離絶縁膜２４をエッチングする際に選択ゲートトランジスタのスリット部分及びその周辺は図１０に示されるようにエッチングが行われない。それによって、選択ゲートトランジスタ領域における、浮遊ゲート電極２６と同じ電極材料からなる電極層２６ＧＳＬ、２６ＳＳＬの素子分離絶縁膜２４の上面よりも上への飛び出しを小さくすることができる。
即ち、図７に示されるように第１のゲート電極２７ＳＳＬ及び第２のゲート電極２７ＧＳＬの素子分離領域における底面がメモリセルのｐ−ウェル領域２３に接近するのを防ぐことが出来る。その結果、しきい値の低下及びそのばらつきが抑制された選択ゲートトランジスタを実現することが可能となる。
これによって、プログラム時に、データを書き込まないよう選択的にＮＡＮＤストリングに蓄積した電荷がデータ転送線側に逃げてしまう問題を防止し、セルの書きこみ特性や選択されていないデータ転送線のリードディスターブ特性を改善することができる。
さらに、微細加工が進むことによって、データ転送線(ＢＬ)コンタクト３１ｄやソース線(ＳＬ)コンタクト３１Ｓを作成するｐ−ウェル領域２３の長さが、セルの最小デザイン幅の３倍以上になっても、メモリセルのｐ−ウェル領域２３の上面よりも高い位置まで素子分離絶縁膜２４を形成することができる。このため、ゲート電極加工の異方性エッチングでマイクロローディング効果が生じても、素子分離絶縁膜２４の上面の高さを高い位置に保つことが可能となる。
それによって、ソース電極２８ｓおよびドレイン電極２８ｄを形成するためのｎ型イオン注入が、メモリセルのｐ−ウェル領域２３の素子分離領域と接する側面から入るのを防ぐことになる。このため、選択ゲートトランジスタのソース電極２８ｓおよびドレイン電極２８ｄの接合深さが、メモリセルと接続されたソースまたはドレイン電極となるｎ型拡散層２８の接合深さよりもゲート直下で深くなることがない。
従って、ソース電極２８ｓおよびドレイン電極２８ｄの接合深さがより深くなることによって生ずる、選択ゲートトランジスタＳ２を通じたリークが増大したり、カットオフしにくくなる問題を防ぐことができる。また、データ転送線側のＢＬコンタクトでのドレイン電極２８ｄ間のパンチスルーを抑制することができ、データ転送線ＢＬ間の電気的分離を良好に保つことができる。
（第２の実施形態）
図１８に本発明の第２の実施形態に係る不揮発性半導体記憶装置のレイアウトの平面図を示す。なお、以下において、図２と同一の部分には、同一符号をつけて詳しい説明は省略する。また、図の記号の添え字は、用いられている素子の位置の違いを表わすためのものであり、主記号が同じものは同じ工程で形成された同じ材質の材料を示している。
図１８は、図１の等価回路で示されるＮＡＮＤストリングを３つ並列した構造を示している。図１８も、セル構造をわかりやすくするために、ゲート電極２７よりも下層の構造のみを示している。図１８でも、浮遊ゲート電極２６を有するＭＯＳトランジスタからなる不揮発性メモリセルＭ０〜Ｍ１５が直列に接続され、一端が選択トランジスタＳ１を介してデータ転送線に接続されている。また他の一端は選択トランジスタＳ２を介して共通ソース線に接続されている。
図２に示した第１の実施形態と比較して、図１８に示した本実施形態に係る不揮発性半導体記憶装置では、第３および第４の絶縁膜５０ＳＳＬおよび５０ＧＳＬが第１の実施形態で示されたスリット状の領域を含んだより広い領域でエッチングにより取り除かれているところが異なっている。即ち、図１８の破線で覆われたＢＬコンタクトおよびＳＬコンタクト部分側の領域で、第３の絶縁膜５０ＳＳＬおよび第４の絶縁膜５０ＧＳＬがエッチングにより取り除かれている。
図１９は、図１８の矢視Ａ−Ａ’方向の断面図であってＮＡＮＤ型メモリセルブロックおよび選択ゲートトランジスタを含んだ領域の断面図に相当する。図２０は、図１８の矢視Ｅ−Ｅ’方向の断面図であって素子分離領域の断面図に相当する。
図２１は、図１８の矢視Ｂ−Ｂ’方向の断面図であってメモリセル部の断面図に相当する。図２２および図２３は、それぞれ図１８の矢視Ｃ−Ｃ’およびＤ−Ｄ’方向の断面図であって第１の選択ゲートトランジスタＳ１の断面図に相当する。ここで、図２３は図１８の破線で広く開口された第３の絶縁膜５０ＳＳＬおよび第４の絶縁膜５０ＧＳＬの開口部での断面になっている。
図２４および図２５は、それぞれ図１８の矢視Ｆ−Ｆ’及びＧ−Ｇ’方向の断面図であってドレイン電極及びソース電極での断面図に相当する。
本実施形態においても、第１の実施形態と同様に、浮遊ゲート電極２６の側面を露出するために素子分離絶縁膜２４をエッチングする際に、図１８のメモリセルストリングの全面をエッチングするのではなく、図１０と同様の範囲をエッチングする。
即ち、少なくともデータ転送線コンタクト３１ｄを含んだ領域およびソース線コンタクト３１Ｓを含んだ領域はエッチングされないようにしてメモリセル部をエッチングする。そのときに素子分離絶縁膜２４上でエッチングされた領域とエッチングされなかった領域との境界を図１８の境界１００、１１０、１２０で示す。
境界１００、１１０、１２０が示すように、本実施形態においても、図１８の破線で覆われた第３および第４の絶縁膜５０ＳＳＬ，５０ＧＳＬを開口してエッチングした領域に、前記メモリセル部を含んだ領域のエッチングは到達しないようにする。従って、第３および第４の絶縁膜５０ＳＳＬ，５０ＧＳＬを開口してエッチングした領域は、素子分離絶縁膜２４のエッチングと重複してエッチングされることはない。
図２０で示されるように素子分離領域を形成する素子分離絶縁膜２４の上においては、メモリセル部と接続している第２の絶縁膜５０の高さｈｘよりも、第１および第２の選択ゲートトランジスタ部と接続している第３および第４の絶縁膜５０ＳＳＬ，５０ＧＳＬの少なくとも上記開口部に接する部分での高さｈｙの方が高くなっている。
本実施形態に係る不揮発性半導体記憶装置は第１の実施形態と同様の効果が得られる構造をそのまま有しているので、第１の実施形態と同様に、しきい値の低下及びそのばらつきが抑制された選択ゲートトランジスタを実現することが可能となる。
従って、プログラム時に、データを書き込まないよう選択的にＮＡＮＤストリングに蓄積した電荷がデータ転送線側に逃げてしまう問題を防止し、セルの書きこみ特性や選択されていないデータ転送線のリードディスターブ特性を改善することができる。
本実施形態においては、素子分離領域を間において隣接するＮＡＮＤストリングで共通な図１８の破線で覆われた領域内の第３および第４の絶縁膜５０ＳＳＬ，５０ＧＳＬがエッチングによって開口される。即ち、開口領域が選択ゲートトランジスタのデータ転送線コンタクト側或いはソース線コンタクト側の端にまで達している。
従って、スリット状に開口される第１の実施形態よりも広いエッチング面積でエッチングできるため、第１の実施形態よりも解像度が低く安価なリソグラフィを用いることができる。また、エッチング溝も細く形成する必要がないため、エッチング装置も安価なものを用いることができる。
（第３の実施形態）
図２６に本発明の第３の実施形態に係る不揮発性半導体記憶装置のレイアウトの平面図を示す。なお、第１及び第２の実施形態に係る不揮発性半導体記憶装置と同一の部分には、同一符号をつけて詳しい説明は省略する。また、図の記号の添え字は、用いられている素子の位置の違いを表わすためのものであり、主記号が同じものは同じ工程で形成された同じ材質の材料を示している。
図２６では、図１に等価回路が示されるＮＡＮＤストリングを３つ並列した構造を示している。特に、図２６では、セル構造をわかりやすくするために、制御ゲート電極２７よりも下層の構造のみを示している。図２６でも、浮遊ゲート電極２６を有するＭＯＳトランジスタからなる不揮発性メモリセルＭ０〜Ｍ１５が直列に接続され、一端が選択トランジスタＳ１を介してデータ転送線に接続されている。また他の一端は選択トランジスタＳ２を介して共通ソース線に接続されている。
図２７は、図２６の矢視Ａ−Ａ’方向の断面図であってＮＡＮＤ型メモリセルブロックおよび選択ゲートトランジスタを含んだ領域の断面図に相当する。図２８は、図２６の矢視Ｅ−Ｅ’方向の断面図であって素子分離領域の断面図に相当する。
図２９は、図２６の矢視Ｂ−Ｂ’方向の断面図であってメモリセル部の断面図に相当する。図３０および図３１は、それぞれ図２６の矢視Ｃ−Ｃ’およびＤ−Ｄ’方向の断面図であって第１の選択ゲートトランジスタＳ１の断面図に相当する。図３０は特に、第１の選択ゲートトランジスタＳ１のデータ転送線コンタクト３１ｄ側の側壁絶縁膜４３ｄでの断面図になっている。図３１は後で述べるスリット状に開口された第３の絶縁膜５０ＳＳＬおよび第４の絶縁膜５０ＧＳＬの開口部での断面になっている。
図３２および図３３は、それぞれ図２６の矢視Ｆ−Ｆ’及びＧ−Ｇ’方向の断面図であってドレイン電極及びソース電極での断面図に相当する。
第１及び第２の実施形態と比較して、本実施形態においては、選択ゲートトランジスタのＢＬコンタクト３１ｄおよびＳＬコンタクト３１Ｓ部分側で、例えば、図２８のゲート側壁絶縁膜４３ｄの下にみられるように、素子分離絶縁膜２４に段差が形成されている。従って、図２８において、データ転送線コンタクト３１ｄ側の素子分離領域表面６０ｄおよびソース線コンタクト３１Ｓ側の素子分離領域表面６０Ｓはメモリセル側の素子分離領域表面６０より高くなっている。
本実施形態は第1及び第２の実施形態と同様に、浮遊ゲート電極２６の側面を露出するために、素子分離絶縁膜２４をエッチングする際に、図２６のメモリセルストリング全面をエッチングすることはしない。例えば、レジストとリソグラフィプロセスを用いることで、図２６の破線の境界で示すように、少なくともデータ転送線コンタクト３１ｄおよびソース線コンタクト３１Ｓを含んだ領域はエッチングせず、メモリセル部を含んだ領域をエッチングする。
このときに素子分離絶縁膜２４上でエッチングされた領域とエッチングされなかった領域との実際の境界を図２６の境界２６０、２６２、２６４で示す。本実施形態においては、第1及び第２の実施形態に比べて、境界２６０、２６２、２６４の位置がデータ転送線コンタクト３１ｄおよびソース線コンタクト３１Ｓにより近づいている。
従って、素子分離絶縁膜２４をエッチングしたときのエッチング境界２６０、２６２、２６４がゲート側壁絶縁膜４３ｄの下に形成されている。即ち、素子分離絶縁膜２４をエッチングしたときのエッチング境界２６０、２６２、２６４と第３、第４の絶縁膜５０ＳＳＬ、５０ＧＳＬをエッチングして形成したスリット状の開口部分が重ならないようになっている。
これにより、選択ゲートトランジスタにおいて、電極層２７ＳＳＬ及び２７ＧＳＬをそれぞれ電極層２６ＳＳＬ及び２６ＧＳＬに接触させるための、第３及び第４の絶縁膜５０ＳＳＬ、５０ＧＳＬのスリット状の開口部分と、エッチング境界２６０、２６２、２６４の距離を離すことができる。
従って、第３及び第４の絶縁膜５０ＳＳＬ、５０ＧＳＬを介して素子分離絶縁膜２４の上に形成された制御電極２７ＳＳＬ及び２７ＧＳＬの高さが、エッチング境界２６０、２６２、２６４が近接してスリット状の開口部分に重なることによって生じる変動を減らすことができる。
さらに、選択ゲートトランジスタのゲート電極２６ＳＳＬ及び２６ＧＳＬの下には、エッチング境界２６０、２６２、２６４が入らない。このため、選択ゲートトランジスタのソースおよびドレイン電極側で、ゲート電極２６ＳＳＬ及び２６ＧＳＬの高さを等しくすることができ、ゲート電極２６ＳＳＬ及び２６ＧＳＬのエッチングをより均一性良く実現することができる。
また、第１及び第２の実施形態と同様に本実施形態においても、ソース電極２８ｓおよびドレイン電極２８ｄを形成するためのｎ型イオン注入が、メモリセルのｐ−ウェル領域２３の素子分離絶縁膜２４に接する側面から入ることを防止して、深い接合が形成されるのを防ぐことができる。
その結果、例えば、選択ゲートトランジスタＳ２を通じたリークが増大し、カットオフしにくくなるという問題を防止することができる。また、データ転送線側のＢＬコンタクト３１ｄでも、ドレイン電極２８ｄ間の素子分離絶縁膜２４を介したパンチスルーが生じにくくなり、データ転送線（ＢＬ）間の電気的分離が保ちにくくなる問題を防止することができる。
（第４の実施形態）
図３４に本発明の第４の実施形態に係る不揮発性半導体記憶装置のウェルコンタクト部のレイアウトの平面図を示す。なお、第３の実施形態までと同一の部分には、同一符号をつけて詳しい説明は省略する。また、図の記号の添え字は、用いられている素子の位置の違いを表わすためのものであり、主記号が同じものは同じ工程で形成された同じ材質の材料を示している。
図３５及び図３６は、図３４のＫ−Ｋ’方向、Ｊ−Ｊ’方向の断面図である。また、図３７及び図３８は、図３４のＨ−Ｈ’方向、Ｉ−Ｉ’方向の断面図である。
本実施形態は、第３の実施形態に係るＮＡＮＤフラッシュメモリのメモリセルストリング部の間に形成されたウェルコンタクト部に係る。図３４は、ＮＡＮＤストリングとロウ方向に並列して形成されたセルpウェルコンタクト部３４を示している。このウェルコンタクト部３４は、後で述べるように、セルｐ−ウェル領域２３を一定電位に保つために形成されたコンタクトである。
図３９では、図２６のデータ転送線（ＢＬ）コンタクトが形成されているＮＡＮＤストリングと並列して、図３４で示したウェルコンタクト部が形成されている様子を一緒に示してある。図３４の両端のストリング３４２及び３４４は、半導体領域とデータ転送線３６をＮＡＮＤストリングと同じく形成する、いわゆるダミーセル領域３４２，３４４となっている。
図３９に示されるように、このダミーセル領域３４２，３４４では、データ転送線（ＢＬ）コンタクトが形成されず、セルp-ウェルコンタクト３４とデータ転送線（ＢＬ）コンタクト３１ｄとの距離を確保することが可能となっている。
また、図３５からわかるようにダミーセル領域３４２，３４４のソースドレインのn型領域２８ｄとp+領域７０ｄとの間に、ソースドレインのn型領域を形成しない領域が形成されている。これによって、ダミーセル領域３４２，３４４のソースドレイン領域２８ｄとp+領域７０ｄとの間の耐圧を確保している。n型領域２８ｄとp+領域７０ｄとの間の耐圧に問題がない場合には、ここにn型領域を形成してもよい。
図３７に示されるように、セルpウェル２３にp+領域７０ｄを介して、ウェルコンタクト３４が形成されている。さらに、ウェルコンタクト３４を例えば、配線層３５と接続し、この配線層３５を電源（図示せず）と接続することで、セルｐウェル２３に対するコンタクト電極を作成して、セルｐウェル２３の電位を一定に保つことができる。
p+領域７０ｄを形成する拡散層は、例えばボロンを用いてその表面濃度が１０17cm-3から１０21cm-3となるように深さ１０nmから５００nmの間で形成されている。本実施形態からこの後示される第７の実施形態までにおいては、ウェルコンタクト３４としてメモリセルのデータ転送線（ＢＬ）コンタクトのセルピッチと一致したピッチを有するコンタクトを示した。しかし、素子分離絶縁膜２４の下にコンタクトが突き抜けない場合には、従来のようにデータ転送線コンタクトより径の大きな、例えば、径が６０nmから２００nmの周辺コンタクトを適用することが可能である。
従来は、図４０に示されるように、ＮＡＮＤストリングの半導体領域よりも幅の広い半導体領域を作り、その部分にp+領域を形成していた。図４０は、従来のＮＡＮＤフラッシュメモリのＮＡＮＤストリング部の間に、それらのロウ方向に並列して形成されたウェルコンタクト部分を示す平面図である。図４１及び図４２は、図４０のＫ−Ｋ’方向、Ｊ−Ｊ’方向の断面図である。
とくに図４１は、データ転送線コンタクトが形成されているＮＡＮＤストリングと並列して形成されたセルp-ウェルコンタクトを示している。図４１の両端では、半導体領域とデータ転送線３６をＮＡＮＤストリングと同じく形成する、いわゆるダミーセル領域４１２、４１４となっている。ここで、このダミーセル領域４１２、４１４では、データ転送線コンタクトが形成されず、セルp-ウェルコンタクト３４とデータ転送線コンタクト３１ｄとの距離を確保することが可能となっている。
従来、ウェルコンタクトを形成するときは、図４１にも示されるようにＮＡＮＤストリングの半導体領域よりも幅の広い半導体領域を作り、その部分にp+領域７０ｄを形成していた。従って、半導体領域と素子分離領域との周期性を崩すリソグラフィが必要となる。このため、p+領域７０ｄの形成された半導体領域に隣接した半導体領域の幅を、周期性の整ったセルアレイ中心部のＮＡＮＤストリングの半導体領域の幅と等しくすることは非常に困難であった。
例えば、p+領域７０ｄの形成された半導体領域に隣接した半導体領域の幅が、周期性の整ったセルアレイ中心部のＮＡＮＤストリングの半導体領域の幅よりも小さくなると、パターン倒れを生じる問題がある。
逆に、例えば、p+領域７０ｄの形成された半導体領域に隣接した半導体領域の幅が、周期性の整ったセルアレイ中心部のＮＡＮＤストリングの半導体領域の幅よりも大きくなると、p+領域７０ｄの形成された半導体領域に隣接した素子分離絶縁膜２４の幅が小さくなる。すると、素子分離絶縁膜２４の埋め込みアスペクトが大きくなり、埋め込み領域が素子分離絶縁膜２４で完全に埋まらない不良が生じる。
この両方のケースは、共に隣接する制御ゲート電極２７の短絡に繋がり、より歩留まりを低下させ、信頼性を悪化させる原因となる。
しかしながら本実施形態においては、図３４のように、ＮＡＮＤストリングの半導体領域と同じ幅、および同じ素子分離幅で配置されたセルp-ウェルコンタクト領域となるp+領域７０ｄを形成している。これにより、半導体領域と素子分離領域との周期性を崩すリソグラフィが必要なく、周期性を確保しながらより狭いピッチの半導体領域と素子分離領域を実現できる。
従って、上述した従来手法の場合に生ずるおそれのある、パターン倒れが生ずる問題や、埋め込み領域が素子分離絶縁膜２４で完全に埋まらない不良が生じる問題を回避でき、素子分離の埋め込み均一性、歩留まり及び信頼性の向上が可能となる。
本実施形態に係る不揮発性半導体記憶装置においては、図３５のように、セルウェルコンタクト３４を作成する半導体領域２３において、素子分離絶縁膜２４の高さはセルp-ウェル領域２３の側面に対して、図４１で示した従来の場合よりも高く保つことができる。
このように、素子分離絶縁膜２４の上面の高さがセルp-ウェル領域２３の上面よりも高く形成されているので、コンタクト抵抗の低減を目的としたp+領域７０ｄを形成するためのイオン注入がセルp-ウェル領域２３の側面から深く入ることを防止することができる。
ここで例えば、p+領域７０ｄが深く形成され、特に素子分離絶縁膜２４の下の角部まで形成されると、角部で応力集中がおこりやすいために、イオン注入の結晶欠陥と結合して、角部付近より転位線を形成してしまうという問題が生じる。この転位線が、セルp-ウェル領域２３、ｎ型ウェル２２、およびp型基板２１まで貫通すると、転位線を通じたリークや耐圧不良を生じる原因となる。しかし、本実施形態においてはp+領域７０ｄの深さを素子分離の下の角部まで達しないようにすることができ、この問題の発生を低減することができる。
特に、n型ソースドレイン電極を形成する不純物よりも、p型不純物であるボロンの方がSi半導体中の不純物としての拡散定数が大きいため、より深くまでp+領域が延びてしまう傾向がある。しかしながら、本実施形態で示した構造を用いることで、転位線を通じたリークや耐圧不良の問題を防止することができる。また、このようにp+領域７０ｄを浅く形成することができるため、近接するn型ソースドレイン領域２８ｄとの距離を保つことができ、p+領域７０ｄとn型ソースドレイン領域２８ｄとの耐圧を確保することが可能となる。
（第５の実施形態）
図４３に本発明の第５の実施形態に係る不揮発性半導体記憶装置のウェルコンタクト部のレイアウトの平面図を示す。なお、第４の実施形態までと同一の部分には、同一符号をつけて詳しい説明は省略する。また、図の記号の添え字は、用いられている素子の位置の違いを表わすためのものであり、主記号が同じものは同じ工程で形成された同じ材質の材料を示している。
図４４及び図４５は、図４３の矢視Ｈ−Ｈ’方向及びＩ−Ｉ’方向の断面図である。図４３の矢視Ｋ−Ｋ’方向及びＪ−Ｊ’方向の断面図は、図３５及び図３６と同じなので省略する。
本実施形態は、第１の実施形態に係るＮＡＮＤフラッシュメモリのメモリセルストリング部の間に形成されたウェルコンタクト部に係る。図４３は、図２で示したデータ転送線コンタクトが形成されているＮＡＮＤストリングとロウ方向に並列して形成されたウェルコンタクト部３４を示している。ウェルコンタクト部３４は、セルｐ−ウェル領域２３を一定電位に保つために形成されたコンタクトである。
図１５のように第１のゲート電極２７ＳＳＬとメモリセルのｐ-ウェル領域２３が接近する従来の構造の場合は、図４３で示すp-ウェルコンタクト部３４に近接した選択ゲートトランジスタでもしきい値の低下が生じていた。特に、第３および第４の絶縁膜５０ＳＳＬ，５０ＧＳＬをエッチングによってスリット状に開口していない部分では、第３および第４の絶縁膜５０ＳＳＬ，５０ＧＳＬが介在する分だけ、制御ゲート電極２７ＳＳＬ及び２７ＧＳＬから基板への実効的なゲート絶縁膜が増加する。従って、制御ゲート電極２７ＳＳＬ及び２７ＧＳＬから見たトランスコンダクタンスがより低下して、トランジスタのカットオフ特性が悪化する問題が生じる。
このため、ダミーセル領域４３２，４３４およびpウェルコンタクト部分３４では、より選択的にＮＡＮＤストリングに蓄積した電荷がデータ転送線側に逃げてしまう問題が起きやすく、書き込みストレスが図４４のメモリセルと同等の形状部（ＷＬ０〜ＷＬ１５に接続されているメモリセルに相当）に印加されることになる。書き込みおよび消去ストレスが印加されることは、メモリセルデータ選択線ＷＬ０〜ＷＬ１５のリーク電流の増加に繋がる。
これに対して図７で示されるような第１のゲート電極２７ＳＳＬをｐ−ウェル領域２３から離すことが可能な本実施形態の構造を用いることにより、ウェルコンタクト部３４においても、セルの誤書きこみを抑制した信頼性の高い不揮発性半導体記憶装置を実現することが可能である。
本実施形態においても、第１の実施形態と同様に、メモリセルブロックの選択ゲートトランジスタのしきい値の低下を抑制でき、さらにしきい値のばらつきを小さくすることができることはいうまでもない。従って、プログラム時にデータを書き込まないよう選択的にＮＡＮＤストリングに蓄積した電荷がデータ転送線側に逃げてしまう問題を回避して、メモリセルへの誤書き込みを抑制する効果が得られる。
（第６の実施形態）
図４６に本発明の第６の実施形態に係る不揮発性半導体記憶装置のウェルコンタクト部のレイアウトの平面図を示す。なお、第５の実施形態までと同一の部分には、同一符号をつけて詳しい説明は省略する。また、図の記号の添え字は、用いられている素子の位置の違いを表わすためのものであり、主記号が同じものは同じ工程で形成された同じ材質の材料を示している。
図４７及び図４８は、図４６のＫ−Ｋ’方向、Ｊ−Ｊ’方向の断面図である。また、図４９及び図５０は、図４６のＨ−Ｈ’方向、Ｉ−Ｉ’方向の断面図である。
本実施形態は、第２の実施形態に係るＮＡＮＤフラッシュメモリのメモリセルストリング部の間に形成されたウェルコンタクト部に係る。図４６は、図１８で示したデータ転送線コンタクトが形成されているＮＡＮＤストリングとロウ方向に並列して形成されたウェルコンタクト部３４を示している。ウェルコンタクト部３４は、セルｐ−ウェル領域２３を一定電位に保つために形成されたコンタクトである。
本実施形態においては第５の実施形態で得られる効果に加えて、以下の効果も得られる。
例えば、本実施形態においては、図４６の破線で囲われたようなパターンで第３および第４の絶縁膜５０ＳＳＬおよび５０ＧＳＬを開口するため、より広いエッチング面積でエッチングすることができる。従って、第１の実施形態や第５の実施形態よりも解像度が低く安価なリソグラフィを用いることができる。また、エッチング溝も細く形成する必要がないため、エッチング装置も安価なものを用いることができる。
（第７の実施形態）
本発明の第７の実施形態に係る不揮発性半導体記憶装置のメモリセルストリング部及びそれに並列して形成されたウェルコンタクト部のレイアウトの平面図を、それぞれ図５１及び図５２に示す。
なお、以下において、第６の実施形態までと同一の部分には、同一符号をつけて詳しい説明は省略する。また、図の記号の添え字は、用いられている素子の位置の違いを表わすためのものであり、主記号が同じものは同じ工程で形成された同じ材質の材料を示している。
図５１は、図１の等価回路で示されるＮＡＮＤストリングを３つ並列した構造を示している。図５１も、セル構造をわかりやすくするために、ゲート電極２７よりも下の構造のみを示している。図５１でも、浮遊ゲート電極２６を有するＭＯＳトランジスタからなる不揮発性メモリセルＭ０〜Ｍ１５が直列に接続され、一端が選択トランジスタＳ１を介してデータ転送線に接続されている。また他の一端は選択トランジスタＳ２を介して共通ソース線に接続されている。
図５３及び図５４は、図５１の矢視Ａ−Ａ’方向及びＥ−Ｅ’方向の断面図である。図５３は、ＮＡＮＤ型メモリセルブロックおよび選択ゲートトランジスタを含んだ領域の断面図に相当する。図５４は、素子分離領域の断面図に相当する。
図５２は、図５１で示したデータ転送線コンタクトが形成されているＮＡＮＤストリングとロウ方向に並列して形成されたウェルコンタクト部分を示している。このウェルコンタクト部３４は、セルｐ−ウェル領域２３を一定電位に保つために形成されたコンタクトである。
図５５及び図５６は、図５２のＨ−Ｈ’方向、Ｉ−Ｉ’方向の断面図である。図５２のＫ−Ｋ’方向、Ｊ−Ｊ’方向の断面図は、図３５及び図３６と同じなので省略する。
第１乃至第６の実施形態においては、素子分離絶縁膜２４をエッチングする際にデータ転送線コンタクトおよびソース線コンタクト部分はエッチングされないようにし、メモリセル部はエッチングされるようにする例を示した。
それに対して、本発明の第７の実施形態に係る不揮発性半導体記憶装置においては、素子分離絶縁膜２４が選択エッチングされる替わりに、制御ゲート電極２７，２７ＳＳＬ，２７ＧＳＬ、インターポリ絶縁膜５０（第２の絶縁膜），５０ＳＳＬ（第３の絶縁膜），５０ＧＳＬ（第４の絶縁膜）、および浮遊ゲート電極２６，２６ＳＳＬ，２６ＧＳＬのエッチングの際に、データ転送線コンタクトおよびソース線コンタクト部分の素子分離絶縁膜２４はエッチングされないで、メモリセル部の素子分離絶縁膜２４がエッチングされる。
本実施形態においては、制御ゲート電極２７，２７ＳＳＬ，２７ＧＳＬ、インターポリ絶縁膜５０，５０ＳＳＬ，５０ＧＳＬ、および浮遊ゲート電極２６，２６ＳＳＬ，２６ＧＳＬをレジストとリソグラフィプロセスを用いてパターニングし、異方性エッチングを行う。それによって、ソースおよびドレイン電極部の半導体基板を露出させる加工の際に、データ転送線コンタクトおよびソース線コンタクト部分の素子分離絶縁膜２４はエッチングされないようにし、メモリセル部の素子分離絶縁膜２４がエッチングされる。
図５１及び図５２において、「ゲート上境界」と示してあるラインがそのエッチングの境界を示しているが、この境界は、選択ゲートトランジスタＳ１及びＳ２の上部に形成されればよい。この構造は、第１乃至第３の実施形態の構造と組み合わせても勿論かまわない。
本実施形態に係る不揮発性半導体記憶装置の構造を用いることにより、図５４及び図５６に示されるように、第３および第４の絶縁膜５０ＳＳＬ，５０ＧＳＬを介して素子分離絶縁膜２４の上に形成された制御電極２７ＳＳＬ及び２７ＧＳＬの高さを一定にすることができる。
一般に微細加工が進むにつれ、データ線コンタクト３１ｄやソース線コンタクト３１Ｓを作成する半導体領域２３のＡ−Ａ’方向の長さが、セルの最小デザイン幅Ｆに対して、３Ｆ、即ち３倍よりも充分大きくなる。従って、素子分離絶縁膜２４に対して素子分離全面エッチバックを行っている場合は、ゲート電極加工のための異方性エッチングにおけるマイクロローディング効果によって、データ転送線コンタクト３１ｄ側及びソース線コンタクト３１Ｓ側の素子分離領域２４の表面はメモリセル側の素子分離領域２４の表面より深く掘れてしまう。
また、ゲート側壁絶縁膜４３を異方性エッチングする場合、ゲート側壁絶縁膜４３がシリコン酸化膜からなり、素子分離絶縁膜２４がシリコン酸化膜からなる場合には、素子分離絶縁膜２４がゲート側壁マイクロローディング効果でより深く掘れてしまう。
本実施形態のように、ゲートエッチングをセル部のみ行うことにより、上記マイクロローディング効果により素子分離絶縁膜２４が深くほれてしまう効果を緩和することができる。
本実施形態においても、図８及び図９で示されるようにデータ線コンタクトやソース線コンタクトを作成する半導体領域２３において、素子分離絶縁膜２４の上面の高さをｐ−ウェル領域２３側面に対して、従来例よりも高く保つことができ、メモリセルストリング部において第1の実施形態と同様な効果が得られる。
また、本実施形態においても、図３５のように、セルウェルコンタクト３４を作成する半導体領域２３において、素子分離絶縁膜２４の高さはセルp-ウェル領域２３の側面に対して、図４１で示した従来の場合よりも高く保つことができる。
従って、第４の実施形態と同様に、素子を微細化した場合における、素子分離領域の底辺角部と、ソースドレイン領域またはウェルコンタクト領域に形成されるn+またはp+領域との重なりによる欠陥形成が防止できる。
それにより、転位線を通じたリークや耐圧不良の問題を防止することができ、半導体記憶素子の信頼性を向上することができる。さらに、p+領域７０ｄとn型ソースドレイン領域２８ｄとの耐圧を確保することも可能となる。
本発明の実施形態としては他にも、たとえば、素子分離絶縁膜や絶縁膜形成法として、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、絶縁膜には、ＴｉＯ２やＡｌ２Ｏ３、ＨＦＡｌＯ、ＨＦＳｉＯ、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛、或いはこれらのそれら積層膜を用いてもよい。
上述した実施形態においては、半導体基板としてｐ型Ｓｉ基板を用いたが、ｎ型Ｓｉ基板やＳＯＩ基板を用いてもよいし、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む他の単結晶半導体基板でもよい。
さらに、制御ゲート電極２７、第１のゲート電極２７ＳＳＬ、及び第２のゲート電極２７ＧＳＬには、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイドやポリサイド、Ｔｉ，Ａ１，Ｃｕ，ＴｉＮ，Ｗなどの金属を用いることができ、多結晶であってもよいし、これらの積層権造にしてもよい。
また、浮遊ゲート電極２６、第１のゲート電極２６ＳＳＬ、及び第２のゲート電極２６ＧＳＬには、アモルファスＳｉ、アモルファスＳｉＧｅ、アモルファスＳｉＧｅＣを用いることができ、これらの積層構造にしてもよい。
従って、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
本発明の第１の実施形態に係る不揮発性半導体記憶装置を構成するＮＡＮＤストリングの等価回路図。 本発明の第１の実施形態に係る不揮発性半導体記憶装置のレイアウトを示す平面図。 図２の矢視Ａ−Ａ’方向の断面図であってＮＡＮＤ型メモリセルブロックおよび選択ゲートトランジスタを含んだ領域の断面図。 図２の矢視Ｅ−Ｅ’方向の断面図であって素子分離領域の断面図。 図２の矢視Ｂ−Ｂ’方向の断面図であって、不揮発性メモリセルの断面図。 図２の矢視Ｃ−Ｃ’方向の断面図であって、第1の選択ゲートトランジスタの断面図。 図２の矢視Ｄ−Ｄ’方向の断面図であって、第１の選択ゲートトランジスタのスリット状に開口された絶縁膜の開口部での断面図。 図２の矢視Ｆ−Ｆ’方向の断面図であって、ドレイン電極における断面図。 図２の矢視Ｇ−Ｇ’方向の断面図であって、ソース電極における断面図。 本発明の第１の実施形態に係る不揮発性半導体記憶装置のレイアウトの平面図において素子分離絶縁膜をエッチングする範囲を示した図。 素子分離全面エッチバックを行った場合における図２の矢視Ａ−Ａ’方向の断面図であってＮＡＮＤ型メモリセルブロックおよび選択ゲートトランジスタを含んだ領域の断面図。 素子分離全面エッチバックを行った場合における図２の矢視Ｅ−Ｅ’方向の断面図であって素子分離領域の断面図。 素子分離全面エッチバックを行った場合における図２の矢視Ｂ−Ｂ’方向の断面図であって、不揮発性メモリセルの断面図。 素子分離全面エッチバックを行った場合における図２の矢視Ｃ−Ｃ’方向の断面図であって、第1の選択ゲートトランジスタの断面図。 素子分離全面エッチバックを行った場合における図２の矢視Ｄ−Ｄ’方向の断面図であって、第１の選択ゲートトランジスタのスリット状に開口された絶縁膜の開口部での断面図。 素子分離全面エッチバックを行った場合における図２の矢視Ｆ−Ｆ’方向の断面図であって、ドレイン電極における断面図。 素子分離全面エッチバックを行った場合における図２の矢視Ｇ−Ｇ’方向の断面図であって、ソース電極における断面図。 本発明の第２の実施形態に係る不揮発性半導体記憶装置のレイアウトを示す平面図。 図１８の矢視Ａ−Ａ’方向の断面図であって、ＮＡＮＤ型メモリセルブロックおよび選択ゲートトランジスタを含んだ領域の断面図。 図１８の矢視Ｅ−Ｅ’方向の断面図であって、素子分離領域の断面図。 図１８の矢視Ｂ−Ｂ’方向の断面図であって、不揮発性メモリセルの断面図。 図１８の矢視Ｃ−Ｃ’方向の断面図であって、第1の選択ゲートトランジスタの断面図。 図１８の矢視Ｄ−Ｄ’方向の断面図であって、第１の選択ゲートトランジスタのスリット状に開口された絶縁膜の開口部での断面図。 図１８の矢視Ｆ−Ｆ’方向の断面図であって、ドレイン電極における断面図。 図１８の矢視Ｇ−Ｇ’方向の断面図であって、ソース電極における断面図。 本発明の第３の実施形態に係る不揮発性半導体記憶装置のレイアウトを示す平面図。 図２６の矢視Ａ−Ａ’方向の断面図であって、ＮＡＮＤ型メモリセルブロックおよび選択ゲートトランジスタを含んだ領域の断面図。 図２６の矢視Ｅ−Ｅ’方向の断面図であって、素子分離領域の断面図。 図２６の矢視Ｂ−Ｂ’方向の断面図であって、不揮発性メモリセルの断面図。 図２６の矢視Ｃ−Ｃ’方向の断面図であって、第1の選択ゲートトランジスタのデータ転送線コンタクト側の側壁絶縁膜での断面図。 図２６の矢視Ｄ−Ｄ’方向の断面図であって、第１の選択ゲートトランジスタのスリット状に開口された絶縁膜の開口部での断面図。 図２６の矢視Ｆ−Ｆ’方向の断面図であって、ドレイン電極における断面図。 図２６の矢視Ｇ−Ｇ’方向の断面図であって、ソース電極における断面図。 本発明の第４の実施形態に係る不揮発性半導体記憶装置のウェルコンタクト部のレイアウトを示す平面図。 図３４の矢視Ｋ−Ｋ’方向の断面図であって、ウェルコンタクト部を含む断面図。 図３４の矢視Ｊ−Ｊ’方向の断面図であって、ソース線コンタクトを含む断面図。 図３４の矢視Ｈ−Ｈ’方向の断面図であって、ウェルコンタクト部を含む断面図。 図３４の矢視Ｉ−Ｉ’方向の断面図であって、素子分離領域の断面図。 本発明の第４の実施形態に係る不揮発性半導体記憶装置のメモリセルストリング部及びウェルコンタクト部のレイアウトを示す平面図。 従来のウェルコンタクト部のレイアウトを示す平面図。 図４０の矢視Ｋ−Ｋ’方向の断面図であって、ウェルコンタクト部を含む断面図。 図４０の矢視Ｊ−Ｊ’方向の断面図であって、ソース線コンタクトを含む断面図。 本発明の第５の実施形態に係る不揮発性半導体記憶装置のウェルコンタクト部のレイアウトを示す平面図。 図４３の矢視Ｈ−Ｈ’方向の断面図であって、ウェルコンタクト部を含む断面図。 図４３の矢視Ｉ−Ｉ’方向の断面図であって、素子分離領域の断面図。 本発明の第６の実施形態に係る不揮発性半導体記憶装置のウェルコンタクト部のレイアウトを示す平面図。 図４６の矢視Ｋ−Ｋ’方向の断面図であって、ウェルコンタクト部を含む断面図。 図４６の矢視Ｊ−Ｊ’方向の断面図であって、ソース線コンタクトを含む断面図。 図４６の矢視Ｈ−Ｈ’方向の断面図であって、ウェルコンタクト部を含む断面図。 図４６の矢視Ｉ−Ｉ’方向の断面図であって、素子分離領域の断面図。 本発明の第７の実施形態に係る不揮発性半導体記憶装置のレイアウトを示す平面図。 本発明の第７の実施形態に係る不揮発性半導体記憶装置のウェルコンタクト部のレイアウトを示す平面図。 図５１の矢視Ａ−Ａ’方向の断面図であって、ＮＡＮＤ型メモリセルブロックおよび選択ゲートトランジスタを含んだ領域の断面図。 図５１の矢視Ｅ−Ｅ’方向の断面図であって、素子分離領域の断面図。 図５２の矢視Ｈ−Ｈ’方向の断面図であって、ウェルコンタクト部を含む断面図。 図５２の矢視Ｉ−Ｉ’方向の断面図であって、素子分離領域の断面図。
符号の説明
１１…第１の開口部、１２…第２の開口部、２１…ｐ型半導体基板、２２…ｎ型シリコン領域、２３…ｐ−ウェル（ｐ型シリコン）領域、２４…素子分離絶縁膜、２５，２５ＳＳＬ，２５ＧＳＬ…第１の絶縁膜、２６…浮遊ゲート電極、２７…制御ゲート電極、２６ＳＳＬ…第２の電極層（第１のゲート電極）、２７ＳＳＬ…第１の電極層（第１のゲート電極）、２６ＧＳＬ…第４の電極層（第２のゲート電極）、２７ＧＳＬ…第３の電極層（第２のゲート電極）、２８…ｎ型拡散層、２８ｓ…ソース電極、２８ｄ…ドレイン電極、３１ｄ…データ転送線コンタクト、３１ｓ…ソース線コンタクト、３３…ソース線（ＳＬ）、３６…データ転送線（ＢＬ）、３４…ウェルコンタクト部、３５…配線層、３７…絶縁膜保護層、３８…層間絶縁膜、４３、４３ｄ、４３ｓ…側壁絶縁膜、４５…ＮＡＮＤストリング、５０…第２の絶縁膜、５０ＳＳＬ…第３の絶縁膜、５０ＧＳＬ…第４の絶縁膜、６０，６０ｄ，６０ｓ…素子分離領域表面、７０ｄ…p+領域、１００，１１０，１２０，２６０，２６２，２６４…エッチング境界、３４２，３４４，４１２，４１４，４３２，４３４…ダミーセル領域、ＷＬ０〜ＷＬ１５…データ選択線、ＳＳＬ…第１の制御線、ＧＳＬ…第２の制御線、Ｓ１…第１の選択ゲートトランジスタ、Ｓ２…第２の選択ゲートトランジスタ。

Claims (5)

  1. 並列に配置された複数のＮＡＮＤストリングを有する不揮発性半導体記憶装置であって、
    前記ＮＡＮＤストリングの各々は、
    半導体基板に素子分離領域を形成する素子分離絶縁膜によって分離された素子領域上に第１の絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に第２の絶縁膜を介して前記浮遊ゲート電極の側面および上面を覆うように形成された制御ゲート電極とをそれぞれ有する複数の不揮発性メモリセルの電流通路が直列に接続されたメモリセルブロックと、
    前記浮遊ゲート電極と同じ電極材の第１の電極層と前記制御ゲート電極と同じ電極材の第２の電極層とが、前記第２の絶縁膜と同じ絶縁材の第３の絶縁膜の一部に形成された第１の開口部を介して直接接して形成された第１のゲート電極を有し、電流通路の一端が前記メモリセルブロック中の直列接続された不揮発性メモリセルの電流通路の一端に接続され、電流通路の他端がデータ転送線コンタクトを介してデータ転送線に接続された第１の選択ゲートトランジスタと、
    前記浮遊ゲート電極と同じ電極材の第３の電極層と前記制御ゲート電極と同じ電極材の第４の電極層とが、前記第２の絶縁膜と同じ絶縁材の第４の絶縁膜の一部に形成された第２の開口部を介して直接接して形成された第２のゲート電極を有し、電流通路の一端が前記メモリセルブロック中の直列接続された不揮発性メモリセルの電流通路の他端に接続され、電流通路の他端がソース線コンタクトを介してソース線に接続された第２の選択ゲートトランジスタとを具備し、
    隣接する前記ＮＡＮＤストリングにそれぞれ含まれる前記データ転送線コンタクトの間の前記素子分離絶縁膜の上面の高さは、前記第１の選択ゲートトランジスタの電流通路の他端と前記データ転送線コンタクトとの間の素子領域における前記半導体基板の主表面の高さより高く、且つ隣接する前記ＮＡＮＤストリングにそれぞれ含まれる前記データ転送線コンタクトの間の前記素子分離絶縁膜の上面の高さは、隣接する前記メモリセルブロックの間の、該メモリセルブロックを構成する前記不揮発性メモリセルのソース電極またはドレイン電極に接した前記素子分離絶縁膜の上面高さよりも高い、或いは
    隣接する前記ＮＡＮＤストリングにそれぞれ含まれる前記ソース線コンタクトの間の前記素子分離絶縁膜の上面の高さは、前記第２の選択ゲートトランジスタの電流通路の他端と前記ソース線コンタクトとの間の素子領域における前記半導体基板の主表面の高さより高く、且つ隣接する前記ＮＡＮＤストリングにそれぞれ含まれる前記ソース線コンタクトの間の前記素子分離絶縁膜の上面の高さは、隣接する前記メモリセルブロックの間の、該メモリセルブロックを構成する前記不揮発性メモリセルのソース電極またはドレイン電極に接した前記素子分離絶縁膜の上面高さよりも高い
    ことを特徴とする不揮発性半導体記憶装置。
  2. 半導体基板に素子分離領域を形成する素子分離絶縁膜によって分離された素子領域上に第１の絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に第２の絶縁膜を介して前記浮遊ゲート電極の側面および上面を覆うように形成された制御ゲート電極とをそれぞれ有する複数の不揮発性メモリセルの電流通路が直列に接続されたメモリセルブロックと、
    前記浮遊ゲート電極と同じ電極材の第１の電極層と前記制御ゲート電極と同じ電極材の第２の電極層とが、前記第２の絶縁膜と同じ絶縁材の第３の絶縁膜の一部に形成された第１の開口部を介して直接接して形成された第１のゲート電極を有し、電流通路の一端が前記メモリセルブロック中の直列接続された不揮発性メモリセルの電流通路の一端に接続され、電流通路の他端がデータ転送線コンタクトを介してデータ転送線に接続された第１の選択ゲートトランジスタと、
    前記浮遊ゲート電極と同じ電極材の第３の電極層と前記制御ゲート電極と同じ電極材の第４の電極層とが、前記第２の絶縁膜と同じ絶縁材の第４の絶縁膜の一部に形成された第２の開口部を介して直接接して形成された第２のゲート電極を有し、電流通路の一端が前記メモリセルブロック中の直列接続された不揮発性メモリセルの電流通路の他端に接続され、電流通路の他端がソース線コンタクトを介してソース線に接続された第２の選択ゲートトランジスタとを具備し、
    前記素子分離領域に形成されている前記第２の絶縁膜の底面の高さより、前記第１の開口部に接して前記素子分離領域に形成されている前記第３の絶縁膜の底面の高さが高い、或いは
    前記素子分離領域に形成されている前記第２の絶縁膜の底面の高さより、前記第２の開口部に接して前記素子分離領域に形成されている前記第４の絶縁膜の底面の高さが高い
    ことを特徴とする不揮発性半導体記憶装置。
  3. 前記第２の電極層は前記素子領域における前記第１の開口部の内部を含んだ前記第３の絶縁膜の底面の高さより低い位置まで形成されていることによって、前記第１の電極層と直接接している、或いは
    前記第４の電極層は前記素子領域における前記第２の開口部の内部を含んだ前記第４の絶縁膜の底面の高さより低い位置まで形成されていることによって、前記第３の電極層と直接接している
    ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
  4. 前記第１の絶縁膜の下の半導体領域の電位を一定に保つためのウェルコンタクトが形成され、前記ウェルコンタクトは、前記素子分離領域と同じ幅の別の素子分離領域を隔てて前記ＮＡＮＤストリングと並列に配置された、前記素子領域と同じ幅の別の素子領域に形成されている
    ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
  5. 前記メモリセルブロックは前記素子分離領域を隔てて互いに並列して複数形成されており、
    前記データ転送線は前記並列した複数のメモリセルブロックそれぞれの上を１本ずつ互いに平行に複数形成されており、
    前記データ転送線と直交し、前記素子分離領域で隔てられている前記複数のメモリセルブロックの不揮発性メモリセルの制御ゲート電極同士を接続する互いに平行な複数のデータ選択線と、
    前記複数のデータ選択線と平行し、前記素子分離領域で隔てられている複数の第１の選択ゲートトランジスタの第１のゲート電極同士を接続する第１の制御線と、
    前記複数のデータ選択線と平行し、前記素子分離領域で隔てられている複数の第２の選択ゲートトランジスタの第２のゲート電極同士を接続する第２の制御線とを更に具備する ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7394693B2 (en) * 2005-08-31 2008-07-01 Micron Technology, Inc. Multiple select gate architecture
KR100787942B1 (ko) * 2006-07-24 2007-12-24 삼성전자주식회사 선택 라인을 공유하는 엑스아이피 플래시 메모리 장치
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US9391079B2 (en) * 2007-11-29 2016-07-12 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US9601493B2 (en) * 2006-11-29 2017-03-21 Zeno Semiconductor, Inc Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US20090137119A1 (en) * 2007-11-28 2009-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Novel seal isolation liner for use in contact hole formation
JP5214422B2 (ja) 2008-02-15 2013-06-19 株式会社東芝 データ記憶システム
JP2009289949A (ja) * 2008-05-29 2009-12-10 Toshiba Corp 不揮発性半導体記憶装置
JP4834746B2 (ja) 2009-03-03 2011-12-14 株式会社東芝 不揮発性半導体記憶装置
JP2011029576A (ja) 2009-06-23 2011-02-10 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011100946A (ja) * 2009-11-09 2011-05-19 Toshiba Corp 半導体記憶装置
US10461084B2 (en) 2010-03-02 2019-10-29 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US9922981B2 (en) 2010-03-02 2018-03-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8441850B2 (en) * 2010-10-08 2013-05-14 Qualcomm Incorporated Magnetic random access memory (MRAM) layout with uniform pattern
KR102320861B1 (ko) * 2015-10-06 2021-11-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
TWI696273B (zh) * 2019-05-15 2020-06-11 力晶積成電子製造股份有限公司 具有輔助閘的快閃記憶體暨其製作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105451B2 (ja) * 1988-10-21 1995-11-13 株式会社東芝 不揮発性半導体メモリ
JP3152756B2 (ja) * 1992-09-14 2001-04-03 株式会社東芝 不揮発性半導体記憶装置
US6461916B1 (en) * 1997-03-28 2002-10-08 Hitachi, Ltd. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making the device
TW475267B (en) * 1999-07-13 2002-02-01 Toshiba Corp Semiconductor memory
JP2002026153A (ja) 2000-07-10 2002-01-25 Toshiba Corp 半導体メモリ
JP2002176114A (ja) * 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
JP2002208646A (ja) 2001-01-10 2002-07-26 Toshiba Corp 半導体装置、半導体装置の製造方法
JP3829088B2 (ja) 2001-03-29 2006-10-04 株式会社東芝 半導体記憶装置
JP4282248B2 (ja) * 2001-03-30 2009-06-17 株式会社東芝 半導体記憶装置
TWI277199B (en) 2001-06-28 2007-03-21 Toshiba Corp Semiconductor device and manufacturing method therefor
US6925008B2 (en) * 2001-09-29 2005-08-02 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with a memory unit including not more than two memory cell transistors
KR20040036311A (ko) * 2002-10-24 2004-04-30 삼성전자주식회사 낸드형 플래쉬 메모리장치의 게이트 전극 형성방법
JP3884397B2 (ja) * 2003-04-25 2007-02-21 株式会社東芝 不揮発性半導体記憶装置
JP2005079165A (ja) 2003-08-28 2005-03-24 Toshiba Corp 不揮発性半導体記憶装置とその製造方法、電子カードおよび電子装置
KR20060110194A (ko) * 2005-04-19 2006-10-24 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
JP2007180482A (ja) * 2005-12-28 2007-07-12 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
KR100760634B1 (ko) 2006-10-02 2007-09-20 삼성전자주식회사 낸드형 비휘발성 기억 소자 및 그 형성 방법

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