JP4834746B2

JP4834746B2 - 不揮発性半導体記憶装置

Info

Publication number: JP4834746B2
Application number: JP2009049367A
Authority: JP
Inventors: 正教畠山; 修池田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-03-03
Filing date: 2009-03-03
Publication date: 2011-12-14
Anticipated expiration: 2029-03-03
Also published as: JP2010205901A; KR20100099661A; US20100224926A1; KR101049360B1; US8258569B2

Description

本発明は、不揮発性半導体記憶装置に係り、特に浮遊ゲート・制御ゲートの積層ゲート構造を有する複数のセルトランジスタに直列に選択ゲートトランジスタが接続されたNAND型メモリセルのアレイを有するNAND型フラッシュメモリにおけるダミー用NANDセルの積層ゲート構造に関する。

NAND型フラッシュメモリのセルアレイ領域には、不揮発性の複数のメモリセルトランジスタの両端に選択ゲートトランジスタが接続されたNAND型メモリセル（以下、NANDセル）が配列されている。そして、行方向に隣り合うNANDセル相互間にはトレンチ構造の素子分離絶縁領域（以下、STI 領域と称する）が形成されている。メモリセルトランジスタは、浮遊ゲート上にゲート間絶縁膜（以下、IPD 膜と称する）を介して制御ゲートが積層された積層ゲート構造を有する。選択ゲートトランジスタでは、IPD 膜に開口されたゲート間接続用溝を通じて下部ゲート電極（浮遊ゲートと同じ層）と上部ゲート電極（制御ゲートと同じ層）とが電気的に接続している（特許文献１参照）。

従来のNAND型フラッシュメモリのセルアレイ領域では、行方向端部の基板表面に幅が広いSTI 領域が形成されており、これに隣り合うようにダミー用素子領域、および複数の素子領域が順次配置され、ダミー用素子領域と素子領域の相互間および素子領域相互間に幅が狭いSTI 領域が配置されている（特許文献２参照）。

メモリセルトランジスタについては、浮遊ゲートと制御ゲートのカップリング比を増大させるために、STI 形成後に、等方性ないし異方性エッチングによりSTI 領域の絶縁膜の上面を後退させ、浮遊ゲートの側面を露出させる（特許文献３参照）。メモリセルアレイ領域以外は、エッチングの必要がないため、この工程時にフォトレジストにより覆われる。フォトレジストの境界線は、前述の幅が広いSTI 領域のセルアレイ側に隣り合うダミー用素子領域に配置される。STI 形成時に素子領域上にはパッド窒化膜が堆積されていて、パッド窒化膜とSTI 領域の絶縁膜の表面とが平坦化される。その後にパッド窒化膜が剥離されることから、上記のエッチング工程を経た後も、前述の幅が広いSTI 領域は、隣り合うダミー用素子領域の基板表面から突出している。

そして、選択ゲートトランジスタの上部ゲート電極と下部ゲート電極との間のIPD 膜に開口されているゲート電極間接続用溝は、幅が広いSTI 領域に隣り合うダミー用素子領域の位置まで延長されている。

このようなNAND型フラッシュメモリのセルアレイ領域を形成する際、従来のマスクレイアウトを用いると、行方向端部の幅が広いSTI 領域が基板表面から突出している段差部の突出側面に沿って、列方向に浮遊ゲート用のポリシリコン膜のエッチング残りが発生することがある。これにより、幅が広いSTI 領域に沿って列方向に隣り合う浮遊ゲート同士が電気的に導通する短絡経路が発生し、選択ゲートトランジスタの選択ゲート線に電圧が印加された時に短絡経路を通じてメモリセルトランジスタの浮遊ゲートに転送される。この結果、メモリセルトランジスタのIPD 膜に高電界が印加され、IPD 膜の破壊が起き、さらにゲート絶縁膜にも高電界が印加され、ゲート絶縁膜の破壊が生じるという問題がある。

特開２００７−１７３４６２号公報（第９頁、図５）特開２００８−３０５９０１号公報（第１３頁、図３）特開２００１−２８４５５６号公報（第１５頁、図５）

本発明は前記した従来の問題点を解決すべくなされたもので、セルアレイ行方向端部におけるSTI 領域の突出側面に沿って浮遊ゲート形成用ポリシリコン膜のエッチング残りが発生しても、NANDセル内の選択ゲートトランジスタの選択ゲート線の電位がポリシリコン膜のエッチング残りを介してメモリセルトランジスタに転送されることがなく、メモリセルトランジスタの制御ゲートと浮遊ゲートの中間に存在するIPD 膜の破壊および浮遊ゲート下のゲート絶縁膜の破壊を防止し得る不揮発性半導体記憶装置を提供することを目的とする。

本発明の不揮発性半導体記憶装置は、半導体基板に形成された素子領域上にゲート絶縁膜を介して電荷蓄積層となる浮遊ゲートを有し、当該浮遊ゲート上にゲート間絶縁膜を介して制御ゲートを有し、前記半導体基板上で直列接続された状態で形成された複数のメモリセルトランジスタと、前記半導体基板に形成された素子領域上にゲート絶縁膜を介して下部ゲート電極を有し、当該下部ゲート電極上にゲート間絶縁膜を介して上部ゲート電極を有し、当該ゲート間絶縁膜にはゲート間接続用溝が存在し、前記上部ゲート電極と下部ゲート電極とが接続されている選択ゲートトランジスタと、前記半導体基板上で前記複数のメモリセルトランジスタに前記選択ゲートトランジスタが接続されてなるNAND型メモリセルが複数配列されたセルアレイと、前記セルアレイ上の行方向に形成され、前記セルアレイにおける同一行のメモリセルトランジスタの制御ゲートに共通接続されたワード線と、前記セルアレイ上の行方向に形成され、前記セルアレイにおける同一行の選択ゲートトランジスタのゲート電極に共通接続された選択ゲート線と、前記セルアレイ上の列方向に形成され、前記セルアレイセルにおける同一列の選択トランジスタのドレインに共通接続されたビット線と、前記セルアレイの行方向端部で前記半導体基板に形成された第１の幅を有する第１のダミー用素子領域と、前記セルアレイの行方向端で前記半導体基板に列方向に形成されたセルアレイ端STI 領域と、前記ワード線と第１のダミー用素子領域とが交差する位置で前記半導体基板上にゲート絶縁膜を介して浮遊ゲートを有し、当該浮遊ゲート上にゲート間絶縁膜を介して制御ゲートを有する第１のダミー用メモリセルトランジスタと、前記選択ゲート線と第１のダミー用素子領域とが交差する位置で前記半導体基板上にゲート絶縁膜を介して下部ゲート電極を有し、当該下部ゲート電極上に上部ゲート電極を有する第１のダミー用選択ゲートトランジスタと、前記セルアレイの行方向端部付近で前記第１のダミー用素子領域の前記セルアレイ側に隣接して前記半導体基板に列方向に形成され、前記第１の幅よりも狭い第２の幅を有する複数列の第２のダミー用素子領域と、前記複数列の第２のダミー用素子領域の行方向に隣り合う素子領域間で前記半導体基板に形成され、前記セルアレイ端STI 領域よりも狭い幅を有するSTI 領域と、前記選択ゲート線と第２のダミー用素子領域とが交差する位置で前記半導体基板上にゲート絶縁膜を介して下部ゲート電極を有し、この下部ゲート電極上にゲート間絶縁膜を介して上部ゲート電極を有する第２のダミー用選択ゲートトランジスタとを具備し、前記複数列の第２のダミー用素子領域のうちで少なくとも前記第１のダミー用素子領域に近い側の一部のダミー用素子領域に形成された第２のダミー用選択ゲートトランジスタは、前記下部ゲート電極と前記上部ゲート電極とがゲート間絶縁膜によって電気的に絶縁されていることを特徴とする。

本発明の不揮発性半導体記憶装置によれば、セルアレイ端部におけるSTI 領域の突出側面に沿って浮遊ゲート形成用ポリシリコン膜のエッチング残りが発生しても、NANDセル内の選択ゲートトランジスタの選択ゲート線の電位がエッチング残りを介してメモリセルトランジスタに転送されることがなく、メモリセルトランジスタの積層ゲート間に存在するIPD 膜やゲート絶縁膜の破壊を防止でき、良品歩留まりを向上させることができる。

本発明の第１の実施形態に係るNAND型フラッシュメモリのチップ全体のパターンレイアウトを示す平面図。図１中のセルアレイの行方向端部付近におけるパターンレイアウトを示す平面図。図２中の選択ゲート線上のＡ−Ａ´線に沿った構造を示す断面図。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るNAND型フラッシュメモリのチップ全体のパターンレイアウトを示す平面図である。ここで、10はメモリチップ、11はセルアレイ領域、11ａはセルアレイ領域の行方向端部領域、12はセンスアンプ領域、13はロウデコーダ領域、14は周辺回路領域である。セルアレイ領域11には、不揮発性の複数のメモリセルトランジスタが直列接続されたメモリセルトランジスタ列の両端に選択ゲートトランジスタが接続されてなるNANDセルが行列状に配列されている。

図２は、図１中のセルアレイ領域11の行方向端部領域11ａの付近におけるパターンレイアウトを示す平面図である。セルアレイ領域の行方向端部領域において、基板表面には、幅が広いSTI 領域20、幅が広いダミー用素子領域21、幅が狭いダミー用素子領域22が配列して形成されており、ダミー用素子領域22よりもセルアレイ内側に複数の素子領域23が配列して形成されている。そして、ダミー用素子領域21、22間およびダミー用素子領域22相互間には幅が狭いSTI 領域24が形成され、隣り合う素子領域23間には幅が狭いSTI 領域25が形成されている。また、ダミー用素子領域21、22および素子領域23の延長方向と交差する方向（セルアレイ領域の行方向）に、第１の選択ゲート線SGD および第２の選択ゲート線SGS が延長して形成されている。

図３は、図２中の第１の選択ゲート線SGD 上のＡ−Ａ´線に沿って行方向端部付近のダミー用素子領域21、22の構造を示す断面図である。ここで、30はシリコン基板（ウエル領域を含む）、31はゲート絶縁膜、32はNANDセルおよびダミー用NANDセルの選択ゲートトランジスタの下部ゲート電極である。33はNANDセルおよびダミー用NANDセルの選択ゲートトランジスタの上部ゲート電極であり、第１の選択ゲート線SGD に連なっている。34は選択ゲートトランジスタの下部ゲート電極・上部ゲート電極間の絶縁膜（IPD 膜）である。さらに、35はIPD 膜34の一部に形成されたゲート間接続用溝である。

図２に示すように、セルアレイ領域の行方向には、NANDセルのメモリセルトランジスタの制御ゲートに連なるワード線WLi (=WL0 、WL1 、WL2 、…）、選択ゲートトランジスタの選択ゲートに連なる選択ゲート線SGD 、SGS およびNANDセルの一端側に接続されるソース線（図示せず）が形成されている。セルアレイ領域の列方向には、NANDセルの他端側に接続されるビット線（図示せず）が形成されている。

素子領域23に形成されたNANDセルおよびダミー用素子領域21、22にそれぞれ形成されたダミー用NANDセルにおいて、複数のメモリセルトランジスタは、列方向に隣接するもの同士で一方のソース領域と他方のドレイン領域を共有しており、メモリセルトランジスタ列の一端側のドレイン領域は第１の選択ゲートトランジスタのソース領域に接続され、メモリセルトランジスタ列の他端側のソース領域は第２の選択ゲートトランジスタのドレイン領域に接続されている。

NANDセルのメモリセルトランジスタは、ワード線WLi と素子領域23との交差領域部付近に形成されており、NANDセルの選択ゲートトランジスタは、選択ゲート線SGD 、SGS と素子領域23との交差領域部付近に形成されている。

ダミー用NANDセルのメモリセルトランジスタは、ワード線WLi とダミー用素子領域21、22との交差領域部付近に形成されており、ダミー用NANDセルの選択ゲートトランジスタは、選択ゲート線SGD 、SGS とダミー用素子領域21、22との交差領域部付近に形成されている。

同一行にあるメモリセルトランジスタの制御ゲートはワード線WLi のいずれかに共通接続され、同一行にある第１の選択ゲートトランジスタの選択ゲートは第１の選択ゲート線SGD に共通接続され、同一行にある第２の選択ゲートトランジスタの選択ゲートは第２の選択ゲート線SGS に共通接続されている。

また、同一列にあるNANDセルは、一端側の第１の選択ゲートトランジスタのドレインが同じビット線に共通接続され、他端側の第２の選択ゲートトランジスタのソースがソース線に共通接続されている。

NANDセルのメモリセルトランジスタは、ワード線WLi と素子領域23との交差領域部でシリコン基板上にゲート絶縁膜を介して電荷蓄積層となる浮遊ゲートが形成され、この浮遊ゲート上にIPD 膜を介して制御ゲートが形成されている。また、ダミー用NANDセルのメモリセルトランジスタは、ワード線WLi とダミー用素子領域21、22との交差領域部でシリコン基板上にゲート絶縁膜を介して電荷蓄積層となる浮遊ゲートが形成され、この浮遊ゲート上にIPD 膜を介して制御ゲートが形成されている。これらのメモリセルトランジスタは、制御ゲート下にIPD 膜を介して浮遊ゲートが形成されており、制御ゲートと浮遊ゲートとはIPD 膜34により絶縁されている。

一方、図３に示すように、NANDセルの選択ゲートトランジスタは、選択ゲート線SGD 、SGS と素子領域23との交差領域部で、シリコン基板30上にゲート絶縁膜31を介して下部ゲート電極32が形成され、この下部ゲート電極32上にIPD 膜34を介して上部ゲート電極33が形成されている。下部ゲート電極33下のIPD 膜34の一部にゲート間接続用溝35（図２中に図示）が形成されており、この溝35を通じて上部ゲート電極33と下部ゲート電極32とが電気的に接続している。

これに対して、ダミー用NANDセルの選択ゲートトランジスタは、選択ゲート線SGD 、SGS とダミー用素子領域21、22との交差領域部で、シリコン基板30上にゲート絶縁膜31を介して下部ゲート電極32が形成され、この下部ゲート電極32上にIPD 膜34を介して上部ゲート電極33が形成されている。本実施形態においては、行方向端部近傍の複数本のダミー用素子領域21、22に形成されるダミー用NANDセルの選択ゲートトランジスタのうち、少なくとも行方向端部において幅が広いダミー用の素子領域21を含む複数本（本例では5 本）のダミー用素子領域21、22に形成される選択ゲートトランジスタは、上部ゲート電極33下のIPD 膜34の一部にゲート間接続用溝35は形成されておらず、上部ゲート電極33と下部ゲート電極32がIPD 膜34により電気的に絶縁されている。そして、残りのダミー用素子領域22に形成される選択ゲートトランジスタは、上部ゲート電極33下のIPD 膜34の一部にゲート間接続用溝35が形成されており、この溝35を通じて上部ゲート電極33と下部ゲート電極32が電気的に接続されている。

上記構成を有するNAND型フラッシュメモリのセルアレイ領域の形成に際しては、半導体基板30の表面にSTI 領域20、24、25等およびゲート絶縁膜31を形成した後、浮遊ゲートおよび下部ゲート電極形成用の不純物がドープされたポリシリコン膜を堆積し、それを異方性エッチング（通常、RIE（Reactive Ion Etching））により加工して列方向に帯状の浮遊ゲート層を形成する。この後、IPD 膜34を堆積し、選択ゲートトランジスタの下部ゲート電極32上のIPD 膜34の一部にゲート間接続用溝35を開口する。この際、本実施形態の構造を実現するためには、ゲート間接続用溝35を設けるために使用するエッチング用マスクの開口部を、ダミー用素子領域21よりもセルアレイ内側にずらす（本例では、図２中に示すようにダミー用素子領域5 本分ずらす）ように従来のマスクレイアウトから変更すればよく、プロセスの変更は殆んど生じない。

そして、制御ゲートおよび上部ゲート電極形成用の不純物がドープされたポリシリコン膜を堆積し、このポリシリコン膜、IPD 膜34、浮遊ゲート層を異方性エッチング（通常、RIE ）により加工する。ポリシリコン膜の上部には、制御ゲートの電気抵抗を低減するためにCoSiやNiSi等のシリサイド膜を堆積しても良い。これにより、行方向にワード線WLi および選択ゲート線SGD 、SGS を形成するとともに、浮遊ゲート32を形成する。この際、行方向端部のSTI 領域20が基板表面から突出している段差部の突出側面に沿って列方向に浮遊ゲート用のポリシリコン膜のエッチング残り36（図２に図示）が発生することがある。具体的には、行方向端部のSTI 領域20の突出側面に沿って、列方向に隣り合う選択ゲートトランジスタの下部ゲート電極とメモリセルトランジスタの浮遊ゲートとの間、および、列方向に隣り合うメモリセルトランジスタの浮遊ゲート相互間にポリシリコン膜のエッチング残り36が発生することがある。これにより列方向に隣り合う下部ゲート電極と浮遊ゲートとが電気的に導通（短絡）する短絡経路が生じる。

しかし、本実施形態の構造によれば、行方向端部のダミー用素子領域21に形成された選択ゲートトランジスタのIPD 膜34にはゲート間接続用溝35が存在しないので、この選択ゲートトランジスタの下部ゲート電極32と上部ゲート電極33との間は導通しない。

したがって、前記したようにセルアレイ行方向端部におけるSTI 領域20の突出側面に沿って浮遊ゲート形成用ポリシリコン膜のエッチング残り36によって短絡経路が存在していても、選択ゲートトランジスタの選択ゲート線に電圧が印加された時に、その選択ゲート線の電圧が、短絡経路を通じてメモリセルトランジスタの浮遊ゲートに転送されることがない。この結果、メモリセルトランジスタのIPD 膜34に高電界がかかることがなく、IPD 膜34やゲート絶縁膜31の破壊を防止でき、良品歩留まりが向上する。

この点について詳細に説明する。いま、NANDセル内の例えばワード線WL2 に対応するメモリセルトランジスタにデータを書き込む場合を仮定する。この際、書き込み対象となるNANDセル内の選択ゲートトランジスタの選択ゲート線SGD を0Vに設定し、他のワード線WL0,WL1,WL3,…に所定の電圧を印加してそれぞれに対応するメモリセルトランジスタをオンさせる。そして、ワード線WL2 には、他のワード線WL0,WL1,WL3,…よりも高い書き込み電圧を印加する。ここで、図２中に示すように行方向端部のダミー用の素子領域21およびその近傍に形成されたダミー用素子領域22における選択ゲートトランジスタは、IPD 膜34にゲート間接続用溝35が形成されていないので、下部ゲート電極32はIPD 膜34により選択ゲート線SGD 、SGS から絶縁されている。セルアレイ行方向端部におけるSTI 領域20の突出側面に沿って浮遊ゲート形成用ポリシリコン膜のエッチング残り36によって短絡経路が存在していても、選択ゲートトランジスタの選択ゲート線SGD の0Vが短絡経路を介してワード線WL2 に対応するメモリセルトランジスタの浮遊ゲートに転送されることがない。したがって、ワード線WL2 に対応するメモリセルトランジスタは、IPD 膜34に高電界が印加されることがなく、IPD 膜34の破壊が起こらない。浮遊ゲート下部のゲート絶縁膜31にも高電界が印加されず、ゲート絶縁膜31の破壊が防止される。結果として、良品歩留まりが向上する。

20、24、25…STI 領域、21、22…ダミー用素子領域、23…素子領域、35…ゲート間コンタクト用ホール、36…エッチング残り。

Claims

半導体基板に形成された素子領域上にゲート絶縁膜を介して電荷蓄積層となる浮遊ゲートを有し、当該浮遊ゲート上にゲート間絶縁膜を介して制御ゲートを有し、前記半導体基板上で直列接続された状態で形成された複数のメモリセルトランジスタと、
前記半導体基板に形成された素子領域上にゲート絶縁膜を介して下部ゲート電極を有し、当該下部ゲート電極上にゲート間絶縁膜を介して上部ゲート電極を有し、当該ゲート間絶縁膜にはゲート間接続用溝が存在し、前記上部ゲート電極と下部ゲート電極とが接続されている選択ゲートトランジスタと、
前記半導体基板上で前記複数のメモリセルトランジスタに前記選択ゲートトランジスタが接続されてなるNAND型メモリセルが複数配列されたセルアレイと、
前記セルアレイ上の行方向に形成され、前記セルアレイにおける同一行のメモリセルトランジスタの制御ゲートに共通接続されたワード線と、
前記セルアレイ上の行方向に形成され、前記セルアレイにおける同一行の選択ゲートトランジスタのゲート電極に共通接続された選択ゲート線と、
前記セルアレイ上の列方向に形成され、前記セルアレイセルにおける同一列の選択トランジスタのドレインに共通接続されたビット線と、
前記セルアレイの行方向端部で前記半導体基板に形成された第１の幅を有する第１のダミー用素子領域と、
前記セルアレイの行方向端で前記半導体基板に列方向に形成されたセルアレイ端STI 領域と、
前記ワード線と第１のダミー用素子領域とが交差する位置で前記半導体基板上にゲート絶縁膜を介して浮遊ゲートを有し、当該浮遊ゲート上にゲート間絶縁膜を介して制御ゲートを有する第１のダミー用メモリセルトランジスタと、
前記選択ゲート線と第１のダミー用素子領域とが交差する位置で前記半導体基板上にゲート絶縁膜を介して下部ゲート電極を有し、当該下部ゲート電極上に上部ゲート電極を有する第１のダミー用選択ゲートトランジスタと、
前記セルアレイの行方向端部付近で前記第１のダミー用素子領域の前記セルアレイ側に隣接して前記半導体基板に列方向に形成され、前記第１の幅よりも狭い第２の幅を有する複数列の第２のダミー用素子領域と、
前記複数列の第２のダミー用素子領域の行方向に隣り合う素子領域間で前記半導体基板に形成され、前記セルアレイ端STI 領域よりも狭い幅を有するSTI 領域と、
前記選択ゲート線と第２のダミー用素子領域とが交差する位置で前記半導体基板上にゲート絶縁膜を介して下部ゲート電極を有し、この下部ゲート電極上にゲート間絶縁膜を介して上部ゲート電極を有する第２のダミー用選択ゲートトランジスタとを具備し、
前記複数列の第２のダミー用素子領域のうちで少なくとも前記第１のダミー用素子領域に近い側の一部のダミー用素子領域に形成された第２のダミー用選択ゲートトランジスタは、前記下部ゲート電極と前記上部ゲート電極とがゲート間絶縁膜によって電気的に絶縁されていることを特徴とする不揮発性半導体記憶装置。
前記第１のダミー用選択ゲートトランジスタは、前記下部ゲート電極と前記上部ゲート電極との間にゲート間絶縁膜をさらに有し、
前記第１のダミー用選択ゲートトランジスタは前記下部ゲート電極と前記上部ゲート電極とが前記ゲート間絶縁膜によって電気的に絶縁されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記セルアレイ端STI 領域の突出側面に沿って前記NANDセルの浮遊ゲート形成用ポリシリコン膜のエッチング残りが存在し、列方向に隣り合うダミー用の選択ゲートトランジスタの下部ゲート電極とメモリセルトランジスタの浮遊ゲートとの間、および、列方向に隣り合うダミー用のメモリセルトランジスタの浮遊ゲート間が短絡していることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
半導体基板に形成された素子領域上にゲート絶縁膜を介して電荷蓄積層となる浮遊ゲートを有し、当該浮遊ゲート上にゲート間絶縁膜を介して制御ゲートを有し、前記半導体基板上で直列接続された状態で形成された複数のメモリセルトランジスタと、
前記半導体基板に形成された素子領域上にゲート絶縁膜を介して下部ゲート電極を有し、当該下部ゲート電極上にゲート間絶縁膜を介して上部ゲート電極を有し、当該ゲート間絶縁膜にはゲート間接続用溝が存在し、前記上部ゲート電極と下部ゲート電極とが接続されている選択ゲートトランジスタと、
前記半導体基板上で前記複数のメモリセルトランジスタに前記選択ゲートトランジスタが接続されてなるNAND型メモリセルが複数配列されたセルアレイと、
前記セルアレイ上の行方向に形成され、前記セルアレイにおける同一行のメモリセルトランジスタの制御ゲートに共通接続されたワード線と、
前記セルアレイ上の行方向に形成され、前記セルアレイにおける同一行の選択ゲートトランジスタのゲート電極に共通接続された選択ゲート線と、
前記セルアレイ上の列方向に形成され、前記セルアレイセルにおける同一列の選択トランジスタのドレインに共通接続されたビット線と、
前記セルアレイの行方向端部で前記半導体基板に形成された第１の幅を有する第１のダミー用素子領域と、
前記セルアレイの行方向端で前記半導体基板に列方向に形成されたセルアレイ端STI 領域と、
前記ワード線と第１のダミー用素子領域とが交差する位置で前記半導体基板上にゲート絶縁膜を介して浮遊ゲートを有し、当該浮遊ゲート上にゲート間絶縁膜を介して制御ゲートを有する第１のダミー用メモリセルトランジスタと、
前記選択ゲート線と第１のダミー用素子領域とが交差する位置で前記半導体基板上にゲート絶縁膜を介して下部ゲート電極を有し、当該下部ゲート電極上にゲート間絶縁膜を介して上部ゲート電極を有する第１のダミー用選択ゲートトランジスタと、
前記セルアレイの行方向端部付近で前記第１のダミー用素子領域の前記セルアレイ側に隣接して前記半導体基板に列方向に形成され、前記第１の幅よりも狭い第２の幅を有する複数列の第２のダミー用素子領域と、
前記複数列の第２のダミー用素子領域の行方向に隣り合う素子領域間で前記半導体基板に形成され、前記セルアレイ端STI 領域よりも狭い幅を有するSTI 領域と、
前記ワード線と第２のダミー用素子領域とが交差する位置で前記半導体基板上にゲート絶縁膜を介して浮遊ゲートを有し、当該浮遊ゲート上にゲート間絶縁膜を介して制御ゲートを有する第２のダミー用メモリセルトランジスタと、
前記選択ゲート線と第２のダミー用素子領域とが交差する位置で前記半導体基板上にゲート絶縁膜を介して下部ゲート電極を有し、この下部ゲート電極上にゲート間絶縁膜を介して上部ゲート電極を有する第２のダミー用選択ゲートトランジスタとを具備し、
前記ゲート間接続用溝は、セルアレイから延伸し、前記第２のダミー用選択ゲートトランジスタまで形成されていることを特徴とする不揮発性半導体記憶装置。