KR20100099661A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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KR20100099661A
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가부시끼가이샤 도시바
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Abstract

복수의 NAND 셀은 셀 어레이에 배치된다. 각각의 NAND 셀에서, 한 쌍의 선택 게이트 트랜지스터는 복수의 메모리 셀 트랜지스터에 직렬 접속된다. 게이트간 접속용 트렌치는 선택 게이트 트랜지스터의 적층된 게이트의 층들 사이의 절연막에 형성된다. 적층된 게이트는 서로 전기적으로 접속된다. 셀 어레이의 행 방향의 단부에, STI 영역이 형성되고, 행 방향의 단부에 더미 NAND 셀이 형성된다. 더미 선택 게이트 트랜지스터는 복수의 더미 메모리 셀 트랜지스터에 직렬 접속된다. 더미 선택 게이트 트랜지스터의 적층된 게이트의 층들 사이의 절연막에는 게이트간 접속용 트렌치가 존재하지 않고, 더미 선택 게이트 트랜지스터의 적층된 게이트는 서로 전기적으로 접속되지 않는다.

Description

불휘발성 반도체 기억 장치 {NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 출원은 2009년 3월 3일 출원된 일본 특허 출원 제2009-49367호에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은 불휘발성 반도체 기억 장치, 특히, 각 메모리 셀 트랜지스터가 부유 게이트 및 제어 게이트로 구성되는 적층 게이트 구조를 갖고, 복수의 메모리 셀 트랜지스터에 직렬로 한 쌍의 선택 게이트 트랜지스터를 접속시킴으로써 각각 형성된 NAND형 메모리 셀의 어레이를 포함하는 NAND형 플래시 메모리 및 더미 NAND 셀의 적층 게이트 구조에 관한 것이다.
NAND형 플래시 메모리의 셀 어레이 영역에서는, 복수의 NAND형 메모리 셀(이하, NAND 셀이라 함)이 행렬 형상으로 배열된다. 각 NAND 셀에서, 복수의 불휘발성 메모리 셀 트랜지스터가 직렬로 접속되고, 직렬 접속된 복수의 메모리 셀 트랜지스터의 양단부에 선택 게이트 트랜지스터가 각각 접속된다. 행 방향(row direction)으로 서로 인접하는 NAND 셀 상호간에는, 트렌치 구조의 소자 분리/절연 영역(이하, STI 영역이라 함)이 형성된다. 각 메모리 셀 트랜지스터는 부유 게이트 상에 층들 사이에 개재된 게이트간 절연막(이하, IPD 막이라 함)을 사이에 두고 제어 게이트가 적층되어 있는 적층 게이트 구조를 갖는다.
아라이(Arai) 등의 (US2007/0138575)에는 이하가 기재되어 있다. 즉, 선택 게이트 트랜지스터에 있어서, IPD막에 개구되어 있는 게이트간 접속용 트렌치를 통해서, 하부 게이트 전극(부유 게이트와 같은 층)과 상부 게이트 전극(제어 게이트와 같은 층)이 서로 전기적으로 접속된다.
또한, 미야자끼(MIYAZAKI) 등의 (US2008/03031115)에는 이하의 점이 기재되어 있다. 행 방향으로 NAND형 플래시 메모리의 셀 어레이 영역의 단부의 기판 표면에 폭이 넓은 STI 영역이 형성된다. 이 STI 영역에 인접하여 더미 소자 영역 및 복수의 소자 영역이 순차 배치되고, 더미 소자 영역과 소자 영역 사이, 및 소자 영역들 사이에 폭이 좁은 STI 영역이 배치된다.
또한, 시미즈(Shimizu) 등의 (미국 특허 제6,555,427호)에는 이하의 점이 기재되어 있다. 메모리 셀 트랜지스터의 부유 게이트와 제어 게이트의 커플링비를 증대시키기 위해서, STI 영역의 형성후에, 등방성 또는 이방성 에칭에 의해 STI 영역의 절연막의 상면을 리세스(recess)시켜, 부유 게이트의 측면을 노출시킨다. 셀 어레이 영역 이외의 영역은 에칭의 필요가 없기 때문에, 이 공정 시에 포토레지스트 코팅에 의해 덮인다. 포토레지스트 코팅의 경계는, 폭이 넓은 STI 영역의 셀 어레이측에 인접한 더미 소자 영역에 배치된다. STI 영역의 형성시에, 소자 영역 상에는 패드 질화막이 퇴적된다. 패드 질화막과 STI 영역의 절연막의 표면은 평탄화된다. 그 후에 패드 질화막이 박리된다. 이 결과, 상기의 에칭 공정을 거친 후에도, 폭이 넓은 STI 영역은, 인접하는 더미 소자 영역의 기판 표면으로부터 돌출한다. 선택 게이트 트랜지스터의 상부 게이트 전극과 하부 게이트 전극 사이의 IPD막에 개구되어 있는 게이트간 접속용 트렌치는, 폭이 넓은 STI 영역에 인접한 더미 소자 영역의 위치까지 연장된다.
상술한 NAND형 플래시 메모리의 셀 어레이 영역을 형성할 때, 종래의 마스크 레이아웃을 사용하면, 셀 어레이 영역의 행 방향의 단부에 위치하는 폭이 넓은 STI 영역의 일부에, 기판 표면으로부터 돌출한 단차부의 돌출측 면을 따라 열 방향(column direction)으로 몇몇 경우에 부유 게이트용의 폴리실리콘막의 에칭 잔류물이 발생한다. 이 결과, 폭이 넓은 STI 영역에 따라, 열 방향에 서로 인접한 부유 게이트를 전기적으로 접속하는 단락 경로가 발생한다. 그 후, 선택 게이트 트랜지스터에 접속된 선택 게이트선에 전압이 인가되었을 때에, 그 전압은 단락 경로를 통해서 메모리 셀 트랜지스터의 각 부유 게이트에 인가된다. 이 결과, 다음과 같은 문제가 발생한다. 즉, 메모리 셀 트랜지스터의 IPD막에 고전계가 인가되고, IPD막의 파괴가 일어나고, 또한 게이트 절연막에도 고전계가 가해져, 게이트 절연막의 파괴가 발생한다. 이러한 상황을 개선하는 것이 요구된다.
본 발명의 태양에 따르면,
반도체 기판과;
부유 게이트 및 제어 게이트를 각각 포함하는 복수의 메모리 셀 트랜지스터-상기 부유 게이트는 상기 반도체 기판 상에 형성된 소자 영역 상에 게이트 절연막을 개재해서 형성되고 전하 축적층으로 기능하고, 상기 제어 게이트는 상기 부유 게이트 상에 게이트간 절연막을 개재해서 형성되고, 상기 트랜지스터는 상기 반도체 기판 상에 열 방향으로 직렬로 접속됨-와;
하부 게이트 전극 및 상부 게이트 전극을 포함하는 선택 게이트 트랜지스터-상기 하부 게이트 전극은 상기 반도체 기판 상에 형성된 소자 영역 상에 게이트 절연막을 개재해서 형성되고, 상기 상부 게이트 전극은 상기 하부 게이트 전극 상에 게이트간 절연막을 개재해서 형성되고, 상기 선택 게이트 트랜지스터는 게이트간 절연막에 존재하는 게이트간 접속용 트렌치를 더 포함하고, 상기 상부 게이트 전극과 하부 게이트 전극은 게이트간 접속용 트렌치를 통해서 서로 전기적으로 접속됨-와;
상기 반도체 기판 상의 상기 복수의 메모리 셀 트랜지스터에 각각의 상기 선택 게이트 트랜지스터가 접속된 NAND형 메모리 셀이 복수 배열된 셀 어레이와;
상기 셀 어레이 내에서 행 방향으로 신장하도록 형성된 복수의 워드선-각각의 상기 워드선은 상기 셀 어레이 내의 동일 행의 메모리 셀 트랜지스터의 제어 게이트에 공통 접속됨-과;
상기 셀 어레이 내에서 행 방향으로 신장하도록 형성되고 상기 선택 게이트 트랜지스터의 게이트 전극에 공통 접속된 선택 게이트선과;
상기 셀 어레이의 행 방향의 단부에 위치하고, 상기 반도체 기판 상에 형성되며, 제1 폭을 갖는 제1 더미 소자 영역과;
상기 셀 어레이의 행 방향의 단부에 위치하고, 열 방향으로 신장하도록 상기 반도체 기판 상의 셀 어레이와 대향측 상의 상기 제1 더미 소자 영역에 인접하게 형성된 제1 STI 영역과;
상기 복수의 워드선과 상기 제1 더미 소자 영역이 서로 교차하는 위치에 배치된 복수의 제1 더미 메모리 셀 트랜지스터-각각의 상기 제1 더미 메모리 셀 트랜지스터는 상기 반도체 기판 상에 게이트 절연막을 개재한 채 부유 게이트를 포함하고 상기 부유 게이트 상에 게이트간 절연막을 개재한 채 제어 게이트를 포함함-와;
상기 선택 게이트선과 상기 제1 더미 소자 영역이 서로 교차하는 위치에 배치되고, 상기 반도체 기판 상에 게이트 절연막을 개재한 채 하부 게이트 전극을 포함하고, 상기 하부 게이트 전극 상에 게이트간 절연막을 개재한 채 상부 게이트 전극을 포함하는 제1 더미 선택 게이트 트랜지스터
를 포함하고,
상기 제1 더미 선택 게이트 트랜지스터의 상기 하부 게이트 전극과 상부 게이트 전극은 상기 게이트간 절연막에 의해 서로 전기적으로 절연된, 불휘발성 반도체 기억 장치가 제공된다.
본원 발명에 따르면, 워드선에 대응하는 메모리 셀 트랜지스터에는 IPD막에 고전계가 인가되지 않고, IPD막의 파괴는 발생하지 않고, 또한 부유 게이트 하부의 게이트 절연막에도 고전계가 인가되지 않아서, 게이트 절연막의 파괴가 방지되므로, 양품 수율이 향상되는 효과를 제공한다.
도 1은 본 발명의 실시예에 따른 NAND형 플래시 메모리의 칩 전체의 패턴 레이아웃을 도시하는 평면도.
도 2는 도 1의 셀 어레이의 행 방향의 단부 부근에 있어서의 패턴 레이아웃을 도시하는 평면도.
도 3은 도 2의 선택 게이트선에 따른 구조를 도시하는 단면도.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 이 설명에서, 모든 도면에 걸쳐 공통되는 부분에는 공통되는 참조 번호를 부여한다.
도 1은 본 발명의 실시예에 따른 NAND형 플래시 메모리의 칩 전체의 패턴 레이아웃을 도시하는 평면도다. 참조 번호 10은 메모리 칩, 각각의 참조 번호 11에서 11은 각각 셀 어레이 영역, 각각의 참조 번호 11a에서 11a는 각각 셀 어레이 영역의 행 방향 단부 영역, 각각의 참조 번호 12에서 12는 각각 감지 증폭기 영역, 각각의 참조 번호 13에서 13은 각각 로우 디코더 영역, 참조 번호 14는 주변 회로 영역이다. 각 셀 어레이 영역(11) 내에는 복수의 NAND 셀이 행렬 형상으로 배열된다. 각 NAND 셀은, 복수의 불휘발성 메모리 셀 트랜지스터가 직렬로 접속된 메모리 셀 트랜지스터 열과, 이 메모리 셀 트랜지스터 열의 양단부에 각각 접속되어 있는 선택 게이트 트랜지스터를 갖는다.
도 2는 도 1의 1개의 셀 어레이 영역(11)의 행 방향 단부 영역(11a)의 부근에 있어서의 패턴 레이아웃을 도시하는 평면도다. 또한, 도 3은 도 2의 제1 선택 게이트선(SGD) 상의 III-III 선을 따르는 단면도다. 셀 어레이 영역의 행 방향 단부 영역에 있어서, 기판 표면에는, 폭이 넓은 STI 영역(20), 폭이 넓은 더미 소자 영역(21), 폭이 좁은 복수의 더미 소자 영역(22)이 각각 열 방향으로 신장하도록 배열되는 방식으로 형성된다. 복수의 더미 소자 영역(22)보다도 셀 어레이의 내측에 더 근접하게 복수의 소자 영역(23)은 이 영역(23)이 각각 열 방향으로 신장하는 방식으로 배열해서 형성된다. 더미 소자 영역(21, 22) 사이 및 복수의 더미 소자 영역(22) 상호간에는 폭이 좁은 STI 영역(24)이 형성된다. 서로 인접한 소자 영역(23) 상호간에는 각각 폭이 좁은 복수의 STI 영역(25)이 형성된다. 더미 소자 영역(21, 22) 및 소자 영역(23)이 신장하는 방향과 교차하는 방향(셀 어레이 영역의 행 방향)에, 제1 선택 게이트선(SGD) 및 제2 선택 게이트선(SGS)이 연장해서 형성된다.
도 3은, 셀 어레이 영역의 행 방향 단부 부근의 단면 구조를 도시한다. 여기서, 참조 번호 30은 실리콘 기판(웰 영역을 포함), 31은 게이트 절연막, 32는 NAND 셀 또는 더미 NAND 셀의 선택 게이트 트랜지스터의 하부 게이트 전극을 나타낸다. 참조 번호 33은 NAND 셀 또는 더미 NAND 셀의 선택 게이트 트랜지스터의 상부 게이트 전극이며, 상부 게이트 전극은 제1 선택 게이트선(SGD)에 접속된다. 참조 번호 34는 선택 게이트 트랜지스터의 하부 게이트 전극과 상부 게이트 전극 사이의 절연막(IPD막)을 나타낸다. 참조 번호 35는 IPD막(34)의 일부에 형성된 게이트간 접속용 트렌치를 나타낸다.
도 2에 나타낸 바와 같이, 셀 어레이 영역의 행 방향으로는, NAND 셀의 메모리 셀 트랜지스터의 제어 게이트에 접속되는 워드선(WLi)(=WLO, WL1,…), 선택 게이트 트랜지스터의 선택 게이트에 접속되는 선택 게이트선(SGD, SGS) 및 NAND 셀의 일단부측에 접속되는 소스선(도시하지 않음)이 형성된다. 셀 어레이 영역의 열 방향에는, NAND 셀의 타단부측에 접속되는 비트선(도시하지 않음)이 형성된다.
소자 영역(23)에 형성된 NAND 셀 및 더미 소자 영역(21, 22)에 각각 형성된 더미 NAND 셀에서, 복수의 메모리 셀 트랜지스터에서, 열 방향으로 서로 인접한 트랜지스터는 한쪽의 소스 영역과 다른 쪽의 드레인 영역을 서로 공유하고, 메모리 셀 트랜지스터 열의 일단부측의 드레인 영역은 제1 선택 게이트 트랜지스터의 소스 영역에 접속되고, 메모리 셀 트랜지스터 열의 타단부측의 소스 영역은 제2 선택 게이트 트랜지스터의 드레인 영역에 접속된다.
각각의 NAND 셀의 메모리 셀 트랜지스터는, 워드선(WLi)과 소자 영역(23)의 교차 영역부에 형성된다. NAND 셀의 각 선택 게이트 트랜지스터는, 선택 게이트선(SGD, SGS)과 소자 영역(23)의 교차 영역부에 형성된다.
더미 NAND 셀의 메모리 셀 트랜지스터는, 워드선(WLi)과 더미 소자 영역(21, 22)의 교차 영역부에 형성된다. 더미 NAND 셀의 각 선택 게이트 트랜지스터는, 선택 게이트선(SGD, SGS)과 더미 소자 영역(21, 22)의 교차 영역부에 형성된다. 동일 행에 있는 메모리 셀 트랜지스터의 제어 게이트는 워드선(WLi)의 임의 부분에 공통 접속된다. 동일 행에 있는 제1 선택 게이트 트랜지스터의 선택 게이트는 제1 선택 게이트선(SGD)에 공통 접속된다. 동일 행에 있는 제2 선택 게이트 트랜지스터의 선택 게이트는 제2 선택 게이트선(SGS)에 공통 접속된다.
또한, 동일 열에 있는 NAND 셀은, 일단부측의 제1 선택 게이트 트랜지스터의 드레인 영역이 같은 비트선에 공통 접속되고, 타단부측의 제2 선택 게이트 트랜지스터의 소스 영역이 소스선에 공통 접속된다.
NAND 셀의 메모리 셀 트랜지스터는, 워드선(WLi)과 소자 영역(23)의 교차 영역부에서 게이트 절연막을 사이에 두고 실리콘 기판 상에 전하 축적층이 되는 부유 게이트가 형성되고, 이 부유 게이트 상에 IPD막을 사이에 두고 제어 게이트가 형성된다. 더미 NAND 셀의 메모리 셀 트랜지스터는, 워드선(WLi)과 더미 소자 영역(21, 22)의 교차 영역부에서 게이트 절연막을 사이에 두고 실리콘 기판 상에 전하 축적층이 되는 부유 게이트가 형성되고, IPD막을 사이에 두고 이 부유 게이트 상에 제어 게이트가 형성된다. 이들의 메모리 셀 트랜지스터는, IPD막을 사이에 두고 제어 게이트 아래로 부유 게이트가 형성되고, 제어 게이트와 부유 게이트는 IPD막(34)에 의해 서로 절연된다.
한편, 도 3에 나타낸 바와 같이, NAND 셀의 선택 게이트 트랜지스터에 있어서는, 선택 게이트선(SGD, SGS)과 소자 영역(23)의 교차 영역부에서 게이트 절연막(31)을 사이에 두고 실리콘 기판(30) 상에 하부 게이트 전극(32)이 형성되고, IPD막(34)을 사이에 두고 이 하부 게이트 전극(32) 상에 상부 게이트 전극(33)이 형성된다. 하부 게이트 전극(33) 아래의 IPD막(34)의 일부에 게이트간 접속용 트렌치(35)가 형성된다. 이 트렌치(35)를 통해서 상부 게이트 전극(33)과 하부 게이트 전극(32)이 서로 전기적으로 접속된다.
이에 대해, 더미 NAND 셀의 선택 게이트 트랜지스터에 있어서는, 선택 게이트선(SGD, SGS)과 더미 소자 영역(21, 22)의 교차 영역부에서, 게이트 절연막(31)을 사이에 두고 실리콘 기판(30) 상에 하부 게이트 전극(32)이 형성되고, IPD막(34)을 사이에 두고 이 하부 게이트 전극(32) 상에 상부 게이트 전극(33)이 형성된다. 본 실시예에 있어서, 행 방향의 단부 근방의 복수의 더미 소자 영역(21, 22)에 형성되는 더미용 NAND 셀의 선택 게이트 트랜지스터 중, 행 방향의 단부에 있어서 폭이 넓은 더미용의 소자 영역(21)을 포함하는 복수(본 예에서는 5개)의 더미 소자 영역(21, 22)에 형성되는 선택 게이트 트랜지스터에서는, 상부 게이트 전극(33) 아래의 IPD막(34)에 게이트간 접속용 트렌치(35)가 형성되지 않고, 상부 게이트 전극(33)과 하부 게이트 전극(32)이 IPD막(34)에 의해 서로 전기적으로 절연된다. 또한, 남아있는 더미 소자 영역(22)의 각각에 형성되는 선택 게이트 트랜지스터에서는, 상부 게이트 전극(33) 아래의 IPD막(34)의 일부에 게이트간 접속용 트렌치(35)가 형성되고, 이 트렌치(35)를 통해서 상부 게이트 전극(33)과 하부 게이트 전극(32)이 서로 전기적으로 접속된다.
상기 구성을 갖는 NAND형 플래시 메모리의 셀 어레이 영역의 형성 시에는, 반도체 기판(30)의 표면에 STI 영역(20, 24, 25) 및 게이트 절연막(31)이 형성되고 그 후, 부유 게이트 및 하부 게이트 전극 형성용의 불순물이 도핑된 폴리실리콘막이 퇴적되어, 이 폴리실리콘막이 이방성 에칭(통상, 반응성 이온 에칭(RIE))에 의해 가공되어서, 열 방향으로 복수의 부유 게이트층이 형성된다. 이 후, IPD막(34)이 퇴적되어, 선택 게이트 트랜지스터의 하부 게이트 전극(32) 상의 IPD막(34)의 일부에 게이트간 접속용 트렌치(35)가 개구된다. 이때, 본 실시예의 구조를 실현하기 위해서는, 게이트간 접속용 트렌치(35)를 형성하기 위해 사용되는 에칭용 마스크의 개구부가 더미 소자 영역(21)으로부터 셀 어레이의 내측을 향해 시프트된다. 본 실시예에서는, 도 2에 나타낸 바와 같이, 5개의 더미 소자 영역에 대응하는 양만큼 어긋나도록 마스크 레이아웃이 변경된다. 프로세스의 변경은 거의 발생하지 않는다.
또한, 제어 게이트 및 상부 게이트 전극 형성용의 불순물이 도핑된 폴리실리콘막이 퇴적되어, 이 폴리실리콘막, IPD막(34), 부유 게이트층이 이방성 에칭(통상, RIE)에 의해 가공된다. 제어 게이트의 전기 저항을 저감하기 위해서, 폴리실리콘막의 상부에 CoSi, NiSi 등의 실리사이드 막을 퇴적해도 좋다. 이에 의해, 행 방향으로 복수의 워드선(WLi) 및 선택 게이트선(SGD, SGS)이 형성되고, 복수의 부유 게이트(32)가 형성된다. 이 때, 도 2에 나타낸 바와 같이, 셀 어레이 영역의 행 방향의 단부에 위치한 STI 영역(20)의 일부에서, 기판 표면으로부터 돌출한 단차부의 돌출측 면을 따라 열 방향으로 부유 게이트용의 폴리실리콘막의 에칭 잔류물(36)이 몇몇 경우에 발생한다. 구체적으로는, 행 방향의 단부의 STI 영역(20)의 돌출측 면을 따라 열 방향에 인접하는 선택 게이트 트랜지스터의 하부 게이트 전극과 그것에 인접하는 메모리 셀 트랜지스터의 부유 게이트의 사이, 및 열 방향으로 서로 인접하는 2개의 메모리 셀 트랜지스터의 부유 게이트 상호간에, 폴리실리콘막의 에칭 잔류물(36)이 몇몇 경우에 발생한다. 이 에칭 잔류물(36)이 발생하면, 열 방향으로 서로 인접하는 하부 게이트 전극과 복수의 부유 게이트는 서로 전기적으로 단락한다.
그러나, 본 실시예의 구조에 따르면, 행 방향의 단부에 위치하는 더미 소자 영역(21)에 형성된 선택 게이트 트랜지스터의 IPD막(34)에는 게이트간 접속용 트렌치(35)가 존재하지 않는다. 이로 인해, 에칭 잔류물(36)이 발생해도, 선택 게이트 트랜지스터의 하부 게이트 전극(32)과 상부 게이트 전극(33)은 전기적으로 단락하지 않는다.
따라서, 부유 게이트 형성용 폴리실리콘막의 에칭 잔류물(36)에 의해 단락 경로가 존재해도, 선택 게이트 트랜지스터의 선택 게이트선(SGD)에 선택용 전압이 인가되었을 때에, 선택 게이트선(SGD)의 전압은 이 단락 경로를 통해서 메모리 셀 트랜지스터의 부유 게이트에는 인가되지 않는다. 이 결과, 메모리 셀 트랜지스터의 IPD막(34)에 고전계가 가해지지 않고, IPD막(34) 및 게이트 절연막(31)의 파괴를 방지할 수 있고, 양품 수율이 향상한다.
이 점에 대해서 상세하게 설명한다. 지금, NAND 셀 내의 예를 들어 워드선(WL2)에 대응하는 메모리 셀 트랜지스터에 데이터를 기입할 경우를 가정한다. 이때, 기입 대상이 되는 NAND 셀내의 선택 게이트 트랜지스터의 선택 게이트선(SGD)이 OV로 설정되고, 비선택의 워드선(WL0, WL1, WL3,…)에는 소정의 전압이 인가되어 각각 대응하는 메모리 셀 트랜지스터가 온으로 된다. 선택되는 워드선(WL2)에는, 비선택의 워드선(WL0, WL1, WL3,…)보다도 높은 기입 전압이 인가된다. 도 2에 나타낸 바와 같이, 행 방향의 단부에 위치하는 더미 소자 영역(21) 및 그것에 인접하는 몇 개의 더미 소자 영역(22)의 선택 게이트 트랜지스터는, IPD막(34)에 게이트간 접속용 트렌치(35)는 형성되지 않는다. 따라서, 이들 복수의 선택 게이트 트랜지스터의 하부 게이트 전극(32)은, IPD막(34)에 의해 선택 게이트선(SGD, SGS)으로부터 절연된다. 셀 어레이 영역의 행 방향의 단부에 위치하는 STI 영역(20)의 측면을 따라 부유 게이트 형성용 폴리실리콘막의 에칭 잔류물(36)에 의한 단락 경로가 존재하고 있어도, 선택 게이트선(SGD)의 전압 OV가 이 단락 경로를 통해 워드선(WL2)에 대응하는 메모리 셀 트랜지스터의 부유 게이트에 인가되지 않는다. 따라서, 워드선(WL2)에 대응하는 메모리 셀 트랜지스터에는, IPD막(34)에 고전계가 인가되지 않고, IPD막(34)의 파괴는 발생하지 않는다. 또한, 부유 게이트 하부의 게이트 절연막(31)에도 고전계가 인가되지 않고, 게이트 절연막(31)의 파괴가 방지된다. 결과적으로, 양품 수율이 향상한다.
10 : 메모리 칩
11 : 셀 어레이 영역
11a : 행 방향 단부 영역
14 : 주변 회로 영역
20 : STI 영역

Claims (8)

  1. 불휘발성 반도체 기억 장치로서,
    반도체 기판과;
    부유 게이트 및 제어 게이트를 각각 포함하는 복수의 메모리 셀 트랜지스터-상기 부유 게이트는 상기 반도체 기판 상에 형성된 소자 영역 상에 게이트 절연막을 개재해서 형성되고 전하 축적층으로 기능하고, 상기 제어 게이트는 상기 부유 게이트 상에 게이트간 절연막을 개재해서 형성되고, 상기 트랜지스터는 상기 반도체 기판 상에 열 방향으로 직렬로 접속됨-와;
    하부 게이트 전극 및 상부 게이트 전극을 포함하는 선택 게이트 트랜지스터-상기 하부 게이트 전극은 상기 반도체 기판 상에 형성된 소자 영역 상에 게이트 절연막을 개재해서 형성되고, 상기 상부 게이트 전극은 상기 하부 게이트 전극 상에 게이트간 절연막을 개재해서 형성되고, 상기 선택 게이트 트랜지스터는 게이트간 절연막에 존재하는 게이트간 접속용 트렌치를 더 포함하고, 상기 상부 게이트 전극과 하부 게이트 전극은 게이트간 접속용 트렌치를 통해서 서로 전기적으로 접속됨-와;
    상기 반도체 기판 상의 상기 복수의 메모리 셀 트랜지스터에 각각의 상기 선택 게이트 트랜지스터가 접속된 NAND형 메모리 셀이 복수 배열된 셀 어레이와;
    상기 셀 어레이 내에서 행 방향으로 신장하도록 형성된 복수의 워드선-각각의 상기 워드선은 상기 셀 어레이 내의 동일 행의 메모리 셀 트랜지스터의 제어 게이트에 공통 접속됨-과;
    상기 셀 어레이 내에서 행 방향으로 신장하도록 형성되고 상기 선택 게이트 트랜지스터의 게이트 전극에 공통 접속된 선택 게이트선과;
    상기 셀 어레이의 행 방향의 단부에 위치하고, 상기 반도체 기판 상에 형성되며, 제1 폭을 갖는 제1 더미 소자 영역과;
    상기 셀 어레이의 행 방향의 단부에 위치하고, 열 방향으로 신장하도록 상기 반도체 기판 상의 셀 어레이와 대향측 상의 상기 제1 더미 소자 영역에 인접하게 형성된 제1 STI 영역과;
    상기 복수의 워드선과 상기 제1 더미 소자 영역이 서로 교차하는 위치에 배치된 복수의 제1 더미 메모리 셀 트랜지스터-각각의 상기 제1 더미 메모리 셀 트랜지스터는 상기 반도체 기판 상에 게이트 절연막을 개재한 채 부유 게이트를 포함하고 상기 부유 게이트 상에 게이트간 절연막을 개재한 채 제어 게이트를 포함함-와;
    상기 선택 게이트선과 상기 제1 더미 소자 영역이 서로 교차하는 위치에 배치되고, 상기 반도체 기판 상에 게이트 절연막을 개재한 채 하부 게이트 전극을 포함하고, 상기 하부 게이트 전극 상에 게이트간 절연막을 개재한 채 상부 게이트 전극을 포함하는 제1 더미 선택 게이트 트랜지스터
    를 포함하고,
    상기 제1 더미 선택 게이트 트랜지스터의 상기 하부 게이트 전극과 상부 게이트 전극은 상기 게이트간 절연막에 의해 서로 전기적으로 절연된, 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 폭은 상기 셀 어레이 내의 행 방향으로 평행한 길이인, 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 셀 어레이의 행 방향의 단부에 위치하고, 상기 제1 더미 소자 영역과 상기 셀 어레이 사이에 형성된 복수의 제2 더미 소자 영역-상기 복수의 제2 더미 소자 영역은 열 방향으로 신장하도록 상기 반도체 기판 상에 형성되고, 그 각각은 상기 제1 폭보다도 좁은 제2 폭을 가짐-과;
    상기 제1 더미 소자 영역과 상기 제1 더미 소자 영역 다음의 제2 더미 소자 영역 사이와, 상기 복수의 제2 더미 소자 영역의 상호간에 형성된 복수의 제2 STI 영역-상기 복수의 제2 STI 영역은 상기 반도체 기판 상에 열 방향으로 신장하도록 형성되고, 그 각각은 상기 제1 STI 영역보다도 좁은 폭을 가짐-과;
    상기 선택 게이트선과 상기 복수의 제2 더미 소자 영역이 서로 교차하는 위치에 배치된 복수의 제2 더미 선택 게이트 트랜지스터-상기 제2 더미 선택 게이트 트랜지스터 각각은 상기 반도체 기판 상에 게이트 절연막을 개재한 채 하부 게이트 전극을 포함하고 이 하부 게이트 전극상에 게이트간 절연막을 개재한 채 상부 게이트 전극을 포함함-를 더 포함하고,
    상기 제1 더미 소자 영역에 가까운 상기 복수의 제2 더미 소자 영역 중 일부에 형성된 각각의 제2 더미 선택 게이트 트랜지스터에서, 상기 하부 게이트 전극과 상기 상부 게이트 전극은 상기 게이트간 절연막에 의해 서로 전기적으로 절연된, 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서, 상기 제2 폭은 상기 셀 어레이 내의 행 방향으로 평행한 길이인, 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서, 상기 제1 STI 영역의 측면을 따르는 상기 제1 더미 소자 영역에 상기 제1 더미 선택 게이트 트랜지스터의 하부 게이트 전극 및 상기 복수의 제1 더미 메모리 셀 트랜지스터 각각의 부유 게이트를 구성하기 위한 폴리실리콘막의 일부가 존재하고, 상기 폴리실리콘막의 일부를 통해 상기 제1 더미 선택 게이트 트랜지스터의 하부 게이트 전극 및 상기 복수의 제1 더미 메모리 셀 트랜지스터 각각의 부유 게이트는 전기적으로 단락된, 불휘발성 반도체 기억 장치.
  6. 불휘발성 반도체 기억 장치로서,
    반도체 기판과;
    부유 게이트 및 제어 게이트를 각각 포함하는 복수의 메모리 셀 트랜지스터-상기 부유 게이트는 상기 반도체 기판 상에 형성된 소자 영역 상에 게이트 절연막을 개재해서 형성되고 전하 축적층으로 기능하고, 상기 제어 게이트는 상기 부유 게이트 상에 게이트간 절연막을 개재해서 형성되고, 상기 트랜지스터는 상기 반도체 기판 상에 열 방향으로 직렬로 접속됨-와;
    하부 게이트 전극 및 상부 게이트 전극을 포함하는 선택 게이트 트랜지스터-상기 하부 게이트 전극은 상기 반도체 기판 상에 형성된 소자 영역 상에 게이트 절연막을 개재해서 형성되고, 상기 상부 게이트 전극은 상기 하부 게이트 전극 상에 게이트간 절연막을 개재해서 형성되고, 상기 선택 게이트 트랜지스터는 게이트간 절연막에 존재하는 게이트간 접속용 트렌치를 더 포함하고, 상기 상부 게이트 전극과 하부 게이트 전극은 게이트간 접속용 트렌치를 통해서 서로 전기적으로 접속됨-와;
    상기 반도체 기판 상의 상기 복수의 메모리 셀 트랜지스터에 각각의 상기 선택 게이트 트랜지스터가 접속된 NAND형 메모리 셀이 복수 배열된 셀 어레이와;
    상기 셀 어레이 내에서 행 방향으로 신장하도록 형성된 복수의 워드선-각각의 상기 워드선은 상기 셀 어레이 내의 동일 행의 메모리 셀 트랜지스터의 제어 게이트에 공통 접속됨-과;
    상기 셀 어레이 내에서 행 방향으로 신장하도록 형성되고 상기 선택 게이트 트랜지스터의 게이트 전극에 공통 접속된 선택 게이트선과;
    상기 셀 어레이의 행 방향의 단부에 위치하고, 상기 반도체 기판 상에 형성된 더미 소자 영역과;
    상기 셀 어레이의 행 방향의 단부에 위치하고, 열 방향으로 신장하도록 상기 반도체 기판 상의 셀 어레이와 대향측 상의 상기 더미 소자 영역에 인접하게 형성된 제1 STI 영역과;
    상기 복수의 워드선과 상기 더미 소자 영역이 서로 교차하는 위치에 배치된 복수의 더미 메모리 셀 트랜지스터-각각의 상기 더미 메모리 셀 트랜지스터는 상기 반도체 기판 상에 게이트 절연막을 개재한 채 부유 게이트를 포함하고 상기 부유 게이트 상에 게이트간 절연막을 개재한 채 제어 게이트를 포함함-와;
    상기 선택 게이트선과 상기 더미 소자 영역이 서로 교차하는 위치에 배치되고, 상기 반도체 기판 상에 게이트 절연막을 개재한 채 하부 게이트 전극을 포함하고, 상기 하부 게이트 전극 상에 게이트간 절연막을 개재한 채 상부 게이트 전극을 포함하는 더미 선택 게이트 트랜지스터를 포함하고,
    상기 게이트간 접속용 트렌치는 상기 셀 어레이로부터 상기 셀 어레이측 상의 상기 더미 소자 영역에 인접한 제2 STI 영역 위의 부분까지 신장하도록 형성된, 불휘발성 반도체 기억 장치.
  7. 불휘발성 반도체 기억 장치로서,
    반도체 기판과;
    부유 게이트 및 제어 게이트를 각각 포함하는 복수의 메모리 셀 트랜지스터-상기 부유 게이트는 상기 반도체 기판 상에 형성된 소자 영역 상에 게이트 절연막을 개재해서 형성되고 전하 축적층으로 기능하고, 상기 제어 게이트는 상기 부유 게이트 상에 게이트간 절연막을 개재해서 형성되고, 상기 트랜지스터는 상기 반도체 기판 상에 열 방향으로 직렬로 접속됨-와;
    하부 게이트 전극 및 상부 게이트 전극을 포함하는 선택 게이트 트랜지스터-상기 하부 게이트 전극은 상기 반도체 기판 상에 형성된 소자 영역 상에 게이트 절연막을 개재해서 형성되고, 상기 상부 게이트 전극은 상기 하부 게이트 전극 상에 게이트간 절연막을 개재해서 형성되고, 상기 선택 게이트 트랜지스터는 게이트간 절연막에 존재하는 게이트간 접속용 트렌치를 더 포함하고, 상기 상부 게이트 전극과 하부 게이트 전극은 게이트간 접속용 트렌치를 통해서 서로 전기적으로 접속됨-와;
    상기 반도체 기판 상의 상기 복수의 메모리 셀 트랜지스터에 각각의 상기 선택 게이트 트랜지스터가 접속된 NAND형 메모리 셀이 복수 배열된 셀 어레이와;
    상기 셀 어레이 내에서 행 방향으로 신장하도록 형성된 복수의 워드선-각각의 상기 워드선은 상기 셀 어레이 내의 동일 행의 메모리 셀 트랜지스터의 제어 게이트에 공통 접속됨-과;
    상기 셀 어레이 내에서 행 방향으로 신장하도록 형성되고 상기 선택 게이트 트랜지스터의 게이트 전극에 공통 접속된 선택 게이트선과;
    상기 셀 어레이의 행 방향의 단부에 위치하고, 상기 반도체 기판 상에 형성되며, 제1 폭을 갖는 제1 더미 소자 영역과;
    상기 셀 어레이의 행 방향의 단부에 위치하고, 열 방향으로 신장하도록 상기 반도체 기판 상의 셀 어레이와 대향측 상의 상기 제1 더미 소자 영역에 인접하게 형성된 제1 STI 영역과;
    상기 복수의 워드선과 상기 제1 더미 소자 영역이 서로 교차하는 위치에 배치된 복수의 제1 더미 메모리 셀 트랜지스터-상기 제1 더미 메모리 셀 트랜지스터 각각은 상기 반도체 기판 상에 게이트 절연막을 개재한 채 부유 게이트를 포함하고 상기 부유 게이트 상에 게이트간 절연막을 개재한 채 제어 게이트를 포함함-와;
    상기 선택 게이트선과 상기 제1 더미 소자 영역이 서로 교차하는 위치에 배치되고, 상기 반도체 기판 상에 게이트 절연막을 개재한 채 하부 게이트 전극을 포함하고, 상기 하부 게이트 전극 상에 게이트간 절연막을 개재한 채 상부 게이트 전극을 포함하는 제1 더미 선택 게이트 트랜지스터와;
    상기 셀 어레이의 행 방향의 단부에 위치하고, 상기 제1 더미 소자 영역과 상기 셀 어레이 사이에 형성되고, 제2 더미 소자 영역이 열 방향으로 신장하도록 배치되게 상기 반도체 기판 상에 형성되고, 각각이 상기 제1 폭보다도 좁은 제2 폭을 갖는 복수의 제2 더미 소자 영역과;
    상기 제1 더미 소자 영역과 상기 제1 더미 소자 영역 다음의 제2 더미 소자 영역 사이와, 상기 복수의 제2 더미 소자 영역의 상호간에 형성되고, 상기 반도체 기판 상에 열 방향으로 신장하도록 형성되고, 각각이 상기 제1 STI 영역보다도 좁은 폭을 갖는 복수의 제2 STI 영역과;
    상기 복수의 워드선과 상기 복수의 제2 더미 소자 영역이 서로 교차하는 위치에 배치된 복수의 제2 더미 메모리 셀 트랜지스터-상기 제2 더미 메모리 셀 트랜지스터 각각은 상기 반도체 기판 상에 게이트 절연막을 개재한 채 부유 게이트를 포함하고, 상기 부유 게이트 상에 게이트간 절연막을 개재한 채 제어 게이트를 포함함-와;
    상기 선택 게이트선과 상기 복수의 제2 더미 소자 영역이 서로 교차하는 위치에 배치된 복수의 제2 더미 선택 게이트 트랜지스터-상기 제2 더미 선택 게이트 트랜지스터 각각은 상기 반도체 기판 상에 게이트 절연막을 개재한 채 하부 게이트 전극을 포함하고, 상기 하부 게이트 전극 상에 게이트간 절연막을 개재한 채 상부 게이트 전극을 포함함-를 포함하고,
    상기 게이트간 접속용 트렌치는 셀 어레이로부터 신장하고 상기 복수의 제2 더미 선택 게이트 트랜지스터의 일부의 위치에 도달하도록 형성된, 불휘발성 반도체 기억 장치.
  8. 제7항에 있어서, 상기 제1 및 제2 폭 각각은 상기 셀 어레이의 행 방향으로 평행한 길이인, 불휘발성 반도체 기억 장치.





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