CN113097211A - 非挥发性存储元件及其制造方法 - Google Patents

非挥发性存储元件及其制造方法 Download PDF

Info

Publication number
CN113097211A
CN113097211A CN202010022120.7A CN202010022120A CN113097211A CN 113097211 A CN113097211 A CN 113097211A CN 202010022120 A CN202010022120 A CN 202010022120A CN 113097211 A CN113097211 A CN 113097211A
Authority
CN
China
Prior art keywords
line
gate
layer
substrate
trench isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010022120.7A
Other languages
English (en)
Inventor
王佳文
陈建宏
黄嘉晖
薛仁扬
周怜秀
徐治旸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN202010022120.7A priority Critical patent/CN113097211A/zh
Priority to US16/793,930 priority patent/US11532716B2/en
Publication of CN113097211A publication Critical patent/CN113097211A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明公开一种非挥发性存储元件及其制造方法。非挥发性存储元件包括基板。多个浅沟槽隔离线设置在所述基板上延伸于第一方向。存储栅极结构设置在所述基板上，且在所述多个浅沟槽隔离线的相邻二个之间。沟槽线设置在所述基板中，延伸于与所述第一方向相交的第二方向，其中所述沟槽线也跨过所述多个浅沟槽隔离线的顶部。导电线设置在所述沟槽线中当作选择线与所述存储栅极结构耦合。

Description

非挥发性存储元件及其制造方法
技术领域
本发明涉及一种半导体制造技术，且特别是涉及非挥发性存储元件及其制造方法。
背景技术
非挥发性存储元件是很普遍的存储元件，可以用来存储数据。然而因应维持小体积但是有大存储容量的需求，非挥发性存储元件的结构设计也持续在研发。
对于非挥发性存储元件的结构，例如是闪存，其一种设计会包含抹除栅极(erasing gate,EG)线与选择线(selection line，SL)，其中抹除栅极是两个存储单元共享。对于一般的设计，浅沟槽隔离(shallow trench isolation,STI)结构对应相邻的两条控制栅极(control gate,CG)线是切断，而抹除栅极线在切断的浅沟槽隔离结构之间。
当后续形成控制栅极线时，如果因为对准的移位而覆盖在浅沟槽隔离结构的侧壁时，在定义控制栅极线的蚀刻工艺可能会在浅沟槽隔离结构的侧壁上残留。此在侧壁上由控制栅极线所残留的导电物质，可能造成在控制栅极线的方向上的相邻存储单元之间，其在浮置栅极之间因侧壁上残留产生不当桥接，因此造成产品缺陷。
如何设计非挥发性存储元件的结构，以至少可以减少浮置栅极的不当桥接，是产品研发所需要考虑。
发明内容
本发明提出非挥发性存储元件及其制造方法，通过选择线的形成，可以有效排除在浮置栅极侧壁的残留物，减少不当桥接的可能。
在一实施例，本发明提出一种非挥发性存储元件。非挥发性存储元件包括基板。多个浅沟槽隔离线设置在所述基板上延伸于第一方向。存储栅极结构设置在所述基板上，且在所述多个浅沟槽隔离线的相邻二个之间。沟槽线设置在所述基板中，延伸于与所述第一方向相交的第二方向，其中所述沟槽线也跨过所述多个浅沟槽隔离线的顶部。导电线设置在所述基板中当作选择线与所述存储栅极结构耦接。
在一实施例，对于所述的非挥发性存储元件，所述多个浅沟槽隔离线高于所述基板表面，其中所述存储栅极结构包括栅极绝缘层，在所述基板上。浮置栅极层设置在所述栅极绝缘层上且在所述多个浅沟槽隔离线的所述相邻二个之间。介电层设置在所述浮置栅极层上。控制栅极线设置在所述浮置栅极层上，且延伸在所述第二方向。盖帽层设置在所述控制栅极在线。第一绝缘层至少设置在所述浮置栅极层、所述控制栅极线及所述盖帽层的侧壁上。
在一实施例，对于所述的非挥发性存储元件，所述介电层包含氧化物/氮化物/氧化物结构。
在一实施例，对于所述的非挥发性存储元件，所述控制栅极线跨过所述多个浅沟槽隔离线，以连接到多个存储单元。
在一实施例，对于所述的非挥发性存储元件，其还包括第二绝缘层，设置在所述基板上且覆盖在所述导电在线。抹除栅极线设置在所述导电在线，邻接(abutting)于所述存储栅极结构。
在一实施例，对于所述的非挥发性存储元件，所述抹除栅极线是沿着所述第二方向延伸且在相邻两个所述存储栅极结构之间。
在一实施例，对于所述的非挥发性存储元件，所述浮置栅极层有一部分由所述控制栅极线向外延伸，且是在所述控制栅极线与所述导电线之间。
在一实施例，对于所述的非挥发性存储元件，所述抹除栅极线包含下部相邻于所述控制栅极线与所述盖帽层的侧壁。
在一实施例，对于所述的非挥发性存储元件，所述导电线包含掺杂多晶硅、钨、铜或金属。
在一实施例，对于所述的非挥发性存储元件，其还包括字符线，跨过所述多个浅沟槽隔离线，沿着所述第二方向延伸，且在所述存储栅极结构的一边，与所述导电线相对。
在一实施例，本发明也提供一种制造非挥发性存储元件的方法，包括提供基板。形成多个浅沟槽隔离线在所述基板上延伸于第一方向。形成存储栅极结构在所述基板上，在所述多个浅沟槽隔离线的相邻二个之间。形成沟槽线在所述基板中，延伸于与所述第一方向相交的第二方向，其中所述沟槽线也跨过所述多个浅沟槽隔离线的顶部。形成导电线在所述基板中，当作选择线与所述存储栅极结构耦接。
在一实施例，对于所述的制造非挥发性存储元件的方法，所述多个浅沟槽隔离线高于所述基板表面，其中所形成的所述存储栅极结构包括栅极绝缘层在所述基板上。浮置栅极层设置在所述栅极绝缘层上且在所述多个浅沟槽隔离线的所述相邻二个之间。介电层设置在所述浮置栅极层上。控制栅极线设置在所述浮置栅极层上，且延伸在所述第二方向。盖帽层设置在所述控制栅极在线。第一绝缘层至少设置在所述浮置栅极层、所述控制栅极线及所述盖帽层的侧壁上。
在一实施例，对于所述的制造非挥发性存储元件的方法，所述介电层包含氧化物/氮化物/氧化物结构。
在一实施例，对于所述的制造非挥发性存储元件的方法，所形成的所述控制栅极线，跨过所述多个浅沟槽隔离线，以连接到对应每一个该浮置栅极层的多个存储单元。
在一实施例，对于所述的制造非挥发性存储元件的方法，其特征在于，其还包括:形成第二绝缘层在所述基板上，且覆盖在所述导电在线；以及形成抹除栅极线在所述导电在线，邻接于所述存储栅极结构。
在一实施例，对于所述的制造非挥发性存储元件的方法，所形成的所述抹除栅极线是沿着所述第二方向延伸，且在分布于所述第一方向的所述多个存储栅极结构的相邻两个之间。
在一实施例，对于所述的制造非挥发性存储元件的方法，所形成的所述浮置栅极层有一部分由所述控制栅极线向外延伸，且是在所述控制栅极线与所述导电线之间。
在一实施例，对于所述的制造非挥发性存储元件的方法，所述抹除栅极线包含下部相邻于所述控制栅极线与所述盖帽层的侧壁。
在一实施例，对于所述的制造非挥发性存储元件的方法，所述导电线包含掺杂多晶硅、钨、铜或金属。
在一实施例，对于所述的制造非挥发性存储元件的方法，其还包括形成字符线，跨过所述多个浅沟槽隔离线，沿着所述第二方向延伸，且在所述存储栅极结构的一边，与所述导电线相对。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1是一实施例，本发明所考虑的非挥发性存储元件的剖面结构示意图；
图2是对应图1的非挥发性存储元件的部分结构上视配置示意图；
图3是一实施例，非挥发性存储元件的部分结构上视配置示意图；
图4是一实施例，在图3的切割线X1的剖面结构示意图；
图5是一实施例，在图3的切割线X2的剖面结构示意图；
图6是一实施例，在图3的切割线Y1的剖面结构示意图；
图7A到图7H是一实施例，制造非挥发性存储元件的方法在剖面结构的流程示意图；及
图8是本发明一实施例，非挥发性存储元件的剖面结构示意图。
附图标号说明
50、200:基板
52:选择线
56、204:绝缘层
58、212:存储(记忆)栅极结构
60、216:抹除栅极
62、62a、62b、62c、214:绝缘层
63:帽盖层
64:字符线
66:浅沟槽隔离结构
68:存储单元
70:区域
72:侧壁
100、210:控制栅极线
102:浅沟槽隔离线
104、202:选择线
106、206:绝缘层
108、208:绝缘层
110、212:存储栅极结构
120:帽盖层
130、134、138:开口
132:间隙壁
136:光致抗蚀剂层
140、142:沟槽线
144:导电层
146:回蚀刻工艺
148、150:光致抗蚀剂层
EG:抹除栅极线
FG:浮置栅极层
CG:控制栅极线
WL:字符线
BL:位线
SL:选择线
具体实施方式
本发明是关于，非挥发性存储元件的结构及其制造方法。在非挥发性存储元件的结构中，由于选择线的制造方式与所形成的结构的改变，可以有效至少减少沿着控制栅极线分布的相邻存储单元之间产生不当桥接的现象。
以下举一些实施例来说明本发明，但是本发明不限于所举的实施例。另外，所举的实施例之间有允许有可能的结合。
图1是依据一实施例，本发明所考虑的非挥发性存储元件的剖面结构示意图。参阅图1，其是本发明所考虑的一种非挥发性存储元件的剖面结构。一般，非挥发性存储元件是形成在基板50上，包含存储栅极结构58、抹除栅极线60及字符线64。存储栅极结构58包含浮置栅极FG与控制栅极CG。抹除栅极线60也以EG表示。字符线64也以WL表示。存储栅极结构58、抹除栅极线60及字符线64的侧壁之间有介电材料的绝缘层62将其适当隔离。存储栅极结构58、抹除栅极线60及字符线64也有介电材料的绝缘层56与基板50隔离。在基板50中有多种掺杂区域，包含位线BL以及选择线52。位线BL对应存储栅极结构58的一部分也当作漏极区域，也就是位线BL与漏极区域相连接。选择线52对应存储栅极结构58的一部分也当作源极区域，也就是选择线52与源极区域相连接。选择线52一般是在抹除栅极线60的下方，由绝缘层56隔离。
对于本发明根据图1的非挥发性存储元件的结构进一步探究(look into)，以期提出改进非挥发性存储元件的机制。
图2是对应图1的非挥发性存储元件的部分结构上视配置示意图。参阅图1、图2，对于图1的非挥发性存储元件的结构是在图2的切割线I-I的剖面结构。从上视的配置来看，存储单元68的存储栅极结构58是形成在相邻两个浅沟槽隔离(STI)结构66之间，位于控制栅极线CG的下方。浅沟槽隔离结构66是线状结构，形成在基板50中。选择线52、SL是左右两个存储单元共享，在两条控制栅极线CG之间。选择线52、SL的上方如图1是抹除栅极线60、EG。
对于如此非挥发性存储元件的结构，浅沟槽隔离结构66是断开，且依照制造流程，控制栅极线CG是在后面阶段完成。经过本发明的探究，当在形成控制栅极线CG的定义工艺中，控制栅极线CG的初始材料可能会因对准移位而覆盖到浅沟槽隔离结构66在中间的区域70，其后浅沟槽隔离结构66在此区域70的侧壁72上可能有类似间隙壁的残留，导致相邻存储单元之间。此间隙壁的残留会与存储单元的浮置栅极层FG连接，而造成相邻存储单元之间的桥接。
本发明在探究可能的缺陷后提出非挥发性存储元件的结构及其制造方法，至少可以渐少相邻存储单元之间的桥接的现象。
图3是依据一实施例，非挥发性存储元件的部分结构上视配置示意图。图4是依据一实施例，在图3的切割线X1的剖面结构示意图。图5是依据一实施例，在图3的切割线X2的剖面结构示意图。参阅图3、图4及图5，本发明改变非挥发性存储元件的浅沟槽隔离线102与选择线104的配置方式。浅沟槽隔离线102维持在切割线X1的方向延伸，如图5可以较明确看出，在两个控制栅极线100、CG之间，浅沟槽隔离线102没有被断开。选择线104是在基板50中先形成沟槽线，而在沟槽线中填入选择线104的导电材料，例如包含掺杂多晶硅、钨、铜或金属等，但是不限于此。在选择线104的上方是抹除栅极线60。抹除栅极线60与选择线104之间由绝缘层106例如是氧化物隔离。在抹除栅极线60的与左边与右边是存储单元的位置，包含存储栅极结构110。存储栅极结构110包含浮置栅极层106以及控制栅极线100在浮置栅极层106上方的一部分，当作控制栅极层。绝缘层108隔离浮置栅极层106以及控制栅极线100。存储栅极结构110的顶部也设置有帽盖层63。存储栅极结构110与基板50之间例如是由绝缘层56隔离。
在存储栅极结构110的外侧有设置字符线64。另外多个在不同位置的侧壁上的绝缘层62、62a是用以达到存储栅极结构110与字符线64之间的隔离。关于在基板50中的对应源极区域与漏极区域可以如一般方式设置，于此忽略不予详细描述。绝缘层的设置也依照实际需要设计，例如可以包含迭层结构的绝缘层62a或是单层结构的绝缘层62。本发明不限于绝缘层的特定配置方式。
如前面所述，选择线104是在先形成控制栅极线100后，对基板50实际形成沟槽线，其后再填入导电线当作选择线104。选择线104也不需要切断浅沟槽隔离线102。在形成选择线104的过程中，不会产生控制栅极线100的材料残留在浅沟槽隔离线102的侧壁，如此可以减少存储单元桥接的现象。
图6是依据一实施例，在图3的切割线Y1的剖面结构示意图。参阅图6，切割线Y1的方向是与切割线X1相交的方向。选择线104是在控制栅极线100之间沿着切割线Y1的方向延伸，其会跨过浅沟槽隔离线102。另外在一实施例，接触插塞120例如会穿过抹除栅极线60与在其下方的选择线104连接，当作对外连接的一部分连接构件，但是本发明不限于此实施例。抹除栅极线60对外连接可以依实际需要设计。
以下描述制造非挥发性存储元件的方法。图7A到图7H是依据一实施例，制造非挥发性存储元件的方法在剖面结构的流程示意图。
参阅图7A，以在图3的切割线X1的剖面结构来描述，在基板50以经形成绝缘层56以及在绝缘层56上的存储栅极结构110。存储栅极结构110如图3所示是在浅沟槽隔离线102之间，但是在切割线X1上没有浅沟槽隔离线102。浮置栅极层106是区块层，用以存储电荷的机制来存储数据。浮置栅极层106上面已形成有控制栅极线100以及帽盖层63等的结构。在存储栅极结构110的侧壁也有绝缘层62a。经过浮置栅极层106的定义工艺，浮置栅极层106形成在绝缘层56上，其侧壁被开口130暴露。
参阅图7B，例如氧化物的间隙壁132至少形成在浮置栅极层106的侧壁。在先前存储栅极结构110之间的开口130改变成为开口134。
参阅图7C，具有图案的光致抗蚀剂层136覆盖在基板50上方。光致抗蚀剂层136的开口138大于先前的开口134。以光致抗蚀剂层136为蚀刻掩模对间隙壁132、绝缘层56以及基板50蚀刻出具有一些深度的沟槽线142，同时在基板50的暴露区域可以形成沟槽线140。浮置栅极层106的侧壁维持被间隙壁132覆盖。
参阅图7D，导电层144覆盖过基板50，填入沟槽线142与沟槽线140。
参阅图7E，进行回蚀刻工艺146，将导电层144的上部移除，其剩下的部分保留填入沟槽线140成为导电层144，其后会当作选择线SL。导电层144的材料例包含掺杂多晶硅、钨、铜或金属等，但是不以此为限。另外在存储栅极结构110的外侧也可能残留一些导电层144。
参阅图7F，光致抗蚀剂层148覆盖在存储栅极结构110以及导电层144上方，而暴露出在存储栅极结构110的外侧所残留的导电层144。以光致抗蚀剂层148为蚀刻掩模，通过蚀刻工艺将在存储栅极结构110的外侧所残留的导电层144移除。
参阅图7G，光致抗蚀剂层148移除后，再形成一光致抗蚀剂层150覆盖存储栅极结构110的外侧。以光致抗蚀剂层150为蚀刻掩模，通过蚀刻工艺将存储栅极结构110的内侧所存留的间隙壁132移除，以暴露出导电层144，其蚀刻工艺是要移除氧化物。于此，在存储栅极结构110侧壁上的绝缘层62a仍维持覆盖在侧壁上，其外层是氮化物可以保留。另外，如果导电层144的材料是多晶硅的情形，有可以另外再施加对导电层144掺杂，增加导电性。由于先前在浮置栅极层106的侧壁的间隙壁132被移除，因此导电层144与浮置栅极层106的侧壁有被暴露。
参阅图7H，绝缘层62c可以形成于导电层144的暴露表面区域。另外，再一绝缘层62b进一步形成在绝缘层62a上。如前面所提到，绝缘层的形成方式不限于所举的方式。绝缘层用于隔离一些导电构件的作用，也可以由其他的方式。
完成导电层144后，其后续是当作选择线的使用，因此可以继续形成抹除栅极线等的构件，完成如图3、图4的非挥发性存储元件的结构。于此不予继续详述。
图8是本发明一实施例，非挥发性存储元件的剖面结构示意图。参阅8，在一实施例中，非挥发性存储元件的结构配合选择线SL的形成，从较广义的角度来看，在基板200中形成有选择线SL、200。基板200例如是硅基板，而选择线SL、200经由蚀刻形成沟槽线后在填入导电材料于沟槽线中，而形成选择线SL、200。也就是说，选择线SL、200可以不是在前阶段制造过程中，先对基板200进行掺杂形成。选择线SL、200例如是在存储栅极结构212形成后再完成。浅沟槽隔离线也不需要切断。基板200上有绝缘层204。存储栅极结构212在绝缘层204上，包括浮置栅极层FG、206，控制栅极层CG、210，以及绝缘层208在浮置栅极层FG、206与控制栅极层CG、210之间。在选择线SL、200上方有抹除栅极线EG、216在绝缘层204上，且与存储栅极结构212邻接，其间由绝缘层214隔离。
本发明的选择线104、SL是在存储栅极结构110完成后，利用对基板蚀刻形成沟槽线140，其后在沟槽线140中形成导电线144，当作选择线104。此方法不需要切断浅沟槽隔离线102。在控制栅极线CG制造完成后，于两条控制栅极线之间在基底50以及浅沟槽隔离线102上，形成导电线144。在形成导电线144的过程中，不会在浅沟槽隔离线102上产生残留。在这种架构下，存储单元的浮置栅极层FG之间可以有完整的隔离，有效减少桥接的问题。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种非挥发性存储元件，其特征在于，包括:
基板；
多个浅沟槽隔离线，设置在所述基板上延伸于第一方向；
存储栅极结构，设置在所述基板上，在所述多个浅沟槽隔离线的相邻二个之间；
沟槽线，设置在所述基板中，延伸于与所述第一方向相交的第二方向，其中所述沟槽线也跨过所述多个浅沟槽隔离线的顶部；以及
导电线，设置在所述沟槽线中当作选择线与所述存储栅极结构耦合。
2.根据权利要求1所述的非挥发性存储元件，其特征在于，所述多个浅沟槽隔离线高于所述基板表面，其中所述存储栅极结构包括:
栅极绝缘层，在所述基板上；
浮置栅极层，设置在所述栅极绝缘层上且在所述多个浅沟槽隔离线的所述相邻二个之间；
介电层，设置在所述浮置栅极层上；
控制栅极线，设置在所述浮置栅极层上，且延伸在所述第二方向；
盖帽层，设置在所述控制栅极在线；以及
第一绝缘层，至少设置在所述浮置栅极层、所述控制栅极线及所述盖帽层的侧壁上。
3.根据权利要求1所述的非挥发性存储元件，其特征在于，所述介电层包含氧化物/氮化物/氧化物结构。
4.根据权利要求2所述的非挥发性存储元件，其特征在于，所述控制栅极线跨过所述多个浅沟槽隔离线，以连接到多个存储单元。
5.根据权利要求2所述的非挥发性存储元件，其特征在于，还包括:
第二绝缘层，设置在所述基板上且覆盖在所述导电在线；以及
抹除栅极线，设置在所述导电在线，邻接于所述存储栅极结构。
6.根据权利要求5所述的非挥发性存储元件，其特征在于，所述抹除栅极线是沿着所述第二方向延伸且在相邻两个所述存储栅极结构之间。
7.根据权利要求2所述的非挥发性存储元件，其特征在于，所述浮置栅极层有一部分由所述控制栅极线向外延伸，且是在所述控制栅极线与所述导电线之间。
8.根据权利要求7所述的非挥发性存储元件，其特征在于，所述抹除栅极线包含下部相邻于所述控制栅极线与所述盖帽层的侧壁。
9.根据权利要求1所述的非挥发性存储元件，其特征在于，所述导电线包含掺杂多晶硅、钨、铜或金属。
10.根据权利要求1所述的非挥发性存储元件，其特征在于，还包括字符线，跨过所述多个浅沟槽隔离线，沿着所述第二方向延伸，且在所述存储栅极结构的一边，与所述导电线相对。
11.一种制造非挥发性存储元件的方法，其特征在于，包括:
提供基板；
形成多个浅沟槽隔离线在所述基板上延伸于第一方向；
形成存储栅极结构在所述基板上，在所述多个浅沟槽隔离线的相邻二个之间；
形成沟槽线在所述基板中，延伸于与所述第一方向相交的第二方向，其中所述沟槽线也跨过所述多个浅沟槽隔离线的顶部；以及
形成导电线在所述沟槽线中，当作选择线与所述存储栅极结构耦合。
12.根据权利要求11所述的制造非挥发性存储元件的方法，其特征在于，所述多个浅沟槽隔离线高于所述基板表面，其中所形成的所述存储栅极结构包括:
栅极绝缘层，在所述基板上；
浮置栅极层，设置在所述栅极绝缘层上且在所述多个浅沟槽隔离线的所述相邻二个之间；
介电层，设置在所述浮置栅极层上；
控制栅极线，设置在所述浮置栅极层上，且延伸在所述第二方向；
盖帽层，设置在所述控制栅极在线；以及
第一绝缘层，至少设置在所述浮置栅极层、所述控制栅极线及所述盖帽层的侧壁上。
13.根据权利要求12所述的制造非挥发性存储元件的方法，其特征在于，所述介电层包含氧化物/氮化物/氧化物结构。
14.根据权利要求12所述的制造非挥发性存储元件的方法，其特征在于，所形成的所述控制栅极线，跨过所述多个浅沟槽隔离线，以连接到对应每一个该浮置栅极层的多个存储单元。
15.根据权利要求12所述的制造非挥发性存储元件的方法，其特征在于，还包括:
形成第二绝缘层在所述基板上，且覆盖在所述导电在线；以及
形成抹除栅极线在所述导电在线，邻接于所述存储栅极结构。
16.根据权利要求15所述的制造非挥发性存储元件的方法，其特征在于，所形成的所述抹除栅极线是沿着所述第二方向延伸，且在分布于所述第一方向的所述多个存储栅极结构的相邻两个之间。
17.根据权利要求12所述的制造非挥发性存储元件的方法，其特征在于，所形成的所述浮置栅极层有一部分由所述控制栅极线向外延伸，且是在所述控制栅极线与所述导电线之间。
18.根据权利要求17所述的制造非挥发性存储元件的方法，其特征在于，所述抹除栅极线包含下部相邻于所述控制栅极线与所述盖帽层的侧壁。
19.根据权利要求11所述的制造非挥发性存储元件的方法，其特征在于，所述导电线包含掺杂多晶硅、钨、铜或金属。
20.根据权利要求11所述的制造非挥发性存储元件的方法，其特征在于，还包括形成字符线，跨过所述多个浅沟槽隔离线，沿着所述第二方向延伸，且在所述存储栅极结构的一边，与所述导电线相对。
CN202010022120.7A 2020-01-09 2020-01-09 非挥发性存储元件及其制造方法 Pending CN113097211A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010022120.7A CN113097211A (zh) 2020-01-09 2020-01-09 非挥发性存储元件及其制造方法
US16/793,930 US11532716B2 (en) 2020-01-09 2020-02-18 Non-volatile memory device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010022120.7A CN113097211A (zh) 2020-01-09 2020-01-09 非挥发性存储元件及其制造方法

Publications (1)

Publication Number Publication Date
CN113097211A true CN113097211A (zh) 2021-07-09

Family

ID=76663483

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010022120.7A Pending CN113097211A (zh) 2020-01-09 2020-01-09 非挥发性存储元件及其制造方法

Country Status (2)

Country Link
US (1) US11532716B2 (zh)
CN (1) CN113097211A (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1753189A (zh) * 2004-09-23 2006-03-29 三星电子株式会社 具有沟槽侧壁晶体管的非易失性存储器件及其制造方法
JP2007281481A (ja) * 2006-04-10 2007-10-25 Samsung Electronics Co Ltd 不揮発性メモリを有する半導体素子及びその形成方法
US20100224926A1 (en) * 2009-03-03 2010-09-09 Masanori Hatakeyama Non-volatile semiconductor memory device
CN104538360A (zh) * 2014-04-22 2015-04-22 上海华力微电子有限公司 一种闪存的存储单元栅极制备方法
US20160307755A1 (en) * 2015-04-17 2016-10-20 Samsung Electronics Co., Ltd. Method for forming fine patterns of semiconductor device
CN107293546A (zh) * 2016-04-08 2017-10-24 硅存储技术公司 减小型分裂栅非易失性闪存单元及其制造方法
CN108962900A (zh) * 2017-05-17 2018-12-07 力晶科技股份有限公司 存储器结构及其制作方法
US10340282B1 (en) * 2018-02-13 2019-07-02 United Microelectronics Corp. Semiconductor memory device and fabrication method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005530357A (ja) 2002-06-20 2005-10-06 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 導電スペーサで拡張されたフローティングゲート
US6906379B2 (en) * 2003-08-28 2005-06-14 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried floating gate
US7851846B2 (en) * 2008-12-03 2010-12-14 Silicon Storage Technology, Inc. Non-volatile memory cell with buried select gate, and method of making same
US9269766B2 (en) 2013-09-20 2016-02-23 Globalfoundries Singapore Pte. Ltd. Guard ring for memory array

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1753189A (zh) * 2004-09-23 2006-03-29 三星电子株式会社 具有沟槽侧壁晶体管的非易失性存储器件及其制造方法
JP2007281481A (ja) * 2006-04-10 2007-10-25 Samsung Electronics Co Ltd 不揮発性メモリを有する半導体素子及びその形成方法
US20100224926A1 (en) * 2009-03-03 2010-09-09 Masanori Hatakeyama Non-volatile semiconductor memory device
CN104538360A (zh) * 2014-04-22 2015-04-22 上海华力微电子有限公司 一种闪存的存储单元栅极制备方法
US20160307755A1 (en) * 2015-04-17 2016-10-20 Samsung Electronics Co., Ltd. Method for forming fine patterns of semiconductor device
CN107293546A (zh) * 2016-04-08 2017-10-24 硅存储技术公司 减小型分裂栅非易失性闪存单元及其制造方法
CN108962900A (zh) * 2017-05-17 2018-12-07 力晶科技股份有限公司 存储器结构及其制作方法
US10340282B1 (en) * 2018-02-13 2019-07-02 United Microelectronics Corp. Semiconductor memory device and fabrication method thereof

Also Published As

Publication number Publication date
US11532716B2 (en) 2022-12-20
US20210217866A1 (en) 2021-07-15

Similar Documents

Publication Publication Date Title
KR100399363B1 (ko) 반도체 장치 및 그 형성 방법
US20050201155A1 (en) Memory device and fabrication method thereof
KR20160115018A (ko) 집적회로 장치 및 이의 제조 방법
US20120205805A1 (en) Semiconductor device and method of manufacturing the same
CN107768373B (zh) 存储元件及其制造方法
JP2002033402A (ja) フローティングボディ効果を除去した半導体メモリ素子及びその製造方法
CN111710678B (zh) 半导体存储器件
JP4271111B2 (ja) 不揮発性半導体記憶装置
CN112687698A (zh) 存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN111146203A (zh) 3d nor闪存的制作方法及其的存储单元结构
CN212182325U (zh) 半导体存储器件
US20100295133A1 (en) Resistor of Semiconductor Device and Method of Forming the Same
US20050105332A1 (en) Memory device and fabrication method thereof
KR20070091833A (ko) 비휘발성 기억 소자 및 그 형성 방법
CN212570997U (zh) 半导体存储器件
US7157333B1 (en) Non-volatile memory and fabricating method thereof
CN113097211A (zh) 非挥发性存储元件及其制造方法
KR100419963B1 (ko) 플래시 메모리 소자의 공통 소오스 영역 제조방법
KR100648287B1 (ko) 플래시 메모리 장치 및 그 제조 방법
US7060561B2 (en) Method for fabricating memory device
KR100485486B1 (ko) 플래시 메모리 셀의 구조 및 그 제조 방법
JP2008010738A (ja) 半導体装置およびその製造方法
TW201810615A (zh) 記憶元件及其製造方法
KR20230116553A (ko) 반도체 장치 및 그 제조 방법
KR20240063670A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination