JP2002033402A - フローティングボディ効果を除去した半導体メモリ素子及びその製造方法 - Google Patents
フローティングボディ効果を除去した半導体メモリ素子及びその製造方法Info
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Classifications
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
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Abstract
(57)【要約】
【課題】 外部からのノイズに対した免疫性が強化され
たフローティングボディ効果を除去した半導体メモリ素
子及びその製造方法を提供する。 【解決手段】 メモリ素子において、半導体基板、前記
半導体基板の上面と隣接して埋め込まれて平行に配列さ
れた複数本のビットライン、前記半導体基板上に前記ビ
ットラインと絶縁されて交差して形成された複数本のワ
ードライン及び前記ビットライン及びワードラインが交
差する単位メモリセル領域に形成されており、前記ワー
ドラインの側壁の一部に沿ってゲート絶縁膜を介しつつ
前記ビットライン上に垂直に第１ソース/ドレーン領
域、チャンネル領域及び第２ソース/ドレーン領域を含
む複数個の垂直型アクセストランジスタを具備し、前記
各アクセストランジスタのチャンネル領域を含む各ボデ
ィ領域が一体化されるように相互連結される。
たフローティングボディ効果を除去した半導体メモリ素
子及びその製造方法を提供する。 【解決手段】 メモリ素子において、半導体基板、前記
半導体基板の上面と隣接して埋め込まれて平行に配列さ
れた複数本のビットライン、前記半導体基板上に前記ビ
ットラインと絶縁されて交差して形成された複数本のワ
ードライン及び前記ビットライン及びワードラインが交
差する単位メモリセル領域に形成されており、前記ワー
ドラインの側壁の一部に沿ってゲート絶縁膜を介しつつ
前記ビットライン上に垂直に第１ソース/ドレーン領
域、チャンネル領域及び第２ソース/ドレーン領域を含
む複数個の垂直型アクセストランジスタを具備し、前記
各アクセストランジスタのチャンネル領域を含む各ボデ
ィ領域が一体化されるように相互連結される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子に
係り、より詳しくは半導体DRAM素子でデータが貯蔵され
るセルアレイに関する。特に、バ−ティカルトランジス
タを具備するメモリセルを有する半導体メモリ素子及び
その製造方法に関する。
係り、より詳しくは半導体DRAM素子でデータが貯蔵され
るセルアレイに関する。特に、バ−ティカルトランジス
タを具備するメモリセルを有する半導体メモリ素子及び
その製造方法に関する。
【０００２】
【従来の技術】半導体メモリ素子の信頼性を左右する要
素の１つであるシリコンボディ効果はメモリの集積度が
増加し、動作電圧が低下することによって、素子のスレ
ショルド電圧の制御と関連してその影響力がさらに増加
されている。一方、半導体メモリ素子の集積度を増加さ
せるために多様な方法が研究されており、各単位セルが
占める面積を縮小するためのバーチカルトランジスタを
用いた方法が多様に研究されている。
素の１つであるシリコンボディ効果はメモリの集積度が
増加し、動作電圧が低下することによって、素子のスレ
ショルド電圧の制御と関連してその影響力がさらに増加
されている。一方、半導体メモリ素子の集積度を増加さ
せるために多様な方法が研究されており、各単位セルが
占める面積を縮小するためのバーチカルトランジスタを
用いた方法が多様に研究されている。
【０００３】図１は従来の技術に係るバーチカルトラン
ジスタを用いた半導体メモリ素子のメモリセルの一部を
示す斜視図であり、図２は図１の平面図であって、米国
特許第６,０７２,２０９号明細書に開示された図２及び
図３をそれぞれ示す。
ジスタを用いた半導体メモリ素子のメモリセルの一部を
示す斜視図であり、図２は図１の平面図であって、米国
特許第６,０７２,２０９号明細書に開示された図２及び
図３をそれぞれ示す。
【０００４】図１及び図２を参照すれば、半導体基板２
１０上に２本の埋め込まれたビットライン２０２、２０
４と１対のワードライン２０６、２０７及び他のワード
ライン２０８により分離された４つのメモリセル１１２
a、１１２b、１１２c、１１２dの構造を示す。各ビット
ライン２０２、２０４は二酸化シリコン２２４のような
絶縁物質で充填された素子分離トレンチ２２０、２２
１、２２２領域により規定されており、各メモリセルに
はバーチカルトランジスタ１３０が形成されている。
１０上に２本の埋め込まれたビットライン２０２、２０
４と１対のワードライン２０６、２０７及び他のワード
ライン２０８により分離された４つのメモリセル１１２
a、１１２b、１１２c、１１２dの構造を示す。各ビット
ライン２０２、２０４は二酸化シリコン２２４のような
絶縁物質で充填された素子分離トレンチ２２０、２２
１、２２２領域により規定されており、各メモリセルに
はバーチカルトランジスタ１３０が形成されている。
【０００５】前記各バーチカルトランジスタ１３０は半
導体基板２１０上にワードライン２０６、２０７、２０
８の側壁に沿ってゲート絶縁膜２１８を介して第１ソー
ス/ドレーン領域２１２、チャンネル領域を含むボディ
領域２１４、第２ソース/ドレーン領域２１６が垂直に
それぞれ形成されている。前記第１ソース/ドレーン領
域２１２はビットラインの役割も行い、前記第２ソース
/ドレーン領域２１６上にはキャパシタのストレージ電
極１３２が形成されている。前記構造において各メモリ
セルのチャンネル領域を含むボディ領域２１４はワード
ライン２０６、２０７、２０８により完全にフローティ
ングされており、分離(separated)されている。
導体基板２１０上にワードライン２０６、２０７、２０
８の側壁に沿ってゲート絶縁膜２１８を介して第１ソー
ス/ドレーン領域２１２、チャンネル領域を含むボディ
領域２１４、第２ソース/ドレーン領域２１６が垂直に
それぞれ形成されている。前記第１ソース/ドレーン領
域２１２はビットラインの役割も行い、前記第２ソース
/ドレーン領域２１６上にはキャパシタのストレージ電
極１３２が形成されている。前記構造において各メモリ
セルのチャンネル領域を含むボディ領域２１４はワード
ライン２０６、２０７、２０８により完全にフローティ
ングされており、分離(separated)されている。
【０００６】このような従来の技術の構造はデータを貯
蔵している各メモリセルが外部からのノイズに非常に脆
弱であるという短所がある。なぜなら、一般的にMOSト
ランジスタはゲート電極に印加される電圧によりボディ
領域の表面近傍に形成されるチャンネル領域により動作
するために外部からの電源電圧のノイズが多様な原因に
よりトランジスタのボディ領域に流れ込まれるとトラン
ジスタのボディ領域内の電荷量の変化を誘発することに
なる。前記従来の技術では各ボディ領域がフローティン
グされ、分離されているために各トランジスタ内の電荷
量を一定に保てなくなって外部からのノイズによって各
トランジスタのボディ領域内の電荷量が変われば、各MO
Sトランジスタのスレショルド電圧が変わって、結局、
不要な誤動作を招いてメモリ素子の信頼性を落とす。
蔵している各メモリセルが外部からのノイズに非常に脆
弱であるという短所がある。なぜなら、一般的にMOSト
ランジスタはゲート電極に印加される電圧によりボディ
領域の表面近傍に形成されるチャンネル領域により動作
するために外部からの電源電圧のノイズが多様な原因に
よりトランジスタのボディ領域に流れ込まれるとトラン
ジスタのボディ領域内の電荷量の変化を誘発することに
なる。前記従来の技術では各ボディ領域がフローティン
グされ、分離されているために各トランジスタ内の電荷
量を一定に保てなくなって外部からのノイズによって各
トランジスタのボディ領域内の電荷量が変われば、各MO
Sトランジスタのスレショルド電圧が変わって、結局、
不要な誤動作を招いてメモリ素子の信頼性を落とす。
【０００７】
【発明が解決しようとする課題】本発明の目的は、外部
からのノイズに対して免疫性の強化されたフローティン
グボディ効果を除去した半導体メモリ素子及びその製造
方法を提供することである。
からのノイズに対して免疫性の強化されたフローティン
グボディ効果を除去した半導体メモリ素子及びその製造
方法を提供することである。
【０００８】本発明の他の目的は、メモリセルの面積を
最小化して４F2として具現したフローティングボディ効
果を除去した半導体メモリ素子及びその製造方法を提供
することである。
最小化して４F2として具現したフローティングボディ効
果を除去した半導体メモリ素子及びその製造方法を提供
することである。
【０００９】
【課題を解決するための手段】前記目的を達成するため
の本発明に係るフローティングボディ効果を除去したメ
モリ素子は、半導体基板、前記半導体基板の上面と隣接
して埋め込まれて平行に配列された複数本のビットライ
ン、前記半導体基板上に前記ビットラインと絶縁されて
交差するように形成された複数本のワードライン及び前
記ビットライン及びワードラインが交差する単位メモリ
セル領域に形成されており、前記ワードラインの側壁の
一部に沿ってゲート絶縁膜を介しつつ前記ビットライン
上に垂直に第１ソース/ドレーン領域、チャンネル領域
及び第２ソース/ドレーン領域を含む複数個の垂直型ア
クセストランジスタを備え、前記各アクセストランジス
タのチャンネル領域を含む各ボディ領域が一体化される
ように相互連結される。
の本発明に係るフローティングボディ効果を除去したメ
モリ素子は、半導体基板、前記半導体基板の上面と隣接
して埋め込まれて平行に配列された複数本のビットライ
ン、前記半導体基板上に前記ビットラインと絶縁されて
交差するように形成された複数本のワードライン及び前
記ビットライン及びワードラインが交差する単位メモリ
セル領域に形成されており、前記ワードラインの側壁の
一部に沿ってゲート絶縁膜を介しつつ前記ビットライン
上に垂直に第１ソース/ドレーン領域、チャンネル領域
及び第２ソース/ドレーン領域を含む複数個の垂直型ア
クセストランジスタを備え、前記各アクセストランジス
タのチャンネル領域を含む各ボディ領域が一体化される
ように相互連結される。
【００１０】望ましくは、前記半導体メモリ素子はDRAM
用セルアレイであり、前記各アクセストランジスタの第
２ソース/ドレーン領域上にはキャパシタのストレージ
電極がさらに連結されている。
用セルアレイであり、前記各アクセストランジスタの第
２ソース/ドレーン領域上にはキャパシタのストレージ
電極がさらに連結されている。
【００１１】前記各アクセストランジスタのボディ領域
は単一の蒸着工程の後、パタニングして形成された一体
化されたボディであってもよく、または前記各アクセス
トランジスタのボディ領域は前記各ワードラインにより
分離されており、ブリッジ状に相互連結されて一体化さ
れたものであっても良い。
は単一の蒸着工程の後、パタニングして形成された一体
化されたボディであってもよく、または前記各アクセス
トランジスタのボディ領域は前記各ワードラインにより
分離されており、ブリッジ状に相互連結されて一体化さ
れたものであっても良い。
【００１２】一方、前記各ワードラインの側壁には前記
ゲート絶縁膜と同じ厚さの絶縁膜で取り囲まれており、
望ましくは、前記各アクセストランジスタのワードライ
ンの平面は一方向が開放された四角形であって、この四
角形内に前記チャンネル領域が形成される。
ゲート絶縁膜と同じ厚さの絶縁膜で取り囲まれており、
望ましくは、前記各アクセストランジスタのワードライ
ンの平面は一方向が開放された四角形であって、この四
角形内に前記チャンネル領域が形成される。
【００１３】一方、前記本発明の目的を達成するための
本発明の一態様に係る半導体メモリ素子は、絶縁物質で
充填されたトレンチ領域が一定の間隔に配列された半導
体基板と、前記半導体基板のトレンチ領域の間で平行に
配列された複数本のビットラインと、前記半導体基板の
トレンチ領域上で前記ビットラインとの交差方向に沿っ
て延び、その側壁及び上部が絶縁物質で取り囲まれた複
数本のワードラインと、前記ビットライン及びワードラ
インが交差する単位メモリセル領域に形成されており、
前記ワードラインの側壁の一部に沿ってゲート絶縁膜を
介しつつ前記ビットライン上に垂直に第１ソース/ドレ
ーン領域、チャンネル領域及び第２ソース/ドレーン領
域を含む複数個の垂直型アクセストランジスタと、前記
ビットライン及びワードラインと絶縁され、前記ワード
ライン上部の絶縁物質の上側を通じて前記ワードライン
により区分される前記チャンネル領域を含む隣接したボ
ディ領域と一体化した統合ボディ領域を含む。
本発明の一態様に係る半導体メモリ素子は、絶縁物質で
充填されたトレンチ領域が一定の間隔に配列された半導
体基板と、前記半導体基板のトレンチ領域の間で平行に
配列された複数本のビットラインと、前記半導体基板の
トレンチ領域上で前記ビットラインとの交差方向に沿っ
て延び、その側壁及び上部が絶縁物質で取り囲まれた複
数本のワードラインと、前記ビットライン及びワードラ
インが交差する単位メモリセル領域に形成されており、
前記ワードラインの側壁の一部に沿ってゲート絶縁膜を
介しつつ前記ビットライン上に垂直に第１ソース/ドレ
ーン領域、チャンネル領域及び第２ソース/ドレーン領
域を含む複数個の垂直型アクセストランジスタと、前記
ビットライン及びワードラインと絶縁され、前記ワード
ライン上部の絶縁物質の上側を通じて前記ワードライン
により区分される前記チャンネル領域を含む隣接したボ
ディ領域と一体化した統合ボディ領域を含む。
【００１４】一方、前記本発明の目的を達成するための
本発明の他の態様に係る半導体メモリ素子は、絶縁物質
で充填されたトレンチ領域が一定間隔に配列された半導
体基板と、前記半導体基板のトレンチ領域の間で平行に
配列された複数本のビットラインと、前記半導体基板の
トレンチ領域上で前記ビットラインとの交差方向に沿っ
て延び、その側壁が絶縁物質で取り囲まれた複数本のワ
ードラインと、前記ビットライン及びワードラインが交
差する単位メモリセル領域に形成されており、前記ワー
ドラインの側壁の一部に沿ってゲート絶縁膜を介しつつ
前記ビットライン上に垂直に第１ソース/ドレーン領
域、チャンネル領域及び第２ソース/ドレーン領域を含
む複数個の垂直型アクセストランジスタと、前記ビット
ライン及びワードラインと絶縁され、前記ワードライン
により区分されて前記チャンネル領域を含む複数個のボ
ディ領域と、前記隣接したボディ領域を相互電気的に連
結させる連結部を含む。
本発明の他の態様に係る半導体メモリ素子は、絶縁物質
で充填されたトレンチ領域が一定間隔に配列された半導
体基板と、前記半導体基板のトレンチ領域の間で平行に
配列された複数本のビットラインと、前記半導体基板の
トレンチ領域上で前記ビットラインとの交差方向に沿っ
て延び、その側壁が絶縁物質で取り囲まれた複数本のワ
ードラインと、前記ビットライン及びワードラインが交
差する単位メモリセル領域に形成されており、前記ワー
ドラインの側壁の一部に沿ってゲート絶縁膜を介しつつ
前記ビットライン上に垂直に第１ソース/ドレーン領
域、チャンネル領域及び第２ソース/ドレーン領域を含
む複数個の垂直型アクセストランジスタと、前記ビット
ライン及びワードラインと絶縁され、前記ワードライン
により区分されて前記チャンネル領域を含む複数個のボ
ディ領域と、前記隣接したボディ領域を相互電気的に連
結させる連結部を含む。
【００１５】一方、前記本発明の目的を達成するための
本発明の一態様に係るメモリ素子の製造方法は、半導体
基板の表面近傍に絶縁物質で充填されたトレンチ領域を
一定の間隔に離隔して形成する段階と、前記半導体基板
のトレンチ領域の間でビットラインを形成した後、前記
ビットラインの表面が露出されるように平坦化する段階
と、前記平坦化された半導体基板の全面に第１絶縁層、
ワードライン用導電層及び絶縁物質のマスク層を順次に
形成する段階と、フォトリソグラフィ工程を用いてその
上部に前記マスク層が残留するワードラインを形成する
段階と、前記露出されたワードラインの側壁に第２絶縁
層を形成する段階と、前記ビットラインと交差する領域
で前記ワードラインの側壁に隣接するビットラインの表
面の一部を露出させる段階と、前記露出されたビットラ
イン上に第１ソース/ドレーン領域物質層を形成する段
階と、前記第１ソース/ドレーン領域を含んで前記半導
体基板の全面に、前記ワードライン上のマスク層上に一
定の高さに保たれるボディ領域物質層を形成する段階
と、フォトリソグラフィ工程を用いて前記第１ソース/
ドレーン領域に対応して前記ボディ領域物質層の一部を
エッチングする段階と、前記エッチングされて露出され
たボディ領域物質層上に第２ソース/ドレーン領域物質
層を形成する段階を含む。
本発明の一態様に係るメモリ素子の製造方法は、半導体
基板の表面近傍に絶縁物質で充填されたトレンチ領域を
一定の間隔に離隔して形成する段階と、前記半導体基板
のトレンチ領域の間でビットラインを形成した後、前記
ビットラインの表面が露出されるように平坦化する段階
と、前記平坦化された半導体基板の全面に第１絶縁層、
ワードライン用導電層及び絶縁物質のマスク層を順次に
形成する段階と、フォトリソグラフィ工程を用いてその
上部に前記マスク層が残留するワードラインを形成する
段階と、前記露出されたワードラインの側壁に第２絶縁
層を形成する段階と、前記ビットラインと交差する領域
で前記ワードラインの側壁に隣接するビットラインの表
面の一部を露出させる段階と、前記露出されたビットラ
イン上に第１ソース/ドレーン領域物質層を形成する段
階と、前記第１ソース/ドレーン領域を含んで前記半導
体基板の全面に、前記ワードライン上のマスク層上に一
定の高さに保たれるボディ領域物質層を形成する段階
と、フォトリソグラフィ工程を用いて前記第１ソース/
ドレーン領域に対応して前記ボディ領域物質層の一部を
エッチングする段階と、前記エッチングされて露出され
たボディ領域物質層上に第２ソース/ドレーン領域物質
層を形成する段階を含む。
【００１６】一方、前記本発明の目的を達成するための
本発明の他の態様に係るメモリ素子の製造方法は、半導
体基板の表面近傍に絶縁物質で充填されたトレンチ領域
を一定の間隔に離隔して形成する段階と、前記半導体基
板のトレンチ領域の間でビットラインを形成した後、前
記ビットラインの表面が露出されるように平坦化する段
階と、前記平坦化された半導体基板の全面に第１絶縁層
及びワードライン用導電層を順次に形成する段階と、フ
ォトリソグラフィ工程を用いてワードラインを形成する
段階と、前記露出されたワードラインの露出面上に第２
絶縁層を形成する段階と、前記ビットラインと交差する
領域で前記ワードラインの側壁に隣接するビットライン
の表面の一部を露出させる段階と、前記露出されたビッ
トライン上に第１ソース/ドレーン領域物質層を形成す
る段階と、前記第１ソース/ドレーン領域を含んで前記
半導体基板の全面に前記ワードライン以上の高さにボデ
ィ領域物質層を形成する段階と、前記ワードラインの表
面が露出されるように前記ボディ領域物質層を研磨して
表面を平坦化する段階と、表面が平坦化された前記半導
体基板の全面に第３絶縁層を形成する段階と、フォトリ
ソグラフィ工程を用いて前記第１ソース/ドレーン領域
に対応するように前記第３絶縁層の一部をエッチングす
る段階と、前記エッチングされた第３絶縁層をエッチン
グマスクとして前記ボディ領域物質層の一部をエッチン
グする段階と、前記露出されたボディ領域物質層上に第
２ソース/ドレーン領域物質層を形成する段階を含む。
本発明の他の態様に係るメモリ素子の製造方法は、半導
体基板の表面近傍に絶縁物質で充填されたトレンチ領域
を一定の間隔に離隔して形成する段階と、前記半導体基
板のトレンチ領域の間でビットラインを形成した後、前
記ビットラインの表面が露出されるように平坦化する段
階と、前記平坦化された半導体基板の全面に第１絶縁層
及びワードライン用導電層を順次に形成する段階と、フ
ォトリソグラフィ工程を用いてワードラインを形成する
段階と、前記露出されたワードラインの露出面上に第２
絶縁層を形成する段階と、前記ビットラインと交差する
領域で前記ワードラインの側壁に隣接するビットライン
の表面の一部を露出させる段階と、前記露出されたビッ
トライン上に第１ソース/ドレーン領域物質層を形成す
る段階と、前記第１ソース/ドレーン領域を含んで前記
半導体基板の全面に前記ワードライン以上の高さにボデ
ィ領域物質層を形成する段階と、前記ワードラインの表
面が露出されるように前記ボディ領域物質層を研磨して
表面を平坦化する段階と、表面が平坦化された前記半導
体基板の全面に第３絶縁層を形成する段階と、フォトリ
ソグラフィ工程を用いて前記第１ソース/ドレーン領域
に対応するように前記第３絶縁層の一部をエッチングす
る段階と、前記エッチングされた第３絶縁層をエッチン
グマスクとして前記ボディ領域物質層の一部をエッチン
グする段階と、前記露出されたボディ領域物質層上に第
２ソース/ドレーン領域物質層を形成する段階を含む。
【００１７】
【発明の実施の形態】以下、添付した図面に基づいて本
発明の望ましい実施形態を詳しく説明する。
発明の望ましい実施形態を詳しく説明する。
【００１８】後述される実施形態は多様に変形でき、本
発明の範囲が下記実施形態に限定されるものではない。
本発明の実施形態は当業者に本発明をさらに完全に説明
するために提供されるものである。本発明の実施形態を
説明する図面において、何れの層や領域等の厚さも明細
書の明確性のために誇張されたものであり、図面におい
て同一符号は同一要素を示す。また、何れの層かが他の
層または基板の“上部”に位置すると記載された場合、
前記何れの層が前記他の層または基板の上部に直接位置
してもよく、その間に第３の層が介されても良い。
発明の範囲が下記実施形態に限定されるものではない。
本発明の実施形態は当業者に本発明をさらに完全に説明
するために提供されるものである。本発明の実施形態を
説明する図面において、何れの層や領域等の厚さも明細
書の明確性のために誇張されたものであり、図面におい
て同一符号は同一要素を示す。また、何れの層かが他の
層または基板の“上部”に位置すると記載された場合、
前記何れの層が前記他の層または基板の上部に直接位置
してもよく、その間に第３の層が介されても良い。
【００１９】図３は本発明の一実施形態に係るメモリア
レイの一部を説明するための図面である。図３を参照す
れば、図面の縦方向に複数本のビットライン２０が一定
間隔に平行に配列されており、図面の横方向に複数本の
ワードライン２４aが一定間隔に配列されている。図３
は４つのメモリセルを含むものであって、各単位メモリ
セルは４F2メモリセルである。すなわち、各単位メモリ
セルにおいて：“L１”及び“L２”はそれぞれ２F(Fは
デザインルールによる‘minimum feature'を示す)を示
す。また、図３において各単位メモリセルでビットライ
ン２０とワードライン２４aとの交差領域にバーチカル
トランジスタが形成され、本実施形態では前記ワードラ
イン２４aの平面がこれらの交差領域で一方が開放され
た四角形であり、この四角形内にバーチカルトランジス
タが形成されるように構成する。
レイの一部を説明するための図面である。図３を参照す
れば、図面の縦方向に複数本のビットライン２０が一定
間隔に平行に配列されており、図面の横方向に複数本の
ワードライン２４aが一定間隔に配列されている。図３
は４つのメモリセルを含むものであって、各単位メモリ
セルは４F2メモリセルである。すなわち、各単位メモリ
セルにおいて：“L１”及び“L２”はそれぞれ２F(Fは
デザインルールによる‘minimum feature'を示す)を示
す。また、図３において各単位メモリセルでビットライ
ン２０とワードライン２４aとの交差領域にバーチカル
トランジスタが形成され、本実施形態では前記ワードラ
イン２４aの平面がこれらの交差領域で一方が開放され
た四角形であり、この四角形内にバーチカルトランジス
タが形成されるように構成する。
【００２０】図４ないし図１５は本発明の第１実施形態
に係る半導体メモリ素子の製造方法を説明するための工
程順序図であって、図３のA-A'線に沿って切断した断面
図である。
に係る半導体メモリ素子の製造方法を説明するための工
程順序図であって、図３のA-A'線に沿って切断した断面
図である。
【００２１】図４を参照すれば、シリコンからなる半導
体基板１０上に素子分離領域のトレンチ領域１２を形成
する。前記トレンチ領域１２は通常の方法によって酸化
膜及び窒化膜を積層した後、フォトリソグラフィ工程を
用いて半導体基板１０の一部を選択的にエッチングして
トレンチを形成した後、このトレンチ内の絶縁物質を充
填させて形成する。次いで、イオン注入を行うためにト
レンチ領域１２の間で露出された半導体基板１０の表面
上に薄いバッファー酸化膜１６を形成する。次いで、半
導体基板１０の全面に半導体基板の導電型によって半導
体基板と他のn型またはp型の不純物接合領域を形成する
ために半導体基板１０と他の導電型の不純物をイオン注
入して不純物接合領域１４を形成する。
体基板１０上に素子分離領域のトレンチ領域１２を形成
する。前記トレンチ領域１２は通常の方法によって酸化
膜及び窒化膜を積層した後、フォトリソグラフィ工程を
用いて半導体基板１０の一部を選択的にエッチングして
トレンチを形成した後、このトレンチ内の絶縁物質を充
填させて形成する。次いで、イオン注入を行うためにト
レンチ領域１２の間で露出された半導体基板１０の表面
上に薄いバッファー酸化膜１６を形成する。次いで、半
導体基板１０の全面に半導体基板の導電型によって半導
体基板と他のn型またはp型の不純物接合領域を形成する
ために半導体基板１０と他の導電型の不純物をイオン注
入して不純物接合領域１４を形成する。
【００２２】次いで、図５を参照すれば、前記バッファ
ー酸化膜１６を除去した後、半導体基板１０の全面にチ
タンまたはコバルトなどのシリサイド化物質層１８を蒸
着し、引き続きシリサイド化物質によって変わるが、約
５００ないし８５０℃の温度でアニーリングすれば、図
６に示されたように約５００Å程度の厚さを有する低抵
抗のシリサイド層がシリコンからなる半導体基板１０と
接触する領域に形成され、このシリサイド層が本発明の
ビットライン２０を構成する。
ー酸化膜１６を除去した後、半導体基板１０の全面にチ
タンまたはコバルトなどのシリサイド化物質層１８を蒸
着し、引き続きシリサイド化物質によって変わるが、約
５００ないし８５０℃の温度でアニーリングすれば、図
６に示されたように約５００Å程度の厚さを有する低抵
抗のシリサイド層がシリコンからなる半導体基板１０と
接触する領域に形成され、このシリサイド層が本発明の
ビットライン２０を構成する。
【００２３】次いで、図６を参照すれば、半導体基板１
０の全面に亙って化学機械的研磨工程(CMP)を実施して
表面を平坦化させた後、基板１０の全面に二酸化シリコ
ンからなる第１絶縁層２２を蒸着させる。次いで、図７
及び図８に示されたように前記第１絶縁層２２上にポリ
シリコン層２４及びシリコン窒化物層２６を順次に形成
した後、ワードラインを定義するエッチングマスクパタ
ーン２８を形成する。
０の全面に亙って化学機械的研磨工程(CMP)を実施して
表面を平坦化させた後、基板１０の全面に二酸化シリコ
ンからなる第１絶縁層２２を蒸着させる。次いで、図７
及び図８に示されたように前記第１絶縁層２２上にポリ
シリコン層２４及びシリコン窒化物層２６を順次に形成
した後、ワードラインを定義するエッチングマスクパタ
ーン２８を形成する。
【００２４】次いで、図９を参照すれば、前記エッチン
グマスクパターン２８をエッチングマスクとして前記シ
リコン窒化物層２６及びポリシリコン層２４を異方性エ
ッチングして上部にシリコン窒化物層からなるマスク層
２６aが残留するワードライン２４aパターンを形成す
る。次いで、熱酸化工程を実施してワードライン２４a
の側壁に熱酸化膜からなる第２絶縁層３０を形成する。
この際、マスク層２６aの側壁にも薄く第２絶縁層３０
が共に形成される。
グマスクパターン２８をエッチングマスクとして前記シ
リコン窒化物層２６及びポリシリコン層２４を異方性エ
ッチングして上部にシリコン窒化物層からなるマスク層
２６aが残留するワードライン２４aパターンを形成す
る。次いで、熱酸化工程を実施してワードライン２４a
の側壁に熱酸化膜からなる第２絶縁層３０を形成する。
この際、マスク層２６aの側壁にも薄く第２絶縁層３０
が共に形成される。
【００２５】次いで、図１０を参照すれば、全面エッチ
ングやフォトリソグラフィ工程を用いてビットライン２
０上に残留する第１絶縁層２２をエッチング除去してビ
ットライン２０を露出させる。この際、エッチング方法
によってワードライン２４aの外側のトレンチ領域１２
上には第１絶縁層パターン２２aが残留/除去されうる。
ングやフォトリソグラフィ工程を用いてビットライン２
０上に残留する第１絶縁層２２をエッチング除去してビ
ットライン２０を露出させる。この際、エッチング方法
によってワードライン２４aの外側のトレンチ領域１２
上には第１絶縁層パターン２２aが残留/除去されうる。
【００２６】次いで、図１１を参照すれば、前記露出さ
れたビットライン２０上にのみ、例えば、ポリシリコン
で第１ソース/ドレーン領域３２を選択的に形成した
後、半導体基板１０の全面にポリシリコン層３４を形成
させる。ここで、前記第１ソース/ドレーン領域３２の
表面高さはトランジスタを構成するために少なくとも前
記ワードライン２４aと一部がオーバーラップされるよ
うに形成させる。引き続き、図１２を参照すれば、前記
ポリシリコン層３４を所定の厚さ、例えば前記ワードラ
イン２４a上のマスク層２６aの表面から約５００ないし
１０００Å程度の厚さが保たれるようにエチバック工程
や化学機械的研磨工程で表面を平坦化させた後、フォト
レジストでエッチングマスクパターン３６を形成する。
前記エッチングマスクパターン３６は、図３から推測で
きるように、平面から見て各単位メモリセルのバーチカ
ルトランジスタを限定する形になるように形成される。
れたビットライン２０上にのみ、例えば、ポリシリコン
で第１ソース/ドレーン領域３２を選択的に形成した
後、半導体基板１０の全面にポリシリコン層３４を形成
させる。ここで、前記第１ソース/ドレーン領域３２の
表面高さはトランジスタを構成するために少なくとも前
記ワードライン２４aと一部がオーバーラップされるよ
うに形成させる。引き続き、図１２を参照すれば、前記
ポリシリコン層３４を所定の厚さ、例えば前記ワードラ
イン２４a上のマスク層２６aの表面から約５００ないし
１０００Å程度の厚さが保たれるようにエチバック工程
や化学機械的研磨工程で表面を平坦化させた後、フォト
レジストでエッチングマスクパターン３６を形成する。
前記エッチングマスクパターン３６は、図３から推測で
きるように、平面から見て各単位メモリセルのバーチカ
ルトランジスタを限定する形になるように形成される。
【００２７】次いで、図１３を参照すれば、前記エッチ
ングマスクパターン３６をエッチングマスクとしてポリ
シリコン層３４を所定の深さだけエッチングしてポリシ
リコン層パターン３４aを形成する。この際、バーチカ
ルトランジスタが形成される部分はワードライン２４a
の表面高さ以下までにエッチングさせる。次いで、通常
の方法によってエッチングマスクパターン３６を除去す
る。第１ソース/ドレーン領域３２上に残留するポリシ
リコンパターン３４aはバーチカルトランジスタのチャ
ンネル領域を含むボディ領域となる部分であり、ポリシ
リコンパターン３４aが半導体基板１０の全面に亙って
１つに連結された一体化されたボディ領域となる。図１
６は本発明の第１実施形態に係る半導体メモリ素子に対
して図３のB-B'線に沿って切断した断面図であり、図１
７は図３のC-C'線に沿って切断した断面図であり、図１
８は図３のD-D'線に沿って切断した断面図であって、バ
ーチカルトランジスタのチャンネル領域を含むボディ領
域が半導体基板１０全体に亙って１つに一体化されたこ
とを模式的に示している。
ングマスクパターン３６をエッチングマスクとしてポリ
シリコン層３４を所定の深さだけエッチングしてポリシ
リコン層パターン３４aを形成する。この際、バーチカ
ルトランジスタが形成される部分はワードライン２４a
の表面高さ以下までにエッチングさせる。次いで、通常
の方法によってエッチングマスクパターン３６を除去す
る。第１ソース/ドレーン領域３２上に残留するポリシ
リコンパターン３４aはバーチカルトランジスタのチャ
ンネル領域を含むボディ領域となる部分であり、ポリシ
リコンパターン３４aが半導体基板１０の全面に亙って
１つに連結された一体化されたボディ領域となる。図１
６は本発明の第１実施形態に係る半導体メモリ素子に対
して図３のB-B'線に沿って切断した断面図であり、図１
７は図３のC-C'線に沿って切断した断面図であり、図１
８は図３のD-D'線に沿って切断した断面図であって、バ
ーチカルトランジスタのチャンネル領域を含むボディ領
域が半導体基板１０全体に亙って１つに一体化されたこ
とを模式的に示している。
【００２８】次いで、図１４を参照すれば、図１３でエ
ッチングされたバーチカルトランジスタが形成されるポ
リシリコンパターン３４a上に選択的に第２ソース/ドレ
ーン領域３８a及びキャパシタのストレージ電極３８を
通常の蒸着工程及びフォトリソグラフィ工程を用いて形
成する。前記第２ソース/ドレーン領域３８aはシリサイ
ド層で形成し、前記ストレージ電極３８はポリシリコン
で形成しうる。しかし、本発明はこれに限定されず、第
２ソース/ドレーン領域３８a及びキャパシタのストレー
ジ電極３８を同じ物質層で形成でき、異種物質層で形成
することもでき、単一の工程または別の工程で実施する
こともできる。次いで、ストレージ電極３８が形成され
た半導体基板の全面にキャパシタの誘電体層４０を形成
し、図１５に示されたようにキャパシタのプレート電極
層４２を形成する。次いで、通常のメモリセル分離工程
とパシベーション工程とを行って半導体メモリ素子の形
成工程を完了する。
ッチングされたバーチカルトランジスタが形成されるポ
リシリコンパターン３４a上に選択的に第２ソース/ドレ
ーン領域３８a及びキャパシタのストレージ電極３８を
通常の蒸着工程及びフォトリソグラフィ工程を用いて形
成する。前記第２ソース/ドレーン領域３８aはシリサイ
ド層で形成し、前記ストレージ電極３８はポリシリコン
で形成しうる。しかし、本発明はこれに限定されず、第
２ソース/ドレーン領域３８a及びキャパシタのストレー
ジ電極３８を同じ物質層で形成でき、異種物質層で形成
することもでき、単一の工程または別の工程で実施する
こともできる。次いで、ストレージ電極３８が形成され
た半導体基板の全面にキャパシタの誘電体層４０を形成
し、図１５に示されたようにキャパシタのプレート電極
層４２を形成する。次いで、通常のメモリセル分離工程
とパシベーション工程とを行って半導体メモリ素子の形
成工程を完了する。
【００２９】図１９ないし図２３は本発明の第２実施形
態に係る半導体メモリ素子の製造方法を説明するための
工程順序図であって、図３のA-A'線に沿って切断した断
面図であり、図２４は本発明の第２実施形態について図
３のD-D'線に沿って切断した断面図である。
態に係る半導体メモリ素子の製造方法を説明するための
工程順序図であって、図３のA-A'線に沿って切断した断
面図であり、図２４は本発明の第２実施形態について図
３のD-D'線に沿って切断した断面図である。
【００３０】本発明の第２実施形態は根本的にDRAMメモ
リセルにおいて各ワードラインにより分離されたボディ
領域をブリッジ状の連結部を通じて連結することによっ
て一体化させたものであって、その製造過程が本発明の
第１実施形態の図４ないし図７と同一なので同一な製造
過程についての説明は略す。
リセルにおいて各ワードラインにより分離されたボディ
領域をブリッジ状の連結部を通じて連結することによっ
て一体化させたものであって、その製造過程が本発明の
第１実施形態の図４ないし図７と同一なので同一な製造
過程についての説明は略す。
【００３１】図１９を参照すれば、図７に続いてポリシ
リコン層２４上にワードラインを定義するフォトレジス
トからなるエッチングマスクパターン２８を形成する。
リコン層２４上にワードラインを定義するフォトレジス
トからなるエッチングマスクパターン２８を形成する。
【００３２】次いで、図２０を参照すれば、前記エッチ
ングマスクパターン２８をエッチングマスクとして前記
ポリシリコン層２４を異方性エッチングしてワードライ
ン２４bパターンを形成する。引き続き、エッチングマ
スクパターン２８を除去した後、熱酸化工程を実施して
ワードライン２４bパターンの側壁及び上部に熱酸化膜
からなる第２絶縁層３０bを形成する。次いで、全面エ
ッチング工程やフォトリソグラフィ工程を用いてビット
ライン２０上に残留する第１絶縁層２２をエッチング除
去してビットライン２０の一部を露出させる。この際、
エッチング方法によってワードライン２４bの外側のト
レンチ領域１２上には第１絶縁層パターン２２bを残留/
除去できるのは第１実施形態と同一である。
ングマスクパターン２８をエッチングマスクとして前記
ポリシリコン層２４を異方性エッチングしてワードライ
ン２４bパターンを形成する。引き続き、エッチングマ
スクパターン２８を除去した後、熱酸化工程を実施して
ワードライン２４bパターンの側壁及び上部に熱酸化膜
からなる第２絶縁層３０bを形成する。次いで、全面エ
ッチング工程やフォトリソグラフィ工程を用いてビット
ライン２０上に残留する第１絶縁層２２をエッチング除
去してビットライン２０の一部を露出させる。この際、
エッチング方法によってワードライン２４bの外側のト
レンチ領域１２上には第１絶縁層パターン２２bを残留/
除去できるのは第１実施形態と同一である。
【００３３】次いで、図２１を参照すれば、前記露出さ
れたビットライン２０上にのみ、例えば、ポリシリコン
またはシリサイド層で第１ソース/ドレーン領域３２bを
選択的に形成した後、半導体基板１０の全面にポリシリ
コン層３４を厚く形成させる。ここで、前述したよう
に、前記第１ソース/ドレーン領域３２bの表面高さはト
ランジスタを構成するために少なくとも前記ワードライ
ン２４bと一部がオーバーラップされるように形成させ
なければならない。引き続き、前記ポリシリコン層３４
を前記ワードライン２４bの表面が露出される時までに
エッチバック工程や化学機械的研磨工程でエッチングし
た後、表面を平坦化させる。この際、ワードライン２４
bによって隣接したポリシリコン層３４は相互分離され
る。次いで、前記ポリシリコン層３４及び第２絶縁層３
０bに対してエッチング選択比を有するオキシド層また
は窒化物層などの第３絶縁層パターン３６bを形成す
る。前記第３絶縁層パターン３６bは、図３から推測で
きるように、平面から見て各単位メモリセルのバーチカ
ルトランジスタを限定する形になるように形成される。
また、第３絶縁層パターン３６bは図３及び図２４から
分かるように、ワードライン２４bにより隣接したポリ
シリコン層３４が相互分離されるために後続工程によっ
てこれらを相互連結させるためのコンタクトホールパタ
ーン(図２４の３８c)を共に形成する。前記コンタクト
ホールパターン３８cの位置はビットライン２０の間の
ストラッピング領域(strapping area)に沿ってそれぞれ
の分離されたポリシリコン層３４毎に少なくとも１つ以
上形成させることが望ましい。
れたビットライン２０上にのみ、例えば、ポリシリコン
またはシリサイド層で第１ソース/ドレーン領域３２bを
選択的に形成した後、半導体基板１０の全面にポリシリ
コン層３４を厚く形成させる。ここで、前述したよう
に、前記第１ソース/ドレーン領域３２bの表面高さはト
ランジスタを構成するために少なくとも前記ワードライ
ン２４bと一部がオーバーラップされるように形成させ
なければならない。引き続き、前記ポリシリコン層３４
を前記ワードライン２４bの表面が露出される時までに
エッチバック工程や化学機械的研磨工程でエッチングし
た後、表面を平坦化させる。この際、ワードライン２４
bによって隣接したポリシリコン層３４は相互分離され
る。次いで、前記ポリシリコン層３４及び第２絶縁層３
０bに対してエッチング選択比を有するオキシド層また
は窒化物層などの第３絶縁層パターン３６bを形成す
る。前記第３絶縁層パターン３６bは、図３から推測で
きるように、平面から見て各単位メモリセルのバーチカ
ルトランジスタを限定する形になるように形成される。
また、第３絶縁層パターン３６bは図３及び図２４から
分かるように、ワードライン２４bにより隣接したポリ
シリコン層３４が相互分離されるために後続工程によっ
てこれらを相互連結させるためのコンタクトホールパタ
ーン(図２４の３８c)を共に形成する。前記コンタクト
ホールパターン３８cの位置はビットライン２０の間の
ストラッピング領域(strapping area)に沿ってそれぞれ
の分離されたポリシリコン層３４毎に少なくとも１つ以
上形成させることが望ましい。
【００３４】次いで、図２２を参照すれば、前記第３絶
縁層パターン３６bをエッチングマスクとしてポリシリ
コン層３４を所定の深さだけ湿式または乾式エッチング
してポリシリコン層パターン３４bを形成する。この
際、バーチカルトランジスタが形成される部分はワード
ライン２４bの表面高さ以下までにエッチングさせる。
この際、ストラッピング領域に沿って形成されたコンタ
クトホールパターン(図２４の３８c)の下部のポリシリ
コン層３４も共にエッチングされるが問題にはならな
い。次いで、エッチングされたバーチカルトランジスタ
が形成されるポリシリコンパターン３４b上に選択的に
第２ソース/ドレーン領域３８b及びキャパシタのストレ
ージ電極３８を通常の蒸着工程及びフォトリソグラフィ
工程を用いて形成する。前記第２ソース/ドレーン領域
３８bはシリサイド層として形成でき、前記ストレージ
電極３８はポリシリコンとして形成できる。しかし、本
発明はこれに限定されず、第２ソース/ドレーン領域３
８b及びキャパシタのストレージ電極３８を同じ物質層
として形成しても、異種物質層として形成してもよく、
単一の工程または別の工程で実施しても良い。一方、こ
の時も図２４に示されたように相互分離されたポリシリ
コン層３４bの間をブリッジ状に連結するコンタクトホ
ールパターン３８cにも第２ソース/ドレーン領域３８b
と同一な工程が行われる。すなわち、第２ソース/ドレ
ーン領域３８bとコンタクトホールパターン３８cに同一
な物質層が蒸着された後、後続するフォトリソグラフィ
工程により第２ソース/ドレーン領域３８b上にはキャパ
シタのストレージ電極３８が形成され、コンタクトホー
ルパターン３８c上には各分離されたポリシリコン層３
４bを連結する連結部３８dが形成される。
縁層パターン３６bをエッチングマスクとしてポリシリ
コン層３４を所定の深さだけ湿式または乾式エッチング
してポリシリコン層パターン３４bを形成する。この
際、バーチカルトランジスタが形成される部分はワード
ライン２４bの表面高さ以下までにエッチングさせる。
この際、ストラッピング領域に沿って形成されたコンタ
クトホールパターン(図２４の３８c)の下部のポリシリ
コン層３４も共にエッチングされるが問題にはならな
い。次いで、エッチングされたバーチカルトランジスタ
が形成されるポリシリコンパターン３４b上に選択的に
第２ソース/ドレーン領域３８b及びキャパシタのストレ
ージ電極３８を通常の蒸着工程及びフォトリソグラフィ
工程を用いて形成する。前記第２ソース/ドレーン領域
３８bはシリサイド層として形成でき、前記ストレージ
電極３８はポリシリコンとして形成できる。しかし、本
発明はこれに限定されず、第２ソース/ドレーン領域３
８b及びキャパシタのストレージ電極３８を同じ物質層
として形成しても、異種物質層として形成してもよく、
単一の工程または別の工程で実施しても良い。一方、こ
の時も図２４に示されたように相互分離されたポリシリ
コン層３４bの間をブリッジ状に連結するコンタクトホ
ールパターン３８cにも第２ソース/ドレーン領域３８b
と同一な工程が行われる。すなわち、第２ソース/ドレ
ーン領域３８bとコンタクトホールパターン３８cに同一
な物質層が蒸着された後、後続するフォトリソグラフィ
工程により第２ソース/ドレーン領域３８b上にはキャパ
シタのストレージ電極３８が形成され、コンタクトホー
ルパターン３８c上には各分離されたポリシリコン層３
４bを連結する連結部３８dが形成される。
【００３５】次いで、図２３を参照すれば、ストレージ
電極３８が形成された半導体基板の全面にキャパシタの
誘電体層４０を形成し、キャパシタのプレート電極層４
２を形成する。次いで、通常のメモリセル分離工程とパ
シベーション工程とを行って半導体メモリ素子の形成工
程を完了する。
電極３８が形成された半導体基板の全面にキャパシタの
誘電体層４０を形成し、キャパシタのプレート電極層４
２を形成する。次いで、通常のメモリセル分離工程とパ
シベーション工程とを行って半導体メモリ素子の形成工
程を完了する。
【００３６】
【発明の効果】本発明によれば、各メモリセルに位置す
るトランジスタのボディ領域がフローティングされず一
体化されるためにメモリ素子の各メモリセルに流込まれ
たノイズを外部に容易に除去することによって、各トラ
ンジスタのボディ領域の電荷量をノイズに影響されなく
一定に保てるのでトランジスタの誤動作を防止しうる。
るトランジスタのボディ領域がフローティングされず一
体化されるためにメモリ素子の各メモリセルに流込まれ
たノイズを外部に容易に除去することによって、各トラ
ンジスタのボディ領域の電荷量をノイズに影響されなく
一定に保てるのでトランジスタの誤動作を防止しうる。
【００３７】また、本発明によれば、バーチカルトラン
ジスタのゲート電極を一方が開放された四角形にするこ
とによってメモリセルが占める面積を容易に４F2として
具現しうる。
ジスタのゲート電極を一方が開放された四角形にするこ
とによってメモリセルが占める面積を容易に４F2として
具現しうる。
【図１】 従来の技術に係る半導体メモリ素子のメモリ
セルの一部を示す斜視図である。
セルの一部を示す斜視図である。
【図２】 図１の平面図である。
【図３】 本発明の一実施形態に係るメモリセルアレイ
の一部を説明するための図面である。
の一部を説明するための図面である。
【図４】 本発明の第１実施形態に係る半導体メモリ素
子の製造方法を説明するための工程順序図であって、図
３のA-A'線に沿って切断した断面図である。
子の製造方法を説明するための工程順序図であって、図
３のA-A'線に沿って切断した断面図である。
【図５】 図４で示した工程の次の工程を説明するため
の断面図である。
の断面図である。
【図６】 図５で示した工程の次の工程を説明するため
の断面図である。
の断面図である。
【図７】 図６で示した工程の次の工程を説明するため
の断面図である。
の断面図である。
【図８】 図７で示した工程の次の工程を説明するため
の断面図である。
の断面図である。
【図９】 図８で示した工程の次の工程を説明するため
の断面図である。
の断面図である。
【図１０】 図９で示した工程の次の工程を説明するた
めの断面図である。
めの断面図である。
【図１１】 図１０で示した工程の次の工程を説明する
ための断面図である。
ための断面図である。
【図１２】 図１１で示した工程の次の工程を説明する
ための断面図である。
ための断面図である。
【図１３】 図１２で示した工程の次の工程を説明する
ための断面図である。
ための断面図である。
【図１４】 図１３で示した工程の次の工程を説明する
ための断面図である。
ための断面図である。
【図１５】 図１４で示した工程の次の工程を説明する
ための断面図である。
ための断面図である。
【図１６】 本発明の第１実施形態に係る半導体メモリ
素子に関した図３のB-B'線に沿って切断した断面図であ
る。
素子に関した図３のB-B'線に沿って切断した断面図であ
る。
【図１７】 本発明の第１実施形態に係る半導体メモリ
素子に関した図３のC-C'線に沿って切断した断面図であ
る。
素子に関した図３のC-C'線に沿って切断した断面図であ
る。
【図１８】 本発明の第１実施形態に係る半導体メモリ
素子に関して図３のD-D'線に沿って切断した断面図であ
る。
素子に関して図３のD-D'線に沿って切断した断面図であ
る。
【図１９】 本発明の第２実施形態に係る半導体メモリ
素子の製造方法を説明するための工程順序図であって、
図３のA-A'線に沿って切断した断面図である。
素子の製造方法を説明するための工程順序図であって、
図３のA-A'線に沿って切断した断面図である。
【図２０】 図１９で示した工程の次の工程を説明する
ための断面図である。
ための断面図である。
【図２１】 図２０で示した工程の次の工程を説明する
ための断面図である。
ための断面図である。
【図２２】 図２１で示した工程の次の工程を説明する
ための断面図である。
ための断面図である。
【図２３】 図２２で示した工程の次の工程を説明する
ための断面図である。
ための断面図である。
【図２４】 本発明の第２実施例に係る半導体メモリ素
子に関した図３のD-D'線に沿って切断した断面図であ
る。
子に関した図３のD-D'線に沿って切断した断面図であ
る。
１０ 半導体基板 １２ トレンチ領域 １４ 不純物接合領域 ２０ ビットライン ２２a 第１絶縁層パターン ２４a ワードライン ２６a マスク層 ３０ 第２絶縁層 ３２ 第１ソース/ドレーン領域 ３８ ストレージ電極 ３８a 第２ソース/ドレーン領域 ４０ 誘電体層 ４２ プレート電極層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梁 元碩 大韓民国京畿道龍仁市水枝邑東川里176− １番地豊林２次アパート201棟507号 Ｆターム(参考） 5F083 AD03 AD56 GA09 GA12 JA35 KA07 LA12 LA16 NA01 PR39 PR40
Claims (29)
- 【請求項１】 半導体基板と、 前記半導体基板の上面と隣接して埋め込まれ、平行に配
列された複数本のビットラインと、 前記半導体基板上に前記ビットラインと絶縁され、交差
して形成された複数本のワードラインと、 前記ビットライン及びワードラインが交差する単位メモ
リセル領域に形成されており、前記ワードラインの側壁
の一部に沿ってゲート絶縁膜を介しつつ前記ビットライ
ン上に垂直に第１ソース/ドレーン領域、チャンネル領
域及び第２ソース/ドレーン領域を含む複数個の垂直型
アクセストランジスタを備え、前記各アクセストランジ
スタのチャンネル領域を含む各ボディ領域が一体化され
るように相互連結されてフローティングボディ効果を除
去した半導体メモリ素子。 - 【請求項２】 前記半導体メモリ素子はDRAM用セルアレ
イであることを特徴とする請求項１に記載のフローティ
ングボディ効果を除去した半導体メモリ素子。 - 【請求項３】 前記各アクセストランジスタの第２ソー
ス/ドレーン領域上にはキャパシタのストレージ電極が
さらに連結されたことを特徴とする請求項１に記載のフ
ローティングボディ効果を除去した半導体メモリ素子。 - 【請求項４】 前記各アクセストランジスタの第２ソー
ス/ドレーン領域と前記キャパシタのストレージ電極は
同一な物質からなることを特徴とする請求項３に記載の
フローティングボディ効果を除去した半導体メモリ素
子。 - 【請求項５】 前記各アクセストランジスタの第２ソー
ス/ドレーン領域と前記キャパシタのストレージ電極と
は相異なる物質からなることを特徴とする請求項３に記
載のフローティングボディ効果を除去した半導体メモリ
素子。 - 【請求項６】 前記半導体基板は絶縁物質で埋立てられ
た複数個のトレンチ領域が形成されており、前記複数本
のビットラインはこれらトレンチ領域の間に形成されて
いることを特徴とする請求項１に記載のフローティング
ボディ効果を除去した半導体メモリ素子。 - 【請求項７】 前記各ビットラインはシリサイド物質か
らなることを特徴とする請求項６に記載のフローティン
グボディ効果を除去した半導体メモリ素子。 - 【請求項８】 前記各アクセストランジスタのボディ領
域は、単一の蒸着工程の後、パターニングして形成され
た一体化されたボディであることを特徴とする請求項１
に記載のフローティングボディ効果を除去した半導体メ
モリ素子。 - 【請求項９】 前記各アクセストランジスタのボディ領
域は、前記各ワードラインにより分離されており、ブリ
ッジ状の連結部に相互連結されて一体化されたものであ
ることを特徴とする請求項１に記載のフローティングボ
ディ効果を除去した半導体メモリ素子。 - 【請求項１０】 前記各ワードラインの側壁には前記ゲ
ート絶縁膜と同じ性質の絶縁膜で取囲まれていることを
特徴とする請求項１に記載のフローティングボディ効果
を除去した半導体メモリ素子。 - 【請求項１１】 前記各アクセストランジスタのワード
ラインの平面状は一方向が開放された四角形であって、
この四角形内に前記チャンネル領域が形成されることを
特徴とする請求項１に記載のフローティングボディ効果
を除去した半導体メモリ素子。 - 【請求項１２】 絶縁物質で充填されたトレンチ領域が
一定の間隔に配列された半導体基板と、 前記半導体基板のトレンチ領域の間で平行に配列された
複数本のビットラインと、 前記半導体基板のトレンチ領域上で前記ビットラインと
の交差方向に沿って延び、その側壁及び上部が絶縁物質
で取囲まれた複数本のワードラインと、 前記ビットライン及びワードラインが交差する単位メモ
リセル領域に形成されており、前記ワードラインの側壁
の一部に沿ってゲート絶縁膜を介しつつ前記ビットライ
ン上に垂直に第１ソース/ドレーン領域、チャンネル領
域及び第２ソース/ドレーン領域を含む複数個の垂直型
アクセストランジスタと、 前記ビットライン及びワードラインと絶縁され、前記ワ
ードライン上の絶縁物質の上側を通じて前記ワードライ
ンにより区分される前記チャンネル領域を含む隣接した
ボディ領域と一体化された統合ボディ領域を含むフロー
ティングボディ効果を除去した半導体メモリ素子。 - 【請求項１３】 前記各アクセストランジスタの第２ソ
ース/ドレーン領域上にはキャパシタのストレージ電極
がさらに連結されたことを特徴とする請求項１２に記載
のフローティングボディ効果を除去した半導体メモリ素
子。 - 【請求項１４】 前記複数本のビットラインは各々シリ
サイド物質からなることを特徴とする請求項１２に記載
のフローティングボディ効果を除去した半導体メモリ素
子。 - 【請求項１５】 前記各ワードラインの側壁には熱酸化
膜が形成されており、前記ワードライン上にはシリコン
窒化膜が形成されたことを特徴とする請求項１２に記載
のフローティングボディ効果を除去した半導体メモリ素
子。 - 【請求項１６】 絶縁物質で充填されたトレンチ領域が
一定の間隔に配列された半導体基板と、 前記半導体基板のトレンチ領域の間で平行に配列された
複数本のビットラインと、 前記半導体基板のトレンチ領域上で前記ビットラインと
の交差方向に沿って延び、その側壁が絶縁物質で取囲ま
れた複数本のワードラインと、 前記ビットライン及びワードラインが交差する単位メモ
リセル領域に形成されており、前記ワードラインの側壁
の一部に沿ってゲート絶縁膜を介しつつ前記ビットライ
ン上に垂直に第１ソース/ドレーン領域、チャンネル領
域及び第２ソース/ドレーン領域を含む複数個の垂直型
アクセストランジスタと、 前記ビットライン及びワードラインと絶縁され、前記ワ
ードラインにより区分され、前記チャンネル領域を含む
複数個のボディ領域と、 前記隣接したボディ領域を相互電気的に連結させる連結
部とを含むフローティングボディ効果を除去した半導体
メモリ素子。 - 【請求項１７】 前記各アクセストランジスタの第２ソ
ース/ドレーン領域上にはキャパシタのストレージ電極
がさらに連結されたことを特徴とする請求項１６に記載
のフローティングボディ効果を除去した半導体メモリ素
子。 - 【請求項１８】 前記各ビットラインはシリサイド物質
からなることを特徴とする請求項１６に記載のフローテ
ィングボディ効果を除去した半導体メモリ素子。 - 【請求項１９】 前記各ワードラインの上部には前記ア
クセストランジスタの第２ソース/ドレーン領域を限定
する絶縁膜と同一な絶縁膜が形成されていることを特徴
とする請求項１６に記載のフローティングボディ効果を
除去した半導体メモリ素子。 - 【請求項２０】 半導体基板の表面近傍に絶縁物質で充
填されたトレンチ領域を一定間隔に離隔して形成する段
階と、 前記半導体基板のトレンチ領域の間でビットラインを形
成した後、前記ビットラインの表面が露出されるように
平坦化する段階と、 前記平坦化された半導体基板の全面に第１絶縁層、ワー
ドライン用の導電層及び絶縁物質のマスク層を順次に形
成する段階と、 フォトリソグラフィ工程を用いてその上部に前記マスク
層が残留するワードラインを形成する段階と、 前記露出されたワードラインの側壁に第２絶縁層を形成
する段階と、 前記ビットラインと交差する領域で前記ワードラインの
側壁に隣接するビットラインの表面の一部を露出させる
段階と、 前記露出されたビットライン上に第１ソース/ドレーン
領域物質層を形成する段階と、 前記第１ソース/ドレーン領域物質層を含んで前記半導
体基板の全面に、前記ワードライン上のマスク層上に一
定の高さに保たれるボディ領域物質層を形成する段階
と、 フォトリソグラフィ工程を用いて前記第１ソース/ドレ
ーン領域物質層に対応して前記ボディ領域物質層の一部
をエッチングする段階と、 前記エッチングされて露出されたボディ領域物質層上に
第２ソース/ドレーン領域物質層を形成する段階とを含
むフローティングボディ効果を除去した半導体メモリ素
子の製造方法。 - 【請求項２１】 前記第２ソース/ドレーン領域物質層上
にキャパシタのストレージ電極物質層をさらに形成する
ことを特徴とする請求項２０に記載のフローティングボ
ディ効果を除去した半導体メモリ素子の製造方法。 - 【請求項２２】 前記ワードラインの側壁に形成される
第２絶縁層は熱酸化膜であり、前記ワードライン上に形
成されるマスク層はシリコン窒化膜であることを特徴と
する請求項２０に記載のフローティングボディ効果を除
去した半導体メモリ素子の製造方法。 - 【請求項２３】 前記ビットラインとワードラインとの
交差地点において前記ワードラインの平面は一方向が開
放された四角形であり、この四角形内に前記第１及び第
２ソース/ドレーン領域物質層が形成されることを特徴
とする請求項２０に記載のフローティングボディ効果を
除去した半導体メモリ素子の製造方法。 - 【請求項２４】 半導体基板の表面近傍に絶縁物質で充
填されたトレンチ領域を一定の間隔に離隔して形成する
段階と、 前記半導体基板のトレンチ領域の間でビットラインを形
成した後、前記ビットラインの表面が露出されるように
平坦化する段階と、 前記平坦化された半導体基板の全面に第１絶縁層及びワ
ードライン用の導電層を順次に形成する段階と、 フォトリソグラフィ工程を用いてワードラインを形成す
る段階と、 前記露出されたワードラインの露出面上に第２絶縁層を
形成する段階と、 前記ビットラインとの交差領域で前記ワードラインの側
壁に隣接するビットラインの表面の一部を露出させる段
階と、 前記露出されたビットライン上に第１ソース/ドレーン
領域物質層を形成する段階と、 前記第１ソース/ドレーン領域物質層を含んで前記半導
体基板の全面に前記ワードライン以上の高さにボディ領
域物質層を形成する段階と、 前記ワードラインの表面が露出されるように前記ボディ
領域物質層を研磨して表面を平坦化する段階と、 表面が平坦化された前記半導体基板の全面に第３絶縁層
を形成する段階と、 フォトリソグラフィ工程を用いて前記第１ソース/ドレ
ーン領域物質層に対応するように前記第３絶縁層の一部
をエッチングする段階と、 前記エッチングされた第３絶縁層をエッチングマスクと
して前記ボディ領域物質層の一部をエッチングする段階
と、 前記露出されたボディ領域物質層上に第２ソース/ドレ
ーン領域物質層を形成する段階とを含むフローティング
ボディ効果を除去した半導体メモリ素子の製造方法。 - 【請求項２５】 前記第３絶縁層の一部をエッチングす
る段階において、前記各ワードラインにより分離された
各ボディ領域物質層を露出させるコンタクトホールを同
時に形成することを特徴とする請求項２４に記載のフロ
ーティングボディ効果を除去した半導体メモリ素子の製
造方法。 - 【請求項２６】 前記第２ソース/ドレーン領域物質層を
形成する段階において、前記各ワードラインにより分離
された各ボディ領域物質層を露出させるコンタクトホー
ル内にも同時に前記第２ソース/ドレーン領域物質層と
同一な物質層を形成することを特徴とする請求項２５に
記載のフローティングボディ効果を除去した半導体メモ
リ素子の製造方法。 - 【請求項２７】 前記第２ソース/ドレーン領域物質層を
形成する段階において、前記各コンタクトホールを通じ
て前記各ワードラインにより分離された前記ボディ領域
を連結させる連結部を同時に形成することを特徴とする
請求項２６に記載のフローティングボディ効果を除去し
た半導体メモリ素子の製造方法。 - 【請求項２８】 前記第２ソース/ドレーン領域上にキャ
パシタのストレージ電極物質層をさらに形成することを
特徴とする請求項２４に記載のフローティングボディ効
果を除去した半導体メモリ素子の製造方法。 - 【請求項２９】 前記ビットラインとワードラインとの
交差する付近で前記ワードラインの平面は一方向が開放
された四角形であり、この四角形内に前記第１及び第２
ソース/ドレーン領域が形成されることを特徴とする請
求項２４に記載のフローティングボディ効果を除去した
半導体メモリ素子の製造方法。
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| KR211,937 | 2001-02-26 | ||
| KR20019604 | 2001-02-26 |
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| JP2001177544A Expired - Fee Related JP4343460B2 (ja) | 2000-06-15 | 2001-06-12 | フローティングボディ効果を除去した半導体メモリ素子及びその製造方法 |
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