JP2007201454A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000012535 impurity Substances 0.000 claims description 48
- 238000000034 method Methods 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 8
- 239000012212 insulator Substances 0.000 description 18
- 238000005530 etching Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】 半導体装置及びその製造方法が開示される。
【解決手段】 半導体装置は、導電性構造物、第１絶縁膜、及び第１導電膜パターンを含む。導電性構造物は、第１部分、第２部分、及び第３部分を含む。第２部分は第１部分上で第１方向に延びていて、前記第１方向と実質的に垂直である第２方向に互いに離隔している。第３部分は第２部分上で第１及び第２方向に互いに離隔している。第１絶縁膜は、第２部分の側壁を塗布する。第１導電膜パターンは、第１絶縁膜上に形成される。本発明によると、ボディに相当する第２部分が第１方向に延びている。従って、ボディはソース／ドレイン領域によって絶縁されない。又、第２部分に相対的に広い幅のチャンネルが形成されるので、半導体装置は相対的に速い動作速度を有する。
【選択図】図２
Description
本発明は、半導体装置及びその製造方法に関する。より詳細には、本発明は、垂直に延びたチャンネルが形成される半導体装置及びその製造方法に関する。
トランジスタは、ソース領域、ドレイン領域、チャンネルが形成されるボディ、電極、及び絶縁膜を含む。絶縁膜は、電極をソース領域、ドレイン領域、及びボディと電気的に絶縁する。電極は、ボディに電圧を印加する。
垂直に延びたボディを有する従来のトランジスタの例は、特許文献１に開示されている。従来のトランジスタに含まれるボディは、ソース領域及びドレイン領域から絶縁されている。従って、フローティングボディ現象によってトランジスタの動作特性が悪化するという問題点がある。
即ち、ソース領域及びドレイン領域がボディが絶縁しているため、トランジスタが動作する時、ボディにホールが蓄積される。ボディにホールが蓄積されると、トランジスタの動作特性が悪化する。
特許文献２、特許文献３、及び特許文献４には、前記問題点を解決することができるトランジスタ及びその製造方法が開示されている。
特許文献２、特許文献３、及び特許文献４によると、多数のボディがボディラインを通じて互いに電気的に連結される。そして、ボディラインと電気的に接触するボディの第１側壁と反対側の第２側壁にはワードラインが電気的に接触する。
即ち、特許文献２、特許文献３、及び特許文献４に開示されたボディは、それぞれ単一のワードラインと電気的に接触する。従って、トランジスタの電流駆動能力がそれだけ減少して、動作速度が低下しうる。
また、ボディの第１側壁及び第２側壁上にボディライン及びワードラインをそれぞれ形成するのに必要な工程が複雑であるという問題点がある。
米国特許第６，３３７，４９７号
米国特許第５，９０７，１７０号
米国特許第６，３９５，５９７号
米国特許第６，１９１，４４８号
本発明の第１目的は、ソース／ドレイン領域から絶縁されないボディを含み、チャンネル幅を大きくして、動作速度が相対的に速い半導体装置を提供することにある。
本発明の第２目的は、前記半導体装置の製造方法を提供することにある。
第１目的を達成するための本発明の実施形態によると、半導体装置は、導電性構造物、第１絶縁膜、及び第１導電膜パターンを含む。導電性構造物は、第１部分、第２部分、及び第３部分を含む。第２部分は、第１部分上で第１方向に延びている。第２部分は、第１方向と実質的に垂直である第２方向に互いに離隔している。第３部分は、第２部分上で第１及び第２方向に互いに離隔している。第１絶縁膜は、第２部分の側壁を覆っている。第１導電膜パターンは、第１絶縁膜上に形成される。
第２目的を達成するための本発明の実施形態によると、まず、半導体基板を形成する。ここで、半導体基板は、基部及び突出部を含む。突出部は、基部上で第１方向に延びている。又、突出部は、第１方向と実質的に垂直な第２方向に互いに離隔している。次いで、突出部の側面上に第１絶縁膜を形成する。次いで、第１絶縁膜上に第１導電膜パターンを形成する。次いで、基部の上部に第１不純物領域を形成する。次いで、突出部の上部を部分的に除去して突出部の下部上に第１及び第２方向に互いに離隔する凸部を形成する。凸部の上部に第２不純物領域を形成する。
本発明によると、半導体装置は、ソース／ドレイン領域によって孤立されないボディを含む。又、半導体装置は、相対的にチャンネル幅が大きいので、速い動作速度を有する。ボディがソース／ドレイン領域によって絶縁されないので、ボディにホールが蓄積されることを効果的に防止することができる。結果的に、ボディに蓄積されたホールによる半導体装置の動作不良を減少させることができる。
以下、半導体装置及びその製造方法を添付図面を参照して詳細に説明するが、本発明は、以下の実施形態によって制限されるものではない。該当分野で通常の知識を有する当業者なら、本発明の技術的思想を逸脱しない範囲内で本発明を多様に修正するか、変更することができる。添付された図面で構成要素の大きさは、本発明をより容易に説明するために、実際より拡大又は縮小されている場合がある。第１構成要素「上に」第２構成要素が形成されると言及される場合、第２構成要素が第１構成要素と接しながら第１構成要素の上側に形成されてもよいし、第１構成要素と第２構成要素との間に第３構成要素が介在していてもよい。
図１は、本発明の実施形態による半導体装置を示す正面図である。図２は、図１に図示されたＩＩ−ＩＩ’に沿って切断した断面図である。図３は、図１に図示されたＩ−Ｉ’に沿って切断した断面図である。図４は、図１に図示された半導体装置を示す回路図である。
図１乃至図４を参照すると、半導体装置は、導電性構造物１１、第１絶縁膜２１、及び第１導電膜パターン１２を含む。導電性構造物１１は、第１部分１１ａ、第２部分１１ｂ、及び第３部分１１ｃを含む。
第１部分１１ａの下部領域１は、実質的に板（ｐｌａｔｅ）形状を有する。第１部分１１ａの上部領域２は、下部領域１上で第１方向に延びている。また、上部領域２は、第１方向と実質的に垂直な第２方向に互いに離隔している。第１部分１１ａは、導電領域１０上に形成されることができる。
第２部分１１ｂは、第１部分１１ａ上で第１方向に延びている。また、第２部分１１ｂは、第２方向に互いに離隔している。具体的には、第２部分１１ｂの下部領域３は、実質的に棒（ｂａｒ）形状を有する。また、下部領域３は、第１方向に延びている。第２部分１１ｂの上部領域４は、下部領域３上で第１及び第２方向に互いに離隔する。
第３部分１１ｃは、第２部分１１ｂ上で第１及び第２方向に互いに離隔している。具体的には、第３部分１１ｃは、第２部分１１ｂの上部領域４上に位置する。第２方向における第３部分１１ｃの幅は、第２方向における第２部分１１ｂの幅より実質的に大きいことができる。
第１部分１１ａ及び第３部分１１ｃは、電子を提供するＮ型不純物を含むことができる。Ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）、又はアンチモン（Ｓｂ）であり得る。これらは、単独又は混合して使用することができる。第１部分１１ａ及び第３部分１１ｃは、ソース／ドレイン領域として使用される。具体的には、第１部分１１ａは、下部ソース／ドレイン領域として使用される。一方、第３部分１１ｃは、上部ソース／ドレイン領域として使用される。
第２部分１１ｂは、ホールを提供するＰ型不純物を含むことができる。Ｐ型不純物は、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、又はインジウムであり得る。これらは、単独又は混合して使用することができる。第２部分１１ｂは、チャンネルが形成されるボディに相当する。
第１部分１１ａ及び第３部分１１ｃがＮ型不純物を含む場合、第１部分１１ａの下に位置する導電領域１０は、Ｐ型不純物を含むことができる。
第１絶縁膜２１は、第２部分１１ｂの側壁を覆う。第１絶縁膜２１は、比較的均一な厚みを有する。第１絶縁膜２１は、第１方向に延延びた部分を有する。第１絶縁膜２１の垂直に延びた部分（第１方向及び第２方向に垂直な第３方向に延びた部分）は、第２方向に互いに離隔している。即ち、第１絶縁膜２１の垂直に延びた部分は、第１部分１１ａ、第２部分１１ｂ、及び第３部分１１ｃによって定義される溝５の内面上に形成される。
第１導電膜パターン１２は、第１絶縁膜２１上で第１方向に延びている。第１導電膜パターン１２は、第２方向に互いに離隔している。第１導電膜パターン１２は、第２部分１１ｂと平行して配置されている。また、第１絶縁膜２１は、第１導電膜パターン１２を導電性構造物１１から電気的に絶縁させる。第１導電膜パターン１２は、ワードラインに相当する。
具体的には、１つの第２部分１１ｂは、２つの第１導電膜パターン１２と平行して配置されている。従って、本発明の実施形態による半導体装置は、特許文献２、特許文献３、及び特許文献４に開示された従来の半導体装置より実質的に速い動作速度を有することができる。
また、特許文献２、特許文献３、及び特許文献４によると、多数のボディがボディラインを通じて互いに電気的に連結される。しかし、本発明の実施形態では、ボディに相当する第２部分１１ｂが第１方向に延びた下部３を有する。第２部分１１ｂの下部３がボディラインの役割を果たすので、ボディラインを追加的に形成するのに必要な工程が要求されない。
半導体装置は、第２導電膜パターン１３、第２絶縁膜２２、及び第３導電膜パターン１４を更に含むことができる。第２導電膜パターン１３は、第３部分１１ｃと電気的に連結される。第２導電膜パターン１３は、実質的なシリンダー形状を有することができる。第２絶縁膜２２は、第２導電膜パターン１３上に形成される。第３導電膜パターン１４は、第２絶縁膜２２上で第２方向に延長する。第３導電膜パターン１４は、第１方向に互いに離隔している。第３導電膜パターン１４は、ビットラインに相当する。
ここで、第２導電膜パターン１３は、キャパシタの下部電極に相当する。第２絶縁膜２２は、キャパシタの誘電膜に相当する。第３導電膜パターン１４は、キャパシタの上部電極に相当する。
また、半導体装置は、第２部分１１ｂと電気的に連結される導電性部材１５を更に含むことができる。即ち、第２部分１１ｂは、導電性部材１５（図４参照）を通じて互いに電気的に連結される。
図５、図８、図１１、図１４、図１７、図２０、図２３、図２６、図２９、図３２、図３５、図３８、図４１、図４４、及び図４７は、図１に図示された半導体装置を製造する方法を説明するための正面図である。図６、図９、図１２、図１５、図１８、図２１、図２４、図２７、図３０、図３３、図３６、図３９、図４２、図４５、及び図４８は、図５、図８、図１１、図１４、図１７、図２０、図２３、図２６、図２９、図３２、図３５、図３８、図４１、図４４、及び図４７にそれぞれ図示されたＩ−Ｉ’に沿って切断した断面図である。図７、図１０、図１３、図１６、図１９、図２２、図２５、図２８、図３１、図３４、図３７、図４０、図４３、図４６、及び図４９は、図５、図８、図１１、図１４、図１７、図２０、図２３、図２６、図２９、図３２、図３５、図３８、図４１、図４４、及び図４７にそれぞれ図示されたＩＩ−ＩＩ’に沿って切断した断面図である。
図５乃至図７を参照すると、基部１１０及び予備突出部１２０ａを含む予備半導体基板１００ａを形成する。予備突出部１２０ａは、基部１１０上で第１方向に延びている。予備突出部１２０ａは、第１方向と実質的に垂直である第２方向に互いに離隔している。
基部１１０及び予備突出部１２０ａは、予備溝３０ａを定義する。予備溝３０ａは、第１方向に延びている。予備溝３０ａは、第２方向に互いに離隔している。
予備半導体基板１００ａは、予備第１マスク膜パターン２００ａを１つの第１エッチングマスクとして使用するエッチング工程によって形成されることができる。予備第１マスク膜パターン２００ａは、第１方向に延びている。予備第１マスク膜パターン２００ａは、第２方向に互いに離隔している。
予備半導体基板１００ａは、ホールを提供するＰ型不純物を含むことができる。Ｐ型不純物は、例えば、ホウ素、アルミニウム、ガリウム、又はインジウムであり得る。これらは単独又は混合して使用することができる。
図８乃至図１０を参照すると、予備第１マスク膜パターン２００ａを１つの第２エッチングマスクとして使用して予備突出部１２０ａの側壁をエッチングして、基部１１０上に突出部１２０を形成する。ここで、予備突出部１２０ａの側壁は、等方性エッチングされることができる。突出部１２０は、第１方向に延びている。突出部１２０は、第２方向に互いに離隔している。また、突出部１２０は、下部１２０ｂ及び上部１２０ｃを含む。
ここで、突出部１２０の下部１２０ｂは、特許文献２、特許文献３、及び特許文献４に開示されたボディラインの役割を果たす。従って、特許文献２、特許文献３、及び特許文献４でボディラインを追加的に形成するために使用した複雑な工程が要求されない。
基部１１０及び突出部１２０は、溝３０を定義する。溝３０は、第１方向に延びている。溝３０は、第２方向に互いに離隔している。溝３０のサイズは、予備溝３０ａのサイズより実質的に大きい。
図１１乃至図１３を参照すると、溝３０の内面上に比較的均一な厚みを有する第１絶縁膜３００を形成する。第１絶縁膜３００は、溝３０の内面に沿って形成される。第１絶縁膜３００が酸化物を含む場合、第１絶縁膜３００は、熱酸化工程によって形成されることができる。
その後、第１絶縁膜３００上に、第１絶縁膜３００で部分的に埋め立てられた溝３０を完全に埋め立てる第１導電膜を形成する。第１導電膜は、不純物でドーピングされたポリシリコンを含むことができる。その後、第１導電膜を予備第１マスク膜パターン２００ａが露出するまで平坦化して、予備第１導電膜パターン４００ａを形成する。予備第１導電膜パターン４００ａは第１方向に延びている。又、予備第１導電膜パターン４００ａは、第２方向に互いに離隔している。
図１４乃至図１６を参照すると、第１予備マスク膜パターン２００ａを１つの第３エッチングマスクとして使用して予備第１導電膜パターン４００ａをエッチングする。従って、第３エッチングマスクの下に第１導電膜パターン４００が形成される。即ち、第１絶縁膜３００で覆われた突出部１２０の側壁上に第１導電膜パターン４００が形成される。ここで、予備第１導電膜パターン４００ａは、異方性にエッチングされることができる。第１導電膜パターン４００は、第１方向に延びている。第１導電膜パターン４００は、第２方向に互いに離隔している。第１導電膜パターン４００は、ワードラインに相当する。
本発明の一実施例によると、第１導電膜パターン４００を形成した後、第１導電膜パターン４００の間に露出した第１絶縁膜３００の部分を選択的に除去することができる。この場合、基部１１０が部分的に露出される。
図１７乃至図１９を参照すると、基部１１０の上部に第１不純物領域１１１を形成する。第１不純物領域１１１は、電子を提供するＮ型不純物を含むことができる。Ｎ型不純物は、例えば、リン、ヒ素、又はアンチモンであり得る。これらは単独又は混合して使用することができる。
具体的には、第１予備マスク膜パターン２００ａ及び第１導電膜パターン４００を１つの第１イオン注入マスクとして使用して、基部１１０にＮ型不純物を注入する。従って、基部１１０の上部に第１不純物領域１１１が形成される。第１不純物領域１１１は、実質的な板形状を有することができる。
ここで、第１不純物領域１１１に含まれたＮ型不純物は、突出部１２０の底部まで拡散されることができる。この場合、第１不純物領域１１１は、基部１１０の上部から突出部１２０の底部まで延長する。
第１導電膜パターン４００の間に露出される第１絶縁膜３００の部分を選択的に除去した場合、Ｎ型不純物が基部１１０の上部に直接的に注入されることができる。しかし、この場合、基部１１０の上部に欠陥が発生する虞がある。従って、基部１１０の上部を熱処理して、基部１１０の上部に発生した欠陥を治癒することが好ましい。
図２０乃至図２２を参照すると、第１絶縁膜３００及び第１導電膜パターン４００で部分的に埋め立てられたグルーブ３０を完全に満たす第１絶縁体を形成する。その後、第１絶縁体を第１予備マスク膜パターン２００ａが露出するまで平坦化して、第１絶縁体パターン５００を形成する。
図２３乃至図２５を参照すると、第１絶縁体パターン５００及び第１予備マスク膜パターン２００ａ上に第２マスク膜パターン６００を形成する。第２マスク膜パターン６００は、第２方向に延びている。第２マスク膜パターン６００は、第１方向に互いに離隔する。
図２６乃至図２８を参照すると、第２マスク膜パターン６００及び第１絶縁体パターン５００を１つの第４エッチングマスクとして使用して、予備第１マスク膜パターン２００ａを部分的に除去する。従って、第１マスク膜パターン２００が形成される。第１マスク膜パターン２００は、第１及び第２方向に互いに離隔している。
その後、第２マスク膜パターン６００、第１絶縁体パターン５００及び第１マスク膜パターン２００を１つの第５エッチングマスクとして使用して突出部１２０の上部１２０ｃをエッチングする。ここで、第１不純物領域１１１は露出されない。従って、突出部１２０の下部１２０ｂ上に凸部１２１が形成される。凸部１２１は、第１及び第２方向に互いに離隔する。突出部１２０の下部１２０ｂ、凸部１２１及び第１絶縁膜３００は、リセス４０を定義する。具体的に、凹部４０は、凸部１２１によって第１方向に定義される。凹部４０は、第１絶縁膜３００によって第２方向に定義される。その後、第２マスク膜パターン６００を除去する。
図２９乃至図３１を参照すると、第１マスク膜パターン２００及び第１絶縁膜３００上に凹部４０を埋め立てる第２絶縁体を形成する。その後、第１マスク膜パターン２００及び第１絶縁体パターン５００が露出されるまで、第２絶縁体を平坦化して凹部４０を埋め立てる第２絶縁体パターン７００を形成する。
図３２乃至図３４を参照すると、第１マスク膜パターン２００を貫通する第１開口５０を形成する。従って、突出部１２０は、第１開口５０を通じて露出される。
図３５乃至図３７を参照すると、凸部１２１の上部に第２不純物領域１２２を形成する。第２不純物領域１２２は、電子を提供するＮ型不純物を含むことができる。Ｎ型不純物は、リン、ヒ素、又はアンチモンであり得る。これらは単独又は混合して使用することができる。第２不純物領域１２２は、第１及び第２方向に互いに離隔している。
具体的には、第１マスク膜パターン２００、第１絶縁体パターン５００、及び第２絶縁体パターン７００を１つの第２イオン注入マスクとして使用して凸部１２１の上部にＮ型不純物を注入する。従って、凸部１２１の上部に第２不純物領域１２２が形成される。ここで、第１不純物領域１１１と第２不純物領域１２２は、互いに離隔している。又、第１不純物領域１１１と第２不純物領域１２２の間にボディが形成される。
予備半導体基板１００ａがＰ型不純物でドーピングされた場合、第１不純物領域１１１及び第２不純物領域１２２の間に形成されるボディはＰ型不純物を含む。
ここで、１つのボディは、２つの第１導電膜パターン４００と平行して配置される。従って、本発明の実施形態による半導体装置は、特許文献２、特許文献３、及び特許文献４に開示された従来の半導体装置より大きな幅のチャンネルを有するので、実質的に速い動作速度を有することができる。
図３８乃至図４０を参照すると、第１マスク膜パターン２００、第１絶縁体パターン５００、及び第２絶縁体パターン７００上に第１開口５０を埋め立てる導電体を形成する。その後、導電体を第１マスク膜パターン２００、第１絶縁体パターン５００、及び第２絶縁体パターン７００が露出するまで平坦化して、第１開口５０内にコンタクト８００を形成する。
図４１乃至図４３を参照すると、第１マスク膜パターン２００、第１絶縁体パターン５００、及び第２絶縁体パターン７００上にコンタクト８００を露出させる第２開口６０を有するモールド膜９００を形成する。その後、第２開口６０の内面及びモールド膜９００上に比較的均一な厚みを有する第２導電膜を形成する。第２導電膜上に第２導電膜で部分的に埋め立てられた第２開口６０を完全に埋め立てる犠牲膜を形成する。その後、犠牲膜及び第２導電膜をモールド膜８００が露出するまで平坦化して、第２導電膜パターン１０００及び犠牲膜パターンを形成する。その後、犠牲膜パターンを選択的に除去する。第２導電膜パターン１０００は、キャパシタの下部電極に相当する。
図４４乃至図４６を参照すると、モールド膜９００及び第２導電膜パターン１０００上に比較的均一な厚みを有する第２絶縁膜１１００を形成する。即ち、第２絶縁膜１１００は、モールド膜９００及び第２導電膜パターン１０００に沿って形成される。第２絶縁膜１１００は、キャパシタの誘電膜に相当する。
図４７乃至図４９を参照すると、第２絶縁膜１１００上に第３導電膜パターン１２００を形成する。第３導電膜パターン１２００は、第２方向に延びている。第３導電膜パターン１２００は、第１方向に互いに離隔している。第３導電膜パターン１２００は、第１導電膜パターン１０００及び第２絶縁膜１１００で部分的に埋め立てられた第２開口６０は、完全に埋め立てる。第３導電膜パターン１２００は、キャパシタの上部電極に相当する。又、第３導電膜パターン１２００は、ビットラインに相当する。
ここで、第１方向に延長する突出部１２０の下部１２０ｂを電気的に連結する導電性部材（図４の参照番号１５）を更に形成することができる。この際、突出部１２０の下部１２０ｂは、導電性部材を通じて互いに電気的に連結される。
本発明によると、半導体装置は、ソース／ドレイン領域によって孤立されないボディを含む。又、半導体装置内に形成されるチャンネル幅が相対的に大きいため、半導体装置の動作速度が相対的に速い。ボディがソース／ドレイン領域によって孤立されないので、ボディにホールが蓄積されることを効果的に防止することができる。結果的に、ボディに蓄積されたホールによる半導体装置の動作特性低下を減少させることができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
１０ 導電領域
１１ 導電性構造物
１１ａ 第１部分
１１ｂ 第２部分
１１ｃ 第３部分
１２ 第１導電膜パターン
２１ 第１絶縁膜
１１ 導電性構造物
１１ａ 第１部分
１１ｂ 第２部分
１１ｃ 第３部分
１２ 第１導電膜パターン
２１ 第１絶縁膜
Claims (10)
- 第１部分、前記第１部分上で第１方向に延びていて前記第１方向と実質的に垂直な第２方向に互いに離隔している第２部分、前記第２部分上で前記第１及び第２方向に互いに離隔している第３部分を含む導電性構造物と、
前記第２部分の側壁を覆う第１絶縁膜と、
前記第１絶縁膜上に形成される第１導電膜パターンと、
を含むことを特徴とする半導体装置。 - 前記第１部分及び前記第３部分はＮ型不純物を含み、
前記第２部分はＰ型不純物を含むことを特徴とする請求項１記載の半導体装置。 - 前記第３部分と電気的に連結された第２導電膜パターンと、
前記第２導電膜パターンを覆う第２絶縁膜と、
前記第２絶縁膜上に形成され前記第２方向に延びていて前記第１方向に互いに離隔している第３導電膜パターンと、
を更に含むことを特徴とする請求項１記載の半導体装置。 - 前記第２部分と電気的に連結される導電性部材を更に含むことを特徴とする請求項１記載の半導体装置。
- 基部及び前記基部上で第１方向に延びていて前記第１方向と実質的に垂直な第２方向に互いに離隔している突出部を含む半導体基板を形成する段階と、
前記突出部の側面上に第１絶縁膜を形成する段階と、
前記第１絶縁膜上に第１導電膜パターンを形成する段階と、
前記基部の上部に第１不純物領域を形成する段階と、
前記突出部の上部を部分的に除去して前記突出部の下部上に前記第１及び第２方向に互いに離隔している凸部を形成する段階と、
前記凸部の上部に第２不純物領域を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第１及び第２不純物領域は、実質的に同じ不純物を含むことを特徴とする請求項５記載の半導体装置の製造方法。
- 前記不純物は、Ｎ型不純物であることを特徴とする請求項６記載の半導体装置の製造方法。
- 前記半導体基板は、Ｐ型不純物でドーピングされることを特徴とする請求項５記載の半導体装置の製造方法。
- 前記第２不純物領域と電気的に連結される第３導電膜パターンを形成する段階と、
前記第３導電膜パターンを覆う第２絶縁膜を形成する段階と、
前記第２絶縁膜上に前記第２方向に延びていて前記第１方向に互いに離隔している第３導電膜パターンを形成する段階と、を更に含むことを特徴とする請求項５記載の半導体装置の製造方法。 - 前記突出部の前記下部と電気的に連結される導電性部材を形成する段階を更に含むことを特徴とする請求項５記載の半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060008313A KR100685659B1 (ko) | 2006-01-26 | 2006-01-26 | 반도체 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007201454A true JP2007201454A (ja) | 2007-08-09 |
Family
ID=38104321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006352991A Pending JP2007201454A (ja) | 2006-01-26 | 2006-12-27 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7489003B2 (ja) |
| JP (1) | JP2007201454A (ja) |
| KR (1) | KR100685659B1 (ja) |
| CN (1) | CN101009281A (ja) |
| DE (1) | DE102007005558B4 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010245196A (ja) * | 2009-04-02 | 2010-10-28 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2016171221A (ja) * | 2015-03-13 | 2016-09-23 | 株式会社東芝 | 半導体記憶装置及び半導体装置の製造方法 |
| JP7498821B2 (ja) | 2012-02-29 | 2024-06-12 | 株式会社半導体エネルギー研究所 | トランジスタ及び半導体装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8643087B2 (en) * | 2006-09-20 | 2014-02-04 | Micron Technology, Inc. | Reduced leakage memory cells |
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| KR101420773B1 (ko) * | 2009-07-15 | 2014-07-17 | 주성엔지니어링(주) | 전기광학소자 및 이의 제작 방법 |
| KR101736235B1 (ko) * | 2010-10-08 | 2017-05-17 | 삼성전자주식회사 | 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법 |
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| US8482126B2 (en) * | 2011-09-02 | 2013-07-09 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR20130047410A (ko) | 2011-10-31 | 2013-05-08 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성방법 |
| FR3050867B1 (fr) | 2016-05-02 | 2018-05-25 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de fabrication d'un transistor a nanocouches a canal vertical |
| KR102524614B1 (ko) | 2017-11-24 | 2023-04-24 | 삼성전자주식회사 | 반도체 메모리 소자 |
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| US5977579A (en) | 1998-12-03 | 1999-11-02 | Micron Technology, Inc. | Trench dram cell with vertical device and buried word lines |
| US7045844B2 (en) * | 2002-06-21 | 2006-05-16 | Micron Technology, Inc. | Memory cell and method for forming the same |
-
2006
- 2006-01-26 KR KR1020060008313A patent/KR100685659B1/ko not_active IP Right Cessation
- 2006-10-18 US US11/582,750 patent/US7489003B2/en not_active Expired - Fee Related
- 2006-12-27 JP JP2006352991A patent/JP2007201454A/ja active Pending
- 2006-12-27 CN CNA2006101567861A patent/CN101009281A/zh active Pending
-
2007
- 2007-01-24 DE DE102007005558A patent/DE102007005558B4/de not_active Expired - Fee Related
-
2009
- 2009-01-06 US US12/349,370 patent/US7910435B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100685659B1 (ko) | 2007-02-26 |
| US7489003B2 (en) | 2009-02-10 |
| CN101009281A (zh) | 2007-08-01 |
| DE102007005558B4 (de) | 2012-03-15 |
| US7910435B2 (en) | 2011-03-22 |
| DE102007005558A1 (de) | 2007-08-09 |
| US20070173027A1 (en) | 2007-07-26 |
| US20090155974A1 (en) | 2009-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080702 |
|
| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120628 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121204 |