KR101320517B1 - 커패시터리스 디램 및 그의 제조 및 동작방법 - Google Patents

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Abstract

커패시터리스 디램 및 그의 제조방법 및 동작방법이 개시되어 있다. 개시된 커패시터리스 디램은 상부에 제1 불순물 영역이 형성된 기판과, 상기 기판 상에 형성된 제1 돌출부와, 상기 제1 돌출부 양측의 상기 기판 상에 상기 제1 돌출부보다 낮은 높이로 형성된 제1 및 제2 게이트, 및 상기 기판 및 상기 제1 돌출부와 상기 제1 및 제2 게이트에 개재된 절연 물질층을 포함하고, 상기 제1 돌출부의 상부에 제2 불순물 영역이 존재하는 것을 특징으로 한다.

Description

커패시터리스 디램 및 그의 제조 및 동작방법{Capacitorless DRAM and method of manufacturing and operating the same}
도 1a 및 도 1b는 종래의 커패시터리스 디램의 구조 및 동작방법을 보여주는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 커패시터리스 디램의 사시도이다.
도 3은 도 2의 I-I'선에 따른 단면도이다.
도 4는 도 2의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 커패시터리스 디램의 전류-전압 특성을 보여주는 그래프이다.
도 6a 내지 도 6n은 본 발명의 제1 실시예에 따른 커패시터리스 디램의 제조방법을 보여주는 사시도이다.
도 7a 내지 도 7j는 본 발명의 제2 실시예에 따른 커패시터리스 디램의 제조방법을 보여주는 사시도이다.
<도면의 주요부분에 대한 부호의 설명>
11, 21, 31, 41, 51, 61, 71, 81 : 제1 내지 제8 산화물층
15, 25 : 제1 및 제2 질화물층 200 : 기판
210a, 210b : 제1 및 제2 돌출부 220a, 220b, 220c : 제1 내지 제3 게이트
230 : 절연 물질층 d1∼d5 : 제1 내지 제5 도핑 영역
C1, C2 : 제1 및 제2 채널 바디 D1, D2 : 제1 및 제2 드레인
H1 : 홈 M1 : 마스크층
S1 : 소오스 T1 : 트렌치
1. 발명의 분야
본 발명은 반도체 소자 및 그 제조 및 동작방법에 관한 것으로, 보다 상세하게는 커패시터가 없는 디램 및 그 제조 및 동작방법에 관한 것이다.
2. 관련기술의 설명
일반적인 디램(dynamic random access memory : DRAM)(이하, 기존의 디램)의 메모리 셀(cell)은 하나의 트랜지스터 및 하나의 커패시터를 구비하는 1T/1C 구조이다. 기존의 디램의 셀 면적은 8F2(F : feature size)인 것이 일반적이다. 최근에는 6F2의 셀 면적을 갖는 디램도 제안되고 있다.
기존의 디램은 트랜지스터 및 커패시터를 모두 포함하기 때문에, 기존의 디램의 셀 면적을 4F2 이하로 줄이는 것은 매우 어렵다.
이러한 스케일 다운(scale down) 문제를 고려하여, 커패시터 없이 트랜지스터만으로 데이터를 저장할 수 있는 디램, 이른바, 커패시터리스 1T 디 램(capacitorless 1T DRAM)이 제안되었다. 제안된 커패시터리스 1T 디램(이하, 종래의 커패시터리스 디램)은 전기적으로 플로팅(floating)된 채널을 갖는다.
도 1a 및 도 1b는 종래의 커패시터리스 디램 및 그 동작방법을 보여준다.
도 1a 및 도 1b를 참조하면, SOI(Silicon On Insulator) 기판(100) 상에 게이트(110)가 형성되어 있다. 기판(100)은 제1 실리콘층(10), 산화물층(20) 및 제2 실리콘층(30)이 차례로 적층된 구조이고, 게이트(110)는 게이트 절연층(40)과 게이트 도전층(50)이 차례로 적층된 구조이다. 게이트(110) 양측의 제2 실리콘층(30) 내에 소오스(30a) 및 드레인(30b)이 형성되어 있다. 소오스(30a) 및 드레인(30b) 사이에 제1 실리콘층(10)과 전기적으로 격리된 플로팅 채널 바디(30c)가 존재한다. 플로팅 채널 바디(30c)의 두께는 약 150nm이다.
도 1a에 도시된 바와 같이, 게이트 도전층(50), 소오스(30a) 및 드레인(30b) 각각에 0.6V, 0V 및 2.3V의 전압을 인가하면, 소오스(30a)에서 플로팅 채널 바디(30c)를 통해 드레인(30b)으로 전자가 이동된다. 이 과정에서 플로팅 채널 바디(30c) 내에서 전자 충돌(impact)에 의한 전자-정공 쌍(pair)들이 발생한다. 이때 발생된 정공들은 플로팅 채널 바디(30c) 외부로 빠져나가지 못하고 그 내부에 축적된다. 이러한 정공들을 초과 정공(excess holes)(5)이라 한다. 이렇게 플로팅 채널 바디(30c)에 초과 정공(5)이 축적된 상태는 제1 상태라 한다.
도 1b에 도시된 바와 같이, 게이트 도전층(50), 소오스(30a) 및 드레인(30b) 각각에 0.6V, 0V 및 -2.3V의 전압을 인가하면, 플로팅 채널 바디(30c)와 드레인(30b) 사이에 순 바이어스(forward bias)가 인가된다. 이렇게 하면, 초과 정 공(5)이 플로팅 채널 바디(30c)로부터 제거되고, 플로팅 채널 바디(30c) 내에 전자(7)가 과다해진다. 이렇게 플로팅 채널 바디(30c)에 전자(7)가 과다하게 존재하는 상태를 제2 상태라 한다.
플로팅 채널 바디(30c)는 상기 제1 및 제2 상태에서 서로 다른 전기 저항을 나타내기 때문에, 상기 제1 및 제2 상태는 각각 데이터 '1' 및 '0'에 대응될 수 있다.
그러나 종래의 커패시터리스 디램은 평면형(planar type)이기 때문에 스케일 다운(scale down)이 어려울 수 있다. 그 이유는 다음과 같다. 플로팅 채널 바디(30c)의 길이를 감소시키면 문턱 전압 확보를 위해 플로팅 채널 바디(30c) 내의 도핑 농도를 증가시켜야 한다. 그런데 이렇게 하면, 플로팅 채널 바디(30c)와 소오스/드레인(30a, 30b)의 접합 누설 전류(junction leakage current)의 증가를 초래하여 리프레시(refresh) 특성이 저하될 수 있다. 또한 플로팅 채널 바디(30c)의 길이가 임계치 이하로 감소되면, 소오스(30a)와 드레인(30b) 사이에 원치 않는 간섭 효과, 이른바, 단채널 효과(short channel effect)가 발생되어 소자의 동작 특성이 열화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 높은 집적도를 가지면서 리프레시 특성 열화 및 단채널 효과를 억제할 수 있는 커패시터리스 디램을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 커패시터리스 디램의 제 조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 커패시터리스 디램의 동작방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 상부에 제1 불순물 영역이 형성된 기판; 상기 기판 상에 형성된 제1 돌출부; 상기 제1 돌출부 양측의 상기 기판 상에 상기 제1 돌출부보다 낮은 높이로 형성된 제1 및 제2 게이트; 및 상기 기판 및 상기 제1 돌출부와 상기 제1 및 제2 게이트에 개재된 절연 물질층;을 포함하고, 상기 제1 돌출부의 상부에 제2 불순물 영역;이 존재하는 것을 특징으로 하는 커패시터리스 디램을 제공한다.
여기서, 상기 제1 돌출부의 맞은 편인 상기 제1 게이트의 옆으로 제2 돌출부 및 제3 게이트가 순차적으로 배열될 수 있고, 상기 기판 및 상기 제2 돌출부와 상기 제1 및 제3 게이트 사이에 상기 절연 물질층과 동일한 절연 물질층이 개재되며, 상기 제2 돌출부의 상부는 상기 제2 불순물 영역과 동일한 불순물 영역일 수 있다.
상기 제1 및 제2 돌출부는 비트라인에 공통으로 접촉될 수 있다.
상기 제1 및 제2 돌출부는 서로 다른 비트라인에 접촉될 수 있다.
상기 제1 돌출부의 폭은 상기 제1 및 제2 게이트보다 좁을 수 있다.
상기 제1 및 제2 게이트 중 어느 하나는 프론트 게이트이고, 다른 하나는 백 게이트일 수 있다.
상기 제1 및 제2 게이트 중 어느 하나는 프론트 게이트이고, 다른 하나는 백 게이트이며, 상기 제3 게이트는 상기 제2 게이트와 동일한 게이트일 수 있다.
상기 기판 및 상기 제1 돌출부는 동일체일 수 있다.
상기 기판, 상기 제1 돌출부 및 상기 제2 돌출부는 동일체일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 수평으로 이격되고 마주하는 제1 및 제2 돌출부를 형성하는 단계; 상기 기판, 상기 제1 및 제2 돌출부 상에 제1 절연층을 형성하는 단계; 상기 기판의 상부 및 상기 제1 및 제2 돌출부의 상부에 불순물을 도핑하는 단계; 상기 제1 및 제2 돌출부 옆의 상기 제1 절연층 상에 상기 제1 및 제2 돌출부보다 높이가 낮은 게이트들을 형성하는 단계; 상기 제1 및 제2 돌출부 상단에서 상기 제1 절연층을 제거하는 단계; 상기 제1 및 제2 돌출부를 패터닝하여 상기 제1 및 제2 돌출부를 셀 단위로 분리하는 단계; 및 상기 제1 및 제2 돌출부가 패터닝되어 노출된 상기 기판, 상기 게이트들 및 상기 제1 및 제2 돌출부 상에 제2 절연층을 형성하는 단계;를 포함하는 것을 특징으로 하는 커패시터리스 디램의 제조방법을 제공한다.
여기서, 상기 제1 및 제2 절연층은 산화물로 형성할 수 있다.
상기 제1 및 제2 돌출부를 형성하는 단계는, 기판 상에 제1 산화물층, 제1 질화물층 및 제2 산화물층을 차례로 형성하는 단계; 상기 제2 산화물층 상에 마스크층을 형성하는 단계; 상기 마스크층 양측의 상기 제2 산화물층, 상기 제1 질화물층, 상기 제1 산화물층 및 일부 두께의 상기 기판을 식각하는 단계; 상기 마스크층을 제거하는 단계; 상기 기판 및 상기 제2 산화물층 상에 상기 식각에 의해 노출된 면을 덮는 제3 산화물층을 형성하는 단계; 상기 제3 산화물층 및 상기 제2 산화물 층을 상기 제1 질화물층이 노출될 때까지 식각하는 단계; 상기 제1 질화물층 및 상기 제1 산화물층을 제거하여 기판을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 제2 질화물층을 형성하는 단계; 상기 제2 질화물층을 식각 마스크로 이용해서 상기 기판을 식각하는 단계; 및 상기 제2 질화물층 및 상기 제3 산화물층을 제거하는 단계;를 포함할 수 있다.
상기 제1 산화물층, 상기 제1 질화물층 및 상기 제2 산화물층을 차례로 형성하는 단계 전, 상기 기판에 불순물을 도핑하는 단계를 더 포함할 수 있다.
상기 제2 절연층을 형성하는 단계 후, 상기 제2 절연층을 식각하여 상기 제1 및 제2 돌출부의 상단을 노출시키는 단계를 더 포함할 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 이격되고 마주하는 제1 및 제2 지지 절연층을 형성하고, 상기 제1 및 제2 지지 절연층의 마주하는 면 각각에 상기 기판의 제1 및 제2 돌출부를 형성하는 단계; 상기 기판, 상기 제1 및 제2 지지 절연층, 상기 제1 및 제2 돌출부 상에 제1 절연층을 형성하는 단계; 상기 제1 및 제2 돌출부 사이의 상기 기판 상부 및 상기 제1 및 제2 돌출부의 상부를 1차 도핑하는 단계; 상기 제1 및 제2 돌출부 사이의 상기 제1 절연층 상에 상기 제1 및 제2 돌출부보다 낮은 높이의 제1 게이트를 형성하는 단계; 상기 제1 절연층과 상기 제1 및 제2 지지 절연층을 제거하는 단계; 상기 기판, 상기 제1 및 제2 돌출부 및 상기 제1 게이트 상에 제2 절연층을 형성하는 단계; 상기 기판 상부 및 상기 제1 및 제2 돌출부의 상부를 2차 도핑하는 단계; 상기 제1 돌출부 옆의 상기 제2 절연층 상에 제2 게이트를 형성하고, 상기 제2 돌출부 옆의 상기 제2 절연층 상에 제3 게이트를 형성하는 단계; 상기 제1 및 제2 돌출부 상단에서 상기 제2 절연층을 제거하는 단계; 상기 제1 및 제2 돌출부를 패터닝하여 상기 제1 및 제2 돌출부를 셀 단위로 분리하는 단계; 및 상기 제1 및 제2 돌출부가 패터닝되어 노출된 상기 기판, 상기 제1 내지 제3 게이트 및 상기 제1 및 제2 돌출부 상에 제3 절연층을 형성하는 단계;를 포함하는 것을 특징으로 하는 커패시터리스 디램의 제조방법을 제공한다.
여기서, 상기 제1 및 제2 지지 절연층과, 상기 제1 및 제2 돌출부를 형성하는 단계는, 기판 상에 제1 산화물층, 제1 질화물층 및 제2 산화물층을 차례로 형성하는 단계; 상기 제2 산화물층 상에 마스크층을 형성하는 단계; 상기 마스크층 양측의 상기 제2 산화물층, 상기 제1 질화물층, 상기 제1 산화물층 및 일부 두께의 상기 기판을 식각하는 단계; 상기 마스크층을 제거하는 단계; 상기 기판 및 상기 제2 산화물층 상에 상기 식각에 의해 노출된 면을 덮는 제3 산화물층을 형성하는 단계; 상기 제3 산화물층 및 상기 제2 산화물층을 상기 제1 질화물층이 노출될 때까지 식각하는 단계; 상기 제1 질화물층 및 상기 제1 산화물층을 제거하여 기판을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 제2 질화물층을 형성하는 단계; 상기 제2 질화물층을 식각 마스크로 이용해서 상기 기판을 식각하는 단계; 및 상기 제2 질화물층을 제거하는 단계;를 포함할 수 있다.
상기 제1 산화물층, 상기 제1 질화물층 및 상기 제2 산화물층을 차례로 형성하는 단계 전, 상기 기판을 도핑하는 단계를 더 포함할 수 있다.
상기 제3 절연층을 형성하는 단계 후, 상기 제3 절연층을 식각하여 상기 제1 및 제2 돌출부의 상단을 노출시키는 단계를 더 포함할 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 상부에 제1 불순물 영역이 형성된 기판, 상기 기판 상에 형성된 제1 돌출부, 상기 제1 돌출부 양측의 상기 기판 상에 상기 제1 돌출부보다 낮은 높이로 형성된 제1 및 제2 게이트, 및 상기 기판 및 상기 제1 돌출부와 상기 제1 및 제2 게이트에 개재된 절연 물질층을 포함하고, 상기 제1 돌출부의 상부에 제2 불순물 영역이 존재하는 커패시터리스 디램의 동작방법에 있어서, 상기 제1 및 제2 불순물 영역과 상기 제1 및 제2 게이트 각각에 전압을 인가하는 것을 특징으로 하는 캐패시터리스 디램의 동작방법을 제공한다.
여기서, 상기 전압은 데이터 쓰기 전압, 데이터 유지 전압, 데이터 읽기 전압 및 데이터 소거 전압 중 하나일 수 있다.
상기 커패시터리스 디램은 상기 제1 돌출부의 맞은 편인 상기 제1 게이트의 옆으로 순차적으로 배열된 제2 돌출부 및 제3 게이트를 더 구비하고, 상기 기판 및 상기 제2 돌출부와 상기 제1 및 제3 게이트 사이에 상기 절연 물질층과 동일한 절연 물질층이 개재되며, 상기 제2 돌출부의 상부는 상기 제2 불순물 영역과 동일한 제3 불순물 영역일 수 있다.
상기 제1 및 제3 불순물 영역과 상기 제1 및 제3 게이트 각각에 전압을 인가할 수 있다. 여기서, 상기 전압은 데이터 쓰기 전압, 데이터 읽기 전압 및 데이터 소거 전압 중 하나일 수 있다.
상기 제1 내지 제3 불순물 영역과 상기 제1 내지 제3 게이트 각각에 전압을 인가할 수 있다. 여기서, 상기 전압은 데이터 쓰기 전압, 데이터 읽기 전압 및 데이터 소거 전압 중 하나일 수 있다.
상기 제1 및 제2 돌출부는 비트라인에 공통으로 접촉될 수 있다.
상기 제1 및 제2 돌출부는 서로 다른 비트라인에 접촉될 수 있다.
이러한 본 발명을 이용하면, 리프레시 특성 열화 및 단채널 효과의 발생이 억제되고 집적도가 높은 커패시터리스 디램을 구현할 수 있다.
이하, 본 발명에 따른 커패시터리스 디램 및 그 제조 및 동작방법의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 일 실시예에 따른 커패시터리스 디램의 사시도이고, 도 3은 도 2의 I-I'선에 따른 단면도이고, 도 4는 도 2의 평면도이다.
도 2 내지 도 4를 참조하면, 실리콘 기판과 같은 반도체 기판(200) 상에 기판(200)과 수직한 방향(Z축 방향)으로 돌출된 제1 및 제2 돌출부(210a, 210b)가 구비되어 있다. 제1 및 제2 돌출부(210a, 210b)는 기판(200)의 일부가 돌출된 것이다. 제1 및 제2 돌출부(210a, 210b)는 평행하고 서로 이격되어 있으며, Y축 방향으로 그들의 폭은 기판(200)의 폭보다 작다. 제1 및 제2 돌출부(210a, 210b) 사이의 기판(200) 상에 제1 게이트(220a)가 형성되어 있고, X축 방향에 따른 기판(200)의 양단 상에 제1 게이트(220a)와 나란한 제2 및 제3 게이트(220b, 220c)가 형성되어 있다. 그러므로 제1 및 제2 게이트(220a, 220b) 사이에 제1 돌출부(210a)가 존재하 고, 제1 및 제3 게이트(220a, 220c) 사이에 제2 돌출부(210b)가 존재한다. 제1 내지 제3 게이트(220a∼220c)는 Y축과 평행한 라인 형태이고, 제1 내지 제3 게이트(220a∼220c)의 높이는 제1 및 제2 돌출부(210a, 210b)의 높이보다 낮다. 제1 내지 제3 게이트(220a∼220c)는 금속과 폴리실리콘 중 적어도 어느 하나로 형성할 수 있다. 제1 내지 제3 게이트(220a∼220c)와 기판(200) 사이에, 제1 내지 제3 게이트(220a∼220c)와 제1 및 제2 돌출부(210a, 210b) 사이에, 그리고, 제1 내지 제3 게이트(220a∼220c) 상에 절연 물질층(230)이 형성되어 있다. 절연 물질층(230)은 제1 및 제2 돌출부(210a, 210b)보다 낮은 높이로 형성되어 있다. 따라서 제1 및 제2 돌출부(210a, 210b)의 상단은 노출될 수 있다.
기판(200)의 상부(upper part)는 제1 도전형 불순물이 도핑된 소오스(S1)일 수 있고, 제1 및 제2 돌출부(210a, 210b)의 상부는 제1 도전형 불순물이 도핑된 제1 및 제2 드레인(D1, D2)일 수 있다. 예컨대, 소오스(S1), 제1 및 제2 드레인(D1, D2)은 N형 불순물이 도핑된 N+ 영역일 수 있다. 소오스(S1)와 제1 드레인(D1) 사이의 제1 돌출부(210a)는 제1 채널 바디(C1)이고, 소오스(S1)와 제2 드레인(D2) 사이의 제2 돌출부(210b)는 제2 채널 바디(C2)이다. 제1 및 제2 채널 바디(C1, C2)는 진성 반도체(intrinsic semiconductor) 영역 또는 제2 도전형 불순물이 도핑된 영역일 수 있다. 예컨대, 제1 및 제2 채널 바디(C1, C2)는 미도핑된 실리콘 영역 또는 실리콘 내에 P형 불순물이 저농도로 도핑된 P- 영역일 수 있다. 제1 및 제2 채널 바디(C1, C2)의 높이는 제1 게이트(220a)의 높이와 같을 수 있다.
제2 및 제3 게이트(220b, 220c)는 프론트 게이트(front gate)이고, 제1 게이트(220a)는 백 게이트(back gate)이다. 그러나 반대일 수 있다.
이와 같이 본 발명의 일 실시예에 따른 커패시터리스 디램은 제1 및 제2 채널 바디(C1, C2) 양측에 프론트 게이트 및 백 게이트가 존재하는 듀얼 게이트 구조를 갖는다. 제1 및 제2 채널 바디(C1, C2)가 진성 반도체이고, 그들의 두께가 얇다 하더라도, 그들 내에서 전자 및 정공의 움직임은 상기 프론트 게이트 및 상기 백 게이트에 의해 용이하게 제어될 수 있다. 예컨대, 제1 게이트(220a), 제2 게이트(220b), 제1 드레인(D1) 및 소오스(S1) 각각에 소정의 전압을 인가함으로써, 제1 채널 바디(C1)에 초과 정공을 축적하거나, 제1 채널 바디(C1)에 축적된 초과 정공을 제거할 수 있다. 제1 채널 바디(C1)에 상기 초과 정공을 축적하는 과정은 제1 및 제2 메카니즘으로 나눌 수 있다. 상기 제1 메카니즘은 전자의 충돌(impact)에 의한 전자-정공 쌍(pair)들의 생성이고, 상기 제2 메카니즘은 전자의 터널링에 의한 정공의 생성이다. 이러한 메카니즘들은 제2 채널 바디(C2)에 대해서도 동일하다. 제1 채널 바디(C1)에 상기 초과 정공이 축적된 상태는 데이터 '1'이 기록된 상태로 볼 수 있다. 제2 채널 바디(C2)의 경우도 마찬가지이다. 제1 채널 바디(C1)로부터 상기 초과 정공이 제거된 상태, 즉, 제1 채널 바디(C1)에 전자가 과다하게 존재할 때, 데이터 '0'이 기록된 것으로 볼 수 있다. 제2 채널 바디(C2)의 경우도 마찬가지이다. 그러므로 제1 및 제2 채널 바디(C1, C2)에 상기 초과 정공이 축적된 상태일 때는 2 비트 데이터 '11'이 기록된 것으로 볼 수 있다. 제1 채널 바디(C1)에 기록된 데이터에 따라 제1 채널 바디(C1)의 전기 저항은 다르다. 따라서, 제1 채널 바디(C1)의 전기 저항을 측정함으로써 제1 채널 바디(C1)에 기록된 데이터를 읽을 수 있다. 이러한 사실은 제2 채널 바디(C2)에 대해서도 동일하다.
제1 및 제2 드레인(D1, D2)은 하나의 비트라인(미도시)에 공통으로 연결되거나, 두 개의 비트라인(미도시)에 개별적으로 연결될 수 있다. 제1 및 제2 드레인(D1, D2)이 하나의 비트라인에 공통으로 연결된 경우, 제1 및 제2 돌출부(210a, 210b) 및 제1 내지 제3 게이트(220a∼220c)는 하나의 셀을 구성한다. 이 경우, 제1 및 제2 채널 바디(C1, C2)는 하나의 데이터 저장체로 기능한다. 제1 및 제2 드레인(D1, D2)이 두 개의 비트라인에 개별적으로 연결된 경우, 제1 및 제2 돌출부(210a, 210b) 및 제1 내지 제3 게이트(220a∼220c)는 두 개의 셀을 구성한다. 즉, 제1 돌출부(210a)와 제1 및 제2 게이트(220a, 220b)가 하나의 셀을 구성하고, 제2 돌출부(210b)와 제1 및 제3 게이트(220a, 220c)가 다른 하나의 셀을 구성한다. 이 경우, 제1 및 제2 채널 바디(C1, C2)는 별개의 데이터 저장체로 기능한다.
도 5는 본 발명에 따른 커패시터리스 디램의 전류-전압(I-V) 특성을 보여주는 그래프이다.
도 5의 결과는 도 2의 커패시터리스 디램에 대한 시뮬레이션(simulation)을 통해서 얻어진 것이다.
보다 구체적으로는, 도 5는 제1 돌출부(210a)와 제1 및 제2 게이트(220a, 220b)로 구성된 셀에 대한 결과이다. 상기 시뮬레이션에서 제1 및 제2 돌출부(210a, 210b)의 두께 및 높이는 각각 10nm 및 100nm로 하였고, 제1 내지 제3 게이트(220a∼220c)의 높이는 63nm로 하였다. 도 5에서 제1 가로축은 시간이고, 제2 가로축은 제2 게이트(220b)에 인가되는 전압(이하, 프론트 게이트 전압)(Vg)이며, 세로축은 제1 드레인(D1) 전류(이하, 드레인 전류)(Id)이다.
도 5에서 제1 곡선(G1)은 제1 채널 바디(C1)에 초과 정공이 축적된 상태, 즉 데이터 '1'이 기록되었을 때(이하, '1' 상태)의 전류-전압 특성을 보여주고, 제2 곡선(G2)은 제1 채널 바디(C1)로부터 초과 정공이 제거된 상태, 즉 데이터 '0'이 기록되었을 때(이하, '0' 상태)의 결과를 보여준다.
제1 채널 바디(C1)를 상기 '1' 상태로 만들기 위해, 프론트 게이트 전압(Vg), 제1 게이트(220a)에 인가되는 전압(이하, 백 게이트 전압)(Vb), 제1 드레인(D1)에 인가되는 전압(이하, 드레인 전압)(Vd) 및 소오스 전압(Vs)으로 각각 -1.0V, -1.0V, 1.0V 및 0V를 인가할 수 있다. 그리고 제1 채널 바디(C1)를 상기 '0' 상태로 만들기 위해, 프론트 게이트 전압(Vg), 백 게이트 전압(Vb), 드레인 전압(Vd) 및 소오스 전압(Vs)으로 각각 1.5V, -1.0V, -0.5V 및 0V를 인가할 수 있다. 이러한 쓰기 동작시 이용되는 메카니즘은 전술한 제2 메카니즘을 따른다. 전술한 제1 메카니즘을 이용하여 제1 채널 바디(C1)를 상기 '1' 상태로 만들기 위해서는, 프론트 게이트 전압(Vg), 백 게이트 전압(Vb), 드레인 전압(Vd) 및 소오스 전압(Vs)으로 각각 1.0V, -0.7V, 1.5V 및 0V를 인가할 수 있다. 그리고, 전술한 제1 메카니즘을 이용하여 제1 채널 바디(C1)를 상기 '0' 상태로 만들기 위해서는, 프론트 게이트 전압(Vg), 백 게이트 전압(Vb), 드레인 전압(Vd) 및 소오스 전압(Vs)으로 각각 1.0V, -0.7V, -1.0V 및 0V를 인가할 수 있다.
본 발명자는 백 게이트 전압(Vb)을 -1.0V로 유지한 상태에서, 도 5에 나타난 바와 같이, 프론트 게이트 전압(Vg)을 OV에서 1.0V까지 증가시키면서 드레인 전류(Id)의 변화를 측정하였다.
도 5를 참조하면, 프론트 게이트 전압(Vg)이 0.6V 이상으로 증가함에 따라, 상기 '1' 상태의 드레인 전류(Id)와 상기 '0' 상태의 드레인 전류(Id) 간 차이가 점차 커지는 것을 알 수 있다. 또한, 프론트 게이트 전압(Vg)이 약 0.8V 이상일 때, 읽기(read) 동작을 위한 전류 센싱(current sensing)이 가능함을 알 수 있다. 상기 읽기 동작시에 드레인 전압(Vd)은 0.1V 정도로 둘 수 있다.
표 1 및 표 2는 제1 채널 바디(C1)를 상기 '1' 상태 및 '0' 상태로 만들기 위한 프론트 게이트 전압(Vg), 백 게이트 전압(Vg), 드레인 전압(Vd) 및 소오스 전압(Vs)을 정리한 것이다. 표 1은 상기 제1 메카니즘을 이용하는 경우이고, 표 2는 상기 제2 메카니즘을 이용하는 경우이다. 표 1 및 2에서 '유지'는 제1 채널 바디(C1)의 상태를 유지하기 위한 전압들을 나타낸다. 그리고 '읽기'는 제1 채널 바디(C1)의 상태를 읽기 위한 전압들을 나타낸다. 데이터의 소거는 데이터의 쓰기 원리와 동일한 원리로 수행될 수 있다. 예를 들어, 제1 채널 바디(C1)의 상태를 '1' 상태에서 '0' 상태로 만듦으로써, 제1 채널 바디(C1)에 기록된 데이터 '1'을 소거할 수 있다.
구분 쓰기(write) "1" 쓰기(write) "0" 유지(hold) 읽기(read)
Vg 1.0 1.0 0 0.8∼1.0
Vb -0.7 -0.7 -0.7 -0.7
Vd 1.5 -1.0 0 0.2
Vs 0 0 0 0
구분 쓰기(write) "1" 쓰기(write) "0" 유지(hold) 읽기(read)
Vg -1.0 1.5 0 1.0
Vb -1.0 -1.0 -1.0 -1.0
Vd 1.0 -0.5 0 0.1
Vs 0 0 0 0
한편, 도 2의 디램에서 제1 및 제2 돌출부(210a, 210b)와 제1 내지 제3 게이트(220a∼220c)가 하나의 셀을 구성하는 경우, 동일한 데이터가 저장된 제1 및 제2 채널 바디(C1, C2)로부터 읽기 센싱(sensing)이 이루어지기 때문에, 한 셀에 대한 드레인 전류차(ΔId), 즉, 센싱 마진(sensing margin)이 도 5의 두 배가 될 수 있다. 이러한 센싱 마진은 종래의 커패시터리스 디램의 그것보다 큰 값이다.
한편, 제1 및 제2 돌출부(210a, 210b)가 각각 서로 다른 셀에 속해 있는 경우의 집적도는 제1 및 제2 돌출부(210a, 210b)가 같은 셀에 속해 있는 경우의 집적도의 2배이다. 추후에 설명할 본 발명의 제조방법에 따르면, 제1 돌출부(210a)의 바깥면과 제2 돌출부(210b)의 바깥면 사이의 간격은 1F(F:feature size)일 수 있기 때문에, 도 4에서 A 및 B는 각각 2F일 수 있다. 그러므로 제1 및 제2 돌출부(210a, 210b)가 같은 셀에 속해 있을 때, 단위 셀 면적은 4F2일 수 있고, 제1 및 제2 돌출부(210a, 210b)가 각각 다른 셀에 속해 있을 때, 단위 셀 면적은 2F2일 수 있다.
또한 본 발명의 일 실시예에 따른 커패시터리스 디램에서 제1 및 제2 채널 바디(C1, C2)와 제1 및 제2 드레인(D1, D2)은 기판(200)에 수직하기 때문에, 단위 면적당 셀의 개수를 증가시키기 위해 소자의 스케일을 다운시킨다 하더라도, 채널의 길이를 길게 유지할 수 있다. 그러므로 본 발명을 따르면, 리프레시(refresh) 특성 열화 및 단채널 효과(short channel effect)를 억제하여 소자의 동작 특성을 개선할 수 있다.
도 2 내지 도 4는 커패시터리스 디램의 하나의 셀 또는 두 개의 셀의 구조를 보인 것이고, 본 발명의 커패시터리스 디램은 도 2에 도시된 셀의 이차원 어레이일 수 있다. 예컨대, 제1 돌출부(210a)가 제2 게이트(220b)의 일측에 형성되어 있다고 하면, 제2 게이트(220b)의 타측 방향으로 복수의 돌출부와 복수의 게이트가 교번하여 더 구비될 수 있다.
도 6a 내지 도 6n은 본 발명의 제1 실시예에 따른 커패시터리스 디램의 제조방법을 개략적으로 보여준다.
도 6a를 참조하면, 기판(200) 상에 제1 산화물층(11), 제1 질화물층(15) 및 제2 산화물층(21)을 차례로 형성한다. 제1 산화물층(11)은 제1 질화물층(15)을 형성하기 위한 버퍼층일 수 있다. 그 다음, 제2 산화물층(21) 상에 제2 산화물층(21)의 X축 방향으로의 양단을 노출시키는 마스크층(M1)을 형성한다.
도 6b를 참조하면, 마스크층(M1) 둘레의 제2 산화물층(21), 제1 질화물층(15), 제1 산화물층(11) 및 일부 두께의 기판(200)을 차례로 식각하여 홈(H1)들을 형성한다. 홈(H1)들은 Y축 방향과 평행한 라인 형태의 홈들일 수 있고, X축 방향으로 등간격으로 반복 배열될 수 있다. 홈(H1)들을 형성한 후, 마스크층(M1)을 제거한다.
도 6c를 참조하면, 제2 산화물층(21) 상에 홈(H1)들을 매립하는 제3 산화물층(31)을 형성한다. 제3 산화물층(31) 및 제2 산화물층(21)을 제1 질화물층(15)이 노출될 때까지 CMP(Chemical Mechanical Polishing)한다. 다음, 제1 질화물층(15) 및 제1 산화물층(11)을 제거하여, 도 6d에 도시된 바와 같이 기판을 노출시키는 트렌치(T1)를 형성한다. 이 과정에서 제3 산화물층(31)의 일부가 소실될 수 있다.
도 6e를 참조하면, 트렌치(T1) 표면 및 제3 산화물층(31) 상에 컨포멀하게(conformally) 제2 질화물층(25)을 형성한다. 제2 질화물층(25)을 이방성 식각한다. 이방성 식각 특성에 의해 트렌치(T1) 상면 및 제3 산화물층(31) 상면에 형성된 제2 질화물층(25)은 제거되고, 도 6f에 도시한 바와 같이 트렌치(T1)의 내벽에만 제2 질화물층(25)이 남게된다.
도 6f를 참조하면, 상기 이방성 식각 후 남은 제2 질화물층(25)을 식각 마스크로 이용해서 기판(200)을 식각한다. 그 결과, 도 6g에 도시한 바와 같이, 기판(200) 상에 서로 이격되고 평행한 제1 및 제2 돌출부(210a, 210b)가 형성된다. 제1 돌출부(210a)의 바깥면과 제2 돌출부(210b)의 바깥면 사이의 간격(이하, 제1 및 제2 돌출부(210a, 210b) 사이의 외측 간격)(G)은 도 6a의 마스크층(M1)의 폭과 같은 1F일 수 있다. 그러므로 제1 및 제2 돌출부(210a, 210b) 사이의 상기 외측 간격은 수십 내지 수백nm일 수 있다. 제1 및 제2 돌출부(210a, 210b)의 두께는 수 내지 수백nm, 예컨대, 10nm 정도일 수 있다.
계속해서, 도 6g에서 제2 질화물층(25) 및 제3 산화물층(31)을 제거한 후, 도 6h에 도시한 바와 같이, 기판(200)과 제1 및 제2 돌출부(210a, 210b) 상에 컨포멀하게(conformally) 제4 산화물층(41)을 형성한다. 그 다음, 기판(200)의 상부 및 제1 및 제2 돌출부(210a, 210b)의 상부에 제1 도전형 불순물을 도핑한다. 그 결과, 기판(200)의 상부에 제1 도핑 영역(d1)이 형성되고, 제1 및 제2 돌출부(210a, 210b)의 상부에 제2 도핑 영역(d2)이 형성된다. 이때, 제1 및 제2 돌출부(210a, 210b)의 폭이 좁기 때문에, 제2 도핑 영역(d2)의 도핑 농도가 제1 도핑 영역(d1)의 도핑 농도보다 낮을 수 있다. 이러한 도핑 농도 차이를 없애기 위해, 도 6a 단계에서 제1 산화물층(11)을 형성하기 전에, 기판(200) 상부에 제1 도전형 불순물을 도핑할 수도 있다. 그렇게 하면, 제1 및 제2 돌출부(210a, 210b) 상부에 제1 도전형 불순물이 2회에 걸쳐 도핑되므로, 제1 도핑 영역(d1)과 제2 도핑 영역(d2)의 도핑 농도를 같게 만들 수 있다.
도 6i를 참조하면, 제1 및 제2 돌출부(210a, 210b)를 덮도록 제4 산화물층(41) 상에 게이트 물질층(220)을 형성한다.
도 6j를 참조하면, 게이트 물질층(220)을 제4 산화물층(41)이 노출될 때까지 CMP한다. 계속해서 게이트 물질층(220)을 이방성 식각하여, 제4 산화물층(41)의 높이를 제1 및 제2 돌출부(210a, 210b)보다 낮춘다. 이 결과, 제1 및 제2 돌출부(210a, 210b) 양측에 제1 내지 제3 게이트(220a∼220c)가 형성된다. 제1 및 제2 돌출부(210a, 210b) 사이에 제1 게이트(220a)가 존재한다.
도 6k를 참조하면, 제1 및 제2 돌출부(210a, 210b) 상단에서 제4 산화물층(41)을 이방성 식각하여 제거한다. 이 결과, 제2 도핑 영역(d2)이 노출된다.
도 6l를 참조하면, 제1 및 제2 돌출부(210a, 210b)의 Y축 방향에 따른 양단을 식각하여 기판(200)을 노출시킨다. 이때 리소그라피(lithography) 공정을 사용할 수 있다.
도 6m을 참조하면, 제1 및 제2 돌출부(210a, 210b)의 상기 양단이 제거되어 노출된 기판(200), 게이트들(220a∼220c) 및 제1 및 제2 돌출부(210a, 210b) 상에 제5 산화물층(51)을 형성한다.
그 다음, 제1 도핑 영역(d1)과 제2 도핑 영역(d2)이 활성화(activation)되도록 그들에 대한 어닐링(annealing) 공정을 수행한다. 상기 어닐링에 의해 제1 및 제2 도핑 영역(d1, d2)의 불순물들이 확산된다. 이때, 제1 도핑 영역(d1)의 불순물들은 제1 및 제2 돌출부(210a, 210b) 아래의 기판(200)까지 확산한다. 이와 같이 활성화된 제1 도핑 영역(d1)은 소오스(S1)일 수 있고, 활성화된 제2 도핑 영역(d2)은 드레인일 수 있다. 제1 돌출부(210a) 상부에 형성된 드레인을 제1 드레인(D1)이라 하고, 제2 돌출부(210b) 상부에 형성된 드레인을 제2 드레인(D2)이라 한다. 상기 어닐링 공정의 시점은 달라질 수 있다. 상기 어닐링 공정은 도 6h에서 제1 및 제2 도핑 영역(d1, d2)을 형성한 이후 어느 단계에서든 수행될 수 있다.
도 6n을 참조하면, 제5 산화물층(51)을 식각하여 제1 및 제2 돌출부(210a, 210b)의 상단을 노출시킨다. 이후, 도시하지는 않았지만, 제1 및 제2 돌출부(210a, 210b)와 개별적으로 콘택하거나, 공통적으로 콘택하는 비트라인을 형성한다.
도 7a 내지 도 7j는 본 발명의 제2 실시예에 따른 커패시터리스 디램의 제조방법을 보여준다. 본 실시예는 본 발명의 제1 실시예에 따른 커패시터리스 디램의 제조방법에서 변형된 것으로, 상기 제1 실시예의 도 6g의 공정까지는 동일하며 그 이후의 공정만이 상이하다. 이에, 중복 설명을 배제하기 위하여, 도 6g 이후의 공정에 대하여만 설명하도록 한다.
도 7a를 참조하면, 도 6g의 구조에서 제2 질화물층(25)을 제거한다. 제3 산화물층(31)은 제1 및 제2 돌출부(210a, 210b)의 옆에서 그들을 지지하고 있다.
도 7b를 참조하면, 기판(200)과 제1 및 제2 돌출부(210a, 210b) 및 제3 산화물층(31) 상에 컨포멀하게(conformally) 제6 산화물층(61)을 형성한다. 그 다음, 제1 및 제2 돌출부(210a, 210b) 사이의 기판(200)의 상부와 제1 및 제2 돌출부(210a, 210b)의 상부에 제1 도전형 불순물을 도핑한다. 그 결과, 기판(200)의 상부에 제3 도핑 영역(d3)이 형성되고, 제1 및 제2 돌출부(210a, 210b)의 상부에 제4 도핑 영역(d4)이 형성된다. 이때, 제1 및 제2 돌출부(210a, 210b)의 폭이 좁기 때문에, 제4 도핑 영역(d4)의 도핑 농도가 제3 도핑 영역(d3)의 도핑 농도보다 낮을 수 있다. 이러한 도핑 농도 차이를 없애기 위해, 도 6a 단계에서 제1 산화물층(11)을 형성하기 전에, 기판(200) 상부에 제1 도전형 불순물을 도핑할 수도 있다.
도 7c를 참조하면, 제1 및 제2 돌출부(210a, 210b) 사이의 제6 산화물층(61) 상에 제1 및 제2 돌출부(210a, 210b)보다 낮은 높이의 제1 게이트(220a)를 형성한다.
도 7d를 참조하면, 제1 게이트(220a)를 식각 마스크로 이용해서 제6 산화물층(61) 및 제3 산화물층(31)을 식각하여 제거한다.
도 7e를 참조하면, 기판(200), 제1 및 제2 돌출부(210a, 210b) 및 제1 게이트(220a) 상에 제7 산화물층(71)을 형성한다. 그 다음, 제1 게이트(220a)를 이온주입 마스크로 이용해서 기판(200) 상부 및 제1 및 제2 돌출부(210a, 210b)의 상부에 불순물을 도핑한다. 이에 기판(200)의 제3 도핑 영역(d3)의 양측에 제5 도핑 영역(d5)이 형성되고, 제4 도핑 영역(d4)의 도핑 농도는 증가한다.
도 7f를 참조하면, 제1 게이트(220a)의 일측으로 제5 도핑 영역(d5)을 덮는 제1 돌출부(220a) 옆의 제7 산화물층(71) 상에 제2 게이트(220b)를 형성함과 동시에, 제1 게이트(220a)의 타측으로 제5 도핑 영역(d5)을 덮는 제2 돌출부(210b) 옆의 제7 산화물층(71) 상에 제3 게이트(220c)를 형성한다.
도 7g를 참조하면, 제1 및 제2 돌출부(210a, 210b)의 상단에서 제7 산화물층(71)을 이방성 식각하여 제거한다. 이때, 제1 게이트(220a) 상의 제7 산화물(71)도 제거될 수 있다.
도 7h를 참조하면, Y축 방향의 제1 및 제2 돌출부(210a, 210b) 양단을 식각하여 기판(200)을 노출시킨다. 이때 리소그라피(lithography) 공정을 사용할 수 있다.
도 7i를 참조하면, 제1 및 제2 돌출부(210a, 210b)의 상기 양단이 제거되어 노출된 기판(200), 게이트들(220a∼220c) 및 제1 및 제2 돌출부(210a, 210b) 상에 제8 산화물층(81)을 형성한다.
그 다음, 제3 내지 제5 도핑 영역(d3∼d5)이 활성화되도록 그들에 대한 어닐링 공정을 수행한다. 상기 어닐링에 의해 제3 내지 제5 도핑 영역(d3∼d5)의 불순물들이 확산된다. 이때, 제3 및 제5 도핑 영역(d3, d5)의 불순물들은 제1 및 제2 돌출부(210a, 210b) 아래의 기판(200)까지 확산되어 합쳐진다. 이와 같이 활성화되고 합쳐진 제3 및 제5 도핑 영역(d3, d5)은 소오스(S1)일 수 있고, 활성화된 제4 도핑 영역(d4)은 드레인일 수 있다. 제1 돌출부(210a) 상부에 형성된 드레인을 제1 드레인(D1)이라 하고, 제2 돌출부(210b) 상부에 형성된 드레인을 제2 드레인(D2)이라 한다. 상기 어닐링 공정의 시점은 달라질 수 있다. 상기 어닐링 공정은 도 7e에서 제3 내지 제5 도핑 영역(d3~d5)을 형성한 이후 어느 단계에서든 수행될 수 있다.
도 7j을 참조하면, 제8 산화물층(81)을 식각하여 제1 및 제2 돌출부(210a, 210b)의 상단을 노출시킨다. 이후, 도시하지는 않았지만, 제1 및 제2 돌출부(210a, 210b)와 개별적으로 콘택하거나, 공통적으로 콘택하는 비트라인을 형성한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 소오스(S1)와 드레인(D1, D2)의 역할은 서로 바뀔 수 있고, 제1 및 제2 실시예에 따른 커패시터리스 디램의 제조방법에서 사용되는 절연층들(11, 15, 21, 25, 31, 41, 51, 61, 71, 81)의 종류는 달라질 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상기한 바와 같이, 본 발명의 커패시터리스 디램은 수직 구조이기 때문에, 소자의 스케일 다운시에도 채널 길이를 길게 유지할 수 있는 바, 리프레시 특성 열화 및 단채널 효과에 따른 동작 특성 열화를 방지할 수 있다.
또한, 본 발명에 따르면, 4F2 내에 하나의 셀 또는 두 개의 셀을 갖는 커패 시터리스 디램을 제조할 수 있기 때문에, 종래의 커패시터리스 디램에 비해 집적도를 2배 이상으로 높일 수 있다.
특히, 본 발명의 커패시터리스 디램의 단위 셀 내에 두 개의 채널이 구비된 경우, 동일한 상태의 두 개의 채널로부터 읽기 센싱(sensing)이 이루어지는 바, 종래의 커패시터리스 디램에 비해 센싱 마진(sensing margin)을 2배 정도 높일 수 있다.
부가해서, 본 발명의 커패시터리스 디램은 SOI 기판이 아닌 실리콘 기판을 이용해서 용이하게 제조할 수 있다.

Claims (26)

  1. 상부에 제1 불순물 영역이 형성된 기판;
    상기 기판 상에 형성된 제1 돌출부;
    상기 제1 불순물 영역 및 상기 제1 돌출부의 측벽을 덮는 절연 물질층; 및
    상기 제1 돌출부 양측에서 상기 절연 물질층 상에 형성되며, 상기 제1 돌출부보다 낮은 높이를 갖는 제1 및 제2 게이트;를 포함하고,
    상기 제1 돌출부의 상부에 제2 불순물 영역이 존재하며,
    상기 제1 및 제2 게이트 중 어느 하나는 프론트 게이트이고, 다른 하나는 백 게이트인 것을 특징으로 하는 커패시터리스 디램.
  2. 제 1 항에 있어서, 상기 제1 돌출부의 맞은 편인 상기 제1 게이트의 옆으로 제2 돌출부 및 제3 게이트가 순차적으로 배열되어 있고,
    상기 기판 및 상기 제2 돌출부와 상기 제1 및 제3 게이트 사이에 상기 절연 물질층과 동일한 절연 물질층이 개재되며,
    상기 제2 돌출부의 상부는 상기 제2 불순물 영역과 동일한 불순물 영역인 것을 특징으로 하는 커패시터리스 디램.
  3. 제 2 항에 있어서, 상기 제1 및 제2 돌출부는 비트라인에 공통으로 접촉된 것을 특징으로 하는 커패시터리스 디램.
  4. 제 2 항에 있어서, 상기 제1 및 제2 돌출부는 서로 다른 비트라인에 접촉된 것을 특징으로 하는 커패시터리스 디램.
  5. 제 1 항에 있어서, 상기 제1 돌출부의 폭은 상기 제1 및 제2 게이트보다 좁은 것을 특징으로 하는 커패시터리스 디램.
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  7. 제 2 항에 있어서, 상기 제1 및 제2 게이트 중 어느 하나는 프론트 게이트이고, 다른 하나는 백 게이트이며, 상기 제3 게이트는 상기 제2 게이트와 동일한 게이트인 것을 특징으로 하는 커패시터리스 디램.
  8. 제 1 항에 있어서, 상기 기판 및 상기 제1 돌출부는 동일체인 것을 특징으로 하는 커패시터리스 디램.
  9. 제 2 항에 있어서, 상기 기판, 상기 제1 돌출부 및 상기 제2 돌출부는 동일체인 것을 특징으로 하는 커패시터리스 디램.
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