KR102374300B1 - 뉴로모픽 시스템에서 뉴런 동작을 수행하는 수직형 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템 - Google Patents

뉴로모픽 시스템에서 뉴런 동작을 수행하는 수직형 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템 Download PDF

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Abstract

본 발명은 나노선 형태의 부유 바디층이 수직으로 형성된 수직형 트랜지스터에 전하를 저장 및 방출하여 뉴런의 스파이크 동작을 구현하는 수직형 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템에 관한 것으로, 기판 상에 수직으로 형성된 수직 나노선(nanowire) 형태의 부유 바디층, 상기 부유 바디층 상하에 형성되는 소스 및 드레인, 상기 소스 상에 형성되어 상기 부유 바디층을 둘러싸는 게이트 절연막, 상기 게이트 절연막의 외곽에 형성되는 게이트 및 상기 소스, 상기 드레인 및 상기 게이트에 접촉되어 전기적 신호를 입력 또는 출력하는 컨택 메탈을 포함한다.

Description

뉴로모픽 시스템에서 뉴런 동작을 수행하는 수직형 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템{structure and operation method of vertical-type transistor acting as a neuron in neuromorphic system, and a neuromorphic system using it}
본 발명은 뉴로모픽 시스템에서 뉴런 동작을 수행하는 수직형 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템에 관한 것으로, 보다 상세하게는 나노선 형태의 부유 바디층이 수직으로 형성된 수직형 트랜지스터에 전하를 저장 및 방출하여 뉴런의 스파이크 동작을 구현하는 기술에 관한 것이다.
4차 산업 혁명 시대를 맞이하며 인공지능 시스템에 대한 연구가 활발히 진행되고 있다. 그 중에서도, 막대한 에너지를 소모하는 기존의 폰 노이만(von Neumann) 방식에서 벗어난 뉴로모픽 컴퓨팅(neuromorphic computing) 시스템이 많은 각광을 받고 있다.
뉴로모픽 컴퓨팅은 인간의 뇌를 하드웨어적으로 모방하여 인공지능 동작을 구현하는 방식이다. 인간의 뇌는 매우 복잡한 기능을 수행하지만 뇌가 소비하는 에너지는 20 내지 25W 밖에 되지 않는다. 이에, 뉴로모픽 컴퓨팅은 인간의 뇌 구조 자체를 모방하여 기존 컴퓨팅보다 월등한 연상, 추론, 인식 능력과 데이터 처리 능력을 초 저전력으로 수행한다.
이러한 뉴로모픽 컴퓨팅을 동작하게 하는 뉴로모픽 칩은 인간의 두뇌가 신경세포인 뉴런(neuron)과 연결부위인 시냅스(synapse)로 구성된 것과 동일하게 뉴런과 시냅스로 구성되어 있다. 이 중에서 뉴런은 이전 시냅스들에서 전달된 전류 신호를 통합하여 특정 임계 값을 초과할 때, 다음 시냅스로 스파이크 형태의 전압 신호를 전달하는 역할을 수행한다. 또한, 시냅스는 뉴런들이 발현하는 스파이크의 시간적 상관관계에 따라 그 강도를 강화(potentiation)하거나 약화(depression)하여 연결성을 기억하고 학습하게 된다.
시냅스의 경우, RRAM(resistive random access memory) 또는 멤리스터(memristor) 기반의 시냅스 소자 연구가 많이 진행되었다. 이러한 멤리스터 기반 시냅스의 경우 2단자 소자로 구현 가능하며, 그 사이즈가 작기 때문에 집적도 측면에서 매우 용이하다.
하지만, 뉴로모픽 칩을 구성하는 또 다른 구성요소인 뉴런의 경우 복잡한 회로로 구현되고 있다. 현재 뉴런은 멤브레인 축전기(membrane capacitor)에 전하를 축적하고, 임계치 이상이 되면 비교기(comparator) 회로를 사용해 다음 시냅스로 전달하는 방식으로 구현된다. 이에 따라서, 현재 뉴런은 최대 20000F2에 달하는 레이아웃 면적을 차지하며, 직접도 측면에서 한계를 나타낸다. 궁극적으로 뇌가 1000억 개의 뉴런을 가지고 있다는 점에서, 뉴런의 집적도를 향상시키는 것이 칩의 물리적 크기와 비용 측면에서 주요하다.
본 발명의 목적은 나노선(nanowire) 형태의 부유 바디층(floating body)이 수직으로 형성된 수직형 트랜지스터의 내부에 전하를 저장하고 방출시킴으로써, 뉴로모픽 시스템 중 뉴런의 스파이크 동작을 구현하고자 한다. 이에, 본 발명은 기존의 뉴로모픽 칩 상에서 복잡한 회로로 구성되는 뉴런을 집적화에 최적화된 최소 4F2의 단일 수직형 트랜지스터로 구현할 수 있으며, 뉴로모픽 칩의 집적도와 에너지 소비를 크게 개선할 수 있다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않은 범위에서 다양하게 확장될 수 있다.
본 발명의 실시예에 따른 뉴런 동작을 수행하는 수직형 트랜지스터는 기판 상에 수직으로 형성된 수직 나노선(nanowire) 형태의 부유 바디층, 상기 부유 바디층 상하에 형성되는 소스 및 드레인, 상기 소스 상에 형성되어 상기 부유 바디층을 둘러싸는 게이트 절연막, 상기 게이트 절연막의 외곽에 형성되는 게이트 및 상기 소스, 상기 드레인 및 상기 게이트에 접촉되어 전기적 신호를 입력 또는 출력하는 컨택 메탈을 포함한다.
상기 기판은 실리콘 기판, 실리콘(Si), 실리콘 게르마늄(SiGe), 인장 실리콘(strained Si), 인장 실리콘 게르마늄(strained SiGe), 절연층 매몰 실리콘(Silicon-On-Insulator, SOI), 실리콘 카바이드(SiC) 또는 3-5족 화합물 반도체 중 어느 하나로 형성될 수 있다.
상기 부유 바디층은 충격 이온화(impact ionization)에 의해 발생된 정공이 축적되며, 실리콘 기판, 실리콘(Si), 실리콘 게르마늄(SiGe), 인장 실리콘(strained Si), 인장 실리콘 게르마늄(strained SiGe), 절연층 매몰 실리콘(Silicon-On-Insulator, SOI), 실리콘 카바이드(SiC) 또는 3-5족 화합물 반도체 중 어느 하나로 형성될 수 있다.
상기 부유 바디층은 나노선(nanowire) 또는 나노시트(nanosheet)의 구조일 수 있다.
상기 소스 및 드레인은 n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성될 수 있다.
상기 소스 및 드레인은 뉴런 및 시냅스 어레이의 스니크 패스(sneak path)를 차단하기 위해, 서로 다른 도핑 농도와 농도 구배의 비대칭적 구조를 나타낼 수 있다.
상기 부유 바디층, 상기 소스 및 상기 드레인은 순차적인 이온주입(ion implantation), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth) 및 선택적 에피택셜 성장(epitaxial growth) 중 어느 하나로 형성될 수 있다.
상기 게이트 절연막은 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(hafnium oxynitride), 산화 아연(zinc oxide), 산화 지르코늄(zirconium oxide), 산화하프늄지르코늄(HZO) 또는 이들의 임의의 조합 중 어느 하나로 형성될 수 있다.
상기 게이트는 전면 게이트(gate-all-around) 또는 다중 게이트(multiple-gate)의 구조를 나타낼 수 있다.
상기 게이트는 n형 폴리실리콘, p형 폴리실리콘, 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈(Ta), 텅스텐(W), 은(Ag), 주석(TiN), 질화탄탈럼(TaN) 또는 이들의 임의로 조합된 금속 중 어느 하나로 형성될 수 있다.
상기 컨택 메탈은 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈(Ta), 텅스텐(W), 은(Ag), 주석(TiN), 질화탄탈럼(TaN) 또는 이들의 임의로 조합된 금속 중 어느 하나로 형성될 수 있다.
상기 수직형 트랜지스터는 상기 게이트 절연막 및 상기 게이트를 포함하지 않는 2단자의 npn 게이트리스(npn gate-less) 트랜지스터 또는 pnp 게이트리스(pnp gate-less) 트랜지스터의 구조를 나타낼 수 있다.
상기 수직형 트랜지스터는 이전 시냅스 소자에서 상기 소스 또는 상기 드레인으로 전류 신호가 인가되는 경우, 전하가 상기 수직형 트랜지스터의 내부에 저장되며, 상기 저장된 전하의 양이 임계치 이상이 되면 상기 소스 또는 상기 드레인에서 스파이크 형태의 전압 신호를 출력할 수 있다.
상기 수직형 트랜지스터는 상기 게이트의 전압에 따라 뉴런의 스파이킹 특성을 제어할 수 있다.
본 발명의 실시예에 따른 뉴런 동작을 수행하는 수직형 트랜지스터의 동작 방법은 이전 시냅스 소자에서 전류 신호를 소스 또는 드레인으로 입력하는 단계, 상기 전류 신호에 의한 전하를 트랜지스터의 내부에 저장하는 단계 및 상기 저장된 전하의 양이 임계치 이상이 되면, 상기 소스 또는 상기 드레인에서 스파이크 형태의 전압 신호를 출력하는 단계를 포함한다.
상기 부유 바디층은 충격 이온화(impact ionization)에 의해 발생한 정공이 축적되어 상기 부유 바디층의 포텐셜을 낮 춤으로써, 상기 트랜지스터의 내부에 저장된 전하가 일정 이상이 되면 방출되는 뉴런 동작을 가능하게 할 수 있다.
본 발명의 실시예에 따른 뉴로모픽 시스템은 수직형 트랜지스터로 뉴런을 구현한 뉴로모픽 칩을 포함하며, 상기 수직형 트랜지스터는 기판 상에 수직으로 형성된 수직 나노선(nanowire) 형태의 부유 바디층, 상기 부유 바디층 상하에 형성되는 소스 및 드레인, 상기 소스 상에 형성되어 상기 부유 바디층을 둘러싸는 게이트 절연막, 상기 게이트 절연막의 외곽에 형성되는 게이트 및 상기 소스, 상기 드레인 및 상기 게이트에 접촉되어 전기적 신호를 입력 또는 출력하는 컨택 메탈을 포함한다.
상기 뉴로모픽 칩은 뉴런 동작을 수행하는 상기 수직형 트랜지스터 외에 저항, 축전기, 다른 트랜지스터 및 인버터 중 어느 하나 이상의 추가 컴포넌트를 포함할 수 있다.
상기 뉴로모픽 칩은 뉴런 동작을 수행하는 상기 수직형 트랜지스터와 저항변화 메모리 소자(RRAM), 멤리스터(memristor), 상변화 메모리 소자(PCM) 및 강유전체 메모리 소자(FeRAM) 중 어느 하나의 시냅스 소자를 포함할 수 있다.
본 발명의 실시예에 따르면, 수직형 트랜지스터 내부에 전하를 저장하면, 기존 뉴런과 같이 멤브레인 축전기(membrane capacitor)라고 부르는 외부 축전기에 전하를 축적할 필요가 없어 집적도를 크게 개선할 수 있다. 또한, 저장된 전하의 양이 일정 임계치 이상이 되면 저장된 전하가 자동으로 빠져나가므로, 기존 비교기(comparator) 회로 혹은 포텐셜을 조절하는 회로 등이 필요 없다. 따라서, 본 발명의 실시예에 따르면, 단일 수직형 트랜지스터 만으로 뉴런 동작을 수행할 수 있고, 소스, 바디(부유 바디층) 및 드레인이 수직으로 형성되어 있는 수직형 트랜지스터의 장점에 따라, 뉴로모픽 칩 상의 뉴런 집적도를 최소 4F2 수준으로 개선시킬 수 있다.
또한, 본 발명의 실시예에 따르면, 나노선(nanowire) 형태의 부유 바디층을 게이트(gate)가 둘러싸고 있는 수직형 트랜지스터의 구조 특성 상, 산화물과 같은 정공 배리어 물질이 없어도 부유 바디층에 전하가 저장될 수 있으므로, 수직형 트랜지스터가 절연층 매몰 실리콘(Silicon-On-Insulator; SOI) 기판 상에 형성될 필요가 없으므로, 평면형 트랜지스터보다 공정의 복잡성과 가격 측면에서 큰 장점이 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 뉴로모픽 칩 상의 뉴런 및 시냅스를 설명하기 위해 도시한 것이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 수직형 트랜지스터의 단면도를 도시한 것이다.
도 3은 본 발명의 실시예에 따른 수직 나노선(nanowire)의 깊이에 대한 도핑 농도를 그래프로 도시한 것이다.
도 4는 본 발명의 실시예에 따른 수직형 트랜지스터의 동작 방법을 흐름도로 도시한 것이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 수직형 트랜지스터에 대한 전자현미경 이미지를 도시한 것이다.
도 6은 본 발명의 실시예에 따른 수직형 트랜지스터의 동작 방법을 설명하기 위한 에너지 밴드 다이어그램(energy band diagram)을 도시한 것이다.
도 7은 본 발명의 실시예에 따른 수직형 트랜지스터의 뉴런 특성에 대한 결과 그래프를 도시한 것이다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 뉴로모픽 칩 상의 뉴런 및 시냅스를 설명하기 위해 도시한 것이다.
도 1을 참조하면, 뉴런은 이전 시냅스들에서 전달된 전류 신호를 통합하며, 전하의 양이 특정 임계 값을 초과하는 경우, 다음 시냅스로 스파이크 형태의 전압 신호를 전달한다. 이 때, 시냅스는 뉴런들이 발현하는 스파이크의 시간적 상관관계에 따라 그 강도를 강화(potentiation)하거나, 약화(depression)하여 연결성을 기억하고 학습한다.
실시예에 따라서, 시냅스는 저항변화 메모리 소자(RRAM), 멤리스터(memristor), 상변화 메모리 소자(PCM) 및 강유전체 메모리 소자(FeRAM) 중 어느 하나로 구성될 수 있다.
본 발명의 실시예에 따른 뉴로모픽 시스템은 뉴런 동작을 수행하는 수직형 트랜지스터를 포함하는 뉴로모픽 칩을 사용하며, 뉴로모픽 칩은 뉴런 동작을 수행하는 수직형 트랜지스터 외에 저항, 축전기, 다른 트랜지스터 및 인버터(inverter) 중 어느 하나 이상을 추가하여 포함할 수 있다.
또한, 본 발명의 실시예에 따른 뉴로모픽 시스템은 뉴런 역할을 수행하는 수직형 트랜지스터와 저항변화 메모리 소자(RRAM), 멤리스터(memristor), 상변화 메모리 소자(PCM) 및 강유전체 메모리 소자(FeRAM) 중 어느 하나의 시냅스 소자를 포함하는 뉴로모픽 칩을 사용할 수 있다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 수직형 트랜지스터의 단면도를 도시한 것이다.
보다 상세하게는, 도 2a는 본 발명의 실시예에 따른 뉴런 동작을 수행하며, 게이트가 포함된 수직형 트랜지스터의 단면도를 도시한 것이고, 도 2b는 본 발명의 실시예에 따른 뉴런 동작을 수행하며, 게이트가 포함되지 않은 수직형 트랜지스터의 단면도를 도시한 것이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 수직형 트랜지스터(100)는 기판(110), 부유 바디층(140), 소스(120) 및 드레인(130), 절연층(150), 게이트 절연막(160), 게이트(170) 및 컨택 메탈(180)을 포함한다.
기판(110)은 수직 나노선(nanowire) 형태의 부유 바디층(140)을 지지하는 기판으로, 실리콘 기판, 실리콘(Si), 실리콘 게르마늄(SiGe), 인장 실리콘(strained Si), 인장 실리콘 게르마늄(strained SiGe), 절연층 매몰 실리콘(Silicon-On-Insulator, SOI), 실리콘 카바이드(SiC) 또는 3-5족 화합물 반도체 중 어느 하나로 형성될 수 있다.
부유 바디층(140)은 기판(110) 상에 수직으로 형성된 수직 나노선(nanowire) 형태를 나타낸다.
본 발명의 실시예에 따른 수직형 트랜지스터(100)의 부유 바디층(140)은 트랜지스터 내부에 저장된 전하가 일정 이상이 되면 방출되는 뉴런 동작을 가능하게 하며, 원하는 뉴런의 특성에 따라 그 도핑 농도가 달라질 수 있다. 부유 바디층(140)은 실리콘 기판, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 인장 실리콘(strained Si), 인장 실리콘 게르마늄(strained SiGe), 절연층 매몰 실리콘(Silicon-On-Insulator, SOI), 실리콘 카바이드(SiC) 또는 3-5족 화합물 반도체 중 어느 하나로 형성될 수 있다.
또한, 부유 바디층(140)은 나노선(nanowire) 또는 나노시트(nanosheet)의 구조를 나타낼 수 있다.
통상적으로 부유 바디 또는 부유 바디층(floating body)은 4-전극(게이트, 소스, 드레인, 바디) 기반의 전계트랜지스터의 채널과 달리, 3-전극(게이트, 소스, 드레인)으로 이루어진 트랜지스터의 채널(channel)을 일컫는다. 대표적으로, 절연층 매몰 실리콘(Silicon-On-Insulator, SOI) 기판 상의 소자에서 널리 사용된다. 이 경우 채널 상부에 존재하는 게이트는 매우 얇은 게이트 절연막을 통해 노출된 채널 상부 또는 일부의 채널 전위를 제어할 수 있다. 하지만, 채널 하부는 매립 산화막(buried oxide)과 인접해 있어 SOI 기판인 후면 게이트(back-gate)를 통해 전압을 인가해도 매우 두꺼운 매립 산화막 때문에 채널 하부의 전위 조절이 어렵다. 따라서, SOI 소자는 채널 하부의 전위를 효과적으로 제어할 수 없어, 원하지 않는 부유 바디 효과가 발생한다.
반면에, 일반적인 4-전극 기반의 전계트랜지스터는 바디에 전압을 인가함으로써, 부유 바디의 효과를 원천적으로 차단할 수 있다. 좀 더 광의의 개념에서는 나노선이나 나노시트(Nano sheet) 등이 전면 게이트(gate-all-around)에 의해 둘러싸인 소자의 고립된 채널도 바디에 별도의 전압을 인가할 수 없기 때문에, 부유 바디가 될 수 있다. 그러나, 이 경우에는 채널 전면을 감싸고 있는 게이트와 매우 얇은 게이트 절연막 때문에 채널 전위가 게이트에 의해 잘 통제되기 때문에 부유 바디의 효과가 완화될 수 있다.
일반적인 수평형 소자와 달리 수직 돌기형(pillar-type) 소자는 벌크 실리콘(bulk-si) 기판 상에 형성되기 때문에 외관상 부유 바디가 없을 것으로 보여지나, 그렇지 못하다. 예를 들면, p형 바디(body)인 경우, 수직으로 배치된 n+ 소스와 n+ 드레인, n형 바디(body)인 경우, 수직 배치된 p+ 소스와 p+ 드레인에 의해 채널이 고립되어 부유 바디 구조가 형성된다. 유사하게, 수직 돌기 아래에 매립된 SiC(buried SiC), 또는 매립된 SiGe(buried SiGe) 등에 의해서도 채널이 벌크 실리콘(bulk-si) 기판과 전기적 절연되어 부유 바디가 만들어진다.
본 발명에서는 수직 돌기형인 나노선(nanowire)의 바디가 기하학적으로 부유되어 있다는 점에서, 부유 바디라고 표현한다. 구체적으로, 본 발명에서 제시하는 구조 중 도 2a는 전면 게이트 전극이 존재하여 기하학적으로는 부유 바디이지만 전기적으로는 채널 전위가 잘 제어되는 준부유 바디(quasi-floating body)가 되고, 도 2b는 게이트 전극이 없기 때문에, 기하학적으로도 전기적으로도 부유 바디가 된다. 다만, 본 발명에서는 일반화를 위해 두 경우 모두 부유 바디(또는 부유 바디층(140))라고 표현하여 설명한다.
다시 도 2a를 참조하면, 본 발명의 실시예에 따른 수직형 트랜지스터(100)의 소스(120) 및 드레인(130)은 부유 바디층(140) 상하에 형성된다.
본 발명의 실시예에 따른 수직형 트랜지스터(100)의 소스(120) 및 드레인(130)에 이전 시냅스들에서 전류 신호가 입력되면 소스(120) 및 드레인(130)에 전하가 저장되며, 저장된 전하의 양이 증가함에 따라 증가한 소스(120)와 드레인(130) 양단의 전압이 임계치 이상이 되면 충격 이온화(impact ionization)가 발생한다. 이 때, 발생된 정공은 부유 바디층(140)에 저장되어 부유 바디층(140)의 포텐셜을 낮추며, 이에 따라 발생하는 단일 트랜지스터 래치(single transistor latch) 현상에 의해 소스(120) 또는 드레인(130)에 저장된 전하가 순간적으로 빠져나가면서, 소스(120) 또는 드레인(130)으로 스파이크 형태의 전압 신호가 출력될 수 있다. 이 때, 소스(120) 및 드레인(130)은 경우에 따라 그 위치가 서로 바뀔 수 있으며, 실시예에 따라서는 소스(120)가 드레인으로 작용하고, 드레인(130)이 소스로 작용할 수도 있다.
소스(120) 및 드레인(130)은 n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성될 수 있다. 이 때, 소스(120) 및 드레인(130)은 부유 바디층(140)과 다른 타입으로 도핑될 수 있다.
소스(120) 및 드레인(130)은 서로 다른 도핑 농도의 비대칭적 구조를 나타낼 수 있으며, 이러한 구조는 뉴런 및 시냅스 어레이의 스니크 패스(sneak path)를 차단하는 데에 사용될 수 있다. 보다 구체적으로, 소스(120) 및 드레인(130)은 서로 다른 도핑 농도의 비대칭적 구조를 나타내며, 한 방향으로만 전류를 흐르게 하는 특징이 있다. 특히, 본 발명에서 소스(120) 및 드레인(130)의 구조는 접점 배열(cross-point array)로 구현되나 비대칭 구조를 나타내므로, 인접 뉴런 또는 시냅스 사이의 누설 경로(sneak path)를 별도의 셀렉터(selector) 없이 효과적으로 차단하여 집적도를 획기적으로 높일 수 있다.
본 발명의 실시예에 따른 수직형 트랜지스터(100)의 소스(120) 및 드레인(130)은 부유 바디층(140)과 다른 타입을 가질 수 있다. 일 예로, 소스(120) 및 드레인(130)이 p형이면 부유 바디층(140)은 n형이고, 소스(120) 및 드레인(130)이 n형이면 부유 바디층(140)은 p형일 수 있다.
본 발명의 실시예에 따른 수직 나노선 형태의 부유 바디층(140), 소스(120) 및 드레인(130)을 형성하는 과정은 순차적인 이온주입(ion implantation), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth) 및 선택적 에피택셜 성장(epitaxial growth) 중 어느 하나를 통해 형성될 수 있다.
여기서, 이온주입(ion implantation)과 나노선 식각을 통해 형성하는 과정은 다음과 같다. 일 예로, 기판(110)에서부터 순차적인 이온주입을 통해 n형 트랜지스터인 경우에는 아래에서부터 순차적으로 n형, p형 및 n형으로 도핑하고, p형 트랜지스터인 경우에는 아래에서부터 순차적으로 p형, n형 및 p형으로 도핑한다. 그 후에, 식각 과정으로 수직 나노선(nanowire) 기둥을 형성하면, 맨 아래 층은 소스(120), 중간 층은 부유 바디층(140), 그리고 맨 위층은 드레인(130)으로 형성될 수 있다. 이러한 과정을 통해 형성된 수직 나노선(nanowire)의 깊이에 따른 도핑 농도는 도 3과 같은 비대칭 분포를 나타낼 수 있다. 다만, 실시예에 따라서, 전술한 식각 과정과 이온주입 과정은 경우에 따라서 서로 순서가 바뀔 수 있다.
또한, 고상 확산(solid-phase diffusion)은 규산염 유리(silicate glass), 폴리머(polymer) 및 SAM(Self-Assembling Monolayers, 자기조합단층박막) 중 어느 하나의 고체 상태의 도핑된 소스를 타겟에 증착한 후, 순차적인 어닐링(annealing) 과정을 통해 도판트(dopant)를 확산(diffusion)시키는 도핑 방법으로, 이온주입 시, 발생하는 비등각(non-conformal) 도핑 또는 손상 문제에서 비교적 자유로울 수 있다. 특히, 수직 나노선 형태인 타겟의 아래 부분은 이온주입을 통해 도핑을 하기 어려우므로, 해당 기술이 적용될 시에 장점이 많다.
또한, 에피택셜 성장(epitaxial growth)은 반도체 기판과 동일한 결정 구조를 갖는 층을 반도체 기판 상에 성장시키는 공정으로, PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), MOCVD(Metal-Organic Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등이 있다. 선택적 에피택셜 성장(selective epitaxial growth)은 반도체 기판의 일정 영역만을 노출시키고, 노출된 영역에 동일한 결정 구조를 갖는 층을 성장시키는 공정이다. 이에, 에피택셜 성장 공정 또는 선택적 에피택셜 성장 공정을 이용하여 원 위치에(in-situ) 도핑을 하면, 소스(120), 부유 바디층(140) 및 드레인(130)이 각각 n형, p형 및 n형 또는 p형, n형 및 p형으로 형성될 수 있다.
절연층(150)은 게이트(170)와 소스(120)를 전기적으로 절연시키는 역할을 수행할 수 있다. 실시예에 따라서, 절연층(150)은 게이트 절연막(160)을 형성하는 물질로 형성될 수 있다.
게이트 절연막(160)은 소스 상에 형성되어 부유 바디층(140)을 둘러싼다.
게이트 절연막(160)은 부유 바디층(140)과 게이트(170)를 절연하는 것으로, 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(hafnium oxynitride), 산화 아연(zinc oxide), 산화 지르코늄(zirconium oxide), 산화하프늄지르코늄(HZO) 또는 이들의 임의의 조합 중 어느 하나로 형성될 수 있다.
게이트(170)는 게이트 절연막(160)의 외곽에 형성된다.
게이트(170)는 게이트 절연막(160) 이후에 형성되며, 부유 바디층(140)의 포텐셜 조절을 통해 뉴런 특성을 결정하는 역할을 수행할 수 있다. 이 때, 게이트(170)는 n형 폴리실리콘, p형 폴리실리콘 또는 금속 중 어느 하나로 형성될 수 있으며, 상기 금속은 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈(Ta), 텅스텐(W), 은(Ag), 주석(TiN), 질화탄탈럼(TaN) 또는 이들의 임의의 조합 중 어느 하나로 이루어질 수 있다.
또한, 게이트(170)는 전면 게이트(gate-all-around) 또는 다중 게이트(multiple-gate)의 구조를 나타낼 수 있다.
본 발명의 실시예에 따른 수직형 트랜지스터(100)의 게이트 절연막(160) 및 게이트(170)는 부유 바디층(140)의 도핑 농도가 일정값 이상(1Х1017cm-3)일 경우 필요하지 않을 수 있으며, 이 경우에, 수직형 트랜지스터(100)는 게이트 절연막(160) 및 게이트(170)를 포함하지 않는 2단자의 npn 게이트리스(npn gate-less) 트랜지스터 또는 pnp 게이트리스(pnp gate-less) 트랜지스터의 구조가 되고, 이러한 구조는 도 2b에 도시된 바와 같을 수 있다.
컨택 메탈(180)은 소스(120), 드레인(130) 및 게이트(170)에 접촉되어 전기적 신호를 입력 또는 출력한다.
컨택 메탈(180)은 소스(120), 드레인(130) 및 게이트(170)에 전기적 신호를 입력 또는 출력하는 것으로, 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈(Ta), 텅스텐(W), 은(Ag), 주석(TiN), 질화탄탈럼(TaN) 또는 이들의 임의로 조합된 금속 중 어느 하나로 형성될 수 있다.
본 발명의 실시예에 따른 수직형 트랜지스터(100)는 게이트(170)의 전압에 따라 뉴런의 스파이킹 특성을 제어할 수 있다.
본 발명의 실시예에 따른 수직형 트랜지스터(100)는 이전 시냅스 소자에서 소스(120) 또는 드레인(130)으로 전류 신호가 인가되는 경우, 전하가 트랜지스터 내부에 저장되며, 저장된 전하의 양이 임계치 이상이 되면 소스(120) 또는 드레인(130)에서 스파이크 형태의 전압 신호를 출력할 수 있다.
본 발명의 실시예에 따른 수직형 트랜지스터(100)의 동작 방법에 대해서는 이하의 도 4를 참조하여 설명한다.
도 4는 본 발명의 실시예에 따른 수직형 트랜지스터의 동작 방법을 흐름도로 도시한 것이다.
도 4의 방법은 도 2a 및 도 2b에 도시된 본 발명의 실시예에 따른 수직형 트랜지스터에 의해 수행된다.
도 4를 참조하면, 단계 410에서, 이전 시냅스 소자에서 전류 신호를 소스 또는 드레인으로 입력한다.
단계 420에서, 전류 신호에 의한 전하를 트랜지스터 내부에 저장한다. 이후에, 단계 430에서, 저장된 전하의 양이 임계치 이상이 되면, 소스 또는 드레인에서 스파이크 형태의 전압 신호를 출력한다.
단계 420 및 430에 대한 구체적인 설명으로, 상기 전류 신호에 의해 입력된 전하는 상기 소스 또는 드레인에 저장되며, 전하의 양이 증가함에 따라 증가한 소스와 드레인 양단의 전압이 임계치 이상이 되면 충격 이온화(impact ionization)가 발생한다. 이 때, 발생한 정공은 부유 바디층에 저장되어 부유 바디층의 포텐셜을 낮추며, 이에 따라 발생하는 단일 트랜지스터 래치(single transistor latch) 현상에 의해 소스 또는 드레인에 저장된 전하가 순간적으로 빠져나가면서 소스 또는 드레인에서 스파이크 형태의 전압 신호로 출력될 수 있다.
본 발명의 실시예에 따른 수직형 트랜지스터는 전술한 단계를 통한 뉴런 동작을 수행할 때, 게이트에 적절한 전압이 걸려야 한다. 다만, 수직형 트랜지스터 내 부유 바디층의 도핑 농도가 일정 값 이상(1Х1017cm-3)이 되면, 게이트에 전압을 걸지 않은 플로팅(floating) 상태에서도 뉴런 동작이 가능할 수 있다.
본 발명의 실시예에 따른 수직형 트랜지스터는 전술한 단계를 통한 뉴런 동작을 수행할 때, 뉴런 동작을 하는 수직형 트랜지스터 입력 및 출력 단의 제한된 영역에서 저항, 축전기, 트랜지스터 및 인버터(inverter) 중 어느 하나 이상의 추가 컴포넌트를 부차적으로 포함할 수 있다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 수직형 트랜지스터에 대한 전자현미경 이미지를 도시한 것이다.
보다 상세하게는, 도 5a 및 도 5b는 도 2a의 단면을 나타내며, 소스(120) 및 드레인(130), 부유 바디층(140), 절연층(150), 게이트(170) 및 컨택 메탈(180)을 포함하는 본 발명의 실시예에 따라 실제 제작된 뉴런 동작을 수행하는 수직형 트랜지스터를 확인할 수 있다.
도 5a를 참조하면, 드레인(130), 절연층(150) 및 게이트(170)로 구성된 본 발명의 실시예에 따른 뉴런 동작을 수행하는 수직형 트랜지스터의 표면 구조를 볼 수 있는 주사전자현미경(SEM) 이미지를 확인할 수 있다.
도 5b를 참조하면, 소스(120), 부유 바디층(140), 절연층(150), 게이트(170) 및 컨택 메탈(180)로 구성된 본 발명의 실시예에 따른 뉴런 동작을 수행하는 수직형 트랜지스터의 단면 구조를 볼 수 있는 투과전자현미경(TEM) 이미지를 확인할 수 있다.
도 6은 본 발명의 실시예에 따른 수직형 트랜지스터의 동작 방법을 설명하기 위한 에너지 밴드 다이어그램(energy band diagram)을 도시한 것이다.
도 6의 1)을 참조하면, 게이트(170)에 전압이 걸리지 않고(0V), 소스(120) 또는 드레인(130)에 전류 신호가 입력되지 않은 평형 상태에서는 소스(120) 또는 드레인(130)에 추가 전하와 부유 바디층(140)에 충격 이온화(impact ionization)에 의해 발생한 정공이 존재하지 않는 것을 알 수 있다.
도 6의 2)와 같이, 게이트(170)에 음의 전압(<0V)을 건 상태에서 이전 시냅스들에서 소스(120) 또는 드레인(130)으로 전류 신호가 들어오는 경우, 도 6의 3)과 같이 소스(120) 또는 드레인(130)에 추가 전하와 부유 바디층(140)에 충격 이온화(impact ionization)에 의해 발생한 정공이 저장될 수 있다.
이에 따라서, 정공에 의해 부유 바디층(140)의 포텐셜이 낮아지게 되고, 도 6의 4)에 도시된 바와 같이 단일 트랜지스터 래치(single transistor latch) 현상에 의해 소스 또는 드레인(130)에 저장된 전하가 빠져나가면서 스파이크 형태의 전압 신호를 소스(120) 또는 드레인(130)으로 출력하게 된다.
도 7은 본 발명의 실시예에 따른 수직형 트랜지스터의 뉴런 특성에 대한 결과 그래프를 도시한 것이다.
도 7을 참조하면, 본 발명의 실시예에 따라 제작된, 뉴런 동작을 수행하는 수직형 트랜지스터는 뉴런 특성을 나타내며, 시간에 따른 출력 전압이 스파이크 형태를 나타내는 것을 확인할 수 있다.
이 때, 도 7의 실험은 소스 길이가 200nm, 부유 바디층 길이가 300nm, 드레인 길이가 200nm, 수직 나노선(nanowire) 직경이 400nm인 수직형 트랜지스터에서 직접 측정되었으며, 뉴런 동작을 가능하게 하기 위해 게이트에 -1V의 전압이 인가되었다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 어플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
110: 기판
120: 소스
130: 드레인
140: 부유 바디층
150: 절연층
160: 게이트 절연막
170: 게이트
180: 컨택 메탈

Claims (19)

  1. 기판 상에 수직으로 형성된 수직 나노선(nanowire) 형태의 부유 바디층;
    상기 부유 바디층 상하에 형성되는 소스 및 드레인;
    상기 소스 상에 형성되어 상기 부유 바디층을 둘러싸는 게이트 절연막;
    상기 게이트 절연막의 외곽에 형성되는 게이트; 및
    상기 소스, 상기 드레인 및 상기 게이트에 접촉되어 전기적 신호를 입력 또는 출력하는 컨택 메탈을 포함하되,
    이전 시냅스 소자에서 상기 소스 또는 상기 드레인으로 전류 신호가 인가되면 전하가 상기 부유 바디층 내부에 저장되며, 저장된 전하의 양이 임계치 이상이 되면, 저장된 전하가 상기 부유 바디층으로부터 빠져나가 상기 소스 또는 상기 드레인에서 스파이크 형태의 전압 신호가 출력되는 것을 특징으로 하는, 뉴런 동작을 수행하는 수직형 트랜지스터.
  2. 제1항에 있어서,
    상기 기판은
    실리콘 기판, 실리콘(Si), 실리콘 게르마늄(SiGe), 인장 실리콘(strained Si), 인장 실리콘 게르마늄(strained SiGe), 절연층 매몰 실리콘(Silicon-On-Insulator, SOI), 실리콘 카바이드(SiC) 또는 3-5족 화합물 반도체 중 어느 하나로 형성되는, 뉴런 동작을 수행하는 수직형 트랜지스터.
  3. 제1항에 있어서,
    상기 부유 바디층은
    충격 이온화(impact ionization)에 의해 발생된 정공이 축적되며, 실리콘 기판, 실리콘(Si), 실리콘 게르마늄(SiGe), 인장 실리콘(strained Si), 인장 실리콘 게르마늄(strained SiGe), 절연층 매몰 실리콘(Silicon-On-Insulator, SOI), 실리콘 카바이드(SiC) 또는 3-5족 화합물 반도체 중 어느 하나로 형성되는, 뉴런 동작을 수행하는 수직형 트랜지스터.
  4. 제2항에 있어서,
    상기 부유 바디층은
    나노선(nanowire) 또는 나노시트(nanosheet)의 구조인 것을 특징으로 하는, 뉴런 동작을 수행하는 수직형 트랜지스터.
  5. 제1항에 있어서,
    상기 소스 및 드레인은
    n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성되는, 뉴런 동작을 수행하는 수직형 트랜지스터.
  6. 제5항에 있어서,
    상기 소스 및 드레인은
    뉴런 및 시냅스 어레이의 스니크 패스(sneak path)를 차단하기 위해, 서로 다른 도핑 농도와 농도 구배의 비대칭적 구조를 나타내는 것을 특징으로 하는, 뉴런 동작을 수행하는 수직형 트랜지스터.
  7. 제1항에 있어서,
    상기 부유 바디층, 상기 소스 및 상기 드레인은
    순차적인 이온주입(ion implantation), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth) 및 선택적 에피택셜 성장(epitaxial growth) 중 어느 하나로 형성되는, 뉴런 동작을 수행하는 수직형 트랜지스터.
  8. 제1항에 있어서,
    상기 게이트 절연막은
    산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(hafnium oxynitride), 산화 아연(zinc oxide), 산화 지르코늄(zirconium oxide), 산화하프늄지르코늄(HZO) 또는 이들의 임의의 조합 중 어느 하나로 형성되는, 뉴런 동작을 수행하는 수직형 트랜지스터.
  9. 제1항에 있어서,
    상기 게이트는
    전면 게이트(gate-all-around) 또는 다중 게이트(multiple-gate)의 구조를 나타내는 것을 특징으로 하는, 뉴런 동작을 수행하는 수직형 트랜지스터.
  10. 제9항에 있어서,
    상기 게이트는
    n형 폴리실리콘, p형 폴리실리콘, 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈(Ta), 텅스텐(W), 은(Ag), 주석(TiN), 질화탄탈럼(TaN) 또는 이들의 임의로 조합된 금속 중 어느 하나로 형성되는, 뉴런 동작을 수행하는 수직형 트랜지스터.
  11. 제1항에 있어서,
    상기 컨택 메탈은
    알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈(Ta), 텅스텐(W), 은(Ag), 주석(TiN), 질화탄탈럼(TaN) 또는 이들의 임의로 조합된 금속 중 어느 하나로 형성되는, 뉴런 동작을 수행하는 수직형 트랜지스터.
  12. 제1항에 있어서,
    상기 수직형 트랜지스터는
    상기 게이트 절연막 및 상기 게이트를 포함하지 않는 2단자의 npn 게이트리스(npn gate-less) 트랜지스터 또는 pnp 게이트리스(pnp gate-less) 트랜지스터의 구조를 나타내는 것을 특징으로 하는, 뉴런 동작을 수행하는 수직형 트랜지스터.
  13. 삭제
  14. 제1항에 있어서,
    상기 수직형 트랜지스터는
    상기 게이트의 전압에 따라 뉴런의 스파이킹 특성을 제어하는 것을 특징으로 하는, 뉴런 동작을 수행하는 수직형 트랜지스터.
  15. 뉴런 동작을 수행하는 수직형 트랜지스터의 동작 방법에 있어서,
    이전 시냅스 소자에서 전류 신호를 소스 또는 드레인으로 입력하는 단계;
    상기 전류 신호에 의한 전하를 트랜지스터의 내부에 저장하는 단계; 및
    상기 저장된 전하의 양이 임계치 이상이 되면, 상기 소스 또는 상기 드레인에서 스파이크 형태의 전압 신호를 출력하는 단계를 포함하되,
    상기 수직형 트랜지스터는
    이전 시냅스 소자에서 상기 소스 또는 상기 드레인으로 전류 신호가 인가되면 전하를 부유 바디층 내부에 저장하며, 저장된 전하의 양이 임계치 이상이 되면, 저장된 전하가 상기 부유 바디층으로부터 빠져나가 상기 소스 또는 상기 드레인에서 스파이크 형태의 전압 신호를 출력하는 것을 특징으로 하는, 뉴런 동작을 수행하는 수직형 트랜지스터의 동작 방법.
  16. 제15항에 있어서,
    상기 전압 신호를 출력하는 단계는
    충격 이온화(impact ionization)에 의해 발생한 정공이 축적되어 부유 바디층의 포텐셜을 낮춤으로써, 상기 트랜지스터의 내부에 저장된 전하가 일정 이상이 되면 방출되는 뉴런 동작을 가능하게 하는, 뉴런 동작을 수행하는 수직형 트랜지스터의 동작 방법.
  17. 수직형 트랜지스터로 뉴런을 구현한 뉴로모픽 칩을 포함하며,
    상기 수직형 트랜지스터는
    기판 상에 수직으로 형성된 수직 나노선(nanowire) 형태의 부유 바디층;
    상기 부유 바디층 상하에 형성되는 소스 및 드레인;
    상기 소스 상에 형성되어 상기 부유 바디층을 둘러싸는 게이트 절연막;
    상기 게이트 절연막의 외곽에 형성되는 게이트; 및
    상기 소스, 상기 드레인 및 상기 게이트에 접촉되어 전기적 신호를 입력 또는 출력하는 컨택 메탈을 포함하되,
    상기 수직형 트랜지스터는
    이전 시냅스 소자에서 상기 소스 또는 상기 드레인으로 전류 신호가 인가되면 전하를 상기 부유 바디층 내부에 저장하며, 저장된 전하의 양이 임계치 이상이 되면, 저장된 전하가 상기 부유 바디층으로부터 빠져나가 상기 소스 또는 상기 드레인에서 스파이크 형태의 전압 신호를 출력하는 것을 특징으로 하는, 뉴로모픽 시스템.
  18. 제17항에 있어서,
    상기 뉴로모픽 칩은
    뉴런 동작을 수행하는 상기 수직형 트랜지스터 외에 저항, 축전기, 다른 트랜지스터 및 인버터 중 어느 하나 이상의 추가 컴포넌트를 포함하는 것을 특징으로 하는, 뉴로모픽 시스템.
  19. 제17항에 있어서,
    상기 뉴로모픽 칩은
    뉴런 동작을 수행하는 상기 수직형 트랜지스터와 저항변화 메모리 소자(RRAM), 멤리스터(memristor), 상변화 메모리 소자(PCM) 및 강유전체 메모리 소자(FeRAM) 중 어느 하나의 시냅스 소자를 포함하는 것을 특징으로 하는, 뉴로모픽 시스템.
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