TWI840901B

TWI840901B - 積體電路裝置、記憶體陣列及對非揮發性記憶體胞元進行操作的方法

Info

Publication number: TWI840901B
Application number: TW111128342A
Authority: TW
Inventors: 凱雷姆阿卡爾瓦達爾; 漢森黃
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2021-10-25
Filing date: 2022-07-28
Publication date: 2024-05-01

Abstract

一種積體電路裝置包括：第一端子；第二端子；電阻式記憶體裝置，被配置成在第一狀態下具有第一電阻位準且在第二狀態下具有第二電阻位準；及開關裝置，包括控制端子及電流路徑。所述電阻式記憶體裝置與所述電流路徑串聯耦合於所述第一端子與所述第二端子之間，且所述開關裝置被配置成因應於所述控制端子處的第一電壓位準而將所述電流路徑控制成在第一程式化狀態下具有第一電導位準且在第二程式化狀態下具有第二電導位準。

Description

積體電路裝置、記憶體陣列及對非揮發性記憶體胞元進行操作的方法

本揭露實施例是有關於積體電路裝置、記憶體陣列以及對非揮發性記憶體胞元進行操作的方法。

在一些應用中，積體電路(integrated circuit，IC)包括非揮發性記憶體(non-volatile memory，NVM)電路，所述非揮發性記憶體電路將資料儲存於包括電阻式記憶體裝置的記憶體胞元的陣列中。通常，電阻式記憶體裝置可被程式化為高電阻狀態(high resistance state，HRS)或低電阻狀態(low resistance state，LRS)，每一狀態皆表示儲存於胞元中的資料位元的邏輯位準。

本揭露的一態樣提供一種IC裝置，包括：第一端子；第二端子；電阻式記憶體裝置，被配置成在第一狀態下具有第一電阻位準且在第二狀態下具有第二電阻位準；及開關裝置，包括控制端子及電流路徑，其中電阻式記憶體裝置與電流路徑串聯耦合於第一端子與第二端子之間，且開關裝置被配置成因應於控制端子處的第一電壓位準而將電流路徑控制成在第一程式化狀態下具有第一電導位準且在第二程式化狀態下具有第二電導位準。

本揭露的另一態樣提供一種記憶體陣列，包括多條位元線、多條源極線、多條字元線及多個NVM胞元，所述多個NVM胞元中的每一NVM胞元包括電阻式記憶體裝置及開關裝置，所述電阻式記憶體裝置與所述開關裝置串聯耦合於所述多條位元線中的對應位元線與所述多條源極線中的對應源極線之間，其中電阻式記憶體裝置被配置成在第一狀態下具有第一電阻位準且在第二狀態下具有第二電阻位準，開關裝置包括耦合至所述多條字元線中的對應字元線的控制端子，且開關裝置被配置成因應於控制端子處的第一電壓位準而將與所述電阻式記憶體裝置進行串聯的電流路徑控制成在第一程式化狀態下具有第一電導位準且在第二程式化狀態下具有第二電導位準。

本揭露的又一態樣提供一種對NVM胞元進行操作的方法，包括：藉由對開關裝置的閘極施加第一電壓位準，將所述開關裝置程式化至第一臨限電壓位準；及將電阻式記憶體裝置設定為第一電阻位準，所述電阻式記憶體裝置的第一端子耦合至開關裝置的電流路徑的第一端，其中將電阻式記憶體裝置設定為第一電阻位準包括：對開關裝置的閘極施加大於所述第一臨限電壓位準的第二電壓位準；對開關裝置的電流路徑的第二端施加參考電壓位準；及對電阻式記憶體裝置的第二端子施加第三電壓位準。

100:記憶體胞元

110、120、130、140:端子

202、204、206、208、210、212:曲線

300:記憶體陣列

400、500:方法

410、420、430、440、450、460、470、510、520、530:操作

BDL1、BDL2、BDLN:本體線

BL1、BL2、BLN:位元線

Ic:電流

Ic1、Ic2、Ic3、Ic4、Ic5、Ic6、Ith:電流位準

N1:節點

R1:電阻式記憶體裝置

SL1、SL2、SLN:源極線

T1:開關裝置

T1CP:電流路徑

T1GL:閘極層

VBDL、VBL、VN1、VSL、VWL:電壓

VBDL1、VBDL2、VBDLN:本體線訊號

VBL1、VBL2、VBLN:本體線訊號

Vds:汲極/源極電壓

Vgs:閘極/源極電壓

Vgs1:閘極電壓位準

VSL1、VSL2、VSLN:源極線訊號

Vth1、Vth2:臨限電壓位準

VWL1、VWL2、VWLM:字元線訊號

WL1、WL2、WLM:字元線

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1是根據一些實施例的記憶體胞元的示意圖。

圖2A至圖2C是根據一些實施例的記憶體胞元參數的圖。

圖3是根據一些實施例的記憶體陣列的示意圖。

圖4是根據一些實施例的對記憶體胞元進行操作的方法的流程圖。

圖5是根據一些實施例的製造記憶體胞元的方法的流程圖。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同的實施例或例子。以下闡述組件、值、操作、材料、排列等的具體例子以簡化本揭露。當然，該些僅為例子且不旨在進行限制。亦涵蓋其他組件、值、操作、材料、排列等。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種例子中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

在各種實施例中，記憶體胞元包括與開關裝置的電流路徑串聯耦合的電阻式記憶體裝置，所述開關裝置能夠對電流路徑進行控制以在給定輸入電壓位準下具有第一電導位準及第二電導位準。因此，記憶體胞元可程式化為至少四種狀態，所述至少四種狀態對應於電阻式記憶體裝置的第一電阻位準及第二電阻位準與開關裝置的第一電導位準及第二電導位準的組合。相較於電阻式記憶體裝置不與能夠具有第一電導位準及第二電導位準的電流路徑串聯耦合的方式，基於所述記憶體胞元的記憶體陣列具有增加的位元密度。

圖1是根據一些實施例的記憶體胞元100的示意圖。記憶體胞元100(在一些實施例中亦被稱為IC裝置)包括端子110至端子140以及電阻式記憶體裝置R1，所述電阻式記憶體裝置R1與開關裝置T1串聯耦合於端子110與端子130之間。電阻式記憶體裝置R1與開關裝置T1在節點N1處彼此電性耦合，且開關裝置T1進一步耦合至端子120及端子140。

在一些實施例中，端子110及節點N1被視為電阻式記憶體裝置R1的端子。在一些實施例中，端子120至端子140以及節點N1視為開關裝置T1的端子。在一些實施例中，端子120被視為開關裝置T1的閘極。

二或更多個電路元件被視為基於直接電性連接或包括一或多個附加電路元件的且因此能夠被控制(例如，藉由電晶體或其他開關裝置使其呈電阻性或開路)的電性連接進行耦合。

電阻式記憶體裝置R1是包括IC結構的微電子(microelectronic)裝置，所述IC結構被配置成端子110與節點N1之間的電流路徑，所述電流路徑包括被配置成在第一狀態下具有第一電阻位準且在第二狀態下具有第二電阻位準的一或多種材料。在一些實施例中，電阻式記憶體裝置R1除電流路徑之外亦包括一或多個元件(未示出)，例如加熱結構。

在一些實施例中，電阻式記憶體裝置R1的狀態被稱為程式化狀態。在一些實施例中，程式化狀態對應於邏輯位準。在一些實施例中，第一狀態對應於邏輯高位準，且第二狀態對應於邏輯低位準。在一些實施例中，第一電阻位準高於第二電阻位準。在一些實施例中，高於第二電阻位準的第一電阻位準對應於為高電阻態(high resistance state，HRS)的程式化狀態，而低於第一電阻位準的第二電阻位準對應於為低電阻態(low resistance state，LRS)的程式化狀態。

在一些實施例中，電阻式記憶體裝置R1被配置成除了在第一狀態及第二狀態下具有第一電阻位準及第二電阻位準之外，亦在一或多個對應狀態下具有一或多個對應電阻位準。在一些實施例中，電阻式記憶體裝置R1被稱為多位準(multiple-level)電阻式記憶體裝置。

電阻式記憶體裝置R1被配置成在記憶體胞元100斷電及/或端子110至端子140中的一或多者浮置(floating)的週期期間保持給定的程式化狀態。在一些實施例中，電阻式記憶體裝置R1被稱為非揮發性記憶體(non-volatile memory，NVM)裝置，且記憶體胞元100被稱為NVM胞元。

電阻式記憶體裝置R1被配置成在程式化操作中因應於端子110處的電壓VBL與節點N1處的電壓VN1之間的電壓差而在各狀態之間切換。在一些實施例中，電阻式記憶體裝置R1被配置成因應於電壓VBL與電壓VN1之間的差值(magnitude)且獨立於此電壓差的極性而在各狀態之間切換。在一些實施例中，電阻式記憶體裝置R1被配置成因應於電壓VBL與電壓VN1之間的差值及極性二者而在各狀態之間切換。

在一些實施例中，電阻式記憶體裝置R1包括電阻式隨機存取記憶體(resistive random-access memory，ReRAM)裝置。在一些實施例中，ReRAM裝置是包括電阻層的微電子結構，所述電阻層具有在端子110與節點N1之間的厚度。在第一程式化操作中，電阻層兩端的電壓差(電壓VBL與VN1之間的差異)具有被配置成誘導形成一或多個燈絲的量值，藉此在端子110與節點N1之間提供電流路徑，所述電流路徑在LRS下具有較在形成所述一或多個燈絲之前的HRS下的電阻位準低的電阻位準。在第二程式化操作中，電阻層兩端的電壓差(電壓VBL與VN1之間的差異)具有被配置成誘導自加熱(self-heating)的量值，由此減少或消除所述一或多個燈絲，藉此恢復HRS的相對較高的電阻位準。

電阻層是被配置成接收其厚度兩端的電壓差的一或多個介電材料層。在各種實施例中，電阻層包含鎢(W)、鉭(Ta)、鈦(Ti)、鎳(Ni)、鈷(Co)、鉿(Hf)、釕(Ru)、鋯(Zr)、鋅(Zn)、鐵(Fe)、錫(Sn)、鋁(Al)、銅(Cu)、銀(Ag)、鉬(Mo)、鉻(Cr)或其他合適元素的氧化物、包含例如矽的複合材料或能夠具有HRS或LRS的其他材料中的一或多種。

在電阻式記憶體裝置R1的讀取操作中，電壓VBL與電壓VN1之間的差異對應於電流Ic，所述電流Ic的電流位準取決於上述電壓差(電壓VBL與電壓VN1之間的差異)的量值及端子110與節點N1之間的電阻位準。對程式化狀態(例如HRS及LRS) 的可靠偵測相依於：電阻位準足夠小以產生可偵測電流位準的電流Ic、足夠大以避免對程式化狀態造成擾動以及足夠不相等以使得能夠區分各種程式化狀態。

在電阻式記憶體裝置R1包括電阻層的實施例中，對於給定量值的電壓差(電壓VBL與電壓VN1之間的差異)而言，電阻層在HRS及LRS下的絕對電阻位準及相對電阻位準決定電流Ic的對應電流位準。在一些實施例中，電阻層在LRS下具有處於1千歐姆(kΩ)至40千歐姆範圍的電阻位準，及/或在HRS下具有處於15千歐姆至100千歐姆範圍的電阻位準。在一些實施例中，電阻層在LRS下具有處於10千歐姆至25千歐姆範圍的電阻位準，及/或在HRS下具有處於40千歐姆至60千歐姆範圍的電阻位準。在一些實施例中，電阻層在LRS下具有第一範圍的電阻位準且在HRS下具有第二範圍的電阻位準，且第一範圍的最大位準與第二範圍的最小位準之間的差大於第一範圍的最大位準乘以0.05(較第一範圍的最大位準大至少5%)。

在一些實施例中，電阻式記憶體裝置R1包括相變記憶體(phase-change memory，PCM)裝置。在一些實施例中，PCM裝置是包括位於端子110與節點N1之間並被配置成接收電壓VBL與電壓VN1之間的電壓差的材料層的電子裝置。在一些實施例中，除了材料層之外，PCM裝置亦包括位於端子110與節點N1之間或與所述端子110及所述節點N1鄰近的加熱結構(未示出)。

材料層包括由能夠在低電阻結晶相(crystalline phase) 與高電阻非晶相(amorphous phase)之間轉變的一或多種電阻材料(在一些實施例中亦被稱為PCM材料)形成的一或多個層。在各種實施例中，所述材料層包含一或多種硫屬化物材料，例如鍺-銻-碲(GeSbTe或GST)、GeTe、GeSb或Sb₂Te₃或者其他合適的相變材料，且在一些實施例中，所述材料層包含一或多種摻雜劑，例如氮(N)、氧(O)、碳(C)、銦(In)、矽(Si)、錫(Sn)、鎵(Ga)、砷(As)、硒(se)或其他合適的摻雜劑材料。

在一些實施例中，PCM裝置的端子110及節點N1包括平行佈置且具有相同尺寸及相同形狀的平面結構，例如柱狀佈置(pillar arrangement)。在一些實施例中，PCM裝置的端子110及節點N1包括平行佈置且具有不同尺寸及/或形狀的平面結構，例如蘑菇形佈置(mushroom arrangement)。在一些實施例中，PCM裝置的端子110及節點N1以其他方式進行配置，舉例而言，包括以非平行關係佈置的凹形或其他非平面幾何形狀，及/或具有不連續的形狀，進而使得材料層位於端子110與節點N1之間。在一些實施例中，PCM裝置的端子110及節點N1包含鎢(W)、銅(Cu)、鋁(Al)、鋁銅或其他合適的導電材料中的一或多種。

材料層的電阻位準是晶相配置的函數，所述晶相配置是基於處於結晶相及/或非晶相的材料層的一或多個部分(volume)的尺寸及幾何形狀。處於結晶相的整個材料層對應於電阻式記憶體裝置R1的最低電阻位準，而處於非晶相的整個材料層對應於電阻式記憶體裝置R1的最高電阻位準。中間電阻位準對應於處於結晶相的材料層的一或多個第一部分及處於非晶相的材料層的一或多個第二部分。

在一些實施例中，電阻式記憶體裝置R1的LRS對應於處於最低電阻位準的預定臨限以內的電阻位準，而電阻式記憶體裝置R1的HRS對應於處於最高電阻位準的預定臨限以內的電阻位準。

在一些實施例中，電阻式記憶體裝置R1的材料層被配置成具有對應於一或多種程式化狀態的中間電阻位準的一或多者。在一些實施例中，材料層的最低電阻位準、最高電阻位準及/或中間電阻位準中的二或更多者對應於電阻式記憶體裝置R1的二或更多種可程式化狀態。

在電阻式記憶體裝置R1的程式化操作中，材料層的晶相配置以及電阻位準是因應於電壓VBL與電壓VN1之間的電壓差來設定。在一些實施例中，材料層被配置成因應於包括一或多個脈波的上述電壓差來設定，所述一或多個脈波被配置成誘導加熱及/或冷卻分佈(profile)，由此對處於晶相及/或非晶相的材料層的一或多個部分的尺寸及幾何形狀進行控制。

在讀取操作中，電流Ic的電流位準由此基於電壓差(電壓VBL與電壓VN1之間的差異)及材料層的電阻位準，進而使得對程式化狀態的可靠偵測如上所述受到電阻位準的影響。在一些實施例中，材料層具有處於1千歐姆至100千歐姆範圍的電阻位準。在一些實施例中，電阻層具有處於10千歐姆至1兆歐姆(MΩ) 範圍的電阻位準。

在一些實施例中，電阻式記憶體裝置R1包括磁阻式隨機存取記憶體(magneto-resistive random-access memory，MRAM)裝置。在一些實施例中，MRAM裝置是包括磁性穿隧接面(magnetic tunnel junction，MTJ)結構的微電子裝置。MTJ結構包括第一磁性層及第二磁性層(例如鐵磁層)，所述第一磁性層與所述第二磁性層被絕緣層(例如氧化鋁層(未示出))隔開並串聯佈置於端子110與節點N1之間。

第一磁性層具有釘紮磁性定向(pinned magnetic orientation)，且第二磁性層具有可配置成與第一磁性層的磁性定向一致或相反的磁性定向。絕緣層被配置成對穿隧電流進行傳導，使得MTJ的電阻具有對應於第一磁性層與第二磁性層具有相反定向的第一電阻位準以及對應於第一磁性層與第二磁性層具有一致定向的第二電阻位準，所述第一電阻位準高於所述第二電阻位準。在一些實施例中，第一電阻位準對應於HRS，且第二電阻位準對應於LRS。

在程式化操作中，第一磁性層及第二磁性層被配置成基於電壓VBL與電壓VN1之間的電壓差的具有相反極性及足夠大的量值的電壓位準而在所述兩個定向之間切換，且藉此在程式化狀態之間切換，所述量值足以產生具有能夠對第二磁性層的磁性定向進行重新配向的電流位準的電流Ic。

在讀取操作中，電流Ic的電流位準由此基於電壓差(電壓VBL與電壓VN1之間的電壓差)以及第一磁性層及第二磁性層的電阻位準，進而使得對程式化狀態的可靠偵測如上所述受到電阻位準的影響。在一些實施例中，第一磁性層及第二磁性層具有處於1千歐姆至100千歐姆範圍的電阻位準。在一些實施例中，第一磁性層及第二磁性層具有處於10千歐姆至60千歐姆範圍的電阻位準。

以上論述的電阻式記憶體裝置R1的配置是出於例示目的而提供的非限制性例子。除了以上論述的配置之外的其它配置，例如包括導電橋式RAM(conductive-bridging RAM，CBRAM)裝置的電阻式記憶體裝置R1，亦處於本揭露的範圍內，導電橋式RAM裝置使得電阻式記憶體裝置R1能夠被程式化至二或更多個電阻位準(例如HRS及LRS)。

開關裝置T1是包括位於節點N1與端子130之間的電流路徑T1CP的微電子裝置，電流路徑T1CP藉此與電阻式記憶體裝置R1串聯耦合於端子110和端子130之間。開關裝置T1亦包括端子120及端子140，端子120被配置成藉由閘極層T1GL而與電流路徑T1CP隔開的控制端子，端子140耦合至電流路徑T1CP所在的開關裝置T1的本體(body)。

開關裝置T1被配置成因應於端子120處的電壓VWL與端子130處的電壓VSL之間的電壓差來對電流路徑T1CP的電導位準進行控制。在圖1所繪示的實施例中，開關裝置T1被配置成因應於端子140處的電壓VBDL來進一步對電流路徑T1CP的電導位準進行控制。在一些實施例中，開關裝置T1不包括端子140，且電流路徑T1CP所在的開關裝置T1的本體被配置成浮置或耦合至節點N1或端子130。

在一些實施例中，開關裝置T1包括電晶體，例如n型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)電晶體或p型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)電晶體，電流路徑T1CP是電晶體的通道，節點N1及端子130中的每一者對應於電晶體的源極/汲極(source/drain，S/D)端子，且端子140對應於電晶體的基底或主體接觸件(bulk contact)。在一些實施例中，因應於電壓VWL與電壓VSL之間的電壓差對電流路徑T1CP的電導位準進行的控制對應於電晶體的一或多個跨導(transconductance)關係。在一些實施例中，開關裝置T1被稱為選擇電晶體。

對於電壓VWL與電壓VSL之間的電壓差的給定電壓位準而言，開關裝置T1被配置成將電流路徑T1CP控制成在第一程式化狀態下具有第一電導位準且在第二程式化狀態下具有第二電導位準。在一些實施例中，第一電導位準對應於開關裝置T1在第一程式化狀態下的第一臨限電壓位準，且第二電導位準對應於開關裝置T1在第二程式化狀態下的第二臨限電壓位準。

在圖1所繪示的實施例中，開關裝置T1被配置成藉由包括位於控制端子120與電流路徑T1CP之間的閘極層T1GL來對電流路徑T1CP的電導位準進行控制。閘極層T1GL能夠具有可程式化的物理狀態，例如固定的電荷分佈，由此對於電壓VWL與電壓VSL之間的電壓差的給定電壓位準而言，電流路徑T1CP處的電場強度及/或極性是可控的。

在一些實施例中，開關裝置T1被以其他方式配置成例如藉由包括第二控制端子或者藉由在除控制端子120與電流路徑T1CP之間的位置之外的位置處包括類似於閘極層T1GL的層來針對電壓VWL與電壓VSL之間的電壓差的給定電壓位準對電流路徑T1CP的電導位準進行控制。

在一些實施例中，程式化狀態對應於邏輯位準。在一些實施例中，第一程式化狀態對應於邏輯高位準，且第二程式化狀態對應於邏輯低位準。在一些實施例中，第一電導位準低於第二電導位準。在一些實施例中，第一臨限電壓位準大於第二臨限電壓位準。

在一些實施例中，開關裝置T1被配置成除第一電導位準及第二電導位準以及臨限電壓位準之外亦在一或多個對應的程式化狀態下具有一或多個對應的電導位準及對應的臨限電壓位準。在一些實施例中，開關裝置T1被稱為多位準開關裝置。

開關裝置T1被配置成在記憶體胞元100斷電及/或端子110至端子140中的一或多者浮置的週期期間保持給定的程式化狀態。在一些實施例中，開關裝置T1被稱為NVM裝置，且記憶體胞元100被稱為NVM胞元。

在一些實施例中，在操作中，對應於開關裝置T1的給定程式化狀態的電導位準及臨限電壓位準中的每一者皆能夠因應於端子140處的電壓VBDL的電壓位準而增大及/或減小。

開關裝置T1被配置成在程式化操作中因應於電壓VWL與電壓VSL之間的電壓差以及電壓VWL與電壓VN1和電壓VBDL中的每一者之間的電壓差而在各狀態之間切換。在一些實施例中，在程式化操作中，開關裝置T1被配置成因應於電壓VSL、電壓VBDL及電壓VN1具有相同電壓位準、使得電壓VWL與電壓VBDL之間的電壓差及電壓VWL與電壓VN1之間的電壓差中的每一者皆等於電壓VWL與電壓VSL之間的電壓差而在各狀態之間切換。

在一些實施例中，開關裝置T1被配置成因應於電壓VWL與電壓VSL之間的電壓差、電壓VWL與電壓VBDL之間的電壓差及/或電壓VWL與電壓VN1之間的電壓差的量值且獨立於電壓VWL與電壓VSL之間的電壓差、電壓VWL與電壓VBDL之間的電壓差及/或電壓VWL與電壓VN1之間的電壓差的極性而在各種狀態之間切換。在一些實施例中，開關裝置T1被配置成因應於電壓VWL與電壓VSL之間的電壓差、電壓VWL與電壓VBDL之間的電壓差或電壓VWL與電壓VN1之間的電壓差中的一或多者的量值及極性二者而在各種狀態之間切換。

在一些實施例中，開關裝置T1包括鐵電場效電晶體(ferroelectric field effect transistor，FeFET)。在一些實施例中，FeFET包括包含鐵電層的閘極層T1GL，所述鐵電層包含其中電偶極子因應於電壓VWL與電壓VSL之間的電壓差、電壓VWL與電壓VBDL之間的電壓差或電壓VWL與電壓VN1之間的電壓差中的一或多者而具有可控的定向的一或多種鐵電材料。在一些實施例中，所述一或多種鐵電材料包括鋯鈦酸鉛(lead zirconate titanate，PZT)、氧化鉿(hafnium oxide，HfO₂)、氧化鋯鉿(hafnium zirconium oxide，HZO)或其他合適的鐵電材料。

在一些實施例中，在閘極端子120與鐵電層之間及/或在鐵電層與電流路徑T1CP之間，包括鐵電層的閘極層T1GL亦包括一或多個介電層(未示出)，所述一或多個介電層包含一或多種介電材料，例如SiO₂及/或一或多種高介電常數(high-k)介電材料。

在一些實施例中，開關裝置T1包括電荷捕捉電晶體(charge-trap transistor，CTT)，所述電荷捕捉電晶體在一些實施例中亦被稱為電荷捕捉快閃(charge-trap flash，CTF)裝置。在一些實施例中，CTT包括包含氮化矽層的閘極層T1GL，在所述閘極層T1GL中，電荷分佈是可因應於電壓VWL與電壓VSL之間的電壓差、電壓VWL與電壓VBDL之間的電壓差或電壓VWL與電壓VN1之間的電壓差中的一或多者進行控制的。在一些實施例中，CTT包括包含除氮化矽層之外的一或多種材料的閘極層T1GL，在所述閘極層T1GL中，電荷分佈可因應於電壓VWL與電壓VSL之間的電壓差、電壓VWL與電壓VBDL之間的電壓差或電壓VWL與電壓VN1之間的電壓差中的一或多者進行控制。

在一些實施例中，在閘極端子120與氮化矽層之間及/或在氮化矽層與電流路徑T1CP之間，包括氮化矽層的閘極層T1GL亦包括一或多個介電層(未示出)，所述一或多個介電層包含一或多種介電材料，例如SiO₂及/或一或多種高介電常數(high-k)介電材料。在一些實施例中，一或多個介電層是穿隧層(tunneling layer)。

以上論述的開關裝置T1的配置是出於例示目的而提供的非限制性例子。除了以上論述的配置之外的其中對於電壓VWL與電壓VSL之間的電壓差的給定電壓位準而言開關裝置T1能夠被程式化至具有電流路徑T1CP的二或更多個電導位準的其它配置亦處於本揭露的範圍內。在一些實施例中，開關裝置T1包括全空乏絕緣體上矽(fully depleted silicon-on-insulator，FDSOI)裝置，例如超薄體(ultra-thin body，UTB)FDSOI、微機電系統(micro-electro-mechanical system，MEMS)裝置或奈米機電(nanoelectromechanical，NEM)裝置。

在圖1所繪示的實施例中，節點N1是記憶體胞元100的內部節點。在一些實施例中，記憶體胞元100亦包括除端子110至端子140之外的一端子(未示出)或者包括所述端子來代替端子110至端子140中的一者，且節點N1耦合至所述端子，使得能夠在記憶體胞元100外部偵測及/或控制電壓VN1。

在圖1所繪示的實施例中，記憶體胞元100包括基於使電阻式記憶體裝置R1位於端子110與節點N1之間以及使開關裝置T1位於節點N1與端子130之間而串聯佈置的電阻式記憶體裝置R1與開關裝置T1。在一些實施例中，記憶體胞元100包括以另外一種方式串聯佈置的電阻式記憶體裝置R1與開關裝置T1，例如基於使開關裝置T1位於端子110與節點N1之間以及使電阻式記憶體裝置R1位於節點N1與端子130之間。

在一些實施例中，電阻式記憶體裝置R1或開關裝置T1中的一者或二者是前段製程(front-end of line，FEOL)裝置。在一些實施例中，電阻式記憶體裝置R1或開關裝置T1中的一者或二者是後段製程(back-end of line，BEOL)裝置。

圖2A至圖2C是根據一些實施例的記憶體胞元參數的圖。所述參數對應於記憶體胞元100的非限制性例子，在所述記憶體胞元100中，電阻式記憶體裝置R1可程式化至第一(HRS)電阻位準及第二(LRS)電阻位準中的每一者，且開關裝置T1是能夠具有第一程式化狀態及第二程式化狀態的電晶體。圖2A示出開關裝置T1的第一程式化狀態及第二程式化狀態，圖2B示出電阻式記憶體裝置R1的HRS及LRS與開關裝置T1的第一程式化狀態及第二程式化狀態的組合，且圖2C示出對記憶體胞元100的讀取操作。

圖2A繪示對於給定值的汲極/源極電壓差(電壓VN1與電壓VSL之間的電壓差，在圖2B中亦標示為汲極/源極電壓Vds)而言，作為對應於電壓VWL與電壓VSL之間的電壓差的閘極/源極電壓Vgs的函數而(以對數方式)繪製的電流Ic。曲線202及曲線204分別表示開關裝置T1的第一程式化狀態及第二程式化狀態。

在圖2A所繪示的實施例中，開關裝置T1的臨限電壓位準是基於臨限電流位準Ith。第一程式化狀態對應於臨限電壓位準Vth1，臨限電壓位準Vth1較對應於第二程式化狀態的臨限電壓位準Vth2大。

在較圖2A所繪示的實施例中的臨限電壓位準Vth1及臨限電壓位準Vth2中的每一者大的閘極電壓位準Vgs1處，電流Ic在第一程式化狀態下具有電流位準Ic1，且在第二程式化狀態下具有電流位準Ic2。電流位準Ic2大於電流位準Ic1，此對應於開關裝置T1的電流路徑T1CP的電導在第二程式化狀態下具有的電導位準(電流位準Ic2除以汲極/源極電壓Vds)大於在第一程式化狀態下的電導位準(電流位準Ic1除以汲極/源極電壓Vds)。

在圖2A所繪示的實施例中，閘極電壓位準Vgs1對應於開關裝置T1在第一程式化狀態及第二程式化狀態中的每一種程式化狀態下皆在飽和區(saturation region)進行操作。在一些實施例中，閘極電壓位準對應於開關裝置T1在第一程式化狀態下在線性區(linear region)進行操作，且在第二程式化狀態下在飽和區進行操作。

電流路徑T1CP在閘極電壓位準Vgs1處的電導位準對應於電壓Vds的給定值。在一些實施例中，對應於開關裝置T1的第一程式化狀態及第二程式化狀態的電導位準中的一者或二者相對於汲極/源極電壓Vds恆定，使得電流Ic作為汲極/源極電壓Vds 的函數在汲極/源極電壓Vds的給定值附近線性變化。在一些實施例中，對應於開關裝置T1的第一程式化狀態及第二程式化狀態的電導位準的一者或二者相對於汲極/源極電壓Vds變化，使得電流Ic作為汲極/源極電壓Vds的函數在汲極/源極電壓Vds的給定值附近非線性變化。

圖2B繪示對於閘極/源極電壓Vgs及電壓VBL與電壓VSL之間的電壓差中的每一者的給定值而言，作為汲極/源極電壓Vds的函數而繪製的電流Ic。曲線206及曲線208分別表示開關裝置T1的第一程式化狀態及第二程式化狀態。在圖2B所繪示的實施例中，在第一程式化狀態下，電流Ic作為汲極/源極電壓Vds的函數非線性變化，而在第二程式化狀態下，電流Ic作為汲極/源極電壓Vds的函數近似線性變化。

曲線210表示基於電阻式記憶體裝置R1的第一電阻位準(HRS)的負載線(load line)，且曲線212表示基於電阻式記憶體裝置R1的第二電阻位準(LRS)的負載線。

表示開關裝置T1的第一程式化狀態的曲線206與表示電阻式記憶體裝置R1的第一電阻位準的曲線210的交點對應於記憶體胞元100的第一程式化狀態及電流位準Ic3。表示開關裝置T1的第二程式化狀態的曲線208與表示電阻式記憶體裝置R1的第一電阻位準的曲線210的交點對應於記憶體胞元100的第二程式化狀態及大於電流位準Ic3的電流位準Ic4。表示開關裝置T1的第一程式化狀態的曲線206與表示電阻式記憶體裝置R1的第二電阻位準的曲線212的交點對應於記憶體胞元100的第三程式化狀態及大於電流位準Ic4的電流位準Ic5。表示開關裝置T1的第二程式化狀態的曲線208與表示電阻式記憶體裝置R1的第二電阻位準的曲線212的交點對應於記憶體胞元100的第四程式化狀態及大於電流位準Ic5的電流位準Ic6。

圖2C中繪示記憶體胞元100的陣列的電流位準Ic3、Ic4、Ic5、Ic6，其中將胞元個數顯示為電流Ic的函數。如圖2C中所示，電流位準Ic3至Ic6足夠大而可被偵測到，且足夠不相等以使得能夠區分各程式化狀態。

圖2A至圖2C中繪示的記憶體胞元100的四種程式化狀態是出於例示目的而提供的非限制性例子。在一些實施例中，電阻式記憶體裝置R1的電阻位準、電流路徑T1CP的電導位準、及/或閘極/源極電壓Vgs或電壓VBL與VSL電壓之間的電壓差中的一者或二者的電壓位準中的一或多者被以其他方式配置成使得電流位準Ic3至Ic6具有與圖2B及圖2C中所繪示的次序不同的基於量值的次序(例如，其中電流位準Ic4大於電流位準Ic5的次序)。

在一些實施例中，電阻式記憶體裝置R1能夠具有多於兩個電阻位準，及/或開關裝置T1能夠具有多於兩個程式化狀態，使得記憶體胞元100能夠具有多於四個程式化狀態，所述程式化狀態中的每一者對應於在閘極/源極電壓Vgs及電壓VBL與電壓VSL之間的電壓差的每一者的給定值處的電流位準。

藉由以上論述的配置，包括與開關裝置T1的電流路徑 T1CP串聯耦合的電阻式記憶體裝置R1的記憶體胞元100藉此可程式化為至少四種狀態，所述至少四種狀態對應於電阻式記憶體裝置R1的第一電阻位準及第二電阻位準與電流路徑T1CP的第一電導位準及第二電導位準的組合。相較於電阻式記憶體裝置不與能夠具有第一電導位準及第二電導位準的電流路徑串聯耦合的方式，記憶體胞元100及基於記憶體胞元100的記憶體陣列中的每一個皆具有增加的位元密度。

圖3是根據一些實施例的記憶體陣列300的示意圖。記憶體陣列300(在一些實施例中亦被稱為記憶體巨集(memory macro))包括佈置成M個行及N個列的以上關於圖1至圖2C論述的記憶體胞元100的實例。所述M個行對應於字元線WL1、WL2、...、WLM，且所述N個列對應於位元線BL1、BL2、...、BLN、源極線SL1、SL2、...、SLN以及本體線(body line)BDL1、BDL2、...、BDLN。

記憶體胞元100的每一實例的端子120電性連接至字元線WL1至WLM中的一者，記憶體胞元100的每一實例的端子110電性連接至位元線BL1至BLN中的一者，記憶體胞元100的每一實例的端子130電性連接至源極線SL1至SLN中的一者，且記憶體胞元100的每一實例的端子140電性連接至本體線BDL1至BDLN中的一者。

字元線WL1至WLM被配置成載送與上述電壓VWL的實例對應的字元線訊號VWL1、VWL2、...、VWLM；位元線BL1 至BLN被配置成載送與上述電壓VBL的實例對應的位元線訊號VBL1、VBL2、...、VBLN；源極線SL1至SLN被配置成載送與上述電壓VSL的實例對應的源極線訊號VSL1、VSL2、...、VSLN；且本體線BDL1至BDLN被配置成載送與上述電壓VBDL的實例對應的本體線訊號VBDL1、VBDL2、...、VBDLN。

在一些實施例中，記憶體胞元100的實例不包括端子140，且記憶體陣列300不包括被配置成載送本體線訊號VBDL1至VBDLN的本體線BDL1至BDLN。在一些實施例中，記憶體胞元100的實例包括端子140或電性連接至節點N1的另一端子(未示出)，且記憶體陣列300包括本體線BDL1至BDLN或被配置成根據對記憶體胞元100的實例進行的程式化操作及讀取操作來載送一或多組訊號的其他訊號線(未示出)。

出於例示目的對圖3進行了簡化。在各種實施例中，記憶體陣列300包括一或多個電路(未示出)，例如控制電路、位址解碼器或電流偵測電路，所述一或多個電路被配置成根據以上關於圖1至圖2C闡述的對記憶體胞元100進行的程式化操作及讀取操作來產生訊號VWL1至VWLM、VBL1至VBLN、VSL1至VSLN及VBDL1至VBDLN並對電流Ic的實例進行偵測。在一些實施例中，記憶體陣列300被配置成執行以下關於圖4論述的對記憶體胞元進行操作的方法400的一些或所有操作。

藉由以上論述的配置，記憶體陣列300包括如上所述進行配置且藉此能夠達成以上關於記憶體胞元100論述的有益效果的記憶體胞元100的實例。

圖4是根據一些實施例的對記憶體胞元進行操作的方法400的流程圖。方法400可用於NVM記憶體電路(例如，以上關於圖1至圖3闡述的包括記憶體胞元100的實例的記憶體陣列300)。在各種實施例中，方法400包括執行包括操作410、420、430、440、450、460中的一些或所有操作的程式化操作及/或執行包括操作470的讀取操作，所述操作中的每一操作皆在以下進行論述。

圖4中繪示方法400的操作順序僅是出於例示目的；能夠按照與圖4中所繪示的順序不同的順序執行方法400的操作。在一些實施例中，在圖4中所繪示的操作之前、之間、期間及/或之後執行除圖4中所繪示的操作之外的其它操作。在一些實施例中，方法400的操作是對記憶體巨集進行操作的方法的操作子集。

在操作410處，在一些實施例中，將開關裝置程式化至第一臨限電壓位準，所述開關裝置包括與電阻式記憶體裝置串聯連接的電流路徑。開關裝置被配置成具有二或更多個臨限電壓位準，且將開關裝置程式化至第一臨限電壓位準包括將開關裝置程式化至所述兩個臨限電壓位準中的較低者。對於給定的閘極電壓值而言，所述兩個臨限電壓位準對應於電流路徑的兩個電導位準，且所述兩個臨限電壓位準中的較低者對應於所述兩個電導位準的較高者。

在一些實施例中，將開關裝置程式化至第一臨限電壓位準包括將包括電流路徑T1CP的開關裝置T1程式化至以上關於圖1至圖2C論述的臨限電壓位準Vth2。

將開關裝置程式化至第一臨限電壓位準包括對開關裝置的閘極施加第一電壓位準。在一些實施例中，將開關裝置程式化至第一臨限電壓位準包括對以上關於圖1至圖3論述的記憶體胞元100的端子120施加電壓VWL。

將開關裝置程式化至第一臨限電壓位準包括除對開關裝置的閘極之外亦對記憶體胞元的一或多個端子施加一或多個電壓。在一些實施例中，對記憶體胞元的所述一或多個端子施加所述一或多個電壓包括以下一或多個操作：對端子110施加電壓VBL；對端子130施加電壓VSL；或者對以上關於圖1至圖3論述的記憶體胞元100的端子140施加電壓VBDL。

在一些實施例中，將開關裝置程式化至第一臨限電壓位準並執行以下論述的操作420至操作440或操作460的一或多者的一些或所有操作皆為同一程式化操作的一部分。在一些實施例中，將開關裝置程式化至第一臨限電壓位準為第一程式化操作的一部分，且執行以下論述的操作420、操作440或操作460中的一者的一些或所有操作皆為與第一程式化操作分開的第二程式化操作的一部分。

在一些實施例中，將開關裝置程式化至第一臨限電壓位準包括在將開關裝置程式化至第一臨限電壓位準之前，確定及/或保存開關裝置的程式化狀態，例如邏輯高狀態或邏輯低狀態。

在操作420處，在一些實施例中，將電阻式記憶體裝置設定為第一電阻位準。在一些實施例中，將電阻式記憶體裝置設定為第一電阻位準包括將電阻式記憶體裝置R1設定為第一電阻位準(例如，如以上關於圖1至圖2C論述的HRS或LRS中的一者)。

將電阻式記憶體設定為第一電阻位準包括：對開關裝置的閘極施加大於第一臨限電壓位準的第二電壓位準；對開關裝置的電流路徑的與耦合至電阻式記憶體裝置的一端相對的一端施加參考電壓位準；及對電阻式記憶體裝置的第二端子施加第三電壓位準。在一些實施例中，將電阻式記憶體設定為第一電阻位準包括：對開關裝置T1的端子120施加電壓VWL；對開關裝置T1的端子130施加電壓VSL；及對電阻式記憶體裝置R1的端子110施加電壓VBL，如以上關於圖1至圖3所論述。

在一些實施例中，將電阻式記憶體裝置設定為第一電阻位準以及在操作410中將開關裝置程式化至第一臨限電壓位準皆為同一程式化操作的一部分。

在操作430處，在一些實施例中，將開關裝置程式化至第二臨限電壓位準。在一些實施例中，將開關裝置程式化至第二臨限電壓位準包括將開關裝置T1程式化至第二臨限電壓位準(例如，如以上關於圖1至圖2C論述的臨限電壓位準Vth1)。

將開關裝置程式化至第二臨限電壓位準包括對開關裝置的閘極施加第四電壓位準。在一些實施例中，將開關裝置程式化至第二臨限電壓位準包括對以上關於圖1至圖3論述的記憶體胞元100的端子120施加電壓VWL。

將開關裝置程式化至第二臨限電壓位準包括除對開關裝置的閘極之外亦對記憶體胞元的一或多個端子施加一或多個電壓。在一些實施例中，對記憶體胞元的所述一或多個端子施加所述一或多個電壓包括以下一或多個操作：對端子110施加電壓VBL；對端子130施加電壓VSL；或者對以上關於圖1至圖3論述的記憶體胞元100的端子140施加電壓VBDL。

在一些實施例中，在操作410中將開關裝置程式化至第一臨限電壓位準、在相應的操作420、操作400或操作460中將電阻式記憶體裝置設定為第一電阻位準、第二電阻位準或第三電阻位準中的一者及將開關裝置程式化至第二臨限電壓位準皆為同一程式化操作的一部分。在一些實施例中，在操作410中將開關裝置程式化至第一臨限電壓位準為第一程式化操作的一部分，且將開關裝置程式化至第二臨限電壓位準為與第一程式化操作分開的第二程式化操作的一部分。

在一些實施例中，將開關裝置程式化至第二臨限電壓位準包括在將開關裝置程式化至第二臨限電壓位準之前，確定及/或保存開關裝置的程式化狀態，例如邏輯高狀態或邏輯低狀態。

在操作440處，在一些實施例中，將電阻式記憶體裝置設定為第二電阻位準。將電阻式記憶體裝置(例如，以上關於圖1至圖2C論述的電阻式記憶體裝置R1)設定為第二電阻位準是按照以上關於操作420論述的方式執行的。

在操作450處，在一些實施例中，將開關裝置程式化至第三臨限電壓位準。將開關裝置(例如，以上關於圖1至圖2C論述的開關裝置T1)程式化至第三臨限位準是按照以上關於操作430論述的方式執行的。

在操作460處，在一些實施例中，將電阻式記憶體裝置設定為第三電阻位準。將電阻式記憶體裝置(例如，以上關於圖1至圖2C論述的電阻式記憶體裝置R1)設定為第三電阻位準是按照以上關於操作420論述的方式執行的。

在操作470處，在一些實施例中，對記憶體胞元執行讀取操作。執行所述讀取操作包括：對開關裝置的閘極施加第四電壓位準；對電阻式記憶體裝置的第二端子施加第五電壓位準；及對經由電阻式記憶體裝置及開關裝置的電流路徑的電流進行量測。

在一些實施例中，執行所述讀取操作包括：在端子110上施加電壓VBL；在端子120上施加電壓VWL；在端子140(若存在)上施加電壓VBDL；及對記憶體裝置100的端子130上的電流進行量測，如以上關於圖1至圖3所論述。

在一些實施例中，執行所述讀取操作包括在以下電流位準之間進行區分：對應於具有第一電阻位準的電阻式記憶體裝置(例如，電阻式記憶體裝置R1)及具有第一臨限電壓位準的開關裝置(例如，開關裝置T1)的電流的第一電流位準、對應於具有第二電阻位準的電阻式記憶體裝置及具有第一臨限電壓位準的開關裝置的電流的第二電流位準、對應於具有第一電阻位準的電阻式記憶體裝置及具有第二臨限電壓位準的開關裝置的電流的第三電流位準、以及對應於具有第二電阻位準的電阻式記憶體裝置及具有第二臨限電壓位準的開關裝置的電流的第四電流位準。

藉由執行方法400的一些或所有操作，包括與開關裝置的電流路徑串聯耦合的電阻式記憶體裝置的記憶體胞元能夠被程式化為至少四種狀態，所述至少四種狀態對應於電阻式記憶體裝置的第一電阻位準及第二電阻位準與電流路徑的第一臨限電壓及第二臨限電壓以及對應的電導位準的組合，藉此達成以上關於記憶體胞元100及記憶體陣列300論述的有益效果。

圖5是根據一些實施例的製造記憶體胞元的方法500的流程圖。方法500可操作以形成以上關於圖1至圖3論述的記憶體胞元100及/或記憶體陣列300。

在一些實施例中，方法500的操作以圖5所繪示的次序執行。在一些實施例中，方法500的操作以不同於圖5的次序來執行。在一些實施例中，在方法500的操作之前、期間、之間及/或之後，執行一或多個附加操作。

在一些實施例中，方法500的一或多個操作是形成包括一或多個NVM記憶體陣列的IC裝置(例如，系統晶片(system on a chip，SoC))的方法的操作的子集。

在操作510處，在半導體基底上建構電阻式記憶體裝置。建構電阻式記憶體裝置包括根據以上關於圖1至圖3論述的實施例建構電阻式記憶體裝置R1。

在操作520處，在半導體基底上建構開關裝置。開關裝置被配置成具有多個程式化狀態，且包括與電阻式記憶體裝置串聯佈置的電流路徑。建構開關裝置包括根據以上關於圖1至圖3論述的實施例建構開關裝置T1。

在一些實施例中，建構電阻式記憶體裝置或建構開關裝置中的一或兩者包括執行一或多個FEOL操作。在一些實施例中，建構電阻式記憶體裝置或建構開關裝置中的一或兩者包括執行一或多個BEOL操作。

在一些實施例中，執行一或多個FEOL操作包括執行第一多個製造操作，例如微影(lithography)、擴散、沈積、蝕刻、平坦化或適於建造電阻層、磁性層或其他材料層、介電層及/或閘極結構的其他操作中的一或多者，各所述層及/或所述閘極結構鄰近於源極及汲極結構(S/D端子)且上覆或接近半導體基底的主動區。

在一些實施例中，執行一或多個BEOL操作包括執行多個第二製造操作，例如微影、擴散、沈積、蝕刻、平坦化或適於建造電阻層、磁性層或其他材料層、介電層及/或閘極結構的其他操作中的一或多者，各所述層及/或所述閘極結構鄰近於源極及汲極結構(S/D端子)且上覆或接近磊晶層，例如上覆於半導體基底上的絕緣體上矽(silicon-on-insulator，SOI)層。

在一些實施例中，建構開關裝置包括建構與閘極結構及兩個S/D端子中的每一者的電性連接，例如通孔結構及/或接觸件。在各種實施例中，建構開關裝置包括建構平面電晶體、鰭式場效電晶體(fin field-effect transistor，FinFET)、閘極全環(gate-all-around，GAA)電晶體或適於因應於在閘極結構處接收的訊號而在S/D端子之間選擇性地提供電流路徑的其他IC裝置。

在一些實施例中，建構電阻式記憶體裝置及開關裝置包括建構記憶體陣列(例如，以上關於圖3論述的記憶體陣列300)的多個電阻式記憶體裝置及多個開關裝置。

在操作530處，在一些實施例中，形成與電阻式記憶體裝置及開關裝置中的每一者的電性連接。形成電性連接包括執行一或多個蝕刻及沈積製程，藉此根據一或多個遮罩來構成一或多條金屬線。執行沈積製程包括沈積一或多種導電材料，例如Cu、Ag、W、Ti、Ni、Sn、Al或另一種金屬或合適的材料(例如多晶矽)中的一或多者。

在一些實施例中，形成電性連接包括根據以上關於圖3論述的實施例形成字元線WL1至WLM、位元線BL1至BLN、源極線SL1至SLN及/或本體線BDL1至BDLN。

藉由執行方法500的一些或所有操作，製成包括記憶體胞元的IC裝置，在所述記憶體胞元中，與開關裝置的電流路徑串聯耦合的電阻式記憶體裝置能夠被程式化為至少四種狀態，所述至少四種狀態對應於電阻式記憶體裝置的第一電阻位準及第二電阻位準與開關裝置的第一程式化狀態及第二程式化狀態的組合，藉此達成以上關於記憶體胞元100及記憶體陣列300論述的有益效果。

在一些實施例中，一種IC裝置包括：第一端子；第二端子；電阻式記憶體裝置，被配置成在第一狀態下具有第一電阻位準且在第二狀態下具有第二電阻位準；及開關裝置，包括控制端子及電流路徑，其中電阻式記憶體裝置與電流路徑串聯耦合於第一端子與第二端子之間，且開關裝置被配置成因應於控制端子處的第一電壓位準而將電流路徑控制成在第一程式化狀態下具有第一電導位準且在第二程式化狀態下具有第二電導位準。在一些實施例中，電阻式記憶體裝置包括ReRAM裝置、PCM裝置或MRAM裝置中的一者。在一些實施例中，開關裝置包括FeFET或CTT裝置中的一者。在一些實施例中，開關裝置包括電晶體，控制端子包括所述電晶體的閘極，且開關裝置被配置成因應於控制端子處的第一電壓位準及電晶體的本體端子處的第二電壓位準而將電流路徑控制成在第一程式化狀態下具有第三電導位準，且在第二程式化狀態下具有第四電導位準。在一些實施例中，IC裝置被配置成因應於控制端子處的第一電壓位準、第一端子處的第二電壓位準及第二端子處的參考電壓而當電阻式記憶體裝置處於第一狀態且開關裝置處於第一程式化狀態時，傳導第一電流，當電阻式記憶體裝置處於第一狀態且開關裝置處於第二程式化狀態時，傳導大於所述第一電流的第二電流，當電阻式記憶體裝置處於第二狀態且開關裝置處於第一程式化狀態時，傳導大於所述第二電流的第三電流，且當電阻式記憶體裝置處於第二狀態且開關裝置處於第二程式化狀態時，傳導大於第三電流的第四電流。在一些實施例中，開關裝置包括電晶體，開關裝置的第一程式化狀態對應於所述電晶體的線性區，且開關裝置的第二程式化狀態對應於所述電晶體的飽和區。在一些實施例中，電阻式記憶體裝置被配置成在第三狀態下具有第三電阻位準。在一些實施例中，開關裝置被配置成因應於控制端子處的第一電壓位準而將電流路徑控制成在第三程式化狀態下具有第三電導位準。

在一些實施例中，一種記憶體陣列包括多條位元線、多條源極線、多條字元線及多個NVM胞元，所述多個NVM胞元中的每一NVM胞元包括電阻式記憶體裝置及開關裝置，所述電阻式記憶體裝置與所述開關裝置串聯耦合於所述多條位元線中的對應位元線與所述多條源極線中的對應源極線之間，其中電阻式記憶體裝置被配置成在第一狀態下具有第一電阻位準且在第二狀態下具有第二電阻位準，開關裝置包括耦合至所述多條字元線中的對應字元線的控制端子，且開關裝置被配置成因應於控制端子處的第一電壓位準而將與所述電阻式記憶體裝置進行串聯的電流路徑控制成在第一程式化狀態下具有第一電導位準且在第二程式化狀態下具有第二電導位準。在一些實施例中，電阻式記憶體裝置包括ReRAM裝置、PCM裝置或MRAM裝置中的一者，且開關裝置包括FeFET或CTT裝置中的一者。在一些實施例中，記憶體陣列包括多條偏壓線，其中所述多個NVM胞元中的每一NVM胞元的開關裝置包括耦合至所述多條偏壓線中的對應偏壓線的本體端子，且被配置成因應於控制端子處的第一電壓位準及本體端子處的第二電壓位準而將電流路徑控制成在第一程式化狀態下具有第三電導位準，且在第二程式化狀態下具有第四電導位準。在一些實施例中，所述多個NVM胞元中的每一NVM胞元的開關裝置包括電晶體，開關裝置的第一程式化狀態對應於電晶體的線性區，且開關裝置的第二程式化狀態對應於電晶體的飽和區。在一些實施例中，電阻式記憶體裝置的一者或二者被配置成在第三狀態下具有第三電阻位準，或者所述開關裝置被配置成因應於控制端子處的第一電壓位準而將電流路徑控制成在第三程式化狀態下具有第三電導位準。

在一些實施例中，一種對NVM胞元進行操作的方法包括：藉由對開關裝置的閘極施加第一電壓位準，將所述開關裝置程式化至第一臨限電壓位準；及將電阻式記憶體裝置設定為第一電阻位準，所述電阻式記憶體裝置的第一端子耦合至開關裝置的電流路徑的第一端，其中將電阻式記憶體裝置設定為第一電阻位準包括：對開關裝置的閘極施加大於所述第一臨限電壓位準的第二電壓位準；對開關裝置的電流路徑的第二端施加參考電壓位準；及對電阻式記憶體裝置的第二端子施加第三電壓位準。在一些實施例中，對開關裝置的閘極施加第二電壓位準包括對開關裝置的本體端子施加不同於所述參考電壓位準的第四電壓位準。在一些實施例中，所述方法包括藉由對開關裝置的閘極施加第四電壓位準，將開關裝置程式化至第二臨限電壓位準。在一些實施例中，將開關裝置程式化至第一臨限電壓位準、將電阻式記憶體裝置設定為第一電阻位準及將開關裝置程式化至第二臨限電壓位準中的每一者皆為同一程式化操作的一部分。在一些實施例中，所述方法包括藉由對開關裝置的閘極施加第五電壓位準，將開關裝置程式化至第三臨限電壓位準。在一些實施例中，所述方法包括藉由以下操作將所述電阻式記憶體裝置設定為第二電阻位準：對開關裝置的所述閘極施加第二電壓位準；對開關裝置的電流路徑的第二端施加參考電壓位準；且對所述電阻式記憶體裝置的第二端子施加第四電壓位準。在一些實施例中，所述方法包括藉由以下方式執行讀取操作：對開關裝置的閘極施加第四電壓位準；對電阻式記憶體裝置的第二端子施加第五電壓位準；及對通過所述電阻式記憶體裝置及所述開關裝置的所述電流路徑的電流進行量測，其中電流的第一電流位準對應於電阻式記憶體裝置具有第一電阻位準及開關裝置具有第一臨限電壓位準，電流的第二電流位準對應於電阻式記憶體裝置第二電阻位準及開關裝置具有第一臨限電壓位準，電流的第三電流位準對應於電阻式記憶體裝置具有第一電阻位準及開關裝置具有第二臨限電壓位準，且電流的第四電流位準對應於電阻式記憶體裝置具有第二電阻位準及開關裝置具有第二臨限電壓位準。

上述內容概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。