KR20180029559A - 금속 나노시트 기반의 시냅스 트랜지스터 및 이의 제조방법 - Google Patents

금속 나노시트 기반의 시냅스 트랜지스터 및 이의 제조방법 Download PDF

Info

Publication number
KR20180029559A
KR20180029559A KR1020160117759A KR20160117759A KR20180029559A KR 20180029559 A KR20180029559 A KR 20180029559A KR 1020160117759 A KR1020160117759 A KR 1020160117759A KR 20160117759 A KR20160117759 A KR 20160117759A KR 20180029559 A KR20180029559 A KR 20180029559A
Authority
KR
South Korea
Prior art keywords
layer
self
floating gate
assembled floating
electrode layer
Prior art date
Application number
KR1020160117759A
Other languages
English (en)
Inventor
윤명한
김창현
Original Assignee
광주과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 광주과학기술원 filed Critical 광주과학기술원
Priority to KR1020160117759A priority Critical patent/KR20180029559A/ko
Priority to US15/703,366 priority patent/US10147897B2/en
Publication of KR20180029559A publication Critical patent/KR20180029559A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/481—Insulated gate field-effect transistors [IGFETs] characterised by the gate conductors
    • H10K10/482—Insulated gate field-effect transistors [IGFETs] characterised by the gate conductors the IGFET comprising multiple separately-addressable gate electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • G06N3/0635—
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means
    • H01L21/203—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Biomedical Technology (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biophysics (AREA)
  • Theoretical Computer Science (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Evolutionary Computation (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Artificial Intelligence (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Neurology (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

금속 나노시트 기반의 시냅스 트랜지스터 및 이의 제조방법이 제공된다. 자기 조립된 플로팅 게이트층을 형성한다. 형성된 플로팅 게이트층은 채널층에서 전달된 전하가 빠져나가는 것을 막아주게 되고 전달된 전하를 일시적으로 저장하는 플로팅 전극의 역할을 동시에 수행한다. 이로써, 기억저장에 효과적인 시냅스 트랜지스터로 사용될 수 있다.

Description

금속 나노시트 기반의 시냅스 트랜지스터 및 이의 제조방법{Synaptic organic transistors using metal nano sheet and method for manufacturing the Same}
본 발명은 시냅스 트랜지스터에 관한 것으로, 더욱 상세하게는 금속 나노시트 기반의 시냅스 트랜지스터와 이의 제조방법에 관한 것이다.
뇌에는 수천억 개의 신경 세포인 뉴런(neuron)이 존재하며, 서로 복잡한 신경망으로 구성되어 있다. 뉴런은 수천개의 다른 뉴런과 신호를 주고 받는 시냅스(synapse)를 통해 학습, 기억 등의 지적 능력을 수행한다. 또한, 뉴런은 신경계의 구조적, 기능적 단위이며, 정보 전달의 기본 단위이다. 시냅스는 뉴런 사이의 접합부이다. 즉, 시냅스는 뉴런의 축색 돌기와 다른 뉴런의 수상 돌기가 연결되는 접합부이다.
인공 시스템을 모방한 뉴로모픽 시스템에 대한 연구가 활발히 진행되고 있다. 뉴로모픽 시스템을 구현하기 위해서는 그 기반이 되는 시냅스 소자가 중요하다. 시냅스 소자는 뇌의 시냅스와 유사한 기능을 수행하여 뉴로모픽 시스템의 학습 및 인식기능을 가능하게 한다. 기존의 Flash, SRAM, DRAM 등 여러 가지 메모리 기반 소자들이 시냅스 소자로 사용이 가능하지만, 보다 저 전력 및 고 집적의 시냅스 소자를 만들기 위해 PCM(phase change memory), FeRAM(Ferroelectric Random Access Memory) 및 ReRAM(Resistance Random Access Memory) 등의 여러 종류의 시냅스 소자들이 연구되고 있다. 특히, 고 집적의 시냅스 소자를 구현하기 위해서는 시냅스 소자를 2-단자(two-terminal) 소자로 구현을 하여야 하며 two-terminal로 구현된 소자는 크로스-포인트 어레이(cross-point array) 형태로 구현이 되어야 한다. 하지만, cross-point array 형태로 구현하게 되는 경우 선택되지 않은 시냅스 소자에 전류(current) 및 전압(voltage)이 인가되는 누설전류(sneak-current)가 해결해야 할 문제점이다.
본 발명이 해결하고자 하는 제1 과제는 금속 나노시트를 기반으로 한 시냅스 트랜지스터의 구조를 제공하는데 있다.
본 발명이 해결하고자 하는 제2 과제는 상기 제1 과제를 달성하기 위한 제조방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명의 일 측면은, 자기 조립된 플로팅 게이트층을 포함하는 금속 나노시트 기반의 시냅스 트랜지스터로서, 게이트 전극층, 상기 게이트 전극층 상에 위치하는 버퍼층, 상기 버퍼층 상에 위치하는 절연층, 상기 절연층 상에 위치하는 자기 조립된 플로팅 게이트층, 상기 자기 조립된 플로팅 게이트층 상에 위치하는 채널층, 상기 채널층 양측면에 위치하는 소스 전극층 및 상기 소스 전극층과 이격된 양측면에 위치하는 드레인 전극층을 포함하는 금속 나노시트 기반의 시냅스 트랜지스터를 제공할 수 있다.
상기 자기 조립된 플로팅 게이트층은 자연산화성 물질 Ag, Cu 또는 Al을 포함하는 것을 특징으로 하는 금속 나노시트 기반의 시냅스 트랜지스터를 포함할 수 있다.
상기 자기 조립된 플로팅 게이트층은 외부표면에 금속 산화층과 내부표면에 금속층을 포함하는 것을 특징으로 하는 금속 나노시트 기반의 시냅스 트랜지스터를 제공할 수 있다.
상기 자기 조립된 플로팅 게이트층은 내부에 존재하는 금속층은 채널층에서 전달된 전하를 저장하는 플로팅 전극 역할을 수행하는 것을 특징으로 하는 금속 나노시트 기반의 시냅스 트랜지스터를 포함할 수 있다.
상기 자기 조립된 플로팅 게이트층은 외부에 존재하는 금속산화층은 터널링 또는 블로킹 절연층의 역할을 동시에 수행하는 것을 특징으로 하는 금속 나노시트 기반의 시냅스 트랜지스터를 제공할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 일 측면은, 게이트 전극층을 준비하는 단계, 상기 게이트 전극층 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 절연층을 형성하는 단계, 상기 절연층 상에 자기 조립된 플로팅 게이트층을 형성하는 단계, 상기 자기 조립된 플로팅 게이트층 상에 채널층을 형성하는 단계, 상기 채널층 양측면에 소스 전극층을 형성하는 단계, 및 상기 소스 전극층과 이격된 양측면에 드레인 전극층을 형성하는 단계를 포함하는 금속 나노시트 기반의 시냅스 트랜지스터의 제조방법을 제공할 수 있다.
상기 자기 조립된 플로팅 게이트층을 형성하는 단계에서 상기 자기 조립된 플로팅 게이트층은 자연산화성 물질 Ag, Cu 또는 Al을 포함하는 것을 특징으로 하는 금속 나노시트 기반의 시냅스 트랜지스터의 제조방법을 포함할 수 있다.
상기 자기 조립된 플로팅 게이트층을 형성하는 단계에서 상기 자기 조립된 플로팅 게이트층은 외부표면에 금속 산화층과 내부표면에 금속층을 포함하는 것을 특징으로 하는 금속 나노시트 기반의 시냅스 트랜지스터의 제조방법을 제공할 수 있다.
상기 자기 조립된 플로팅 게이트층을 형성하는 단계에서 상기 자기 조립된 플로팅 게이트층은 물리기상증착법을 이용하여 3nm 내지 10nm의 Al층을 형성하는 것을 특징으로 하는 금속 나노시트 기반의 시냅스 트랜지스터의 제조방법을 포함할 수 있다.
상기 소스 전극층과 이격된 양측면에 드레인 전극층을 형성하는 단계에서 상기 소스 전극층 및 드레인 전극층은 금속박막으로 형성되는 것을 특징으로 하는 금속 나노시트 기반의 시냅스 트랜지스터의 제조방법을 제공할 수 있다.
본 발명에 따른 금속 나노시트 기반의 시냅스 트랜지스터 및 이의 제조방법에 따라 2차원 면 형태의 초박형 고평탄성 금속필름을 형성하고 산화된 메모리층을 반도체와 접합시켜, 전하수송성능의 손실 없이 간단한 방식으로 제작될 수 있는 트랜지스터이다.
또한, 금속 나노시트를 이용한 시냅스 트랜지스터로써, 유연하고 투명한 플라스틱형의 뉴로모픽 소자 어레이를 구현함으로써, 높은 경제성을 가질 수 있다.
또한, 나노시트의 구조적 제어를 통해 트랜지스터의 채널의 전기적 독립성을 확보할 수 있으며, 플로팅 게이트층 효과로 채널과 금속층 사이의 전기적 교류가 가능하다.
또한, 은, 구리 및 알루미늄 등의 자연산화성 금속으로 구현 가능하고 채널형성의 공정 자유도가 확보되어 용액 및 증착 공정을 통해 고성능 유기 및 무기 반도체 물질로 활용할 수 있다.
또한, 전자수송성능의 획일성을 확보하여 빠른 펄스구동하에서 생물학적 시냅스가 갖는 단기적응효과를 재현할 수 있다.
다만, 발명의 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1는 본 발명의 일 실시예에 따른 금속 나노시트 기반의 시냅스 트랜지스터의 구조를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 금속 나노시트의 TEM 이미지이다.
도 3는 본 발명의 일 실시예에 따른 금속 나노시트 기반의 시냅스 트랜지스터의 자기 조립된 플로팅 게이트층에 대한 2D-EDS 분석결과이다.
도 4는 본 발명의 일 실시예에 따른 금속 나노시트 기반의 시냅스 트랜지스터의 전기적 특성을 분석한 그래프이다.
도 5 내지 도 6은 본 발명의 일 실시예에 따른 금속 나노시트 기반의 시냅스 트랜지스터의 성능을 분석한 그래프이다.
이하 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등을 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
실시예
도 1는 본 발명의 일 실시예에 따른 금속 나노시트 기반의 시냅스 트랜지스터의 구조를 나타낸 도면이다.
도 1을 참조하면, 금속 나노시트 기반의 시냅스 트랜지스터의 구조가 개시된다.
먼저, 게이트 전극층(10)이 배치된다. 예를 들어, 상기 게이트 전극층(10)은 지지기판 역할을 할 수 있는 물질이면 그 종류를 한정 하지 않는다. 또한, 상기 게이트 전극층(10)은 소스 전극층(70) 및 드레인 전극층(80) 사이에 흐르는 전류를 점멸시키는 스위치 역할을 수행할 수 있다. 다만, 상기 게이트 전극층(10)은 성능 향상을 위한 물질의 추가 코팅 또는 도핑되는 것을 포함할 수 있다. 다만, 상기 게이트 전극층(10)은 ITO로 코팅된 PET일 수 있다.
상기 게이트 전극층(10) 상에 버퍼층(20)이 배치된다. 예를 들어, 상기 버퍼층(20)은 스퍼터링(sputtering), 펄스레이저 증착법(PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation) 등과 같은 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy) 또는 화학기상증착법(CVD, Chemical Vapor Deposition)을 이용하여 형성될 수 있다. 또한, 상기 버퍼층(20)은 게이트 전극층(10)의 표면 균일성 및 안정성을 향상시키는 역할을 수행할 수 있다. 또한, 상기 버퍼층(20)은 고분자 또는 산화물을 포함하는 군에서 어느 하나일 수 있다. 다만, 상기 버퍼층(20)은 PEDOT:PSS인 것이 바람직하다.
이어서, 상기 버퍼층(20) 상에 절연층(30)이 배치된다. 예를 들어, 상기 절연층(30)은 스퍼터링(sputtering), 펄스레이저 증착법(PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation) 등과 같은 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy) 또는 화학기상증착법(CVD, Chemical Vapor Deposition)을 이용하여 형성될 수 있다. 또한, 상기 절연층(30)은 게이트 전압에 의한 전기장을 채널로 전달 되도록 하는 캐패시터 역할을 수행할 수 있다. 예를 들어, 상기 절연층(30)은 에테르 결합(-O-), 케톤 결합(-CO-), 에스테르 결합(-COO-, -OCO-), 아미드 결합(-NHCO-, -CONH-), 우레탄 결합(-NHCOO-, -OCONH-) 및 이들 결합이 조합된 어느 하나일 수 있다. 다만, 상기 절연층(30)은 PMMA을 포함할 수 있다.
상기 절연층(30) 상부에 자기 조립된 플로팅 게이트층(40)이 배치된다. 상기 자기 조립된 플로팅 게이트층(40)은 외부 표면에 금속 산화물이 자연산화되어 형성된 플로팅 게이트의 금속 산화층(42)과 내부에서 산화되지 않고 금속 상태가 보호된 플로팅 게이트의 금속층(41)을 포함한다. 또한, 상기 자기 조립된 플로팅 게이트층(40)은 스퍼터링(sputtering), 펄스레이저 증착법(PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation) 등과 같은 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy) 또는 화학기상증착법(CVD, Chemical Vapor Deposition)을 이용하여 형성될 수 있다. 또한, 상기 자기 조립된 플로팅 게이트층(40)은 Ag, Cu 또는 Al 으로 구성될 수 있다. 이외에도 금속 산화성 물질을 가진 물질을 포함할 수 있다. 다만, 상기 자기 조립된 플로팅 게이트층(40)은 Al인 것이 바람직하다. 또한, 상기 자기 조립된 플로팅 게이트층(40)은 Al이 산화되지 않고 보호된 Al층 및 Al층이 자연산화된 Al 산화층이 존재할 수 있다. 또한, 상기 자기 조립된 플로팅 게이트층(40)의 내부에 존재하는 Al층은 채널층(50)에서 전달된 전하를 저장하는 플로팅 전극 역할을 수행할 수 있다. 또한. 상기 자기 조립된 플로팅 게이트층(40)의 외부 표면에 자연산화되어 형성된 Al 산화층은 터널링 또는 블로킹 절연층의 역할을 동시에 수행할 수 있다. 예를 들어, 게이트에 음전압이 가해지면 상기 자기 조립된 플로팅 게이트층(40)의 외부 표면에 Al 산화층은 터널링층 역할을 수행하여 채널층(50)에 전하가 자기 조립된 플로팅 게이트층(40)으로 전달되어 트랩될 수 있다. 또한, 게이트 전압이 해제되면 외부 표면에 Al 산화층은 트랩된 전하가 빠져나가는 것을 막아주는 블로킹층의 역할을 수행할 수 있다.
이어서, 상기 자기 조립된 플로팅 게이트층(40) 상부에 채널층(50)이 배치된다. 상기 채널층(50)은 스퍼터링(sputtering), 펄스레이저 증착법(PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation) 등과 같은 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy) 또는 화학기상증착법(CVD, Chemical Vapor Deposition)을 이용하여 형성될 수 있다. 예를 들어, 상기 채널층(50)은 DNTT로 구성될 수 있다. 또한, 상기 채널층(50)은 게이트 전압에 의해 유도된 전하가 소스 전극층(70) 및 드레인 전극층(80)의 전압에 의해 흘러갈 수 있는 전하 수송층의 역할을 수행할 수 있다.
마지막으로 상기 채널층(50) 양측면에 소스 전극층(70)이 배치된다. 또한, 상기 소스 전극층(70)과 이격된 다른 양측면에 드레인 전극층(80)이 배치된다. 예를 들어, 상기 소스 전극층(70) 및 상기 드레인 전극층(80)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 몰리브덴, 구리, 알루미늄, 크롬, 텅스텐, 탄탈륨 또는 금속 이들의 합금으로 형성될 수 있다. 다만, 상기 소스 전극층(70) 및 드레인 전극층(80)은 금속박막으로 형성되는 것이 바람직하다. 또한, 상기 소스 전극층(70) 및 상기 드레인 전극층(80)은 Au로 구성될 수 있다. 또한, 상기 소스 전극층(70) 및 상기 드레인 전극층(80)은 스퍼터링(sputtering), 펄스레이저 증착법(PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation) 등과 같은 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy) 또는 화학기상증착법(CVD, Chemical Vapor Deposition)을 이용하여 형성될 수 있다. 따라서, 상기 소스 전극층(70)에서 반도체로 전하가 유입되고 드레인 전극층(80)쪽으로 전하가 빠져나가면서 트랜지스터 채널 전류가 흘러가게 된다.
도 2는 본 발명의 일 실시예에 따른 금속 나노시트의 TEM 이미지이다.
도 2를 참조하면, 본 발명의 자기 조립된 플로팅 게이트층이 포함된 금속 나노시트의 TEM 이미지가 개시된다.
먼저, 절연층 PMMA의 상부에 자기 조립된 플로팅 게이트층이 형성된 것을 확인할 수 있다. 또한, 상기 자기 조립된 플로팅 게이트층은 외부 표면에 금속 산화물이 자연산화되어 형성된 금속 산화층과 내부에서 산화되지 않고 보호된 금속층을 포함한다.
도 3는 본 발명의 일 실시예에 따른 금속 나노시트 기반의 시냅스 트랜지스터의 자기 조립된 플로팅 게이트층에 대한 2D-EDS 분석결과이다.
도 3을 참조하면, 금속 나노시트 기반의 시냅스 트랜지스터의 자기 조립된 플로팅 게이트층에 대해 층간의 성분을 이미지로 분석하기 위하여 상기 자기 조립된 플로팅 게이트층을 Al atom%, O atom% 및 C atom%에 대한 2D-EDS 분석결과가 개시된다.
먼저, Al atom%을 분석한 이미지의 경우, PMMA층과 epoxy층 사이에 자기 조립된 플로팅 게이트층이 분명한 경계를 이루며 존재하는 것을 확인할 수 있다. 또한, O atom% 분석한 이미지의 경우, PMMA층과 epoxy층 사이에 경계인 자기 조립된 플로팅 게이트층이 존재하는 것을 확인할 수 있다. 하지만, 상기 O atom% 분석한 이미지의 경우 PMMA층과 epoxy층 사이에 경계가 불분명하게 보인다. 이는 상기 자기 조립된 플로팅 게이트층의 외부 표면에 자연산화되어 존재하는 산화물이 존재하기 때문으로 사료된다. 또한, C atom 분석한 이미지의 경우, PMMA층과 epoxy층 사이에 자기 조립된 플로팅 게이트층에 의해 분명한 경계를 이루어 존재하는 것을 확인할 수 있다.
<제조예1>
자기 조립된 플로팅 게이트층을 포함하는 금속 나노시트 기반의 시냅스 트랜지스터의 제조
먼저, ITO로 코팅된 PET기판 상에 PEDOT:PSS를 사용하여 버퍼층을 형성한다. 상기 버퍼층은 스핀코팅을 통해 형성한다. 예를 들어, 스핀코팅은 300RPM에서 60초간 수행되고, 100℃에서 10분간 어닐링 되어 버퍼층이 형성된다. 그 후 상기 버퍼층 상에 PMMA를 스핀코팅하여 PMMA 절연층을 형성한다. 예를 들어, PMMA 스핀코팅은 2000RPM에서 45초간 수행되고, 120℃에서 1시간 어닐링 되어 PMMA 절연층이 형성된다. 상기 PMMA 절연층 상에 자기 조립된 플로팅 게이트층이 형성된다. 상기 자기 조립된 플로팅 게이트층은 물리기상증착법에 의해 형성된다. 예를 들어, 상기 자기 조립된 플로팅 게이트층 형성을 위해 Al을 사용하여 base pressure: 1.0×10 -6 Torr 내지 5.0×10 -6 Torr, rate: 0.01 nm/s 내지 0.05 nm/s로 물리기상증착법을 이용하여 3nm 내지 10nm의 Al층이 형성된다. 또한, 물리기상증착법을 이용한 Al층은 Al표면을 플라즈마 처리할 필요 없이 자연산화된다. 그 후 상기 Al층 상에 DNTT를 사용하여 채널층이 형성된다. 상기 채널층은 DNTT를 사용하여 base pressure: 3 ×10-6 Torr, rate: 0.02 nm/s의 조건으로 물리기상증착법을 적용하여 50nm의 DNTT 채널층이 형성된다. 그 다음, 상기 DNTT 채널층 상의 양측면에 소스 전극층 및 드레인 전극층이 형성된다. 상기 소스 전극층 및 드레인 전극층은 금속박막으로 형성되며, 마스크를 이용하고 열증착법으로 전극의 형태를 형성할 수 있다. 예를 들어, 상기 소스 전극층 및 드레인 전극층은 열증착법을 통해 30nm의 금속박막으로 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 금속 나노시트 기반의 시냅스 트랜지스터의 전기적 특성을 분석한 그래프이다.
도 4를 참조하면, 자기 조립된 플로팅 게이트층 유무에 따른 전압에 대한 전류의 히스테리시스를 비교한 그래프가 개시된다.
자기 조립된 플로팅 게이트층을 가지는 시냅스 트랜지스터의 경우, 자기 조립된 플로팅 게이트층을 가지지 않는 트랜지스터의 경우에 비해 증가된 히스테리시스를 가지는 것을 확인할 수 있다. 예를 들어, 상기 자기 조립된 플로팅 게이트층의 내부에 존재하는 Al 금속층은 채널층에서 전달된 전하를 저장하는 플로팅 전극 역할을 수행한다. 또한. 상기 자기 조립된 플로팅 게이트층의 외부 표면이 자연산화되어 형성된 Al 금속 산화층은 터널링 또는 블로킹 절연층의 역할을 동시에 수행한다. 따라서, 게이트에 음전압이 가해지면 상기 자기 조립된 플로팅 게이트층의 외부 표면의 Al 금속 산화층은 터널링층 역할을 수행하여 채널층에 전하가 플로팅 게이트층으로 전달되어 트랩된다. 또한, 게이트 전압이 해제되면 외부 표면에 Al 금속 산화층은 트랩된 전하가 빠져나가는 것을 막아주는 블로킹층의 역할을 수행한다.
도 5 내지 도 6은 본 발명의 일 실시예에 따른 금속 나노시트 기반의 시냅스 트랜지스터의 성능을 분석한 그래프이다.
도 5를 참조하면, 금속 나노시트 기반의 시냅스 트랜지스터의 단면도 및 금속 나노시트 기반의 시냅스 트랜지스터에 인가된 펄스 변화를 확인할 수 있다.
도 6을 참조하면, 입력 스파이크의 지연시간인 시간차(Δt)에 따른 채널의 상대적 전도도(Iread/Iinitial)를 측정한 전기적 특성도 그래프가 개시된다.
시냅스 전 스파이크의 자극 빈도에 따라 시냅스 후 뉴런에 전달되는 신호의 강도가 결정된다. 예를 들어, 스파이크의 지연시간차(Δt)가 플로팅게이트에 트랩된 전하가 채널로 빠져나가는 (디-트랩) 시간 상수보다 클 경우, 채널 내 자유 전하의 수가 늘어나 채널의 전도도는 증가되며, 이는 생물학적 신경계의 시냅스 연결성의 강화(potentiation)를 잘 모방할 수 있음을 보여준다. 또한, 스파이크의 지연시간차(Δt)가 디-트랩 시간 상수보다 작은 경우, 지속적으로 자유 전하 수가 줄어들어 채널의 전도도는 감소되고, 이는 생물학적 신경계의 시냅스 연결성의 약화(depression)를 잘 모방할 수 있음을 보여준다.
따라서, 본 발명의 자기 조립된 플로팅 게이트층을 포함하는 금속 나노시트 기반의 시냅스 트랜지스터는 나노시트의 구조적 제어를 통해 트랜지스터의 채널의 전기적 독립성을 확보하고 자기 조립된 플로팅 게이트층의 형성을 통해 채널과 금속층 사이의 효과적인 전기적인 교류를 가능하게 한다. 또한, 상기 자기 조립된 플로팅 게이트층은 다양한 종류의 자연산화성 물질 Ag, Cu 또는 Al등으로 구현가능하다. 또한, 상기 자기 조립된 플로팅 게이트층은 금속산화층과 금속층이 존재하여 층의 물리, 화학적 안정성을 가질 수 있다. 따라서, 채널형성의 공정 자유도를 확보한다. 또한, 용액 및 증착공정을 통해 고성능 유기 또는 무기 반도체 물질을 채널로 활용할 수 있다. 또한, 빠른 펄스구동하에서 생물학적 시냅스가 갖는 단기적응효과를 재현할 수 있다.
10: 게이트전극층
20: 버퍼층
30: 절연층
40: 플로팅 게이트층
41: 플로팅 게이트의 금속층
42: 플로팅 게이트의 금속산화층
50: 채널층
60: 소스 전극층
70: 드레인 전극층

Claims (10)

  1. 자기 조립된 플로팅 게이트층을 포함하는 금속 나노시트 기반의 시냅스 트랜지스터로서,
    게이트 전극층:
    상기 게이트 전극층 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하는 절연층;
    상기 절연층 상에 위치하는 자기 조립된 플로팅 게이트층;
    상기 자기 조립된 플로팅 게이트층 상에 위치하는 채널층;
    상기 채널층 양측면에 위치하는 소스 전극층 및
    상기 소스 전극층과 이격된 양측면에 위치하는 드레인 전극층을 포함하는 금속 나노시트 기반의 시냅스 트랜지스터.
  2. 제1항에 있어서, 상기 자기 조립된 플로팅 게이트층은 자연산화성 물질 Ag, Cu 또는 Al을 포함하는 것을 특징으로 하는 금속 나노시트 기반의 시냅스 트랜지스터.
  3. 제1항에 있어서, 상기 자기 조립된 플로팅 게이트층은 외부표면에 금속 산화층과 내부표면에 금속층을 포함하는 것을 특징으로 하는 금속 나노시트 기반의 시냅스 트랜지스터.
  4. 제1항에 있어서, 상기 자기 조립된 플로팅 게이트층은 내부에 존재하는 금속층은 채널층에서 전달된 전하를 저장하는 플로팅 전극 역할을 수행하는 것을 특징으로 하는 금속 나노시트 기반의 시냅스 트랜지스터.
  5. 제1항에 있어서, 상기 자기 조립된 플로팅 게이트층은 외부에 존재하는 금속산화층은 터널링 또는 블로킹 절연층의 역할을 동시에 수행하는 것을 특징으로 하는 금속 나노시트 기반의 시냅스 트랜지스터.
  6. 게이트 전극층을 준비하는 단계;
    상기 게이트 전극층 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 절연층을 형성하는 단계;
    상기 절연층 상에 자기 조립된 플로팅 게이트층을 형성하는 단계;
    상기 자기 조립된 플로팅 게이트층 상에 채널층을 형성하는 단계;
    상기 채널층 양측면에 소스 전극층을 형성하는 단계; 및
    상기 소스 전극층과 이격된 양측면에 드레인 전극층을 형성하는 단계를 포함하는 금속 나노시트 기반의 시냅스 트랜지스터의 제조방법.
  7. 제6항에 있어서, 상기 자기 조립된 플로팅 게이트층을 형성하는 단계에서
    상기 자기 조립된 플로팅 게이트층은 자연산화성 물질 Ag, Cu 또는 Al을 포함하는 것을 특징으로 하는 금속 나노시트 기반의 시냅스 트랜지스터의 제조방법.
  8. 제6항에 있어서, 상기 자기 조립된 플로팅 게이트층을 형성하는 단계에서
    상기 자기 조립된 플로팅 게이트층은 외부표면에 금속 산화층과 내부표면에 금속층을 포함하는 것을 특징으로 하는 금속 나노시트 기반의 시냅스 트랜지스터의 제조방법.
  9. 제6항에 있어서, 상기 자기 조립된 플로팅 게이트층을 형성하는 단계에서
    상기 자기 조립된 플로팅 게이트층은 물리기상증착법을 이용하여 3nm 내지 10nm의 Al층을 형성하는 것을 특징으로 하는 금속 나노시트 기반의 시냅스 트랜지스터의 제조방법.
  10. 제6항에 있어서, 상기 소스 전극층과 이격된 양측면에 드레인 전극층을 형성하는 단계에서
    상기 소스 전극층 및 드레인 전극층은 금속박막으로 형성되는 것을 특징으로 하는 금속 나노시트 기반의 시냅스 트랜지스터의 제조방법.
KR1020160117759A 2016-09-13 2016-09-13 금속 나노시트 기반의 시냅스 트랜지스터 및 이의 제조방법 KR20180029559A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160117759A KR20180029559A (ko) 2016-09-13 2016-09-13 금속 나노시트 기반의 시냅스 트랜지스터 및 이의 제조방법
US15/703,366 US10147897B2 (en) 2016-09-13 2017-09-13 Synaptic transistor based on metal nano-sheet and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160117759A KR20180029559A (ko) 2016-09-13 2016-09-13 금속 나노시트 기반의 시냅스 트랜지스터 및 이의 제조방법

Publications (1)

Publication Number Publication Date
KR20180029559A true KR20180029559A (ko) 2018-03-21

Family

ID=61621357

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160117759A KR20180029559A (ko) 2016-09-13 2016-09-13 금속 나노시트 기반의 시냅스 트랜지스터 및 이의 제조방법

Country Status (2)

Country Link
US (1) US10147897B2 (ko)
KR (1) KR20180029559A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200095123A (ko) * 2019-01-31 2020-08-10 인천대학교 산학협력단 피에조-포토트로닉스 소자 및 그 제조방법
CN111628078A (zh) * 2020-06-02 2020-09-04 西安电子科技大学 基于二维和三维钙钛矿复合结构的突触晶体管及其制备方法
KR102198721B1 (ko) * 2020-06-19 2021-01-05 인천대학교 산학협력단 투명 인공 광 시냅스 및 그 제조방법
KR20210027995A (ko) * 2019-09-03 2021-03-11 서울대학교산학협력단 더블 게이트를 갖는 반도체 소자 및 뉴럴 네트워크 내 타겟 반도체 소자의 시냅스 가중치를 설정하는 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109037388B (zh) * 2018-07-11 2020-12-15 深圳大学 一种光控神经突触仿生电子器件及其制备方法
US10734447B2 (en) 2018-10-22 2020-08-04 International Business Machines Corporation Field-effect transistor unit cells for neural networks with differential weights
US10833191B2 (en) 2019-03-05 2020-11-10 International Business Machines Corporation Integrating nanosheet transistors, on-chip embedded memory, and extended-gate transistors on the same substrate
CN110797459B (zh) * 2019-10-12 2021-03-26 华东师范大学 一种铁电调控的两端导电聚合物人工突触器件及制备方法和应用
US20210391462A1 (en) * 2020-06-15 2021-12-16 Korea Advanced Institute Of Science And Technology Single Transistor with Double Gate Structure for Adjustable Firing Threshold Voltage, and Neuromorphic System Using the Same
CN112885911A (zh) * 2021-02-02 2021-06-01 西交利物浦大学 金属氧化物异质结光电刺激突触晶体管及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201330242A (zh) * 2012-01-13 2013-07-16 Nat Univ Tsing Hua 含生物高分子材料之電子裝置及其製造方法
US9040375B2 (en) * 2013-01-28 2015-05-26 Infineon Technologies Dresden Gmbh Method for processing a carrier, method for fabricating a charge storage memory cell, method for processing a chip, and method for electrically contacting a spacer structure
US10381567B2 (en) * 2015-07-14 2019-08-13 Flexterra, Inc. Organic semiconducting compounds and related optoelectronic devices
US10818705B2 (en) * 2016-03-18 2020-10-27 Ricoh Company, Ltd. Method for manufacturing a field effect transistor, method for manufacturing a volatile semiconductor memory element, method for manufacturing a non-volatile semiconductor memory element, method for manufacturing a display element, method for manufacturing an image display device, and method for manufacturing a system

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200095123A (ko) * 2019-01-31 2020-08-10 인천대학교 산학협력단 피에조-포토트로닉스 소자 및 그 제조방법
KR20210027995A (ko) * 2019-09-03 2021-03-11 서울대학교산학협력단 더블 게이트를 갖는 반도체 소자 및 뉴럴 네트워크 내 타겟 반도체 소자의 시냅스 가중치를 설정하는 방법
CN111628078A (zh) * 2020-06-02 2020-09-04 西安电子科技大学 基于二维和三维钙钛矿复合结构的突触晶体管及其制备方法
CN111628078B (zh) * 2020-06-02 2022-09-06 西安电子科技大学 基于二维和三维钙钛矿复合结构的突触晶体管及其制备方法
KR102198721B1 (ko) * 2020-06-19 2021-01-05 인천대학교 산학협력단 투명 인공 광 시냅스 및 그 제조방법

Also Published As

Publication number Publication date
US20180083212A1 (en) 2018-03-22
US10147897B2 (en) 2018-12-04

Similar Documents

Publication Publication Date Title
KR20180029559A (ko) 금속 나노시트 기반의 시냅스 트랜지스터 및 이의 제조방법
Luo et al. Artificial optoelectronic synapses based on ferroelectric field-effect enabled 2D transition metal dichalcogenide memristive transistors
Halter et al. Back-end, CMOS-compatible ferroelectric field-effect transistor for synaptic weights
Lee et al. Dual‐gated MoS2 memtransistor crossbar array
Lee et al. Artificial neuron and synapse devices based on 2D materials
Yan et al. Progress and challenges for memtransistors in neuromorphic circuits and systems
Yi et al. Artificial synaptic emulators based on MoS2 flash memory devices with double floating gates
US20210098611A1 (en) Dual-gated memtransistor crossbar array, fabricating methods and applications of same
US9978940B2 (en) Memristor and method of production thereof
Lee et al. Artificially intelligent tactile ferroelectric skin
JP6594945B2 (ja) 検知デバイスおよびその製造方法
KR102170605B1 (ko) 시냅스 트랜지스터 및 이의 제조방법
Yu et al. Solution-processable anion-doped conjugated polymer for nonvolatile organic transistor memory with synaptic behaviors
KR102167125B1 (ko) 크로스바 메모리 구조를 이용한 뉴로모픽 소자
Gacem et al. Neuromorphic function learning with carbon nanotube based synapses
US20140264515A1 (en) Ferroelectric field-effect transistor
Matsukatova et al. Resistive switching kinetics and second-order effects in parylene-based memristors
Majumdar Back‐end CMOS compatible and flexible ferroelectric memories for neuromorphic computing and adaptive sensing
Wu et al. High visible‐light‐stimulated plasticity in optoelectronic synaptic transistors for irradiation history‐dependent learning
Xia et al. Carbon nanotube-based flexible ferroelectric synaptic transistors for neuromorphic computing
Ajayan et al. Advances in neuromorphic devices for the hardware implementation of neuromorphic computing systems for future artificial intelligence applications: A critical review
Zeng et al. Solution-processed InGaZnO-based artificial neuron for neuromorphic system
Kang et al. Light-Assisted/Light-Driven Memory Behaviors with Small Molecule-Fluoropolymer-Small Molecule-Stacked Floating-Gate Heterostructures
US11322613B2 (en) Structure and operation method of transistor acting as a neuron in neuromorphic system, and a neuromorphic system using it
Kang et al. Investigating Series and Parallel Oxide Memtransistors for Tunable Weight Update Properties

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application