KR102617104B1 - 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 및 제조 방법 - Google Patents

플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 및 제조 방법 Download PDF

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Abstract

실리콘채널층; 상기 실리콘채널층 상에 증착된 게이트산화물; 상기 게이트산화물 상에 증착되어 전하가 주입되는 전하저장층; 상기 전하저장층 상에 증착되고, 상기 전하저장층 물질의 전자친화도보다 낮은 전자친화도를 갖는 배리어층; 및 상기 배리어층의 상부면에 증착되어 게이트 전압이 인가되는 게이트금속층;을 포함하는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자가 제공된다.

Description

플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 및 제조 방법{A floating gate based 3-terminal analog synapse device and a manufacturing method thereof}
본 발명은 아날로그 시냅스 소자 및 제조 방법에 관한 것으로서, 특히 소스-드레인 채널의 도핑 농도를 조절하여 동작전류 범위를 다양하게 제어하고, 높은 연산처리 효율을 구비하여, 신경망 기반 연산 시스템의 크기와 소모 전력이 작고 효율적인 기계학습 및 심층학습 연산이 가능하며, 전하저장층 및 배리어층의 크기를 상이하게 형성할 수도 있고, 리프트 오프 기법을 적용하여 제조 공정을 단순화 시킬 수도 있는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 및 제조 방법을 제공한다.
일반적으로 인공지능 컴퓨터에서 인공지능 연산을 수행하는 반도체 소자를 뉴로모픽(neuromorphic) 칩이라고 하며, 이는 시냅스와 뉴런의 네트워크로 이루어진 인간의 두뇌를 직접적으로 모방한 반도체 소자로, 인공지능 컴퓨팅을 수행하는데 최적화되어 있다.
특히, CMOS 기반 하드웨어 기반 뉴로모픽 소자의 경우 매우 효율적으로 인공지능 컴퓨팅을 수행하지만, 중장기적으로 소자 구조의 비효율성에 의해 집적도 및 범용성에 한계를 가지고 있어, 멤리스터, 시냅스 트랜지스터 등 뉴로모픽 칩을 효율적으로 구현하기 위한 시냅스 소자가 주목받고 있다.
여기에서, '시냅스 소자'란 시냅스의 생물학적 기능을 모방하는 소자를 말한다.
뇌의 신경세포인 뉴런은 신체 감각 기관을 통해 얻어진 정보를 인지하고 처리하는 데 있어 핵심적인 역할을 수행한다.
하나의 뉴런은 보통 복수개의 시냅스를 가져 다른 뉴런들과 연결된다.
이러한 뉴런 사이의 동작은 에너지 측면에서 효율적이며 병렬적 정보 처리와 학습 기능을 가질 수 있다.
뉴런에 여러 아날로그 신호가 세포체에 집적되고 신호들의 합이 문턱전압보다 커지면, 대략 1 ms의 폭과 거의 일정한 세기를 가지는 활동 전위(action potential)가 발생되는데, 이는 디지털 개념의 펄스 신호로 이해할 수 있다.
따라서, 이러한 시냅스를 모사하는 시냅스 소자는 입력에 대한 가중치가 변화될 수 있어야 하는데, 이러한 가중치를 메모리층의 전하저장층(charge trap layer)에 저장되는 전하량의 크기로 구현할 수 있다.
도 1은 종래 기술에 따른 멤리스터의 불규칙한 필라멘트 형성을 나타내는 도면이다.
도 2는 도 1에 도시된 멤리스터에 따른 전기 전도도의 변화에 대한 그래프이다.
도 3은 종래 기술에 따른 멤리스터에서 펄스 개수의 변화 대비 컨덕턴스 및 후-시냅스(post-synapse) 전류의 변화에 대한 그래프이다.
도 1에서 보는 바와 같이, 종래의 멤리스터 등 뉴로모픽 칩을 이용한 컴퓨팅 시스템에서 사용하는 아날로그 시냅스 소자의 경우, 비결정질 물질 내에서 필라멘트가 불규칙적으로 형성된다.
또한, 뉴런은 메모리와 프로세서의 기능도 함께 가지며, 전-시냅스(pre-synapse)에 빈번한 자극이 가해지면 후-시냅스(post-synapse)의 전기 전도도가 증가하게 되어 자극에 민감하게 되며, 자극이 드물게 가해지면 전기 전도도가 감소하여 자극에 대한 민감도가 낮아지게 된다.
즉, 종래 기술에 따른 멤리스터는 도 2에서 보는 바와 같이, 18 개의 멤리스터에 대하여 펄스 개수가 0 ~ 100 개까지 발생하는 동안 강화 펄스- 약화 펄스 인가를 통한 장기 강화-장기 억압(Long Term Potentiation - Long term depression) 스위칭 특성에 따라 전류의 변화가 비선형성의 형태를 가진다.
그런데, 이러한 비선형성은 소자의 현재 저항 상태인 컨덕턴스(Conductance), 즉, 기계학습 연산의 가중치에 따라 원하는 가중치 업데이트를 위해 필요한 전하량(또는 펄스의 개수)의 변화를 가져오게 되므로, 소자의 동작 신뢰성을 감소시키게 되는 문제점이 있었다.
또한, 인가해야 하는 펄스의 개수를 알기 위해 소자의 현재 상태를 인지해야 하므로, 불가피하게 읽기 작업을 추가적으로 수행하게 됨에 따라, 멤리스터의 전체 동작 시간이 증가하는 등 소자의 성능이 감소되는 문제점이 있었다.
이러한 문제점들을 극복하기 위하여 일부 종래 기술에서 3 단자 기반의 시냅스 트랜지스터를 이용하여 장기 강화-장기 억압 스위칭 특성에서 선형성 및 대칭성의 형태를 보여주었지만, 이러한 소자들의 경우 점멸비(on/off ratio)가 낮거나 동작을 위한 펄스 인가 시간이 너무 길어 메모리 내 처리(Processing In Memory, PIM) 컴퓨팅에 활용하기 적합하지 않으며, 소자의 사이즈 또한 커져서(약 103um2) 회로 집적화 시에 어려움이 있었다.
여기에서, '메모리 내 처리'란 데이터의 저장 및 연산을 하나의 메모리 소자에서 이루어지도록 하여 제조 비용을 절감하고 연산 처리 속도를 증가시키는 데이터 처리를 말한다.
즉, 종래 기술에 따른 멤리스터는 도 3(a)에서 보는 바와 같이, 펄스 개수가 0 ~ 15,000 개까지 발생하는 동안 컨덕턴스가 변화되고, 도 3(a)에서의 구간(A)를 확대한 도 3(b)에서 보는 바와 같이, 펄스 개수가 약 4,000 ~ 5,500 개까지 발생하는 동안 전-시냅스(pre-synapse) 전압이 -1 mV와 +1 mV를 토글링함에 따라 후-시냅스(post-synapse) 전압은 100 mV를 유지하면서, 컨덕턴스는 구간(B)과 같은 비선형적인 파형을 가지는 삼각 펼스 형태로 변화한다.
이때, 펄스 폭은 약 1 초로 상당히 길고, 구간(B)에서 보는 바와 같이, 턴 오프 대비 턴 온 비율인 점멸비(on/off ratio)가 약 '2'이하로서 매우 낮은 편이다.
이에 따라, 장기 강화-장기 억압 스위칭 동작의 그래프 상에서 선형성 및 대칭성이 상대적으로 낮아, 뉴로모픽 컴퓨팅을 위한 아날로그 시냅스 소자로 사용하기에 부적합한 단점이 있었다.
한편, 시냅스 소자에 대한 종래 기술 중에 게이트를 통하여 전하를 주입할 때 이를 제어하는 문턱전압 변환층(Threshold voltage conversion layer, TL)을 금속산화물 기반의 저항변화 층 또는 PN 다이오드로 구성하는 종래 기술의 경우, 각 시냅스 소자에 시냅스 소자의 읽기, 쓰기, 소거 동작 접근을 위한 별도의 트랜지스터가 필요한 번거로움이 있었다.
또한, 스위칭 레이어를 금속산화물 기반 저항변화 층으로 구성하게 되면 금속 산화물 기반 저항변화 층의 특성상 소자간, 동작간 저항변화 오차를 보일 가능성이 있다.
또한, 스위칭 레이어를 PN 다이오드로 구성하게 되면 PN 다이오드 형성을 위한 이온 주입 및 열처리 공정의 진행이 불가피하게 되므로, 제조 공정이 복잡해지고 집적도도 낮아지며, 항복 전압 이상의 역방향 바이어스를 이용함에 따라 PN 다이오드에 가해지는 충격에 의한 열화에 의해 소자의 수명이 감소되는 문제점이 있었다.
한국등록특허 제 10-0994451 호
본 발명의 목적은 소스-드레인 채널의 도핑 농도를 조절하여 동작전류 범위를 다양하게 제어함으로써, 저전력으로 읽기 동작, 쓰기 동작, 소거 동작이 가능한 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자를 제공하는 데 있다.
또한, 기존의 CMOS 제작 공정을 활용하여 CMOS 소자와 호환이 가능하고 대량 생산에 적합하며, CMOS 소자 기반 주변 회로들과 하나의 칩에 집적할 경우 전체 신경망 기반 연산 시스템의 크기와 소모 전력을 줄이며 높은 연산처리 효율을 구비함으로써, 종단 장치에서 효율적인 기계학습 및 심층학습 연산을 진행할 수 있는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자를 제공하는 데 있다.
또한, 전하저장층 및 배리어층의 증착 및 식각을 개별적인 공정을 통해 각각 수행하여 양 층의 크기를 상이하게 형성할 수도 있고, 식각 공정 대신 리프트 오프 기법을 적용하여 제조 공정을 단순화 시킬 수도 있는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자를 제공하는 데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 제조 방법을 제공하는데 있다.
상기 과제를 해결하기 위하여, 본 발명은 실리콘채널층; 상기 실리콘채널층 상에 증착된 게이트산화물; 상기 게이트산화물 상에 증착되어 전하가 주입되는 전하저장층; 상기 전하저장층 상에 증착되고, 상기 전하저장층 물질의 전자친화도보다 낮은 전자친화도를 갖는 배리어층; 및 상기 배리어층의 상부면에 증착되어 게이트 전압이 인가되는 게이트금속층;을 포함하는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자를 제공한다.
본 발명의 일 실시예에서, 상기 게이트금속층과 상기 배리어층간 전위장벽 및 상기 배리어층과 상기 전하저장층간 전위장벽의 크기 각각 2eV보다 낮은 장벽을 갖는다.
본 발명의 일 실시예에서, 상기 게이트금속층에 음의 전압이 인가되는 경우, 전하가 상기 전하저장층에 주입되고, 상기 게이트금속층에 양의 전압이 인가되는 경우, 전하가 상기 전하저장층으로부터 제거된다.
본 발명의 일 실시예에서, 상기 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자는, 상기 게이트산화물층과 이격되어 상기 실리콘채널층상의 제 1 영역에 형성된 소스 전극을 포함하는 소스; 및 상기 게이트산화물층과 이격되어 상기 실리콘채널층상의 제 2 영역에 형성된 드레인 전극을 포함하는 드레인을 포함한다.
본 발명의 일 실시예에서, 상기 전하저장층의 전하 축적량에 따라 상기 소스-드레인간 전류값이 결정되어 컨덕턴스 변화가 읽혀진다.
본 발명의 일 실시예에서, 상기 시냅스 소자의 쓰기 동작 또는 소거 동작의 경우, 상기 소스-드레인 간 채널과 상기 게이트금속층 간의 전위차를 이용하여 상기 게이트금속층으로부터 상기 전하저장층에 전하를 주입 또는 제거하며, 상기 시냅스 소자의 읽기 동작의 경우, 상기 게이트금속층을 접지 또는 플로팅 시킨 후에, 소스-드레인간 전압 인가와 상기 읽혀진 컨덕턴스의 변화를 이용, 출력하는 전류를 읽는다.
본 발명의 일 실시예에서, 상기 실리콘채널층은 격리되며, 상기 제 1영역 또는 제 2영역 중 어느 하나의 영역상에는 선택소자가 형성되며, 상기 선택소자는, 전하저장층; 배리어층; 및 소스 또는 드레인 전극을 포함한다.
본 발명의 일 실시예에서, 상기 게이트산화물은 Si 산화물, Si 질화물, SiOxNy, Hf 산화물, Ta 산화물 중 선택되는 적어도 어느 하나의 물질을 사용하며, 열 산화, CVD, ALD 중 선택되는 적어도 어느 하나의 방식으로 적층되며, 상기 전하저장층은, W 산화물, Mo 산화물, In 산화물, V 산화물, ITO 중 선택되는 적어도 어느 하나를 포함한다.
본 발명의 일 실시예에서, 상기 배리어층은, 비정질 실리콘, 수소화 비정질 실리콘, Si 산화물, Ti 산화물, Ta 산화물, Hf 산화물, Si 질화물, SiOxNy, Al 산화물, Zr 산화물, Zn 산화물, Nb 산화물, FTO 중 선택되는 적어도 어느 하나를 포함한다.
본 발명은 또한 복수개의 셀을 포함하는 시냅스 소자 어레이로, 상술한 상기 시냅스 소자가 어레이 형태로 제조되는 경우, 상기 선택 소자는 역전압에 의해 발생하는 인접한 시냅스 소자의 다른 경로에 의한 전류 흐름을 차단하는 것을 특징으로 하는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 어레이를 제공하며, 상기 시냅스 소자 어레이의 복수개의 비트 라인에 인가된 입력 전압 펄스가 복수개의 워드 라인에 게이트 단자가 연결된 상기 복수개의 셀 각각을 통과하며, 각 셀에 저장된 컨덕턴스에 의하여 상기 복수개의 비트 라인과 직교하는 복수개의 소스 라인으로 흐르는 전류로 변환된다.
또한, 상기 변환된 전류는, 상기 복수개의 셀 중 공통 소스 라인에 연결된 셀들을 통과하여 합쳐져, 상기 공통 소스 라인의 출력 전류값이 되어 벡터-행렬 곱 연산이 수행된다.
기타 실시예의 구체적인 사항은 "발명을 실시하기 위한 구체적인 내용" 및 첨부 "도면"에 포함되어 있다.
본 발명의 이점 및/또는 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 각종 실시예를 참조하면 명확해질 것이다.
그러나, 본 발명은 이하에서 개시되는 각 실시예의 구성만으로 한정되는 것이 아니라 서로 다른 다양한 형태로도 구현될 수도 있으며, 단지 본 명세서에서 개시한 각각의 실시예는 본 발명의 게시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구범위의 각 청구항의 범주에 의해 정의될 뿐임을 알아야 한다.
본 발명에 의할 경우, 게이트 전압에 따라 큰 장벽 없이 캐리어가 주입 및 제거되므로 소스 드레인 간 채널의 전류가 선형적으로 변화하며, 동작이 게이트와 채널 사이 산화실리콘 층을 통해 이동하는 전자에 의존하지 않으므로 산화실리콘 층의 열화 현상이 없어 소자의 내구성 및 안정성이 향상된다.
또한, 전하저장층에 전체적으로 캐리어가 주입 및 제거되므로, 종래의 필라멘트 기반 멤리스터 시냅스 소자에 비하여 동작의 안정성이 향상된다.
또한, 신경망 모방 연산을 위한 시스템 온 칩으로 구성하게 될 경우, 종래의 CMOS 기반 신경망 처리장치에 비하여 소비 전력이 감소되어 종단 장치에서 활용될 수 있다.
또한, 데이터의 저장을 하나의 소자에서 진행하므로 고집적화가 가능하고, 기존의 CMOS 기반 제조 공정으로 대량 생산 공정을 진행할 수 있어 사업화 시 비용을 절감할 수 있고, 신경망 학습을 위한 클라우드 서버 구성에 활용될 수 있다.
또한, 전하저장층 및 배리어층의 증착 및 식각을 개별적인 공정을 통해 각각 수행함으로써, 양 층의 크기를 상이하게 형성할 수 있게 된다.
또한, 실리콘채널층 및 게이트산화물 스택에 리프트 오프 기법 적용이 가능하여, 제조 공정이 단순화 되고, 식각 공정에서 발생할 수 있는 박막 표면 손상이 방지된다.
도 1은 종래 기술에 따른 멤리스터의 불규칙한 필라멘트 형성을 나타내는 도면이다.
도 2는 도 1에 도시된 멤리스터에 따른 전기 전도도의 변화에 대한 그래프이다.
도 3은 종래 기술에 따른 멤리스터에서 펄스 개수의 변화 대비 컨덕턴스 및 후-시냅스(post-synapse) 전류의 변화에 대한 그래프이다.
도 4는 본 발명의 제1 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자를 나타낸 단면도이다.
도 5는 도 4에 도시된 시냅스 소자를 구성하는 각 구성요소의 전자 친화도, 게이트 전압의 부호에 따른 전하의 이동에 대한 밴드 다이어그램이다.
도 6은 도 4에 도시된 시냅스 소자에 따른 전기 전도도의 변화에 대한 그래프이다.
도 7a 내지 도 7f는 본 발명의 제1 실시예에 따른 3 단자 아날로그 시냅스 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 8은 본 발명의 제1 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 제조 방법의 공정을 설명하기 위한 순서도이다.
도 9a 내지 도 9h는 본 발명의 제2 실시예에 따른 3 단자 아날로그 시냅스 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 10a 내지 도 10d는 본 발명의 제2 실시예에 따른 3 단자 아날로그 시냅스 소자의 제조방법 중 도 9d의 공정을 리프트 오프 기법을 이용하여 구현하는 방법을 설명하기 위한 공정별 단면도이다.
도 11은 본 발명의 제2 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 제조 방법의 공정을 설명하기 위한 순서도이다.
도 12는 본 발명의 제3 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자를 나타낸 단면도이다.
도 13은 본 발명의 제3 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 제조 방법의 공정을 설명하기 위한 순서도이다.
도 14는 본 발명의 제4 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 제조 방법의 공정을 설명하기 위한 순서도이다.
도 15는 도 13 및 도 14에 도시된 본 발명의 제3 및 제4 실시예에 따른 시냅스 소자를 크로스바 어레이 구조에 적용하여 제작한 복수개의 셀의 동작을 설명하기 위한 구성도이다.
도 16은 도 13 및 도 14에 도시된 본 발명의 제3 및 제4 실시예에 따른 시냅스 소자의 드레인 단자 측에 선택 소자를 형성한 경우의 동작을 설명하기 위한 단면도이다.
도 17은 도 15에 도시된 본 발명의 제3 및 제4 실시예에 따른 시냅스 소자의 드레인 단자 측에 선택 소자를 형성한 경우의 전류-전압 특성을 설명하기 위한 그래프이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하면 다음과 같다.
본 발명을 상세하게 설명하기 전에, 본 명세서에서 사용된 용어나 단어는 통상적이거나 사전적인 의미로 무조건 한정하여 해석되어서는 아니되며, 본 발명의 발명자가 자신의 발명을 가장 최선의 방법으로 설명하기 위해서 각종 용어의 개념을 적절하게 정의하여 사용할 수 있다.
더 나아가 이들 용어나 단어는 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 함을 알아야 한다.
즉, 본 명세서에서 사용된 용어는 본 발명의 바람직한 실시예를 설명하기 위해서 사용되는 것일 뿐이고, 본 발명의 내용을 구체적으로 한정하려는 의도로 사용된 것이 아니다.
이들 용어는 본 발명의 여러 가지 가능성을 고려하여 정의된 용어임을 알아야 한다.
또한, 본 명세서에 있어서, 단수의 표현은 문맥상 명확하게 다른 의미로 지시하지 않는 이상, 복수의 표현을 포함할 수 있다.
또한, 유사하게 복수로 표현되어 있다고 하더라도 단수의 의미를 포함할 수 있음을 알아야 한다.
본 명세서의 전체에 걸쳐서 어떤 구성 요소가 다른 구성 요소를 "포함"한다고 기재하는 경우에는, 특별히 반대되는 의미의 기재가 없는 한 임의의 다른 구성 요소를 제외하는 것이 아니라 임의의 다른 구성 요소를 더 포함할 수도 있다는 것을 의미할 수 있다.
더 나아가서, 어떤 구성 요소가 다른 구성 요소의 "내부에 존재하거나, 연결되어 설치된다"고 기재한 경우에는, 이 구성 요소가 다른 구성 요소와 직접적으로 연결되어 있거나 접촉하여 설치되어 있을 수 있다.
또한, 일정한 거리를 두고 이격되어 설치되어 있을 수도 있으며, 일정한 거리를 두고 이격되어 설치되어 있는 경우에 대해서는 해당 구성 요소를 다른 구성 요소에 고정 내지 연결시키기 위한 제 3의 구성 요소 또는 수단이 존재할 수 있다.
한편, 상기 제 3의 구성 요소 또는 수단에 대한 설명은 생략될 수도 있음을 알아야 한다.
반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결"되어 있다거나, 또는 "직접 접속"되어 있다고 기재되는 경우에는, 제 3의 구성 요소 또는 수단이 존재하지 않는 것으로 이해하여야 한다.
마찬가지로, 각 구성 요소 간의 관계를 설명하는 다른 표현들, 즉 " ~ 사이에"와 "바로 ~ 사이에", 또는 " ~ 에 이웃하는"과 " ~ 에 직접 이웃하는" 등도 마찬가지의 취지를 가지고 있는 것으로 해석되어야 한다.
또한, 본 명세서에 있어서 "일면", "타면", "일측", "타측", "제 1", "제 2" 등의 용어는, 하나의 구성 요소에 대해서 이 하나의 구성 요소가 다른 구성 요소로부터 명확하게 구별될 수 있도록 하기 위해서 사용된다.
하지만, 이와 같은 용어에 의해서 해당 구성 요소의 의미가 제한적으로 사용되는 것은 아님을 알아야 한다.
또한, 본 명세서에서 "상", "하", "좌", "우" 등의 위치와 관련된 용어는, 사용된다면, 해당 구성 요소에 대해서 해당 도면에서의 상대적인 위치를 나타내고 있는 것으로 이해하여야 한다.
또한, 이들의 위치에 대해서 절대적인 위치를 특정하지 않는 이상은, 이들 위치 관련 용어가 절대적인 위치를 언급하고 있는 것으로 이해하여서는 아니 된다.
더욱이, 본 발명의 명세서에서는, "…부", "…기", "모듈", "장치" 등의 용어는, 사용된다면, 하나 이상의 기능이나 동작을 처리할 수 있는 단위를 의미한다.
이는 하드웨어 또는 소프트웨어, 또는 하드웨어와 소프트웨어의 결합으로 구현될 수 있음을 알아야 한다.
본 명세서에 첨부된 도면에서 본 발명을 구성하는 각 구성 요소의 크기, 위치, 결합 관계 등은 본 발명의 사상을 충분히 명확하게 전달할 수 있도록 하기 위해서 또는 설명의 편의를 위해서 일부 과장 또는 축소되거나 생략되어 기술되어 있을 수 있고, 따라서 그 비례나 축척은 엄밀하지 않을 수 있다.
또한, 이하에서, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 구성, 예를 들어, 종래 기술을 포함하는 공지 기술에 대한 상세한 설명은 생략될 수도 있다.
도 4는 본 발명의 제1 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자를 나타낸 단면도이다.
도 5는 도 4에 도시된 시냅스 소자를 구성하는 각 구성요소의 전자 친화도, 게이트 전압의 부호에 따른 전하의 이동에 대한 밴드 다이어그램이다.
도 6은 도 4에 도시된 시냅스 소자에 따른 전기 전도도의 변화에 대한 그래프이다.
도 4를 참조하면, 본 발명의 제1 실시예에 따른 아날로그 시냅스 소자는, 실리콘채널층(130), 상기 실리콘채널층(130) 상에 적층된 게이트산화물(210), 상기 게이트산화물(210) 상부면 상에 적층된 전하저장층(310), 상기 전하저장층(310) 상부면 상에 적층된 배리어층(410)을 포함한다. 본 발명의 일 실시예에서, 상기 게이트산화물은 상기 실리콘채널층의 소스 및 드레인 영역에 대응하는 제1 영역 및 제2 영역과 이격되어 적층된다. 또한, 배리어층(410)의 상부면에는 게이트금속층(510)이 형성되고, 실리콘채널층(130)의 상부면 양측에 형성된 제1 영역, 제2 영역에는 각각 소스층(530), 드레인층(520)이 형성된다.
본 발명은 특히 물질간 전자친화도와 이로부터 얻어지는 전위장벽에 주목하였는데, 본 발명의 일 실시예에서는, 전하저장층(310)에는 WO3, MoO3, In2O3, V2O5 와 같이 높은 전자친화도를 갖는 물질을 사용하고, 상기 전하저장층(310)과 게이트 금속(510) 사이에는 전하저장층(310)보다 낮은 전자친화도를 갖는 물질의 배리어층(410)을 사용하였다. 이러한 배리어층(410) 물질로 Au, Pd, Pt, Ag, W, Al, Cu, Ru, Co, Ti, TiN, Ta, TaN 등이 사용가능하나, 본 발명의 범위는 이에 제한되지 않으며, 적어도 전하저장층(310)보다 낮은 전자친화도와 이로부터 후술하는 3eV 이하의 게이트금속과 배리어층간, 그리고 배리어층과 전하저장층간 전위장벽을 소정 수준(3eV) 이하로 갖게 하는 한 이는 모두 본 발명의 범위에 속한다.
따라서, 낮은 전자친화도의 배리어층(410)은 전하저장층(310)에 전하가 쉽게 이동 저장될 수 있게 하며, 동시에 게이트금속층(510)과의 장벽을 낮게 한다. 이를 이용하여 본 발명에 따른 플로팅 게이트 기반 3단자 아날로그 시냅스 소자는 게이트금속층(510)으로부터 전하저장층에 전하를 주입 및 제거하는 방식을 사용하며, 주입된 전하의 양에 의해 게이트 하부 소스-드레인 채널의 공핍영역이 변화되며, 동일 인가 전압 하에서 소스-드레인간 전류값이 변화와 이를 컨던턱스 변화로 인지하여 이를 읽음으로써 이를 통해 아날로그 시냅스 소자로써 동작한다.
본 발명의 일 실시예에서, 상기 게이트금속층과 상기 배리어층간 전위장벽 및 상기 배리어층(410)과 상기 전하저장층(310)간 전위장벽의 크기는 각각 3eV보다 낮은데, 만약 이보다 높은 전위장벽을 갖는 경우라면 전하 트랩 현상이 발생하여 시냅스 소자에서 매우 중요한 선형성을 잃게 되는 문제가 있다.
이하 도 4 및 5의 소자를 이용하여 본 발명에 따른 소자의 구동방법을 설명한다. 하지만, 하기 실시예의 구조로 본 발명의 범위는 제한되지 않으며, 적어도 낮은 전자친화도의 배리어 물질을 통하여 상술한 방식으로 소자가 구동되는 한 이는 모두 본 발명의 범위에 속한다.
도 4 및 도 5를 참조하여 본 발명의 제1 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자의 동작을 개략적으로 설명하면 다음과 같다.
본 발명의 경우, 전하저장층(Charge store layer, 310)에 높은 전자 친화도를 갖는 물질을 사용하고, 전하저장층(310)과 게이트금속층(510) 사이의 배리어층(Barrier layer, 410)을 전하저장층(310)에 비하여 낮은 전자 친화도의 값을 가져 전하저장층(310)에 전하를 저장할 수 있게 한다.
동시에 게이트금속층(510)과의 장벽이 낮게 하는 전자 친화도의 값을 가져 전하 이동을 용이하게 한다.
이를 이용하여 게이트금속층(510)으로부터 전하저장층(310)에 캐리어(전하)를 주입 및 제거한다.
주입된 캐리어의 양에 의해 게이트금속층(510) 하부 소스-드레인 채널의 공핍 영역이 변화함에 따라, 인가되는 동일한 전압 하에서 소스-드레인 간 전류값이 변화하며 이를 컨덕턴스(Conductance)의 변화로 인지하여 이를 통해 아날로그 시냅스 소자로써 동작하게 된다.
즉, 쓰기(Write) 동작 또는 소거(Erase) 동작의 경우 소스-드레인 간 채널과 게이트금속층(510) 간의 전위차를 이용하여 게이트금속층(510)으로부터 전하저장층(310)에 캐리어를 주입 또는 제거한다.
읽기(Read) 동작의 경우 게이트금속층(510)에 접지(GND) 또는 플로팅(floating) 시킨 후에, 소스-드레인 간 전압 인가와 전하저장층(310)에 저장되는 전하에 의한 소스-드레인 간 채널의 공핍 영역 변화에 따른 채널 컨덕턴스(Channel conductance) 변화를 이용하여, 출력하는 전류를 읽는 것으로 동작한다.
따라서, 이러한 컨덕턴스의 변화가 쓰기(Write) 동작 또는 소거(Erase) 동작에서 인가되는 펄스에 따라 아날로그 형태로 선형적으로 변화한다.
이를 통하여 본 발명은 도 5에서 보는 바와 같이, 인가된 게이트 전압에 따라 큰 장벽 없이 캐리어가 주입 및 제거되므로, 게이트 하부의 소스-드레인 채널의 전류가 선형적으로 변화하게 된다.
이는 종래의 플로팅 게이트에 기반한 시넵스 소자의 동작과 달리, 게이트와 채널 사이 산화실리콘 층을 통해 이동하는 전자에 의존하지 않게 되므로, 산화 실리콘 층의 전하 이동에 의한 산화실리콘 층의 열화현상 발생을 방지하여 소자의 내구성을 향상시킬 수 있게 된다.
또한, 전하저장층(310)에 전체적으로 캐리어가 주입 및 제거되므로, 종래의 필라멘트 기반 멤리스터 시냅스 소자에 비하여 동작이 안정적이게 된다.
도 6에서 보는 바와 같이, 본 발명의 아날로그 시냅스 소자를 1000 장기 강화(Potentiation) - 1000 장기 억압(depression) 스위칭하여 측정한 결과, 반복적인 동작이 가능하며, 펄스 폭이 500 μs로서 약 1 초였던 종래의 시냅스 소자보다 훨씬 감소했고, 컨덕턴스의 최대값/최소값 비율이 '10' 이상으로 나타났다.
이에 따라, 장기 강화-장기 억압 스위칭 동작의 그래프 상에서 선형성 및 대칭성이 현저하게 향상되어, 원하는 가중치 업데이트를 위해 필요한 전하량(또는 펄스의 개수)이 소자의 현재 저항 상태인 컨덕턴스와의 관련성이 감소되어 일정함을 유지할 수 있게 된다.
또한, 기계학습 연산에 필요한 가중치 업데이트를 위해 인가해야 하는 펄스의 개수를 알기 위해 소자의 현재 상태를 인지하지 않아도 되므로 읽기 작업을 추가적으로 수행하지 않아도 됨에 따라, 소자 전체의 동작 시간이 감소되고, 소자의 신뢰성이 향상되어, 보다 효율적인 뉴로모픽 컴퓨팅을 수행할 수 있게 된다.
도 7a 내지 도 7f는 본 발명의 제1 실시예에 따른 3 단자 아날로그 시냅스 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 8은 본 발명의 제1 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 제조 방법의 공정을 설명하기 위한 순서도이다.
도 9a 내지 도 9h는 본 발명의 제2 실시예에 따른 3 단자 아날로그 시냅스 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 10a 내지 도 10d는 본 발명의 제2 실시예에 따른 3 단자 아날로그 시냅스 소자의 제조방법 중 도 9d의 공정을 리프트 오프 기법을 이용하여 구현하는 방법을 설명하기 위한 공정별 단면도이다.
도 11은 본 발명의 제2 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 제조 방법의 공정을 설명하기 위한 순서도이다.
도 4 내지 도 11을 참조하여 본 발명의 제1 및 제2 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 제조 방법을 개략적으로 설명하면 다음과 같다.
본 발명의 일 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 제조 방법은, 실리콘 채널 격리를 수행하는 단계; 상기 실리콘채널층 상에 게이트산화물을 증착하는 단계; 상기 실리콘채널층 및 상기 게이트산화물 층 스택의 상부에 전하저장층이 증착되고, 상기 전하저장층의 양단이 식각되는 단계; 상기 식각된 전하저장층의 상부에 배리어층이 증착되고, 상기 배리어층의 양단을 식각하여 게이트 스택 격리를 수행하는 단계; 상기 게이트산화물의 양단을 식각하여 소스 및 드레인의 활성화를 수행하는 단계; 및 상기 활성화된 부분에 상기 소스층 및 상기 드레인층을 각각 형성하고, 상기 배리어층의 상부면에 게이트금속층을 형성하는 단계를 포함한다(도 8 참조).
또한 본 발명의 일 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 제조 방법은, 채널층의 양측 영역(제 1 영역 및 제 2 영역)을 제외한 상부면 상에 게이트산화물을 증착하고, 전하저장층 증착/양단을 식각하고, 다시 배리어층을 증착한 후, 게이트금속층을 증착하는 단계를 포함한다(도 11 참조). 본 발명의 일 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 제조 방법은, 소스 영역 및 드레인 영역 중 어느 하나에 스택을 형성하고, 나머지 영역을 활성화하는 방식을 제공한다(도 13, 14 참조). 이 경우 증착 식각의 단계는 달라질 수 있으나, 적어도 소스 영역 및 드레인 영역 중 어느 하나에 스택을 형성하고, 나머지 영역을 활성화하는 한 이는 모두 본 발명의 범위에 속한다.
도 7a 내지 도 7f 및 도 9a 내지 도 9h를 참조하여 본 발명의 제1 및 제2 실시예에 따른 3 단자 아날로그 시냅스 소자의 제조방법을 상세하게 설명하면 다음과 같다.
먼저, 절연 기판 위에 실리콘 단결정을 성장시킨 실리콘 온 인슐레이터(silicon on insulator, SOI)에 메사 구조(Mesa structure)을 이용하여 실리콘 채널 격리(Si Channel isolation)를 수행한다.
여기에서, 메사 구조란 집적 회로에서 칩의 소정 영역을 포토레지스트 등으로 덮고, 적당한 에칭액 혹은 에칭가스를 이용하여 불필요한 부분을 제거하여 도 7a와 같이 상부층이 톱니 형상으로 생성된 패턴을 의미한다.
기판(Substrate) 층(110)은 실리콘을 사용하여 형성한다.
도 7a 중에서 영역(A)에 대하여 게이트산화물(200)을 증착하여 확대한 도 7b를 참조하면, 매몰 산화물(Buried Oxide, BOX) 층(120) 및 실리콘채널층(130) 상에 게이트산화물(200)을 증착한다.
즉, 게이트산화물(200)의 형성을 위하여 플라즈마-강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 기법을 이용하여 SiO2 층을 형성한다.
본 실시예에서는, 실리콘 온 인슐레이터 웨이퍼를 사용하였지만, 이는 하나의 예시로서 종래의 실리콘 웨이퍼 도핑 기반 증착/강화 MOSFET의 PNP 채널 또는 NPN 채널 및 매몰 채널(Buried channel)도 활용될 수 있다. 그 경우 각 소자의 분리를 위하여 메사 구조 외에 LOCOS(LOCal Oxidation of Silicon)혹은 STI(Shallow Trench Isolation) 등의 기법을 활용할 수 있다.
도 7b에서 형성된 게이트산화물(Gate oxide) 층(200)은 Si 산화물, Si 질화물, SiOxNy, Hf 산화물, Ta 산화물 중 선택되는 어느 하나의 물질을 사용하며, 열 산화(thermal oxidation), CVD, ALD 등의 증착 기법을 이용하여 형성한다.
이를 통하여 도 7b에서의 실리콘채널층(130)이 형성되면, 실리콘채널층(130) 및 게이트산화물(200) 스택의 상부에 도 7c와 같이, 전하저장층(300) 및 배리어층(400)이 순차적으로 증착된다. 전하저장층(300)에 W 산화물, Mo 산화물, In 산화물, V 산화물, ITO 중 선택되는 어느 하나의 물질을 사용하며, 스퍼터링 기법을 이용하여 형성한다.
배리어층(400)은 비정질 실리콘(Amorphous Silicon, a-si), 수소화 비정질 실리콘(Hydrogenated Amorphous Silicon, a-si:H), Si 산화물, Ti 산화물, Ta 산화물, Hf 산화물, Si 질화물, SiOxNy, Al 산화물, Zr 산화물, Zn 산화물, Nb 산화물, FTO 중 선택되는 어느 하나의 물질을 사용하며, ALD, CVD, 스퍼터링, 전자빔 증착(electron beam evaporation) 등의 기법을 이용하여 형성한다.
이때, 배리어층(400)에 사용되는 상기 물질들은 전하저장층(300)에 비하여 낮은 전자 친화도의 값을 가져 전하저장층(300)에 전하를 저장할 수 있게 하는 동시에, 게이트금속층(510)과의 장벽 높이를 낮게 하는 전자 친화도의 값을 가져 전하저장층(300)에서 게이트금속층(510)으로의 전하 이동을 용이하게 하는 물질들이다.
즉, 도 5a에서 보는 바와 같이, 배리어층(BL)에 사용되는 물질의 전자 친화도가 전하저장층(CSL)과 게이트금속층(Gate)의 물질보다 낮아 전하저장층(310)에 저장된 전하가 전하저장층(310)에 유지되게 한다.
만일, 게이트 전압에 음의 전압이 인가되는 경우, 도 5b에서 보는 바와 같이, 전하가 전하저장층(310)에 주입되고, 게이트 전압에 양의 전압이 인가되는 경우, 도 5c에서 보는 바와 같이, 전하가 전하저장층(310)으로부터 제거되게 된다.
이때, 배리어층(410)과 전하저장층(310)의 효과를 극대화 하기 위하여 각 층에서 사용되는 상기 물질은 두가지 이상의 물질을 함께 사용할 수도 있다.
또한, 캐리어(전하)를 주입 및 제거하는 방식으로는, 게이트금속층(510)으로부터 전하저장층(310)에 열전자 방출(Thermionic emission), 직접 터널링(Direct tunneling), 전계 방출의 터널링의 일종인 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 기법을 이용할 수 있고, 배리어층(410)의 밸런스 밴드(valance band)와 전하저장층(310)의 컨덕션 밴드(conduction band) 간의 밴드 대 밴드 터널링(Band-to-Band tunneling) 또는 트랩으로 인한 터널링(Trap assisted tunneling) 기법을 이용할 수도 있다.
이를 통하여, 본 발명의 3 단자 아날로그 시냅스 소자는 저항변화층이 아닌 게이트금속층(510)과 유사한 전자 친화도의 배리어층(410)을 사용하여 전하를 주입하므로 그 균질성이 향상되게 된다.
한편, 제1 실시예에서는 도 7d와 같이, 반응성 이온 식각(reactive-ion etching, RIE) 기법을 이용하여 도 7c의 배리어층(400) 및 전하저장층(300)의 양단을 동시에 식각함으로써, 게이트 스택 격리(isolation)를 수행한다.
또는, 도 9c 내지 도 9f와 같이, 제2 실시예에서는 전하저장층(300)을 먼저 증착, 노광, 식각을 통해 형성한 후에, 배리어층(400)을 증착, 노광, 식각을 통해 형성하여 전하저장층(300)의 크기와 배리어층(400)의 크기를 상이하게 형성할 수도 있다.
도 7e와 같이, 습식 에칭(Wet etching)을 통해 도 7d의 게이트산화물(200)의 양단을 식각함으로써, 소스 및 드레인의 활성화(activation)를 수행한다.
도 7f와 같이, 실리콘채널층(130)의 상부면 중 활성화된 부분인 양단 각각에 소스층(530) 및 드레인층(520)을 형성하고, 배리어층(410)의 상부면 중앙부에 게이트금속층(510)을 형성한다.
이를 위하여 전자빔 증착, 열 증착(thermal evaporation), 원자층 증착(atomic layer deposition, ALD) 및 스퍼터링 기법 중 어느 하나를 활용한다.
특히, 게이트금속층(510)은 Au, Pd, Pt, Ag, W, Al, Cu, Ru, Co, Ti, TiN, Ta, TaN, ITO 중 선택되는 어느 하나의 물질을 사용하여 증착한다.
이와 같이, 도 7a 내지 도 7f의 공정을 통하여 본 발명의 제1 실시예에 따른 3 단자 아날로그 시냅스 소자를 제조할 수 있지만, 도 7c 내지 도 7e의 공정과 같이, 전하저장층(300) 및 배리어층(400)의 증착 후 식각을 활용한 공정 대신, 제2 실시예에서는 전하저장층(300) 및 배리어층(400)을 구성하는 물질 및 공정 방법에 따라 도 10a 내지 도 10d의 공정과 같이 마스크 형성 후 리프트 오프(Lift-off) 기법을 통해 형성되는 패턴을 이용하는 공정이 활용될 수도 있다.
즉, 도 10a 및 도 10b에서 보는 바와 같이, 실리콘채널층(130") 및 게이트산화물(200") 스택의 상부에 포토 레지스터 패턴(600)을 적층하고, 도 10c 및 도 10d에서 보는 바와 같이, 전하저장층(700)을 증착시킨 후에 리프트 오프 기법을 이용하여 포토 레지스터 패턴(600)과 그 상부에 증착된 전하저장층(700)을 함께 제거한다.
이를 통하여 식각이 잘 되지 않는 물질도 패터닝이 가능해지고, 식각 공정이 불필요하여 제조 공정이 간단하게 되며, 식각 공정에서 발생할 수 있는 박막 표면 손상이 방지된다.
본 발명의 또 다른 일 실시예들은, 게이트산화물 증착 후 양단을 식각하는 것이 아니라 선택소자가 올라가는 영역만을 식각한 후 게이트와 선택소자 스택을 완성한 이후 나머지 선택소자가 없는 영역을 식각하는 방법을 사용한다. 이하 이를 보다 상세히 설명한다. 본 발명의 일 실시예에서 상기 선택소자는 드레인 또는 소스 스택일 수 있다.
도 12는 본 발명의 제3 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자를 나타낸 단면도로서, 실리콘채널층(130'), 게이트 스택(610) 및 선택 소자인 드레인 스택(620)을 포함한다.
도 13은 본 발명의 제3 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 제조 방법의 공정을 설명하기 위한 순서도이다.
도 12에는, 선택 소자가 드레인 측에 형성되어 선택소자인 드레인 스택(620)으로 도시되어 있지만, 소스 측에 형성되는 경우에는 소스 스택이 선택소자로 형성될 수 있다.
도 12 및 도 13을 참조하여 본 발명의 제3 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자의 구성 및 기능을 개략적으로 설명하면 다음과 같다.
본 실시예에서는 선택 소자가 드레인 스택(620)으로 형성된 것을 하나의 예시로 하여 서술하도록 한다.
본 발명의 제3 실시예에 따른 시냅스 소자는 실리콘채널층(130'), 상기 실리콘채널층(130’)의 상부면 중앙부인 게이트 측에 게이트 스택(610)을 형성하고, 상기 실리콘채널층(130’)의 상부면의 드레인 측에 드레인 스택(620)을 형성한다.
게이트 스택(610)은 게이트산화물(210'), 전하저장층(310'), 배리어층(410') 및 게이트층(510')이 순차적으로 적층되고, 드레인 스택(620)은 전하저장층(320), 배리어층(420) 및 드레인층(520')이 순차적으로 적층된다.
도 12에서 보는 바와 같이, 실리콘채널층(130’)의 상부면 양단 중 선택 소자가 드레인층 측에 형성된 경우, 도 7f 공정과 유사하게 선택 소자가 미형성된 실리콘채널층(130’)의 상부면에 소스층(530')을 형성하고, 게이트 스택(610)의 최상부층인 배리어층의 상부면 중앙부에 게이트금속층(510')을 형성한다.
반면, 도 7f 공정과 상이하게 선택 소자가 형성된 드레인층 측은 드레인 스택(620)의 최상부층인 배리어층의 상부면에 드레인층(520’)을 형성한다.
만일, 선택 소자가 소스 스택인 다른 실시예의 경우, 도 7f 공정과 유사하게 선택 소자가 미형성된 실리콘채널층(130')의 상부면 일단에 드레인층(520’)을 형성하고, 게이트 스택(610)의 최상부층인 배리어층의 상부면 중앙부에 게이트금속층(510')을 형성한다.
반면, 도 7f 공정과 상이하게 선택 소자가 형성된 소스층 측은 소스 스택의 최상부층인 배리어층의 상부면에 소스층(530')을 형성한다.
이를 통하여, 본 발명의 제3 실시예에 따른 3 단자 아날로그 시냅스 소자는 크로스바 어레이 형태로 제작시 복수개의 셀 각각에 별도의 추가 트랜지스터를 위한 게이트 라인이 필요 없어지므로 소자의 집적도를 향상시킬 수 있게 된다.
도 14는 본 발명의 제4 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 제조 방법의 공정을 설명하기 위한 순서도이다.
도 15는 도 13 및 도 14에 도시된 본 발명의 제3 및 제4 실시예에 따른 시냅스 소자를 크로스바 어레이 구조에 적용하여 제작한 복수개의 셀의 동작을 설명하기 위한 구성도이다.
도 16은 도 13 및 도 14에 도시된 본 발명의 제3 및 제4 실시예에 따른 시냅스 소자의 드레인 단자 측에 선택 소자를 형성한 경우의 동작을 설명하기 위한 단면도이다.
도 17은 도 15에 도시된 본 발명의 제3 및 제4 실시예에 따른 시냅스 소자의 드레인 단자 측에 선택 소자를 형성한 경우의 전류-전압 특성을 설명하기 위한 그래프이다.
도 14 내지 도 17을 참조하여 본 발명의 제3 및 제4 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자의 동작을 상세하게 설명하면 다음과 같다.
도 15에서는 이해의 편의를 위하여 제1 및 제2 비트 라인(BL1, BL2), 제1 및 제2 워드 라인(WL1, WL2), 제1 및 제2 소스 라인(SL1, SL2)만을 도시하여, 시냅스 소자가 4개인 4개의 셀(C1, C2, C3, C4)인 것으로 설정하였으나, 실제 크로스바 어레이는 비트 라인, 워드 라인, 소스 라인 및 시냅스 소자가 복수개 존재하여 복수개의 셀을 형성한다.
도 15에서 보는 바와 같이, 제1 및 제2 비트 라인에 인가된 입력 전압 펄스(X1, X2)는 각각 제1 셀 및 제2 셀(C1, C2), 제3 셀 및 제4 셀(C3, C4)을 통과하며, 각 셀에 저장된 컨덕턴스와 옴의 법칙(I=G x V, G는 컨덕턴스)에 의하여 전류로 변환된다.
각 셀의 전류는 키르히호프의 전류 법칙에 따라, 공통 연결된 제1 또는 제2 소스 라인에서 합쳐져, 이는 제1 또는 제2 소스 라인의 출력 전류값(Y1, Y2)이 된다.
이를 통하여 본 발명의 제3 및 제4 실시예에 따른 시냅스 소자는 아래의 수학식 1과 같은 벡터-행렬 곱(Vector-Matrix multiplication, VMM) 연산을 수행하게 된다.
이러한 벡터-행렬 곱 연산은 어레이 배열 형태로 구성된 시냅스 소자가 각 '행'에 해당하는 복수개의 비트 라인에 인가되는 전압에 따라 전류가 '열'에 해당하는 하나의 소스 라인에 합쳐져 출력되는 것을 활용하여 인공신경망 기반 기계학습 및 기타 연산장치에 필수적인 연산에 활용된다.
특히, 클라우드 서버와의 통신이 아닌 로컬 디바이스에서 자체적으로 인공지능 연산을 수행하는 종단 장치(Edge device)의 경우, 그 특성상 전지 등을 통해 제한적인 전력 공급이 이루어지므로, 저전력으로 효율적인 고속도의 연산 및 데이터 저장을 진행할 수 있는 소자가 필요한데, 종단 장치에서의 기계 학습 등 신경망 기반 연산에 본 발명의 제3 및 제4 실시예에 따른 시냅스 소자를 적용할 수 있다.
[수학식 1]
여기에서, X1, X2는 제1 및 제2 비트 라인에 인가되는 입력 펄스의 전압이고, W11, W12, W21, W22는 제1 셀 내지 제4 셀 각각에서 변화하는 컨덕턴스의 크기에 해당하는 저장된 가중치의 값이며, Y1, Y2는 제1 및 제2 소스 라인의 출력 전류값을 나타낸다.
이때, 요구되는 동작을 위하여 쓰기 동작 및 소거 동작을 통해 각 셀의 컨덕턴스를 알맞은 크기로 제어하는 것이 중요한데, 이를 위하여 시냅스 소자의 선형성, 점멸비(on/off ratio), 유지(retention), 내구성(endurance), 장치 대 장치 변형(device to device variation), 싸이클 대 싸이클 변형(cycle to cycle variation) 등의 특성이 중요하다.
또한, 쓰기 동작 및 소거 동작에서 각 셀의 시냅스 소자의 컨덕턴스를 독립적으로 변화시키기 위해 각 셀에 접근하는 방식이 필요하다.
즉, 플로팅을 이용한 쓰기 동작 및 소거 동작의 예시는 아래와 같다.
먼저, 도 15의 제1 셀을 업데이트하기 위하여 WL1에 게이트 전압(Vg)을 인가하고, 그 외의 워드라인에는 플로팅을 인가한다.
이때, WL1을 공유하지 않는 셀(W21, W22)은 업데이트 되지 않는다.
또한, WL1을 공유하는 다른 셀(W12)이 업데이트되는 것을 막기 위하여, SL1에 접지 전압(GND)를 인가하고, SL1을 제외한 모든 소스 라인(SL)들과 모든 BL을 플로팅시킨다.
이 경우 셀(W12)에서 하부 채널이 플로팅되므로, 게이트 전압에 의한 전기장의 영향을 감소시켜 업데이트를 막게 된다.
그러나, W11에서는 SL1의 GND와의 전위차를 이용하여 업데이트가 진행되며, BL1의 플로팅의 경우 드레인 측에 형성된 선택 소자에 의하여 영향을 받지 않아 다른 셀에 영향을 끼치지 않게 된다.
쓰기 동작 및 소거 동작을 통해 각 셀의 컨덕턴스를 알맞은 크기로 제어하는 또 하나의 방법으로서, 선택 소자의 동작을 활용하여 쓰기 동작 및 소거 동작시 다른 SL 및 BL에 전압을 인가하여 전위차를 상쇄시키는 방법의 예시를 설명하면 다음과 같다.
본 예시에서는, 쓰기 동작 전압(Vwrite)이 양의 전압이고 소거 동작 전압(Verase)이 음의 전압인 경우로 설정한다.
먼저, 쓰기 동작 시에 제1 셀을 업데이트하기 위하여 SL1에 GND, WL1에 Vwrite를 인가하며, 그 외의 WL은 Vwrite/2를 인가한다.
이때, W11과 WL1을 공유하는 다른 셀(W12)이 업데이트되는 것을 막기 위하여 SL1을 제외한 모든 SL에 Vwrite/2를 인가한다.
또한, WL1을 공유하는 다른 셀(W12)과 SL1을 공유하는 다른 셀(W21)의 경우 게이트-채널간 전위차가 Vwrite/2만 나게 되므로 업데이트가 일어나지 않는다.
W11과 WL 또는 SL을 공유하지 않는 셀들은 SL과 WL에 모두 Vwrite/2가 인가되어 업데이트가 일어나지 않는다.
BL의 경우 선택 소자에 의하여 다른 라인에 영향을 주지 않도록 GND을 인가한다.
다음으로, 소거 동작시에는 W11을 업데이트하기 위하여 SL1에 GND, WL1에 Verase를 인가하며, 그 외의 WL은 Verase/2를 인가한다.
이때, W11과 WL1을 공유하는 다른 셀(W12)이 업데이트되는 것을 막기 위하여 SL1을 제외한 모든 SL에 Verase/2를 인가하며, WL1을 공유하는 다른 셀(W12)과 SL1을 공유하는 다른 셀(W21)의 경우 게이트-채널간 전위차가 Verase/2만 나게 되므로 업데이트가 일어나지 않는다.
W11과 WL, SL을 공유하지 않는 셀들은 SL과 WL에 모두 Verase/2가 인가되어 전위차가 발생하지 않으므로 업데이트가 일어나지 않는다.
BL의 경우 선택 소자에 의하여 다른 라인에 영향을 주지 않도록 그 절대값이 Verase/2 이상의 전압을 인가한다.
상기 예시는 인가된 전위차의 변화에 대한 컨덕턴스 변화의 비선형성에 기반한 업데이트의 유무를 이용한 것으로서, 각 라인에 인가되는 전압은 변화할 수 있으며, 전위차 역시 V/2가 아닌 V/3 또는 다른 값을 사용할 수도 있다.
도 16에서, 선택 소자가 드레인 스택(620)으로 형성되어 드레인 단자 - 소스 단자 간에 양 전압(2 V)이 인가된 경우(적색 표시), 도 17에서 보는 바와 같이, 약 0 ~ 0.5 V의 전압대에서 전류 레벨이 급격히 증가하는 동작이 수행되고, 약 1.0 ~ 1.5 V의 전압대에서 약 1E-06 A의 전류로 포화(saturation)된다.
반면, 드레인 단자- 소스 단자 간에 음 전압(-2 V)이 인가된 경우(흑색 표시), 도 13에서 보는 바와 같이, 약 -1.0 ~ -0.5 V의 전압대에서 약 1E-08 A의 전류로 포화(saturation) 상태에 있었던 전류가 약 -0.5 ~ 0 V의 전압대에서 전류 레벨이 급격히 감소하는 동작이 수행된다.
전류 레벨이 급격히 증가하는 동작과 급격히 감소하는 동작이 스위칭되는 약 -0.5 ~ 0.5 V의 전압대에서 전류의 세기가 약 102 배 정도의 차이를 보이는 것을 알 수 있다.
이와 같은 전류-전압 특성을 적절히 이용하여 읽기 동작시에는 인가 전압에 따라 원하는 전류가 흘러 정상적으로 전하 저항층에 저장된 데이터를 읽어 동작하지만, 쓰기 동작 및 소거 동작 시에는 역전압에 의해 발생하는 다른 경로(sneak path)에 의한 전류 흐름을 차단함으로써, 주변 셀의 간섭 등 어레이 동작의 성능 저하를 방지할 수 있다.
즉, 드레인 스택(620)으로 형성된 선택 소자는 크로스바 어레이 형태로 제작된 인접한 시냅스 소자들 사이에서 다른 경로에 의한 전류 흐름에 의해 발생하는 의도치 않은 동작을 방지하는 용도로 사용되게 된다.
본 발명의 제 1 및 제 2 실시예에 따른 소자의 경우 각 소자에 별도의 트랜지스터를 연결하여 도 15와 같이 배열하는 것으로 상기한 것과 같은 벡터-행렬곱 연산을 수행할 수 있다.
도 7a, 도 7b, 도 12 및 도 13, 도 14를 참조하여 본 발명의 제3 및 제4 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 제조 방법을 개략적으로 설명하면 다음과 같다.
실리콘 채널 격리를 수행한다(S210). 본 발명의 일 실시예에서,
이때, 실리콘 채널 격리는 메사 구조 외에 이와 유사한 구조를 이용할 수도 있다.
메사 구조를 형성하는 매몰 산화물 층(120) 및 실리콘채널층(130) 상에 게이트산화물(200)을 증착한다(S220).
단계(S220)에서 증착된 게이트산화물(200)의 양단의 소스/드레인 영역 중 선택소자가 필요한 영역을 식각한다(S230).
단계(S230)에서 게이트산화물(200)이 식각된 실리콘채널층(130) 상부면 및 게이트산화물(200)의 상부면에 전하저장층 및 배리어층이 순차적으로 증착된다(S240).
소스층(530') 또는 드레인층(520’)이 형성될 영역을 남기고 배리어층 및 전하저장층의 양단을 동시에 노광 및 식각하여, 게이트 스택(610) 격리 및 소스 스택 격리 또는 게이트 스택(610) 격리 및 드레인 스택(620) 격리를 수행한다(S250).
단계(S250)에서 격리된 소스 스택 또는 드레인 스택(620)을 가진 소자에 대하여 선택소자가 없는 드레인층(520') 또는 소스층(530’)의 활성화를 수행한다(S260).
단계(S260)에서 활성화된 부분 및 선택소자 상에 소스층(530') 또는 드레인층(520’)을 형성하고, 배리어층(410')의 상부면에 게이트금속층(510')을 형성한다(S270).
한편, 제3 실시예에서는, 단계(S240) 및 단계(S250)에서, 전하저장층 및 배리어층이 순차적으로 증착된 후에 양단을 동시에 노광 및 식각하는 대신에, 도 13에서 보는 바와 같이, 전하저장층을 먼저 증착하고(S235) 노광 및 식각하여 형성한 후에(S245), 배리어층을 증착하고(S255) 노광 및 식각하여 형성할 수 있다(S265).
이와 같은 개별적인 공정을 통해 전하저장층의 크기와 배리어층의 크기를 상이하게 형성할 수 있게 된다.
예를 들어, 전하저장층의 크기 배리어층의 크기보다 더 크게 형성될 경우, 전하저장층의 양단 상부면에 다른 물질층을 적층하여 형성할 수 있는 장점이 있다.
도 7a 내지 도 17을 참조하여 본 발명의 제3 및 제4 실시예에 따른 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 제조 방법을 본 발명의 제1 및 제2 실시예와 비교하여 설명하면 다음과 같다.
본 발명의 제3 및 제4 실시예에 따른 3 단자 아날로그 시냅스 소자는 본 발명의 제1 및 제2 실시예에 대한 도 7b에서의 실리콘채널층이 형성된 후에, 도 7c 공정을 수행하기 전에, 실리콘채널층(130) 상부에 증착된 게이트산화물(200)의 양단의 소스/드레인 영역 중 선택소자가 필요한 영역을 식각하는 공정이 추가되어 제조된다.
그 다음에 실리콘채널층(130)의 상부면 및 게이트산화물(200) 상부면의 상부에 도 7c의 공정과 동일하게, 전하저장층 및 배리어층이 순차적으로 증착된다.
또한, 도 7d 공정과 유사하게, 반응성 이온 식각 기법을 이용하여 배리어층 및 전하저장층의 양단을 동시에 식각하되, 소스층(530') 또는 드레인층(520’)이 형성될 영역을 남기고 식각함으로써, 게이트 스택(610) 격리 및 소스 스택 격리 또는 게이트 스택(610) 격리 및 드레인 스택(620) 격리를 수행한다.
이때, 소스 스택 격리 및 드레인 스택 격리에서도, 게이트 스택(610) 격리와 마찬가지로 전하저장층 및 배리어층이 순차적으로 증착된 후에 양단을 동시에 식각하는 대신, 전하저장층을 먼저 증착하고 식각한 후에, 배리어층을 증착하고 식각할 수 있다.
이와 같은 개별적인 공정을 통해 전하저장층의 크기와 배리어층의 크기를 상이하게 형성할 수 있게 된다.
이때, 소스 스택 또는 드레인 스택(620)은 시냅스 소자를 구성하는 복수개의 셀 각각에 대한 쓰기 동작 및 소거 동작을 용이하게 하는 선택 소자로 이용된다.
이와 같이, 본 발명은 소스-드레인 채널의 도핑 농도를 조절하여 동작전류 범위를 다양하게 제어함으로써, 저전력으로 읽기 동작, 쓰기 동작, 소거 동작이 가능한 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 및 제조 방법을 제공한다.
또한, 기존의 CMOS 제작 공정을 활용하여 CMOS 소자와 호환이 가능하고 대량 생산에 적합하며, CMOS 소자 기반 주변 회로들과 하나의 칩에 집적할 경우 전체 신경망 기반 연산 시스템의 크기와 소모 전력을 줄이며 높은 연산처리 효율을 구비함으로써, 종단 장치에서 효율적인 기계학습 및 심층학습 연산을 진행할 수 있는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자를 제공한다.
또한, 전하저장층 및 배리어층의 증착 및 식각을 개별적인 공정을 통해 각각 수행하여 양 층의 크기를 상이하게 형성할 수도 있고, 식각 공정 대신 리프트 오프 기법을 적용하여 제조 공정을 단순화 시킬 수도 있는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자를 제공한다.
이를 통하여, 본 발명은 게이트 전압에 따라 큰 장벽 없이 캐리어가 주입 및 제거되므로 소스 드레인 간 채널의 전류가 선형적으로 변화하며, 동작이 게이트와 채널 사이 산화실리콘 층을 통해 이동하는 전자에 의존하지 않으므로 산화실리콘 층의 열화 현상이 없어 소자의 내구성 및 안정성이 향상된다.
또한, 전하저장층에 전체적으로 캐리어가 주입 및 제거되므로, 종래의 필라멘트 기반 멤리스터 시냅스 소자에 비하여 동작의 안정성이 향상된다.
또한, 신경망 모방 연산을 위한 시스템 온 칩으로 구성하게 될 경우, 종래의 CMOS 기반 신경망 처리장치에 비하여 소비 전력이 감소되어 종단 장치에서 활용될 수 있다.
또한, 데이터의 저장을 하나의 소자에서 진행하므로 고집적화가 가능하고, 기존의 CMOS 기반 제조 공정으로 대량 생산 공정을 진행할 수 있어 사업화 시 비용을 절감할 수 있고, 신경망 학습을 위한 클라우드 서버 구성에 활용될 수 있다.
또한, 전하저장층 및 배리어층의 증착 및 식각을 개별적인 공정을 통해 각각 수행함으로써, 양 층의 크기를 상이하게 형성할 수 있게 된다.
또한, 실리콘채널층 및 게이트산화물 스택에 리프트 오프 기법 적용이 가능하여, 제조 공정이 단순화 되고, 식각 공정에서 발생할 수 있는 박막 표면 손상이 방지된다.
이상, 일부 예를 들어서 본 발명의 바람직한 여러 가지 실시예에 대해서 설명하였지만, 본 "발명을 실시하기 위한 구체적인 내용" 항목에 기재된 여러 가지 다양한 실시예에 관한 설명은 예시적인 것에 불과한 것이며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이상의 설명으로부터 본 발명을 다양하게 변형하여 실시하거나 본 발명과 균등한 실시를 행할 수 있다는 점을 잘 이해하고 있을 것이다.
또한, 본 발명은 다른 다양한 형태로 구현될 수 있기 때문에 본 발명은 상술한 설명에 의해서 한정되는 것이 아니며, 이상의 설명은 본 발명의 개시 내용이 완전해지도록 하기 위한 것으로 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이며, 본 발명은 청구범위의 각 청구항에 의해서 정의될 뿐임을 알아야 한다.
130, 130', 130": 실리콘채널층
210, 210', 200', 200": 게이트산화물
310, 310', 320, 300", 700, 700" : 전하저장층
410, 410', 420, 400', 400": 배리어층
510, 510': 게이트금속층
520, 520': 드레인층
530, 530': 소스층
610 : 게이트 스택
620 : 선택 소자

Claims (15)

  1. 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자로서,
    실리콘채널층;
    상기 실리콘채널층 상에 증착된 게이트산화물층;
    상기 게이트산화물 상에 증착되어 전하가 주입되는 전하저장층;
    상기 전하저장층 상에 증착되고, 상기 전하저장층 물질의 전자친화도보다 낮은 전자친화도를 갖는 배리어층; 및
    상기 배리어층의 상부면에 증착되어 게이트 전압이 인가되는 게이트금속층;
    을 포함하며,
    상기 게이트금속층과 상기 배리어층간 전위장벽 및 상기 배리어층과 상기 전하저장층간 전위장벽의 크기 각각 2eV보다 낮은 장벽을 가지며, 상기 전하저장층의 전하는 상기 게이트금속층으로부터 주입 및 제거되며,
    상기 전하저장층의 전하 축적량에 따라 상기 소스-드레인간 전류값이 결정되어 컨덕턴스 변화가 읽혀지며,
    상기 시냅스 소자의 쓰기 동작 또는 소거 동작의 경우,
    상기 소스-드레인 간 채널과 상기 게이트금속층 간의 전위차를 이용하여 상기 게이트금속층으로부터 상기 전하저장층에 전하를 주입 또는 제거하며,
    상기 게이트금속층에 음의 전압이 인가되는 경우, 전하가 상기 전하저장층에 주입되고, 상기 게이트금속층에 양의 전압이 인가되는 경우, 전하가 상기 전하저장층으로부터 제거되는 것을 특징으로 하는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자.
  2. 삭제
  3. 삭제
  4. 제 1에 있어서,
    상기 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자는,
    상기 게이트산화물층과 이격되어 상기 실리콘채널층상의 제 1 영역에 형성된 소스 전극을 포함하는 소스; 및
    상기 게이트산화물층과 이격되어 상기 실리콘채널층상의 제 2 영역에 형성된 드레인 전극을 포함하는 드레인을 포함하는, 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자.
  5. 삭제
  6. 삭제
  7. 제 4 항에 있어서,
    상기 시냅스 소자의 읽기 동작의 경우,
    상기 게이트금속층을 접지 또는 플로팅 시킨 후에, 소스-드레인간 전압 인가와 상기 읽혀진 컨덕턴스의 변화를 이용, 출력하는 전류를 읽는 것을 특징으로 하는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자.
  8. 제 1항에 있어서,
    상기 실리콘채널층은 격리된 것을 특징으로 하는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자.
  9. 제 4항에 있어서,
    상기 제 1영역 또는 제 2영역 중 어느 하나의 영역상에는 선택소자가 형성되며,
    상기 선택소자는, 전하저장층; 배리어층; 및 소스 또는 드레인 전극을 포함하는 것을 특징으로 하는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자.
  10. 제 1항에 있어서,
    상기 게이트산화물은
    Si 산화물, Si 질화물, SiOxNy, Hf 산화물, Ta 산화물 중 선택되는 적어도 어느 하나의 물질을 사용하며, 열 산화, CVD, ALD 중 선택되는 적어도 어느 하나의 방식으로 적층되는 것을 특징으로 하는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자.
  11. 제 1항에 있어서,
    상기 전하저장층은,
    W 산화물, Mo 산화물, In 산화물, V 산화물, ITO 중 선택되는 적어도 어느 하나를 포함하는 것을 특징으로 하는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자.
  12. 제 1항에 있어서,
    상기 배리어층은,
    비정질 실리콘, 수소화 비정질 실리콘, Si 산화물, Ti 산화물, Ta 산화물, Hf 산화물, Si 질화물, SiOxNy, Al 산화물, Zr 산화물, Zn 산화물, Nb 산화물, FTO 중 선택되는 적어도 어느 하나를 포함하는 것을 특징으로 하는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자.
  13. 복수개의 셀을 포함하는 시냅스 소자 어레이로,
    제 9항의 상기 시냅스 소자가 어레이 형태로 제조되는 경우, 상기 선택소자는 역전압에 의해 발생하는 인접한 시냅스 소자의 다른 경로에 의한 전류 흐름을 차단하는 것을 특징으로 하는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 어레이.
  14. 제 13항에 있어서,
    상기 시냅스 소자 어레이의 복수개의 비트 라인에 인가된 입력 전압 펄스가 복수개의 워드 라인에 게이트 단자가 연결된 상기 복수개의 셀 각각을 통과하며,
    각 셀에 저장된 컨덕턴스에 의하여 상기 복수개의 비트 라인과 직교하는 복수개의 소스 라인으로 흐르는 전류로 변환되는 것을 특징으로 하는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 어레이.
  15. 제 14 항에 있어서,
    상기 변환된 전류는,
    상기 복수개의 셀 중 공통 소스 라인에 연결된 셀들을 통과하여 합쳐져, 상기 공통 소스 라인의 출력 전류값이 되어 벡터-행렬 곱 연산이 수행되는 것을 특징으로 하는 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 어레이.
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