KR101695737B1 - 흥분/억제 기능을 포함하는 신경 모방 소자 - Google Patents

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Abstract

본 발명은 재구성 가능한 시냅스 모방 소자에 관한 것이다. 상기 시냅스 모방 소자는, 기판위에 전기적으로 격리되어 형성된 제1 및 제2 하부전극(BG1, BG2), 제1 하부 전극의 표면에 적어도 형성된 제1 하부 절연막 스택, 제2 하부 전극의 표면에 적어도 형성된 제2 하부 절연막 스택, 제1 및 제2 하부 전극의 좌우에 형성된 제1, 제2 및 제3 도핑영역, 상기 제1 및 제2 하부 절연막 스택 위에 형성된 제1 및 제2 반도체 영역, 상기 제1 및 제2 반도체 영역과 제1, 제2, 제3 도핑영역 위에 형성된 상부 절연막 스택, 상부 절연막 스택 위에 형성된 상부 전극(Top Gate)을 구비한다. 본 발명에 따른 시냅스 모방 소자는 제1 및 제2 하부전극과 이들 전극의 표면에 형성된 전하 저장층을 포함하는 하부 절연막 스택을 이용하여 특정 시냅스 모방 소자를 임의로 억제 또는 흥분 기능을 갖도록 재구성 할 수 있다.

Description

흥분/억제 기능을 포함하는 신경 모방 소자 {Neuromorphic devices with excitatory and inhibitory functionality}
본 발명은 신경 모방(neuromorphic) 기술에서 시냅스, 시냅스 어레이, 뉴런(neuron)을 흉내낼 수 있는 신경 모방 소자에 관한 것이다.
최근 폰 노이만 아키텍처 기반의 집적회로에서 전력 소모가 크게 증가하고 발열 문제가 심각해지면서 동물의 신경계를 모방하려는 시도가 많이 시도되고 있다. 특히, 동물의 신경계를 모방한 기술에서는 전력 소모를 크게 줄이면서, 인지 기능이 가능하고 학습이 가능함으로써 인식 기능과 판단 기능을 개선할 수 있게 되었다. 이에 따라 기존의 폰 노이만 방식의 집적회로의 기능을 대체하거나 크게 개선할 수 있는 기회가 생겼다. 따라서, 이에 대한 관심이 증가하고 연구의 필요성이 크게 대두되었다.
뉴런의 기본 기능은 임계치 이상의 자극을 받았을 경우 전기적 스파이크를 발생시켜 다른 세포에 정보를 전달하는 것이다. 이렇게 발생하는 전기 신호를 활동전위(活動電位:action potential)라고 한다. 뉴런은 크게 세 가지 부분으로 나눌 수 있다. 핵이 있는 세포 부분이 신경세포체이며, 다른 세포에서 신호를 받는 부분이 수상돌기(樹狀突起:dendrite), 그리고 다른 세포에 신호를 주는 부분이 축삭돌기(軸索突起:axon)이다. 돌기 사이에 신호를 전달하는 부분을 시냅스(synapse)라고 한다.
뉴런은 다른 신경세포나 자극수용세포에서 자극을 받아 다른 신경세포 또는 샘세포로 자극을 전달하는데, 이러한 자극의 상호교환은 시냅스에서 일어난다. 1개의 신경세포(뉴런)는 다수의 시냅스를 통하여 자극을 받아 흥분을 통합한 후 신경세포체에 가까운 축삭 돌기로 전기적 스파이크를 전달하여 시냅스에 도달하게 한다.
이와 같이, 뉴런의 흥분이 시냅스를 거쳐 다른 신경세포에 전해지는 것을 흥분 전달이라고 한다. 시냅스에서의 흥분전달은 신경섬유로부터 세포체 또는 수상돌기 방향으로만 전해지고, 역방향으로는 전달되지 않으므로, 전체로서 한 방향으로만 흥분을 전달하게 된다.
또한, 시냅스는 단지 흥분을 전달하는 중계 장소일 뿐만 아니라 거기에 도착하는 흥분의 시간적/공간적 변화에 따라 가중을 일으키거나, 또는 억제를 일으켜 신경계의 고차적인 통합작용을 가능하게 하고 있다.
한편, 시냅스는 흥분을 전달하는 것 이외에 다른 신경세포로부터의 흥분의 전달을 억제하는 작용을 가진 것도 있다. 이런 것을 억제성 시냅스라고 한다. 어떤 신경섬유를 따라 전달되어 온 흥분이 억제성 시냅스에 도달하면 거기에서 억제성 전달물질이 분비된다. 이 물질은 시냅스에 접하는 신경세포의 세포막에 작용하여 그 세포의 흥분(활동전위의 발생)을 억제하는 작용이 있다. 그 때문에 억제성 전달물질이 작용하고 있는 동안, 다른 시냅스에 도달한 흥분은 전달되지 않게 된다.
이와 같이, 뉴런은 하나 또는 둘 이상의 신경 세포로부터 전달된 흥분을 시냅스를 통해 다음 신경 세포로 전달하는 흥분 전달 기능을 수행하거나, 다수 개의 신경 세포로부터 전달된 흥분들을 통합하여 다음 신경 세포로 전달하는 흥분 통합/전달 기능을 수행하거나, 다른 신경세포로부터의 흥분의 전달을 억제하는 흥분 억제 기능을 수행하게 된다.
본 발명은 이러한 뉴런과 시냅스들이 수행하는 흥분 통합/전달/억제 등과 같은 다양한 기능들을 모방할 수 있는 신경 모방 소자를 제안하고자 한다.
종래의 기술은 주로 멤리스터 기반의 기술과 SRAM에 기반한 기술이 대부분이다. 멤리스터 기반의 경우 기존의 RRAM이나 PRAM을 주로 사용하고 있으며, STT-MRAM을 사용하기도 한다. 기본적으로 모두 2단자 소자로 간단해 보이지만 실제 시냅스 어레이 구현에 있어 흥분(excitatory)이나 억제(inhibitory) 기능을 구현하는데 있어 배선 복잡성이 크게 증가한다. 또한, 어레이 환경에서 2단자 소자의 한계인 선택 소자를 각 시냅스 모방소자에 형성해야 하는 단점이 있다. RRAM과 PRAM의 경우는 시냅스 기능 모방에 적절한 아날로그 형태의 메모리 구현이 가능하나 SRAM의 경우는 디지털 메모리 이므로 하나의 시냅스를 구현하는데 있어 그 한계가 있다. 특히, RRAM은 내구성에 큰 문제가 있고 PRAM은 내구성과 높은 전력소모에 따른 문제가 있다. 시냅스 모방을 위한 기존의 SRAM 셀은 통상 8개의 트랜지스터로 구현되므로 점유 면적이 너무 크고, 앞서 언급한 것과 같이 디지털 메모리로서 갖는 한계가 있어 집적도에 매우 큰 문제가 있다.
미국공개특허공보 US 2014-0129498 미국공개특허공보 US 2012-0084241
Nanoscale Memristor Device as Synapse in Neuromorphic Systems(Nano Lett. 10, 4(2010)) Phase change memory as synapse for ultra-dense neuromorphic systems: Application to complex visual pattern extraction ( IEEE IEDM (2011))
본 발명에서는 기존의 시냅스 모방소자가 갖는 문제점을 모두 해결하면서, 뛰어난 신뢰성과 저전력, 그리고 높은 집적도를 갖는 시냅스 모방 소자를 제공하는 것을 목적으로 한다.
전술한 기술적 과제를 해결하기 위한 본 발명의 제1 특징에 따른 시냅스 모방 소자는, 불순물이 도핑된 반도체 물질로 이루어지며, 기판 상에 일정 거리 이격되어 형성되되 전기적으로 격리되어 형성된 제1, 제2 및 제3 도핑 영역; 제1 및 제2 도핑 영역의 사이에 위치하되, 제1 및 제2 도핑 영역과 전기적으로 절연된 제1 하부 전극; 제2 및 제3 도핑 영역의 사이에 위치하되, 제2 및 제3 도핑 영역과 전기적으로 절연된 제2 하부 전극; 상기 제1 하부 전극의 표면에 적어도 위치한 제1 하부 절연막 스택; 상기 제2 하부 전극의 표면에 적어도 위치한 제2 하부 절연막 스택; 상기 제1 하부 절연막 스택의 상부 표면에 형성되되 상기 제1 및 제2 도핑 영역을 연결하는 제1 반도체 영역; 상기 제2 하부 절연막 스택의 상부 표면에 형성되되 상기 제2 및 제3 도핑영역을 연결하는 제2 반도체 영역; 상기 제1 및 제2 반도체 영역의 상부 표면에 형성된 상부 절연막 스택; 상기 상부 절연막 스택위에 위치하는 상부 전극; 상기 기판과 제1 도핑 영역의 사이, 상기 기판과 제2 도핑 영역의 사이, 및 상기 기판과 제3 도핑 영역의 사이에 하부 절연막 스택들;을 구비한다.
전술한 제1 특징에 따른 시냅스 모방 소자에 있어서, 상기 제1 및 제2 하부 절연막 스택은 적어도 전하저장층과 절연막을 포함한 다수 개의 층이 적층된 스택 구조로 구성되거나, 상기 제1 및 제2 하부 전극의 상부 표면에만 전하 저장층과 절연막을 포함한 다수 개의 층이 적층된 스택 구조로 구성되고 나머지 영역은 단일 절연막으로 구성되거나, 적어도 전하 저장층과 절연막을 포함한 다수 개의 층이 적층된 스택 구조로 구성되고, 상기 제1 및 제2 하부 절연막 스택의 전하 저장층과 상부 절연막 스택의 전하 저장층은 전하 저장 기간이 서로 상이하도록 구성될 수 있다.
전술한 제1 특징에 따른 시냅스 모방 소자에 있어서, 상기 상부 절연막 스택은 단일 절연물질로 구성되거나 적어도 전하 저장층과 절연막을 포함한 다수 개의 층이 적층된 스택 구조로 구성된 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 모방 소자에 있어서, 제1 및 제2 반도체 영역의 일 측면에는 제1, 제2 및 제3 도핑 영역과는 다른 유형의 불순물이 도핑되어 형성된 도핑 영역을 더 구비할 수 있다.
전술한 제1 특징에 따른 시냅스 모방 소자에 있어서, 상기 제1 및 제2 반도체 영역은 상기 제1, 제2, 제3 도핑영역과 반대 유형의 불순물로 도핑되는 것이 바람직하다.
본 발명의 제2 특징에 따른 시냅스 모방 소자 어레이는, 전술한 제1 특징에 따른 시냅스 모방 소자가 다수개로 배치되고, 상기 다수 개로 배치된 시냅스 모방 소자들은 제1 및 제2 하부 전극, 제1, 제2, 제3 도핑영역을 서로 공유하되 서로 전기적으로 이격된 다수 개의 상부 전극들을 구비하여 연결된다.
전술한 제2 특징에 따른 시냅스 모방 소자 어레이에 있어서, 상기 다수의 시냅스 모방 소자로 구성된 어레이에서 인접한 시냅스 모방 소자 사이에서 제1 및 제2 반도체 영역이 각각 공유되도록 구성되고, 인접한 시냅스 모방 소자 사이에서 공유되는 상기 제1 및 제2 반도체 영역과 제2 도핑 영역에 전기적으로 접촉하는 제1 전극을 구비하여, 제1 및 제2 반도체 영역들과 제2 도핑 영역의 전압을 제어하거나,
상기 다수의 시냅스 모방 소자로 구성된 어레이에서 인접한 시냅스 모방 소자 사이에서 제1 및 제2 반도체 영역이 각각 공유되도록 구성되고, 인접한 시냅스 모방 소자 사이에서 공유되는 상기 제1 및 제2 반도체 영역에 전기적으로 접촉하는 제1 전극을 구비하여, 제1 및 제2 반도체 영역들의 전압을 제어하거나,
상기 다수의 시냅스 모방 소자로 구성된 어레이에서 인접한 시냅스 모방 소자 사이에서 제1 및 제2 반도체 영역의 측면이 드러나도록 하고, 인접한 시냅스 모방 소자 사이에서 측면이 드러난 상기 제1 및 제2 반도체 영역과 제2 도핑 영역에 전기적으로 접촉하는 제1 전극을 구비하여, 제1 및 제2 반도체 영역들과 제2 도핑 영역의 전압을 제어하거나,
상기 다수의 시냅스 모방 소자로 구성된 어레이에서 인접한 시냅스 모방 소자 사이에서 제1 및 제2 반도체 영역이 공유되도록 구성되고, 인접한 시냅스 모방 소자 사이에서 공유되는 상기 제1 및 제2 반도체 영역과 제2 도핑 영역에 전기적으로 접촉하는 제1 전극을 구비하여 제1 및 제2 반도체 영역들과 제2 도핑 영역의 전압을 제어하게 하고, 상기 인접한 시냅스 모방 소자 사이에서 공유되는 제1 및 제3 도핑영역에 각각 전기적으로 격리된 제2 전극 및 제3 전극을 구비하여 저항을 줄이는 것이 바람직하다.
본 발명에 따른 시냅스 모방 소자는 공통 소스를 갖는 2개의 MOS 트랜지스터를 융합되게 구비하되 메모리 기능이 가능하도록 하는 전하 저장층에 저장된 정보를 판독하여 제공함으로써, 뉴런과 시냅스의 흥분 전달 기능을 그대로 모방할 수 있다. 또한, 2개의 소자를 융합되게 구현함으로써 시냅스 모방소자의 면적을 줄일 수 있는 특징이 있다.
또한, 하나의 시냅스를 모방하기 위해 융합된 2개의 MOSFET은 서로 다른 문턱전압을 갖도록 조절되되 양 또는 음의 영역에서 조절되게 하여, 시냅스 모방 소자의 입력 전압이 0 V일 때 (또는 시냅스가 작동하지 않을 때), 전류가 흐르지 않도록 하여 전력 소모를 줄일 수 있다.
또한, 2개의 MOSFET이 융합되어 구성된 시냅스 모방 소자는 흥분(excitatory)이나 억제(inhibitory)로 재구성 가능하게 제어되도록 하여 면적을 효율적으로 사용할 수 있는 특징이 있다. 또한, 본 발명의 시냅스 모방소자는 메모리 기능을 포함하여 작은 면적을 점유하면서 STDP (Spike Timing Dependent Plasticity), STP (Short Term Plasticity)와 LTP (Long Term Plasticity)를 구현할 수 있는 특징이 있다. 또한, 생물학적 시냅스의 기능을 반도체 FET를 기반으로 모방하여, 기존 멤리스터 기반 기술에서 문제가 되는 선택소자를 제거할 수 있고, 내구성 및 신뢰성을 크게 높이는 특징이 있다.
기존의 시냅스 모방 소자에 비해 본 발명의 시냅스 모방소자는 뉴런과 시냅스의 기능인 흥분 전달 기능, 흥분 통합/전달 기능, 흥분 억제 기능 등을 모방할 수 있고, 본 발명에서는 내구성과 집적도가 매우 우수한 시냅스 모방소자를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 바람직한 제1 실시예에 따른 시냅스 모방 소자를 도시한 사시도이며, 도 2는 도 1의 A-A' 방향에 대한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 시냅스 모방 소자를 도시한 사시도이며, 도 4는 도 3의 B-B' 방향에 대한 단면도이다.
도 5는 두 개의 n형 MOSFET에 기반한 하나의 시냅스 모방 소자에서 공통 소스(S)와 두 개의 드레인 (D1, D2) 사이의 전류-전압 특성을 나타낸다. 소스와 드레인 D1 사이에 있는 채널의 문턱전압이 낮은 경우를 표시하고 있다.
도 6은 두 개의 n형 MOSFET에 기반한 하나의 시냅스 모방 소자에서 공통 소스(S)와 두 개의 드레인 (D1, D2) 사이의 전류-전압 특성을 나타낸다. 소스와 드레인 D2 사이에 있는 채널의 문턱전압이 낮은 경우를 표시하고 있다.
도 7은 본 발명의 제1 실시예에 따른 시냅스 모방 소자를 어레이 형태로 구성한 것을 도시한 사시도이다.
도 8은 본 발명에 따른 시냅스 모방 소자들의 어레이 구조체에 있어서, 제1 및 제2 반도체 영역에 대한 전기적 컨택의 일 실시 형태를 도시한 사시도이며, 도 9은 도 8의 D-D' 방향의 단면도이며, 도 10은 도 8의 E-E' 방향의 단면도이다.
도 11는 본 발명에 따른 시냅스 모방 소자들의 어레이 구조체에 있어서, 제1 및 제2 반도체 영역에 대한 전기적 컨택의 다른 실시 형태를 도시한 사시도이며, 도 12은 도 11의 F-F' 방향의 단면도이며, 도 13은 도 11의 I-I' 방향의 단면도이며, 도 14는 도 11의 H-H' 방향의 단면도이다.
도 15은 본 발명에 따른 시냅스 모방 소자들의 어레이에 있어서, 시냅스 모방 소자의 드레인 (D1, D2)와 소스 컨택의 실시 형태를 도시한 사시도이다. 도 16은 도 15의 J-J' 방향의 단면도이다.
도 17은 본 발명에 따른 시냅스 모방 소자들의 어레이에 있어서, 전류 복사 회로를 통해 시냅스 모방소자 어레이와 뉴런 회로가 연결된 회로도를 나타낸다.
본 발명에서는 뉴런 회로와 효과적으로 접목할 수 있고 내구성과 집적도가 매우 우수한 시냅스 모방소자를 제공한다. 특히, 시냅스 모방소자는 프로그램 또는 이레이져 동작에 따라 억제 (inhibitory) 또는 흥분 (excitatory) 기능을 갖도록 조절되기 때문에 배선이나 면적 측면에서 매우 효과적으로 시냅스와 뉴런을 구현할 수 있다. 시냅스 모방소자는 억제 또는 흥분 기능을 가질 뿐 만 아니라, STDP(Spike Timing Dependent Plasticity)와 STP(Short Term Plasticity), LTP(Long Term Plasticity)를 작은 면적에서 구현이 가능하도록 한다. 또한 off 상태에 해당하는 입력 전압에 대해 전류가 흐르지 않게 되어 저전력을 구현할 수 있다.
개념적으로 본 발명의 시냅스 모방소자는 하나의 소스(Source, S)를 공유하면서 전기적으로 분리된 2개의 드레인, 즉 제1 및 제2 드레인(D1 및 D2)으로 구성되어 2개의 FET 소자가 융합되어 있다. 공유된 소스와 각 드레인 사이에는 채널이 형성되는 반도체 물질이 있으며, 이들 물질의 적어도 한 측면에 게이트 절연막 스택이 있고, 이 스택은 메모리 기능을 가지며, 상기 게이트 절연막 스택의 다른 한 쪽에는 게이트 전극이 형성되되 상기 2개의 융합된 소자의 게이트 전극은 전기적으로 연결된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 시냅스 모방 소자에 대하여 구체적으로 설명한다.
도 1은 본 발명의 바람직한 제1 실시예에 따른 시냅스 모방 소자를 도시한 사시도이며, 도 2는 도 1의 A-A'방향에 대한 단면도이다.
도 1 내지 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 시냅스 모방 소자(10)는, 기판(100), 기판위에 전기적으로 격리되어 형성된 제1 및 제2 하부전극(BG1, BG2)(110, 112), 제1 하부 전극의 상부 표면과 측벽에 형성된 제1 하부 절연막 스택(120), 제2 하부 전극의 상부 표면과 측벽에 형성된 제2 하부 절연막 스택(125), 제1 및 제2 하부 전극의 좌우에 형성된 제1, 제2 및 제3 도핑영역(130, 132, 134), 상기 제1 및 제2 하부 절연막 스택 위에 형성된 제1 및 제2 반도체 영역(150, 152), 상기 제1 및 제2 반도체 영역, 그리고 제1, 제2, 제3 도핑영역 위에 형성된 상부 절연막 스택(140), 상부 절연막 스택 위에 형성된 상부 전극(Top Gate; 170)을 구비한다. 또한, 제1 도핑 영역(130)과 기판(100)의 사이, 제2 도핑 영역(132)과 기판(100)의 사이 및 제3 도핑 영역(134)과 기판(100)의 사이에 하부 절연막 스택(210, 212, 214)을 각각 더 구비한다.
전술한 시냅스 모방 소자의 각 구성요소들에 대하여 보다 구체적으로 설명한다.
상기 기판(100)은 반도체 기판 또는 SiO2와 같은 절연막 기판을 사용할 수 있다.
제1 및 제2 하부전극(BG1, BG2)(110, 112)은 기판(100)위에 서로 전기적으로 격리되어 형성된다. 상기 제1 하부 절연막 스택(120)은 상기 제1 하부 전극(110)의 측벽 및 상부 표면에 형성되며, 상기 제2 하부 절연막 스택(125)은 상기 제2 하부 전극(112)의 측벽 및 상부 표면에 형성된다.
상기 제1 및 제2 하부 절연막 스택(120, 125)은 각각 다수 개의 절연막들이 적층되어 구성될 수 있으며, 전하 저장이 가능한 전하 저장층을 포함함으로써 비휘발성 메모리 기능을 구현할 수 있도록 한다. 상기 상부 절연막 스택(140)은 단일 또는 다수 개의 절연막으로 구성될 수 있으며, 다수 개의 절연막으로 구성된 경우 전하 저장층을 포함할 수 있다.
상기 제1 및 제2 하부 절연막 스택 및 상부 절연막 스택은, 예를 들면 블록킹 절연막, 전하 저장층, 터널링 절연막의 적층 구조로 형성되거나, 전하 저장층과 터널링 절연막의 적층 구조로 형성되거나, 블록킹 절연막과 전하 저장층의 적층 구조로 형성될 수 있다.
또한, 상기 전하 저장층은 단일층으로 형성되거나, 적어도 둘 이상의 층이 적층되어 구성되되 각 층은 서로 다른 유전상수를 갖는 물질 또는 전하를 저장하는 트랩의 깊이가 서로 다른 물질들로 구성될 수 있다. 상기 전하 저장층을 2층 이상으로 구성하되, 각 층은 유전 상수가 서로 다른 물질들로 형성함으로써, 데이터를 짧은 기간 저장하는 단기간 메모리(short-term memory)와 데이터를 긴 기간 저장하는 장기간 메모리(long-term memory)의 동시 구현이 가능하도록 하는 것이 바람직하다. 상기 전하 저장층이 2층으로 구성된 경우, 아래층에는 단기간 메모리를 구현하고 위층에는 장기간 메모리로 구현할 수 있다. 프로그램이나 이레이져 동작에서 펄스의 크기나 폭, 그리고 개수를 조절하면 단기간 및 장기간 메모리를 구현할 수 있다.
하부 절연막 스택(210, 212, 214)은 전술한 제1 및 제2 하부 절연막 스택과 동일한 구조로 형성될 수 있다. 다른 일례로, 제1 및 제2 하부 전극의 표면에 형성된 상기 제1 및 제2 하부 절연막 스택을 제외한 상기 하부 절연막 스택은 전하 저장층을 포함하지 않을 수 있다.
상기 상부 절연막 스택(140)에 전하 저장층이 존재하는 경우, 전하는 제1 및 제2 반도체 영역(150, 152)이나 상부전극(170)으로부터 공급되거나 제거될 수 있다.
상기 제1 및 제2 하부 절연막 스택에 포함된 전하 저장층과 상부 절연막 스택에 포함된 전하 저장층은 저장되는 전하들의 보유 기간이 서로 상이하도록 구성될 수 있으며, 전하 저장층들에 대해 요구되는 전하 보유 기간에 따라 그 구조 및 재질들이 설정되는 것이 바람직하다. 상기 전하 저장층은 질화막, 금속 산화물, 나노 입자 및 도전성 물질 중에서 선택된 어느 하나로 구성될 수 있다. 예컨대, 상부 절연막 스택을 이용하여 시냅스 모방 소자의 Short Term Plasticity 기능을 구현하는 경우, 전하 보유 기간이 짧은 전하 저장층으로 구성하여 Leaky memory를 구성하는 것이 바람직하다. 한편, 상부 절연막 스택을 이용하여 시냅스 모방 소자의 Long Term Plasticity 기능을 구현하는 경우, 전하 보유 기간이 긴 전하 저장층으로 구성하여 Permanent memory를 구성하는 것이 바람직하다. 이는 소자의 응용에 따라 자유롭게 구성될 수 있다.
상부 절연막 스택의 전하 저장층에 저장된 전하량을 파악하여 제1 및 제2 하부 절연막 스택의 전하 저장층 둘 다 또는 어느 하나에 복사하여 저장하는 것이 가능하다. 이를 이용하면 일례로 단기간 기억 및 STDP 기능을 위해 구성된 상부 절연막 스택의 전하 저장층에 저장된 정보를 장기간 영구적으로 전하를 저장하도록 구성된 제1 및 제2 하부 절연막 스택의 전하 저장층에 저장할 수 있게 된다. 즉, 학습(learning)의 결과를 주기적으로 영구적인 기억장치에 저장할 수 있게 된다.
제1, 제2 및 제3 도핑영역(130, 132, 134)은 제1 및 제2 하부 전극(110, 112)의 측면에 형성되는데, 제1 하부 절연막 스택이 제1 도핑영역과 제1 하부전극의 사이와 제1 하부전극과 제2 도핑영역의 사이에 각각 위치하며, 제2 하부 게이트절연막 스택이 제2 도핑영역과 제2 하부전극의 사이와 제2 하부전극과 제3 도핑영역의 사이에 각각 위치한다.
상기 제1 반도체 영역(150)은 제1 하부 절연막 스택의 상부 표면에 형성되되 제1 및 제2 도핑 영역을 서로 연결하도록 구성되고, 상기 제2 반도체 영역(152)는 제2 하부 절연막 스택의 상부 표면에 형성되되 제2 및 제3 도핑 영역을 서로 연결하도록 구성됨으로써, 제1 및 제2 반도체 영역은 FET 소자의 채널(channel)서 기능하게 된다.
따라서, 제1, 제2 및 제3 도핑 영역은 FET소자의 채널로 동작되는 제1 및 제2 반도체 영역의 양 단에 위치하게 되어, 제2 도핑 영역은 공통 소스로서 기능하게 되고, 제1 및 제3 도핑 영역은 각각 드레인으로서 기능하게 된다. 따라서, 본 발명의 시냅스 모방소자는 개념적으로 하나의 소스를 공유하고 전기적으로 분리된 2개의 드레인, 즉 제1 및 제2 드레인(D1 및 D2)으로 구성되어 2개의 FET 소자가 융합된 구조로 형성된다. 공유된 소스와 제1 드레인의 사이 및 공유된 소스와 제2 드레인 사이에는 각각 채널이 형성되는 제1 및 제2 반도체 영역들이 있으며, 이들 물질의 적어도 한 측면에 게이트 절연막 스택이 있고, 이 게이트 절연막 스택은 메모리 기능을 가질 수 있으며, 상기 게이트 절연막 스택의 한 쪽에는 게이트 전극인 상부 또는 하부 전극이 형성되되, 상기 상부 전극은 융합된 2개의 소자에 전기적으로 연결되게 형성된다.
상기 제1 및 제2 하부 절연막 스택은 각각 제1 및 제2 하부 전극들의 표면을 둘러싸도록 구성하거나 적어도 제1 및 제2 하부 전극들과 제1 및 제2 반도체 영역들의 사이에 배치되도록 구성될 수 있다.
상기 상부 절연막 스택은 제1 및 제2 반도체 영역들과 제1, 제2 및 제3 도핑 영역들의 상부 표면에 형성될 수 있다.
도 3은 본 발명의 제2 실시예에 따른 시냅스 모방 소자를 도시한 사시도이며, 도 4는 도 3의 B-B' 방향에 대한 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 제2 실시예에 따른 시냅스 모방 소자는 제1 실시예에 따른 시냅스 모방 소자와 유사한 구조를 가지며, 다만 제1 도핑 영역과 기판의 사이, 제2 도핑 영역과 기판의 사이 및 제3 도핑 영역과 기판의 사이에 하부 절연막 스택이 형성되지 않은 것을 특징으로 한다. 따라서, 제1 도핑 영역(130), 제2 도핑 영역(132) 및 제3 도핑 영역(134)은 기판(100)위에 직접 형성된 것을 특징으로 한다.
전술한 본 발명의 제1 및 제2 실시예에 따른 시냅스 모방 소자는 제1 및 제2 하부 전극과 상부 전극을 이용하여 소자별로 프로그램(program) 및 이레이즈(erase) 할 수 있다. 본 발명에 따른 시냅스 모방 소자는 전술한 프로그램 및 이레이즈를 통해 소자들의 기능을 재구성 할 수 있다. 결과적으로, 각 시냅스 모방 소자별로 억제 (Inhibitory) 및 흥분 (Excitatory) 기능을 설정할 수 있게 된다.
전술한 구성을 갖는 본 발명의 제1 및 제2 실시예에 따른 시냅스 모방 소자는 2개의 nMOSFET으로 구성되고, 이 소자의 흥분 및 억제 기능 구현에 대해 다음과 같이 설명한다.
도 5를 참조하면, 일례로 두 개의 nMOSFET으로 구성된 하나의 시냅스 모방 소자에서 제2 하부 전극(BG2)을 통해 프로그램하면 문턱전압이 증가하여 읽기동작에서 제2 하부 전극 위에 형성된 채널에는 전류가 작게 흐르거나 흐르지 않게 된다. 반대로 제1 하부 전극 위에 형성된 채널에는 문턱전압이 낮기 때문에 전류가 더 많이 흐르게 된다. 이렇게 설정된 상기 시냅스 모방소자가 흥분 또는 억제 기능을 하는 것으로 정의할 수 있다. 예를 들어, 이 경우를 흥분 기능이라 정의한다. 즉, 흥분 기능을 갖도록 설정된 상기 모방소자는 제1 도핑영역인 제1 드레인(D1)에서 제2 도핑영역인 소스로 상대적으로 더 많은 전류가 흐를 수 있다.
도 6을 참조하면, 일례로 두 개의 nMOSFET으로 구성된 하나의 시냅스 모방 소자에서 제1 하부 전극(BG1)을 통해 프로그램하면 문턱전압이 증가하여 읽기동작에서 제1 하부 전극 위에 형성된 채널에는 전류가 작게 흐르거나 흐르지 않게 된다. 반대로 제2 하부 전극 위해 형성된 채널에는 문턱전압이 낮기 때문에 전류가 더 많이 흐르게 된다. 이렇게 설정된 상기 시냅스 모방소자가 흥분 또는 억제 기능을 하는 것으로 정의할 수 있다. 예를 들어, 이 경우를 억제 기능이라 정의한다. 즉, 억제 기능을 갖도록 설정된 상기 모방소자는 제3 도핑영역인 제2 드레인(D2)에서 제2 도핑영역인 소스로 상대적으로 더 많은 전류가 흐를 수 있다.
전술한 구성을 갖는 본 발명의 제1 및 제2 실시예에 따른 시냅스 모방 소자는 2개의 nMOSFET으로 구성되고, 상기와 같이 특정 모방 소자는 흥분 또는 억제 기능을 갖도록 설정될 수 있다. 이 외에도 특정 시냅스 모방 소자에 있는 2개의 nMOSFET 모두 문턱전압이 증가하여 읽기동작에서 off 상태로 유지될 수 있고, 반대로 문턱전압을 낮추어 두 소자 모두 on 상태를 유지할 수 있다.
상기 설명은 편의상 하나의 시냅스 모방소자가 2개의 nMOSFET으로 구성되었다고 가정하고 설명한 것이다. 상기 시냅스 모방소자는 2개의 pMOSFET으로 구성되어 상기 흥분 또는 억제 기능을 갖도록 설정될 수 있으며, 이들 2개의 소자가 모두 off 되거나 on이 되도록 설정될 수 있다.
전술한 구성을 갖는 본 발명의 제1 및 제2 실시예에 따른 시냅스 모방 소자는 어레이 형태로 구성될 수 있으며, 같은 어레이에서 다수의 시냅스 모방소자가 존재한다. 각 시냅스 모방 소자는 상기 언급한 흥분, 억제, off 상태, on 상태 중의 어느 한 상태로 설정될 있다.
또한, 본 발명의 제1 및 제2 실시예에 따른 시냅스 모방소자는 억제 또는 흥분 기능을 가질 수 있다. 뿐 만 아니라, 시냅스 모방 소자의 게이트에 인가되는 전-신호(pre-signal)와 뉴런 회로를 통해 바디(Body contact) 및 소스로 피드백(feed-back)되어 오는 후-신호(post-signal)를 비교하여 상기 반도체 영역 위의 상부 절연막 스택을 프로그램 또는 이레이즈할 수 있기 때문에, 시냅스의 가중치 (weight)를 조절하는 STDP (Spike Timing Dependent Plasticity) 기능의 구현이 가능하다. 또한 이 과정을 통해 본 발명의 시냅스 모방 소자는 STP (Short Term Plasticity)와 LTP (Long Term Plasticity) 기능의 구현이 가능하도록 한다. 이들 기능을 통해 시냅스 모방소자의 학습이 가능해 지며, 작은 면적에서 이들 기능이 신뢰성 있게 구현될 수 있다.
한편, 전술한 구성을 갖는 본 발명의 제1 및 제2 실시예에 따른 시냅스 모방 소자는 어레이 형태로 각각의 소자의 제1 및 제3 도핑 영역인 제1 및 제2 드레인(D1 및 D2)과 제2 도핑영역인 소스를 연결하여 제작할 수 있다. 도 7은 본 발명의 제1 실시예에 따른 시냅스 모방 소자를 어레이 형태로 구성한 것을 도시한 사시도이다. 도 7을 참조하면, 상부 절연막 스택위에 다수 개의 상부 전극들(Top Gates)(172,174)을 구비함으로써, 시냅스 모방 소자를 어레이 형태로 구성할 수 있게 된다.
이를 통해 여러 개의 시냅스 모방 소자를 어레이 형태로 연결하여 하나의 뉴런 모방 회로의 일부로 작동할 수 있다. 상기의 뉴런 어레이에서의 제1 및 제3 도핑 영역은 2개의 전류 경로(path)를 가진 전류 복사 회로(Current mirror circuit)에 연결되되 각각 다른 전류 경로에 연결하여, 어레이에서의 각각의 드레인 전류를 전하 저장 장치(Capacitor)에 공급하거나 빼내는 형태로 억제 또는 흥분기능을 구현하게 된다.
본 발명의 제1 및 제2 실시예에 따른 시냅스 모방 소자들이 어레이 형태로 구성된 경우, 채널이 형성되는 제1 및 제2 반도체영역의 전압을 제어할 전기적 컨택을 다양하게 구성할 수 있다.
도 8은 본 발명에 따른 시냅스 모방 소자들의 어레이 구조체에 있어서, 제1 및 제2 반도체 영역에 대한 컨택(contact)의 일실시 형태를 도시한 사시도이며, 도 9은 도 8의 D-D' 방향의 단면도이며, 도 10은 도 8의 E-E' 방향의 단면도이다. 도 8 내지 도 10에 도시된 바와 같이, 시냅스 모방 소자의 어레이 구조체에 있어서, 채널 컨택은 FET 소자의 채널이 형성될 제1 및 제2 반도체 영역들에 대한 전기적 컨택을 제공할 수 있다. 상기 채널이 형성되는 제1 및 제2 반도체 영역(150, 152)의 전압은 상기 채널 컨택을 통해 제어된다. 상기 피드백 동작 등에서와 같이 상기 제1 및 제2 반도체 영역과 소스(132)는 같은 전압이 인가되므로 전기적으로 연결되어 형성되는 것이 바람직하다. 도 9과 도 10에서, 제1 전극 (180)은 상기 제1 및 제2 반도체 영역의 일부와 상기 소스와 전기적으로 연결되어 있다. 이 도면에서 상기 제1 전극은 상기 제1 및 제2 반도체 영역 위에 형성되어 진다.
한편, 도 11은 본 발명에 따른 시냅스 모방 소자들의 어레이 구조체에 있어서, 제1 및 제2 반도체 영역에 대한 전기적 컨택의 다른 실시 형태를 도시한 사시도이며, 도 12은 도 11의 F-F' 방향의 단면도이며, 도 13은 도 11의 I-I' 방향의 단면도이며, 도 14는 도 11의 H-H' 방향의 단면도이다. 도 12, 도 13 및 도 14를 참조하면, 상기 하부 전극 위에 있는 상기 제1 및 제2 반도체 영역만 제 1 전극(180)과 전기적으로 연결되어 있다. 상기 채널이 형성되는 제1 및 제2 반도체 영역(150, 152)의 전압은 제 1 전극 (180)을 통해 제어된다. 상기 피드백 동작에서와 같이 상기 제1 및 제2 반도체 영역과 소스(132)는 같은 전압이 인가되므로 전기적으로 연결될 수 있다. 이 도면에서 상기 제1 전극은 상기 제1 및 제2 반도체 영역 위에 형성되어 진다.
도 15는 본 발명에 따른 시냅스 모방 소자들의 어레이 구조체에 있어서, 시냅스 모방 소자의 드레인 (D1, D2)과 소스 컨택의 실시 형태를 도시한 사시도이며 도 16은 도 15의 J-J? 방향의 단면도이다. 도 15 및 도 16을 참조하면, 제1 전극(180)을 이용하여 인접한 시냅스 모방 소자 사이의 제1 및 제2 반도체 영역과 소스가 전기적으로 연결되며, 제1 전극(180)과 전기적으로 격리된 제2 전극(190)을 이용하여 인접한 시냅스 모방 소자 사이의 제1 도핑영역(130)인 제1 드레인(D1)이 전기적으로 연결되며, 또한 제1 전극과 전기적으로 격리된 제3 전극(192)을 이용하여 인접한 시냅스 모방 소자 사이의 제3 도핑영역(134)인 제2 드레인(D2)이 전기적으로 연결된다. 상기 제2 및 제3 전극(190, 192)을 적용하여 어레이 구조체에서 인접한 시냅스 모방 소자 사이의 드레인 영역들을 연결한 것은 어레이의 크기가 증가할 때 발생할 수 있는 기생 저항을 줄이기 위함이다.
도 15에서 제1, 제2 및 제3 전극은 공정상에서 같은 물질로 동시에 형성되는 것이 바람직하나, 집적도 등을 개선하고자 할 때는 상이한 공정단계에서 형성될 수 있다. 상이한 공정단계에서 형성될 경우, 제2 전극(190)과 제3 전극(192)은 제1 전극(180)과 물질이 다를 수 있다.
전술한 바와 같이, 도 8 내지 도 11를 참조하여 본 발명의 제1 실시예에 따른 시냅스 모방 소자들의 어레이 구조에서 제1 및 제2 반도체 영역에 대한 제1 전극 연결의 다양한 실시 형태를 설명하였으며, 이러한 제연결의 실시 형태들은 본 발명의 제2 실시예에 따른 시냅스 모방 소자들의 어레이 구조에 대하여도 적용될 수 있다. 또한, 도 15를 참조하여 본 발명의 제1 실시예에 따른 시냅스 모방 소자들의 어레이 구조에서 상기 제1 도핑영역(130)인 제1 드레인(D1)에 대한 제2 전극(190)과 제3 도핑영역(134)인 제2 드레인(D2)에 대한 제3 전극(192)의 연결의 실시 형태를 설명하였으며, 이러한 제2 및 제3 전극의 연결에 대한 실시 형태는 본 발명의 제2 실시예에 따른 시냅스 모방 소자들의 어레이 구조에 대해서도 적용될 수 있다.
도 17은 본 발명에 따른 시냅스 모방 소자들의 어레이에 있어서, 전류 복사 회로를 통해 시냅스 모방소자 어레이와 뉴런 회로가 연결된 회로도를 나타낸다. 각 시냅스 모방 소자의 제1 도핑영역(130, 드레인1) 및 제3 도핑영역(134, 드레인2)은 시냅스 어레이에서 제1 공통 드레인 라인(common drain line 1, CDL1) 및 제2 공통 드레인 라인(common drain line 2, CDL2)에 각각 연결되어 있고 제2 도핑영역(132, 소스)은 공통 소스 라인(common source line, CSL)으로 시냅스 어레이에서 연결되어 있다. 또한 시냅스 모방 소자의 상부 전극 (170)은 시냅스 어레이에서 다수의 상부 전극(word line, WL1...WL(N))으로 표기한다. 상기의 시냅스 어레이에서의 제1 드레인 라인은 전류 복사회로 (current mirror circuit)의 경로1 (P1)에 연결된다. 제2 공통 드레인 라인은 상기 전류 복사회로의 경로2 (P2)와 커패시터 (capacitor, 전하 저장장치)의 한 단자와 연결된 노드(node)에 연결된다. 상기 제1 드레인 라인을 통해 흐르는 전류를 I1이라 하고, 이 전류는 전류 복사회로의 경로1을 통해 흐른다. 경로1의 전류가 경로2에 1:1로 복사된다고 가정하면, 경로2의 전류도 I1이 된다. 제2 드레인 라인을 통해 흐르는 전류를 I2라 하면 I1-I2가 상기 커패시터가 연결된 전극으로 흐르게 된다. 만약 I1이 I2에 비해 크면 커패시터 전압이 상승하고 I2보다 작으면 커패시터 전압이 감소한다. 만약 이 전하 저장 장치의 전압이 임계치를 넘으면 뉴런 회로에서 스파이킹(spiking) 신호를 만들고 다음 시냅스로 신호를 전달하게 된다. 또한 뉴런 회로에서 만들어진 스파이킹 신호는 도 8 내지 도 16에 대하여 기술한 것과 같이 상기 제1 및 제2 반도체 영역과 상기 소스에 피드백하여 STDP 동작에서 특정 시냅스 모방소자의 가중치(weight)를 변화시킬 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시 예들을 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 시냅스 모방 소자는 점유 면적이 작아 집적도를 높일 수 있으며, 실리콘 기술 기반으로 신뢰성이 있으며, 신경모방 기술에서 구현해야 하는 다양한 기능의 구현이 가능하므로, 신경모방 기술 분야에 널리 사용될 수 있다.
10 : 시냅스 모방 소자
100 : 기판
110 : 제1 하부전극(BG1)
112 : 제2 하부전극(BG2)
120 : 제1 하부 절연막 스택
125 : 제2 하부 절연막 스택
210, 212, 214 : 하부 절연막 스택
130 : 제1 도핑영역(D1)
132 : 제2 도핑영역(S)
134 : 제3 도핑영역(D2)
140 : 상부 절연막 스택
150 : 제1 반도체 영역
152 : 제2 반도체 영역
170 : 상부 전극
180 : 제1 전극
190 : 제2 전극
192 : 제3 전극

Claims (19)

  1. 불순물이 도핑된 반도체 물질로 이루어지며, 기판 상에 일정 거리 이격되어 형성되되 전기적으로 격리되어 형성된 제1, 제2 및 제3 도핑 영역;
    제1 및 제2 도핑 영역의 사이에 위치하되, 제1 및 제2 도핑 영역과 전기적으로 절연된 제1 하부 전극;
    제2 및 제3 도핑 영역의 사이에 위치하되, 제2 및 제3 도핑 영역과 전기적으로 절연된 제2 하부 전극;
    상기 제1 하부 전극의 표면에 적어도 위치한 제1 하부 절연막 스택;
    상기 제2 하부 전극의 표면에 적어도 위치한 제2 하부 절연막 스택;
    상기 제1 하부 절연막 스택의 상부 표면에 형성되되 상기 제1 및 제2 도핑 영역을 연결하는 제1 반도체 영역;
    상기 제2 하부 절연막 스택의 상부 표면에 형성되되 상기 제2 및 제3 도핑영역을 연결하는 제2 반도체 영역;
    상기 제1 및 제2 반도체 영역의 상부 표면에 형성된 상부 절연막 스택;
    상기 상부 절연막 스택 위에 위치하는 상부 전극;
    을 구비하는 것을 특징으로 하는 시냅스 모방 소자.
  2. 제1항에 있어서, 상기 기판과 제1 도핑 영역의 사이, 상기 기판과 제2 도핑 영역의 사이, 및 상기 기판과 제3 도핑 영역의 사이에 하부 절연막 스택들을 더 구비하는 것을 특징으로 하는 시냅스 모방 소자.
  3. 제1항에 있어서, 상기 제1 및 제2 하부 절연막 스택은 적어도 전하저장층과 절연막을 포함한 다수 개의 층이 적층된 스택 구조로 구성된 것을 특징으로 하는 시냅스 모방 소자.
  4. 제1항에 있어서, 상기 상부 절연막 스택은 단일 절연물질로 구성되거나 적어도 전하 저장층과 절연막을 포함한 다수 개의 층이 적층된 스택 구조로 구성된 것을 특징으로 하는 시냅스 모방 소자.
  5. 제1항에 있어서, 상기 제1 및 제2 하부 절연막 스택은 상기 제1 및 제2 하부 전극의 상부 표면에만 전하 저장층과 절연막을 포함한 다수 개의 층이 적층된 스택 구조로 구성되고 나머지 영역은 단일 절연막으로 구성된 것을 특징으로 하는 시냅스 모방 소자.
  6. 제1항에 있어서, 상기 제1 및 제2 하부 절연막 스택, 및 상부 절연막 스택은 적어도 전하 저장층과 절연막을 포함한 다수 개의 층이 적층된 스택 구조로 구성되고, 상기 제1 및 제2 하부 절연막 스택의 전하 저장층과 상부 절연막 스택의 전하 저장층은 전하 저장 기간이 서로 상이하도록 구성된 것을 특징으로 하는 시냅스 모방 소자.
  7. 제1항에 있어서, 제1 및 제2 반도체 영역의 일 측면에는 제1, 제2 및 제3 도핑 영역과는 다른 유형의 불순물이 도핑되어 형성된 도핑 영역을 더 구비하는 것을 특징으로 하는 시냅스 모방 소자.
  8. 제1항에 있어서, 상기 제1 및 제2 반도체 영역은 상기 제1, 제2, 제3 도핑영역과 반대 유형의 불순물로 도핑되는 것을 특징으로 하는 시냅스 모방 소자.
  9. 제4항에 있어서, 상기 상부 절연막이 전하 저장층과 절연막을 포함하는 경우, 프로그램이나 이레이져 동작을 수행함에 있어 상부 전극이나 상기 제1 및 제2 반도체 영역으로부터 캐리어(전자 또는 정공)를 주입하여 수행하는 것을 특징으로 하는 시냅스 모방 소자.
  10. 제6항에 있어서, 상기 제1 및 제2 하부 절연막 스택, 및 상부 절연막 스택이 적어도 전하 저장층과 절연막을 포함한 다수 개의 층이 적층된 스택 구조로 구성되는 경우, 상기 전하 저장층은 트랩을 포함하는 절연막, 나노 입자를 포함하는 절연막, 또는 전극으로 구성된 것을 특징으로 하는 시냅스 모방 소자.
  11. 제1항에 있어서, 상기 제1 하부 절연막 스택과 제2 하부 절연막 스택은 전하 저장층을 포함하고,
    상기 전하 저장층에 양 또는 음 전하를 저장하여, 상기 제1 및 제2 하부 절연막 스택에 형성되는 각각의 FET의 문턱전압을 조절하는 것을 특징으로 하는 시냅스 모방 소자.
  12. 제1항에 따른 시냅스 모방 소자가 다수개로 배치되고,
    상기 다수 개로 배치된 시냅스 모방 소자들은 제1 및 제2 하부 전극, 제1, 제2, 제3 도핑영역을 서로 공유하되 서로 전기적으로 이격된 다수 개의 상부 전극들을 구비하여 연결된 것을 특징으로 하는 시냅스 모방 소자 어레이.
  13. 제12항에 있어서, 상기 다수의 시냅스 모방 소자로 구성된 어레이에서 인접한 시냅스 모방 소자 사이에서 제1 및 제2 반도체 영역이 각각 공유되도록 구성되고,
    인접한 시냅스 모방 소자 사이에서 공유되는 상기 제1 및 제2 반도체 영역과 제2 도핑 영역에 전기적으로 접촉하는 제1 전극을 구비하여, 제1 및 제2 반도체 영역들과 제2 도핑 영역의 전압을 제어하는 것을 특징으로 하는 시냅스 모방 소자 어레이.
  14. 제12항에 있어서, 상기 다수의 시냅스 모방 소자로 구성된 어레이에서 인접한 시냅스 모방 소자 사이에서 제1 및 제2 반도체 영역이 각각 공유되도록 구성되고,
    인접한 시냅스 모방 소자 사이에서 공유되는 상기 제1 및 제2 반도체 영역에 전기적으로 접촉하는 제1 전극을 구비하여, 제1 및 제2 반도체 영역들의 전압을 제어하는 것을 특징으로 하는 시냅스 모방 소자 어레이.
  15. 제12항에 있어서, 상기 다수의 시냅스 모방 소자로 구성된 어레이에서 인접한 시냅스 모방 소자 사이에서 제1 및 제2 반도체 영역의 측면이 드러나도록 하고,
    인접한 시냅스 모방 소자 사이에서 측면이 드러난 상기 제1 및 제2 반도체 영역과 제2 도핑 영역에 전기적으로 접촉하는 제1 전극을 구비하여, 제1 및 제2 반도체 영역들과 제2 도핑 영역의 전압을 제어하는 것을 특징으로 하는 시냅스 모방 소자 어레이.
  16. 제12항에 있어서, 상기 다수의 시냅스 모방 소자로 구성된 어레이에서 인접한 시냅스 모방 소자 사이에서 제1 및 제2 반도체 영역이 공유되도록 구성되고,
    인접한 시냅스 모방 소자 사이에서 공유되는 상기 제1 및 제2 반도체 영역과 제2 도핑 영역에 전기적으로 접촉하는 제1 전극을 구비하여 제1 및 제2 반도체 영역들과 제2 도핑 영역의 전압을 제어하게 하고,
    상기 인접한 시냅스 모방 소자 사이에서 공유되는 제1 및 제3 도핑영역에 각각 전기적으로 격리된 제2 전극 및 제3 전극을 구비하여 저항을 줄이는 것을 특징으로 하는 시냅스 모방 소자 어레이.
  17. 제16항에 있어서, 상기 제1 전극, 제2 전극 및 제3 전극은 동일한 물질로 형성되는 것을 특징으로 하는 시냅스 모방 소자 어레이.
  18. 제12항에 있어서, 상기 시냅스 모방 소자 어레이의 시냅스 모방 소자의 제1 및 제2 하부 절연막 스택들은 전하 저장층을 구비하고,
    특정 시냅스 모방 소자의 제1 하부 절연막 스택과 제2 하부 절연막 스택의 전하 저장층에 선택적으로 양 또는 음 전하를 저장하는데 있어, 다른 다수 시냅스 모방 소자의 상부 전극에 전압을 인가해 이들 소자는 상기 전하 저장이 무시할 정도가 되게 하는 것을 특징으로 하는 시냅스 모방 소자 어레이.
  19. 제12항에 있어서, 상기 시냅스 모방 소자 어레이의 공유된 제1 및 제3 도우핑 영역을 전류 복사 회로의 독립된 두 경로에 각각 연결하여 형성된 것을 특징으로 하는 시냅스 모방 소자 어레이.
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