KR102112393B1 - 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템과 그 동작 방법 및 제조 방법 - Google Patents

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Abstract

3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템과 그 동작 방법 및 제조 방법이 제시된다. 일 실시예에 따른 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템은 3차원으로 적층되어 입력 회로 및 출력 회로를 서로 공유하는 복수의 시냅스 소자들로 구성되는 3차원 적층 시냅스 어레이를 포함하여 이루어질 수 있다.

Description

3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템과 그 동작 방법 및 제조 방법{THREE-DIMENSIONAL STACKED SYNAPSE ARRAY-BASED NEUROMORPHIC SYSTEM AND METHOD OF OPERATING AND MANUFACTURING THE SAME}
아래의 실시예들은 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템과 그 동작 방법 및 제조 방법에 관한 것으로, 더욱 상세하게는 심층 신경망에 적합하도록 구성되는 3차원 적층 형태의 시냅스 어레이 기반의 뉴로모픽 시스템 및 그 기술에 관한 것이다.
폰노이만 아키텍처를 기반으로 하는 기존 컴퓨팅 시스템의 한계를 극복하기 위하여, 생물 신경계의 뉴런(neuron)과 시냅스(synapse)를 모방하는 뉴로모픽 시스템(neuromorphic system)이 최근에 주목 받고 있다. 메모리와 프로세서가 분리된 구조에서 동일한 버스(bus)를 통하여 순차적으로 명령의 전달과 수행이 이루어지는 폰노이만 방식과는 달리, 인간의 뇌는 각종 감각기관으로부터 오는 막대한 데이터를 병렬적으로 구성된 뉴런과 시냅스를 통하여 동시에 처리할 수 있다. 이러한 뉴로모픽 시스템은 전력소모를 획기적으로 낮춤과 동시에 4차 산업혁명의 핵심기술로 꼽히는 인공지능을 하드웨어적으로 구현함으로써 기존의 컴퓨터로 하기 힘든 학습, 인식, 추론과 같은 기능을 수행할 수 있다.
뉴런은 크게 수상돌기(dendrite), 축색돌기(axon), 세포체(soma)로 구성된다. 수상돌기는 전 뉴런(presynaptic neuron)으로부터 전달된 신호를 받아들여 세포체로 전달하는 입력 터미널 역할을 한다. 세포체는 일종의 중앙 처리 장치로써 총 입력신호가 임계치(threshold)를 넘어설 경우에 'action potential'이라 불리는 스파이크를 생성하는 역할을 수행한다. 이 때, 축색돌기는 발생된 스파이크를 후 뉴런(postsynaptic neuron)으로 전달하는 출력 터미널 역할을 한다. 이러한, 뉴런의 동작들은 일반적으로 CMOS 회로를 통하여 구현 가능하다.
시냅스는 전 뉴런의 축색돌기와 후 뉴런의 수상돌기 사이의 접합부를 말하며, 신경전달물질의 분비 및 흡착을 통하여 전기적인 신호를 전달하는 역할을 수행한다. 이 때, 전달되는 전기적 신호의 크기는 각각의 시냅스가 가지는 연결강도에 따라 조정된다. 이러한 연결강도는 시냅스 가중치(synaptic weight)라 불리며, 하드웨어적으로 구현할 경우에는 통상적으로 컨덕턴스(conductance)를 의미한다. 시냅스는 연결강도를 강화시켜, 후 뉴런의 스파이크 발생을 촉진시키는 흥분(excitatory) 기능과 연결강도를 약화시켜, 후 뉴런의 스파이크 발생을 방해하는 억제(inhibitory) 기능을 수행한다.
생물학적으로 시냅스의 연결 강도나 연결 구조는 학습에 의해서 바뀔 수 있으며, 이를 통하여 시냅스는 뇌의 기억과 학습을 담당하고 있다고 알려져 있다. 이러한 시냅스를 구현하기 위하여 다양한 반도체 소자들이 연구되고 있다. SRAM(Static Random-Access Memory), RRAM(Resistive Random-Access Memory), PCM(Phase-Change Memory), STT-MRAM(Spin-Transfer Torque Random-Access Memory), FG-memory(Floating-Gate Memory) 등과 같은 메모리 소자를 이용하여 시냅스의 동작특성 구현이 가능하다.
하지만, 현재까지 보고된 소자들은 다음과 같은 단점들을 가지고 있다. 우선, 디지털 메모리인 SRAM은 다양한 가중치 값들(multi-level synaptic weight)의 구현이 힘들다. 그리고, 휘발성 메모리이므로 전원이 없을 때는 저장된 가중치 정보가 지워지는 단점을 가지고 있다. 또한, 통상적으로 SRAM 셀은 보통 8개의 트랜지스터로 구현되므로 집적도 측면에서도 불리하다. 그 밖에 RRAM, PCM, STT-MRAM은 신뢰성 측면에서 단점을 가지고 있어서, 아직까지 대규모 상용화가 이루어지고 있지 못한 메모리 소자들이다. 그리고, FG-memory는 통상적으로 플래시 메모리에서 사용되는 소자 구조에 추가적인 터널링 전극(tunneling electrode)을 가짐으로써 큰 면적을 차지하는 단점을 가지고 있다.
한국등록특허 10-1686827호는 이러한 인공 신경망의 뉴로모픽 하드웨어 구현 방법에 관한 것으로, 대규모 피드포워드 네트워크에서 희소 연결과 감소된 파라미터를 이용한 인공 신경망 기반 뉴로모픽 하드웨어의 신호 처리 기술을 기재하고 있다.
한국등록특허 10-1686827호
실시예들은 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템과 그 동작 방법 및 제조 방법에 관하여 기술하며, 보다 구체적으로 심층 신경망에 적합한 3차원 적층 형태의 시냅스 어레이의 구조, 동작 방법, 제조 방법과 전체 시스템과의 연결 및 관련 기술을 제공한다.
실시예들은 심층 신경망에 적합한 3차원 적층 형태의 시냅스 어레이의 구조를 통해 동일한 기능을 수행하는 입력 및 출력 회로를 공유하고, 동시에 시냅스 어레이가 차지하는 면적을 최소화함으로써 시스템의 집적도를 향상시키는 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템과 그 동작 방법 및 제조 방법을 제공하는데 있다.
일 실시예에 따른 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템은, 3차원으로 적층되어 입력 회로 및 출력 회로를 서로 공유하는 복수의 시냅스 소자들로 구성되는 3차원 적층 시냅스 어레이를 포함하여 이루어질 수 있다.
상기 복수의 시냅스 소자들은, 각각 흥분(excitatory) 기능을 수행하는 CTF 소자와 억제(inhibitory) 기능을 수행하는 CTF 소자가 소스를 공유하면서 결합된 구조이며, 게이트 절연체(gate dielectrics)는 3차원 NAND 플래시메모리에서 사용되는 O/N/O(silicon oxide-silicon nitride-silicon oxide)로 구성되거나, O/HfO2/O(silicon oxide-HfO2-silicon oxide)로 구성될 수 있다. 또는, 3층 이상의 다양한 절연체막들로 구성될 수도 있다.
상기 복수의 시냅스 소자들 각각은, 소스 역할을 하는 축색돌기(axon); 드레인 역할을 하는 2개의 수상돌기(dendrite); 및 게이트 역할을 하는 WL(WordLine)을 포함하고, 상기 2개의 수상돌기는, 양의 수상돌기 및 음의 수상돌기로 이루어지며, 상기 양의 수상돌기는 상기 시냅스 소자의 흥분 기능을 수행하고 상기 음의 수상돌기는 상기 시냅스 소자의 억제 기능을 수행할 수 있다.
상기 축색돌기와 상기 수상돌기는, 적층된 상기 복수의 시냅스 소자들을 수직으로 관통하는 전극으로 구성되고, 상기 축색돌기와 상기 수상돌기의 금속 배선(metal line) 연결은 적층된 상기 복수의 시냅스 소자들의 최상부 영역에서 서로 층을 달리하면서 교차하는 형태로 이루어질 수 있다.
상기 WL은, 상기 축색돌기와 평행하고 상기 수상돌기와 직교하는 형태로 이루어지고, 각각 적층된 상기 WL들은 상기 복수의 시냅스 소자들 끝부분의 계단형 구조에서 층별 연결이 이루어질 수 있다.
각각의 상기 WL의 입력 전압들을 층별로 인가하기 위해 상기 3차원 적층 시냅스 어레이의 적층 수와 동일하게 구성되는 복수의 패스 트랜지스터들를 포함하고, 상기 패스 트랜지스터들은 상기 3차원 적층 시냅스 어레이의 WL 간격(WL-spacing)이 늘어나지 않도록 상기 WL의 방향으로 구성될 수 있다.
각각의 상기 패스 트랜지스터의 게이트는, 레이어 디코더(layer decoder) 회로로 연결되어 상기 패스 트랜지스터들을 선택적으로 턴온(turn-on) 시킴에 따라 적층된 상기 복수의 시냅스 소자들을 개별적으로 구동시킬 수 있다.
WL의 입력 전압을 조절하여 상기 3차원 적층 시냅스 어레이의 상기 WL로 전달하는 WL 컨트롤 회로; 상기 WL 컨트롤 회로에서 인가된 각각의 상기 WL의 입력 전압들을 선택된 층의 상기 시냅스 소자로 전달하는 레이어 디코더(layer decoder); 상기 3차원 적층 시냅스 어레이의 상기 축색돌기들과 연결되며, 입력 펄스를 생성하는 입력 회로; 상기 3차원 적층 시냅스 어레이의 각각의 상기 수상돌기에 필요한 동작 전압을 인가하는 컨트롤 회로; 및 상기 3차원 적층 시냅스 어레이의 양의 수상돌기 및 음의 수상돌기들로부터 전류를 입력으로 받아 출력 전압 또는 출력 전류를 생성하는 출력 회로를 더 포함하여 이루어질 수 있다.
상기 시냅스 소자의 가중치(synaptic weight)는, 상기 시냅스 소자의 연결 강도를 나타내고, 전하 저장층 영역에 전자 또는 정공을 주입하여 컨덕턴스(conductance)를 조절함에 따라 조절되며, 학습 동작은 출력 에러를 감소시키는 방향으로 각 상기 시냅스 소자의 가중치가 조정될 수 있다.
다른 실시예에 따른 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템의 동작 방법은, WL 컨트롤 회로에서 WL의 입력 전압을 조절하여 3차원 적층 시냅스 어레이의 WL로 전달하는 단계; 상기 WL 컨트롤 회로에서 인가된 각각의 상기 WL의 입력 전압들을 레이어 디코더(layer decoder)에서 선택된 층의 상기 3차원 적층 시냅스 어레이의 시냅스 소자로 전달하는 단계; 상기 3차원 적층 시냅스 어레이의 축색돌기들과 연결된 입력 회로에서 입력 펄스를 생성하는 단계; 컨트롤 회로에서 상기 3차원 적층 시냅스 어레이의 각각의 수상돌기에 필요한 동작 전압을 인가하는 단계; 및 출력 회로에서 상기 3차원 적층 시냅스 어레이의 양의 수상돌기 및 음의 수상돌기들로부터 전류를 입력으로 받아 출력 전압 또는 출력 전류를 생성하는 단계를 포함하고, 상기 3차원 적층 시냅스 어레이는, 3차원으로 적층되어 입력 회로 및 출력 회로를 서로 공유하는 복수의 시냅스 소자들로 구성될 수 있다.
각각의 상기 WL의 입력 전압들을 층별로 인가하기 위해 상기 3차원 적층 시냅스 어레이의 적층 수와 동일하게 복수의 패스 트랜지스터들이 구성되고, 각각의 상기 패스 트랜지스터의 게이트는 레이어 디코더(layer decoder) 회로로 연결되어 상기 패스 트랜지스터들을 선택적으로 턴온(turn-on) 시킴에 따라 적층된 상기 복수의 시냅스 소자들을 개별적으로 구동시킬 수 있다.
상기 시냅스 소자의 가중치(synaptic weight)는, 상기 시냅스 소자의 연결 강도를 나타내고, 전하 저장층 영역에 전자 또는 정공을 주입하여 컨덕턴스(conductance)를 조절함에 따라 조절되며, 학습 동작은 출력 에러를 감소시키는 방향으로 각 상기 시냅스 소자의 가중치가 조정될 수 있다.
상기 시냅스 소자의 가중치 변경을 위해, 억제(inhibitory) 소자에서 전자 주입이 발생하여 상기 억제 소자의 컨덕턴스 값은 감소하고, 흥분(excitatory) 소자에서는 정공 주입이 발생하여 상기 흥분 소자의 컨덕턴스 값이 증가하여, 상기 시냅스 소자의 컨덕턴스를 증가시키며, 상기 억제 소자에서는 전공 주입이 발생하여 상기 억제 소자의 컨덕턴스 값은 증가하고, 상기 흥분 소자에서는 전자 주입이 발생하여 상기 흥분 소자의 컨덕턴스 값이 감소하여, 상기 시냅스 소자의 컨덕턴스를 감소시킬 수 있다.
STDP(Spike-Timing-Dependent Plasticity) 방식을 이용하여 상기 시냅스 소자의 가중치 변경을 위해, 상기 시냅스 소자의 가중치는 시냅스 전 뉴런의 스파이크 발생 시각과 후 뉴런의 스파이크 펄스 발생 시각의 차이에 의하여 결정되며, STDP 시각의 차이가 양의 방향에서 0에 가까울수록 상기 시냅스 소자의 가중치는 강화되며, 음의 방향에서 0에 가까울수록 상기 시냅스 소자의 가중치는 약화될 수 있다.
또 다른 실시예에 따른 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템의 제조 방법은, 기판 상에 산화막과 질화막을 교대로 증착시키는 단계; 포토리소그래피(photolithography) 후, 상기 산화막과 상기 질화막을 식각(dry etch)하는 단계; N+ 도핑된 반도체 물질을 증착시킨 후, 에치 백(etch-back)을 진행하여 식각된 트렌치 영역에 수직 전극으로 채우는 단계; 포토리소그래피 후, 상기 N+ 도핑된 반도체 물질을 이방성 식각(dry etch)을 사용해 채널 역할을 하는 반도체 물질이 증착될 공간을 형성하는 단계; 상기 채널 역할을 하는 반도체 물질을 증착하고, 에치 백을 진행하여 홀의 벽면을 따라 채널을 형성하는 단계; 시냅스 소자 간 격리를 위해 포토리소그래피를 진행하는 단계; 상기 N+ 도핑된 반도체 물질을 포토리소그래피 및 이방성 식각(dry etch)을 수행하여, 상기 시냅스 소자 간 격리시켜, 각각의 상기 시냅스 소자마다 2개의 수상돌기(dendrite)와 1개의 축색돌기(axon) 영역을 형성하는 단계; 상기 포토리소그래피에 의해 형성된 포토레지스트(Photoresist) 제거 후, 산화막을 증착하여, 식각된 홀(hole)을 절연체로 채우는 단계; 포토리소그래피 후, 상기 산화막과 상기 질화막을 이방성 식각(dry etch)을 수행하여 WL 간 트렌치 영역을 형성하는 단계; 선택적 등방성 식각(selective wet etching)을 이용하거나 화학적 이방성 식각(chemical dry etch)을 이용한 선택적 식각을 통해 상기 질화막을 선택적으로 제거하는 단계; 게이트 절연체(gate dielectrics)를 증착하는 단계; 게이트 역할을 하는 상기 WL을 형성하기 위해 게이트 물질을 증착시키는 단계; 및 금속물질의 등방성 식각을 이용하여, 상기 게이트 물질을 리세스(recess) 시켜, 질화물(nitride)이 있던 공간에 상기 WL을 형성하는 단계를 포함하여 이루어질 수 있다.
상기 포토리소그래피에 의해 형성된 포토레지스트(Photoresist) 제거 후, 산화막을 증착하여, 식각된 홀(hole)을 절연체로 채운 다음, 추후에 적층된 WL(WordLine)을 개별적으로 접촉하기 위해 3차원 적층 시냅스 어레이의 끝부분 영역을 계단형 구조로 형성하는 단계를 더 포함할 수 있다.
상기 금속물질의 등방성 식각을 이용하여, 상기 게이트 물질을 리세스(recess) 시켜, 질화물(nitride)이 있던 공간에 상기 WL을 형성한 다음, 산화물(oxide) 절연막을 증착한 이후에, CMP(Chemical-Mechanical-Polishing) 공정을 통하여 평탄화시키는 단계; 시냅스 어레이 이외의 주변회로에 해당하는 소자들의 활성화(active) 공정을 진행하고, 상기 계단형 구조에서 각각 적층된 상기 WL의 금속공정을 진행하는 단계; 수상돌기(dendrite) 금속 배선(metal line)을 형성하는 단계; 및 추가적인 절연체를 증착한 이후, 축색돌기(axon) 금속 배선을 형성하는 단계를 더 포함할 수 있다.
상기 수상돌기(dendrite) 금속 배선(metal line)을 형성하는 단계는, 포토리소그래피를 통하여 상기 금속 배선을 형성하거나 damascene 공정을 이용하여 형성하며, 상기 추가적인 절연체를 증착한 이후, 축색돌기(axon) 금속 배선(metal line)을 형성하는 단계는, 포토리소그래피를 통하여 상기 금속 배선을 형성하거나 damascene 공정을 이용하여 형성할 수 있다.
3차원으로 복수의 상기 시냅스 소자들을 적층하여 3차원 적층 시냅스 어레이를 형성하고, 복수의 상기 시냅스 소자들은 입력 회로 및 출력 회로를 서로 공유하도록 할 수 있다.
실시예들에 따르면 심층 신경망에 적합한 3차원 적층 형태의 시냅스 어레이의 구조를 통해 동일한 기능을 수행하는 입력 및 출력 회로를 공유하고, 동시에 시냅스 어레이가 차지하는 면적을 최소화함으로써 시스템의 집적도를 향상시키는 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템과 그 동작 방법 및 제조 방법을 제공할 수 있다.
도 1은 종래의 심층 신경망을 구현하기 위한 뉴로모픽 시스템의 구조를 개략적으로 나타낸다.
도 2는 일 실시예에 따른 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템의 구조를 개략적으로 나타낸다.
도 3은 일 실시예에 따른 3차원 적층 시냅스 어레이의 구조를 개략적으로 나타낸다.
도 4는 일 실시예에 따른 3차원 적층 시냅스 어레이의 등가 회로도를 나타낸다.
도 5는 일 실시예에 따른 3차원 적층 시냅스 어레이의 WL 연결 부분 설계도를 나타낸다.
도 6은 일 실시예에 따른 계단형 구조에서의 WL과 주변회로와의 연결 구조를 나타내는 도면이다.
도 7은 일 실시예에 따른 3차원 적층 시냅스 어레이의 개별적인 층 구동 방법의 예를 설명하기 위한 도면이다.
도 8은 일 실시예에 따른 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템의 구조를 개략적으로 나타내는 도면이다.
도 9는 일 실시예에 따른 활성화 함수 구현 방식의 출력 회로와의 연결 예를 나타낸다.
도 10은 일 실시예에 따른 스파이크 뉴런 구현 방식의 출력 회로와의 연결 예를 나타낸다.
도 11은 일 실시예에 따른 non-STDP 방식의 시냅스 소자 가중치 변경 방식을 설명하기 위한 도면이다.
도 12는 일 실시예에 따른 시냅스의 STDP 특성을 설명하기 위한 도면이다.
도 13은 일 실시예에 따른 STDP 방식의 시냅스 소자 가중치 변경 방식을 설명하기 위한 도면이다.
도 14는 일 실시예에 따른 3차원 적층 시냅스 어레이의 제조 방법을 나타낸다.
이하, 첨부된 도면을 참조하여 실시예들을 설명한다. 그러나, 기술되는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시예들에 의하여 한정되는 것은 아니다. 또한, 여러 실시예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
아래의 실시예에서는 시냅스를 구현하기 위하여 기존에 이미 NAND 플래시 메모리에서 상용화가 되어 있는 CTF(Charge Trap Flash) 소자를 기반으로 하여 시냅스 소자를 구현하고자 한다.
일반적으로 고성능의 뉴로모픽 시스템을 구현하기 위해서는 뉴런과 시냅스가 연결된 층(layer)의 개수가 많아져야 한다. 이러한 심층 신경망(deep neural network)을 구현하기 위해서는 고집적화가 가능한 시냅스 어레이와 관련 기술이 핵심이다. 본 발명에서는 심층 신경망에 적합한 3차원 적층 형태의 시냅스 어레이의 구조, 동작 방법, 제조 방법과 전체 시스템과의 연결 및 관련 기술들을 제공한다.
통상적으로 심층 신경망을 구현하기 위해서는 다수의 크로스바(crossbar) 형태의 시냅스 어레이가 필요하다.
도 1은 종래의 심층 신경망을 구현하기 위한 뉴로모픽 시스템의 구조를 개략적으로 나타낸다. 도 1을 참조하면, 4개의 뉴런-시냅스 층(layer)을 가지는 심층 신경망을 구현하기 위한 종래의 시스템 구성을 나타낸다. 종래의 심층 신경망을 구현하기 위한 뉴로모픽 시스템(10)의 경우, 뉴런-시냅스 층이 증가할 경우에는 추가되는 시냅스 어레이(11, 12, 13, 14)로 인하여 전체 면적이 증가하는 단점을 갖는다.
이러한 문제점을 해결하기 위해, 본 실시예들은 심층 신경망에 적합한 3차원 적층 형태의 시냅스 어레이의 구조를 통해 동일한 기능을 수행하는 입력 및 출력 회로를 공유하고, 동시에 시냅스 어레이가 차지하는 면적을 최소화함으로써 전체적인 시스템의 집적도를 향상시킬 수 있다.
도 2는 일 실시예에 따른 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템의 구조를 개략적으로 나타낸다.
도 2를 참조하면, 일 실시예에 따른 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템은 시냅스 어레이(100)가 적층된 형태로 이루어져 전체적인 시스템의 집적도를 향상시킬 수 있다. 이를 통하여, 동일한 기능을 수행하는 입력 회로(200) 및 출력 회로(300)를 공유함과 동시에 시냅스 어레이(100)가 차지하는 면적을 최소화할 수 있다.
아래에서 이러한 3차원 적층 시냅스 어레이를 구현하기 위한 상세한 구조를 설명한다.
도 3은 일 실시예에 따른 3차원 적층 시냅스 어레이의 구조를 개략적으로 나타낸다. 보다 구체적으로, 도 3a는 일 실시예에 따른 3차원 적층 시냅스 어레이의 구조를 개략적으로 나타내고, 도 3b는 도 3a의 부분 확대도를 나타낸다.
도 3a 및 도 3b를 참조하면, 3차원 적층 시냅스 어레이(100)를 형성하는 하나의 시냅스 소자(110)는 CTF 메모리 소자 2개가 소스를 공유하면서 결합된 구조를 가지고 있다. 이 때, 게이트 절연체(gate dielectrics)는 3차원 NAND 플래시메모리에서 사용되고 있는 O/N/O(실리콘 산화물(silicon oxide)-실리콘 질화물(silicon nitride)-실리콘 산화물(silicon oxide))로 구성된다. 전하 저장층으로는 실리콘 질화물(silicon nitride) 외에도 HfO2와 같은 다른 소재로도 구성될 수 있다. 또는, 3층 이상의 이종의 절연체막들로도 구성될 수 있다.
각각의 시냅스 소자(110)는 하나의 축색돌기(axon)(111)(통상적인 MOSFET에서 소스(source)에 해당)와 2개의 수상돌기(dendrite)(112a, 112b)(통상적인 MOSFET에서 드레인(drain)에 해당)와 워드라인(WordLine;　이하, WL이라 함)(113)으로 연결되는 하나의 게이트(gate)를 가지고 있다.
양의 수상돌기(dendrite(+))(112a)의 경우에는 시냅스 소자(110)에서 흥분(excitatory) 기능을 수행하게 되며, 음의 수상돌기(dendrite(-))(112b)의 경우에는 시냅스의 억제(inhibitory) 기능을 수행하게 된다.
그리고, 각각의 시냅스 소자(110)들은 3차원적으로 적층되어 있으며, 축색돌기(111)와 수상돌기(112a, 112b)는 3차원 적층 시냅스 어레이(100)를 수직으로 관통하는 전극(N+ Poly-Si Vertical Electrode)으로 구성된다. 또한, 축색돌기(111)와 수상돌기(112a, 112b)의 금속 배선(metal line) 연결은 적층된 어레이의 최상부 영역에서 서로 층을 달리하면서 교차하는 형태로 이루어져 있다.
WL(113)은 축색돌기(111)와는 평행하고, 수상돌기(112a, 112b)와는 직교하는 형태를 가지고 있다. 각각 적층된 WL(113)들은 어레이 끝부분의 계단형 구조에서 층별 연결이 이루어지게 된다.
도 4는 일 실시예에 따른 3차원 적층 시냅스 어레이의 등가 회로도를 나타낸다.
그리고 도 5는 일 실시예에 따른 3차원 적층 시냅스 어레이의 WL 연결 부분 설계도를 나타낸다.
각각 적층된 시냅스 소자들을 선택적으로 동작시키기 위해서는 적층된 WL들을 독립적으로 동작시키는 것이 필요하다. 도 5를 참조하면, WL 접촉(contact)을 위한 계단형 구조 영역에서의 주변회로와의 연결 방법을 나타낸다.
도 6은 일 실시예에 따른 계단형 구조에서의 WL과 주변회로와의 연결 구조를 나타내는 도면이다.
각 WL 입력 전압(WL inputs)들을 층별로 인가하기 위하여, 패스 트랜지스터(Pass Tr.)가 적층된 수만큼 구성되어 있다. 이 때, 패스 트랜지스터들은 WL 방향으로 구성되므로 시냅스 어레이의 면적에 영향을 끼치지 않는다. 즉, 적층 수가 증가하더라도, 시냅스 어레이의 WL 간격(WL-spacing)이 늘어나지 않는다. 패스 트랜지스터들을 선택적으로 턴온(turn-on) 시켜주기 위하여 각 패스 트랜지스터의 게이트들은 레이어 디코더(layer decoder) 회로로 연결된다.
도 6을 참조하면, WL N-1에 해당하는 영역(도 5의 단일 소자(unit cell) 부분)을 3차원 구조로 나타낸 것으로, 이러한 구조를 이용하여 각각의 적층된 시냅스 어레이를 별도로 구동 가능하며, 추가되는 면적을 최소화할 수 있다.
상술한 일 실시예에 따른 3차원 적층 시냅스 어레이를 바탕으로 심층 신경망의 동작 방법을 설명한다.
도 7은 일 실시예에 따른 3차원 적층 시냅스 어레이의 개별적인 층 구동 방법의 예를 설명하기 위한 도면이다.
도 7을 참조하면, 예를 들어 3차원 적층 시냅스 어레이의 개별적인 층(layer)의 구동 방법을 확인할 수 있다. 레이어 디코더(layer decoder)에 의해 생성된 각 전압들(V L1, V L2, V L3, V L4)은 각 패스 트랜지스터의 게이트 전압에 해당한다. 따라서, 구동하고자 하는 층(layer)에만 충분히 큰 양의 V PASS 전압을 인가하여 패스 트랜지스터를 턴온 시키고, 입력된 WL 입력 전압들을 해당 층의 시냅스 어레이로 전달시켜 준다.
상술한 바와 같은 구조의 3차원 적층 시냅스 어레이를 기반으로 하는 뉴로모픽 시스템의 전체 아키텍처 구성은 도 8과 같이 나타낼 수 있다.
도 8은 일 실시예에 따른 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템의 구조를 개략적으로 나타내는 도면이다.
도 8을 참조하면, 일 실시예에 따른 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템은 3차원으로 적층되어 입력 회로(200) 및 출력 회로(300)를 서로 공유하는 복수의 시냅스 소자들로 구성되는 3차원 적층 시냅스 어레이(100)를 포함하여 이루어질 수 있다.
여기서, 복수의 시냅스 소자들은 각각 흥분(excitatory) 기능을 수행하는 CTF 소자와 억제(inhibitory) 기능을 수행하는 CTF 소자가 소스를 공유하면서 결합된 구조이다. 게이트 절연체(gate dielectrics)는 3차원 NAND 플래시메모리에서 사용되는 O/N/O(silicon oxide-silicon nitride-silicon oxide)로 구성되거나 O/HfO2/O(silicon oxide- HfO2-silicon oxide)로 구성될 수 있다. 또는, 3층 이상의 이종의 절연체막들로도 구성될 수 있다.
보다 구체적으로, 복수의 시냅스 소자들 각각은 소스 역할을 하는 축색돌기(axon)(111), 드레인 역할을 하는 2개의 수상돌기(dendrite)(112) 및 게이트 역할을 하는 WL(WordLine)(113)을 포함하여 이루어질 수 있다. 여기서, 2개의 수상돌기(112)는 양의 수상돌기(112a) 및 음의 수상돌기(112b)로 이루어지며, 양의 수상돌기(112a)는 시냅스 소자의 흥분 기능을 수행하고 음의 수상돌기(112b)는 시냅스 소자의 억제 기능을 수행할 수 있다.
그리고 축색돌기(111)와 수상돌기(112)는 적층된 복수의 시냅스 소자들을 수직으로 관통하는 전극으로 구성될 수 있으며, 축색돌기(111)와 수상돌기(112)의 금속 배선 연결은 적층된 복수의 시냅스 소자들의 최상부 영역에서 서로 층을 달리하면서 교차하는 형태로 이루어질 수 있다.
또한, WL(113)은 축색돌기(111)와 평행하고 수상돌기(112)와 직교하는 형태로 이루어지고, 각각 적층된 WL들(113)은 복수의 시냅스 소자들 끝부분의 계단형 구조에서 층별 연결이 이루어질 수 있다. 각각의 WL(113)의 입력 전압들을 층별로 인가하기 위해 3차원 적층 시냅스 어레이(100)의 적층 수와 동일하게 구성되는 복수의 패스 트랜지스터들를 포함할 수 있다. 패스 트랜지스터들은 3차원 적층 시냅스 어레이(100)의 WL 간격(WL-spacing)이 늘어나지 않도록 WL(113)의 방향으로 구성될 수 있다.
각각의 패스 트랜지스터의 게이트는 레이어 디코더(layer decoder)(600) 회로로 연결되어 패스 트랜지스터들을 선택적으로 턴온(turn-on) 시킴에 따라 적층된 복수의 시냅스 소자들을 개별적으로 구동시킬 수 있다.
또한, 일 실시예에 따른 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템은 WL 컨트롤 회로(500), 레이어 디코더(layer decoder)(600), 입력 회로(200), 컨트롤 회로(700) 및 출력 회로(300)를 더 포함할 수 있다.
WL 컨트롤 회로(500)는 WL(113)의 입력 전압을 조절하여 3차원 적층 시냅스 어레이(100)의 WL(113)로 전달할 수 있다. 그리고 레이어 디코더(layer decoder)(600)는 WL 컨트롤 회로(500)에서 인가된 각각의 WL(113)의 입력 전압들을 선택된 층의 시냅스 소자로 전달할 수 있다.
입력 회로(200)는 3차원 적층 시냅스 어레이(100)의 축색돌기(111)들과 연결되며, 입력 펄스를 생성할 수 있으며, 컨트롤 회로(700)는 3차원 적층 시냅스 어레이(100)의 각각의 수상돌기(112)에 필요한 동작 전압을 인가할 수 있다.
또한, 출력 회로(300)는 3차원 적층 시냅스 어레이(100)의 양의 수상돌기 및 음의 수상돌기들(112)로부터 전류를 입력으로 받아 출력 전압 또는 출력 전류를 생성할 수 있다.
이러한 시냅스 소자의 가중치(synaptic weight)는 시냅스 소자의 연결 강도를 나타낸다. 시냅스 소자의 가중치는 전하 저장층 영역에 전자 또는 정공을 주입하여 컨덕턴스(conductance)를 조절함에 따라 조절되며, 학습 동작은 출력 에러를 감소시키는 방향으로 각 시냅스 소자의 가중치가 조정될 수 있다.
아래에서는 일 실시예에 따른 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템의 동작 방법을 설명한다.
먼저, WL 컨트롤 회로(WL control circuit)(500)는 WL 전압을 조절하며, 인가된 각 WL 전압들은 레이어 디코더(layer decoder)(600)에 의하여 선택된 시냅스 층으로 전달된다.
입력 회로(200)(input curcuit)는 시냅스 어레이의 축색돌기(111)들과 연결되며, 입력 펄스(pulse)(스파이크(spike))를 생성하는 역할을 한다. 시냅스 어레이의 수상돌기(112)들은 각각 반대편에서 컨트롤 회로(Control Circuit)(700) 및 출력 회로(300)(Output circuit)와 연결된다.
컨트롤 회로(700)는 각각의 수상돌기(112)에 필요한 동작 전압을 인가하는 역할을 하며, 출력 회로(300)는 각 dendrite(+) 전류와 dendrite(-) 전류를 입력으로 받아서 출력 전압(또는 전류)을 생성하는 역할을 한다.
여기서, 3차원 적층 시냅스 어레이(100)는 3차원으로 적층되어 입력 회로(200) 및 출력 회로(300)를 서로 공유하는 복수의 시냅스 소자들로 구성될 수 있다.
각각의 WL(113)의 입력 전압들을 층별로 인가하기 위해 3차원 적층 시냅스 어레이(100)의 적층 수와 동일하게 복수의 패스 트랜지스터들이 구성되고, 각각의 패스 트랜지스터의 게이트는 레이어 디코더(layer decoder)(600) 회로로 연결되어 패스 트랜지스터들을 선택적으로 턴온(turn-on) 시킴에 따라 적층된 복수의 시냅스 소자들을 개별적으로 구동시킬 수 있다.
시냅스 소자의 가중치(synaptic weight)는 시냅스 소자의 연결 강도를 나타내고, 전하 저장층 영역에 전자 또는 정공을 주입하여 컨덕턴스를 조절함에 따라 조절되며, 학습 동작은 출력 에러를 감소시키는 방향으로 각 시냅스 소자의 가중치가 조정될 수 있다.
아래에서는 시냅스 소자의 가중치 변경을 위한 방법을 설명한다.
예를 들어, 시냅스 소자의 가중치 변경을 위해 억제(inhibitory) 소자에서 전자 주입이 발생하여 억제 소자의 컨덕턴스 값은 감소하고, 흥분(excitatory) 소자에서는 정공 주입이 발생하여 흥분 소자의 컨덕턴스 값이 증가하여, 시냅스 소자의 컨덕턴스를 증가시킬 수 있다. 그리고, 억제 소자에서는 전공 주입이 발생하여 억제 소자의 컨덕턴스 값은 증가하고, 흥분 소자에서는 전자 주입이 발생하여 흥분 소자의 컨덕턴스 값이 감소하여, 시냅스 소자의 컨덕턴스를 감소시킬 수 있다.
다른 예로, STDP(Spike-Timing-Dependent Plasticity) 방식을 이용하여 시냅스 소자의 가중치 변경할 수 있다. 시냅스 소자의 가중치는 시냅스 전 뉴런의 스파이크 발생 시각과 후 뉴런의 스파이크 펄스 발생 시각의 차이에 의하여 결정된다. 이 때, STDP 시각의 차이가 양의 방향에서 0에 가까울수록 시냅스 소자의 가중치는 강화되며, 음의 방향에서 0에 가까울수록 시냅스 소자의 가중치는 약화될 수 있다.
한편, 출력 회로는 일반적으로 2가지 유형으로 구성 가능하다.
첫 번째 출력 회로 유형은 소프트웨어 기반 인공신경망에서의 활성화 함수(activation function)를 구현하는 방식이다. 이는 도 9를 참조하여 설명할 수 있다.
도 9는 일 실시예에 따른 활성화 함수 구현 방식의 출력 회로와의 연결 예를 나타낸다. 도 9에 도시된 바와 같이, dendrite<n+>으로부터의 총 입력 전류 I n+와 dendrite<n->으로부터의 총 입력 전류 I n-의 크기를 비교하는 비교기(comparator) 회로를 거쳐서, 이로부터 정해진 크기의 전압(또는 전류)를 생성하는 활성화 회로(activation circuit)로 구성 가능하다.
두 번째는 생물학적 뉴런 동작을 모사하는 방식으로써, 도 10을 참조하여 설명할 수 있다.
도 10은 일 실시예에 따른 스파이크 뉴런 구현 방식의 출력 회로와의 연결 예를 나타낸다. 도 10에 도시된 바와 같이, 멤브레인 커패시터(C mem)를 충전시키는 I n+와 C mem을 방전시키는 I n-를 합산하는 집적 회로(integrator circuit)와 이로부터, C mem의 전압이 문턱(threshold) 전압보다 큰 경우에 스파이크(펄스)를 생성하는 회로로 구성이 가능하다. 특히, 이러한 출력 회로는 스파이킹 뉴럴 네트워크(Spiking Neural Network; SNN)를 구현하는데 이용될 수 있다.
본 실시예에 따른 시냅스 소자에서 가중치(synaptic weight)는 컨덕턴스로써 표현될 수 있다. 그리고, 이 컨덕턴스의 조절은 전하 저장층 영역에 전자 또는 정공을 주입함으로써 이루어질 수 있다. 본 시냅스 소자는 N-채널 기반의 소자이므로, 전자를 주입할 경우에는 문턱 전압이 증가하게 되어 컨덕턴스가 감소된다. 반면에, 정공을 주입할 경우에는 문턱 전압이 감소하게 되어 컨덕턴스가 증가된다. 이러한 소자에서 전자의 주입은 HEI(Hot-Electron Injection) 메커니즘을 이용하게 되며, 정공의 주입은 HHI(Hot-Hole Injection) 메커니즘을 이용할 수 있다. HEI 동작은 양의 게이트 전압(예: +5 V)과 양의 드레인 전압(예: +3 V) 펄스를 인가할 때 발생한다. 그리고, HHI 동작은 음의 게이트 전압(예: -5 V)와 양의 드레인 전압(예: +3 V) 펄스를 인가할 때 발생한다. 상기의 HEI, HHI 이외에도 게이트에 양의 전압(예: +15 V)을 인가하여 FN tunngling을 이용하여 전자를 주입하거나 또는 게이트에 음의 전압(예: -15 V)을 인가하여 FN tunneling을 이용하여 정공을 주입시킬 수도 있다.
뉴로모픽 시스템에서의 학습(learning) 동작은 출력 에러를 감소시키는 방향으로 각 시냅스 소자의 가중치가 조정된다. 이러한 시냅스 소자의 가중치 조절 방법은 다음과 같다.
본 실시예에 따른 시냅스 소자는 흥분(excitatory)을 담당하는 CTF 소자와 억제(inhibitory)를 담당하는 CTF 소자의 쌍으로 이루어질 수 있다. 따라서, 하나의 시냅스 소자에서의 전류는 다음과 같이 각 CTF 소자 전류의 합으로 표현되며, 다음 식과 같이 나타낼 수 있다.
[식 1]
Figure 112018020597129-pat00001
여기서, I D+와 I D-는 각각 양의 수상돌기(dendrite(+))와 음의 수상돌기(dendrite(-))에서의 전류를 의미하고, G D +와 G D -는 각각 흥분(excitatory) 소자의 컨덕턴스와 억제(inhibitory) 소자의 컨덕턴스이다.
따라서, 시냅스 소자의 컨덕턴스(G D)를 조절하기 위해서는 G D +와 GD -를 동시에 조절해야 한다.
도 11a 및 도 11b는 일 실시예에 따른 non-STDP 방식의 시냅스 소자 가중치 변경 방식을 설명하기 위한 도면이다.
보다 구체적으로, 도 11a는 일 실시예에 따른 시냅스 소자의 컨덕턴스를 증가시키기 위한 동작 방법을 나타내는 도면이다. 억제(inhibitory) 소자에서는 HEI에 의한 전자 주입이 발생하여 G D - 값은 감소하고, 흥분(excitatory) 소자에서는 HHI에 의한 정공 주입이 발생하여 G D + 값이 증가하게 된다. 따라서, 전체 G D=G D ++G D - 값은 증가한다(potentiation).
도 11b는 일 실시예에 따른 시냅스 소자의 컨덕턴스를 감소시키기 위한 동작 방법을 나타내는 도면이다. 억제(inhibitory) 소자에서는 HHI에 의한 전공 주입이 발생하여 G D - 값은 증가하고, 흥분(excitatory) 소자에서는 HEI에 의한 전자 주입이 발생하여 G D + 값이 감소하게 된다. 따라서, 전체 G D=G D ++G D - 값은 감소한다(depression). 이 때, 시냅스 소자의 컨덕턴스 변화 정도는 게이트의 전압(V gate +또는 V gate -)과 수상돌기에 인가되는 펄스의 개수(N pulse _D+ 또는 N pulse _D-)를 조절함으로써 제어 가능하다.
도 12a는 일 실시예에 따른 전 뉴런과 후 뉴런의 스파이크 발생을 설명하기 위한 도면이다. 그리고, 도 12b는 일 실시예에 따른 시냅스의 STDP 특성을 설명하기 위한 도면이다.
생물학적 시냅스의 연결 강도(가중치)를 조절하는 주요 메커니즘으로 STDP(Spike-Timing-Dependent Plasticity)가 알려져 있다. STDP 방식에 의하면, 시냅스의 연결 강도는 시냅스 전 뉴런의 스파이크 발생 시각(t pre)과 후 뉴런의 스파이크 펄스 발생 시각(t post)의 차이
Figure 112018020597129-pat00002
에 의하여 결정된다.
도 12b에 도시된 바와 같이, STDP 시각의 차이가 양의 방향에서 0에 가까울수록 시냅스의 연결 강도는 더욱 강화되며, 음의 방향에서 0에 가까울수록 연결 강도는 더욱 약화된다.
이러한 STDP 방식은 뉴로모픽 시스템의 동작원리로 사용될 수 있으며, 특히 스파이킹 뉴럴 네트워크(SNN)를 구현하는데 핵심 동작 메커니즘으로 사용 가능하다.
도 13은 일 실시예에 따른 STDP 방식의 시냅스 소자 가중치 변경 방식을 설명하기 위한 도면이다.
도 13a는 일 실시예에 따른 t post-t pre>0인 경우(potentiaion)를 설명하기 위한 도면이다. 그리고 도 13b는 일 실시예에 따른 t post-t pre<0인 경우(depression)를 설명하기 위한 도면이다.
상술한 STDP 특성을 구현하기 위하여, 아래와 같은 동작 방법을 제공할 수 있다.
먼저, 도 13a 및 도 13b에 도시된 바와 같이 WL에 연속적인 2개의 삼각파가 인가된다. 첫 번째 삼각파는 0 V에서 시작하여서, 양의 전압인 V gate + 와 음의 전압인 V gate - 를 거쳐서 다시 0 V로 돌아오는 형태이며, 두 번째 삼각파는 음의 전압인 V gate-를 먼저 갔다가 V gate +를 거쳐서 0 V로 돌아오는 파형이다. 즉, 서로 좌우 대칭인 형태를 가진다. 이러한 파형은 전 뉴런의 스파이크에 해당하며, 첫 번째 삼각파의 중심점 시각을 t pre1으로 정의하고 두 번째 삼각파의 중심점 시각을 t pre2로 정의한다.
그리고, 양의 수상돌기(dendrite(+))와 음의 수상돌기(dendrite(-))에는 고정된 시간 간격을 가지고 순차적으로 사각 펄스가 인가되며, 이는 후 뉴런의 스파이크에 해당한다. 양의 수상돌기(dendrite(+))의 펄스 인가 시점을 t post1, 음의 수상돌기(dendrite(-))의 펄스 인가시점을 t post2라 한다. 이 때, WL에서 연속적으로 인가되는 삼각 파형들 간의 시간 간격과 양의 수상돌기(dendrite(+))와 음의 수상돌기(dendrite(-))에 인가되는 사각 파형들 간의 시간 간격은 같도록 설정될 수 있으며, 다음 식과 같이 나타낼 수 있다.
t pre2-t pre1=t post2-t post1
따라서, 전 뉴런과 후 뉴런의 스파이크 발생시각 차이는 항상 다음 식과 같이 정의될 수 있다.
t post-t pre=t post1-t post1=t post1-t post2.
위와 같은 펄스 동작에서의 STDP 메커니즘은 다음과 같다.
도 13a에 도시된 바와 같이, 먼저, t post-t pre>0의 경우에는 첫 번째 WL 삼각파형에서 게이트가 음의 전압일 때, 양의 수상돌기(dendrite(+))에 양의 전압 펄스가 인가되므로 흥분(excitatory) 소자에서는 HHI이 발생한다.
그리고, 두 번째 WL 삼각파형에서 게이트가 양의 전압일 때 음의 수상돌기(dendrite(-))에 양의 전압 펄스가 인가되므로 억제(inhibitory) 소자에서는 HEI이 발생한다.
따라서, 전체적으로 시냅스 소자의 컨덕턴스가 증가하는 방향으로 프로그램이 일어난다. 이 때, t post-t pre의 값이 0에 가까울수록 게이트 전압의 크기가 더 큰 상황에서 수상돌기 펄스가 인가되므로 더욱 많은 양의 정공 및 전자가 흥분(excitatory) 소자 및 억제(inhibitory) 소자에 각각 주입된다.
반면에, 도 13b에 도시된 바와 같이, t post-t pre<0의 경우에는 첫 번째 WL 삼각파형에서 게이트가 양의 전압일 때, 양의 수상돌기(dendrite(+))에 양의 전압 펄스가 인가되므로 흥분(excitatory) 소자에서는 HEI이 발생한다.
그리고, 두 번째 WL 삼각파형에서 게이트가 음의 전압일 때 음의 수상돌기(dendrite(-))에 양의 전압 펄스가 인가되므로 억제(inhibitory) 소자에서는 HHI이 발생한다.
따라서, 전체적으로 시냅스 소자의 컨덕턴스가 감소하는 방향으로 프로그램이 일어난다. 이 때도 마찬가지로 t post-t pre의 값이 0에 가까울수록 게이트 전압의 크기가 더 큰 상황에서 수상돌기 펄스가 인가되므로 더욱 많은 양의 정공 및 전자가 흥분(excitatory) 소자 및 억제(inhibitory) 소자에 각각 주입된다.
이러한 동작 방식을 통하여, 도 12b와 같은 STDP 특성을 얻을 수 있다.
도 14는 일 실시예에 따른 3차원 적층 시냅스 어레이의 제조 방법을 나타낸다.
도 14a 내지 도 14r을 참조하면, 일 실시예에 따른 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템의 제조 방법은 기판 상에 산화막과 질화막을 교대로 증착시키는 단계, 포토리소그래피(photolithography) 후, 산화막과 질화막을 식각(dry etch)하는 단계, N+ 도핑된 반도체 물질을 증착시킨 후, 에치 백(etch-back)을 진행하여 식각된 트렌치 영역에 수직 전극으로 채우는 단계, 포토리소그래피 후, N+ 도핑된 반도체 물질을 이방성 식각(dry etch)을 사용해 채널 역할을 하는 반도체 물질이 증착될 공간을 형성하는 단계, 채널 역할을 하는 반도체 물질을 증착하고, 에치 백을 진행하여 홀의 벽면을 따라 채널을 형성하는 단계, 시냅스 소자 간 격리를 위해 포토리소그래피를 진행하는 단계, N+ 도핑된 반도체 물질을 포토리소그래피 및 이방성 식각(dry etch)을 수행하여, 시냅스 소자 간 격리시켜, 각각의 시냅스 소자마다 2개의 수상돌기와 1개의 축색돌기 영역을 형성하는 단계, 포토리소그래피에 의해 형성된 포토레지스트(Photoresist) 제거 후, 산화막을 증착하여, 식각된 홀(hole)을 절연체로 채우는 단계, 포토리소그래피 후, 산화막과 질화막을 이방성 식각(dry etch)을 수행하여 WL 간 트렌치 영역을 형성하는 단계, 선택적 등방성 식각(selective wet etching)을 이용하거나 화학적 이방성 식각(chemical dry etch)을 이용한 선택적 식각을 통해 질화막을 선택적으로 제거하는 단계, 게이트 절연체(gate dielectrics)를 증착하는 단계, 게이트 역할을 하는 WL을 형성하기 위해 게이트 물질을 증착시키는 단계, 및 금속물질의 등방성 식각을 이용하여, 게이트 물질을 리세스(recess) 시켜, 질화물(nitride)이 있던 공간에 WL을 형성하는 단계를 포함하여 이루어질 수 있다.
여기서, 포토리소그래피에 의해 형성된 포토레지스트(Photoresist) 제거 후, 산화막을 증착하여, 식각된 홀(hole)을 절연체로 채운 다음, 추후에 적층된 WL(WordLine)을 개별적으로 접촉하기 위해 3차원 적층 시냅스 어레이의 끝부분 영역을 계단형 구조로 형성하는 단계를 더 포함할 수 있다.
또한, 금속물질의 등방성 식각을 이용하여, 게이트 물질을 리세스(recess) 시켜, 질화물(nitride)이 있던 공간에 WL을 형성한 다음, 산화물(oxide) 절연막을 증착한 이후에, CMP(Chemical-Mechanical-Polishing) 공정을 통하여 평탄화시키는 단계, 시냅스 어레이 이외의 주변회로에 해당하는 소자들의 활성화(active) 공정을 진행하고, 계단형 구조에서 각각 적층된 WL의 금속공정을 진행하는 단계, 수상돌기 금속 배선을 형성하는 단계, 및 추가적인 절연체를 증착한 이후, 축색돌기 금속 배선을 형성하는 단계를 더 포함할 수 있다.
수상돌기 금속 배선을 형성하는 단계 및 추가적인 절연체를 증착한 이후, 축색돌기 금속 배선을 형성하는 단계는 포토리소그래피를 통하여 금속 배선을 형성하거나 damascene 공정을 이용하여 형성할 수 있다.
이에 따라 3차원으로 복수의 시냅스 소자들을 적층하여 3차원 적층 시냅스 어레이를 형성하고, 복수의 시냅스 소자들은 입력 회로 및 출력 회로를 서로 공유하도록 할 수 있다.
아래에서 일 실시예에 따른 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템의 제조 방법의 각 단계에 대해 하나의 예를 들어 보다 구체적으로 설명한다.
도 14a를 참조하면, Si 기판 위에 실리콘 산화물(silicon oxide)(또는 산화막)과 실리콘 질화물(silicon nitirde)(또는 질화막)을 교대로 증착시킨다. 이 때 실리콘 산화물은 적층된 소자간의 격리를 위하여 사용되며, 실리콘 질화물은 추후에 제거가 되고, 게이트가 형성될 영역이다.
도 14b를 참조하면, 포토리소그래피 후, 실리콘 산화물과 실리콘 질화물을 이방성 식각(dry etch)한다. 이 때, 최하부의 실리콘 기판이 드러나지 않도록 한다.
도 14c를 참조하면, N+-doped poly Si을 증착시킨 후, 에치 백(etch-back)을 진행하여 15b에서 식각된 트렌치 영역에 수직 전극으로 채운다. 이 때, N+ poly-Si은 수상돌기 및 축색돌기를 형성하게 된다.
도 14d를 참조하면, 포토리소그래피 후, N+-doped poly Si을 이방성 식각(dry etch)을 사용해 채널역할을 하는 Si이 증착될 공간을 형성한다. 이후, 잔여 N+ doped poly Si이 홀 벽면(sidewall)에 남아있을 수도 있으므로 Si 등방성 식각(wet etch)를 추가적으로 진행하여서, 인접한 수직 전극(N+poly-Si Vertical electrode)들이 확실히 격리 되도록 한다.
도 14e를 참조하면, 채널 역할을 하는 Si을 LPCVD 및 ALD 등의 방식을 사용하여 증착하고, 에치 백(etch-back)을 진행하여, 홀의 벽면을 따라 채널을 형성한다. 이 때, Si은 poly-Si, 비결정질 Si(amorphous Si 또는 a-Si) 등이 사용될 수 있으며, 그 밖에도 SiGe, Ge 등의 다양한 반도체 물질이 사용될 수도 있다.
도 14f를 참조하면, 소자 간 격리를 위해 포토리소그래피를 진행한다.
도 14g를 참조하면, N+-doped poly Si을 포토리소그래피 및 이방성 식각(dry etching)을 수행하여, 소자 간에 격리를 시킨다. 잔여 N+-doped poly Si이 식각된 홀의 벽면에 남아있을 수 있으므로 등방성 식각도 추가로 진행한다. 이를 통하여 각 시냅스 소자마다 2개의 수상돌기와 1개의 축색돌기 영역이 형성된다.
도 14h를 참조하면, 이후에 PR 제거를 한 이후에, 실리콘 산화물을 LPCVD 또는 ALD 등의 방식을 이용하여 증착하여, 식각된 홀(hole)을 절연체로 채워준다.
도 14i를 참조하면, 추후에 적층된 WL을 개별적으로 접촉하기 위하여 어레이의 끝부분 영역에 계단형 구조를 형성한다.
도 14j를 참조하면, 포토리소그래피 후, 실리콘 산화물과 실리콘 질화물을 이방성 식각(dry etch)을 수행하여 WL 컷(cut) 영역(WL 간 트렌치 영역)을 형성한다.
도 14k를 참조하면, 인산용액과 같은 선택적 등방성 식각(selective wet etching)을 이용하여 실리콘 질화물을 선택적으로 제거한다. 또는, 화학적 이방성 식각(chemical dry etch) 등을 이용하여서, 선택적 식각을 수행할 수도 있다.
도 14l를 참조하면, 게이트 절연체(gate dielectrics)(터널링 산화물(tunneling oxide)-실리콘 질화물(silicon nitride)-블러킹 산화물(blocking oxide))를 LPCVD 또는 ALD 등의 방식을 이용하여 증착한다. 이 때, 터널링 산화물(tunneling oxide) 및 블러킹 산화물(blocking oxide)로 실리콘 산화물(silicon oxide)외에도 다른 절연체(SiON, Al2O3, HfO2 등)이 사용될 수 있다. 또한, 전하 저장층으로 실리콘 질화물(silicon nitride) 대신에 다른 소재(HfO2 등) 및 2층 이상의 이종의 소재가 사용될 수도 있다.
도 14m를 참조하면, WL, 즉 게이트를 만들기 위해 텅스텐(tungsten)을 CVD 및 ALD 방식을 이용하여 증착시킨다. 텅스텐 외에도 다른 전도성 물질이 사용될 수도 있다.
도 14n를 참조하면, 금속물질의 등방성 식각을 이용하여, 게이트 물질(텅스텐)을 리세스(recess) 시킨다. 어레이 최상층부에 금속물질이 남아있을 경우에는 추가적인 식각(dry etch)를 통하여 제거하여 준다. 이를 통해, 질화물(nitride)이 있던 공간에 WL이 최종적으로 형성된다.
도 14o를 참조하면, 산화물(oxide) 절연막을 증착한 이후에, CMP(Chemical-Mechanical-Polishing) 공정을 통하여 평탄화시킨다.
도 14p를 참조하면, 시냅스 어레이 이외의 주변회로에 해당하는 소자들의 active 공정을 S진행한다. 그리고, 계단형 구조에서 각 적층된 WL의 금속공정을 진행한다.
도 14q를 참조하면, 수상돌기 금속 배선을 형성한다(contact hole 형성, 금속 증착, 금속 배선 패터닝(patterning)). 이 때, 금속 배선은 포토리소그래피를 통하여 형성할 수도 있으며, damascene 공정을 이용하여 형성될 수도 있다.
도 14r를 참조하면, 추가적인 절연체(IMD)를 증착한 이후에, 축색돌기 금속 배선을 형성한다. 금속 배선은 포토리소그래피를 통하여 형성할 수도 있으며, damascene 공정을 이용하여 형성될 수도 있다.
이와 같이, 실시예들에 따르면 심층 신경망에 적합한 3차원 적층 형태의 시냅스 어레이의 구조를 통해 동일한 기능을 수행하는 입력 및 출력 회로를 공유하고, 동시에 시냅스 어레이가 차지하는 면적을 최소화함으로써 시스템의 집적도를 향상시킬 수 있다.
이상에서, 어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
또한, 명세서에 기재된 "…부", "…모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
또한, 각 도면을 참조하여 설명하는 실시예의 구성 요소가 해당 실시예에만 제한적으로 적용되는 것은 아니며, 본 발명의 기술적 사상이 유지되는 범위 내에서 다른 실시예에 포함되도록 구현될 수 있으며, 또한 별도의 설명이 생략될지라도 복수의 실시예가 통합된 하나의 실시예로 다시 구현될 수도 있음은 당연하다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일하거나 관련된 참조 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (10)

  1. 3차원으로 적층되어 입력 회로 및 출력 회로를 서로 공유하는 복수의 시냅스 소자들로 구성되는 3차원 적층 시냅스 어레이
    를 포함하고,
    상기 복수의 시냅스 소자들 각각은,
    소스 역할을 하는 축색돌기(axon);
    드레인 역할을 하는 2개의 수상돌기(dendrite); 및
    게이트 역할을 하는 WL(WordLine)
    을 포함하고,
    상기 2개의 수상돌기는, 양의 수상돌기 및 음의 수상돌기로 이루어지며, 상기 양의 수상돌기는 상기 시냅스 소자의 흥분 기능을 수행하고 상기 음의 수상돌기는 상기 시냅스 소자의 억제 기능을 수행하며,
    각각의 상기 WL의 입력 전압들을 층별로 인가하기 위해 상기 3차원 적층 시냅스 어레이의 적층 수와 동일하게 구성되는 복수의 패스 트랜지스터들
    를 포함하고,
    상기 복수의 패스 트랜지스터들은 상기 3차원 적층 시냅스 어레이의 WL 간격(WL-spacing)이 늘어나지 않도록 상기 WL의 방향으로 구성되며,
    각각의 상기 패스 트랜지스터의 게이트는, 레이어 디코더(layer decoder) 회로로 연결되어 상기 패스 트랜지스터들을 선택적으로 턴온(turn-on) 시킴에 따라 적층된 상기 복수의 시냅스 소자들을 개별적으로 구동시키는 것
    을 특징으로 하는, 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템.
  2. 제1항에 있어서,
    상기 복수의 시냅스 소자들은,
    각각 흥분(excitatory) 기능을 수행하는 CTF 소자와 억제(inhibitory) 기능을 수행하는 CTF 소자가 소스를 공유하면서 결합된 구조이며, 게이트 절연체(gate dielectrics)는 3차원 NAND 플래시메모리에서 사용되는 O/N/O(silicon oxide-silicon nitride-silicon oxide)로 구성되거나, O/HfO2/O(silicon oxide- HfO2-silicon oxide)로 구성되는 것
    을 특징으로 하는, 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템.
  3. 삭제
  4. 제1항에 있어서,
    상기 축색돌기와 상기 수상돌기는,
    적층된 상기 복수의 시냅스 소자들을 수직으로 관통하는 전극으로 구성되고, 상기 축색돌기와 상기 수상돌기의 금속 배선(metal line) 연결은 적층된 상기 복수의 시냅스 소자들의 최상부 영역에서 서로 층을 달리하면서 교차하는 형태로 이루어지는 것
    을 특징으로 하는, 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템.
  5. 제1항에 있어서,
    상기 WL은,
    상기 축색돌기와 평행하고 상기 수상돌기와 직교하는 형태로 이루어지고, 각각 적층된 상기 WL들은 상기 복수의 시냅스 소자들 끝부분의 계단형 구조에서 층별 연결이 이루어지는 것
    을 특징으로 하는, 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템.
  6. 삭제
  7. 3차원으로 적층되어 입력 회로 및 출력 회로를 서로 공유하는 복수의 시냅스 소자들로 구성되는 3차원 적층 시냅스 어레이
    를 포함하고,
    상기 복수의 시냅스 소자들 각각은,
    소스 역할을 하는 축색돌기(axon);
    드레인 역할을 하는 2개의 수상돌기(dendrite); 및
    게이트 역할을 하는 WL(WordLine)
    을 포함하고,
    상기 2개의 수상돌기는, 양의 수상돌기 및 음의 수상돌기로 이루어지며, 상기 양의 수상돌기는 상기 시냅스 소자의 흥분 기능을 수행하고 상기 음의 수상돌기는 상기 시냅스 소자의 억제 기능을 수행하며,
    WL의 입력 전압을 조절하여 상기 3차원 적층 시냅스 어레이의 상기 WL로 전달하는 WL 컨트롤 회로;
    상기 WL 컨트롤 회로에서 인가된 각각의 상기 WL의 입력 전압들을 선택된 층의 상기 시냅스 소자로 전달하는 레이어 디코더(layer decoder);
    상기 3차원 적층 시냅스 어레이의 상기 축색돌기들과 연결되며, 입력 펄스를 생성하는 입력 회로;
    상기 3차원 적층 시냅스 어레이의 각각의 상기 수상돌기에 필요한 동작 전압을 인가하는 컨트롤 회로; 및
    상기 3차원 적층 시냅스 어레이의 양의 수상돌기 및 음의 수상돌기들로부터 전류를 입력으로 받아 출력 전압 또는 출력 전류를 생성하는 출력 회로
    를 더 포함하는, 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템.
  8. 제1항에 있어서,
    상기 시냅스 소자의 가중치(synaptic weight)는,
    상기 시냅스 소자의 연결 강도를 나타내고, 전하 저장층 영역에 전자 또는 정공을 주입하여 컨덕턴스(conductance)를 조절함에 따라 조절되며, 학습 동작은 출력 에러를 감소시키는 방향으로 각 상기 시냅스 소자의 가중치가 조정되는 것
    을 특징으로 하는, 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템.
  9. WL 컨트롤 회로에서 WL(WordLine)의 입력 전압을 조절하여 3차원 적층 시냅스 어레이의 WL로 전달하는 단계;
    상기 WL 컨트롤 회로에서 인가된 각각의 상기 WL의 입력 전압들을 레이어 디코더(layer decoder)에서 선택된 층의 상기 3차원 적층 시냅스 어레이의 시냅스 소자로 전달하는 단계;
    상기 3차원 적층 시냅스 어레이의 축색돌기들과 연결된 입력 회로에서 입력 펄스를 생성하는 단계;
    컨트롤 회로에서 상기 3차원 적층 시냅스 어레이의 각각의 수상돌기에 필요한 동작 전압을 인가하는 단계; 및
    출력 회로에서 상기 3차원 적층 시냅스 어레이의 양의 수상돌기 및 음의 수상돌기들로부터 전류를 입력으로 받아 출력 전압 또는 출력 전류를 생성하는 단계
    를 포함하고,
    상기 3차원 적층 시냅스 어레이는,
    3차원으로 적층되어 입력 회로 및 출력 회로를 서로 공유하는 복수의 시냅스 소자들로 구성되는 것
    을 특징으로 하는, 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템의 동작 방법.
  10. 기판 상에 산화막과 질화막을 교대로 증착시키는 단계;
    포토리소그래피(photolithography) 후, 상기 산화막과 상기 질화막을 식각(dry etch)하는 단계;
    N+ 도핑된 반도체 물질을 증착시킨 후, 에치 백(etch-back)을 진행하여 식각된 트렌치 영역에 수직 전극으로 채우는 단계;
    포토리소그래피 후, 상기 N+ 도핑된 반도체 물질을 이방성 식각(dry etch)을 사용해 채널 역할을 하는 반도체 물질이 증착될 공간을 형성하는 단계;
    상기 채널 역할을 하는 반도체 물질을 증착하고, 에치 백을 진행하여 홀의 벽면을 따라 채널을 형성하는 단계;
    시냅스 소자 간 격리를 위해 포토리소그래피를 진행하는 단계;
    상기 N+ 도핑된 반도체 물질을 포토리소그래피 및 이방성 식각(dry etch)을 수행하여, 상기 시냅스 소자 간 격리시켜, 각각의 상기 시냅스 소자마다 2개의 수상돌기(dendrite)와 1개의 축색돌기(axon) 영역을 형성하는 단계;
    상기 포토리소그래피에 의해 형성된 포토레지스트(Photoresist) 제거 후, 산화막을 증착하여, 식각된 홀(hole)을 절연체로 채우는 단계;
    포토리소그래피 후, 상기 산화막과 상기 질화막을 이방성 식각(dry etch)을 수행하여 WL(WordLine) 간 트렌치 영역을 형성하는 단계;
    선택적 등방성 식각(selective wet etching)을 이용하거나 화학적 이방성 식각(chemical dry etch)을 이용한 선택적 식각을 통해 상기 질화막을 선택적으로 제거하는 단계;
    게이트 절연체(gate dielectrics)를 증착하는 단계;
    게이트 역할을 하는 상기 WL을 형성하기 위해 게이트 물질을 증착시키는 단계; 및
    금속물질의 등방성 식각을 이용하여, 상기 게이트 물질을 리세스(recess) 시켜, 질화물(nitride)이 있던 공간에 상기 WL을 형성하는 단계
    를 포함하는, 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230000105A (ko) 2021-06-24 2023-01-02 한양대학교 산학협력단 3차원 뉴로모픽 시스템 및 그 동작 방법
KR20230029015A (ko) 2021-08-23 2023-03-03 한양대학교 산학협력단 저항 변화 메모리 소자 기반의 인공 시냅스 소자 및 이의 제조 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102434119B1 (ko) * 2019-12-03 2022-08-19 서울대학교산학협력단 시냅스 스트링 어레이를 이용한 신경망
KR20210082676A (ko) 2019-12-26 2021-07-06 삼성전자주식회사 셀 단위로 액세스 가능한 스토리지 장치 및 그 동작방법
KR102584868B1 (ko) * 2020-01-06 2023-10-04 서울대학교산학협력단 온칩 학습이 가능한 뉴로모픽 아키텍쳐
KR102321676B1 (ko) * 2020-07-01 2021-11-04 고려대학교 산학협력단 단일 실리콘 소자를 이용한 스파이크 펄스 발생 회로
CN111834371B (zh) * 2020-07-30 2022-08-02 中国电子科技集团公司第五十八研究所 一种浮栅型flash突触器件结构及其制备方法
KR102525925B1 (ko) * 2020-09-08 2023-04-26 서울시립대학교 산학협력단 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템 및 제조 방법
WO2022240138A1 (ko) * 2021-05-10 2022-11-17 한국과학기술원 뉴로모픽 소자
KR102632211B1 (ko) * 2021-06-23 2024-01-31 서울시립대학교 산학협력단 3차원 적층 and형 시냅스 어레이 회로, 그 제조방법 및 시냅스 어레이 회로의 동작방법
IT202200004229A1 (it) * 2022-03-07 2023-09-07 Fondazione St Italiano Tecnologia Rete neurale tridimensionale
CN114597232B (zh) * 2022-05-10 2022-07-19 华中科技大学 一种实现负权重的矩阵乘和运算的crossbar器件制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170154257A1 (en) 2015-11-30 2017-06-01 International Business Machines Corporation Three-dimensional integration of neurosynaptic chips

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009026181A (ja) * 2007-07-23 2009-02-05 Ryukoku Univ ニューラルネットワーク
JP5154666B2 (ja) * 2008-03-14 2013-02-27 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． ニューロモーフィック回路
KR102230784B1 (ko) * 2013-05-30 2021-03-23 삼성전자주식회사 Stdp 동작을 위한 시냅스 회로 및 시냅스 회로를 포함하는 뉴로모픽 시스템
US9431099B2 (en) * 2014-11-11 2016-08-30 Snu R&Db Foundation Neuromorphic device with excitatory and inhibitory functionalities
KR101686827B1 (ko) 2015-03-17 2016-12-16 인천대학교 산학협력단 인공 신경망의 뉴로모픽 하드웨어 구현 방법
KR101701250B1 (ko) * 2015-08-03 2017-02-01 서울대학교산학협력단 딥 빌리프 네트워크를 위한 복수 레이어가 적층된 뉴런 어레이 및 뉴런 어레이 동작 방법
JP6410954B2 (ja) * 2015-09-28 2018-10-24 株式会社ＰＥＺＹ Ｃｏｍｐｕｔｉｎｇ 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170154257A1 (en) 2015-11-30 2017-06-01 International Business Machines Corporation Three-dimensional integration of neurosynaptic chips

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230000105A (ko) 2021-06-24 2023-01-02 한양대학교 산학협력단 3차원 뉴로모픽 시스템 및 그 동작 방법
WO2022270890A3 (ko) * 2021-06-24 2023-02-16 한양대학교 산학협력단 3차원 뉴로모픽 시스템 및 그 동작 방법
KR102554519B1 (ko) 2021-06-24 2023-07-12 한양대학교 산학협력단 3차원 뉴로모픽 시스템 및 그 동작 방법
KR20230029015A (ko) 2021-08-23 2023-03-03 한양대학교 산학협력단 저항 변화 메모리 소자 기반의 인공 시냅스 소자 및 이의 제조 방법

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