KR102619356B1 - 단위 시냅스를 위한 커패시터 소자, 단위 시냅스 및 커패시터 기반의 시냅스 어레이 - Google Patents

단위 시냅스를 위한 커패시터 소자, 단위 시냅스 및 커패시터 기반의 시냅스 어레이 Download PDF

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Abstract

본 발명은 커패시터 소자, 단위 시냅스, 복수 개의 단위 시냅스들이 어레이 형태로 배치된 시냅스 어레이에 관한 것이다. 단위 시냅스은 커패시터 소자 쌍으로 이루어지고, 각 커패시터 소자는, 반도체층에 서로 일정 거리 이격되어 형성된 제1 및 제2 도핑 영역들, 그리고 바디 영역; 바디 영역의 상부에 형성된 게이트 전극; 및 메모리 기능을 갖도록 구성되어 게이트 전극과 바디 영역의 사이에 배치된 게이트 절연막 스택;을 구비하고, 각 커패시터 소자는 상기 게이트 절연막 스택에 저장된 정보에 의해 게이트 전극과 상기 제1 도핑 영역의 사이의 커패시턴스가 변화되고, 커패시터 소자의 상태는 상기 커패시턴스에 따라 결정되어 사전 설정된 두 개의 상태 중 하나의 상태가 되도록 구성된다. 단위 시냅스의 커패시터 소자들은 게이트 전극을 서로 공유하며, 각각 서로 다른 상태를 갖도록 구성되어, XNOR 연산을 수행할 수 있도록 한다.

Description

단위 시냅스를 위한 커패시터 소자, 단위 시냅스 및 커패시터 기반의 시냅스 어레이 {capacitor device for synapse, synapse and synaptic array based on capacitor}
본 발명은 이진 신경망(Binary neural networks)을 포함하는 다양한 신경망에 응용될 수 있는 신경 모방 기술에 관한 것으로서, 더욱 구체적으로는 메모리 기능을 가진 게이트 절연막 스택에 저장된 정보에 따라 게이트 전극과 제1 도핑 영역의 커패시턴스가 변경되는 것을 활용하여, 커패시턴스에 따라 상태가 결정되도록 구성된 커패시터 소자, 상기 커패시터 소자를 이용한 단위 시냅스, 시냅스 어레이, 및 시냅스 어레이에서의 구동방법에 관한 것이다.
최근 폰 노이만 아키텍처 기반의 집적회로에서 전력 소모가 크게 증가하고 발열 문제가 심각해지면서 동물의 신경계를 모방하려는 시도가 많이 시도되고 있다. 특히, 동물의 신경계를 모방한 기술에서는 전력 소모를 크게 줄이면서, 인지 기능이 가능하고 학습이 가능함으로써 인식 기능과 판단 기능을 개선할 수 있게 되었다. 이에 따라 기존의 폰 노이만 방식의 집적회로의 기능을 대체하거나 크게 개선할 수 있는 기회가 생겼다. 따라서, 이에 대한 관심이 증가하고 연구의 필요성이 크게 대두되었다.
뉴런의 기본 기능은 임계치 이상의 자극을 받았을 경우 전기적 스파이크를 발생시켜 다른 세포에 정보를 전달하는 것이다. 이렇게 발생하는 전기 신호를 활동전위(活動電位:action potential)라고 한다. 뉴런은 크게 세 가지 부분으로 나눌 수 있다. 핵이 있는 세포 부분이 신경세포체이며, 다른 세포에서 신호를 받는 부분이 수상돌기(樹狀突起:dendrite), 그리고 다른 세포에 신호를 주는 부분이 축삭돌기(軸索突起:axon)이다. 돌기 사이에 신호를 전달하는 부분을 시냅스(synapse)라고 한다.뉴런은 다른 신경세포나 자극수용세포에서 자극을 받아 다른 신경세포 또는 샘세포로 자극을 전달하는데, 이러한 자극의 상호교환은 시냅스에서 일어난다. 1개의 신경세포(뉴런)는 다수의 시냅스를 통하여 자극을 받아 흥분을 통합한 후 신경세포체에 가까운 축삭 돌기로 전기적 스파이크를 전달하여 시냅스에 도달하게 한다. 이와 같이, 뉴런의 흥분이 시냅스를 거쳐 다른 신경세포에 전해지는 것을 흥분 전달이라고 한다. 시냅스에서의 흥분전달은 신경섬유로부터 세포체 또는 수상돌기 방향으로만 전해지고, 역방향으로는 전달되지 않으므로, 전체로서 한 방향으로만 흥분을 전달하게 된다. 또한, 시냅스는 단지 흥분을 전달하는 중계 장소일 뿐만 아니라 거기에 도착하는 흥분의 시간적/공간적 변화에 따라 가중을 일으키거나, 또는 억제를 일으켜 신경계의 고차적인 통합작용을 가능하게 하고 있다.
한편, 시냅스는 흥분을 전달하는 것 이외에 다른 신경세포로부터의 흥분의 전달을 억제하는 작용을 가진 것도 있다. 이런 것을 억제성 시냅스라고 한다. 어떤 신경섬유를 따라 전달되어 온 흥분이 억제성 시냅스에 도달하면 거기에서 억제성 전달물질이 분비된다. 이 물질은 시냅스에 접하는 신경세포의 세포막에 작용하여 그 세포의 흥분(활동전위의 발생)을 억제하는 작용이 있다. 그 때문에 억제성 전달물질이 작용하고 있는 동안, 다른 시냅스에 도달한 흥분은 전달되지 않게 된다.이와 같이, 뉴런은 하나 또는 둘 이상의 신경 세포로부터 전달된 흥분을 시냅스를 통해 다음 신경 세포로 전달하는 흥분 전달 기능을 수행하거나, 다수 개의 신경 세포로부터 전달된 흥분들을 통합하여 다음 신경 세포로 전달하는 흥분 통합/전달 기능을 수행하거나, 다른 신경세포로부터의 흥분의 전달을 억제하는 흥분 억제 기능을 수행하게 된다.
최근 전하저장 메모리 소자를 활용하여 커패시턴스를 조절하는 형태의 시냅스 소자를 이용한 커패시터 뉴럴 네트워크에 대한 연구가 발표되었다(D. Kwon and I. Chung, "Capacitive Neural Network Using Charge-Stored Memory Cells for Pattern Recognition Applications," in IEEE Electron Device Letters, vol. 41, no. 3, pp. 493-496, March 2020, doi: 10.1109/LED.2020.2969695). 그러나, 전술한 종래의 기술을 이용하여 많은 레벨의 가중치를 사용하게 되면 소자의 문턱전압 산포에 의해 정확도가 감소한다는 단점이 있다.
최근에 시냅스와 뉴런의 값을 -1 과 1의 값으로 제한시켜서 순방향전파와 역방향전파를 진행하는 이진신경망 (binary neural networks)이 활발히 연구되고 있다. 이진신경망(binary neural networks)은 곱셈연산기(multiplier)를 없앰으로써 면적과 전력측면에서 유리하고, 시냅스와 뉴런의 값을 2개만 사용하기 때문에 시냅스 소자와 주변 회로의 부담을 크게 줄일 수 있다는 장점이 있다.
본 발명에서는 소자의 문턱전압 산포에 의한 정확도 감소를 해결하기 위해 이진신경망의 연산 수행을 할 수 있는 커패시터 소자 구조를 고안하고, 이를 단위 시냅스, 시냅스 어레이 형태로 배치하여 동작하는 방법을 제안한다.
한국공개특허공보 제 10-2021-0090275호 한국등록특허공보 제 10-2211320호 한국등록특허공보 제 10-2154676호
- D. Kwon and I. Chung, "Capacitive Neural Network Using Charge-Stored Memory Cells for Pattern Recognition Applications," in IEEE Electron Device Letters, vol. 41, no. 3, pp. 493-496, March 2020, doi: 10.1109/LED.2020.2969695
전술한 문제점을 해결하기 위한 본 발명의 목적은 메모리 기능을 갖는 게이트 절연막 스택에 저장된 정보에 의해 게이트 전극과 제1 도핑 영역 사이에 형성된 커패시턴스를 이용하여 구성함으로써, 기존의 시냅스 소자가 갖는 문턱전압 산포에 의한 정확도 감소 등의 문제점을 해결하면서, 뛰어난 신뢰성과 저전력의 특성을 갖는 커패시터 소자를 제공하는 것이다.
본 발명의 다른 목적은 전술한 커패시터 소자들을 쌍으로 연결함으로써, XNOR 등과 같은 이진 연산이 가능하도록 구성된 단위 시냅스를 제공하는 것이다.
본 발명의 또 다른 목적은 전술한 단위 시냅스들을 배열하여 구성된 시냅스 어레이 구조 및 이진 연산을 수행하기 위한 상기 시냅스 어레이 구조에서의 동작 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징에 따른 커패시터 소자는, 표면에 절연막이 형성된 기판; 상기 절연막위에 구비된 반도체층; 상기 반도체층에 서로 일정 거리 이격되어 형성되고, 서로 다른 유형의 불순물로 도핑된 것을 특징으로 하는 제1 및 제2 도핑 영역들; 상기 제1 도핑 영역과 제2 도핑 영역의 사이에 형성된 바디 영역; 상기 바디 영역위에 구비되되 바디 영역과는 전기적으로 분리된 게이트 전극; 및 비휘발성 형태로 정보를 저장할 수 있는 메모리 기능을 갖도록 구성되어 상기 게이트 전극과 상기 반도체층의 사이에 배치된 게이트 절연막 스택;을 구비하고, 상기 게이트 절연막 스택에 저장된 정보에 의해 게이트 전극과 상기 제1 도핑 영역의 사이의 커패시턴스가 변화되고, 커패시터 소자의 상태는 상기 커패시턴스에 따라 결정되어 사전 설정된 두 개의 상태 중 하나의 상태가 되도록 구성된다.
전술한 제1 특징에 따른 커패시터 소자에 있어서, 상기 바디 영역은 상기 제1 및 제2 도핑 영역의 두께보다 얇은 두께로 형성하여 두 커패시턴스 상태의 비가 증가되고 상기 제1 및 제2 도핑 영역의 저항을 감소시키는 것이 바람직하다.
전술한 제1 특징에 따른 커패시터 소자에 있어서, 상기 바디 영역은 불순물이 도핑되지 않거나, 제1 도핑 영역과 동일한 유형의 불순물로 도핑되되 제1 도핑 영역보다 낮게 도핑된 것이 바람직하다.
전술한 제1 특징에 따른 커패시터 소자에 있어서, 상기 게이트 절연막 스택은, 전하 저장층과 하나 또는 둘 이상의 절연막들이 적층되어 형성된 스택 구조로 구성될 수 있다.
전술한 제1 특징에 따른 커패시터 소자에 있어서, 상기 게이트 절연막 스택은 상기 바디 영역과 상기 전하 저장층의 사이에 4 nm 이하의 두께를 갖는 절연막을 구비하거나, 상기 바디 영역과 상기 전하 저장층의 사이에 절연막을 구비하지 않도록 구성하여, 프로그램 및 이레이즈 동작 전압을 감소시키는 것이 바람직하다.
전술한 제1 특징에 따른 커패시터 소자에 있어서, 상기 게이트 절연막 스택은, 상기 반도체층위에 배치된 절연막; 및 상기 절연막과 게이트 전극의 사이에 배치된 강유전체막;을 포함하여 구성될 수 있다.
전술한 제1 특징에 따른 커패시터 소자에 있어서, 상기 바디 영역은 게이트 절연막 스택에 저장된 정보에 따라, 캐리어가 유기되어 축적층 또는 반전층이 형성되거나 캐리어가 없는 공핍 상태가 형성되는 것을 특징으로 하며, 상기 제1 도핑 영역과 제2 도핑 영역의 사이에는 전류의 흐름이 없는 것을 특징으로 한다.
본 발명의 제2 특징에 따른 커패시터 소자의 동작 방법은, 전술한 제1 특징에 따른 커패시터에서의 동작 방법으로서, (a) 게이트 전극에 사전 설정된 프로그램 전압을 인가하여 게이트 절연막 스택에 정보를 저장함으로써, 게이트 전극이 플로팅된 상태에서 상기 저장된 정보에 의해 바디 영역에 캐리어의 축적층 또는 반전층을 형성하고, 상기 축적층 또는 반전층에 의하여 게이트 전극과 제1 도핑 영역의 사이에 사전 설정된 기준값보다 큰 커패시턴스를 형성하는 단계; 및 (b) 게이트 전극에 사전 설정된 이레이즈 전압을 인가하여 게이트 절연막 스택에 저장된 정보를 저장함으로써, 게이트 전극이 플로팅된 상태에서 상기 바디 영역에 캐리어가 없는 공핍 상태를 형성하고, 상기 공핍 상태에 따라 게이트 전극과 제1 도핑 영역의 사이에 상기 기준값보다 작은 커패시턴스를 형성하는 단계;를 구비하여, 상기 게이트 절연막 스택에 저장된 정보에 의해 변화되는 게이트 전극과 상기 제1 도핑 영역의 커패시턴스에 따라 커패시터 소자의 상태가 결정되도록 구성된 것이 바람직하다.
전술한 제2 특징에 따른 커패시터 소자의 동작 방법에 있어서, 상기 제1 도핑 영역과 제2 도핑 영역의 사이에는 전류가 흐르지 않도록 구성된 것이 바람직하다.
본 발명의 제3 특징에 따른 단위 시냅스는 커패시터 소자의 쌍으로 이루어지고, 상기 커패시터 소자들은 각각,
표면에 절연막이 형성된 기판; 상기 절연막위에 구비된 반도체층; 상기 반도체층에 서로 일정 거리 이격되어 형성되고 서로 다른 유형의 불순물로 도핑된 제1 및 제2 도핑 영역들; 상기 제1 도핑 영역과 제2 도핑 영역의 사이에 형성된 바디 영역; 상기 바디 영역 위에 적어도 구비되되 바디 영역과는 전기적으로 분리된 게이트 전극; 및 비휘발성 형태로 정보를 저장할 수 있는 메모리 기능을 갖도록 구성되어 상기 게이트 전극과 상기 반도체층의 사이에 배치된 게이트 절연막 스택;을 구비하고, 커패시터 소자는 상기 게이트 절연막 스택에 저장된 정보에 의해 게이트 전극과 상기 제1 도핑 영역의 사이의 커패시턴스가 변화되고, 커패시터 소자의 상태는 상기 커패시턴스에 따라 결정되어 사전 설정된 두 개의 상태 중 하나의 상태가 되도록 구성된 것을 특징으로 하며, 쌍을 이루는 상기 커패시터 소자들은 서로 게이트 전극을 공유하며, 쌍을 이루는 상기 커패시터 소자들은 각각 서로 다른 상태를 갖도록 구성된다.
전술한 제3 특징에 따른 커패시터 소자 쌍으로 구성된 단위 시냅스에 있어서, 상기 커패시터 소자들의 게이트 절연막 스택들은, 전하 저장층과 하나 또는 둘 이상의 절연막들이 적층되어 형성된 스택 구조로 구성된 것이 바람직하다.
전술한 제3 특징에 따른 커패시터 소자 쌍으로 구성된 단위 시냅스에 있어서, 상기 커패시터 소자 쌍 중 하나는, 게이트 절연막 스택의 전하 저장층에 제1 캐리어가 저장되고, 상기 저장된 제1 캐리어에 의하여 바디 영역에 반전층 또는 축적층이 형성되어 바디 영역이 제1 도핑 영역과 전기적으로 연결된 것을 특징으로 하며, 상기 커패시터 소자 쌍 중 다른 하나는, 게이트 절연막 스택의 전하 저장층에 제1 캐리어와 반대 유형의 제2 캐리어가 저장되고, 상기 저장된 제2 캐리어에 의하여 바디 영역이 공핍되어 제1 도핑 영역과 전기적으로 연결되지 않은 것이 바람직하다.
전술한 제3 특징에 따른 커패시터 소자 쌍으로 구성된 단위 시냅스에 있어서, 상기 커패시터 소자들의 게이트 절연막 스택들에는 각각 가중치에 대응되는 값을 저장하고, 상기 커패시터 소자들의 제1 도핑 영역에 입력 전압을 인가하고, 상기 커패시터 소자들의 게이트 전극의 전압을 출력 신호로 설정한다.
본 발명의 제4 특징에 따른 커패시터 기반의 시냅스 어레이는, 복수 개의 단위 시냅스들이 어레이 형태로 배치되어 구성되며, 상기 단위 시냅스는 전술한 제3 특징에 따른 단위 시냅스들로 이루어진다.
전술한 제4 특징에 따른 커패시터 기반의 시냅스 어레이에 있어서, 시냅스 어레이에 포함된 커패시터 소자들의 제1 도핑 영역들에 해당하는 반도체 영역들을 서로 연결하고 제2 도핑 영역들에 해당하는 반도체 영역들을 서로 연결하여, 금속 전극의 접촉면을 감소시키고 집적도를 높이도록 구성된 것이 바람직하다.
전술한 제4 특징에 따른 커패시터 기반의 시냅스 어레이는, 시냅스 어레이에 포함된 커패시터 소자들의 제1 도핑 영역에 연결된 제1 전극들 또는 제2 도핑 영역에 연결된 제2 전극들에 입력 신호를 인가하기 위해 구성된 제1 주변 회로를 더 구비하는 것이 바람직하다.
전술한 제4 특징에 따른 커패시터 기반의 시냅스 어레이는, 다수개의 상기 단위 시냅스가 연결된 워드라인(Word-Line)이 다수 개 구비되고, 2개의 워드라인이 쌍으로 하나의 비교기에서 비교되도록 하는 다수 개의 비교기가 구비되고, 서로 비교되는 하나의 워드라인 쌍에서 하나의 워드라인에 연결된 시냅스들의 가중치와 다른 하나의 워드라인에 연결된 시냅스들의 가중치는 서로 반대 상태가 되게 하고, 같은 입력신호가 인가된 읽기 동작에서 플로팅된 워드라인 쌍에서의 전압을 서로 비교하여 출력을 제공하도록 구성된 제2 주변회로를 더 구비할 수 있다.
전술한 제4 특징에 따른 커패시터 기반의 시냅스 어레이는, 다수개의 상기 단위 시냅스가 연결된 워드라인(Word-Line)이 다수 개 구비되고, 2개의 워드라인이 쌍으로 하나의 비교기에서 비교되도록 하는 다수 개의 비교기가 구비되고, 서로 비교되는 하나의 워드라인 쌍에서 하나의 워드라인에 연결된 시냅스들은 가중치의 정보를 가지고 있고 다른 하나의 워드라인에 연결된 시냅스들은 기준 전압을 형성하기 위한 정보를 가지고 있는 상태가 되게 하고, 각각의 입력신호가 인가된 읽기 동작에서 플로팅된 워드라인 쌍에서의 전압을 서로 비교하여 출력을 제공하도록 구성된 제2 주변 회로를 더 구비할 수 있다.
전술한 제4 특징에 따른 커패시터 기반의 시냅스 어레이는, 다수개의 상기 단위 시냅스가 연결된 워드라인(Word-Line)이 다수 개 구비되고, 상기 워드라인 중 하나와 주어진 기준 전압이 하나의 비교기에서 비교되도록 하는 다수 개의 비교기가 구비되고, 입력신호가 인가된 읽기 동작에서 플로팅된 워드라인에서의 전압과 기준전압을 서로 비교하여 출력을 제공하도록 구성된 제2 주변 회로를 더 구비할 수 있다.
전술한 제4 특징에 따른 커패시터 기반의 시냅스 어레이는, 다수개의 상기 단위 시냅스가 연결된 워드라인(Word-Line)이 다수 개 구비되고, 상기 워드라인 중 하나와 주어진 기준 전압이 하나의 비교기에서 비교되도록 하는 다수 개의 비교기가 구비되고, 상기 비교기에서 두 입력 소자 중 적어도 하나는 비휘발성 메모리 기능을 갖도록 구비되고, 상기 비휘발성 메모리 기능을 가진 입력소자는 저장된 전하의 극성(polarity)나 양에 따라 주어진 전압에서 다양한 컨덕턴스를 가질 수 있으며, 입력신호가 인가된 상황에서 플로팅된 워드라인에서의 전압과 기준 전압을 서로 비교하여 출력을 제공하도록 제2 주변 회로를 더 구비할 수 있다.
본 발명에 따른 커패시터 소자를 활용하면 이진연산을 수행하는데 있어서, 소자의 문턱전압 산포에 의한 정확도 감소를 크게 개선할 수 있다.
또한, 본 발명에 따른 커패시터 소자는 전하저장층을 포함하는 플래시 메모리 기능을 사용하여 내구성이나 신뢰성이 우수하다.
또한, 본 발명에 따른 커패시터 기반의 시냅스 어레이는 이진 신경망(binary neural network)에 필요한 연산을 높은 정확도와 낮은 전력 소모로 수행할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 커패시터 소자를 도시한 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 커패시터 소자에 있어서, 게이트 절연막 스택의 구조에 대한 다양한 실시 형태를 도시한 단면도들이다.
도 3은 본 발명의 바람직한 실시예에 따른 커패시터 소자에 있어서, ON 상태와 OFF 상태의 커패시터 소자에 대한 게이트전극과 제1 도핑 영역간의 Capacitance(Cgd)-Voltage(Vgd)를 도시한 그래프이다.
도 4는 본 발명의 제2 실시예에 따른 커패시터 소자 기반의 단위 시냅스를 도시한 구조도이다.
도 5는 본 발명의 제2 실시예에 따른 커패시터 소자 기반의 단위 시냅스에 있어서, XNOR 연산 수행을 위하여 단위 시냅스의 입력값, 가중치 및 출력값을 정의한 도표이다.
도 6은 본 발명의 제3 실시예에 따른 커패시터 기반의 시냅스 어레이를 예시적으로 도시한 구조도이다.
도 7은 본 발명의 제3 실시예에 따른 커패시터 기반의 시냅스 어레이에 있어서, 금속선의 접촉 방식에 따른 어레이의 형태를 Top view의 형태로 도시한 그림이다.
도 8은 본 발명의 제3 실시예에 따른 커패시터 기반의 시냅스 어레이에 있어서, 전압 비교 방식에 따른 제2 주변 회로가 구비된 시냅스 어레이의 구조를 도시한 예시도들이다.
도 9는 본 발명의 제3 실시예에 따른 커패시터 기반의 시냅스 어레이에 있어서, 전압 비교를 위한 제3 주변 회로를 예시적으로 도시한 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 커패시터 소자, 상기 커패시터 소자 쌍으로 이루어진 커패시터 소자 기반의 단위 시냅스, 복수 개의 단위 시냅스들을 어레이 형태로 배열하여 구성한 커패시터 기반의 시냅스 어레이 및 시냅스 어레이의 동작 방법에 대하여 구체적으로 설명한다.
< 커패시터 소자 >
이하, 본 발명의 제1 실시예에 따른 커패시터 소자의 구조 및 동작에 대하여 구체적으로 설명한다.
도 1은 본 발명의 제1 실시예에 따른 커패시터 소자를 도시한 단면도이다. 도 1을 참조하면, 본 실시예에 따른 커패시터 소자(10)는, 기판(100), 기판 표면에 형성되어 상기 기판을 전기적으로 절연하는 절연층(110), 상기 절연층 위에 형성된 반도체층(120), 상기 반도체층에 서로 이격되어 형성된 제1 및 제2 도핑 영역들(130, 132), 상기 제1 및 제2 도핑 영역들의 사이에 형성된 바디 영역(140), 바디 영역의 상부에 형성된 게이트 전극(150), 상기 게이트 전극과 바디 영역의 사이에 형성된 게이트 절연막 스택(160), 제1 및 제2 도핑 영역들에 각각 전기적으로 연결된 제1 및 제2 전극(도시되지 않음), 및 제1 및 제2 전극과 게이트 전극을 전기적으로 분리하는 분리 절연막(도시되지 않음)을 구비한다.
상기 기판(100)과 반도체층(120)은 절연층(100)에 의해 전기적으로 절연되며, 상기 반도체층은 절연층(100)위에 폴리실리콘 또는 금속 산화물이 증착되어 형성될 수 있다. 상기 바디 영역(140)은, 입자 크기를 키우고 제1 및 제2 도핑 영역들보다 얇은 두께로 구성하여 전하 이동도를 향상시키는 것이 바람직하며, 특히 산화공정 등을 이용하여 두께를 20nm 이하로 형성되는 것이 바람직하다. 상기 게이트 전극(150)은, 상기 바디 영역(140)의 상부에 위치하되 게이트 절연막 스택(160)에 의해 바디 영역과는 전기적으로 분리된다. 따라서, 상기 게이트 전극과 바디 영역은 게이트 절연막 스택을 사이에 두고 전기적으로 절연된다. 상기 게이트 절연막 스택(160)은, 상기 게이트 전극과 상기 반도체층의 바디 영역의 사이에 위치하며, 적어도 트랩(trap) 또는 분극을 일으키는 물질을 사용하여 비휘발성 형태로 정보를 저장할 수 있는 메모리 기능을 가지는 것을 특징으로 한다. 상기 제1 및 제2 전극은 각각 상기 제1 및 제2 도핑영역과 전기적으로 연결된 금속 배선들이며, 상기 분리 절연막은 상기 제1 및 제2 전극들과 게이트 전극의 사이에 형성된 절연막으로서, 제1 및 제2 전극들과 게이트 전극을 전기적으로 분리하도록 구성된다.
본 발명에 따른 커패시터 소자에 있어서, 상기 제1 및 제2 도핑 영역들과 바디 영역은 다양한 실시 형태로 구현될 수 있으며, 제1 도핑 영역은 n형 또는 p형 불순물로 도핑되며, 상기 바디 영역은 불순물 도핑이 되어 있지 않거나 상기 제1 도핑영역과 동일한 유형의 불순물로 도핑되되 제1 도핑 영역보다 낮은 농도로 도핑되며, 제2 도핑영역은 제1 도핑 영역과는 서로 반대 유형의 불순물로 도핑되는 것이 바람직하다. 상기 제1 및 제2 도핑 영역과 바디 영역에 대한 제1 실시 형태에서는, 제1 도핑 영역은 n형 불순물로 도핑하고, 바디 영역은 불순물이 도핑되지 않으며, 제2 도핑 영역은 제1 도핑 영역과는 다른 p형 불순물로 도핑되어, 이레이즈 동작시에 바디 영역으로의 홀 공급을 원활하게 할 수 있도록 한다. 상기 제1 및 제2 도핑 영역과 바디 영역에 대한 제2 실시 형태에서는, 제1 도핑 영역은 n형 불순물로 도핑되고, 바디 영역은 제1 도핑 영역과 동일한 유형의 불순물이 도핑되되 제1 도핑 영역보다 낮은 농도로 도핑됨으로써, 프로그램 또는 이레이즈하지 않은 초기 상태에서의 제1 도핑 영역과 게이트 전극 사이의 커패시턴스를 크게 할 수 있다. 이때, 제2 도핑 영역은 제1 도핑 영역과는 다른 p형 불순물로 도핑되어, 이레이즈 동작시에 바디 영역으로의 홀 공급을 원활하게 할 수 있도록 한다.
본 발명에 따른 커패시터 소자에 있어서, 상기 게이트 절연막 스택은 적어도 전하저장층과 절연막을 포함한 다수 개의 층이 적층된 스택 구조로 구성된 것이 바람직하며, 게이트 절연막 스택의 구조는 다양한 실시 형태로 구현될 수 있다. 한편, 상기 게이트 절연막 스택이 전하저장층과 절연막을 포함하는 경우, 상기 반도체층과 상기 전하저장층 사이에는 절연막을 배치하지 않거나, 배치하더라도 두께가 4nm 이하로 얇은 절연막을 배치하도록 함으로써, 프로그램이나 이레이즈 동작 전압을 낮추는 것이 바람직하다.
도 2는 본 발명의 제1 실시예에 따른 커패시터 소자에 있어서, 게이트 절연막 스택의 구조에 대한 다양한 실시 형태를 도시한 단면도들이다. 도 2를 참조하면, 게이트 절연막 스택은 다수 개의 절연막들이 적층되어 구성될 수 있으며, 다수 개의 절연막들 중 적어도 하나는 전하 저장이 가능하도록 하는 트랩을 포함하는 절연막인 전하 저장층을 포함함으로써, 비휘발성 형태로 정보를 저장하는 메모리 기능을 구현할 수 있게 된다. 도 2a를 참조하면, 제1 실시 형태에 따른 게이트 절연막 스택은 게이트전극측 절연막, 전하 저장층, 반도체층측 절연막의 적층 구조로 형성될 수 있으며, 도 2b를 참조하면 게이트전극측 절연막과 전하 저장층의 적층 구조로 형성될 수 있으며, 도 2c를 참조하면 전하 저장층과 반도체층측 절연막의 적층 구조로 형성될 수 있으며, 도 2d를 참조하면, 게이트전극측 절연막과 반도체층측 절연막이 서로 다른 물질로 형성되고, 두 절연막 사이에 전하 저장층을 두는 적층 구조로 형성될 수 있다.
상기 게이트 절연막 스택의 절연막은 실리콘 옥사이드, 알루미늄 옥사이드 등을 사용할 수 있고, 전하 저장층은 실리콘 나이트라이드, 하프늄 옥사이드 등을 사용할 수 있다.
상기 게이트 절연막 스택은, 도 2a 내지 도 2d에 도시된 바와 같이 다수 개의 절연막들이 적층되어 구성될 수 있을 뿐만 아니라, 다수개의 절연막들 중 적어도 하나는 분극을 일으키는 물질을 사용하여 비휘발성 형태로 정보를 저장하는 메모리 기능을 구현할 수 있다. 예를 들면, 도 2e와 같이 분극을 일으키는 물질층과 반도체층 측 절연막의 적층 구조로 형성될 수 있다. 상기 게이트 절연막 스택의 전하 저장층은 바디 영역 또는 게이트 전극으로부터 전자 또는 정공의 캐리어가 주입되어 프로그램(program) 또는 이레이즈(erase)됨으로써, 메모리 기능을 구현할 수 있다. 이와 같이, 본 발명에 따른 커패시터 소자는 프로그램 또는 이레이즈 동작을 통해 게이트 절연막 스택의 전하 저장층에 사전 설정된 정보를 저장할 수 있게 된다.
본 발명에 따른 커패시터 소자에 있어서, 제1 도핑 영역이 n형 불순물로 도핑된 것을 가정하고, 프로그램 동작을 통해 전하 저장층에 정공 캐리어를 주입하면, 바디 영역에 반전층이 형성되고 바디 영역은 제1 도핑 영역과 전기적으로 연결되고, 그 결과, 게이트 절연막 스택에 의해 분리된 게이트 전극과 제1 도핑 영역은 커패스턴스가 사전 설정된 기준값보다 큰 상태가 된다. 한편, 이레이즈 동작을 통해 전하 저장층의 정공 캐리어를 제거하거나 전자 캐리어를 주입하면, 바디 영역이 공핍되어 바디 영역은 제1 도핑 영역과 전기적으로 연결되지 못하며, 그 결과 게이트 전극과 제1 도핑 영역은 커패시턴스가 사전 설정된 기준 값보다 작은 상태가 된다.
이때, 제1 도핑 영역과 제2 도핑 영역은 서로 다른 유형의 불순물로 도핑됨에 따라, 제1 도핑 영역과 제2 도핑 영역 사이의 바디 영역에 반전층 또는 축적층이 형성되더라도 제1 도핑 영역과 제2 도핑 영역의 사이에는 의도치 않은 누설 전류를 제외한 전류의 흐름이 발생되지 않게 된다.
이와 같이 본 발명에 따른 커패시터 소자는, 상기 게이트 절연막 스택에 저장된 정보에 따라 게이트 전극과 상기 제1 도핑 영역의 사이에 형성된 커패시턴스가 변화하게 된다. 상기 게이트 전극과 제1 도핑 영역 사이에 형성된 커패시턴스가 사전 설정된 기준값보다 큰 경우 제1 상태로 결정하고 제1 상태는 설명의 편의상 본 명세서에서 'ON 상태'라 지칭한다. 상기 커패시턴스가 사전 설정된 기준값보다 작은 경우 제2 상태로 결정하고 제2 상태는 설명의 편의상 본 명세서에서 'OFF 상태'라 지칭한다. 따라서, 본 발명에 따른 커패시터 소자는 상기 커패시턴스에 따라 온/오프 상태 중 하나의 상태로 결정된다. 따라서, 본 발명에 따른 커패시터 소자는 게이트 전극이 플로팅된 상태에서, 게이트 전극과 제1 도핑 영역 사이에 형성된 커패시턴스에 따라 결정되는 온(ON)/오프(OFF) 중 하나의 상태를 가지게 된다.
도 3은 본 발명의 바람직한 실시예에 따른 커패시터 소자에 있어서, ON 상태와 OFF 상태의 커패시터 소자에 대한 게이트 전극과 제1 도핑 영역간의 Capacitance(Cgd)-Voltage(Vgd)를 도시한 그래프이다. 도 3을 참조하면, 본 발명에 따른 커패시터 소자에 있어서, 제1 도핑 영역이 n형 불순물로 도핑된 것을 가정하면, Vgd를 인가하여 전하 저장층에 정공 캐리어를 주입하여 커패시터 소자를 프로그램시키면, 바디 영역에 반전층이 형성되고 바디 영역은 제1 도핑 영역과 전기적으로 연결되고, 그 결과, 게이트 절연막 스택에 의해 분리된 게이트 전극과 제1 도핑 영역은 커패스턴스가 사전 설정된 기준값보다 큰 상태인 ON 상태가 된다. 한편, Vgd의 인가를 통해 전하 저장층의 정공 캐리어를 제거하거나 전자 캐리어를 주입하여 커패시터 소자를 이레이즈시키면, 바디 영역이 공핍되어 바디 영역은 제1 도핑 영역과 전기적으로 연결되지 못하며, 그 결과 게이트 전극과 제1 도핑 영역은 커패시턴스가 사전 설정된 기준값보다 작은 상태인 OFF 상태가 된다.
전술한 구성으로 이루어진 본 발명에 따른 커패시터 소자는 게이트 전극과 제1 도핑 영역 사이의 커패시턴스를 이용하여 이진 연산을 수행할 수 있게 된다.
< 커패시터 소자 기반의 단위 시냅스>
이하, 본 발명의 제2 실시예에 따른 커패시터 소자 기반의 단위 시냅스의 구조 및 이를 이용하여 이진 신경망에 필요한 XNOR 연산을 수행하는 방법에 대하여 구체적으로 설명한다.
도 4는 본 발명의 제2 실시예에 따른 커패시터 소자 기반의 단위 시냅스를 도시한 구조도이다. 도 4를 참조하면, 본 발명의 제2 실시예에 따른 커패시터 소자 기반의 단위 시냅스(20)은 전술한 제1 실시예에 따른 커패시터 소자의 쌍인 제1 커패시터 소자(22)와 제2 커패시터 소자(24)로 이루어진다. 따라서, 제1 커패시터 소자와 제2 커패시터 소자는 제1 실시예에 따른 커패시터 소자들로 구성된다. 도 4의 D11과 D12는 각각 제1 커패시터 소자와 제2 커패시터 소자의 제1 도핑 영역에 연결된 제1 전극들을 의미하고, S11과 S12는 각각 제1 커패시터 소자와 제2 커패시터 소자의 제2 도핑 영역에 연결된 제2 전극들을 의미하고, G1은 제1 커패시터 소자와 제2 커패시터 소자의 게이트 전극에 연결된 전극을 의미한다.
본 발명에 따른 커패시터 소자 기반의 단위 시냅스에 있어서, 커패시터 소자의 쌍이 게이트 전극을 서로 공유하는 것을 특징으로 한다. 또한, 본 발명에 따른 커패시터 소자 기반의 단위 시냅스에 있어서, 쌍을 이루는 두 개의 커패시터 소자 중 하나의 커패시터 소자는 게이트 절연막 스택에 포함된 전하저장층에 저장된 캐리어에 의하여 바디 영역에 역전층 또는 축적층(inversion layer or accumulation layer)이 형성되어 바디 영역이 제1 도핑 영역과 전기적으로 연결되도록 구성하고, 그 결과 게이트 전극과 제1 도핑 영역의 사이에 형성된 커패시턴스가 사전 설정된 기준값보다 크게 되어 ON 상태를 가지도록 하는 것이 바람직하다. 그리고, 상기 두개의 커패시터 소자 중 나머지 하나는 게이트 절연막 스택에 포함된 전하저장층에 반대의 캐리어가 저장되어 바디 영역은 공핍되고, 그 결과 바디 영역이 제1 도핑 영역과 전기적으로 연결되지 않도록 구성하고, 그 결과 게이트 전극과 제1 도핑 영역의 사이에 형성된 커패시턴스가 사전 설정된 기준값보다 작게 되어 OFF 상태를 가지도록 하는 것이 바람직하다. 따라서, 단위 시냅스를 이루는 두 개의 커패시터 소자 쌍은 각각 서로 다른 상태를 갖도록 구성되며, 두 개의 커패시터 소자 상태의 조합에 따라 후술되는 가중치가 결정된다.
도 5는 본 발명의 제2 실시예에 따른 커패시터 소자 기반의 단위 시냅스에 있어서, XNOR 연산 수행을 위하여 단위 시냅스의 입력값, 가중치 및 출력값을 정의한 도표이다. 본 실시예에 따른 커패시터 소자 기반의 단위 시냅스는 XNOR 연산을 수행하기 위하여, G1은 전압을 가하지 않은 플로팅 상태로 두고, S11과 S12는 플로팅 상태로 두거나 0V를 인가하거나 각각 D11과 D12에 연결할 수 있다.
도 5를 참조하면, 입력값은 1과 -1 중 하나의 값을 가질 수 있으며, D11과 D12에 인가되는 전압들에 의해 구성된다. 입력값의 경우, D11에 양의 값을 갖는 특정 전압(VDD)이 인가되고 D12에 0V가 인가된 상태는 입력값이 '1'이며, D11에 0V가 인가되고 D12에 양의 값을 갖는 특정 전압(VDD)이 인가된 상태는 입력값이 '-1'이다.
가중치값은 1과 -1 중 하나의 값을 가질 수 있으며, 제1 및 제2 커패시터 소자들의 ON/OFF 상태의 조합에 의하여 결정된다. 제1 및 제2 커패시터 소자는 각 소자의 게이트 전극과 제1 도핑 영역 사이의 커패시턴스에 따라 결정되는 ON/OFF 상태 중 하나를 가진다. 가중치값의 경우, 제1 커패시터 소자가 ON 상태이고 제2 커패시터 소자가 OFF 상태이면 가중치는 '1'로 설정되며, 제1 커패시터 소자가 OFF 상태이고 제2 커패시터 소자가 ON 상태이면 가중치는 '-1'로 설정된다. 그리고, 입력값과 가중치값에 따라, 출력인 G1의 플로팅 전압이 달라지게 된다. G1의 플로팅 전압이 1/2*VDD 이상인 경우 출력은 '1'로 판단되며, G1의 플로팅 전압이 1/2*VDD 미만인 경우 출력은 '0'으로 판단된다.
< 커패시터 기반의 시냅스 어레이 >
이하, 첨부된 도면을 참조하여 본 발명의 제3 실시예에 따른 커패시터 기반의 시냅스 어레이의 구조 및 동작에 대하여 구체적으로 설명한다. 본 발명의 제3 실시예에 따른 커패시터 기반의 시냅스 어레이는 전술한 제2 실시예에 따른 다수 개의 단위 시냅스를 이진 신경망에 필요한 연산을 수행할 수 있도록 어레이 형태로 배열한 것을 특징으로 한다. 본 실시예에 따른 시냅스 어레이는 이진 신경망에 필요한 연산을 수행할 수 있도록 하기 위하여, 어레이의 제1 전극 또는 제2 전극에 입력 신호를 전달하기 위한 제1 주변 회로를 구비하는 것이 바람직하다. 또한, 본 실시예에 따른 시냅스 어레이는, 단위 시냅스들의 출력인 게이트 전극의 플로팅 전압들을 비교하는 제2 주변 회로를 구비하는 것이 바람직하다.
또한, 본 실시예에 따른 시냅스 어레이는 동일한 기판에 NMOSFET과 PMOSFET으로 이루어진 CMOS 소자들로 이루어진 주변 회로들을 더 구비할 수 있으며, 상기 CMOS 소자들은 반도체층에 동일한 유형의 불순물로 도핑된 제1 및 제2 도핑 영역들로 이루어진 것을 특징으로 한다.
도 6은 본 발명의 제3 실시예에 따른 커패시터 기반의 시냅스 어레이를 예시적으로 도시한 구조도이다. 도 6을 참조하면, 본 실시예에 따른 커패시터 기반의 시냅스 어레이는, n개의 단위 시냅스들의 게이트 전극을 연결하는 m개의 워드라인 금속선들(WL1, WL2,…,WLm)과 단위 시냅스의 2개의 제1 도핑 영역을 연결하는 2n개의 금속선들(D11~Dn1,D12~Dn2)이 서로 수직 방향으로 나열되고, 단위 시냅스의 게이트 전극을 연결하는 m개의 워드라인 금속선들(WL1, WL2,…,WLm)과 단위 시냅스의 2개의 제2 도핑 영역을 연결하는 2n개의 금속선들(S11~Sn1,S12~Sn2)이 서로 수직 방향으로 나열되는 것이 바람직하다.
도 7은 본 발명의 제3 실시예에 따른 커패시터 기반의 시냅스 어레이에 있어서, 금속선의 접촉 방식에 따른 어레이의 형태를 Top view의 형태로 도시한 그림이다. 도 7a를 참조하면, 모든 커패시터 소자의 제1 도핑 영역과 제1 도핑 영역에 금속선을 접촉하여 어레이 형태로 연결할 수 있다. 도 7b 및 도 7c를 참조하면, 각 커패시터 소자들의 제1 및 제2 도핑 영역들에 해당하는 반도체 영역들을 각각 연결함으로써, 금속 배선(Metal)에 필요한 접촉면의 수를 줄여, 집적도를 높일 수 있다.
도 8은 본 발명의 제3 실시예에 따른 커패시터 기반의 시냅스 어레이에 있어서, 전압 비교 방식에 따른 제2 주변 회로가 구비된 시냅스 어레이의 구조를 도시한 예시도들이다. 도 8a를 참조하면, 본 실시예에 따른 시냅스 어레이는, 두개의 워드라인의 플로팅 전압들을 서로 비교하여 출력값으로 출력하는 제2 주변회로를 더 구비할 수 있다. 상기 제2 주변 회로는, 워드라인들의 플로팅 전압들(Floating voltages)을 입력으로 받고 그 값을 비교하여 출력하는 전압 비교기로 이루어질 수 있다. 일례로, 하나의 전압 비교기에서 비교되는 워드라인 쌍에서 하나의 워드라인에 연결된 시냅스들의 가중치(W1)와 다른 하나의 워드라인에 연결된 시냅스들의 가중치(W2)를 각각 설정하고, 같은 입력신호를 읽기 동작에서 인가하여 워드라인의 플로팅 전압을 비교하면
Figure 112021121891267-pat00001
과
Figure 112021121891267-pat00002
를 비교할 수 있다. 상기 워드라인 쌍에서 하나의 워드라인에 연결된 시냅스들의 가중치와 다른 하나의 워드라인에 연결된 시냅스들의 가중치를 서로 반대 상태가 되게 하고, 같은 입력신호가 인가된 읽기 동작에서 워드라인쌍의 플로팅 전압을 비교하면
Figure 112021121891267-pat00003
과
Figure 112021121891267-pat00004
를 비교할 수 있고, 그 결과
Figure 112021121891267-pat00005
의 부호를 결정할 수 있다.
도 8b를 참조하면, 본 실시예에 따른 시냅스 어레이는, 두 개의 어레이를 구비하고, 두 개의 어레이 상에서 각각의 워드라인의 플로팅 전압들을 비교하여 출력값으로 출력하는 제2 주변회로를 더 구비할 수 있다. 일례로, 하나의 전압 비교기에서 비교되는 워드라인 쌍에서 하나의 워드라인에 연결된 시냅스들의 가중치(W1)와 다른 하나의 워드라인에 연결된 시냅스들의 가중치(W2)를 각각 설정하고, 각각 다른 입력신호(I1,I2)를 읽기 동작에서 인가하여 워드라인의 플로팅 전압을 비교하면
Figure 112021121891267-pat00006
과
Figure 112021121891267-pat00007
를 비교할 수 있다. 상기 워드라인 쌍에서 하나의 워드라인에 연결된 시냅스들의 가중치를 설정하고, 다른 하나의 워드라인에는 특정 값(b1)을 표현하는 기준 전압을 형성하기 위해 커패시터 소자의 상태를 조절하고 입력신호를 모두 1로 사용하여 워드라인의 플로팅 전압을 비교하면
Figure 112021121891267-pat00008
과 b1을 비교할 수 있다.
도 8c를 참조하면, 본 실시예에 따른 시냅스 어레이는, 어레이의 워드라인의 플로팅 전압과 사전 설정된 기준 전압값을 비교하여 출력하는 제2 주변 회로를 더 구비할 수 있다. 상기 제2 주변회로는 전압 비교기의 두 입력 소자 중 적어도 하나는 비휘발성 메모리 기능을 갖도록 구비되고, 상기 비휘발성 메모리 기능을 가진 입력소자는 저장된 전하의 극성(polarity)나 양에 따라 주어진 전압에서 다양한 컨덕턴스를 가질 수 있으며, 입력신호가 인가된 상황에서 플로팅된 워드라인의 전압과 기준 전압을 서로 비교할 수 있는 제3 주변회로로 대체될 수 있다.
도 9는 본 발명의 제3 실시예에 따른 커패시터 기반의 시냅스 어레이에 있어서, 전압 비교를 위한 제3 주변회로를 예시적으로 도시한 회로도이다. 제3 주변회로는 전압 비교기의 두 입력 소자 중 적어도 하나는 비휘발성 메모리 기능을 갖도록 구비되고, 상기 비휘발성 메모리 기능을 가진 입력소자는 저장된 전하의 극성(polarity)나 양에 따라 주어진 전압에서 다양한 컨덕턴스를 가질 수 있으며, 입력신호가 인가된 상황에서 플로팅된 워드라인에서의 전압과 기준 전압을 서로 비교하여 출력을 제공할 수 있다.
제3 주변회로를 활용하여, 본 실시예에 따른 시냅스 어레이는, 다수개의 상기 단위 시냅스가 연결된 워드라인(Word-Line)이 다수 개 구비되고, 상기 워드라인 중 하나와 주어진 기준 전압이 하나의 비교기에서 비교되도록 하는 다수 개의 비교기가 구비되고, 상기 비교기에서 두 입력 소자 중 적어도 하나는 비휘발성 메모리 기능을 갖도록 구비되고, 상기 비휘발성 메모리 기능을 가진 입력소자는 저장된 전하의 극성(polarity)나 양에 따라 주어진 전압에서 다양한 컨덕턴스를 가질 수 있으며, 입력신호가 인가된 상황에서 플로팅된 워드라인에서의 전압과 기준 전압을 서로 비교하여 출력을 제공하도록 하는 제3 주변회로를 더 구비할 수 있다. 따라서, 기존의 전압 비교기가 비교 전압을 생성하기 위하여 많은 면적을 필요로 하나, 전술한 바와 같이 전류 조절이 가능한 메모리 소자를 이용하여 비교기를 구성함으로써 비교 전압을 생성하기 위해 필요한 면적을 감소시킬 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10 : 커패시터 소자
100 : 기판
110 : 절연층
120 : 반도체층
130 : 제1 도핑 영역
132 : 제2 도핑 영역
140 : 바디 영역
150 : 게이트 전극
160 : 게이트 절연막 스택
20 : 단위 시냅스
22 : 제1 커패시터 소자
24 : 제2 커패시터 소자

Claims (22)

  1. 표면에 절연막이 형성된 기판;
    상기 절연막위에 구비된 반도체층;
    상기 반도체층에 서로 일정 거리 이격되어 형성되고, 서로 다른 유형의 불순물로 도핑된 것을 특징으로 하는 제1 및 제2 도핑 영역들;
    상기 제1 도핑 영역과 제2 도핑 영역의 사이에 형성된 바디 영역;
    상기 바디 영역위에 구비되되 바디 영역과는 전기적으로 분리된 게이트 전극; 및
    비휘발성 형태로 정보를 저장할 수 있는 메모리 기능을 갖도록 구성되어 상기 게이트 전극과 상기 반도체층의 사이에 배치된 게이트 절연막 스택;
    을 구비하고, 상기 제1 도핑 영역과 제2 도핑 영역은 서로 다른 유형의 불순물로 도핑되어 서로 전류의 흐름이 없는 것을 특징으로 하며,
    상기 게이트 절연막 스택에 저장된 정보에 따라, 상기 바디 영역은 캐리어가 유기되어 축적층 또는 반전층이 형성되거나 캐리어가 없는 공핍 상태가 형성되고,
    상기 게이트 절연막 스택에 저장된 정보에 의해 게이트 전극과 상기 제1 도핑 영역의 사이의 커패시턴스가 변화되고,
    커패시터 소자의 상태는 상기 게이트 전극과 제1 도핑 영역 사이의 커패시턴스에 따라 결정되어 사전 설정된 두 개의 상태 중 하나의 상태가 되도록 구성된 것을 특징으로 하는 커패시터 소자.
  2. 제1항에 있어서, 상기 바디 영역은
    상기 제1 및 제2 도핑 영역의 두께보다 얇은 두께로 형성되어 두 커패시턴스 상태의 비를 증가시키고 상기 제1 및 제2 도핑 영역의 저항을 감소시키는 것을 특징으로 하는 커패시터 소자.
  3. 제1항에 있어서, 상기 바디 영역은 불순물이 도핑되지 않거나, 제1 도핑 영역과 동일한 유형의 불순물로 도핑되되 제1 도핑 영역보다 낮게 도핑된 것을 특징으로 하는 커패시터 소자.
  4. 제1항에 있어서, 상기 게이트 절연막 스택은,
    전하 저장층과 하나 또는 둘 이상의 절연막들이 적층되어 형성된 스택 구조로 구성된 것을 특징으로 하는 커패시터 소자.
  5. 제4항에 있어서, 상기 게이트 절연막 스택은
    상기 바디 영역과 상기 전하 저장층의 사이에 4 nm 이하의 두께를 갖는 절연막을 구비하거나,
    상기 바디 영역과 상기 전하 저장층의 사이에 절연막을 구비하지 않도록 구성하여, 프로그램 및 이레이즈 동작 전압을 감소시키는 것을 특징으로 하는 커패시터 소자.
  6. 제1항에 있어서, 상기 게이트 절연막 스택은,
    상기 반도체층위에 배치된 절연막; 및
    상기 절연막과 게이트 전극의 사이에 배치된 강유전체막;
    을 포함하는 것을 특징으로 하는 커패시터 소자.
  7. 삭제
  8. 반도체층에 서로 일정 거리 이격되어 형성되고, 서로 다른 유형의 불순물로 도핑된 것을 특징으로 하는 제1 및 제2 도핑 영역들; 상기 제1 도핑 영역과 제2 도핑 영역의 사이에 형성된 바디 영역; 상기 바디 영역위에 구비되되 바디 영역과는 전기적으로 분리된 게이트 전극; 및 비휘발성 형태로 정보를 저장할 수 있는 메모리 기능을 갖도록 구성되어 상기 게이트 전극과 상기 반도체층의 사이에 배치된 게이트 절연막 스택;을 구비하는 커패시터 소자의 동작 방법에 있어서,
    (a) 게이트 전극에 사전 설정된 프로그램 전압을 인가하여 게이트 절연막 스택에 정보를 저장함으로써, 게이트 전극이 플로팅된 상태에서 상기 저장된 정보에 의해 바디 영역에 캐리어의 축적층 또는 반전층을 형성하고, 상기 축적층 또는 반전층에 의하여 게이트 전극과 제1 도핑 영역의 사이에 사전 설정된 기준값보다 큰 커패시턴스를 형성하는 단계; 및
    (b) 게이트 전극에 사전 설정된 이레이즈 전압을 인가하여 게이트 절연막 스택에 저장된 정보를 저장함으로써, 게이트 전극이 플로팅된 상태에서 상기 바디 영역에 캐리어가 없는 공핍 상태를 형성하고, 상기 공핍 상태에 따라 게이트 전극과 제1 도핑 영역의 사이에 상기 기준값보다 작은 커패시턴스를 형성하는 단계;
    를 구비하고, 상기 제1 도핑 영역과 제2 도핑 영역은 서로 다른 유형의 불순물로 도핑되어 서로 전류가 흐르지 않도록 구성되고,
    상기 게이트 절연막 스택에 저장된 정보에 의해 변화되는 게이트 전극과 상기 제1 도핑 영역의 커패시턴스에 따라 커패시터 소자의 상태가 결정되도록 구성된 것을 특징으로 하는 커패시터 소자의 동작 방법.
  9. 삭제
  10. 커패시터 소자의 쌍으로 이루어지고,
    상기 커패시터 소자들은 각각,
    표면에 절연막이 형성된 기판;
    상기 절연막위에 구비된 반도체층;
    상기 반도체층에 서로 일정 거리 이격되어 형성되고 서로 다른 유형의 불순물로 도핑된 제1 및 제2 도핑 영역들;
    상기 제1 도핑 영역과 제2 도핑 영역의 사이에 형성된 바디 영역;
    상기 바디 영역 위에 적어도 구비되되 바디 영역과는 전기적으로 분리된 게이트 전극; 및
    비휘발성 형태로 정보를 저장할 수 있는 메모리 기능을 갖도록 구성되어 상기 게이트 전극과 상기 반도체층의 사이에 배치된 게이트 절연막 스택;
    을 구비하고, 상기 제1 도핑 영역들과 제2 도핑 영역들은 서로 다른 유형의 불순물로 도핑되어 서로 전류의 흐름이 없고, 상기 게이트 절연막 스택에 저장된 정보에 따라, 상기 바디 영역은 캐리어가 유기되어 축적층 또는 반전층이 형성되거나 캐리어가 없는 공핍 상태가 형성된 것을 특징으로 하며,
    커패시터 소자는 상기 게이트 절연막 스택에 저장된 정보에 의해 게이트 전극과 상기 제1 도핑 영역의 사이의 커패시턴스가 변화되고,
    커패시터 소자의 상태는 상기 게이트 전극과 제1 도핑 영역의 사이의 커패시턴스에 따라 결정되어 사전 설정된 두 개의 상태 중 하나의 상태가 되도록 구성된 것을 특징으로 하며,
    쌍을 이루는 상기 커패시터 소자들은 게이트 전극을 공유하며,
    쌍을 이루는 상기 커패시터 소자들은 서로 다른 상태를 갖도록 구성된 것을 특징으로 하는 커패시터 소자 쌍으로 구성된 단위 시냅스.
  11. 제10항에 있어서, 상기 커패시터 소자들의 게이트 절연막 스택들은,
    전하 저장층과 하나 또는 둘 이상의 절연막들이 적층되어 형성된 스택 구조로 구성된 것을 특징으로 하는 단위 시냅스.
  12. 제10항에 있어서, 상기 커패시터 소자 쌍 중 하나는,
    게이트 절연막 스택의 전하 저장층에 제1 캐리어가 저장되고, 상기 저장된 제1 캐리어에 의하여 바디 영역에 반전층 또는 축적층이 형성되어 바디 영역이 제1 도핑 영역과 전기적으로 연결된 것을 특징으로 하며,
    상기 커패시터 소자 쌍 중 다른 하나는, 게이트 절연막 스택의 전하 저장층에 제1 캐리어와 반대 유형의 제2 캐리어가 저장되고, 상기 저장된 제2 캐리어에 의하여 바디 영역이 공핍되어 제1 도핑 영역과 전기적으로 연결되지 않은 것을 특징으로 하는 단위 시냅스.
  13. 제10항에 있어서, 상기 커패시터 소자들의 게이트 절연막 스택들에는 각각 가중치에 대응되는 값을 저장하고,
    상기 커패시터 소자들의 제1 도핑 영역에 입력 전압을 인가하고,
    상기 커패시터 소자들의 게이트 전극의 전압을 출력 신호로 설정한 것을 특징으로 하는 단위 시냅스.
  14. 복수 개의 단위 시냅스들이 어레이 형태로 배치되어 구성되며,
    상기 단위 시냅스는 한 쌍의 커패시터 소자들로 이루어지고,
    상기 커패시터 소자는,
    표면에 절연막이 형성된 기판;
    상기 절연막위에 구비된 반도체층;
    상기 반도체층에 서로 일정 거리 이격되어 형성되고 서로 다른 유형의 불순물로 도핑된 제1 및 제2 도핑 영역들;
    상기 제1 도핑 영역과 제2 도핑 영역의 사이에 형성된 바디 영역;
    상기 바디 영역 위에 적어도 구비되되 바디 영역과는 전기적으로 분리된 게이트 전극; 및
    비휘발성 형태로 정보를 저장할 수 있는 메모리 기능을 갖도록 구성되어 상기 게이트 전극과 상기 반도체층의 사이에 배치된 게이트 절연막 스택;
    을 구비하고, 상기 제1 도핑 영역들과 제2 도핑 영역들은 서로 다른 유형의 불순물로 도핑되어 서로 전류의 흐름이 없고, 상기 게이트 절연막 스택에 저장된 정보에 따라, 상기 바디 영역은 캐리어가 유기되어 축적층 또는 반전층이 형성되거나 캐리어가 없는 공핍 상태가 형성된 것을 특징으로 하며,
    각 커패시터는 게이트 절연막 스택에 저장된 정보에 의해 게이트 전극과 상기 제1 도핑 영역의 사이의 커패시턴스가 변화되고,
    커패시터 소자의 상태는 상기 게이트 전극과 제1 도핑 영역의 사이의 커패시턴스에 따라 결정되어 사전 설정된 두 개의 상태 중 하나의 상태가 되도록 구성된 것을 특징으로 하며,
    상기 단위 시냅스에서 쌍을 이루는 커패시터 소자들은 게이트 전극을 공유하며, 단위 시냅스의 쌍을 이루는 커패시터 소자들은 서로 다른 상태를 갖도록 구성된 것을 특징으로 하는 커패시터 기반의 시냅스 어레이.
  15. 제14항에 있어서, 상기 커패시터 소자들의 게이트 절연막 스택들은,
    전하 저장층과 하나 또는 둘 이상의 절연막들이 적층되어 형성된 스택 구조로 구성된 것을 특징으로 하는 커패시터 기반의 시냅스 어레이.
  16. 제14항에 있어서, 단위 시냅스를 구성하는 커패시터 소자 쌍 중 제1 상태의 커패시터 소자는, 게이트 절연막 스택의 전하 저장층에 제1 캐리어가 저장되고, 상기 저장된 제1 캐리어에 의하여 바디 영역에 반전층 또는 축적층이 형성되어 바디 영역이 제1 도핑 영역과 전기적으로 연결된 것을 특징으로 하며,
    상기 단위 시냅스를 구성하는 상기 커패시터 소자 쌍 중 제2 상태의 커패시터 소자는, 게이트 절연막 스택의 전하 저장층에 제1 캐리어와 반대 유형의 제2 캐리어가 저장되고, 상기 저장된 제2 캐리어에 의하여 바디 영역이 공핍되어 제1 도핑 영역과 전기적으로 연결되지 않은 것을 특징으로 하는 커패시터 기반의 시냅스 어레이.
  17. 제14항에 있어서, 시냅스 어레이에 포함된 커패시터 소자들의 제1 도핑 영역들에 해당하는 반도체 영역들을 서로 연결하고 제2 도핑 영역들에 해당하는 반도체 영역들을 서로 연결하여, 금속 전극의 접촉면을 감소시키고 집적도를 높이도록 구성된 것을 특징으로 하는 커패시터 기반의 시냅스 어레이.
  18. 제14항에 있어서, 상기 시냅스 어레이는,
    시냅스 어레이에 포함된 커패시터 소자들의 제1 도핑 영역에 연결된 제1 전극들 또는 제2 도핑 영역에 연결된 제2 전극들에 입력 신호를 인가하기 위해 구성된 제1 주변 회로를 더 구비하는 것을 특징으로 하는 커패시터 기반의 시냅스 어레이.
  19. 제14항에 있어서, 상기 시냅스 어레이는,
    다수개의 상기 단위 시냅스가 연결된 워드라인(Word-Line)이 다수 개 구비되고, 2개의 워드라인이 쌍으로 하나의 비교기에서 비교되도록 하는 다수 개의 비교기가 구비되고, 서로 비교되는 하나의 워드라인 쌍에서 하나의 워드라인에 연결된 시냅스들의 가중치와 다른 하나의 워드라인에 연결된 시냅스들의 가중치는 서로 반대 상태가 되게 하고, 같은 입력신호가 인가된 읽기 동작에서 플로팅된 워드라인 쌍에서의 전압을 서로 비교하여 출력을 제공하도록 구성된 제2 주변회로를 더 구비하는 것을 특징으로 하는 커패시터 기반의 시냅스 어레이.
  20. 제14항에 있어서, 상기 시냅스 어레이는,
    다수개의 상기 단위 시냅스가 연결된 워드라인(Word-Line)이 다수 개 구비되고, 2개의 워드라인이 쌍으로 하나의 비교기에서 비교되도록 하는 다수 개의 비교기가 구비되고, 서로 비교되는 하나의 워드라인 쌍에서 하나의 워드라인에 연결된 시냅스들은 가중치의 정보를 가지고 있고 다른 하나의 워드라인에 연결된 시냅스들은 기준 전압을 형성하기 위한 정보를 가지고 있는 상태가 되게 하고, 각각의 입력신호가 인가된 읽기 동작에서 플로팅된 워드라인 쌍에서의 전압을 서로 비교하여 출력을 제공하도록 구성된 제2 주변 회로를 더 구비하는 것을 특징으로 하는 커패시터 기반의 시냅스 어레이.
  21. 제14항에 있어서, 상기 시냅스 어레이는,
    다수개의 상기 단위 시냅스가 연결된 워드라인(Word-Line)이 다수 개 구비되고, 상기 워드라인 중 하나와 주어진 기준 전압이 하나의 비교기에서 비교되도록 하는 다수 개의 비교기가 구비되고, 입력신호가 인가된 읽기 동작에서 플로팅된 워드라인에서의 전압과 기준전압을 서로 비교하여 출력을 제공하도록 구성된 제2 주변 회로를 더 구비하는 것을 특징으로 하는 커패시터 기반의 시냅스 어레이.
  22. 제14항에 있어서, 상기 시냅스 어레이는,
    다수개의 상기 단위 시냅스가 연결된 워드라인(Word-Line)이 다수 개 구비되고, 상기 워드라인 중 하나와 주어진 기준 전압이 하나의 비교기에서 비교되도록 하는 다수 개의 비교기가 구비되고, 상기 비교기에서 두 입력 소자 중 적어도 하나는 비휘발성 메모리 기능을 갖도록 구비되고, 상기 비휘발성 메모리 기능을 가진 입력소자는 저장된 전하의 극성(polarity)나 양에 따라 주어진 전압에서 다양한 컨덕턴스를 가질 수 있으며, 입력신호가 인가된 상황에서 플로팅된 워드라인에서의 전압과 기준 전압을 서로 비교하여 출력을 제공하도록 제2 주변 회로를 더 구비하는 것을 특징으로 하는 커패시터 기반의 시냅스 어레이.

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