KR20210030306A - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 기판, 기판 상에, 기판과 접촉하는 터널 절연층, 터널 절연층 상에, 터널 절연층과 접촉하고, 강유전체(ferroelectric) 물질을 포함하는 전하 저장층, 전하 저장층 상에, 전하 저장층과 접촉하는 배리어 절연층, 및 배리어 절연층 상에, 배리어 절연층과 접촉하는 게이트 전극을 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것이다.
비휘발성 메모리는 외부전원이 차단되어도 저장된 정보가 소거되지 않는 메모리를 말한다. 비휘발성 메모리는 셀 어레이의 구조에 따라 고속 랜덤 억세스(High speed random access)가 가능한 노어형 비휘발성 메모리(NOR Type Flash Memory)와, 프로그램 및 소거속도가 우수하고, 고집적화가 가능한 낸드형 비휘발성 메모리(NAND Type Flash Memory)가 있다.
일반적으로 비휘발성 메모리의 셀 트랜지스터는 일반적인 MOS(Metal Oxide Semiconductor) 트랜지스터에 전하 저장층을 더 포함하고 있는 구조이다. 비휘발성 메모리의 셀 트랜지스터는 반도체 기판 상에 터널 산화막을 개재하여 전하 저장층이 위치하고, 전하 저장층 상부에 게이트 층간 유전체막을 개재하여 제어 게이트가 형성되어 있다.
비휘발성 메모리 소자는 기입(program) 및 소거(erase) 동작에 고전압을 가하여 채널에서 발생하는 핫 케리어(hot carrier) 또는 터널링 특성을 이용하므로, 데이터 저장에 많은 시간이 필요하다. 이에 따라, 다른 메모리 소자에 비하여 동작속도가 느리고, 고전압에서 동작하는 소자가 필요하므로 여러 전압에서 동작하는 소자들을 한 칩에 구성해야 한다. 또한, 고전압에서 구동되므로 전력 소비가 많아, 정보 저장과 칩의 동작이 저전압, 저전력을 요구하거나 고속의 동작을 필요로 하는 소자에 적용하는데 한계가 발생하는 문제점이 있었다.
본 발명이 해결하고자 하는 기술적 과제는 강유전성 물질을 포함하는 전하 저장층을 사용하여, 성능을 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는 기판, 기판 상에, 기판과 접촉하는 터널 절연층, 터널 절연층 상에, 터널 절연층과 접촉하고, 강유전체(ferroelectric) 물질을 포함하는 전하 저장층, 전하 저장층 상에, 전하 저장층과 접촉하는 배리어 절연층, 및 배리어 절연층 상에, 배리어 절연층과 접촉하는 게이트 전극을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는 기판, 기판 상에 번갈아 적층된 다수의 절연층 및 다수의 게이트층을 갖는 적층 구조체, 적층 구조체를 관통하는 채널 홀, 및 채널 홀 내의 채널 구조체를 포함하고, 채널 구조체는 채널 홀의 프로파일을 따라 순차적으로 형성된 배리어 절연층과, 전하 저장층과, 터널 절연층과, 채널 패턴을 포함하고, 배리어 절연층은 게이트층과 접촉하고, 전하 저장층은 배리어 절연층 상에 배치되고, 배리어 절연층과 접촉하고, 강유전체 물질을 포함하고, 터널 절연층은 전하 저장층 상에 배치되고, 전하 저장층과 접촉하고, 채널 패턴은 터널 절연층 상에 배치되고, 터널 절연층과 접촉한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 12는 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 13은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 도면이다.
도 14 내지 도 17은 각각 도 13의 E1 영역을 확대한 예시적인 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 제1 기판(10), 제1 터널 절연층(40), 제1 전하 저장층(50), 제1 배리어 절연층(60) 및 게이트 전극(70)을 포함할 수 있다. 제1 기판(10), 제1 터널 절연층(40), 제1 전하 저장층(50), 제1 배리어 절연층(60) 및 게이트 전극(70) 각각의 두께는 예시적으로 도시하였을 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다.
제1 기판(10)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 제1 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘, 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 기판(10) 상에, 소스/드레인 영역(20)과 채널 영역(30)이 형성될 수 있다.
불순물 이온이 도핑되어, 소스/드레인 영역(20)이 형성될 수 있다. 소스/드레인 영역(20)은 제1 기판(10) 내에 형성된 불순물 영역으로 도시하였지만, 이에 제한되는 것은 아니다. 소스/드레인 영역(20)은 제1 기판(10) 상 또는 제1 기판(10) 내에 형성된 에피택셜층을 포함할 수 있다. 채널 영역(30)은 소스/드레인 영역(20) 사이에 형성될 수 있다.
제1 터널 절연층(40)은 제1 기판(10) 상에 배치될 수 있다. 제1 터널 절연층(40)은 제1 기판(10)과 접촉할 수 있다. 제1 터널 절연층(40)은 채널 영역(30) 상에 배치될 수 있다.
제1 터널 절연층(40)은 예를 들어, 실리콘 산화물, 실리콘 산질화물과 같은 산질화물, 불순물이 도핑된 실리콘 산화물 등을 포함할 수 있다.
제1 전하 저장층(50)은 전하를 가두는(Charge Trap Type) 막질일 수도 있고, 플로팅 게이트(Floating Gate)일 수도 있다. 전하를 저장하는 방법은 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다.
제1 전하 저장층(50)는 제1 터널 절연층(40) 상에 배치될 수 있다. 제1 전하 저장층(50)는 제1 터널 절연층(40)과 접촉할 수 있다.
제1 전하 저장층(50)는 강유전체(ferroelectric) 물질을 포함할 수 있다. 제1 전하 저장층(50)는 InSe 및 BaTiO3 중 적어도 하나를 포함할 수 있으나, 이는 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다.
제1 배리어 절연층(60)은 제1 전하 저장층(50) 상에 배치될 수 있다. 제1 배리어 절연층(60)은 제1 전하 저장층(50)와 접촉할 수 있다.
제1 배리어 절연층(60)은 제1 터널 절연층(40)보다 고유전율을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 배리어 절연층(60)은 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물, 란타늄 산화물, 스트론튬 티타늄 산화물 등과 같이 고유전율을 갖는 금속 산화물을 포함할 수 있다.
게이트 전극(70)은 제1 배리어 절연층(60) 상에 배치될 수 있다. 게이트 전극(70)은 제1 배리어 절연층(60)과 접촉할 수 있다.
제1 터널 절연층(40)은 제1 전하 저장층(50)의 하면을 따라 연장될 수 있다. 제1 터널 절연층(40)은 제1 배리어 절연층(60)과 접촉하지 않을 수 있다.
제1 배리어 절연층(60)은 제1 전하 저장층(50)의 상면을 따라 연장될 수 있다. 제1 배리어 절연층(60)은 제1 전하 저장층(50)의 측면을 따라 형성되지 않을 수 있다.
구체적으로, 몇몇 실시예에 따른 반도체 메모리 장치는 제1 영역(A1) 및 제2 영역(A2)을 포함할 수 있다. 제1 터널 절연층(40), 제1 전하 저장층(50), 제1 배리어 절연층(60) 및 게이트 전극(70)은 제1 영역(A1) 상에 배치될 수 있고, 제2 영역(A2) 상에 배치되지 않을 수 있다.
도면에 도시되지는 않았지만, 제1 터널 절연층(40), 제1 전하 저장층(50), 제1 배리어 절연층(60) 및 게이트 전극(70)의 양 측벽에는 스페이서 막이 배치될 수 있다. 본 발명의 기술적 사상은 이에 한정되지 않는다.
도 2 내지 도 4는 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 1을 이용하여 설명한 것과는 다른 점을 중심으로 설명한다.
도 2를 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 배리어 절연층(60)은 복합막으로 이루어질 수 있다. 구체적으로, 제1 배리어 절연층(60)은 제1_1 배리어 절연층(60a)과 제1_2 배리어 절연층(60b)을 포함할 수 있다.
제1_1 배리어 절연층(60a)은 제1 전하 저장층(50)의 상면을 따라 연장될 수 있다. 제1_1 배리어 절연층(60a)은 제1 전하 저장층(50)와 접촉할 수 있다.
제1_2 배리어 절연층(60b)은 제1_1 배리어 절연층(60a)의 상면을 따라 연장될 수 있다. 제 2 배리어 절연층(60b)은 제1_1 배리어 절연층(60a)과 접촉할 수 있다.
도 3을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 터널 절연층(40)은 복합막으로 이루어질 수 있다. 구체적으로, 제1 터널 절연층(40)은 제1_1 터널 절연층(40a)과 제1_2 터널 절연층(40b)을 포함할 수 있다.
제1_1 터널 절연층(40a)은 제1 전하 저장층(50)의 하면을 따라 연장될 수 있다. 제1_1 터널 절연층(40a)은 제1 전하 저장층(50)와 접촉할 수 있다.
제1_2 터널 절연층(40b)은 제1_1 터널 절연층(40a)의 하면을 따라 연장될 수 있다. 제1_2 터널 절연층(40b)은 제1_1 터널 절연층(40a)과 접촉할 수 있다.
도 4를 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 배리어 절연층(60) 및 제1 터널 절연층(40)은 모두 복합막으로 이루어질 수 있다. 구체적으로, 제1 배리어 절연층(60)은 제1_1 배리어 절연층(60a)과 제1_2 배리어 절연층(60b)을 포함할 수 있고, 제1 터널 절연층(40)은 제1_1 터널 절연층(40a)과 제1_2 터널 절연층(40b)을 포함할 수 있다.
도 4에 도시된 바와 같이, 제1 배리어 절연층(60)과 제1 터널 절연층(40)의 배치는 도 2 및 도 3에서 각각 설명된 제1 배리어 절연층(60)과 제1 터널 절연층(40)의 배치와 동일할 수 있다.
도 5는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 1을 이용하여 설명한 것과는 다른 점을 중심으로 설명한다.
도 5를 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 전하 저장층(50) 및 게이트 전극(70)은 제1 영역(A1) 상에 배치될 수 있고, 제2 영역(A2) 상에 배치되지 않을 수 있다. 제1 터널 절연층(40) 및 제1 배리어 절연층(60)은 제1 영역(A1) 및 제2 영역(A2) 상에 배치될 수 있다.
제1 터널 절연층(40)은 일방향으로 연장될 수 있다. 제1 터널 절연층(40)은 제1 전하 저장층(50)의 하면 및 제1 배리어 절연층(60)의 하면 일부를 따라 연장될 수 있다. 제1 터널 절연층(40)은 소스/드레인 영역(20)의 적어도 일부를 덮을 수 있다.
제1 영역(A1) 상에서, 제1 터널 절연층(40)은 제1 전하 저장층(50)의 하면을 따라 연장될 수 있다. 제1 영역(A1) 상에서, 제1 터널 절연층(40)은 제1 전하 저장층(50)의 하면과 접촉할 수 있다.
제2 영역(A2) 상에서, 제1 터널 절연층(40)은 제1 배리어 절연층(60)의 하면을 따라 연장될 수 있다. 제2 영역(A2) 상에서, 제1 터널 절연층(40)은 제1 배리어 절연층(60)의 하면과 접촉할 수 있다.
제1 배리어 절연층(60)은 제1 전하 저장층(50)의 상면, 측면을 따라 연장될 수 있다.
구체적으로, 제1 영역(A1) 상에서, 제1 배리어 절연층(60)은 제1 전하 저장층(50)의 상면을 따라 연장될 수 있다. 제1 영역(A1) 상에서, 제1 배리어 절연층(60)은 제1 전하 저장층(50)의 상면과 접촉할 수 있다.
제2 영역(A2) 상에서, 제1 배리어 절연층(60)은 제1 전하 저장층(50)의 측면 및 제1 터널 절연층(40)의 상면을 따라 연장될 수 있다. 제1 배리어 절연층(60)은 제1 전하 저장층(50)의 측면 및 제1 터널 절연층(40)의 상면과 접촉할 수 있다.
도 6 내지 도 8은 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 5를 이용하여 설명한 것과는 다른 점을 중심으로 설명한다.
도 6을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 배리어 절연층(60)은 복합막으로 이루어질 수 있다. 구체적으로, 제1 배리어 절연층(60)은 제1_1 배리어 절연층(60a)과 제1_2 배리어 절연층(60b)을 포함할 수 있다.
제1_1 배리어 절연층(60a)은 제1 전하 저장층(50)의 상면, 측면과, 제1 터널 절연층(40)의 상면 일부를 따라 연장될 수 있다. 제1_1 배리어 절연층(60a)은 제1 전하 저장층(50)의 상면, 측면 및 제1 터널 절연층(40)의 상면 일부와 접촉할 수 있다.
제1_2 배리어 절연층(60b)은 제1_1 배리어 절연층(60a)의 상면을 따라 연장될 수 있다. 제 2 배리어 절연층(60b)은 제1_1 배리어 절연층(60a)과 접촉할 수 있다.
도 7을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 터널 절연층(40)은 복합막으로 이루어질 수 있다. 구체적으로, 제1 터널 절연층(40)은 제1_1 터널 절연층(40a)과 제1_2 터널 절연층(40b)을 포함할 수 있다.
제1_1 터널 절연층(40a)은 제1 전하 저장층(50)의 하면 및 제1 배리어 절연층(60)의 하면 일부를 따라 연장될 수 있다. 제1_1 터널 절연층(40a)은 제1 전하 저장층(50)의 하면 및 제1 배리어 절연층(60)의 하면 일부와 접촉할 수 있다.
제1_2 터널 절연층(40b)은 제1_1 터널 절연층(40a)의 하면을 따라 연장될 수 있다. 제1_2 터널 절연층(40b)은 제1_1 터널 절연층(40a)과 접촉할 수 있다. 제1_2 터널 절연층(40b)은 소스/드레인 영역(20)의 적어도 일부를 덮을 수 있다.
도 8을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 배리어 절연층(60) 및 제1 터널 절연층(40)은 모두 복합막으로 이루어질 수 있다. 구체적으로, 제1 배리어 절연층(60)은 제1_1 배리어 절연층(60a)과 제1_2 배리어 절연층(60b)을 포함할 수 있고, 제1 터널 절연층(40)은 제1_1 터널 절연층(40a)과 제1_2 터널 절연층(40b)을 포함할 수 있다.
도 8에 도시된 바와 같이, 제1 배리어 절연층(60)과 제1 터널 절연층(40)의 배치는 도 6 및 도 7에서 각각 설명된 제1 배리어 절연층(60)과 제1 터널 절연층(40)의 배치와 동일할 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 1을 이용하여 설명한 것과는 다른 점을 중심으로 설명한다.
도 9를 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 터널 절연층(40), 제1 전하 저장층(50) 및 게이트 전극(70)은 제1 영역(A1) 상에 배치될 수 있고, 제2 영역(A2) 상에 배치되지 않을 수 있다. 제1 배리어 절연층(60)은 제1 영역(A1) 및 제2 영역(A2) 상에 배치될 수 있다.
제1 배리어 절연층(60)은 제1 전하 저장층(50)의 상면, 측면과, 제1 터널 절연층(40)의 측면을 따라 연장될 수 있다. 제1 배리어 절연층(60)은 소스/드레인 영역(20)의 적어도 일부를 덮을 수 있다.
구체적으로, 제1 영역(A1) 상에서, 제1 배리어 절연층(60)은 제1 전하 저장층(50)의 상면을 따라 연장될 수 있다. 제1 영역(A1) 상에서, 제1 배리어 절연층(60)은 제1 전하 저장층(50)의 상면과 접촉할 수 있다.
제2 영역(A2) 상에서, 제1 배리어 절연층(60)은 제1 전하 저장층(50)의 측면, 제1 터널 절연층(40)의 측면 및 소스/드레인 영역(20)의 상면을 따라 연장될 수 있다. 제1 배리어 절연층(60)은 제1 전하 저장층(50)의 측면, 제1 터널 절연층(40)의 측면 및 소스/드레인 영역(20)의 상면과 접촉할 수 있다.
도 10 내지 도 12는 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 9를 이용하여 설명한 것과는 다른 점을 중심으로 설명한다.
도 10을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 배리어 절연층(60)은 복합막으로 이루어질 수 있다. 구체적으로, 제1 배리어 절연층(60)은 제1_1 배리어 절연층(60a)과 제1_2 배리어 절연층(60b)을 포함할 수 있다.
제1_1 배리어 절연층(60a)은 제1 전하 저장층(50)의 상면, 측면과, 제1 터널 절연층(40)의 측면과, 소스/드레인 영역(20)의 상면을 따라 연장될 수 있다. 제1_1 배리어 절연층(60a)은 제1 전하 저장층(50)의 상면, 측면과, 제1 터널 절연층(40)의 측면과, 소스/드레인 영역(20)의 상면과 접촉할 수 있다. 제1_1 배리어 절연층(60a)은 소스/드레인 영역(20)의 적어도 일부를 덮을 수 있다.
제1_2 배리어 절연층(60b)은 제1_1 배리어 절연층(60a)의 상면을 따라 연장될 수 있다. 제 2 배리어 절연층(60b)은 제1_1 배리어 절연층(60a)과 접촉할 수 있다.
도 11을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 터널 절연층(40)은 복합막으로 이루어질 수 있다. 구체적으로, 제1 터널 절연층(40)은 제1_1 터널 절연층(40a)과 제1_2 터널 절연층(40b)을 포함할 수 있다.
제1_1 터널 절연층(40a)은 제1 전하 저장층(50)의 하면을 따라 연장될 수 있다. 제1_1 터널 절연층(40a)은 제1 전하 저장층(50)의 하면과 접촉할 수 있다.
제1_2 터널 절연층(40b)은 제1_1 터널 절연층(40a)의 하면을 따라 연장될 수 있다. 제1_2 터널 절연층(40b)은 제1_1 터널 절연층(40a)과 접촉할 수 있다.
도 12을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 배리어 절연층(60) 및 제1 터널 절연층(40)은 모두 복합막으로 이루어질 수 있다. 구체적으로, 제1 배리어 절연층(60)은 제1_1 배리어 절연층(60a)과 제1_2 배리어 절연층(60b)을 포함할 수 있고, 제1 터널 절연층(40)은 제1_1 터널 절연층(40a)과 제1_2 터널 절연층(40b)을 포함할 수 있다.
도 12에 도시된 바와 같이, 제1 배리어 절연층(60)과 제1 터널 절연층(40)의 배치는 도 10 및 도 11에서 각각 설명된 제1 배리어 절연층(60)과 제1 터널 절연층(40)의 배치와 동일할 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 도면이다.
도 13을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 주변 회로 영역(PERI) 및 셀 영역(CELL)을 포함할 수 있다.
주변 회로 영역(PERI)은 제2 기판(100), 층간 절연막(150), 제2 기판(100)에 형성되는 복수의 회로 소자들(TR1, TR2, TR3, 220a, 220b), 복수의 회로 소자들(TR1, TR2, TR3, 220a, 220b) 각각과 연결되는 제1 메탈층(144, 230a, 230b), 제1 메탈층(144, 230a, 230b) 상에 형성되는 제2 메탈층(240, 240a, 240b)를 포함할 수 있다.
몇몇 실시예에서, 제1 내지 제3 회로 소자들(TR1, TR2, TR3)은 주변 회로 영역(PERI)에서 디코더 회로를 제공할 수 있다. 몇몇 실시예에서, 제4 회로 소자(220a)는 주변 회로 영역(PERI)에서 로직 회로를 제공할 수 있다. 몇몇 실시예에서, 제5 회로 소자(220b)는 주변 회로 영역(PERI)에서 페이지 버퍼를 제공할 수 있다.
본 명세서에서는, 제1 메탈층(144, 230a, 230b)과 제2 메탈층(240, 240a, 204b)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240, 240a, 240b) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240, 240a, 240b)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240, 240a, 240b)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
몇몇 실시예에서, 제1 메탈층(144, 230a, 230b)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240, 240a, 240b)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
층간 절연막(150)은 복수의 회로 소자들(TR1, TR2, TR3, 220a, 220b), 제1 메탈층(144, 230a, 230b) 및 제2 메탈층(240, 240a, 240b)을 커버하도록 제2 기판(100) 상에 배치될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제3 기판(310)과 도전성 라인(320)을 포함할 수 있다. 제3 기판(310) 상에는, 제3 기판(310)의 상면과 교차하는 수직 방향(Z)을 따라 복수의 워드 라인들이 적층될 수 있다.
복수의 워드라인들은 게이트층(CL)에 해당할 수 있다. 워드 라인 상부 및 하부 각각에는 스트링 선택 라인과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드 라인들이 배치될 수 있다.
다수의 절연층(IL) 및 다수의 게이트층(CL)은 번갈아 적층되어 적층 구조체(200)를 형성할 수 있다.
채널 구조체(CH)는 제1 방향(Z)으로 연장되어 워드 라인들, 스트링 선택라인들 및 접지 선택라인을 관통할 수 있다. 채널 구조체(CH)는 도 13에 도시된 바와 같이, 단일 스택(single stack)으로 형성될 수 있다. 단, 이는 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다.
예를 들어, 채널 구조체(CH)는 멀티 스택(multi stack)으로 형성될 수 있다.
채널 구조체(CH)는 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트 라인 컨택일 수 있고, 제2 메탈층(360c)은 비트 라인일 수 있다. 몇몇 실시예에서, 비트 라인(360c)은 제3 기판(310)의 상면에 평행한 일 방향(예를 들어, 제2 방향(Y))을 따라 연장될 수 있다. 몇몇 실시예에서, 비트 라인(360c)은 주변 회로 영역(PERI)에서 페이지 버퍼를 제공하는 제5 회로 소자(230b)와 전기적으로 연결될 수 있다.
도 14는 도 13의 E1 영역을 확대한 예시적인 도면이다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.
몇몇 실시예들에 따른 반도체 메모리 장치는 적층 구조체(200), 채널 홀(300) 및 채널 구조체(CH)를 포함할 수 있다.
적층 구조체(200)는 번갈아 적층된 다수의 절연층(IL) 및 다수의 게이트층(CL)을 포함할 수 있다. 채널 홀(300)은 적층 구조체(200)를 관통할 수 있다.
채널 구조체(CH)는 채널 홀(300) 내에 배치될 수 있다. 채널 구조체(CH)는 코어 패턴(410), 채널 패턴(420) 및 정보 저장막(430)을 포함할 수 있다.
코어 패턴(410)은 컵 형상인 채널 패턴(420)의 내부를 채우도록 형성될 수 있다. 코어 패턴(410)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널 패턴(420)은 컵(cup) 형상인 것으로 도시되었으나, 이는 예시적인 것일 뿐이며, 채널 패턴(420)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다. 채널 패턴(420)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장막(430)은 채널 패턴(420)과 워드 라인들 사이에 개재될 수 있다. 예를 들어, 정보 저장막(430)은 채널 패턴(420)의 측면을 따라 연장될 수 있다.
몇몇 실시예에서, 정보 저장막(430)은 다중막으로 형성될 수 있다. 예를 들어, 정보 저장막(430)은 채널 패턴(420) 상에 차례로 적층되는 제2 터널 절연층(431), 제2 전하 저장층(432) 및 제2 배리어 절연층(433)을 포함할 수 있다. 즉, 채널 구조체(CH)는 채널 홀(300)의 프로파일을 따라 순차적으로 형성된 제2 배리어 절연층(433)과, 제2 전하 저장층(432)와, 제2 터널 절연층(431) 및 채널 패턴(420)을 포함할 수 있다.
채널 패턴(420)은 제2 터널 절연층(431) 상에 배치될 수 있다. 채널 패턴(420)은 제2 터널 절연층(431)과 접촉할 수 있다.
제2 터널 절연층(431)은 제2 전하 저장층(432) 상에 배치될 수 있다. 제2 터널 절연층(431)은 제2 전하 저장층(432)와 접촉할 수 있다. 제2 터널 절연층(431)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
제2 전하 저장층(432)은 전하를 가두는(Charge Trap Type) 막질일 수도 있고, 플로팅 게이트(Floating Gate)일 수도 있다. 전하를 저장하는 방법은 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다.
제2 전하 저장층(432)는 제2 배리어 절연층(433) 상에 배치될 수 있다. 제2 전하 저장층(432)는 제2 배리어 절연층(433)과 접촉할 수 있다. 제2 전하 저장층(432)는 강유전체 물질을 포함할 수 있다. 제2 전하 저장층(432)는 InSe 및 BaTiO3 중 적어도 하나를 포함할 수 있으나, 이는 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다. 제2 전하 저장층(432)는 예를 들어, 실리콘 질화물을 포함할 수 있다.
제2 배리어 절연층(433)은 게이트층(CL)과 접촉할 수 있다. 제2 배리어 절연층(433)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질을 포함할 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치는 제3 영역(A3) 및 제4 영역(A4)을 포함할 수 있다. 제2 전하 저장층(432)는 제3 영역(A3) 상에 배치될 수 있고, 제4 영역(A4) 상에 배치되지 않을 수 있다. 제2 터널 절연층(431) 및 제2 배리어 절연층(433)은 제3 영역(A3) 및 제4 영역(A4) 상에 배치될 수 있다.
제2 터널 절연층(431)은 일방향으로 연장될 수 있다. 제2 터널 절연층(431)은 제2 전하 저장층(432)의 내측벽 및 제1 배리어 절연층(60)의 내측벽 일부를 따라 연장될 수 있다.
제3 영역(A3) 상에서, 제2 터널 절연층(431)은 제2 전하 저장층(432)의 내측벽을 따라 연장될 수 있다. 제3 영역(A3) 상에서, 제2 터널 절연층(431)은 제2 전하 저장층(432)의 내측벽과 접촉할 수 있다.
제4 영역(A4) 상에서, 제2 터널 절연층(431)은 제2 배리어 절연층(433)의 내측벽을 따라 연장될 수 있다. 제4 영역(A4) 상에서, 제2 터널 절연층(431)은 제2 배리어 절연층(433)의 내측벽과 접촉할 수 있다.
제2 배리어 절연층(433)은 제2 전하 저장층(432)의 외측벽, 상면 및 하면을 따라 연장될 수 있다.
구체적으로, 제3 영역(A3) 상에서, 제2 배리어 절연층(433)은 제2 전하 저장층(432)의 외측벽을 따라 연장될 수 있다. 제3 영역(A3) 상에서, 제2 배리어 절연층(433)은 제2 전하 저장층(432)의 외측벽과 접촉할 수 있다.
제4 영역(A4) 상에서, 제2 배리어 절연층(433)은 제2 전하 저장층(432)의 상면과 하면 및 터널 절연층(433)의 외측벽을 따라 연장될 수 있다. 제2 배리어 절연층(433)은 제2 전하 저장층(432)의 상면과 하면 및 터널 절연층(433)의 외측벽과 접촉할 수 있다.
도 15 내지 도 17은 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 14를 이용하여 설명한 것과는 다른 점을 중심으로 설명한다.
도 15를 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제2 배리어 절연층(433)은 복합막으로 이루어질 수 있다. 구체적으로, 제2 배리어 절연층(433)은 제2_1 배리어 절연층(433a)과 제2_2 배리어 절연층(433b)을 포함할 수 있다. 제2_1 배리어 절연층(433a)과 제2_2 배리어 절연층(433b)은 채널 홀(300)의 프로파일을 따라 순차적으로 형성될 수 있다.
제2_1 배리어 절연층(433a)은 제2_2 배리어 절연층(433b)의 외측벽을 따라 연장될 수 있다. 제2_1 배리어 절연층(433a)은 제2_2 배리어 절연층(433b) 및 적층 구조체(200) 사이에 배치될 수 있다. 제2_1 배리어 절연층(433a)은 제2_2 배리어 절연층(433b) 및 적층 구조체(200)와 접촉할 수 있다.
제2_2 배리어 절연층(433b)은 제2 전하 저장층(432)의 외측벽을 따라 연장될 수 있다. 제2_2 배리어 절연층(433b)은 제2 전하 저장층(432)와 접촉할 수 있다.
도 16을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제2 터널 절연층(431)은 복합막으로 이루어질 수 있다. 구체적으로, 제2 터널 절연층(431)은 제2_1 터널 절연층(431a)과 제2_2 터널 절연층(431b)을 포함할 수 있다. 제2_1 터널 절연층(431a)과 제2_2 터널 절연층(431b)은 채널 홀(300)의 프로파일을 따라 순차적으로 형성될 수 있다.
제2_1 터널 절연층(431a)은 제2 전하 저장층(432)의 내측벽을 따라 연장될 수 있다. 제2_1 터널 절연층(431a)은 제2 전하 저장층(432)와 접촉할 수 있다.
제2_2 터널 절연층(431b)은 제2_1 터널 절연층(431a)의 내측벽을 따라 연장될 수 있다. 제2_2 터널 절연층(431b)은 제2_1 터널 절연층(431a) 및 채널 패턴(420) 사이에 배치될 수 있다. 제2_2 터널 절연층(431b)은 제2_1 터널 절연층(431a) 및 채널 패턴(420)과 접촉할 수 있다.
도 17을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제2 배리어 절연층(433) 및 제2 터널 절연층(431)은 모두 복합막으로 이루어질 수 있다. 구체적으로, 제2 배리어 절연층(433)은 제2_1 배리어 절연층(433a)과 제2_2 배리어 절연층(433b)을 포함할 수 있고, 제2 터널 절연층(431)은 제2_1 터널 절연층(431a)과 제2_2 터널 절연층(431b)을 포함할 수 있다.
도 17에 도시된 바와 같이, 제2 배리어 절연층(433)과 제2 터널 절연층(431)의 배치는 도 15 및 도 16에서 각각 설명된 제2 배리어 절연층(433)과 제2 터널 절연층(431)의 배치와 동일할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 20: 소스/드레인 영역
30: 채널 영역 40: 제1 터널 절연층
50: 제1 전하 저장층 60: 제1 배리어 절연층
70: 게이트 전극 200: 적층 구조체
300: 채널 홀 410: 코어 패턴
420: 채널 패턴 430: 정보 저장막
431: 제2 터널 절연층 432: 제2 전하 저장층
433: 제2 배리어 절연층

Claims (10)

  1. 기판;
    상기 기판 상에, 상기 기판과 접촉하는 터널 절연층;
    상기 터널 절연층 상에, 상기 터널 절연층과 접촉하고, 강유전체(ferroelectric) 물질을 포함하는 전하 저장층;
    상기 전하 저장층 상에, 상기 전하 저장층과 접촉하는 배리어 절연층; 및
    상기 배리어 절연층 상에, 상기 배리어 절연층과 접촉하는 게이트 전극을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 배리어 절연층은 상기 전하 저장층의 상면, 측면을 따라 연장되고,
    상기 터널 절연층은 상기 배리어 절연층의 하면 일부 및 상기 전하 저장층의 하면을 따라 연장되는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 배리어 절연층은 상기 전하 저장층의 상면을 따라 연장되고, 상기 전하 저장층의 측면을 따라 비형성되고,
    상기 터널 절연층은 상기 전하 저장층의 하면을 따라 연장되고, 상기 배리어 절연층과 비접촉하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 배리어 절연층은 제1 배리어 절연층과 제2 배리어 절연층을 포함하고,
    상기 제1 배리어 절연층은 상기 전하 저장층의 상면을 따라 연장되고, 상기 전하 저장층과 접촉하고,
    상기 제2 배리어 절연층은 상기 제1 배리어 절연층의 상면을 따라 연장되고, 상기 제1 배리어 절연층과 접촉하는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 터널 절연층은 제1 터널 절연층과 제2 터널 절연층을 포함하고,
    상기 제1 터널 절연층은 상기 전하 저장층의 하면을 따라 연장되고, 상기 전하 저장층과 접촉하고,
    상기 제2 터널 절연층은 상기 제1 터널 절연층의 하면을 따라 연장되고, 상기 제1 터널 절연층과 접촉하는 반도체 메모리 장치.
  6. 기판;
    상기 기판 상에 번갈아 적층된 다수의 절연층 및 다수의 게이트층을 갖는 적층 구조체;
    상기 적층 구조체를 관통하는 채널 홀; 및
    상기 채널 홀 내의 채널 구조체를 포함하고,
    상기 채널 구조체는 상기 채널 홀의 프로파일을 따라 순차적으로 형성된 배리어 절연층과, 전하 저장층과, 터널 절연층과, 채널 패턴을 포함하고,
    상기 배리어 절연층은 상기 게이트층과 접촉하고,
    상기 전하 저장층은 상기 배리어 절연층 상에 배치되고, 상기 배리어 절연층과 접촉하고, 강유전체 물질을 포함하고,
    상기 터널 절연층은 상기 전하 저장층 상에 배치되고, 상기 전하 저장층과 접촉하고,
    상기 채널 패턴은 상기 터널 절연층 상에 배치되고, 상기 터널 절연층과 접촉하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 배리어 절연층은 상기 전하 저장층의 외측벽, 상면 및 하면을 따라 연장되고,
    상기 터널 절연층은 상기 전하 저장층의 내측벽을 따라 연장되는 반도체 메모리 장치.
  8. 제 6항에 있어서,
    상기 강유전체 물질은 InSe 및 BaTiO3 중 적어도 하나를 포함하는 반도체 메모리 장치.
  9. 제 6항에 있어서,
    상기 배리어 절연층은 상기 채널 홀의 프로파일을 따라 순차적으로 형성된 제1 배리어 절연층과 제2 배리어 절연층을 포함하고,
    상기 제2 배리어 절연층은 상기 전하 저장층의 외측벽을 따라 연장되고, 상기 전하 저장층과 접촉하고,
    상기 제1 배리어 절연층은 상기 제2 배리어 절연층 및 상기 적층 구조체 사이에 배치되고, 상기 제2 배리어 절연층 및 상기 적층 구조체와 접촉하는 반도체 메모리 장치.
  10. 제 6항에 있어서,
    상기 터널 절연층은 상기 채널 홀의 프로파일을 따라 순차적으로 형성된 제1 터널 절연층과 제2 터널 절연층을 포함하고,
    상기 제1 터널 절연층은 상기 전하 저장층의 내측벽을 따라 연장되고, 상기 전하 저장층과 접촉하고,
    상기 제2 터널 절연층은 상기 제1 터널 절연층 및 상기 채널 패턴 사이에 배치되고, 상기 제1 터널 절연층 및 상기 채널 패턴과 접촉하는 반도체 메모리 장치.
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