TWI670833B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI670833B
TWI670833B TW107127649A TW107127649A TWI670833B TW I670833 B TWI670833 B TW I670833B TW 107127649 A TW107127649 A TW 107127649A TW 107127649 A TW107127649 A TW 107127649A TW I670833 B TWI670833 B TW I670833B
Authority
TW
Taiwan
Prior art keywords
semiconductor
film
conductive film
string
memory
Prior art date
Application number
TW107127649A
Other languages
English (en)
Other versions
TW201939717A (zh
Inventor
田中亮
山崎博之
原川秀明
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Application granted granted Critical
Publication of TWI670833B publication Critical patent/TWI670833B/zh
Publication of TW201939717A publication Critical patent/TW201939717A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

實施形態之半導體裝置具備：第1柱狀體，其於交替地積層有第1絕緣層與第1導電膜之第1積層體內於其積層方向通過，且包含第1絕緣體、第1半導體之第1部分、第2絕緣體、及第2部分，上述第1半導體之第1部分設置於第1絕緣體之上表面上及外側面上，上述第2絕緣體設置於第1部分之外側面上，上述第2部分設置於第1積層體之上方且連接於第1部分之上表面上，且具有較第1部分之上表面為大之下表面；氧化膜，其設置於第2部分之側面上；以及第2柱狀體，其設置於第2部分及氧化膜之上方，且於積層有第2絕緣層及第2導電膜之第2積層體內於其積層方向通過，且包含與第1半導體電性連接之第2半導體及設置於第2半導體之外側面上之第3絕緣體。

Description

半導體裝置
實施形態主要係關於一種半導體裝置。
已知有一種三維地積層有記憶胞之NAND(Not AND，與非)型快速記憶體。
實施形態提供一種能夠抑制記憶體之電流路徑內之接觸電阻之增加之半導體裝置。
實施形態之半導體裝置具備：基板；第1積層體，其設置於上述基板之上方，且交替地積層有第1絕緣層與第1導電膜；第1柱狀體，其於上述第1絕緣層與上述第1導電膜之積層方向通過上述第1積層體內而設置，且包含第1絕緣體、第1半導體之第1部分、第2絕緣體、及上述第1半導體之第2部分，上述第1半導體之第1部分設置於上述第1絕緣體之上表面上及外側面上，上述第2絕緣體設置於上述第1半導體之上述第1部分之外側面上，上述第1半導體之第2部分設置於上述第1積層體之上方且連接於上述第1半導體之上述第1部分之上表面上，具有較上述第1半導體之上述第1部分之上表面更大之下表面；氧化膜，其設置於上述第1半導體之上述第2部分之側面上；第2積層體，其設置於上述第1半導體之上述第2部分及上述氧化膜之上方，且積層有第2絕緣層及第2導電膜；以及第2柱狀體，其於上述第2絕緣層與上述第2導電膜之積層方向通過上述第2積層體內而設置，且包含：第2半導體，其與上述第1半導體電性連接；及第3絕緣體，其設置於上述第2半導體之外側面上。
以下，一面參照圖式一面對實施形態進行說明。圖式係模式圖。各實施形態例示用以使發明之技術性思想具體化之裝置或方法。再者，於以下之說明中，關於具有大致相同之功能及構成之構成要素，標註相同符號。構成參照符號之字符之後之數字係為了將由包含相同之字符之參照符號而參照且具有相同之構成之要素彼此加以區別而使用。於無須將由包含相同之字符之參照符號所示之要素相互區別之情形時，該等要素由僅包含相同之字符之參照符號而參照。
1.第1實施形態 以下，對第1實施形態之半導體記憶體進行說明。
1.1關於構成 1.1.1關於半導體記憶體之構成 圖1係用以說明第1實施形態之半導體記憶體之構成之方塊圖。如圖1所示，半導體記憶體1例如為能夠非揮發地記憶資料之NAND型快速記憶體。半導體記憶體1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器14、列解碼器15、及感測放大器16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK為非揮發性記憶胞之集合，例如成為資料之刪除單位。於記憶胞陣列10，設置有複數條位元線及複數條字元線，各記憶胞與1根位元線及1根字元線建立關聯。關於記憶胞陣列10之詳細構成將於下文敍述。
指令暫存器11保存半導體記憶體1自外部之記憶體控制器2接收之指令CMD。指令CMD例如包含使定序器13執行讀出動作之命令或執行寫入動作之命令。
位址暫存器12保存半導體記憶體1自記憶體控制器2接收之位址資訊ADD。位址資訊ADD例如包含區塊位址BA及頁位址PA。區塊位址BA用於選擇包含成為各種動作之對象之記憶胞之區塊BLK。頁位址PA用於選擇與成為各種動作之對象之記憶胞建立關聯之字元線。
定序器13根據保存於指令暫存器11中之指令CMD，來控制半導體記憶體1整體之動作。例如，定序器13控制驅動器14、列解碼器15、及感測放大器16，執行自記憶體控制器2接收之資料DAT之寫入動作。
驅動器14根據定序器13之控制，產生所期望之電壓。然後，驅動器14根據保存於位址暫存器12中之頁位址PA，例如將施加至已經選擇之字元線之電壓與施加至非選擇之字元線之電壓分別施加至對應之信號線。
列解碼器15根據保存於位址暫存器12之區塊位址BA，選擇1個區塊BLK。然後，列解碼器15將驅動器14施加至各信號線之電壓分別施加至例如選擇字元線及非選擇字元線。
感測放大器16根據自記憶體控制器2接收之寫入資料DAT，對各位元線施加所期望之電壓。又，感測放大器16根據位元線之電壓判定記憶於記憶胞中之資料，將已經判定之讀出資料DAT發送至記憶體控制器2。
半導體記憶體1與記憶體控制器2之間之通信例如支持NAND介面標準。例如，記憶體控制器2發送指令鎖存使能信號CLE、位址鎖存使能信號ALE、寫入使能信號WEn、及讀取使能信號REn，接收就緒忙碌信號RBn，發送接收輸入輸出信號I/O。信號CLE為將已經接收之信號I/O為指令CMD之情況通知給半導體記憶體1之信號。信號ALE為將已經接收之信號I/O為位址資訊ADD之情況通知給半導體記憶體1之信號。信號WEn為命令半導體記憶體1輸入信號I/O之信號。信號Ren為命令半導體記憶體1輸出信號I/O之信號。信號RBn為將半導體記憶體1為受理來自記憶體控制器2之命令之就緒狀態還是為不受理命令之忙碌狀態之情況通知給記憶體控制器2之信號。信號I/O例如為8位元之信號，可包含指令CMD、位址資訊ADD、寫入資料DAT、讀出資料等。
以上所說明之半導體記憶體1及記憶體控制器2亦可由其等之組合構成一個半導體裝置。作為此種半導體裝置，例如可列舉如SD TM卡般之記憶體卡或SSD(solid state drive，固態驅動器)等。
1.1.2關於記憶胞陣列之電路構成 圖2表示了第1實施形態之記憶胞陣列10之電路構成之一例。以下，關於第1實施形態之記憶胞陣列10之電路構成，著眼於1個區塊BLK進行說明。
例如，如圖2所示，區塊BLK包含4個串單元SU0～SU3。各串單元SU包含與位元線BL0～BLm(m為1以上之整數)分別建立關聯之複數個NAND串NS。例如，NAND串NS包含8個記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2。
記憶胞電晶體MT具備控制閘極及電荷儲存層，非揮發地保存資料。各NAND串NS中所包含之記憶胞電晶體MT0～MT7串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。相同區塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別與字元線WL0～WL7共通連接。於各串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT所記憶之1位元資料之集合被稱為“頁”。
選擇電晶體ST1及ST2使用於選擇各種動作時之串單元SU。相同區塊BLK內之串單元SU0～SU3中所分別包含之選擇電晶體ST1之閘極分別與選擇閘極線SGD0～SGD3共通連接。於各區塊BLK與相同行對應之選擇電晶體ST1之汲極分別與對應之位元線BL共通連接。相同區塊BLK內之選擇電晶體ST2之閘極與選擇閘極線SGS共通連接。各區塊BLK之選擇電晶體ST2之源極於複數個區塊BLK間與源極線SL共通連接。
再者，記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各區塊BLK所包含之串單元SU之個數與各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數能夠設計為任意之個數。字元線WL以及選擇閘極線SGD及SGS之根數根據記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數變更。
1.1.3關於記憶胞陣列之構造 圖3係第1實施形態之半導體記憶體之記憶胞陣列之構造之俯視圖。於圖3中，表示了某一區塊BLK內之串單元SU0～SU3之各者中所包含之NAND串NS之一部分。更具體而言，於圖3中，表示了串單元SU0～SU3內之各4個、2個、2個、及4個NAND串NS配置為一行之情況作為一例，關於串單元SU1及SU2，將一部分省略表示。於以下之說明中，將與半導體基板平行之平面設為XY平面，將與XY平面垂直之方向(積層方向)稱為Z方向。X方向及Y方向設為於XY平面上相互交叉之方向。
如圖3所示，區塊BLK例如包含沿著Z方向於字元線WL之上方介隔層間絕緣膜(未圖示)積層有選擇閘極線SGD(SGD0～SGD3)之積層體。該積層體由沿著Y方向延伸之狹縫SLT而與未圖示之其他區塊BLK電性地切斷。
串單元SU0～SU3例如沿著X方向按照該順序排列配置。相互相鄰之2個串單元SU例如隔著沿著Y方向延伸之狹縫SHE。狹縫SHE設置於字元線WL之上方，將沿著Z方向相互相鄰之2個選擇閘極線SGD電性地切斷。即，串單元SU0～SU3分別連接於相互電性地切斷之選擇閘極線SGD0～SGD3，且共有字元線WL。
沿著X方向排列之複數個NAND串NS例如不依賴於狹縫SHE之有無，以大致等間隔配置。更具體而言，NAND串NS包含記憶體柱MH及形成於記憶體柱MH之上方之選擇電晶體用柱SH。記憶體柱MH例如與記憶胞電晶體MT對應，沿著Z方向通過字元線WL。選擇電晶體用柱SH例如與選擇電晶體ST1對應，沿著Z方向通過選擇閘極線SGD。
複數個記憶體柱MH例如不依賴於狹縫SHE之有無，沿著X方向以相互相等之間隔dMH配置。另一方面，選擇電晶體用柱SH例如於狹縫SLT與狹縫SHE之間，或相互相鄰之2個狹縫SHE之間，沿著X方向以相互相等之間隔dSH配置。記憶體柱MH及選擇電晶體用柱SH根據狹縫SHE之有無能夠沿著X方向配置之長度不同。因此，間隔dSH小於間隔dMH。
又，記憶體柱MH及選擇電晶體用柱SH之直徑之中心位置可偏心。更具體而言，例如，與狹縫SHE或SLT相鄰之NAND串NS之偏心e1可大於沿著X方向之其他2個NAND串NS之間所夾持之NAND串NS之偏心e2(e1＞e2)。
再者，於圖3中，為了方便說明，表示了將串單元SU0～SU3內之複數個NAND串NS沿著X方向配置為一行，但NAND串NS之配置並不限定於此。例如，關於各串單元SU0～SU3內之複數個NAND串NS，能夠以分別連接於互不相同之位元線BL之方式，使選擇電晶體用柱SH彼此沿著Y方向偏心地形成。又，關於記憶體柱MH亦相同地，亦可於各串單元SU0～SU3內形成於相互沿著Y方向偏心之位置。
圖4係用以說明第1實施形態之半導體記憶體之記憶胞陣列之構造之剖視圖。圖4係沿著圖3中所示之IV-IV線之剖面構造之一例。更具體而言，於圖4中，表示相同之區塊BLK內之2個串單元SU0及SU1之各者之一部分(串單元SU0內之2個NAND串NS及串單元SU1內之2個NAND串NS)之剖面構造之一例。再者，於圖4中，將層間絕緣膜中除了字元線WL與選擇閘極線SGD之間之層間絕緣膜以外之膜適當省略表示。
如圖4所示，於半導體基板之上部，形成P型阱區域20。於P型阱區域20之上方，例如，4層之導電體21、8層之導電體22、及4層之導電體23(23a及23b)介隔層間絕緣膜而依次積層。
導電體23a及23b分別與串單元SU0及SU1對應。再者，於圖4中，圖示了層間絕緣膜中設置於導電體22與導電體23之間之絕緣膜44及46、以及氧化膜45。導電體21～23形成為沿著XY平面擴展之板狀。導電體21～23分別作為選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD發揮功能。
記憶體柱MH以自導電體22之上方到達P型阱區域20之方式，通過導電體22及21而設置。記憶體柱MH例如至少包含阻擋絕緣膜24、絕緣膜25、隧道氧化膜26、及導電性之半導體膜27。於形成記憶體柱MH之記憶體孔之內壁設置阻擋絕緣膜24，於阻擋絕緣膜24之內壁設置絕緣膜25，於絕緣膜25之內壁設置隧道氧化膜26，於隧道氧化膜26之內壁設置導電性之半導體膜27。阻擋絕緣膜24及隧道氧化膜26例如包含氧化物。絕緣膜25例如包含氮化物。
再者，半導體膜27之內側進一步由不同之材料膜嵌埋。具體而言，於半導體膜27內中至少跟記憶體柱MH與導電體21及22交叉之部分對應之區域，設置絕緣膜28。絕緣膜28例如包含氧化物(例如，二氧化矽(SiO 2))。又，於半導體膜27內之絕緣膜28之上方，設置導電性之半導體膜29。半導體膜29例如包含摻雜N ＋型雜質之多晶矽(polysilicon)，且嵌埋至記憶體柱MH之上表面為止。
於如上所述之記憶體柱MH之構成中，絕緣膜25作為記憶胞電晶體MT之電荷儲存層發揮功能，於半導體膜27內形成通道區域。而且，記憶體柱MH與導電體21交叉之部分作為選擇電晶體ST2發揮功能，記憶體柱MH與導電體22交叉之部分作為記憶胞電晶體MT0～MT7發揮功能。
於記憶體柱MH之上表面上，設置導電性之半導體膜30。半導體膜30例如包含摻雜N ＋型雜質之多晶矽，且於與記憶體柱MH之界面中至少與半導體膜27及29之上表面連接。又，半導體膜30以不與相鄰之其他半導體膜30接觸之程度，沿著記憶體柱MH之上表面覆蓋半導體膜27之外側。即，半導體膜30之下表面之直徑(面積)大於記憶體柱MH之上表面之半導體膜27之直徑(面積)。再者，如下所述，半導體膜30自半導體膜27及29選擇生長並形成，故而可視為半導體膜27及29之一部分。於與半導體膜30相同之層，以嵌埋針對每個記憶體柱MH而形成之半導體膜30之間之方式，設置氧化膜45。氧化膜45例如包含氧化物(例如，二氧化矽(SiO 2))。
又，於記憶體柱MH之上方，設置選擇電晶體用柱SH(SHa及SHb)。選擇電晶體用柱SH例如以自導電體23之上方到達半導體膜30之方式，通過導電體23而設置。於圖4所示之例中，選擇電晶體用柱SH之下表面位於比半導體膜30之上表面靠下方。選擇電晶體用柱SH例如包含阻擋絕緣膜31、絕緣膜32、隧道氧化膜33、以及導電性之半導體膜34及35。
更具體而言，形成選擇電晶體用柱SH之孔例如到達半導體膜30。於圖4所示之例中，選擇電晶體用柱SHa中，來自記憶體柱MH之中心之偏心相對較大(成為偏心e1)。因此，形成選擇電晶體用柱SHa之孔之下端除了位於半導體膜27及29之正上方以外，還位於阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26之正上方。另一方面，選擇電晶體用柱SHb中，來自記憶體柱MH之中心之偏心相對較小(成為偏心e2)。因此，形成選擇電晶體用柱SHa之孔之下端不位於阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26之正上方，而位於半導體膜27及29之正上方。
於形成選擇電晶體用柱SH之孔之內壁設置阻擋絕緣膜31，於阻擋絕緣膜31之內壁設置絕緣膜32，於絕緣膜32之內壁設置隧道氧化膜33，於隧道氧化膜33之內壁設置半導體膜34。阻擋絕緣膜31及隧道氧化膜33例如包含氧化物。絕緣膜32例如包含氮化物。再者，半導體膜34之內側亦可進一步由不同之材料膜嵌埋。於圖4所示之例中，半導體膜34之內側例如由包含非晶矽之半導體膜35嵌埋。
於沿著Z方向積層有半導體膜34、隧道氧化膜33、絕緣膜32、及阻擋絕緣膜31之部分，形成通過各種膜34～31到達半導體膜30之孔，於該孔內嵌埋半導體膜35。藉此，半導體膜34及35經由半導體膜30而與半導體膜27及29電性地連接。即，半導體膜30作為使記憶體柱MH與選擇電晶體用柱SH之間電性地連接之接點發揮功能。
於如上所述之選擇電晶體用柱SH之構成中，絕緣膜32作為選擇電晶體ST1之電荷儲存層發揮功能，於半導體膜34內形成通道區域。而且，選擇電晶體用柱SH與導電體23交叉之部分作為選擇電晶體ST1發揮功能。如此，關於選擇電晶體ST1亦與記憶胞電晶體MT相同地，通過形成能夠使電荷儲存層捕獲電荷之構造，能夠調整選擇電晶體ST1之閾值電壓。
再者，於半導體膜34之內側之一部分，亦可代替半導體膜35而設置絕緣膜。於該情形時，亦於通過各種膜34～31到達半導體膜30之孔之內壁嵌埋半導體膜35。藉此，半導體膜34及35經由半導體膜30而與半導體膜27及29電性地連接。
導電體23a及23b於串單元SU0與SU1之交界中，由絕緣膜36而電性地切斷。絕緣膜36例如以到達導電體23之下方與記憶體柱MH之上方之間之層之方式，通過導電體23而設置。如此，由於將絕緣膜36設置於記憶體柱之上方，故而複數個記憶體柱MH不依賴於絕緣膜36之配置，可於半導體基板之上方以相等之間隔dMH設置。
再者，圖4所示之構造只不過為一例，關於其他構造亦能夠適當應用。例如，於圖4所示之半導體基板與導電體21之間，亦可進而設置作為源極線SL發揮功能之導電體(未圖示)。又，於該導電體與半導體基板之間，亦可進而設置構成作為列解碼器15或感測放大器16發揮功能之周邊電路之積層構造體(未圖示)。
又，於圖4之例中，對導電體21～23分別為4層、8層、及4層之情況進行了說明，但並不限定於此，導電體21～23能夠應用任意之層數。另外，於導電體21與22之間、及導電體22與導電體23之間，亦可進一步積層導電體作為虛設電極。
1.2關於記憶胞陣列之製造方法 其次，使用圖5～圖17對第1實施形態之半導體記憶體之製造方法進行說明。圖5～圖8、及圖10～圖17係用以說明第1實施形態之半導體記憶體之製造方法之剖視圖，主要表示形成記憶體柱MH及選擇電晶體用柱SH之步驟。又，圖9係自上方觀察圖8所示之製造過程中之半導體記憶體之俯視圖。
首先，如圖5所示，於P型阱區域20之上方交替地積層置換材41與絕緣膜43。於置換材41及絕緣膜43之積層體之上方，進而交替地積層置換材42與絕緣膜43。於置換材42及絕緣膜43之積層體之上方，進而設置絕緣膜44。置換材41及42例如包含氮化矽(SiN)，絕緣膜43及44例如包含二氧化矽(SiO 2)。
於置換材41及42、以及絕緣膜43及44之積層體中預定形成記憶體柱MH之區域，例如，藉由各向異性蝕刻，形成通過該積層體而到達P型阱區域20之孔H1。各孔H1例如可以相互分開相等之間隔dMH之方式形成。於孔H1之內壁，例如藉由CVD(Chemical vapor deposition，化學氣相沈積)，依次形成阻擋絕緣膜24、絕緣膜25、隧道氧化膜26、及半導體膜27。
接著，如圖6所示，遍及整個面形成絕緣膜28。孔H1保留預定形成半導體膜29之空間H2而由絕緣膜28嵌埋。
更具體而言，首先，以覆蓋絕緣膜44之上表面且嵌埋半導體膜27之內側之方式，遍及整個面形成絕緣膜28。隨之，於半導體膜27之內側之孔H1與絕緣膜44交叉之部分，例如形成空隙(未圖示)。接著，將絕緣膜28回蝕至絕緣膜44之上表面上為止。隨之，空隙與絕緣膜28之上方之空間相連。然後，藉由再次遍及整個面形成絕緣膜28，不形成空隙地將孔H1內以絕緣膜28嵌埋。接著，再次將絕緣膜28回蝕，形成預定形成半導體膜29之空間H2。藉此，絕緣膜28之上表面上不會產生由空隙所致之凹凸而平坦地形成。
接著，如圖7所示，遍及整個面，藉由例如CVD形成半導體膜29。藉此，於絕緣膜44之上表面形成半導體膜29，並且將空間H2內以半導體膜29嵌埋。然後，將半導體膜29回蝕至絕緣膜44之上表面上為止。藉此，形成記憶體柱MH。
接著，如圖8所示，例如，藉由使半導體膜27及29選擇生長，而以覆蓋記憶體柱MH之上表面之方式形成弓形之半導體膜30。半導體膜30例如包含多晶矽。藉此，半導體膜30於記憶體柱MH之上表面上，沿著XY平面形成至較半導體膜27靠寬度dxy外側為止，並且沿著Z方向自記憶體柱MH之上表面上形成至高度dz上方為止。再者，長度dxy及dz例如為相鄰之記憶體柱MH上之其他半導體膜30不相接之範圍內，較佳為20奈米(nm)以上。
圖9表示圖8所示之製造過程中之自上方觀察之俯視圖。即，於圖9中，表示自上方觀察絕緣膜44及形成於記憶體柱MH上之半導體膜30之形狀。又，於圖9中，由兩點鏈線表示半導體膜27之外緣。
如上所述，半導體膜30係藉由使半導體膜27及29選擇生長而形成。因此，如圖9所示，半導體膜30之下表面之外緣位於距半導體膜27之外緣等間隔之寬度(離開外側僅長度dxy之位置)。即，半導體膜30不相對於半導體膜27偏心地形成。
接著，如圖10所示，以覆蓋形成為弓形之半導體膜30上之方式形成氧化膜45。因此，氧化膜45之上表面可成為平滑地隆起之形狀。氧化膜45包含氧化物，例如，包含二氧化矽(SiO 2)。
接著，如圖11所示，例如，利用CMP(Chemical mechanical polishing，化學機械拋光)及回蝕將氧化膜45及半導體膜30平坦化。此時，自已經平坦化之半導體膜30之上表面將氧化膜45去除。藉此，於記憶體柱MH及絕緣膜44之上表面，於針對每個記憶體柱MH而形成之半導體膜30之間，形成嵌埋氧化物之氧化膜45之層。
再者，於形成半導體膜30與氧化膜45之層之後，對半導體膜30及29，利用離子注入摻雜N ＋型雜質。藉此，選擇電晶體ST1與記憶胞電晶體MT之間之接觸電阻進一步降低。
接著，如圖12所示，於氧化膜45及半導體膜30上，設置絕緣膜46。於絕緣膜46上，交替地積層置換材47與絕緣膜48。於最上層之置換材47之上方，進而設置絕緣膜49。置換材47例如包含氮化矽(SiN)，絕緣膜46、48及49例如包含二氧化矽(SiO 2)。
接著，如圖13所示，於置換材47、以及絕緣膜46、絕緣膜48及絕緣膜49之積層體中預定形成選擇電晶體用柱SH之區域，例如，利用各向異性蝕刻，形成通過該積層體到達半導體膜30之孔H3(H3a及H3b)。形成於相同之串單元SU內之孔H3彼此例如可以相互離開僅相等之間隔dSH之方式形成。自孔H3之中心至記憶體柱MH之中心為止之偏心量可根據孔H3之位置而分別不同。
於圖13所示之例中，孔H3a與記憶體柱MH之偏心量相等較大(成為偏心e1)。另一方面，孔H3b與記憶體柱MH之偏心量相等較小(成為偏心e2)。於孔H3內，依次形成阻擋絕緣膜31、絕緣膜32、隧道氧化膜33、及半導體膜34。
接著，如圖14所示，例如，利用各向異性蝕刻，形成通過形成於孔H3之底之半導體膜34、隧道氧化膜33、絕緣膜32、及阻擋絕緣膜31到達半導體膜30之孔H4。
接著，如圖15所示，以嵌埋孔H3及H4之方式，形成半導體膜35。藉此，半導體膜34及35經由半導體膜30而與半導體膜27及29電性地連接。
接著，如圖16所示，將置換材41、42、及47分別置換為導電體21～23。如上所述，由於置換材41、42、及47均為氮化膜，故而例如能夠利用相對於氧化膜能夠取較大之氮化膜之選擇比之濕式蝕刻而同時去除。然後，於通過將置換材41、42、及47去除而產生之空間，分別成膜導電體21～23。導電體21及22分別作為選擇閘極線SGS、及字元線WL0～WL7發揮功能。
接著，如圖17所示，於串單元SU間形成用以將選擇閘極線SGD電性地切斷之狹縫SHE。具體而言，例如，利用各向異性蝕刻，於相當於相互相鄰之串單元SU(於圖17之例中，為串單元SU0及SU1)之交界之位置中，形成用以形成絕緣膜36之槽(未圖示)。該槽例如通過絕緣膜48及絕緣膜49、以及導電體23，到達導電體23之下方且記憶體柱MH之上方之深度。然後，於該槽內嵌埋絕緣膜36。藉此，導電體23被分割為相互電性地切斷之導電體23a及23b。導電體23a及23b分別作為串單元SU0之選擇閘極線SGD0、及串單元SU1之選擇閘極線SGD1發揮功能。
根據以上內容，形成記憶體柱MH及選擇電晶體用柱SH之步驟結束。
1.3關於本實施形態之效果 根據第1實施形態，可抑制記憶體之電流路徑內之接觸電阻之增加。以下對本效果進行說明。
於記憶體柱MH之上表面上，形成自半導體膜29選擇生長之半導體膜30。半導體膜30覆蓋半導體膜29及27之上表面上，於記憶體柱MH之上表面上，沿著半導體膜29及27之外側擴展。而且，以嵌埋針對每個記憶體柱MH而形成之半導體膜30之間之方式形成氧化膜45，半導體膜30之側面由氧化膜45覆蓋。選擇電晶體用柱SH以底到達半導體膜30之方式形成，於通過該底之孔H4嵌埋半導體膜35。藉此，作為選擇電晶體ST1之通道發揮功能之半導體膜34、與作為記憶胞電晶體MT及選擇電晶體ST2之通道發揮功能之半導體膜27經由半導體膜29、30、及35而電性地連接。因此，可抑制NAND串NS內之電流路徑之接觸電阻之增加。
若進行補充，則第1實施形態之NAND串NS中，形成記憶胞電晶體MT之記憶體柱MH與形成選擇電晶體ST1之選擇電晶體用柱SH個別地形成。藉此，狹縫SHE可形成於記憶體柱MH之上方。因此，記憶體柱MH不依賴於狹縫SHE之配置，可於半導體基板上以等間隔(稠密地)配置。然而，存在如下可能性：藉由將記憶體柱MH稠密地配置，而降低形成選擇電晶體用柱SH之區域之範圍。尤其，與狹縫SHE或SLT相鄰之選擇電晶體用柱SHa形成於對應之記憶體柱MH之半導體膜27及29之正上方之情況會變得困難。於該情形時，存在如下可能性：形成於記憶體柱MH內之半導體膜27及29、與形成於選擇電晶體用柱SH之半導體膜35之接觸面積降低，甚至，NAND串NS之電流路徑內之接觸電阻增加。
根據第1實施形態，於記憶體柱MH與選擇電晶體用柱SH之間，形成包含半導體膜30及氧化膜45之層。半導體膜30係藉由自半導體膜27及29使多晶矽選擇生長，而於記憶體柱MH之上表面中，沿著XY平面，覆蓋較半導體膜27靠外側之區域。又，半導體膜30以自記憶體柱MH之上表面朝向上方具有特定之膜厚之方式形成。藉此，於如形成於自記憶體柱MH之中心較大地偏心之位置之選擇電晶體用柱SHa般之情形時，亦可確保半導體膜35與半導體膜30之間之接觸面積，甚至，可抑制接觸電阻之增加。
又，如上所述，由於半導體膜30自半導體膜27及29選擇生長，故而半導體膜30一面相對於記憶體柱MH之中心具有等向性一面形成。藉此，如伴隨微影之形成步驟般無產生與下層之對準偏移之擔憂，故而不使半導體膜30自記憶體柱MH偏心，就能夠以自半導體膜27之上表面朝向外側以相同之寬度(長度dxy)擴展之方式生長。因此，即便選擇電晶體用柱SH相對於記憶體柱MH向任何方向偏心，亦能夠使接觸面積擴展僅長度dxy量。
又，半導體膜30由於在記憶體柱MH之形成後追加形成，故而形成記憶體柱MH之孔H1之深度不依賴於半導體膜30之有無。因此，與通過將形成記憶體柱MH之孔H1之開口部之直徑擴大而形成相當於半導體膜30之層之情況相比，可使孔H1之深度淺僅半導體膜30之膜厚量。因此，與上述情況相比可將孔H1上表面之直徑形成得較小，甚至，可將記憶體柱MH更稠密地排列。
又，於半導體膜30之側面上，形成包含氧化物之氧化膜45。氧化物與氮化物相比介電常數較低。因此，與於半導體膜30之側面上形成氮化物之情況相比，可抑制記憶體柱MH與選擇電晶體用柱SH之間之配線之寄生電容之增加。
1.4變化例 第1實施形態之半導體記憶體並不限定於上述例，能夠進行各種變化。例如，對第1實施形態之NAND串NS係使半導體膜30選擇生長為弓形之後使上表面平坦化之情況進行了說明，但並不限定於此。以下，對與第1實施形態不同之構造進行說明。
圖18係第1實施形態之變化例之半導體記憶體之記憶胞陣列之構造之剖視圖。於圖18中，表示保持將半導體膜30形成為弓形之狀態，形成半導體膜30之上方之積層構造之情形時之一例。
如圖18所示，將於使半導體膜29為籽晶而使半導體膜30選擇生長之後，使該半導體膜30平坦化之步驟省略。因此，半導體膜30例如具有將記憶體柱MH之中心上形成得最厚，且沿著徑向而緩慢變薄之弓形形狀。
又，氧化膜45以覆蓋弓形形狀之半導體膜30上之方式形成。因此，氧化膜45之上表面上以半導體膜30之上方隆起之方式成為波浪形狀。相同地，關於形成於氧化膜45上之導電體23、及形成於導電體23間之層間絕緣膜，亦以半導體膜30之上方隆起之方式成為波浪形狀。
根據第1變化例，保持半導體膜30為弓形形狀之狀態形成與選擇電晶體ST1對應之層。藉此，可將使半導體膜30平坦化之步驟省略。再者，即便半導體膜30為弓形形狀，亦與第1實施形態相同地，半導體膜30以不與相鄰之其他半導體膜30接觸之程度，沿著記憶體柱MH之上表面，覆蓋半導體膜27之外側。藉此，即便於以選擇電晶體用柱SH之中心自記憶體柱MH之中心偏心之方式形成之情形時，亦可確保半導體膜35與半導體膜30之接觸面積。因此，與第1實施形態相同地，可抑制記憶體之電流路徑內之接觸電阻之增加。
2.第2實施形態 其次，對第2實施形態之半導體記憶體進行說明。於第1實施形態中，於記憶體柱MH之上表面上，利用選擇生長來形成較半導體膜27及29更向外側擴展之半導體膜30。而且，對藉由以到達半導體膜30之方式形成與選擇電晶體用柱SH對應之孔H3及H4，而將半導體膜34與27電性地連接之情況進行了說明。於第2實施形態中，於以到達記憶體柱MH之方式形成與選擇電晶體用柱SH對應之孔之方面、及將該孔中至少形成於記憶體柱MH內之部分利用自半導體膜27及29磊晶生長之半導體膜嵌埋之方面，與第1實施形態主要不同。
於以下之說明中，主要對與第1實施形態不同之構成及製造步驟進行說明，關於同等之構成及製造步驟，則省略其說明。
2.1關於記憶胞陣列之構造 圖19係用以說明第2實施形態之半導體記憶體之記憶胞陣列之構造之剖視圖。圖19與第1實施形態中所說明之圖4對應。再者，於圖19中，層間絕緣膜除了導電體22與導電體23之間之膜以外適當省略表示。
如圖19所示，於P型阱區域20之上方，例如，4層之導電體21、8層之導電體22、及1層之導電體23介隔層間絕緣膜而依次積層。又，具有與圖4相同之構成之記憶體柱MH通過導電體22及21而設置。再者，於圖19中，圖示了層間絕緣膜中設置於導電體22與導電體23之間之絕緣膜44及50。絕緣膜50設置於絕緣膜44及記憶體柱MH之上表面上，且將記憶體柱MH與導電體23之間嵌埋。
於記憶體柱MH上，設置半導體膜37(37c及37d)。半導體膜37設置於形成於對應之記憶體柱MH上之孔內。該孔之下端之形狀可根據選擇電晶體用柱SH(SHc及SHd)之來自記憶體柱MH之偏心之大小而不同。
於圖19之例中，選擇電晶體用柱SHc來自記憶體柱MH之中心之偏心相對較大(成為偏心e1)。因此，孔除了半導體膜27及29以外，還將阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26蝕刻而形成。孔之下端之位置具有如阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26上位於較半導體膜27及29上靠下方般之階差。半導體膜37c由於以至少嵌埋孔下端之上述之階差之方式形成，故而包含自半導體膜27之外側面之上端部之一部分向側方隆起之部分37c1。換言之，於半導體膜37c之部分37c1之外側面上及下表面上，形成有阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26。
另一方面，選擇電晶體用柱SHd來自記憶體柱MH之中心之偏心相對較小(成為偏心e2)。因此，半導體膜37d將形成於半導體膜27及29上之孔嵌埋。
再者，於圖19之例中，半導體膜37不依賴於孔之下端之形狀，嵌埋至自記憶體柱MH之上表面至導電體23之下表面為止之間之特定之高度為止。即，半導體膜37c包含自半導體膜27之外側面之上端部之一部分向側方隆起之部分37c1、及連接於該部分37c1之上表面上之部分37c2。再者，半導體膜37由於自半導體膜27及29磊晶生長而形成，故而可視為半導體膜27及29之一部分。半導體膜37例如較佳為具有距記憶體柱MH之上表面40奈米(nm)以上之高度。
於半導體膜37c及37d上分別設置選擇電晶體用柱SHc及SHd。選擇電晶體用柱SH例如以自導電體23之上方到達半導體膜37之方式，通過導電體23而設置。選擇電晶體用柱SH例如包含阻擋絕緣膜31、絕緣膜32、隧道氧化膜33、以及半導體膜34及35。
於形成選擇電晶體用柱SH之孔之內壁設置阻擋絕緣膜31，於阻擋絕緣膜31之內壁設置絕緣膜32，於絕緣膜32之內壁設置隧道氧化膜33，於隧道氧化膜33之內壁設置半導體膜34。於半導體膜34之內側，例如，嵌埋半導體膜35。
具體而言，於沿著Z方向積層有半導體膜34、隧道氧化膜33、絕緣膜32、及阻擋絕緣膜31之部分，設置通過各種膜34～31到達半導體膜37之進一步之孔，於該進一步之孔內嵌埋半導體膜35。藉此，半導體膜34及35經由半導體膜37而與半導體膜27及29電性地連接。即，半導體膜37作為將記憶體柱MH與選擇電晶體用柱SH之間電性地連接之接點發揮功能。
2.2關於記憶胞陣列之製造方法 其次，使用圖20～圖29對第2實施形態之半導體記憶體之製造方法進行說明。圖20～圖29係用以說明第2實施形態之半導體記憶體之製造方法之剖視圖，主要表示形成記憶體柱MH及選擇電晶體用柱SH之步驟。再者，於以下之說明中，對串單元SU0及SU1以狹縫SHE為中心於X方向大致對稱地形成之情況進行說明。
首先，執行於第1實施形態中所說明之與圖5～圖7對應之步驟。即，於P型阱區域20之上方形成包含置換材41及42以及絕緣膜43及44之積層體，並且形成通過該積層體之記憶體柱MH。
接著，如圖20所示，於絕緣膜44及記憶體柱MH之上表面上，設置絕緣膜50。於絕緣膜50上，設置1層之導電體23，於導電體23上，進而設置絕緣膜49。
接著，如圖21所示，對預定形成選擇電晶體用柱SHc及SHd之區域執行各向異性蝕刻。藉此，形成通過絕緣膜49、導電體23、及絕緣膜50到達記憶體柱MH之內部之孔H5(H5c及H5d)。自孔H5之中心至記憶體柱MH之中心為止之偏心量可根據孔H5之位置而分別不同。
於圖21所示之例中，於偏心量相對較大(成為偏心e1)之孔H5c之下端中，除了半導體膜27及29以外，亦將更容易被蝕刻之阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26曝露於蝕刻氣體中。因此，於孔H5c之下端中，與半導體膜27及29被蝕刻之面相比，阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26被蝕刻之面位於下方。即，於孔5c之下端中阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26被蝕刻之部分，形成孔H5c1。另一方面，於偏心量相對較小(成為偏心e2)之孔H5d之下端中，由於阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26不被蝕刻，故而形成平坦之面。
再者，半導體膜27及29由於被蝕刻而受到損傷。藉此，於被蝕刻之半導體膜27及29之上表面上，形成氧化膜。更具體而言，於孔H5c之半導體膜27及29上，形成氧化膜51c，於孔H5d之半導體膜27及29上，形成氧化膜51d。因此，存在如下可能性：於蝕刻剛結束之後，於孔H5d之下端中，半導體膜27及29不露出。另一方面，於孔H5c之下端中，半導體膜27可於半導體膜27及29之蝕刻面與阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26之蝕刻面之階差部分(孔H5c1之側面)露出。
接著，如圖22所示，利用選擇CVD(Selective CVD)，自孔H5c1之側面，使半導體膜37c之部分37c1選擇性地磊晶生長。半導體膜37c之部分37c1沿著與半導體膜27之側面垂直之方向(即，沿著XY平面之橫方向(lateral direction))生長。因此，孔H5c1由半導體膜37c之部分37c1嵌埋。
接著，如圖23所示，將氧化膜51c及51d去除。
接著，如圖24所示，利用選擇CVD，自孔H5c之下端上之半導體膜27、29、及37c之部分37c1使半導體膜37c之部分37c2磊晶生長，自孔H5d之下端上之半導體膜27及29使半導體膜37d磊晶生長。藉此，於孔H5c及H5d，半導體膜37c及37d分別嵌埋至記憶體柱MH之上方且導電體23之下方之位置為止。
再者，於形成半導體膜37之後，半導體膜37及29例如利用離子注入摻雜N ＋型雜質。藉此，進一步降低選擇電晶體ST1與記憶胞電晶體MT之間之接觸電阻。
接著，如圖25所示，於孔H5c內之半導體膜37c上之空間、及孔H5d內之半導體膜37d上之空間，例如，利用CVD，依次形成阻擋絕緣膜31、絕緣膜32、隧道氧化膜33、及半導體膜34。
接著，如圖26所示，例如，利用各向異性蝕刻，形成通過半導體膜34、隧道氧化膜33、絕緣膜32、及阻擋絕緣膜31到達半導體膜37之孔H6。
接著，如圖27所示，例如，利用CVD，以嵌埋孔H6及H5之方式，形成半導體膜35。藉此，半導體膜34及35經由半導體膜37而與半導體膜27及29電性地連接。
接著，如圖28所示，將置換材41及42分別置換為導電體21及22。如上所述，由於置換材41及42均為氮化物，故而例如可利用相對於作為氧化物之絕緣膜43、44、49、及50可取較大之氮化膜之選擇比之濕式蝕刻而同時去除。然後，於藉由將置換材41及42去除而產生之空間，分別成膜導電體21及22。導電體21及22分別作為選擇閘極線SGS、及字元線WL0～WL7發揮功能。
接著，如圖29所示，於串單元SU間形成用以將選擇閘極線SGD電性地切斷之狹縫SHE。具體而言，例如，利用各向異性蝕刻，於相當於相互相鄰之串單元SU(於圖29之例中，為串單元SU0及SU1)之交界之位置中，形成用以形成絕緣膜36之槽(未圖示)。該槽例如通過絕緣膜49及導電體23，到達導電體23之下方且記憶體柱MH之上方之深度。然後，於該槽內嵌埋絕緣膜36。藉此，導電體23被分割為相互電性地切斷之導電體23a及23b。導電體23a及23b分別作為串單元SU0之選擇閘極線SGD0、及串單元SU1之選擇閘極線SGD1發揮功能。
根據以上內容，形成記憶體柱MH及選擇電晶體用柱SH之步驟結束。
2.3關於本實施形態之效果 根據第2實施形態，為了形成選擇電晶體用柱SH，而形成到達記憶體柱MH之孔H5。於選擇電晶體用柱SH相對於記憶體柱MH較大地偏心之情形時，藉由於孔H5c內將阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26較半導體膜27及29更深地蝕刻，進一步形成孔H5c1。孔H5c1由自孔H5c1之側面上之半導體膜27磊晶生長之半導體膜37c之部分37c1而嵌埋。藉此，於由於選擇電晶體用柱SH偏心地形成而半導體膜35位於各種膜24～26之正上方之情形時，亦可確保半導體膜35與半導體膜37c之間之接觸面積。因此，可抑制NAND串NS內之接觸電阻之增加。
又，半導體膜37c藉由自嵌埋孔H5c1之狀態進一步磊晶生長，而到達較記憶體柱MH靠上方且較導電體23靠下方之位置。藉此，與未形成半導體膜37之情況相比，可緩和對孔H5之直徑之限制。若進行補充，則為了抑制接觸電阻之增加，較佳為露出至形成半導體膜35之孔H6內之半導體膜37之表面積具有特定之大小。另一方面，為了提高選擇電晶體ST1之特性，較佳為形成於選擇電晶體用柱SH之各種膜31～34具有特定之厚度，若於孔H5之直徑固定之條件下使各種膜31～34之厚度越厚，則露出至孔H6之底面之半導體膜37之面積會越小。
根據第2實施形態，各種膜31～34形成於磊晶生長至較記憶體柱MH靠上方之半導體膜37上。藉此，無論孔H5之直徑或各種膜31～34之厚度如何，僅利用半導體膜37之沿著Z方向之高度之量，便可於孔H6之側面確保露出至孔H6內之半導體膜37之表面積。因此，可使半導體膜37向孔H6露出之面積變大，且使各種膜31～34之膜厚形成得更厚。因此，可抑制NAND串NS內之接觸電阻之增加，且緩和對各種膜34～31之膜厚上限之限制。
3.第3實施形態 其次，對第3實施形態之半導體記憶體進行說明。於第2實施形態中，對於形成選擇電晶體用柱SH之孔H5內形成半導體膜37之後，形成各種膜31～34之情況進行了說明。於第3實施形態中，於如下方面與第2實施形態不同：於形成選擇電晶體用柱SH之孔內，首先形成阻擋絕緣膜31、及絕緣膜32，進一步形成通過其下表面之孔。然後，於形成將該進一步之孔內嵌埋之半導體膜37之後，於半導體膜37上形成隧道氧化膜33及半導體膜34。
於以下之說明中，主要對與第2實施形態不同之構成及製造步驟進行說明，關於同等之構成及製造步驟，省略其說明。
3.1關於記憶胞陣列之構造 圖30係用以說明第3實施形態之半導體記憶體之記憶胞陣列之構造之剖視圖。圖30與於第2實施形態中所說明之圖19對應。再者，於圖30中，層間絕緣膜將導電體22與導電體23之間之膜除外而適當省略表示。
如圖30所示，於P型阱區域20之上方，與圖19相同，例如，4層之導電體21、8層之導電體22、及1層之導電體23介隔層間絕緣膜而依次積層。又，具有與圖19相同之構成之記憶體柱MH通過導電體22及21而設置。再者，於圖30中，圖示了層間絕緣膜中設置於導電體22與導電體23之間之絕緣膜44及50。絕緣膜50設置於絕緣膜44及記憶體柱MH之上表面上，且將記憶體柱MH與導電體23之間嵌埋。
於記憶體柱MH上，設置半導體膜37(37f及37g)。半導體膜37設置於形成於對應之記憶體柱MH上之孔內。該孔之下端之形狀可根據選擇電晶體用柱SH(SHf及SHg)之來自記憶體柱MH之偏心之大小而不同。
於圖30之例中，選擇電晶體用柱SHf來自記憶體柱MH之中心之偏心相對較大(成為偏心e1)。因此，孔除了半導體膜27及29以外，還將阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26蝕刻而形成。孔之下端之位置具有如阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26上位於較半導體膜27及29上靠下方般之階差。半導體膜37f以至少嵌埋孔下端之上述之階差之方式形成，故而包含自半導體膜27之外側面之上端部之一部分向側方隆起之部分37f1。
另一方面，選擇電晶體用柱SHg來自記憶體柱MH之中心之偏心相對較小(成為偏心e2)。因此，半導體膜37g將形成於半導體膜27及29上之孔嵌埋。
再者，於圖30之例中，半導體膜37不依賴於孔之下端之形狀，嵌埋至自記憶體柱MH之上表面至導電體23之下表面為止之間之特定之高度。即，半導體膜37f包含自半導體膜27之外側面之上端部之一部分向側方隆起之部分37f1、及連接於該部分37f1之上表面上之部分37f2。再者，如下所述，半導體膜37由於自半導體膜27及29磊晶生長而形成，故而可視為半導體膜27及29之一部分。半導體膜37例如較佳為具有距記憶體柱MH之上表面40奈米(nm)以上之高度。
又，於孔之內壁，設置阻擋絕緣膜31，於阻擋絕緣膜31之內壁設置絕緣膜32。而且，半導體膜37形成於設置有阻擋絕緣膜31及絕緣膜32之孔內。於形成有半導體膜37之孔之內壁設置隧道氧化膜33，於隧道氧化膜33之內壁設置半導體膜34。於半導體膜34之內側，例如，嵌埋半導體膜35。
具體而言，於半導體膜34及隧道氧化膜33沿著Z方向積層之部分，設置通過半導體膜34及隧道氧化膜33而到達半導體膜37之進一步之孔，於該進一步之孔內嵌埋半導體膜35。藉此，半導體膜34及35經由半導體膜37而與半導體膜27及29電性地連接。即，半導體膜37作為將記憶體柱MH與選擇電晶體用柱SH之間電性地連接之接點發揮功能。
3.2關於記憶胞陣列之製造方法 其次，使用圖31～圖37對第3實施形態之半導體記憶體之製造方法進行說明。圖31～圖37係用以說明第3實施形態之半導體記憶體之製造方法之剖視圖，主要表示形成記憶體柱MH及選擇電晶體用柱SH之步驟。再者，於以下之說明中，對串單元SU0及SU1以狹縫SHE為中心於X方向大致對稱地形成之情況進行說明。
首先，執行截至與於第2實施形態中說明之圖20對應之步驟。即，於P型阱區域20之上方形成包含置換材41及42以及絕緣膜43及44之積層體，並且形成通過該積層體之記憶體柱MH。於絕緣膜44及記憶體柱MH之上表面上，設置絕緣膜50。於絕緣膜50上，設置1層之導電體23，於導電體23上，進而設置絕緣膜49。
接著，如圖31所示，對預定形成選擇電晶體用柱SHf及SHg之區域執行各向異性蝕刻。藉此，形成通過絕緣膜49、導電體23、及絕緣膜50而到達記憶體柱MH上之孔H7(H7f及H7g)。自孔H7之中心至記憶體柱MH之中心之偏心量，可根據孔H7之位置而各不相同。
於圖31所示之例中，孔H7f與記憶體柱MH之偏心量相對較大(成為偏心e1)。另一方面，孔H7g與記憶體柱MH之偏心量相對較小(成為偏心e2)。於孔H7f及H7g內，依次形成阻擋絕緣膜31及絕緣膜32。
接著，如圖32所示，例如，藉由各向異性蝕刻，於孔H7f及H7g內分別進一步形成到達記憶體柱MH之內部之孔H8(H8f及H8g)。更具體而言，孔H8於孔H7中之沿著Z方向積層有阻擋絕緣膜31及絕緣膜32之部分，通過絕緣膜32及阻擋絕緣膜31而形成。
如上所述，孔H7f與記憶體柱MH之偏心量相對較大。因此，於進一步形成於孔H7f之下表面之孔H8f之下端，除了半導體膜27及29以外，亦將更容易被蝕刻之阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26曝露於蝕刻氣體中。因此，於孔H8f之下端，與半導體膜27及29經蝕刻之面相比，阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26經蝕刻之面位於更下方。即，於孔H8f之下端中阻擋絕緣膜24，絕緣膜25，及隧道氧化膜26被蝕刻之部分，形成孔H8f1。又，如上所述，孔H7g與記憶體柱MH之偏心量相對較小。因此，於進一步形成於孔H7g之下表面之孔H8g之下端中，阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26未被蝕刻，故形成平坦之面。
再者，半導體膜27及29由於蝕刻而受到損傷。藉此，於已經被蝕刻之半導體膜27及29之上表面上，形成氧化膜。更具體而言，於孔H8f之半導體膜27及29上，形成氧化膜51f，於孔H8g之半導體膜27及29上，形成氧化膜51g。因此，存在如下可能性：於蝕刻剛結束之後，於孔H8g之下端中，半導體膜27及29不露出。另一方面，於孔H8f之下端中，半導體膜27會於半導體膜27及29之蝕刻面與阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26之蝕刻面之階差部分(孔H8f1之側面)露出。
接著，如圖33所示，利用選擇CVD，自孔H8f1之側面，使半導體膜37f之部分37f1選擇性地磊晶生長。半導體膜37f之部分37f1沿著與半導體膜27之側面垂直之方向(即，沿著XY平面之橫方向))生長。因此，孔H8f1由半導體膜37f之部分37f1而嵌埋。
接著，如圖34所示，將氧化膜51f及51g去除。
接著，如圖35所示，利用選擇CVD，自孔H8f之下端上之半導體膜27、29、及37f之部分37f1使半導體膜37f之部分37f2磊晶生長，自孔H8g之下端上之半導體膜27及29使半導體膜37g磊晶生長。藉此，於孔H8f及H8g，半導體膜37f及37g分別嵌埋至記憶體柱MH之上方且導電體23之下方之位置為止。
再者，於形成半導體膜37之後，於半導體膜37及29，例如，利用離子注入摻雜N ＋型雜質。藉此，選擇電晶體ST1與記憶胞電晶體MT之間之接觸電阻進一步降低。
接著，如圖36所示，於孔H7f內之半導體膜37f上之空間、及孔H7g內之半導體膜37g上之空間，依次形成隧道氧化膜33及半導體膜34。然後，例如，利用各向異性蝕刻，形成通過半導體膜34、及隧道氧化膜33到達半導體膜37之孔H9。
接著，如圖37所示，以嵌埋孔H9及H7之方式，形成半導體膜35。半導體膜35例如既可以由磊晶生長而形成，亦可由CVD而形成。藉此，半導體膜34及35經由半導體膜37而與半導體膜27及29電性地連接。
然後，與於第2實施形態中所說明之圖28相同地，將置換材41及42分別置換為導電體21及22。然後，與於第2實施形態中所說明之圖29相同地，於相當於相互相鄰之串單元SU之交界之位置，形成絕緣膜36。
根據以上內容，形成記憶體柱MH及選擇電晶體用柱SH之步驟結束。
3.3關於本實施形態之效果 根據第3實施形態，為了形成選擇電晶體用柱SH，而形成到達記憶體柱MH之孔H7及H8。於選擇電晶體用柱SH相對於記憶體柱MH較大地偏心之情形時，藉由於孔H8f內將阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26較半導體膜27及29更深地蝕刻，進一步形成孔H8f1。孔H8f1由自孔H8f1之側面上之半導體膜27磊晶生長之半導體膜37f之部分37f1而嵌埋。藉此，於由於選擇電晶體用柱SH偏心地形成而半導體膜35位於各種膜24～26之正上方之情形時，亦可確保半導體膜35與半導體膜37f之間之接觸面積。因此，可抑制NAND串NS內之接觸電阻之增加。
又，半導體膜37f藉由自嵌埋孔H8f1之狀態進一步磊晶生長，而到達較記憶體柱MH靠上方且較導電體23靠下方之位置。藉此，與未形成半導體膜37之情況相比，可緩和對孔H7之直徑之限制。若進行補充，則為了抑制接觸電阻之增加，較佳為形成半導體膜35之孔H9之直徑具有特定之大小。另一方面，為了提高選擇電晶體ST1之特性，較佳為形成於選擇電晶體用柱SH之各種膜34～31具有特定之厚度。
更具體而言，例如，阻擋絕緣膜31較佳為除了氧化物(例如，二氧化矽(SiO 2))之膜以外，還應用高介電體(例如，氧化鋁(AlO))之膜之積層構造。於該情形時，更佳為高介電體例如具有3奈米(nm)左右之厚度。
根據第3實施形態，於孔H7之內壁依次形成阻擋絕緣膜31及絕緣膜32之後，形成通過阻擋絕緣膜31及絕緣膜32之孔H8。於孔H8與孔H7中之記憶體柱MH之上方且導電體23之下方為止之空間，將半導體膜37利用磊晶生長而形成。即，半導體膜37於孔H7內，以嵌埋阻擋絕緣膜31及絕緣膜32之內側之方式形成。而且，於半導體膜37上之空間之內壁依次形成隧道氧化膜33及半導體膜34。如此，無須於半導體膜37上形成阻擋絕緣膜31及絕緣膜32。藉此，除了半導體膜37之沿著Z方向之高度之量以外，僅未形成於半導體膜37上之阻擋絕緣膜31及絕緣膜32之膜厚量，可於孔H9之側面確保露出至孔H9內之半導體膜37之表面積。因此，使半導體膜37向孔H9露出之面積變大，且容易應用阻擋絕緣膜31包含高介電體之構成。因此，可抑制NAND串NS內之接觸電阻之增加，且提高選擇電晶體ST1之特性。
又，如上所述，於形成半導體膜37時，於孔H7之內壁，預先形成阻擋絕緣膜31及絕緣膜32。藉此，於使半導體膜37磊晶生長時，導電體23由阻擋絕緣膜31及絕緣膜32而覆蓋。因此，可降低由於磊晶生長之步驟而導電體23所受到之影響，甚至，可降低污染物(Contamination)向NAND串NS之混入。
3.4變化例 第3實施形態之半導體記憶體並不限定於上述例，能夠進行各種變化。例如，第3實施形態之NAND串NS中，對半導體膜37形成至記憶體柱MH之上方且導電體23之下方之位置為止之情況進行了說明，但並不限定於此。以下，對與第3實施形態不同之構造進行說明。
圖38係用以說明第3實施形態之變化例之半導體記憶體之記憶胞陣列之構造之剖視圖。於圖38中，表示半導體膜37到達導電體23之內部之情況。
如圖38所示，半導體膜37通過與絕緣膜50交叉之高度，形成至與導電體23交叉之高度為止。如上所述，於形成選擇電晶體用柱SH之孔形成半導體膜37之前，形成阻擋絕緣膜31及絕緣膜32。藉此，即便使半導體膜37形成至與導電體23交叉之高度為止，亦利用阻擋絕緣膜31及絕緣膜32將導電體23與半導體膜37電性地切斷。因此，可維持作為選擇電晶體ST1之功能，且使半導體膜37與接半導體膜35之表面積進一步變大。
4.第4實施形態 其次，對第4實施形態之半導體記憶體進行說明。於第1實施形態～第3實施形態中，對經由形成於形成選擇電晶體用柱SH之孔之內壁之各種絕緣膜中通過積層於Z方向之部分之半導體膜35而將半導體膜34與半導體膜27電性地連接之情況進行了說明。於第4實施形態中，主要於如下方面與第1實施形態～第3實施形態不同：經由形成於形成選擇電晶體用柱SH之孔之內壁之各種絕緣膜中通過積層於側面之部分之半導體膜而將半導體膜34與半導體膜27電性地連接。
於以下之說明中，主要對與第1～第3實施形態不同之構成及製造步驟進行說明，關於同等之構成及製造步驟，省略其說明。
4.1關於記憶胞陣列之構造 圖39係用以說明第4實施形態之半導體記憶體之記憶胞陣列之構造之剖視圖。圖39例如與於第1實施形態中所說明之圖4對應。於圖39中，層間絕緣膜將導電體22與導電體23之間之膜除外而適當省略表示。
如圖39所示，於P型阱區域20之上方，例如，4層之導電體21、8層之導電體22、及1層之導電體23介隔層間絕緣膜而依次積層。又，具有與圖4相同之構成之記憶體柱MH通過導電體22及21而設置。再者，於圖39中，圖示了層間絕緣膜中設置於導電體22與導電體23之間之絕緣膜44及52。絕緣膜52設置於導電體23之下表面上。於絕緣膜44與絕緣膜52之間，形成有氣隙AG。
於記憶體柱MH上，設置選擇電晶體用柱SH(SHh及SHi)。選擇電晶體用柱SH例如以自導電體23之上方到達記憶體柱MH之方式，通過導電體23、絕緣膜52、及氣隙AG而設置。即，選擇電晶體用柱SH之下部嵌埋於對應之記憶體柱MH上。選擇電晶體用柱SH例如包含阻擋絕緣膜31、絕緣膜32、隧道氧化膜33、半導體膜34、及絕緣膜39。
更具體而言，形成選擇電晶體用柱SHh及SHi之孔例如到達記憶體柱MH。於圖39之例中，選擇電晶體用柱SHh來自記憶體柱MH之中心之偏心相對較大(成為偏心e1)。因此，形成選擇電晶體用柱SHh之孔之下端除了位於半導體膜27及29之正上方以外，還位於阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26之正上方。另一方面，選擇電晶體用柱SHi來自記憶體柱MH之中心之偏心相對較小(成為偏心e2)。因此，形成選擇電晶體用柱SHi之孔之下端不位於阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26之正上方，而位於半導體膜27及29之正上方。
再者，形成選擇電晶體用柱SHh及SHi之孔之下端亦可分別成為形成第2實施形態中之選擇電晶體用柱SHc及SHd之孔之下端之形狀，但於第4實施形態中，為了方便說明而省略了圖示。
於形成選擇電晶體用柱SHh及SHi之孔之內壁設置阻擋絕緣膜31，於阻擋絕緣膜31之內壁設置絕緣膜32，於絕緣膜32之內壁設置隧道氧化膜33，於隧道氧化膜33之內壁設置半導體膜34。於半導體膜34之內側，嵌埋絕緣膜39。
再者，於選擇電晶體用柱SH中絕緣膜44與絕緣膜52之間，將阻擋絕緣膜31、絕緣膜32、及隧道氧化膜33去除。而且，於絕緣膜44與絕緣膜52之間，選擇電晶體用柱SHh之半導體膜34與對應之記憶體柱MH之半導體膜27利用半導體膜38h電性地連接。更具體而言，半導體膜38h藉由將連接於半導體膜27及29之上表面上之部分38h1與連接於半導體膜34之外側面上之部分38h2連接，而將半導體膜34及27電性地連接。
同樣地，於絕緣膜44與絕緣膜52之間，選擇電晶體用柱SHi之半導體膜34與對應之記憶體柱MH之半導體膜27利用半導體膜38i電性地連接。更具體而言，半導體膜38i藉由將連接於半導體膜27及29之上表面上之部分38i1與連接於半導體膜34之外側面上之部分38i2連接，而將半導體膜34及27電性地連接。
再者，半導體膜38之部分38h1及38i1如下所述，由於自半導體膜27及29選擇生長而形成，故而亦可視為半導體膜27及29之一部分。又，半導體膜38之部分38h2及38i2如下所述，由於自半導體膜34選擇生長而形成，故而亦可視為半導體膜34之一部分。
半導體膜38於與Z方向平行之剖面中，可包含將半導體膜34與半導體膜27連接之L字型形狀之剖面。半導體膜38例如包含摻雜N ＋型雜質之多晶矽。再者，半導體膜38較佳為具有例如5～10奈米(nm)之膜厚。藉此，半導體膜34經由半導體膜38而將半導體膜27及29電性地連接。即，半導體膜38作為將記憶體柱MH與選擇電晶體用柱SH之間電性地連接之接點發揮功能。
再者，於絕緣膜44與絕緣膜52之間中半導體膜38之側方，形成有氣隙AG。較絕緣膜52靠上方之積層體由選擇電晶體用柱SH、及絕緣膜36支持。
4.2關於半導體記憶體之製造方法 其次，使用圖40～圖48對第4實施形態之半導體記憶體之製造方法進行說明。圖40～圖48係用以說明第4實施形態之半導體記憶體之製造方法之剖視圖，主要表示形成記憶體柱MH及選擇電晶體用柱SH之步驟。再者，於以下之說明中，對串單元SU0及SU1以狹縫SHE為中心於X方向大致對稱地形成之情況進行說明。
首先，執行於第1實施形態中所說明之與圖5～7對應之步驟。即，於P型阱區域20之上方形成包含置換材41及42以及絕緣膜43及44之積層體，並且形成通過該積層體之記憶體柱MH。
接著，如圖40所示，於絕緣膜44及記憶體柱MH之上表面上，絕緣膜53、半導體膜54、及絕緣膜52按照該順序設置。絕緣膜52及53例如包含氧化物(例如，二氧化矽(SiO 2))，半導體膜54例如包含非晶矽。於絕緣膜52上，設置1層之導電體23，於導電體23上，進而設置絕緣膜49。
接著，如圖41所示，對形成選擇電晶體用柱SHh及SHi之預定之區域執行各向異性蝕刻。藉此，形成通過絕緣膜49、導電體23、絕緣膜52、半導體膜54、及絕緣膜53到達記憶體柱MH之內部之孔H10(H10h及H10i)。自孔H10之中心至記憶體柱MH之中心為止之偏心量可根據孔H10之位置而分別不同。於圖41所示之例中，孔H10h與記憶體柱MH之偏心量相對較大(成為偏心e1)。另一方面，孔H10i與記憶體柱MH之偏心量相對較小(成為偏心e2)。再者，如上所述，將半導體膜27及29與阻擋絕緣膜24、絕緣膜25、及隧道氧化膜26之蝕刻深度之差異省略表示。
接著，如圖42所示，於孔H10內，依次形成阻擋絕緣膜31、絕緣膜32、隧道氧化膜33、及半導體膜34。又，於半導體膜34之內側，嵌埋絕緣膜39。藉此，形成選擇電晶體用柱SH，於該時間點，選擇電晶體用柱SH及記憶體柱MH並不電性地連接。
接著，如圖43所示，對形成狹縫SHE預定之區域執行各向異性蝕刻。藉此，例如，形成通過絕緣膜49、導電體23、氧化膜51、半導體膜54、及絕緣膜52到達絕緣膜44之槽T1。
接著，如圖44所示，經由槽T1而將半導體膜54去除。半導體膜54例如利用可將矽選擇性地去除之濕式蝕刻來去除。藉此，於設置有半導體膜54之層形成氣隙AG。再者，設置於氣隙AG之上方之各層由嵌埋於氣隙AG之下方之選擇電晶體用柱SH來支持。
接著，如圖45所示，經由槽T1，而執行可將氧化物選擇性地去除之濕式蝕刻。藉此，將形成選擇電晶體用柱SH之阻擋絕緣膜31、絕緣膜32、及隧道氧化膜33中形成氣隙AG之層之部分去除，半導體膜34露出。又，隨之，將與氣隙AG之上表面相接之絕緣膜52之一部分去除，並且將與氣隙AG之下表面相接之絕緣膜53去除而絕緣膜44及記憶體柱MH之上表面露出。
再者，如上所述，選擇電晶體用柱SHh與記憶體柱MH之偏心量相對較大。因此，於圖45之例中，於與選擇電晶體用柱SHh對應之記憶體柱MH之上表面中，於選擇電晶體用柱SHh之單側中半導體膜27(及29)露出。又，如上所述，選擇電晶體用柱SHi與記憶體柱MH之偏心量相對較小。因此，於圖45之例中，於與選擇電晶體用柱SHi對應之記憶體柱MH之上表面中，於隔著選擇電晶體用柱SHi之兩側中半導體膜27(及29)露出。
接著，如圖46所示，經由槽T1，利用選擇CVD，選擇性地形成多晶矽。藉此，於露出於記憶體柱MH之上表面上之半導體膜27及29、以及露出於選擇電晶體用柱SH之側面上之半導體膜34上以自對準之位置關係，形成半導體膜38(38h及38i)。更具體而言，自半導體膜27及29沿著Z方向生長之半導體膜38h之部分38h1、與自半導體膜34沿著橫方向生長之半導體膜38h之部分38h2通過生長進展會成為一體。相同地，半導體膜38i之部分38i1與半導體膜38i之部分38i2藉由生長進展會成為一體。藉此，半導體膜38h及38i均包含於沿著Z方向之剖面中成為L字型之形狀之部分。因此，半導體膜34可經由半導體膜38及29而與半導體膜27電性地連接。
再者，半導體膜29例如利用離子注入摻雜N ＋型雜質，半導體膜38例如一面摻雜N ＋型雜質一面(In-situ)形成。藉此，選擇電晶體ST1與記憶胞電晶體MT之間之接觸電阻進一步降低。
接著，如圖47所示，於槽T1內嵌埋絕緣膜36。再者，氣隙AG不與槽T1同時地嵌埋而維持。藉此，導電體23被分割為相互電性地切斷之導電體23a及23b。導電體23a及23b分別作為串單元SU0之選擇閘極線SGD0、及串單元SU1之選擇閘極線SGD1發揮功能。
接著，如圖48所示，將置換材41及42分別置換為導電體21及22。如上所述，由於置換材41及42均為氮化膜，故而例如可利用相對於作為氧化膜之絕緣膜43、44、49、及52可取較大之氮化膜之選擇比之濕式蝕刻而同時去除。然後，於藉由將置換材41及42去除而產生之空間，分別成膜導電體21及22。導電體21及22分別作為選擇閘極線SGS、及字元線WL0～WL7發揮功能。
根據以上內容，形成記憶體柱MH及選擇電晶體用柱SH之步驟結束。
4.3關於本實施形態之效果 根據第4實施形態，半導體膜38於記憶體柱MH之上方與導電體23之下方之間與半導體膜34相接，於記憶體柱MH之上表面中與半導體膜27及29相接。因此，半導體膜27及29與半導體膜34經由半導體膜38而電性地連接。因此，不於選擇電晶體用柱SH之下表面形成孔，就可確保選擇電晶體用柱SH與記憶體柱MH之間之接觸面積，甚至，可抑制NAND串NS內之接觸電阻之增加。
再者，半導體膜38自半導體膜34朝向選擇電晶體用柱SH之側方生長，自半導體膜27及29朝向上方生長。藉此，形成於半導體膜34上之半導體膜38h之部分38h1、與形成於半導體膜27及29上之半導體膜38h之部分38h2一體化，沿著與半導體基板之表面垂直之方向之剖面之形狀成為L字型。
又，於記憶體柱MH之上方且導電體23之下方之區域中半導體膜38之側方，形成氣隙AG。藉此，可於記憶體柱MH與選擇電晶體用柱SH之間形成介電常數較低之層，可降低寄生電容。
5.其他 另外，上述第1實施形態～第4實施形態例如能夠以如下方式變化。
於上述第1實施形態中，對導電體23由4層形成之情況進行了說明，但並不限定於此。例如，於第1實施形態中導電體23亦可由1層形成，於該情形時，導電體23於至圖12所示之絕緣膜49為止之積層步驟中成膜。又，於上述第2實施形態～第4實施形態中，對導電體23由1層形成之情況進行了說明，但並不限定於此。例如，於第2實施形態～第4實施形態中導電體23亦可由多層形成，於該情形時，導電體23於將導電體21及22自置換材41及42置換時，可藉由同時置換而形成。再者，於第3實施形態之變化例中導電體23由多層形成之情形時，最下層之導電體23亦可作為虛設電極發揮功能。
又，於上述第2實施形態及第3實施形態中，對於半導體膜27及29形成氧化膜51之情況進行了說明，但並不限定於此。例如，於第2實施形態及第3實施形態中，於為可無視氧化膜51之程度之情形時，可將於第2實施形態中所說明之與圖22及圖23相關之步驟、以及於第3實施形態中所說明之與圖33及圖34相關之步驟省略。
再者，上述實施形態之一部分或全部亦可以如下附記之方式記載，但並不限定於以下。
[附記1] 一種半導體裝置之製造方法，其具備以下步驟： 於基板之上方形成交替地積層有第1構件與第1絕緣層之第1積層體，形成於上述第1構件與上述第1絕緣層之積層方向通過上述第1積層體內之第1孔； 於上述第1孔內，形成第1柱狀體，該第1柱狀體包含第1絕緣體、覆蓋上述第1絕緣體之上表面上及外側面上之第1半導體之第1部分、及覆蓋上述第1半導體之上述第1部分之外側面上之第2絕緣體； 自上述第1半導體之上述第1部分之上表面上使上述第1半導體選擇生長，形成具有大於上述第1半導體之上述第1部分之上表面之下表面之第1半導體之第2部分； 於上述第1半導體之上述第2部分之上方，形成積層有第2構件及第2絕緣層之第2積層體，形成於上述第2構件與上述第2絕緣層之積層方向通過上述第2積層體內到達上述第1半導體之上述第2部分之第2孔；以及 於上述第2孔內，形成第2柱狀體，該第2柱狀體包含與上述第1半導體電性地連接之第2半導體、以及覆蓋上述第2半導體之外側面上之第3絕緣體。
[附記2] 一種半導體裝置之製造方法，其具備以下步驟： 於基板之上方形成交替地積層有第1構件與第1絕緣層之第1積層體，形成於上述第1構件與上述第1絕緣層之積層方向通過上述第1積層體內之第1孔； 於上述第1孔內，形成第1柱狀體，該第1柱狀體包含第1絕緣體、覆蓋上述第1絕緣體之上表面上及側面上之第1半導體之第1部分、及覆蓋上述第1半導體之上述第1部分之外側面上之第2絕緣體； 於上述第1柱狀體之上方形成積層有第2構件與第2絕緣層之第2積層體，且形成第2孔，該第2孔於上述第2構件與上述第2絕緣層之積層方向通過上述第2積層體內到達上述第1柱狀體，於下端中包含上述第2絕緣體之上表面位於較上述第1半導體之上述第1部分之上表面靠下方之階差部分； 自上述階差部分之上述第1半導體之上述第1部分之側面上形成上述第1半導體之第2部分，並嵌埋上述階差部分；以及 於上述階差部分被嵌埋之上述第2孔內，形成第2柱狀體，該第2柱狀體包含與上述第1半導體電性地連接之第2半導體、及覆蓋上述第2半導體之外側面上之第3絕緣體。
[附記3] 一種半導體裝置之製造方法，其具備以下步驟： 於基板之上方形成交替地積層有第1構件與第1絕緣層之第1積層體，形成於上述第1構件與上述第1絕緣層之積層方向通過上述第1積層體內之第1孔； 於上述第1孔內，形成第1柱狀體，該第1柱狀體包含第1絕緣體、形成於上述第1絕緣體之上表面上及外側面上之第1半導體之第1部分、及覆蓋上述第1半導體之上述第1部分之外側面上之第2絕緣體； 於上述第1積層體及上述第1柱狀體上形成犧牲材； 於上述犧牲材之上方，形成積層有第2構件與第2絕緣層之第2積層體，且形成於上述第2絕緣層與上述第2構件之積層方向通過上述第2積層體內及上述犧牲材內到達上述第1柱狀體之第2孔； 於上述第2孔內，形成第2柱狀體，該第2柱狀體包含沿著上述第2絕緣層與上述第2構件之積層方向延伸之第2半導體之第1部分、及覆蓋上述第2半導體之上述第1部分之外側面上之第3絕緣體； 將上述犧牲材、及上述第3絕緣體中之上述犧牲材與上述第2半導體之上述第1部分之間之部分去除；以及 自將上述犧牲材去除而露出之上述第1半導體之上述第1部分上形成上述第1半導體之第2部分，並且自將上述第3絕緣體之部分去除而露出之上述第2半導體之上述第1部分上形成上述第2半導體之第2部分，將上述第1半導體之上述第2部分與上述第2半導體之上述第2部分連接。 雖對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提示，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，且於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明與其均等範圍內。
[相關申請] 本申請享有以日本專利申請2018-51485號(申請日：2018年3月19日)為基礎申請之優先權。本申請通過參照該基礎申請而包含基礎申請之所有內容。
1‧‧‧半導體記憶體
2‧‧‧記憶體控制器
10‧‧‧記憶胞陣列
11‧‧‧指令暫存器
12‧‧‧位址暫存器
13‧‧‧定序器
14‧‧‧驅動器
15‧‧‧列解碼器
16‧‧‧感測放大器
20‧‧‧P型阱區域
21‧‧‧導電體
22‧‧‧導電體
23‧‧‧導電體
23a‧‧‧導電體
23b‧‧‧導電體
24‧‧‧阻擋絕緣膜
25‧‧‧絕緣膜
26‧‧‧隧道氧化膜
27‧‧‧半導體膜
28‧‧‧絕緣膜
29‧‧‧半導體膜
30‧‧‧半導體膜
31‧‧‧阻擋絕緣膜
32‧‧‧絕緣膜
33‧‧‧隧道氧化膜
34‧‧‧半導體膜
35‧‧‧半導體膜
36‧‧‧絕緣膜
37c‧‧‧半導體膜
37c1‧‧‧部分
37c2‧‧‧部分
37d‧‧‧半導體膜
37f‧‧‧半導體膜
37f1‧‧‧部分
37f2‧‧‧部分
37g‧‧‧半導體膜
38h‧‧‧半導體膜
38h1‧‧‧部分
38h2‧‧‧部分
38i‧‧‧半導體膜
38i1‧‧‧部分
38i2‧‧‧部分
41‧‧‧置換材
42‧‧‧置換材
43‧‧‧絕緣膜
44‧‧‧絕緣膜
45‧‧‧氧化膜
46‧‧‧絕緣膜
47‧‧‧置換材
48‧‧‧絕緣膜
49‧‧‧絕緣膜
50‧‧‧絕緣膜
51c‧‧‧氧化膜
51d‧‧‧氧化膜
51f‧‧‧氧化膜
51g‧‧‧氧化膜
52‧‧‧絕緣膜
53‧‧‧絕緣膜
54‧‧‧半導體膜
ADD‧‧‧位址資訊
AG‧‧‧氣隙
ALE‧‧‧位址鎖存使能信號
BA‧‧‧區塊位址
BL0～BLm‧‧‧位元線
BLK‧‧‧區塊
BLK0～BLKn‧‧‧區塊
CMD‧‧‧指令
CLE‧‧‧指令鎖存使能信號
DAT‧‧‧資料
dMH‧‧‧間隔
dSH‧‧‧間隔
dxy‧‧‧寬度
dz‧‧‧高度
e1‧‧‧偏心
e2‧‧‧偏心
H1‧‧‧孔
H2‧‧‧空間
H3a‧‧‧孔
H3b‧‧‧孔
H4‧‧‧孔
H5c‧‧‧孔
H5c1‧‧‧孔
H5d‧‧‧孔
H6‧‧‧孔
H7f‧‧‧孔
H7g‧‧‧孔
H8f‧‧‧孔
H8f1‧‧‧孔
H8g‧‧‧孔
H9‧‧‧孔
H10h‧‧‧孔
H10i‧‧‧孔
I/O‧‧‧輸入輸出信號
MH‧‧‧記憶體柱
MT0～MT7‧‧‧記憶胞電晶體
NS‧‧‧NAND串
PA‧‧‧頁位址
RBn‧‧‧就緒忙碌信號
REn‧‧‧讀取使能信號
SGD0‧‧‧選擇閘極線
SGD1‧‧‧選擇閘極線
SGD2‧‧‧選擇閘極線
SGD3‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SH‧‧‧選擇電晶體用柱
SHa‧‧‧選擇電晶體用柱
SHb‧‧‧選擇電晶體用柱
SHc‧‧‧選擇電晶體用柱
SHd‧‧‧選擇電晶體用柱
SHE‧‧‧狹縫
SHf‧‧‧選擇電晶體用柱
SHg‧‧‧選擇電晶體用柱
SHh‧‧‧選擇電晶體用柱
SHi‧‧‧選擇電晶體用柱
SL‧‧‧源極線
SLT‧‧‧狹縫
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
SU0‧‧‧串單元
SU1‧‧‧串單元
SU2‧‧‧串單元
SU3‧‧‧串單元
T1‧‧‧槽
WEn‧‧‧寫入使能信號
WL0～WL7‧‧‧字元線
圖1係用以說明第1實施形態之半導體記憶體之構成之方塊圖。 圖2係用以說明第1實施形態之半導體記憶體之記憶胞陣列之構成之電路圖。 圖3係用以說明第1實施形態之半導體記憶體之記憶胞陣列之構造之俯視圖。 圖4係用以說明第1實施形態之半導體記憶體之記憶胞陣列之構造之剖視圖。 圖5係用以說明第1實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖6係用以說明第1實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖7係用以說明第1實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖8係用以說明第1實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖9係用以說明第1實施形態之半導體記憶體之記憶胞陣列之製造方法之俯視圖。 圖10係用以說明第1實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖11係用以說明第1實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖12係用以說明第1實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖13係用以說明第1實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖14係用以說明第1實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖15係用以說明第1實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖16係用以說明第1實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖17係用以說明第1實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖18係用以說明第1實施形態之變化例之半導體記憶體之記憶胞陣列之構造之剖視圖。 圖19係用以說明第2實施形態之半導體記憶體之記憶胞陣列之構造之剖視圖。 圖20係用以說明第2實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖21係用以說明第2實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖22係用以說明第2實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖23係用以說明第2實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖24係用以說明第2實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖25係用以說明第2實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖26係用以說明第2實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖27係用以說明第2實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖28係用以說明第2實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖29係用以說明第2實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖30係用以說明第3實施形態之半導體記憶體之記憶胞陣列之構造之剖視圖。 圖31係用以說明第3實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖32係用以說明第3實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖33係用以說明第3實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖34係用以說明第3實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖35係用以說明第3實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖36係用以說明第3實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖37係用以說明第3實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖38係用以說明第3實施形態之變化例之半導體記憶體之記憶胞陣列之構造之剖視圖。 圖39係用以說明第4實施形態之半導體記憶體之記憶胞陣列之構造之剖視圖。 圖40係用以說明第4實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖41係用以說明第4實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖42係用以說明第4實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖43係用以說明第4實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖44係用以說明第4實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖45係用以說明第4實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖46係用以說明第4實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖47係用以說明第4實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。 圖48係用以說明第4實施形態之半導體記憶體之記憶胞陣列之製造方法之剖視圖。

Claims (20)

  1. 一種半導體裝置，其具備：基板；第1積層體，其設置於上述基板之上方，且交替地積層有第1絕緣層與第1導電膜；第1柱狀體，其於上述第1絕緣層與上述第1導電膜之積層方向通過上述第1積層體內而設置，且包含第1絕緣體、第1半導體之第1部分、第2絕緣體、及上述第1半導體之第2部分，上述第1半導體之第1部分設置於上述第1絕緣體之上表面上及外側面上，上述第2絕緣體設置於上述第1半導體之上述第1部分之外側面上，上述第1半導體之第2部分設置於上述第1積層體之上方且連接於上述第1半導體之上述第1部分之上表面上，具有較上述第1半導體之上述第1部分之上表面更大之下表面；氧化膜，其設置於上述第1半導體之上述第2部分之側面上；第2積層體，其設置於上述第1半導體之上述第2部分及上述氧化膜之上方，且積層有第2絕緣層及第2導電膜；以及第2柱狀體，其於上述第2絕緣層與上述第2導電膜之積層方向通過上述第2積層體內而設置，且包含與上述第1半導體電性連接之第2半導體、及設置於上述第2半導體之外側面上之第3絕緣體。
  2. 如請求項1之半導體裝置，其中上述第1半導體之上述第2部分之下表面之外緣位於距上述第1半導體之上述第1部分之上表面之外緣大致等間隔之寬度。
  3. 如請求項1之半導體裝置，其中上述第1半導體之上述第2部分及上述氧化膜設置於同一層。
  4. 如請求項1之半導體裝置，其中上述第1半導體之上述第2部分具有弓形形狀。
  5. 如請求項1之半導體裝置，其中上述第1半導體之上述第2部分包含摻雜N+型雜質之多晶矽。
  6. 如請求項1之半導體裝置，其中上述第3絕緣體包含：第1氧化物，其設置於上述第2半導體之外側面上；第1氮化物，其設置於上述第3氧化物之外側面上；以及第2氧化物，其設置於上述第2氮化物之外側面上。
  7. 如請求項1之半導體裝置，其中上述第1柱狀體之中心與上述第2柱狀體之中心相互偏心。
  8. 如請求項7之半導體裝置，其中於上述基板上具備各自包含上述第1柱狀體及上述第2柱狀體之第1串、第2串、及第3串，上述第2導電膜包含：上述第2導電膜之第1部分，其與上述第1串之上述第2柱狀體及上述第2串之上述第2柱狀體交叉；以及上述第2導電膜之第2部分，其與上述第3串之上述第2柱狀體交叉，且與上述第2導電膜之上述第1部分電性切斷；上述第1串之上述第1柱狀體、上述第2串之上述第1柱狀體、及上述第3串之上述第1柱狀體於上述基板之上方大致等間隔地排列。
  9. 如請求項8之半導體裝置，其進而具備第4絕緣體，該第4絕緣體形成於上述第2串之上述第1柱狀體、及上述第3串之上述第1柱狀體之上方，且將上述第2導電膜之上述第1部分及上述第2導電膜之第2部分電性切斷。
  10. 一種半導體裝置，其具備：基板；第1積層體，其設置於上述基板之上方，且交替地積層有第1絕緣層與第1導電膜；第2積層體，其設置於上述第1積層體之上方，且積層有第2絕緣層及第2導電膜；第1柱狀體，其於上述第1絕緣層與上述第1導電膜之積層方向通過上述第1積層體內而設置，且包含第1絕緣體、第1半導體之第1部分、上述第1半導體之第2部分、及第2絕緣體，上述第1半導體之第1部分設置於上述第1絕緣體之上表面上及外側面上，上述第1半導體之第2部分於較上述第1導電膜為上方連接於上述第1半導體之上述第1部分之外側面之上端部之一部分，且自上述第1半導體之上述第1部分向側方隆起，上述第2絕緣體設置於除上述第1半導體之上述第1部分之上述上端部之一部分以外之外側面上；以及第2柱狀體，其於上述第2絕緣層與上述第2導電膜之積層方向通過上述第2積層體內而設置，且包含與上述第1半導體電性連接之第2半導體、及設置於上述第2半導體之外側面上之第3絕緣體。
  11. 如請求項10之半導體裝置，其中上述第1半導體進而包含第3部分，該第3部分連接於上述第1半導體之上述第2部分之上表面上，且具有位於上述第1積層體之上方之上表面。
  12. 如請求項10之半導體裝置，其中上述第1柱狀體之中心與上述第2柱狀體之中心相互偏心。
  13. 如請求項12之半導體裝置，其中於上述基板上具備各自包含上述第1柱狀體及上述第2柱狀體之第1串、第2串、及第3串，上述第2導電膜包含：上述第2導電膜之第1部分，其與上述第1串之上述第2柱狀體及上述第2串之上述第2柱狀體交叉；以及上述第2導電膜之第2部分，其與上述第3串之上述第2柱狀體交叉，且與上述第2導電膜之上述第1部分電性切斷；上述第1串之上述第1柱狀體、上述第2串之上述第1柱狀體、及上述第3串之上述第1柱狀體於上述基板之上方大致等間隔地排列。
  14. 如請求項13之半導體裝置，其進而具備第4絕緣體，該第4絕緣體形成於上述第2串之上述第1柱狀體、及上述第3串之上述第1柱狀體之上方，且將上述第2導電膜之上述第1部分及上述第2導電膜之第2部分電性切斷。
  15. 一種半導體裝置，其具備：基板；第1積層體，其設置於上述基板之上方，且交替地積層有第1絕緣層與第1導電膜；第2積層體，其設置於上述第1積層體之上方，且積層有第2絕緣層及第2導電膜；第1柱狀體，其於上述第1絕緣層與上述第1導電膜之積層方向通過上述第1積層體內而設置，且包含第1絕緣體、第1半導體之第1部分、第2絕緣體、及上述第1半導體之第2部分，上述第1半導體之第1部分設置於上述第1絕緣體之上表面上及外側面上，上述第2絕緣體設置於上述第1半導體之上述第1部分之外側面上，上述第1半導體之第2部分設置於上述第1積層體之上方，且連接於上述第1半導體之上述第1部分之上表面上；以及第2柱狀體，其於上述第2絕緣層與上述第2導電膜之積層方向通過上述第2積層體內而設置，且到達上述第1柱狀體，且包含：第2半導體之第1部分，其沿著上述第2絕緣層與上述第2導電膜之積層方向延伸；上述第2半導體之第2部分，其於上述第2導電膜之下方連接於上述第2半導體之上述第1部分之外側面上，且與上述第1半導體之上述第2部分連接；以及第3絕緣體，其設置於上述第2半導體之上述第1部分與上述第2導電膜之間。
  16. 如請求項15之半導體裝置，其中於上述第1柱狀體之上方與上述第2導電膜之下方之間，於上述第2柱狀體之側方具有氣隙。
  17. 如請求項15之半導體裝置，其中上述第1半導體之上述第2部分及上述第2半導體之上述第2部分之沿著與上述基板垂直之方向之剖面具有L字型之形狀。
  18. 如請求項15之半導體裝置，其中上述第1柱狀體之中心與上述第2柱狀體之中心相互偏心。
  19. 如請求項18之半導體裝置，其中於上述基板上具備各自包含上述第1柱狀體及上述第2柱狀體之第1串、第2串、及第3串，上述第2導電膜包含：上述第2導電膜之第1部分，其與上述第1串之上述第2柱狀體及上述第2串之上述第2柱狀體交叉；以及上述第2導電膜之第2部分，其與上述第3串之上述第2柱狀體交叉，且與上述第2導電膜之上述第1部分電性切斷；上述第1串之上述第1柱狀體、上述第2串之上述第1柱狀體、及上述第3串之上述第1柱狀體於上述基板之上方大致等間隔地排列。
  20. 如請求項19之半導體裝置，其進而具備第4絕緣體，該第4絕緣體形成於上述第2串之上述第1柱狀體、及上述第3串之上述第1柱狀體之上方，且將上述第2導電膜之上述第1部分及上述第2導電膜之第2部分電性切斷。
TW107127649A 2018-03-19 2018-08-08 半導體裝置 TWI670833B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-051485 2018-03-19
JP2018051485A JP2019165089A (ja) 2018-03-19 2018-03-19 半導体装置

Publications (2)

Publication Number Publication Date
TWI670833B true TWI670833B (zh) 2019-09-01
TW201939717A TW201939717A (zh) 2019-10-01

Family

ID=67904643

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107127649A TWI670833B (zh) 2018-03-19 2018-08-08 半導體裝置

Country Status (4)

Country Link
US (1) US10833096B2 (zh)
JP (1) JP2019165089A (zh)
CN (1) CN110289266B (zh)
TW (1) TWI670833B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115942749A (zh) * 2016-09-21 2023-04-07 铠侠股份有限公司 半导体装置
JP2020047786A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 半導体記憶装置
JP7313996B2 (ja) 2019-09-11 2023-07-25 株式会社アルファ 車両のハンドル装置
KR20210115646A (ko) 2020-03-16 2021-09-27 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
WO2021248426A1 (en) 2020-06-12 2021-12-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with drain select gate cut and methods for forming the same
WO2021248425A1 (en) 2020-06-12 2021-12-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with drain select gate cut and methods for forming and operating the same
JP2022047770A (ja) * 2020-09-14 2022-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2022051007A (ja) 2020-09-18 2022-03-31 キオクシア株式会社 半導体記憶装置
KR20220040162A (ko) 2020-09-23 2022-03-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US11737274B2 (en) 2021-02-08 2023-08-22 Macronix International Co., Ltd. Curved channel 3D memory device
JP2022133126A (ja) * 2021-03-01 2022-09-13 キオクシア株式会社 半導体記憶装置及びその製造方法
US11916011B2 (en) 2021-04-14 2024-02-27 Macronix International Co., Ltd. 3D virtual ground memory and manufacturing methods for same
US20230039621A1 (en) * 2021-08-05 2023-02-09 Micron Technology, Inc. Memory Array And Method Used In Forming A Memory Array
KR20230024605A (ko) * 2021-08-12 2023-02-21 에스케이하이닉스 주식회사 수직형 반도체 장치 및 그 제조 방법
US11751492B2 (en) 2021-09-24 2023-09-05 International Business Machines Corporation Embedded memory pillar

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201733020A (zh) * 2016-03-10 2017-09-16 Toshiba Kk 半導體裝置及其製造方法
TW201732950A (zh) * 2015-12-09 2017-09-16 Toshiba Kk 半導體裝置及其製造方法
TW201803091A (zh) * 2016-03-08 2018-01-16 東芝記憶體股份有限公司 半導體裝置及其製造方法
TW201807811A (zh) * 2016-03-14 2018-03-01 東芝記憶體股份有限公司 半導體記憶裝置及其製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4768557B2 (ja) 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2009135328A (ja) 2007-11-30 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置
JP4468433B2 (ja) 2007-11-30 2010-05-26 株式会社東芝 不揮発性半導体記憶装置
JP2010021191A (ja) 2008-07-08 2010-01-28 Toshiba Corp 半導体記憶装置及びその製造方法
CN101911287B (zh) 2007-12-27 2013-05-15 株式会社东芝 半导体存储器件及其制造方法
JP2009164433A (ja) 2008-01-08 2009-07-23 Toshiba Corp 不揮発性半導体記憶装置
US8013389B2 (en) * 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
KR101198253B1 (ko) * 2010-12-30 2012-11-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
CN102184740B (zh) * 2011-01-31 2013-10-09 清华大学 垂直折叠式存储器阵列结构
US20120241866A1 (en) 2011-03-24 2012-09-27 Toshiba America Electronic Components, Inc. Transistor structure and manufacturing method which has channel epitaxial equipped with lateral epitaxial structure
JP2015170643A (ja) 2014-03-05 2015-09-28 株式会社東芝 不揮発性半導体記憶装置
US9431419B2 (en) 2014-09-12 2016-08-30 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
KR20170053030A (ko) 2015-11-05 2017-05-15 에스케이하이닉스 주식회사 3차원 반도체 장치 및 이의 제조방법
JP6495838B2 (ja) * 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
CN106653684B (zh) * 2017-03-08 2019-04-02 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法
CN109671667B (zh) * 2017-03-08 2021-04-13 长江存储科技有限责任公司 一种三维存储器及其通道孔结构的形成方法
US10403639B2 (en) * 2017-07-18 2019-09-03 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
KR20190019672A (ko) * 2017-08-18 2019-02-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10290650B1 (en) * 2018-02-05 2019-05-14 Sandisk Technologies Llc Self-aligned tubular electrode portions inside memory openings for drain select gate electrodes in a three-dimensional memory device
JP2020031149A (ja) * 2018-08-23 2020-02-27 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201732950A (zh) * 2015-12-09 2017-09-16 Toshiba Kk 半導體裝置及其製造方法
TW201803091A (zh) * 2016-03-08 2018-01-16 東芝記憶體股份有限公司 半導體裝置及其製造方法
TW201733020A (zh) * 2016-03-10 2017-09-16 Toshiba Kk 半導體裝置及其製造方法
TW201807811A (zh) * 2016-03-14 2018-03-01 東芝記憶體股份有限公司 半導體記憶裝置及其製造方法

Also Published As

Publication number Publication date
US20190287994A1 (en) 2019-09-19
US10833096B2 (en) 2020-11-10
CN110289266B (zh) 2023-10-27
JP2019165089A (ja) 2019-09-26
CN110289266A (zh) 2019-09-27
TW201939717A (zh) 2019-10-01

Similar Documents

Publication Publication Date Title
TWI670833B (zh) 半導體裝置
TWI385792B (zh) 非揮發性半導體儲存裝置及其製造方法
US9659958B2 (en) Three-dimensional semiconductor memory device
US8916921B2 (en) Non-volatile semiconductor storage device including a dielectric with low permittivity in memory cells arranged in a three dimensional manner
US8575675B2 (en) Nonvolatile memory device
TWI695491B (zh) 半導體記憶體及半導體記憶體之製造方法
KR20170036877A (ko) 3차원 반도체 메모리 장치
JP5389074B2 (ja) 不揮発性半導体記憶装置及びその製造方法
TW202011586A (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
TW202006933A (zh) 半導體記憶體及其製造方法
JP2013069932A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2020035977A (ja) 半導体記憶装置
JP2019192663A (ja) 半導体メモリ
CN112530967B (zh) 存储器器件
CN110880516B (zh) 半导体存储装置及其制造方法
US20190279997A1 (en) Semiconductor device and manufacturing method of semiconductor device
CN113745234B (zh) 半导体存储装置
US20230093316A1 (en) Semiconductor storage device and method of manufacturing semiconductor storage device
US20240203494A1 (en) Semiconductor storage device and semiconductor storage device manufacturing method
US20160260729A1 (en) Semiconductor device, semiconductor memory device, and method of manufacturing semiconductor device
US20230276629A1 (en) Semiconductor device and manufacturing method thereof
US20210091002A1 (en) Semiconductor memory device and method for manufacturing semiconductor memory device
JP2023036377A (ja) 半導体記憶装置およびその製造方法
JP2013110344A (ja) 不揮発性半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees