JP2019192663A - 半導体メモリ - Google Patents

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圭介 須田
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史記 相宗
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Atsushi Fukumoto
敦之 福本
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Abstract

【課題】半導体メモリの歩留まりを上げる。【解決手段】実施形態の半導体メモリは、積層部と、複数のピラーとを含む。積層部は、第１領域ＭＲと、第１領域と異なる第２領域ＰＲとを含む。積層部は、第１領域及び第２領域において、第１導電層と、第１導電層上の第１絶縁層２５と、第１絶縁層上の第２導電層２６とを含む。積層部は、第１領域において、第２導電層上に交互に積層された第２絶縁層６２及び第３導電層２７を含む。複数のピラーは、積層部の第１領域において、積層された第３導電層と、第２導電層と、第１絶縁層とのそれぞれを貫通し、底面が第１導電層に含まれる。第１領域における第１導電層のキャリア密度は、第２領域における第１導電層のキャリア密度よりも高い。【選択図】図２４

Description

実施形態は、半導体メモリに関する。
半導体メモリとして、ＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１７／００６２４５９号明細書
半導体メモリの歩留まりを上げる。
実施形態の半導体メモリは、積層部と、複数のピラーとを含む。積層部は、基板の表面に平行な面において、第１領域と、第１領域と異なる第２領域とを含む。積層部は、第１領域及び第２領域において、第１導電層と、第１導電層上の第１絶縁層と、第１絶縁層上の第２導電層とを含む。積層部は、第１領域において、第２導電層上に交互に積層された第２絶縁層及び第３導電層を含む。複数のピラーは、積層部の第１領域において、積層された第２絶縁層及び第３導電層と、第２導電層と、第１絶縁層とのそれぞれを貫通し、底面が第１導電層に含まれる。複数のピラーと第３導電体層とが交差する部分は、メモリセルとして機能する。第１領域における第１導電層のキャリア密度は、第２領域における第１導電層のキャリア密度よりも高い。
第１実施形態に係る半導体メモリの構成例を示すブロック図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイのより詳細な平面レイアウトの一例を示す平面図。 図４のＶ−Ｖ線に沿ったメモリセルアレイの断面構造の一例を示す断面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイに含まれたメモリピラーの断面構造の一例を示す断面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイに含まれたメモリピラーの断面構造の一例を示す断面図。 図３のＶＩＩＩ−ＶＩＩＩ線に沿ったメモリセルアレイの断面構造の一例を示す断面図。 第１実施形態に係る半導体メモリの製造方法の一例を示すフローチャート。 第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体メモリの備えるメモリセルアレイのメモリ領域における断面構造の一例を示す断面図。 第２実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第３実施形態に係る半導体メモリの備えるメモリセルアレイのメモリ領域における断面構造の一例を示す断面図。 第３実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第３実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第３実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第３実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第３実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第３実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。 第３実施形態に係る半導体メモリの製造工程の一例を示すメモリセルアレイの断面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は文字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態に係る半導体メモリ１について説明する。
［１−１］半導体メモリ１の構成
［１−１−１］半導体メモリ１の全体構成
半導体メモリ１は、例えばデータを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、例えば外部のメモリコントローラ２によって制御される。図１は、第１実施形態に係る半導体メモリ１の構成例を示している。
図１に示すように、半導体メモリ１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。メモリセルアレイ１０には、複数のビット線、及び複数のワード線が設けられる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位として使用される。各メモリセルは、１本のビット線と１本のワード線とに関連付けられる。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体メモリ１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体メモリ１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体メモリ１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、アドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、例えば選択ワード線に対応する信号線と非選択ワード線に対応する信号線とのそれぞれに、生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択ワード線に対応する信号線と非選択ワード線に対応する信号線とのそれぞれに印加された電圧を、選択されたブロックＢＬＫ内の選択ワード線及び非選択ワード線にそれぞれ転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
半導体メモリ１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体メモリ１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
コマンドラッチイネーブル信号ＣＬＥは、半導体メモリ１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体メモリ１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体メモリ１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体メモリ１に命令する信号である。
レディビジー信号ＲＢｎは、半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
以上で説明した半導体メモリ１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］メモリセルアレイ１０の回路構成
図２は、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。
ＮＡＮＤストリングＮＳは、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。
同一のブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３にそれぞれ含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。複数のブロックＢＬＫ間で同一列に対応する選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通接続される。
同一のブロックＢＬＫ内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。各ブロックＢＬＫ内の選択トランジスタＳＴ２のソースは、複数のブロックＢＬＫ間でソース線ＳＬに共通接続される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、例えばセルユニットＣＵと称される。各セルユニットＣＵの記憶容量は、メモリセルトランジスタＭＴが記憶するデータのビット数に基づいて変化する。
例えば、１つのセルユニットＣＵは、メモリセルトランジスタＭＴの各々が１ビットデータを記憶する場合に１ページデータを記憶することが出来、メモリセルトランジスタＭＴの各々が２ビットデータを記憶する場合に２ページデータを記憶することが出来る。
このように、「１ページデータ」は、例えば１ビットデータを記憶するメモリセルトランジスタＭＴで構成されたセルユニットＣＵが記憶するデータの総量で定義される。
［１−１−３］メモリセルアレイ１０の構造
以下に、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の構造の一例について説明する。
尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体メモリ１が形成される半導体基板２０の表面に対する鉛直方向に対応している。図を見易くするために、平面図にはハッチングが各構成要素に適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
図３は、第１実施形態におけるメモリセルアレイ１０の平面レイアウトの一例を、Ｙ方向に配列する複数のブロックＢＬＫのうちブロックＢＬＫ０に対応する構造体を抽出して示している。
図３に示すように、例えば、ブロックＢＬＫ０のストリングユニットＳＵ０〜ＳＵ３のそれぞれに対応する構造体は、各々がＸ方向に延伸して設けられ、Ｙ方向に配列している。また、ストリングユニットＳＵ０〜ＳＵ３のそれぞれに対応する構造体は、それぞれスリットＳＬＴによって囲まれている。つまり、Ｙ方向に隣り合うストリングユニットＳＵ間には、Ｘ方向に延伸したスリットＳＬＴが設けられている。
言い換えると、Ｘ方向に延伸した複数のスリットＳＬＴが、Ｙ方向に配列している。Ｙ方向に延伸した２本のスリットＳＬＴが、Ｘ方向に延伸した複数のスリットＳＬＴのＸ方向における一端部分と他端部分とをそれぞれ繋ぐように設けられる。Ｙ方向に延伸した２本のスリットＳＬＴと、Ｙ方向に隣り合うスリットＳＬＴとの間の構造体が、１つのストリングユニットＳＵに対応している。尚、スリットＳＬＴに囲まれた各領域には、複数のストリングユニットＳＵが設けられても良い。
ストリングユニットＳＵに対応する構造体が設けられた領域は、メモリ領域ＭＲ及び引出領域ＨＲに分類される。まず、ストリングユニットＳＵのメモリ領域ＭＲにおける詳細な構造について説明する。
メモリ領域ＭＲは、実質的にデータを保持する領域である。メモリ領域ＭＲには、複数のメモリピラーＭＰが例えば千鳥状に設けられる。メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。尚、図３に示されたメモリピラーＭＰの個数は模式的なものであり、メモリピラーＭＰの個数は図示された個数に限定されない。
図４は、第１実施形態におけるメモリセルアレイ１０のメモリ領域ＭＲにおける詳細な平面レイアウトの一例を、ストリングユニットＳＵ０及びＳＵ１のそれぞれに対応する構造体を抽出して示している。
図４に示すように、メモリセルアレイ１０には、複数のビット線ＢＬと複数のコンタクトＣＰとのそれぞれが、メモリピラーＭＰの位置に対応して配置される。
複数のビット線ＢＬのそれぞれはＹ方向に延伸し、複数のビット線ＢＬはＸ方向に配列している。例えば、各メモリピラーＭＰには、２本のビット線ＢＬが重なっている。尚、各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
各コンタクトＣＰは、対応するビット線ＢＬとメモリピラーＭＰとの間に設けられる。各メモリピラーＭＰは、コンタクトＣＰを介して１本のビット線と電気的に接続される。１つのメモリピラーＭＰに複数のビット線ＢＬが重なっている場合、コンタクトＣＰは、メモリピラーＭＰに重なっているビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間に設けられる。
図５は、図４のＶ−Ｖ線に沿った断面図であり、第１実施形態におけるメモリセルアレイ１０のメモリ領域ＭＲにおける断面構造の一例を示している。
図５に示すように、メモリ領域ＭＲにおいてメモリセルアレイ１０は、例えば導電体２１、導電体２２〜２４、絶縁層２５、導電体２６〜２９、メモリピラーＭＰ、コンタクトＣＰ、並びにスリットＳＬＴを含んでいる。
半導体基板２０の上方には、絶縁層を介して導電体２１が設けられる。導電体２１は、例えばＸＹ平面に沿って広がった板状に形成される。導電体２１は、例えばタングステン（Ｗ）を含んでいる。尚、半導体基板２０と導電体２１との間の領域には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等の回路が設けられる（図示せず）。
導電体２１上には、導電体２２が設けられる。導電体２２上には、導電体２３が設けられる。導電体２３上には、導電体２４が設けられる。導電体２２〜２４のそれぞれは、例えばＸＹ平面に沿って広がった板状に形成される。
導電体２１〜２４のそれぞれの間は、それぞれ電気的に接続されている。導電体２１〜２４の組は、ソース線ＳＬとして使用される。以下では、導電体２１〜２４の組のことを、ソース線部と称する。
導電体２２及び２４のそれぞれは、例えばノンドープのポリシリコン（Ｓｉ）である。導電体２３は、例えばリンがドープされたポリシリコン（Ｓｉ）である。
導電体２４上には、絶縁層２５が設けられる。絶縁層２５は、例えば二酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
絶縁層２５上には、導電体２６が設けられる。導電体２６は、例えばＸＹ平面に沿って広がった板状に形成される。導電体２６は、例えば選択ゲート線ＳＧＳとして使用される。導電体２６は、例えばリンがドープされたポリシリコン（Ｓｉ）である。
導電体２６上には、絶縁層と導電体２７とが交互に積層される。導電体２７は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体２７は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体２７は、例えばタングステン（Ｗ）を含んでいる。
最上層の導電体２７上には、絶縁層を介して導電体２８が設けられる。導電体２８は、例えばＸＹ平面に沿って広がった板状に形成される。導電体２８は、例えば選択ゲート線ＳＧＤとして使用される。導電体２８は、例えばタングステン（Ｗ）を含んでいる。
導電体２８上には、絶縁層を介して導電体２９が設けられる。導電体２９は、Ｙ方向に沿って延伸したライン状に形成される。導電体２９は、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体２９は、Ｘ方向に沿って配列している。導電体２９は、例えば銅（Ｃｕ）を含んでいる。
メモリピラーＭＰは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体２３及び２４、絶縁層２５、導電体２６、複数の導電体２７、並びに導電体２８を貫通している。
メモリピラーＭＰの上端は、導電体２８が設けられた層と導電体２９が設けられた層との間の層に含まれている。
メモリピラーＭＰの下端は、例えば導電体２２が設けられた層に含まれている。言い換えると、メモリピラーＭＰの底面は、導電体２２を貫通せずに止まっている。
また、メモリピラーＭＰは、例えばコア部材３０、半導体３１、積層膜３２、及び導電体３３を含んでいる。
コア部材３０は、Ｚ方向に沿って延伸した柱状に形成される。コア部材３０の上端は、例えば導電体２８が設けられた層と導電体２９が設けられた層との間の層に含まれている。コア部材３０の下端は、例えば導電体２２が設けられた層に含まれている。コア部材３０は、例えば二酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
コア部材３０の側面及び下面は、半導体３１によって覆われている。半導体３１は、側面接触部ＳＣを有している。側面接触部ＳＣは、導電体２３が設けられた層に含まれている。半導体３１は、側面接触部ＳＣにおいて導電体２３と接触し、導電体２３と電気的に接続される。半導体３１は、例えばポリシリコン（Ｓｉ）である。
導電体２３を含み且つ半導体基板２０の表面に平行な断面におけるメモリピラーＭＰの構造の一例が、図６に示されている。
図６に示すように、導電体２３を含む層においてコア部材３０は、メモリピラーＭＰの中央部に設けられている。半導体３１は、コア部材３０を囲っている。導電体２３は、半導体３１の側面（側面接触部ＳＣ）に接触している。
図５に戻り、半導体３１の側面と下面とは、積層膜３２によって覆われている。尚、側面接触部ＳＣ近傍では、積層膜３２が設けられない。メモリピラーＭＰの側面接触部ＳＣ近傍、すなわちメモリピラーＭＰの上部に設けられた積層膜３２と、メモリピラーＭＰの下部に設けられた積層膜３２との間には、上述したように導電体２３が設けられる。
ワード線ＷＬとして使用される導電体２７を含み且つ半導体基板２０の表面に平行な断面におけるメモリピラーＭＰの構造の一例が、図７に示されている。
図７に示すように、導電体２７を含む層においてコア部材３０は、メモリピラーＭＰの中央部に設けられている。半導体３１は、コア部材３０の側面を囲っている。積層膜３２は、半導体３１の側面を囲っている。積層膜３２は、例えばトンネル酸化膜３４、絶縁膜３５、及びブロック絶縁膜３６を含んでいる。
トンネル酸化膜３４は、半導体３１に接触し且つ半導体３１の側面を囲っている。絶縁膜３５は、トンネル酸化膜３４に接触し且つトンネル酸化膜３４の側面を囲っている。ブロック絶縁膜３６は、絶縁膜３５に接触し且つ絶縁膜３５の側面を囲っている。導電体２７は、ブロック絶縁膜３６に接触し且つブロック絶縁膜３６の側面を囲っている。
再び図５に戻り、コア部材３０及び半導体３１の上部には、導電体３３が形成される。導電体３３は、半導体３１と電気的に接続されている。導電体３３の側面は、例えば積層膜３２によって覆われている。導電体３３は、例えばポリシリコン（Ｓｉ）であり、半導体３１と一体で形成され得る。
以上で説明したメモリピラーＭＰの構成では、例えば、メモリピラーＭＰと導電体２６とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと複数の導電体２７のそれぞれとが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。メモリピラーＭＰと導電体２８とが交差する部分が、選択トランジスタＳＴ１として機能する。
つまり、半導体３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。絶縁膜３５は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
尚、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。例えば、メモリピラーＭＰは、導電体２８（選択ゲート線ＳＧＳ）を貫通するピラーと、複数の導電体２７（ワード線ＷＬ）を貫通するピラーとが連結された構造であっても良い。また、メモリピラーＭＰは、それぞれが複数の導電体２７を貫通する複数のピラーがＺ方向に連結された構造であっても良い。
メモリピラーＭＰの導電体３３上には、柱状のコンタクトＣＰが設けられる。コンタクトＣＰの上面には、１個の導電体２９、すなわち１本のビット線ＢＬが接触している。尚、メモリピラーＭＰと導電体２９との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。
スリットＳＬＴは、Ｚ方向に沿って延伸した板状に形成され、例えば導電体２３及び２４、絶縁層２５、導電体２６、複数の導電体２７、並びに導電体２８を分断している。このため、第１実施形態に係る半導体メモリ１において、導電体２６、導電体２７、及び導電体２８のそれぞれは、Ｘ方向に延伸した形状となる。
スリットＳＬＴの上端は、導電体２８が設けられた層と導電体２９が設けられた層との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体２２が設けられた層に含まれている。言い換えると、スリットＳＬＴの底面は、導電体２２を貫通せずに止まっている。尚、スリットＳＬＴは、少なくとも導電体２６〜２８を分断していれば良い。
また、スリットＳＬＴは段差部ＣＴを含み、段差部ＣＴを境界としてスリット幅が変化している。具体的には、段差部ＣＴは、例えば絶縁層２５に含まれている。段差部ＣＴよりも下層のスリット幅は、段差部ＣＴよりも上層のスリット幅よりも狭い。
スリットＳＬＴの内部には、絶縁体４０が設けられる。絶縁体４０は、例えば二酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。尚、絶縁体４０は、複数種類の絶縁体により構成されても良い。例えば、スリットＳＬＴに二酸化シリコンが埋め込まれる前に、スリットＳＬＴの側壁として窒化シリコン（ＳｉＮ）が形成されても良い。
次に、図３に戻り、ストリングユニットＳＵの引出領域ＨＲにおける詳細な構造について説明する。
引出領域ＨＲは、メモリ領域ＭＲに設けられたＮＡＮＤストリングＮＳに接続された各種配線とロウデコーダモジュール１５との間を電気的に接続するための領域である。
引出領域ＨＲにおいて、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤにそれぞれ対応する複数の導電体は、例えば階段状に設けられる。図３に示す一例では、ワード線ＷＬに対応する導電体の端部は、２列の階段状に設けられている。
また、引出領域ＨＲには、例えば選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれに対応して、コンタクトＣＣが設けられている。選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれは、対応するコンタクトＣＣを介して、ロウデコーダモジュール１５に電気的に接続される。
図８は、図３のＶＩＩＩ−ＶＩＩＩ線に沿った断面図であり、第１実施形態におけるメモリセルアレイ１０の引出領域ＨＲにおける断面構造の一例を示している。尚、図８に示された領域では、選択ゲート線ＳＧＳ、ワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６、並びに選択ゲート線ＳＧＤにそれぞれ対応する構成が表示されている。
図８に示すように、引出領域ＨＲにおいてメモリセルアレイ１０は、例えば導電体２１〜２４及び２６、導電体２７及び２８、複数のコンタクトＣＣ、並びに導電体５２〜５４を含んでいる。
例えば、選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤにそれぞれ対応する導電体２６、導電体２７、導電体２８のそれぞれの端部は、上述したように階段状に設けられる。これに限定されず、引出領域ＨＲにおいて、導電体２６〜２８のそれぞれの端部は、少なくとも上層に設けられた導電体２７又は２８と重ならない部分を有していれば良い。
各コンタクトＣＣは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体５０及びスペーサ５１を含んでいる。導電体５０は、コンタクトＣＣの上面から下面に亘って延伸した柱状に形成される。スペーサ５１は、導電体５０の側面に形成され、円筒状に形成される。言い換えると、導電体５０の側面は、スペーサ５１によって覆われている。導電体５０は、例えばタングステン（Ｗ）を含んでいる。スペーサ５１は、例えば窒化シリコン（ＳｉＮ）等の絶縁体を含んでいる。
導電体５２〜５４のそれぞれは、メモリ領域ＭＲから引出領域ＨＲに引き出された各種配線と、ロウデコーダモジュール１５との間を接続するための配線である。導電体５２は、導電体２６に対応して設けられる。複数の導電体５３は、それぞれ複数の導電体２７に対応して設けられる。導電体５４は、導電体２８に対応して設けられる。
導電体２６の端部上にコンタクトＣＣが設けられ、当該コンタクトＣＣ上に導電体５２が設けられる。複数の導電体２７のそれぞれの端部上にそれぞれコンタクトＣＣが設けられ、当該複数のコンタクトＣＣ上にそれぞれ導電体５３が設けられる。導電体２８の端部上にコンタクトＣＣが設けられ、当該コンタクトＣＣ上に導電体５４が設けられる。
以上で説明した導電体５２〜５４のそれぞれは、図示せぬ領域においてロウデコーダモジュール１５と電気的に接続される。導電体５２〜５４がそれぞれ形成される層は、同じであっても良いし、異なっていても良い。導電体２６並びに導電体２７及び２８のそれぞれの端部と対応する導電体５２〜５４との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。
以上で説明したメモリセルアレイ１０の構造において、導電体２７の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体２６が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体２６と異なる導電体が使用されても良い。選択ゲート線ＳＧＤには、複数層に設けられた複数の導電体２８が割り当てられても良い。
尚、本明細書では、スリットＳＬＴが導電体２７及び２８を分断した構造が例示されているが、スリットＳＬＴは、導電体２８を分断していなくても良い。この場合、メモリピラーＭＰはＺ方向に複数のピラーが連結された構造を有し、下方に設けられたピラーが導電体２７を貫通し、上方に設けられたピラーが導電体２８を貫通する。そして、導電体２８は、スリットＳＬＴと異なるスリットによって分断され、複数に分割された導電体２８のそれぞれが選択ゲート線ＳＧＤとして機能する。
［１−２］半導体メモリ１の製造方法
図９は、第１実施形態に係る半導体メモリ１の製造方法の一例を示すフローチャートである。図１０〜図２４のそれぞれは、第１実施形態に係る半導体メモリ１の製造工程において、メモリ領域ＭＲに形成される構造体の断面構造の一例を示している。
以下に、図９と、図１０〜図２４のうち何れかの図面とを参照して、半導体メモリ１の製造方法の一例について、ソース線部の形成からスリットＳＬＴの形成までの一連の工程を抽出して説明する。
尚、以下で参照される断面図に示された周辺領域ＰＲは、メモリセルアレイ１０において、図３を用いて説明したスリットＳＬＴから離れた領域に対応している。第１実施形態に係る半導体メモリ１において、周辺領域ＰＲには、例えばメモリセルアレイ１０を貫通し、半導体基板２０上の回路に電気的に接続されるコンタクトが形成される。
まず、図１０に示すように、ソース線部が積層される（ステップＳ１０）。
具体的には、半導体基板２０上に層間絶縁膜６０が形成され、層間絶縁膜６０上に導電体２１が形成される。そして、導電体２１上に、導電体２２、犠牲部材６１、導電体２４、及び絶縁層２５が順に積層される。尚、導電体２１が形成される前には、図示せぬ回路が半導体基板２０上及び層間絶縁膜６０内に形成される。
犠牲部材６１としては、導電体２２及び２４のそれぞれに対してエッチング選択比を大きくすることが可能な材料が選択される。犠牲部材６１は、例えばゲルマニウム（Ｇｅ）を含む半導体、すなわちシリコンゲルマニウム（ＳｉＧｅ）である。本例では、導電体２２及び２４のそれぞれがノンドープのポリシリコン膜であり、犠牲部材６１がシリコンゲルマニウム膜であるものと仮定して説明する。
次に、図１１に示すように、導電体２６が形成され、複数の置換部材６３が積層される（ステップＳ１１）。
具体的には、絶縁層２５上に、導電体２６が積層される。導電体２６上に、絶縁層６２及び置換部材６３が交互に積層される。置換部材６３が形成される層数は、例えば積層するワード線ＷＬ及び選択ゲート線ＳＧＤの層数に対応している。絶縁層６２は、例えば二酸化シリコン（ＳｉＯ２）を含んでいる。置換部材６３は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
次に、引出領域ＨＲにおける構造体が加工され、図１２に示すように周辺領域ＰＲにおける構造体が加工される（ステップＳ１２）。
具体的には、図示せぬ領域において、積層された置換部材６３が、例えば図８を用いて説明したような階段構造に加工される。すると、例えば周辺領域ＰＲにおける絶縁層６２及び置換部材６３が、本加工によって除去される。
その後、半導体基板２０上に形成された構造体上に絶縁膜６４が形成され、形成された絶縁膜６４上が例えばＣＭＰ（Chemical Mechanical Polishing）によって平坦化される。
次に、図１３に示すように、メモリピラーＭＰを形成する領域に対応してメモリホールＭＨが形成される（ステップＳ１３）。
具体的には、まずフォトリソグラフィ等によって、メモリピラーＭＰを形成する領域が開口したマスクが絶縁膜６４上に形成される。そして、形成されたマスクが利用されたエッチングによって、メモリホールＭＨが絶縁膜６４の上面から導電体２２に達するように形成される。
つまり、本工程においてメモリホールＭＨは、絶縁膜６４、複数の置換部材６３、複数の絶縁層６２、導電体２６、絶縁層２５、導電体２４、及び犠牲部材６１のそれぞれを貫通する。そして、メモリホールＭＨの底部は、例えば導電体２２が形成された層内で停止する。本工程におけるエッチング方法としては、例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングが使用される。
尚、本工程では、導電体２６がエッチングストッパとして利用されても良い。導電体２６がエッチングストッパとして利用されることにより、メモリホールＭＨの底部が導電体２２の内部に入り込み過ぎることが抑制され、さらに複数のメモリホールＭＨの底部の位置のばらつきが抑制される。
次に、図１４に示すように、メモリホールＭＨの内部にメモリピラーＭＰが形成される（ステップＳ１４）。
具体的には、例えば、積層膜３２（ブロック絶縁膜３６、絶縁膜３５、及びトンネル酸化膜３４）、半導体３１、及びコア部材３０が、この順番で、絶縁膜６４の上面とメモリホールＭＨの内壁とのそれぞれに形成される。
その後、絶縁膜６４の上面よりも上層に形成された積層膜３２、半導体３１、及びコア部材３０が除去され、メモリホールＭＨの上部に設けられたコア部材３０が除去される。尚、この“メモリホールＭＨの上部”は、最上層に設けられた置換部材６３の上面よりも上層に含まれた部分に対応している。それから、メモリホールＭＨのそれぞれの内部でコア部材３０が除去された領域に、導電体３３が形成される。
次に、図１５に示すように、絶縁膜６４の上面とメモリピラーＭＰの上面とのそれぞれに、保護膜６５が形成される（ステップＳ１５）。保護膜６５としては、例えば二酸化シリコンが形成される。
次に、図１６に示すように、スリットＳＬＴが形成される（ステップＳ１６）。
具体的には、まず、フォトリソグラフィ等によって、スリットＳＬＴを形成する領域が開口したマスクが保護膜６５上に形成される。そして、形成されたマスクが利用されたエッチングによって、スリットＳＬＴが、保護膜６５の上面から絶縁層２５に達するように形成される。
つまり、本工程においてスリットＳＬＴは、保護膜６５、絶縁膜６４、複数の置換部材６３、複数の絶縁層６２、及び導電体２６のそれぞれを貫通する。そして、スリットＳＬＴの底部は、例えば絶縁層２５が形成された層内で停止する。本工程におけるエッチング方法としては、例えばＲＩＥ等の異方性エッチングが使用される。
尚、本工程のエッチングでは、スリットＳＬＴの底部が絶縁層２５が形成された層内で停止することが好ましいが、スリットＳＬＴの底部が導電体２４が形成された層に到達していても良い。
次に、図１７に示すように、スペーサ６６が形成される（ステップＳ１７）。
具体的には、例えばＣＶＤ（Chemical Vapor Deposition）によって、保護膜６５の上面とスリットＳＬＴの内壁とにそれぞれスペーサ６６が形成される。スペーサ６６としては、例えば窒化シリコンが形成される。
次に、図１８に示すように、スペーサ６６が加工される（ステップＳ１８）。
具体的には、例えばＲＩＥによって、保護膜６５の上面に形成されたスペーサ６６と、スリットＳＬＴの底部に形成されたスペーサ６６とが除去される。これにより、スリットＳＬＴの側面には、例えば窒化シリコンの側壁が形成される。
尚、本工程のエッチングは、スリットＳＬＴの底部に形成されたスペーサ６６が除去された後にも継続される。その結果、本工程のエッチングによってスリットＳＬＴの底部は、例えば犠牲部材６１が形成された層まで到達する。
本工程においてスリットＳＬＴは、犠牲部材６１を貫通していても良いし、スリットＳＬＴの底部が導電体２２が形成された層内に到達していても良い。本工程においてスリットＳＬＴは、少なくとも犠牲部材６１まで到達していれば良い。
次に、図１９に示すように、犠牲部材６１が除去される（ステップＳ１９）。
具体的には、犠牲部材６１がシリコンゲルマニウムである場合、例えば三フッ化塩素（ＣｌＦ３）ガスを用いたＣＤＥ（Chemical Dry Etching）によって、犠牲部材６１がスリットＳＬＴを介して選択的にエッチングされ、犠牲部材６１が選択的に除去される。その結果、メモリピラーＭＰの下部において、積層膜３２の側面が露出する。尚、犠牲部材６１は、周辺領域ＰＲにおいて除去されずに残っていても良い。
次に、図２０に示すように、メモリピラーＭＰ底部の積層膜３２が除去される（ステップＳ２０）。
具体的には、例えばウェットエッチング又はドライエッチングによって、ブロック絶縁膜３６、絶縁膜３５、及びトンネル酸化膜３４が順次除去される。その結果、メモリピラーＭＰの下部において、半導体３１の側面が露出する。
次に、図２１に示すように、導電体２３が形成される（ステップＳ２１）。
具体的には、例えばＣＶＤによって、ステップＳ２０において犠牲部材６１が除去された空間に導電体２３が形成され、その後エッチバックされる。その結果、メモリピラーＭＰの半導体３１と、ソース線部（導電体２１〜２４の組）とが電気的に接続される。導電体２３としては、例えばリンがドープされたポリシリコンが形成される。
尚、導電体２３が形成された後のエッチバックの方法としては、例えば等方性のエッチングが使用される。本工程では、犠牲部材６１が除去された空間が導電体２３（例えばリンがドープされたポリシリコン）によって埋め込まれるが、スリットＳＬＴの溝は、例えば導電体２３によって埋め込まれない必要がある。この場合、スリットＳＬＴ底部の幅は、犠牲部材６１の積層方向における幅よりも大きい必要がある。
次に、図２２に示すように、スペーサ６６及び置換部材６３が除去される（ステップＳ２２）。
具体的には、まずスリットＳＬＴ内で露出した導電体２２〜２４（ポリシリコン膜）の表面が酸化され、酸化保護膜（図示せず）が形成される。尚、ポリシリコン膜の表面に酸化保護膜を形成する際には、スペーサ６６の表面には酸化保護膜が形成されない必要がある。つまり、本工程において酸化保護膜を形成する際には、選択酸化をする必要がある。
その後、例えば熱リン酸によるウェットエッチングによって、スペーサ６６及び置換部材６３が除去される。置換部材６３が除去された構造体は、例えばメモリピラーＭＰによってその立体構造が維持される。
次に、図２３に示すように、導電体２７及び２８が形成される（ステップＳ２３）。
具体的には、ステップＳ２２において置換部材６３が除去された空間に、導電体２７又は２８に対応する導電体が形成される。例えば、酸化アルミニウム（Ａｌ２Ｏ３）等のブロック膜が形成された後に、タングステン（Ｗ）等の金属膜が埋め込まれる。
そして、スリットＳＬＴ内に形成された導電体が、例えばウェットエッチングによって除去される。すると、異なる層に設けられた複数の導電体２７と導電体２８とが、それぞれ分離される。その結果、例えばワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体２７と、選択ゲート線ＳＧＤに対応する導電体２８とがそれぞれ形成される。
次に、図２４に示すように、スリットＳＬＴ内に絶縁体４０が形成される（ステップＳ２４）。本工程では、スリットＳＬＴ内に絶縁体４０が埋め込まれる前に、スリットＳＬＴの側壁として窒化シリコン等が形成されても良い。
以上で説明した製造工程によって、ＮＡＮＤストリングＮＳと、ＮＡＮＤストリングＮＳに接続されるソース線ＳＬ、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬとのそれぞれが形成される。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にその他の処理が挿入されても良い。
［１−３］ソース線部のその他の構成について
以上で説明したメモリセルアレイ１０の構成及び製造方法において、ソース線部の積層構造は、その他の構成であっても良い。例えば、導電体２２及び２４として使用される材料と犠牲部材６１として使用される材料との組み合わせは、その他の組み合わせであっても良い。以下に、導電体２２及び２４並びに犠牲部材６１の第１〜第７の組み合わせについて順に説明する。
（第１の組み合わせ）
第１の組み合わせでは、導電体２２及び２４のそれぞれとして炭素（Ｃ）がドープされたポリシリコン（Ｓｉ）が使用され、犠牲部材６１としてシリコンゲルマニウム（ＳｉＧｅ）が使用される。
第１実施形態に第１の組み合わせが適用された場合、半導体メモリ１の製造工程のステップＳ１９では、例えばフッ化水素（ＨＦ）及び硝酸（ＨＮＯ３）を含む水溶液を用いたウエットエッチングが実行される。
（第２の組み合わせ）
第２の組み合わせでは、導電体２２及び２４のそれぞれとして窒素（Ｎ）がドープされたポリシリコンが使用され、犠牲部材６１としてシリコンゲルマニウムが使用される。
第１実施形態に第２の組み合わせが適用された場合、半導体メモリ１の製造工程のステップＳ１９では、例えばフッ化水素及び硝酸を含む水溶液を用いたウエットエッチングが実行される。
（第３の組み合わせ）
第３の組み合わせでは、導電体２２及び２４のそれぞれとして酸素（Ｏ）がドープされたポリシリコンが使用され、犠牲部材６１としてシリコンゲルマニウムが使用される。
第１実施形態に第３の組み合わせが適用された場合、半導体メモリ１の製造工程のステップＳ１９では、例えばフッ化水素及び硝酸を含む水溶液を用いたウエットエッチングが実行される。
（第４の組み合わせ）
第４の組み合わせでは、導電体２２及び２４のそれぞれとしてボロン（Ｂ）がドープされたポリシリコンが使用され、犠牲部材６１としてシリコンゲルマニウムが使用される。
第１実施形態に第４の組み合わせが適用された場合、半導体メモリ１の製造工程のステップＳ１９では、例えばフッ化水素及び硝酸を含む水溶液を用いたウエットエッチングが実行される。
（第５の組み合わせ）
第５の組み合わせでは、導電体２２及び２４のそれぞれとして炭素がドープされたポリシリコンが使用され、犠牲部材６１としてノンドープのポリシリコンが使用される。
第１実施形態に第５の組み合わせが適用された場合、半導体メモリ１の製造工程のステップＳ１９では、例えば水酸化カリウム（ＫＯＨ）を含む水溶液を用いたウエットエッチングが実行される。
（第６の組み合わせ）
第６の組み合わせでは、導電体２２及び２４のそれぞれとして窒素がドープされたポリシリコンが使用され、犠牲部材６１としてノンドープのポリシリコンが使用される。
第１実施形態に第６の組み合わせが適用された場合、半導体メモリ１の製造工程のステップＳ１９では、例えばコリンを含む水溶液を用いたウエットエッチングが実行される。
（第７の組み合わせ）
第７の組み合わせでは、導電体２２及び２４のそれぞれとして酸素がドープされたポリシリコンが使用され、犠牲部材６１としてノンドープのポリシリコンが使用される。
第１実施形態に第７の組み合わせが適用された場合、半導体メモリ１の製造工程のステップＳ１９では、例えばコリンを含む水溶液を用いたウエットエッチングが実行される。
（第８の組み合わせ）
第８の組み合わせでは、導電体２２及び２４のそれぞれとしてボロンがドープされたポリシリコンが使用され、犠牲部材６１としてノンドープのポリシリコンが使用される。
第１実施形態に第８の組み合わせが適用された場合、半導体メモリ１の製造工程のステップＳ１９では、例えば水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含む水溶液を用いたウエットエッチングが実行される。
以上で説明した第１〜第４の組み合わせのそれぞれでは、犠牲部材６１としてシリコンゲルマニウムが使用される。そして、ステップＳ１９のウェットエッチングでは、例えばシリコンゲルマニウムのエッチングレートが高いＨＦ／ＨＮＯ３水溶液が使用される。その結果、ステップＳ１９のエッチングにおいて、導電体２２及び２４と犠牲部材６１との間のエッチング選択比が大きくなり、選択的に犠牲部材６１を除去することが可能となる。
第５〜第８の組み合わせのそれぞれでは、犠牲部材６１としてノンドープのポリシリコンが使用される。そして、導電体２２及び２４として何らかの不純物がドープされたポリシリコンが使用されることによって、ステップＳ１９の有機アルカリ水溶液を用いたウェットエッチングにおける半導体２２及び２４のエッチングレートが低くなる。その結果、ステップＳ１９のエッチングにおいて、導電体２２及び２４と犠牲部材６１との間のエッチング選択比が大きくなり、選択的に犠牲部材６１を除去することが可能となる。
尚、第４及び第８の組み合わせでは、犠牲部材６１が形成された領域に形成される導電体２３（例えばリンがドープされたポリシリコン）によって、導電体２２及び２４のボロンを補償し、全体としてはｎ型半導体膜として動作させることが望ましい。言い換えると、導電体２２〜２４で構成されるソース線部の半導体層では、電子密度を、正孔密度よりも高くすることが望ましい。この理由は、ＮＡＮＤストリングＮＳはｎ型動作させることが望ましく、ソース線部に使用される導電体２２及び２４をｎ型とする必要があるからである。
第４及び第８の組み合わせにおいて、導電体２２及び２４をｎ型半導体膜にするためには、例えば導電体２３が形成された後の熱処理によって、導電体２３内のリンを導電体２２及び２４に拡散させる。そして、導電体２２及び２４のそれぞれがリン及びボロンを含み、且つリンのドープ量がボロンのドープ量を上回るようにする。
その結果、ソース線部の半導体層では、電子密度が正孔密度を上回り、導電体２２及び２４のそれぞれが、ｎ型動作することが可能となる。
以上の説明では、導電体２２及び２４が同様の材料で構成される場合を例に挙げたが、導電体２２と導電体２４とは異なる組成であっても良い。例えば、導電体２２と導電体２４とのそれぞれにドープされる不純物の濃度が異なっていても良いし、導電体２２にドープされる不純物と導電体２４にドープされる不純物とが異なっていても良い。
以上で説明した第１実施形態に係る半導体メモリ１の構成及び製造方法において、ポリシリコンは、成膜時点においてアモルファス状態であっても良い。例えば、半導体メモリ１の製造工程では、途中の熱処理を低減することにより、ステップＳ２１において形成される導電体２３がアモルファス状態であっても良い。アモルファス状態で形成されたシリコン膜は、例えばその後の熱処理によって結晶化される。
［１−４］第１実施形態の効果
以上で説明した第１実施形態に係る半導体メモリ１に依れば、半導体メモリ１の歩留まりを向上することが出来る。以下に、本効果の詳細について説明する。
メモリセルが三次元に積層された半導体記憶装置の製造工程では、例えば置換部材と絶縁層とが交互に積層された積層体が形成された後に、メモリホールが形成される。メモリホール内には、例えばＯＮＯ（Oxide-Nitride-Oxide）膜、チャネル半導体を含む多層膜が形成され、ＮＡＮＤストリングとして機能するメモリピラーが形成される。各メモリピラーでは、例えば底部におけるＯＮＯ膜が除去され、メモリピラー内のチャネル半導体は、メモリピラーの底面を介してソース線に電気的に接続される。
その後、メモリセルアレイが形成される構造体にスリットが形成され、置換部材を導電体に置換する処理が実行される。その結果、ＮＡＮＤストリングＮＳに接続される配線が積層された積層配線構造が形成される。このような半導体記憶装置において単位面積当たり記憶容量を大きくする方法としては、ワード線の積層数を増やして、１つのＮＡＮＤストリングが含むメモリセルの数を増やすことが考えられる。
しかし、ワード線の積層数を増やす場合には、メモリホールのアスペクト比が増大し、ＲＩＥ等によってメモリホール底部に形成されたＯＮＯ膜を除去する難易度が高くなる。つまり、メモリホールのアスペクト比が高くなることに伴い、メモリピラーの底面からソース線のコンタクトを確保することが困難になることが考えられる。
これに対して、第１実施形態に係る半導体メモリ１では、メモリピラーＭＰ内のチャネル半導体（半導体３１）とソース線ＳＬ（例えば導電体２３）との間が、メモリピラーＭＰの下部側面を介して電気的に接続される。
具体的には、第１実施形態に係る半導体メモリ１の製造工程では、まずソース線部として、導電体２２、犠牲部材６１、導電体２４が順に積層される。そして、スリットＳＬＴを形成した後且つワード線ＷＬ等の置換処理が実行される前に、スリットＳＬＴを介して犠牲部材６１が除去される。その後、犠牲部材６１が除去された空間を介してメモリピラー下部側面のＯＮＯ膜（積層膜３２）が除去され、当該空間に導電体２３が形成される。
その結果、第１実施形態に係る半導体メモリ１では、メモリピラーＭＰ内の半導体３１と、ソース線部の導電体２３とが、メモリピラーＭＰの下部側面において接触する。つまり、メモリピラーＭＰのチャネル半導体とソース線ＳＬとの間が、メモリピラーＭＰの下部側面を介して電気的に接続される。
このように、第１実施形態に係る半導体メモリ１の製造方法では、メモリピラーＭＰの下部側面においてソース線ＳＬとのコンタクトを形成することによって、高アスペクト比のメモリホールＭＨの底部に対するＲＩＥを省略することが可能となる。
これにより、第１実施形態に係る半導体メモリ１の製造方法は、ソース線ＳＬのコンタクト形成時のプロセス難易度を下げることが出来、メモリホールＭＨの加工時における制約を緩和することが出来る。従って、第１実施形態に係る半導体メモリ１の製造方法は、半導体メモリ１の歩留まりを向上することが出来る。
第１実施形態に係る半導体メモリ１では、さらに以下で示す効果を得ることが出来る。以下に、第１実施形態に係る半導体メモリ１のその他の効果について羅列する。
第１実施形態に係る半導体メモリ１の製造方法では、メモリピラーＭＰ内の半導体３１とソース線部との接触面積のばらつきが抑制されるため、ＮＡＮＤストリングＮＳの特性ばらつきも改善され得る。
第１実施形態に係る半導体メモリ１の製造方法では、犠牲部材６１と、犠牲部材６１を挟む導電体２２及び２４との間で、エッチングの選択比を大きくすることが可能な材料が選択される。そして、導電体２２及び２４と犠牲部材６１とは、基本的に同族元素による半導体膜の積層構造とされる。ソース線部の積層構造の一例としては、例えばＳｉ／ＳｉＧｅ／Ｓｉ（導電体２２／犠牲部材６１／導電体２４）が挙げられる。
この場合、第１実施形態に係る半導体メモリ１の製造方法では、メモリホールＭＨを形成するＲＩＥにおいて、複雑なステップ切替が不要となる。すなわち、第１実施形態に係る半導体メモリ１の製造方法では、メモリホールＭＨの加工が容易となり、メモリホールＭＨの孔径の制御性が向上する。従って、第１実施形態に係る半導体メモリ１の製造方法
では、歩留まり及び特性ばらつきを改善することが出来る。
第１実施形態に係る半導体メモリ１の製造工程のうち、犠牲部材６１が除去される工程では、導電体２６は、スリットＳＬＴの開口部分と導電体２６との間にスペーサ６６が形成されていることによって保護される。一方で、導電体２２及び２４は、犠牲部材６１とのエッチング選択比が大きいことから、当該工程のエッチングにより意図されない形状に加工されることが抑制され得る。
このため、第１実施形態に係る半導体メモリ１では、犠牲部材６１の除去時に導電体２２及び２４の側面が保護されていなくても良く、スペーサ６６を形成する範囲を狭くすることが出来る。
その結果、第１実施形態に係る半導体メモリ１では、スペーサ６６が形成される範囲が犠牲部材６１が形成された層まで達した場合に生じ得る、導電体２３の埋め込み不良の発生を抑制することが出来る。従って、第１実施形態に係る半導体メモリ１の製造方法は、導電体２３を安定的に形成することが可能となり、歩留まりを上げることが出来る。
第１実施形態に係る半導体メモリ１の製造方法では、犠牲部材６１が除去された空間に導電体２３（例えば、リンがドープされたポリシリコン）が埋め込まれる。この導電体２３は、スリットＳＬＴの側壁及び底部にも形成される。そして、スリットＳＬＴの側壁及び底部に形成された導電体２３は、エッチバックによって除去される。
スリットＳＬＴ内に形成される導電体２３の膜厚は、犠牲部材６１の層厚に基づいて変化する。このため、第１実施形態に係る半導体メモリ１では、犠牲部材６１の層厚を抑制することによって、スリットＳＬＴ内の導電体２３の膜厚を薄くすることが可能となる。
このように犠牲部材６１の層厚が可能な限り薄く設計された場合、導電体２３を形成した後のエッチバック量が抑制され得る。その結果、第１実施形態に係る半導体メモリ１では、スリットＳＬＴの幅を縮小することが可能となる。従って、第１実施形態に係る半導体メモリ１は、メモリセルアレイの１０の面積を縮小することが出来、製造コストを削減することが出来る。
第１実施形態に係る半導体メモリ１の構造では、犠牲部材６１が残存する領域（例えば周辺領域ＰＲ）が存在し得る。周辺領域ＰＲでは、例えばワード線ＷＬ等から引き出された配線（例えば導電体５３）を、半導体基板２０上の回路と接続するための貫通コンタクトが形成される。このような貫通コンタクトは、例えば貫通コンタクトの側壁に形成されたスペーサ絶縁膜によって、ソース線部と絶縁される。
このような場合においても、第１実施形態に係る半導体メモリ１において犠牲部材６１は、導電体２２及び２４のそれぞれと電気的に接続された状態であるため、意図されない電荷の蓄積等の発生が抑制される。
その結果、第１実施形態に係る半導体メモリ１は、犠牲部材６１が残存し且つ貫通コンタクトがソース線部を貫通する領域において、後天的に発生するショート不良の発生を抑制することが出来る。従って、第１実施形態に係る半導体メモリ１は、ソース線部に関する不良の識別が容易になり、歩留まりを向上することが出来る。
第１実施形態に係る半導体メモリ１に第５〜第８のいずれかの組み合わせが適用される場合、導電体２２及び２４並びに犠牲部材６１の差異がドープされる不純物の種類及び量のみとなる。
このため、第５〜第８のいずれかの組み合わせが適用された場合の半導体メモリ１の製造コストは、ＳｉＧｅが使用された第１〜第４のいずれかの組み合わせが適用された半導体メモリ１の製造コストよりも小さくなる。
［２］第２実施形態
第２実施形態に係る半導体メモリ１は、第１実施形態に対して、ソース線部の積層構造が異なる。以下に、第２実施形態に係る半導体メモリ１について、第１実施形態と異なる点を説明する。
［２−１］メモリセルアレイ１０の構造
図２５は、第２実施形態におけるメモリセルアレイ１０のメモリ領域ＭＲにおける断面構造の一例を、第１実施形態で説明された図５と同様の領域を抽出して示している。
図２５に示すように、第２実施形態におけるメモリセルアレイ１０は、図５を用いて説明した第１実施形態におけるメモリセルアレイ１０に対して、導電体２２及び２３間に薄膜７０が設けられ、導電体２３及び２４間に薄膜７１が設けられた構造を有する。
薄膜７０及び７１は、例えば二酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁体である。薄膜７０の膜厚は、導電体２２及び２３間を電気的に絶縁しない厚さに設計される。薄膜７１の膜厚は、導電体２３及び２４間を電気的に絶縁しない厚さに設計される。薄膜７０及び７１のそれぞれの膜厚は、例えば２ｎｍ以下であることが望ましい。
尚、薄膜７０及び７１とは、同じ材料が使用されても良いし、異なる材料が使用されても良い。薄膜７０及び７１のそれぞれには、接する半導体層に含まれる不純物が含まれていても良い。また、薄膜７０の膜厚と薄膜７１の膜厚とは、同じであっても良いし、異なっていても良い。
第２実施形態に係る半導体メモリ１のその他の構造は、第１実施形態と同様のため、説明を省略する。
［２−２］半導体メモリ１の製造方法
第２実施形態に係る半導体メモリ１の製造方法は、例えば第１実施形態で図９を用いて説明したフローチャートと同様である。図２６〜図３２のそれぞれは、第２実施形態に係る半導体メモリ１の製造工程において、メモリ領域ＭＲに形成される構造体の断面構造の一例を示している。
以下に、図９と、図２６〜図３２とを用いて、第２実施形態に係る半導体メモリ１の製造方法について、第１実施形態と異なる点を説明する。
まず、ステップＳ１０において、図２６に示すようにソース線部が積層される。具体的には、半導体基板２０上に層間絶縁膜６０が形成され、層間絶縁膜６０上に導電体２１が形成される。そして、導電体２１上に、導電体２２、薄膜７０、犠牲部材６１、薄膜７１、導電体２４、絶縁層２５が順に積層される。
次に、ステップＳ１１〜Ｓ１３の処理が順に実行される。簡潔に述べると、絶縁層２５上に導電体２６が形成され、絶縁層６２及び置換部材６３が交互に積層される。その後、引出領域ＨＲが加工され、絶縁膜６４が形成される。それから、図２７に示すように、メモリホールＭＨが形成される。
本工程においてメモリホールＭＨは、第１実施形態と同様に、絶縁膜６４の上面から半導体２２に達するように形成される。つまり、本工程においてメモリホールＭＨは、絶縁膜６４、複数の置換部材６３、複数の絶縁層６２、導電体２６、絶縁層２５、薄膜７１、導電体２４、犠牲部材６１、及び薄膜７０のそれぞれを貫通する。そして、メモリホールＭＨの底部は、例えば導電体２２が形成された層内で停止する。
次に、ステップＳ１４〜Ｓ１６の処理が順に実行される。簡潔に述べると、メモリホールＭＨの内部にメモリピラーＭＰが形成される。その後、絶縁膜６４の上面とメモリピラーＭＰの上面とのそれぞれに、保護膜６５が形成される。それから、図２８に示すように、スリットＳＬＴが形成される。
次に、ステップＳ１７及びＳ１８の処理が実行される。簡潔に述べると、保護膜６５の上面とスリットＳＬＴの内壁とにそれぞれスペーサ６６が形成される。それから、例えばＲＩＥによって、保護膜６５の上面に形成されたスペーサ６６と、スリットＳＬＴの底部に形成されたスペーサ６６とが除去される。
本工程のエッチングは、スリットＳＬＴの底部に形成されたスペーサ６６が除去された後にも継続される。当該エッチングによってスリットＳＬＴの底部は、図２９に示すように、例えば導電体２２が形成された層まで到達する。
つまり、スリットＳＬＴは、保護膜６５、絶縁膜６４、複数の置換部材６３、複数の絶縁層６２、導電体２６、絶縁層２５、薄膜７１、導電体２４、犠牲部材６１、及び薄膜７０のそれぞれを貫通する。そして、スリットＳＬＴの底部は、例えば導電体２２が形成された層内で停止する。
次に、ステップＳ１９の処理が実行され、図３０に示すように犠牲部材６１が除去される。尚、第１実施形態と同様に、犠牲部材６１は、周辺領域ＰＲにおいて除去されずに残っていても良い。
次に、ステップＳ２０の処理が実行され、図３１に示すようにメモリピラーＭＰ底部の積層膜３２が除去される。図３１では、本工程の処理後に薄膜７０及び７１が残っている場合が例示されている。これに限定されず、メモリ領域ＭＲにおける薄膜７０及び７１は、本工程におけるエッチングによって除去されても良い。
次に、ステップＳ２１の処理が実行され、図３２に示すように半導体２３が形成される。第２実施形態に係る半導体メモリ１の製造工程の詳細やその他の製造工程については、
第１実施形態と同様のため、説明を省略する。
［２−３］第２実施形態の効果
以上のように、第２実施形態に係る半導体メモリ１の製造工程では、第１実施形態で説明した半導体メモリ１の製造工程に対して、導電体２２及び犠牲部材６１間に薄膜７０が設けられ、導電体２４及び犠牲部材６１間に薄膜７１が設けられる。
薄膜７０は、熱処理において、導電体２２及び犠牲部材６１間で不純物が拡散することを抑制することが出来る。薄膜７１は、熱処理において、導電体２４及び犠牲部材６１間で不純物が拡散することを抑制することが出来る。
これにより、第２実施形態に係る半導体メモリ１の製造工程では、ソース線部が形成されてから導電体２３が形成されるまでの期間において、導電体２２及び２４並びに犠牲部材６１のそれぞれの不純物濃度の変化が抑制され得る。
その結果、第２実施形態に係る半導体メモリ１の製造方法は、導電体２２及び２４並びに犠牲部材６１のそれぞれのエッチングレートの変化を抑制することが出来、ソース線部の形状ばらつきを抑制することが出来る。従って、第２実施形態に係る半導体メモリ１の製造方法は、ソース線ＳＬのコンタクト起因の不良の発生を抑制することが出来、歩留まりを向上することが出来る。
［３］第３実施形態
第３実施形態に係る半導体メモリ１は、第１実施形態に対して、ソース線部の積層構造が異なる。以下に、第３実施形態に係る半導体メモリ１について、第１及び第２実施形態と異なる点を説明する。
［３−１］メモリセルアレイ１０の構造
図３３は、第３実施形態におけるメモリセルアレイ１０のメモリ領域ＭＲにおける断面構造の一例を、第１実施形態で説明された図５と同様の領域を抽出して示している。
図３３に示すように、第３実施形態におけるメモリセルアレイ１０は、図５を用いて説明した第１実施形態におけるメモリセルアレイ１０に対して、導電体２２及び２３間に絶縁膜８０が設けられ、導電体２３及び２４間に絶縁膜８１が設けられた構造を有する。
絶縁膜８０及び８１は、例えば二酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁体である。絶縁膜８０及び８１とは、同じ材料が使用されても良いし、異なる材料が使用されても良い。絶縁膜８０及び８１のそれぞれには、接する半導体層に含まれる不純物が含まれていても良い。また、絶縁膜８０の膜厚と絶縁膜８１の膜厚とは、同じであっても良いし、異なっていても良い。
また、第３実施形態におけるメモリセルアレイ１０は、第１実施形態におけるメモリセルアレイ１０に対して、スリットＳＬＴの段差部ＣＴの位置が異なる構造を有する。具体的には、第３実施形態においてスリットＳＬＴの段差部ＣＴは、導電体２３に接触している。言い換えると、段差部ＣＴは、導電体２３が形成された層に含まれている。
第３実施形態に係る半導体メモリ１のその他の構造は、第１実施形態と同様のため、説明を省略する。
［３−２］半導体メモリ１の製造方法
第３実施形態に係る半導体メモリ１の製造方法は、例えば第１実施形態で図９を用いて説明したフローチャートと同様である。図３４〜図４０のそれぞれは、第３実施形態に係る半導体メモリ１の製造工程において、メモリ領域ＭＲに形成される構造体の断面構造の一例を示している。
以下に、図９と、図３４〜図４０とを用いて、第３実施形態に係る半導体メモリ１の製造方法について、第１実施形態と異なる点を説明する。
まず、ステップＳ１０において、図３４に示すようにソース線部が積層される。具体的には、半導体基板２０上に層間絶縁膜６０が形成され、層間絶縁膜６０上に導電体２１が形成される。そして、導電体２１上に、導電体２２、絶縁膜８０、犠牲部材６１、絶縁膜８１、導電体２４、絶縁層２５が順に積層される。
次に、ステップＳ１１〜Ｓ１３の処理が順に実行される。簡潔に述べると、絶縁層２５上に導電体２６が形成され、絶縁層６２及び置換部材６３が交互に積層される。その後、引出領域ＨＲが加工され、絶縁膜６４が形成される。それから、図３５に示すように、メモリホールＭＨが形成される。
本工程においてメモリホールＭＨは、第１実施形態と同様に、絶縁膜６４の上面から導電体２２に達するように形成される。つまり、本工程においてメモリホールＭＨは、絶縁膜６４、複数の置換部材６３、複数の絶縁層６２、導電体２６、絶縁層２５、絶縁膜８１、導電体２４、犠牲部材６１、及び絶縁膜８０のそれぞれを貫通する。そして、メモリホールＭＨの底部は、例えば導電体２２が形成された層内で停止する。
次に、ステップＳ１４〜Ｓ１６の処理が順に実行される。簡潔に述べると、メモリホールＭＨの内部にメモリピラーＭＰが形成される。その後、絶縁膜６４の上面とメモリピラーＭＰの上面とのそれぞれに、保護膜６５が形成される。それから、図３６に示すように、スリットＳＬＴが形成される。
本工程においてスリットＳＬＴは、保護膜６５の上面から絶縁膜８１に達するように形成される。つまり、本工程においてスリットＳＬＴは、保護膜６５、絶縁膜６４、複数の置換部材６３、複数の絶縁層６２、導電体２６、絶縁層２５、絶縁膜８１、及び導電体２４のそれぞれを貫通する。そして、スリットＳＬＴの底部は、絶縁膜８１が形成された層内で停止する。
次に、ステップＳ１７及びＳ１８の処理が実行される。簡潔に述べると、保護膜６５の上面とスリットＳＬＴの内壁とにそれぞれスペーサ６６が形成される。それから、例えばＲＩＥによって、保護膜６５の上面に形成されたスペーサ６６と、スリットＳＬＴの底部に形成されたスペーサ６６とが除去される。
本工程のエッチングは、スリットＳＬＴの底部に形成されたスペーサ６６が除去された後にも継続される。当該エッチングによってスリットＳＬＴの底部は、図３７に示すように、例えば犠牲部材６１が形成された層まで到達する。つまり、スリットＳＬＴの底部は、犠牲部材６１が形成された層内で停止している。
次に、ステップＳ１９の処理が実行され、図３８に示すように犠牲部材６１が除去される。尚、第１実施形態と同様に、犠牲部材６１は、周辺領域ＰＲにおいて除去されずに残っていても良い。
次に、ステップＳ２０の処理が実行され、図３９に示すようにメモリピラーＭＰ底部の積層膜３２が除去される。本工程のエッチングでは、メモリ領域ＭＲに形成された絶縁膜８０及び８１も除去される。
次に、ステップＳ２１の処理が実行され、図４０に示すように半導体２３が形成される。第３実施形態に係る半導体メモリ１の製造工程の詳細やその他の製造工程については、
第１実施形態と同様のため、説明を省略する。
［３−３］第３実施形態の効果
以上のように、第３実施形態に係る半導体メモリ１の製造工程では、第１実施形態で説明した半導体メモリ１の製造工程に対して、導電体２２及び犠牲部材６１間に絶縁膜８０が設けられ、導電体２４及び犠牲部材６１間に絶縁膜８１が設けられる。
絶縁膜８０は、熱処理において導電体２２及び犠牲部材６１間で不純物が拡散することを抑制し、犠牲部材６１を除去する工程において導電体２２を保護する。絶縁膜８１は、熱処理において導電体２４及び犠牲部材６１間で不純物が拡散することを抑制し、犠牲部材６１を除去する工程において導電体２４を保護する。
つまり、第３実施形態に係る半導体メモリ１では、ソース線部が形成されてから導電体２３が形成されるまでの製造工程において、導電体２２及び２４並びに犠牲部材６１のそれぞれの不純物濃度の変化が抑制され、且つ導電体２２及び２４の形状が維持される。
その結果、第３実施形態に係る半導体メモリ１の製造方法は、ソース線部の形状ばらつきを抑制することが出来る。従って、第３実施形態に係る半導体メモリ１の製造方法は、ソース線ＳＬのコンタクト起因の不良の発生を抑制することが出来、歩留まりを向上することが出来る。
尚、第３実施形態に係る半導体メモリ１の製造工程では、ステップＳ１６においてスリットＳＬＴを形成する際に、絶縁膜８１をエッチングストッパとして使用している。
これにより、第３実施形態に係る半導体メモリ１の製造工程では、ステップＳ１８においてスリットＳＬＴ底部を犠牲部材６１まで到達させる工程における、スリットＳＬＴ底面の犠牲部材６１への食い込み量のばらつきを抑制することが出来る。
その結果、第３実施形態に係る半導体メモリ１では、スペーサ６６が形成される範囲が犠牲部材６１が形成された層まで達した場合に生じ得る、導電体２３の埋め込み不良の発生を抑制することが出来る。つまり、第３実施形態に係る半導体メモリ１の製造方法は、導電体２３を安定的に形成することが可能となり、歩留まりを上げることが出来る。
［４］変形例等
実施形態の半導体メモリは、積層部＜例えば図３、１０＞と、複数のピラー＜例えば図３、ＭＰ＞とを含む。積層部は、基板の表面に平行な面において、第１領域＜例えば図２４、ＭＲ＞と、第１領域と異なる第２領域＜例えば図２４、ＰＲ＞とを含む。積層部は、第１領域及び第２領域において、第１導電層＜例えば図２４、２２〜２４並びに６１＞と、第１導電上の第１絶縁層＜例えば図２４、２５＞と、第１絶縁層上の第２導電層＜例えば図２４、２６＞とを含む。積層部は、第１領域において、第２導電層上に交互に積層された第２絶縁層＜例えば図２４、６２＞及び第３導電層＜例えば図２４、２７＞を含む。複数のピラーは、積層部の第１領域において、積層された第２絶縁層及び第３導電層と、第２導電層と、第１絶縁層とのそれぞれを貫通し、底面が第１導電層に含まれる。複数のピラーと第１導電体層とが交差する部分は、メモリセルとして機能する。第１領域における第１導電層のキャリア密度は、第２領域における第１導電層のキャリア密度よりも高い。これにより、半導体メモリ１の歩留まりを上げることが出来る。
上記実施形態では、隣接した半導体層（導電層）を区別可能であるものと仮定して説明したが、これに限定されない。例えば、隣接した半導体層では、半導体メモリ１の製造過程の熱処理によって不純物が拡散することによって、導電体２２〜２４のそれぞれの境界が分からなくなる可能性がある。
このような場合においても、メモリ領域ＭＲにおけるソース線部内の半導体層と、周辺領域ＰＲにおけるソース線部内の半導体層との間には、キャリア密度において差異が生じ得る。つまり、半導体メモリ１の製造工程において、ソース線部の犠牲部材６１が残っているか、犠牲部材６１が導電体２３に置き換えられているかによって、ソース線部の半導体層のキャリア密度が異なることが考えられる。
例えば、メモリ領域ＭＲでは、導電体２３としてリンがドープされたポリシリコンが形成され、周辺領域ＰＲでは、犠牲部材６１としてシリコンゲルマニウムが残っている。このため、半導体メモリ１の製造過程においてソース線部の半導体層間でキャリアが拡散した場合には、半導体層のメモリ領域ＭＲにおける電子密度が、周辺領域ＰＲにおける電子密度よりも高くなる。これは、［１−３］で説明した第１〜第８の組み合わせのいずれにおいても同様である。
上記実施形態では、メモリピラーＭＰの径がＺ方向の各位置において一定である場合が例示されているが、メモリピラーＭＰの形状はこれに限定されない。例えば、メモリピラーＭＰの断面形状は、途中が膨らんでいる樽型、基板側に向かって径が大きくなるテーパー型、又は基板側に向かって径が大きくなる逆テーパー型であっても良い。
同様に、ステップＳ１６で形成されるスリットＳＬＴの幅がＺ方向の各位置において一定である場合が例示されているが、スリットＳＬＴの形状はこれに限定されない。例えば、スリットＳＬＴの断面形状は、途中が膨らんでいる樽型、基板側に向かって径が大きくなるテーパー型、又は基板側に向かって径が大きくなる逆テーパー型であっても良い。
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２４…半導体、２５…絶縁層、２６〜２９…導電体、３０…コア部材、３１…半導体、３２…積層膜、３３…導電体、３４…トンネル酸化膜、３５…絶縁膜、３６…ブロック絶縁膜、４０…絶縁体、５０…導電体、５１…スペーサ、５２〜５４…導電体、６０…層間絶縁膜、６１…犠牲部材、６２…絶縁層、６３…置換部材、６４…絶縁膜、６５…保護膜、６６…スペーサ、７０，７１…薄膜、８０，８１…絶縁膜、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＬ…ソース線、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ

Claims (10)

  1. 基板の表面に平行な面において、第１領域と、前記第１領域と異なる第２領域とを含み、前記第１領域及び前記第２領域において、第１導電層と、前記第１導電層上の第１絶縁層と、前記第１絶縁層上の第２導電層とを含み、前記第１領域において前記第２導電層上に交互に積層された第２絶縁層及び第３導電層を含む積層部と、
    前記積層部の前記第１領域において、前記積層された前記第２絶縁層及び前記第３導電層と、前記第２導電層と、前記第１絶縁層とのそれぞれを貫通し、底面が前記第１導電層に含まれ、前記第３導電層と交差する部分がメモリセルとして機能する複数のピラーと、
    を備え、
    前記第１領域における前記第１導電層のキャリア密度は、前記第２領域における前記第１導電層のキャリア密度よりも高い、半導体メモリ。
  2. 前記ピラーは、前記積層された方向に延伸した第１絶縁体と、前記第１絶縁体の底面及び側面をそれぞれ覆う第１半導体とを含み、
    前記第１導電層は、前記ピラーの側面を介して前記第１半導体と接触している、
    請求項１に記載の半導体メモリ。
  3. 前記積層部は、前記第１領域において前記積層された前記第２絶縁層及び前記第３導電層を分断し、底部が前記第１導電層に含まれるスリットをさらに含む、
    請求項１又は請求項２に記載の半導体メモリ。
  4. 前記第１導電層は、前記基板側から順に積層された第１乃至第５層を含み、前記第２層及び前記第４層のそれぞれは酸化物又は窒化物を含む、
    請求項１乃至請求項３のいずれか一項に記載の半導体メモリ。
  5. 前記第２層の層厚と前記第４層の層厚とのそれぞれは、２ｎｍ以下である、
    請求項４に記載の半導体メモリ。
  6. 前記第１領域における前記第１導電層は、リンを含む、
    請求項１乃至請求項５のいずれか一項に記載の半導体メモリ。
  7. 前記第２領域における前記第１導電層は、ゲルマニウムを含む、
    請求項１乃至請求項６のいずれか一項に記載の半導体メモリ。
  8. 前記第１導電層は、炭素を含む、
    請求項１乃至請求項７のいずれか一項に記載の半導体メモリ。
  9. 前記第１導電層は、窒素又は酸素を含む、
    請求項１乃至請求項７のいずれか一項に記載の半導体メモリ。
  10. 前記第１導電層は、ボロンを含む、
    請求項１乃至請求項７のいずれか一項に記載の半導体メモリ。
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