CN111739889B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种高品质的半导体存储装置。实施方式的半导体存储装置具备：半导体衬底；第1导电体层，设置在所述半导体衬底的上方，且包含硅；多个第2导电体层，设置在所述第1导电体层的上方，在第1方向上分开而积层；以及第1柱，在所述多个第2导电体层内沿所述第1方向延伸，与所述第2导电体层的交叉部分分别作为存储单元晶体管发挥功能；且在所述第1导电体层，包含第1区域，该第1区域是与所述第1柱接触的区域，并具有砷(As)、磷(P)、碳(C)、及硼(B)中的至少1种元素。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2019-53324号(申请日：2019年3月20日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知能够非易失地存储数据的NAND(Not AND，与非)型闪速存储器。
发明内容
实施方式提供一种高品质的半导体存储装置。
实施方式的半导体存储装置具备：半导体衬底；第1导电体层，设置在所述半导体衬底的上方，且包含硅；多个第2导电体层，设置在所述第1导电体层的上方，在第1方向上分开而积层；以及第1柱，在所述多个第2导电体层内沿所述第1方向延伸，且与所述第2导电体层的交叉部分分别作为存储单元晶体管发挥功能；且所述第1导电体层中包含第1区域，该第1区域是与所述第1柱接触的区域，并具有砷(As)、磷(P)、碳(C)、及硼(B)中的至少1种元素。
附图说明
图1是表示实施方式的半导体存储装置1的构成的框图。
图2是表示实施方式的半导体存储装置1所具备的存储单元阵列10的构成的电路图。
图3是表示实施方式的半导体存储装置1所具备的存储单元阵列10的布局的俯视图。
图4是表示实施方式的半导体存储装置1所具备的存储单元阵列10的构造的剖视图。
图5是表示图4的存储器柱MP下部附近A的构造的放大剖视图。
图6是表示图4的存储器柱MP下部附近A的构造的变化例的放大剖视图。
图7是沿图4的V-V线的剖视图，是表示实施方式的半导体存储装置1的存储器柱MP的构造的剖视图。
图8是表示实施方式的半导体存储装置1的制造工序的流程图。
图9～图23是用以说明实施方式的半导体存储装置1的制造工序的存储单元阵列10的剖视图。
图24是表示关于实施方式的半导体存储装置1所具备的存储单元阵列10的变化例的构造的剖视图。
图25是表示图24的存储器柱MP下端附近F的构造的剖视图。
具体实施方式
以下，参考附图对实施方式进行说明。各实施方式中，例示用以使发明的技术思想具体化的装置或方法。附图是示意图或概念图，各附图的尺寸及比率等未必与实际情况相同。本发明的技术思想并非由构成要素的形状、构造、配置等而特定出。
此外，在以下的说明中，对于具有大致相同的功能及构成的构成要素标注相同符号。构成参考符号的文字之后的数字是由包含相同文字的参考符号参考，且用于区别具有相同构成的要素彼此。在无需将由包含相同文字的参考符号所表示的要素相互区别的情况下，这些要素分别由仅包含文字的参考符号参考。
＜1＞实施方式
图1是表示实施方式的半导体存储装置1的构成的框图。以下，参考图1，对实施方式的半导体存储装置1进行说明。
＜1-1＞半导体存储装置1的构成
＜1-1-1＞半导体存储装置1的整体构成
半导体存储装置1例如是能够非易失地存储数据的NAND型闪速存储器。半导体存储装置1例如由外部的存储控制器2控制。
如图1所示，半导体存储装置1例如包含存储单元阵列10、指令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行解码器模块15、及感测放大器模块16。
存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是能够非易失地存储数据的多个存储单元的集合，例如被用作数据的删除单位。
另外，在存储单元阵列10，设置多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列10的详细构成将在以下叙述。
指令寄存器11保存半导体存储装置1从存储控制器2接收的指令CMD。指令CMD例如包含使序列发生器13执行读取动作、写入动作、删除动作等的命令。
地址寄存器12保存半导体存储装置1从存储控制器2接收的地址信息ADD。地址信息ADD例如包含块地址BA、页地址PA、及列地址CA。例如，块地址BA、页地址PA、及列地址CA分别用于块BLK、字线、及位线的选择。
序列发生器13控制半导体存储装置1整体的动作。例如，序列发生器13根据保存在指令寄存器11中的指令CMD而控制驱动器模块14、行解码器模块15、及感测放大器模块16等，执行读取动作、写入动作、删除动作等。
驱动器模块14产生读取动作、写入动作、删除动作等所使用的电压。然后，驱动器模块14例如根据保存在地址寄存器12中的页地址PA，将所产生的电压施加至与所选择的字线对应的信号线。
行解码器模块15根据保存在地址寄存器12中的块地址BA而选择对应的存储单元阵列10内的1个块BLK。然后，行解码器模块15例如将施加至与所选择的字线对应的信号线上的电压传送至所选择的块BLK内的所选择的字线。
感测放大器模块16在写入动作中，根据从存储控制器2接收的写入数据DAT，对各位线施加所需的电压。另外，感测放大器模块16在读取动作中，根据位线的电压而判定存储在存储单元的数据，并将判定结果作为读取数据DAT传送至存储控制器2。
半导体存储装置1与存储控制器2之间的通信例如支持NAND界面标准。例如，在半导体存储装置1与存储控制器2之间的通信中，使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、就绪忙碌信号RBn、及输入输出信号I/O。
指令锁存使能信号CLE是表示半导体存储装置1接收的输入输出信号I/O为指令CMD的信号。地址锁存使能信号ALE是表示半导体存储装置1接收的信号I/O为地址信息ADD的信号。写入使能信号WEn是命令半导体存储装置1进行输入输出信号I/O的输入的信号。读取使能信号REn是命令半导体存储装置1进行输入输出信号I/O的输出的信号。
就绪忙碌信号RBn是将半导体存储装置1处于受理来自存储控制器2的命令的就绪状态、还是处于未受理命令的忙碌状态通知给存储控制器2的信号。输入输出信号I/O例如为8比特宽度的信号，可包含指令CMD、地址信息ADD、数据DAT等。
以上说明的半导体存储装置1及存储控制器2也可通过它们的组合而构成1个半导体存储装置。作为此种半导体存储装置，例如可列举如SDTM卡之类的存储卡、或SSD(solidstate drive，固态驱动器)等。
＜1-1-2＞存储单元阵列10的电路构成
图2是表示实施方式的半导体存储装置1所具备的存储单元阵列10的构成的电路图。图2表示存储单元阵列10包含的多个块BLK中的1个块BLK。
如图2所示，块BLK例如包含4个串组件SU0～SU3。各串组件SU例如包含m个(m是1以上的整数)NAND串NS。
m个NAND串NS分别与位线BL0～BLm建立关联。各NAND串NS例如包含选择晶体管ST1、存储单元晶体管MT0～MT7、及选择晶体管ST2。
存储单元晶体管MT包含控制栅极及电荷蓄积层，非易失地保持数据。选择晶体管ST1及ST2分别用于各种动作时的串组件SU的选择。
在各NAND串NS中，选择晶体管ST1的漏极连接于建立关联的位线BL。选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的一端。串联连接的存储单元晶体管MT0～MT7的另一端连接于选择晶体管ST2的漏极。
构成各NAND串NS的多个选择晶体管ST2的源极共通连接于1条源极线SL。构成串组件SUi(0≦i≦3)的多个选择晶体管ST1的栅极共通连接于1条选择栅极线SGDi。构成各串组件SU的多个存储单元晶体管MTj(0≦j≦7)的控制栅极共通连接于1条字线WLj。构成各NAND串NS的多个选择晶体管ST2的栅极共通连接于1条选择栅极线SGS。
在以上说明的存储单元阵列10的电路构成中，对共通连接于多个块BLK内的各位线BL的多个NAND串NS分配同一个列地址CA。多个块BLK内的多个选择晶体管ST2共通连接于一条源极线SL。
1个串组件SU内共通连接于相同字线WL的多个存储单元晶体管MT的集合例如称为单元组件CU。例如，在各存储单元晶体管MT存储1比特数据的情况下，将由该存储单元晶体管MT构成的单元组件CU的存储容量称为“1页数据”。单元组件CU根据存储单元晶体管MT存储的数据的比特数而可具有2页数据以上的存储容量。
此外，实施方式的半导体存储装置1具备的存储单元阵列10的电路构成并不限定于以上说明的构成。例如，各NAND串NS包含的存储单元晶体管MT、选择晶体管ST1、及选择晶体管ST2的个数可分别设计成任意的个数。各块BLK所包含的串组件SU的个数可设计成任意的个数。
＜1-1-3＞存储单元阵列10的构造
以下，对实施方式的存储单元阵列10的构造进行说明。
此外，以下参考的附图中，X方向及Y方向是与半导体存储装置1中形成的半导体衬底20的表面平行的相互正交的方向。例如，X方向是字线WL的延伸方向，Y方向是位线BL的延伸方向。Z方向是与半导体衬底20的表面正交的方向。所述X方向及Y方向与Z方向正交。
图3是表示实施方式的半导体存储装置1所具备的存储单元阵列10的布局的俯视图。图3中，将存储单元阵列10的构造在串组件SU0及SU1的附近放大表示。
如图3所示，在存储单元阵列10中，例如包含多个狭缝SLT、多个串组件SU、及多条位线BL。
多个狭缝SLT分别沿X方向延伸，且排列在Y方向。在Y方向上相邻的狭缝SLT间，例如配置1个串组件SU。
各串组件SU包含多个存储器柱MP。多个存储器柱MP例如沿X方向配置成错位状。存储器柱MP各自例如作为1个NAND串NS发挥功能。
多条位线BL分别沿Y方向延伸，且排列在X方向。例如，各位线BL以针对每一串组件SU至少与1个存储器柱MP在Z方向重叠的方式配置。具体而言，例如图3所示，在各存储器柱MP，重叠有2条位线BL。
在与存储器柱MP重叠的多条位线BL中的1条位线BL、与该存储器柱MP之间，设置连接器CP。该连接器CP将各存储器柱MP的下述半导体层31电连接于它的位线BL。
此外，设置在相邻的狭缝SLT间的串组件SU的个数可设计成任意的个数。图3所示的存储器柱MP的个数及配置终究为一例，存储器柱MP可设计成任意的个数及配置。与各存储器柱MP在Z方向重叠的位线BL的条数可设计成任意的条数。
图4是沿图3的IV-IV线的剖视图，是表示实施方式的半导体存储装置1所具备的存储单元阵列10的构造的剖视图。
如图4所示，存储单元阵列10中，例如包含导电体层21～25、存储器柱MP、连接器CP、以及狭缝SLT。
在半导体衬底20的上表面，例如形成感测放大器模块16等逻辑电路UA。逻辑电路UA例如包含构成CMOS晶体管的NMOS晶体管TrN及PMOS晶体管TrP。关于NMOS晶体管TrN及PMOS晶体管TrP的详情将在以下叙述。
在逻辑电路UA的上方，隔着绝缘体层40而设置导电体层21。例如导电体层21形成为沿X方向及Y方向延伸的板状，且作为源极线SL发挥功能。因此，以下，将导电体层21适当称为源极线SL。导电体层21例如包含掺杂了P(磷)的多晶硅。
在导电体层21的上方，隔着绝缘体层41而设置导电体层22。导电体层22例如形成为沿X方向及Y方向延伸的板状，且被用作选择栅极线SGS。因此，以下，将导电体层22适当称为选择栅极线SGS。导电体层22例如包含掺杂了P(磷)的多晶硅。
在导电体层22上，设置绝缘体层42，且在其上将导电体层23与绝缘体层43交替积层。例如导电体层23形成为沿X方向及Y方向延伸的板状。多个导电体层23从半导体衬底20侧依次分别作为字线WL0～WL7发挥功能。因此，以下，将它们适当称为字线WL0～WL7。导电体层23例如包含钨(W)。
在最上层的导电体层23的上方，隔着绝缘体层44而设置导电体层24。导电体层24例如形成为沿XY平面扩展的板状，且被用作选择栅极线SGD。因此，以下将导电体层24适当称为选择栅极线SGD。导电体层24例如包含钨(W)。
在导电体层24的上方，隔着绝缘体层45而设置导电体层25。例如导电体层25作为沿Y方向延伸、且沿X方向排列的多条线而形成，且分别作为位线BL发挥功能。因此，以下，将导电体层25各自的线或将它们统称为位线BL。导电体层25例如包含铜(Cu)。
此外，绝缘体层40～45分别包含氧化硅(SiO2)。
此处，参考图5，对各层的膜厚进行说明。如图5所示，导电体层22的膜厚d22比导电体层23的膜厚d23大。其原因在于，在形成狭缝SLT时，将导电体层22用作蚀刻终止层。另外，其原因也在于，使包含多晶硅的导电体层22的电阻接近于包含电阻率更小的钨的导电体层23的电阻。
源极线SL与选择栅极线SGS之间的绝缘体层41的膜厚d41比相邻的字线WL之间的绝缘体层43的膜厚d43大。其目的在于，使源极线SL与选择栅极线SGS之间的寄生电容降低。选择栅极线SGS与字线WL0之间的绝缘体层42的膜厚d42比相邻的字线WL之间的绝缘体层43的膜厚d43大。其目的在于，使选择栅极线SGS与字线WL0之间的寄生电容降低。另外，该绝缘体层42的膜厚d42是考虑构成存储器柱MP的下述半导体层31中从源极线SL朝上扩散的磷的扩散长度而决定。
接下来，使用图4～图6，对特定元素向导电体层21(源极线SL)的与存储器柱MP下端相接的离子注入区域的掺杂进行说明。
如图4及图5所示，存储器柱MP形成为沿Z方向延伸的柱状，例如贯通导电体层22～24内。存储器柱MP的上端例如包含在设置着绝缘体层45的层中。存储器柱MP的下端例如包含在设置着导电体层21(源极线SL)的层中。
如图5所示，在导电体层21，设置与存储器柱MP的下端相接的区域，即掺杂了砷(As)或磷(P)、碳(C)、或硼(B)的至少一元素的离子注入区域IR。由此，可抑制伴随下述存储器孔MH内的湿式蚀刻处理而产生的导电体层21的不期望的侵蚀。
另外，例如，在离子注入区域IR掺杂了砷、及/或磷(P)的情况下，连接器电阻降低，流动于存储器柱MP的单元电流增加。例如，在离子注入区域IR掺杂了碳(C)、及/或硼(B)的情况下，可抑制所掺杂的磷(P)或砷(As)在导电体层21的扩散，改善选择栅极线SGS的截止特性。通过将这些砷(As)及/或磷(P)、与碳(C)及/或硼(B)加以组合而使它们的效果组合。
因此，例如图6所示，在导电体层21，也可设置与存储器柱MP的下端相接的区域、即掺杂了砷(As)及/或磷(P)的离子注入区域IR1、与包含该离子注入区域IR1的区域、即掺杂了碳(C)、及/或硼(B)的离子注入区域IR2。由此，由砷(As)及/或磷(P)的效果使连接器电阻降低，流动于存储器柱MP的单元电流增加，并且由碳(C)及/或硼(B)的效果而可抑制掺杂的砷(As)及/或磷(P)的扩散。另外，通过使离子注入区域IR2包含在离子注入区域IR2，可进一步抑制掺杂的砷(As)及/或磷(P)的扩散。
参考图4～图7，对存储器柱MP的构造进行说明。如图4～图6所示，存储器柱MP例如包含核心构件30、半导体层31、及积层膜32。
核心构件30形成为沿Z方向延伸的柱状。核心构件30的上端例如包含在设置着绝缘体层45的层中。核心构件30的下端例如包含在设置着导电体层21的层中。核心构件30例如包含氧化硅(SiO2)等绝缘体。
半导体层31覆盖核心构件30的侧面及底面。半导体层31例如是多晶硅(Si)。积层膜32覆盖半导体层31的侧面及底面。半导体层31贯通积层膜32的底面，且与导电体层21接触。
图7是沿图4的V-V线的剖视图，如图7所示，例如在设置着导电体层23的层中，核心构件30配置在存储器柱MP的中央。半导体层31包围核心构件30的侧面。积层膜32包围半导体层31的侧面。积层膜32例如包含隧道绝缘膜33、绝缘膜34、及阻挡绝缘膜35。
隧道绝缘膜33包围半导体层31的侧面。绝缘膜34包围隧道绝缘膜33的侧面。阻挡绝缘膜35包围绝缘膜34的侧面。导电体层23包围阻挡绝缘膜35的侧面。
隧道绝缘膜33例如包含氧化硅(SiO2)。绝缘膜34例如包含氮化硅(SiN)。阻挡绝缘膜35例如包含氧化硅(SiO2)。
返回图4，在半导体层31上设置柱状的连接器CP。在图4的剖面所示的2根存储器柱MP上，均连接着连接器CP，但该剖面中，仅图示连接于右侧的存储器柱MP的连接器CP。
在连接器CP的上表面，与1条位线BL接触。存储器柱MP与位线BL之间可经由2个以上的连接器而电连接，也可经由设置在设置着连接器与绝缘体层45的层内的配线而电连接。
狭缝SLT形成为沿Z方向及X方向延伸的板状，例如将导电体层22～24沿Y方向分断并绝缘。具体而言，狭缝SLT的上端例如包含在设置着绝缘体层45的层中。
狭缝SLT包含绝缘体。该绝缘体例如包含氧化硅(SiO2)等。此外，狭缝SLT也可由多种绝缘体构成。例如，在向用以形成狭缝SLT的槽中埋入氧化硅之前，也可形成氮化硅(SiN)并作为狭缝SLT的侧壁。
以上说明的存储器柱MP的构成中，例如存储器柱MP与导电体层22交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层23交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层24交叉的部分作为选择晶体管ST1发挥功能。
也就是说，半导体层31作为存储单元晶体管MT、选择晶体管ST1、及选择晶体管ST2各自的信道发挥功能。绝缘膜34作为存储单元晶体管MT的电荷蓄积层发挥功能。
此外，以上说明的存储单元阵列10的构造中，导电体层23的数量根据字线WL的数量而设计。选择栅极线SGD(导电体层24)的数量可设为多个(多层)。选择栅极线SGS(导电体层22)的数量可设为多个(多层)。在将导电体层22设为多层的情况下，除最下层以外，与掺杂了磷(P)的多晶硅不同的导电体例如也可使用钨(W)等金属。
＜1-1-4＞NMOS晶体管TrN及PMOS晶体管TrP的构造
以下，对NMOS晶体管TrN及PMOS晶体管TrP各自的构造进行说明。
首先，继续参考图4，对设置在存储单元阵列10下的NMOS晶体管TrN及PMOS晶体管TrP的构造进行说明。
在半导体衬底20的内部，例如形成P型阱区域PW、N型阱区域NW、及元件分离区域STI。
P型阱区域PW、N型阱区域NW、及元件分离区域STI各自与半导体衬底20的上表面相接。N型阱区域NW与P型阱区域PW之间通过元件分离区域STI而绝缘。
在P型阱区域PW中，分别包含使n+杂质扩散而形成的源极/漏极区域NP1及NP2。源极/漏极区域NP1与源极/漏极区域NP2相互分开而配置。源极/漏极区域NP1及NP2各自与半导体衬底20的上表面相接。在源极/漏极区域NP1及NP2中例如分别掺杂磷(P)。
N型阱区域NW中，分别包含使p+杂质扩散而形成的源极/漏极区域PP1及PP2。源极/漏极区域PP1与源极/漏极区域PP2相互分开而配置。源极/漏极区域PP1及PP2各自与半导体衬底20的上表面相接。在源极/漏极区域PP1及PP2中例如分别掺杂硼(B)。
栅极电极GCn设置在源极/漏极区域NP1与源极/漏极区域NP2之间的P型阱区域PW的上方。在栅极电极GCn与P型阱区域PW之间，配置栅极绝缘膜GIn。栅极电极GCp设置在源极/漏极区域PP1与源极/漏极区域PP2之间的N型阱区域NW的上方。在栅极电极GCp与N型阱区域NW之间，配置栅极绝缘膜GIp。
各导电体D0例如是与存储单元阵列10等电连接的配线，配置在栅极电极GCn及栅极电极GCp的上方。
各连接器CS是沿Z方向设置在源极/漏极区域NP1、源极/漏极区域NP2、源极/漏极区域PP1、或源极/漏极区域PP2与导电体D0之间的柱状的导电体。各连接器CO是沿Z方向设置在栅极电极GCn或栅极电极GCp与导电体D0之间的柱状的导电体。
各连接器CS将源极/漏极区域NP1、源极/漏极区域NP2、源极/漏极区域PP1、或源极/漏极区域PP2与导电体D0电连接。各连接器CO将栅极电极GCn或栅极电极GCp与导电体D0电连接。
＜1-2＞半导体存储装置1的制造方法
以下，适当参考图8，对实施方式的半导体存储装置1的从源极线SL的形成至狭缝SLT的形成的一连串的制造工序进行说明。图8是表示实施方式的半导体存储装置1的制造方法的流程图。图9～图23各自表示实施方式的半导体存储装置1的制造工序的包含与存储单元阵列10对应的构造体的剖面构造。此处，着眼于设置在逻辑电路UA上方的存储单元阵列10进行说明。因此，省略关于逻辑电路UA的详细说明。
[步骤S1001]
首先，在半导体衬底上，形成包含与感测放大器模块16等对应的电路的逻辑电路UA。
[步骤S1002]
在逻辑电路UA上，将源极线部与字线部的牺牲构件积层。具体而言，如图9所示，在逻辑电路UA(未图示)上，依次形成导电体层21、绝缘体层41、导电体层22、及绝缘体层42。在绝缘体层42上，将牺牲构件44及绝缘体层43交替积层。在最上层的牺牲构件44上，形成绝缘体层45。
导电体层21为源极线部。导电体层21例如包含多晶硅(Si)。绝缘体层41、42、43及45各自例如包含氧化硅(SiO2)。各牺牲构件44在以下的工序中通过置换而成为字线部。例如，形成牺牲构件44的层数对应于积层的字线WL的条数。牺牲构件44例如包含氮化硅(SiN)。
[步骤S1003]
接下来，形成存储器孔MH。具体而言，首先由光刻法等而形成与存储器孔MH对应的区域开口的掩模(未图示)。然后，如图10所示，通过使用所形成的掩模进行各向异性蚀刻而形成存储器孔MH。
本工序中形成的存储器孔MH贯通绝缘体层41、42、43及45、牺牲构件44、以及导电体层22的各个，存储器孔MH的底部例如在导电体层21内停止。本工序的各向异性蚀刻例如是RIE(Reactive Ion Etching，反应性离子蚀刻)。
[步骤S1004]
在存储器孔MH内形成牺牲构件36。具体而言，如图11所示，在存储器孔MH的侧面及底面，形成作为牺牲构件36的氮化硅(SiN)。
[步骤S1005]
在存储器孔MH内形成阻挡绝缘膜35。具体而言，如图12所示，通过将形成在存储器孔MH的侧面及底面的牺牲构件36氧化而形成氧化硅(SiO2)作为阻挡绝缘膜35。
[步骤S1006]
在存储器孔MH内形成绝缘膜34。具体而言，如图13所示，在形成在存储器孔MH的侧面及底面的阻挡绝缘膜35上，形成氮化硅作为绝缘膜34。
[步骤S1007]
在存储器孔MH内形成隧道绝缘膜33。具体而言，如图14所示，在形成在存储器孔MH的侧面及底面的绝缘膜34上，形成氧化硅(SiO2)作为隧道绝缘膜33。
[步骤S1008]
在存储器孔MH内形成牺牲构件48。具体而言，如图15所示，在隧道绝缘膜33上形成牺牲构件48。然后，将形成在存储器孔MH外的牺牲构件48及积层膜32例如通过CMP(Chemical Mechanical Polishing，化学机械研磨)而去除。牺牲构件48例如为非晶硅(aSi)。
[步骤S1009]
继而，使存储器孔MH底面的导电体层21露出(也称为去底等)。具体而言，如图16所示，首先通过光刻法等，形成与存储器孔MH对应的区域开口的掩模(未图示)。然后，通过使用所形成的掩模进行各向异性蚀刻而将形成在存储器孔MH底面的牺牲构件48及积层膜32去除。由此，在存储器孔MH的底面使导电体层21露出(参考图中的D)。
[步骤S1010]
继而，在导电体层21内、且存储器孔MH的底面形成离子注入区域IR。具体而言，如图17所示，例如，在50keV、2E15左右的剂量的条件下将特定的离子种类(例如砷(As)、磷(P)、碳(C)、及硼(B)的至少一种)注入至在存储器孔MH的底面露出的导电体层21。由此，注入了特定离子种类的导电体层21的区域非晶化，成为离子注入区域IR。非晶化的导电体层21与未非晶化的其它导电体层21的区域相比较，蚀刻速率降低。通过使注入的离子种类的剂量增多也能进一步降低蚀刻速率。
此外，此处虽未详细记载，但此后，也可进行等离子体氧化，使非晶硅略微氧化。
[步骤S1011]
继而，去除存储器孔MH内的牺牲构件48。具体而言，例如通过湿式蚀刻，如图18所示，将存储器孔MH内的牺牲构件48去除。此外，此前的步骤S1010中在导电体层21内、且存储器孔MH的底面周边形成了离子注入区域IR。因此，此处即使进行湿式蚀刻，形成了离子注入区域IR的导电体层21的部分也因非晶化而使蚀刻受到抑制。因此，可抑制导电体层21被不必要地蚀刻，使相邻的存储器孔HM彼此经由导电体层21相连而成不良的情况(参考图中的E)。
[步骤S1012]
接下来，形成半导体层31。具体而言，如图19所示，在存储器孔MH内形成半导体层31。此外，导电体层21中包含的磷(P)有时会经由半导体层31而扩散至导电体层22等。然而，在步骤S1010中，通过在导电体层21内、且存储器孔MH的底面周边掺杂碳(C)或硼(B)而可抑制磷(P)的扩散。因磷(P)扩散至导电体层22有时会导致选择栅极线SGS的截止特性劣化。然而，通过抑制磷(P)的扩散而可抑制选择栅极线SGS的截止特性的劣化。
[步骤S1013]
接下来，形成核心构件30。具体而言，如图20所示，由绝缘体(核心构件30)埋入存储器孔MH内。
[步骤S1014]
接下来，形成狭缝SLT。具体而言，首先通过光刻法等形成与狭缝SLT对应的区域开口的掩模(未图示)。然后，如图21所示，通过使用所形成的掩模进行各向异性蚀刻而形成狭缝SLT。
本工序中形成的狭缝SLT将绝缘体层41、42、43及45、牺牲构件44、以及导电体层22各自分断，狭缝SLT的底部例如在设置着导电体层21的层内停止。本工序中的各向异性蚀刻例如为RIE。
此外，存储器柱MP与导电体层21之间电连接。导电体层21被用作源极线SL。
[步骤S1015]
接下来，执行字线部与选择栅极线部的置换处理。具体而言，如图22所示，首先使在狭缝SLT内露出的导电体层21的表面氧化，形成未图示的氧化保护膜。之后，例如通过热磷酸的湿式蚀刻而选择性地去除牺牲构件44。去除了牺牲构件44的构造体通过多个存储器柱MP等而维持其立体构造。
然后，例如通过CVD(chemical vapor deposition，化学气相沉积)，向去除了牺牲构件44的空间埋入导电体。然后，通过回蚀处理将形成在狭缝SLT内部的该导电体去除。由此，形成分别对应于字线WL0～WL7的多个导电体层23、与成为选择栅极线SGD的导电体层24。本工序中形成的导电体层23及24也可包含阻挡金属。该情况下，去除牺牲构件44之后的导电体的形成中，例如在成膜氮化钛(TiN)作为阻挡金属之后，形成钨(W)。
[步骤S1016]
接下来，在狭缝SLT内形成绝缘体55。具体而言，如图23所示，首先在绝缘体层45上形成绝缘体55，且由绝缘体55埋入狭缝SLT内。之后形成在狭缝SLT外的绝缘体55例如由CMP去除。其结果，形成狭缝SLT由绝缘体55填埋的构造。绝缘体55例如包含氧化硅(SiO2)。
通过以上说明的实施方式的半导体存储装置1的制造工序而形成存储器柱MP、连接于存储器柱MP的源极线SL、字线WL、以及选择栅极线SGS及SGD。此外，以上说明的制造工序终究为一例，在各制造工序之间也可插入其它处理，制造工序的顺序在不产生问题的范围也可更换。
＜1-3＞实施方式的效果
以下，对实施方式的半导体存储装置1的效果的详情进行说明。
将存储单元三维积层的半导体存储装置中，在存储器孔MH的下部，设置包含多晶硅的导电体层21。该导电体层21的蚀刻速率较高，有可能通过湿式蚀刻等而将邻接的存储器孔MH相连。其结果，有可能导致存储器柱MP的品质降低。
然而，根据所述实施方式，通过湿式蚀刻对由存储器孔MH而露出的导电体层21进行蚀刻之前，向导电体层21中掺杂特定的离子种类。被掺杂的导电体层21的区域得以非晶化。其结果，在导电体层21，与未非晶化的区域相比，非晶化的区域的蚀刻速率降低。因此，之后，即使导电体层21暴露在湿式蚀刻中，也不会被不必要地蚀刻，从而可抑制如上所述的可能性。
另外，导电体层21中包含的磷(P)有时会经由半导体层31而扩散至导电体层22等。然后，由磷(P)扩散至导电体层22有时会导致选择栅极线SGS的截止特性劣化。然而，通过向导电体层21内掺杂碳(C)、或硼(B)而可抑制磷(P)的扩散。通过抑制磷(P)的扩散而可抑制选择栅极线SGS的截止特性的劣化。
另外，在导电体层21，例如离子注入区域IR中掺杂砷或磷(P)的情况下，连接器电阻降低，流动于存储器柱MP的单元电流增加。
如上，通过在作为源极线的一部分的导电体层21内且存储器孔MH的下部周边形成掺杂了特定离子种类的离子注入区域IR，可提供一种高品质的半导体存储装置。
＜2＞其它变化例等
所述实施方式及变化例中说明的制造工序终究为一例，在各制造工序之间可插入其它处理，也可将制造工序适当更换。半导体存储装置1的制造工序只要能形成所述实施方式及变化例中说明的构造，那么可应用任意的制造工序。
此外，根据所述实施方式，离子注入区域IR设置在导电体层21中、且存储器柱MP的下端。然而，如图24及图25所示，离子注入区域IR也可设置在导电体层21中、且存储器柱MP的下端及其周边。
另外，如图24及图25所示，相邻的离子注入区域IR也可相互相接。
在所述实施方式中，存储单元阵列10的构造也可为其它构造。例如，存储器柱MP也可为将多个柱沿Z方向连结而成的构造。例如，存储器柱MP也可为将贯通导电体层24(选择栅极线SGD)的柱与贯通多个导电体层23(字线WL)的柱连结而成的构造。另外，存储器柱MP也可为将分别贯通多个导电体层23的多个柱沿Z方向连结而成的构造。
所述实施方式中，对半导体存储装置1具有在存储单元阵列10下设置感测放大器模块16等电路的构造的情况进行了例示，但并不限定于此。例如，半导体存储装置1也可为在半导体衬底20上形成存储单元阵列10的构造。该情况下存储器柱MP例如经由存储器柱MP的底面将半导体层31与源极线SL电连接。
本说明书中所谓“连接”表示电连接，例如并不排除之间隔着其它元件。
本说明书中所谓“导电型”表示为N型或P型。例如，第1导电型对应于P型，第2导电型对应于N型。
本说明书中“N型杂质扩散区域”对应于n+杂质扩散区域NP。“P型杂质扩散区域”对应于p+杂质扩散区域PP。
本说明书中“多晶硅”可换称为多结晶的半导体。
本说明书中所谓“柱状”表示为形成在连接器孔内的构造体。因此，本说明书中，例如将该外延层EP视为柱状而不取决于外延层EP的高度。
虽对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种形态实施，且可在不脱离发明主旨的范围内进行各种省略、替换、及变更。这些实施方式或其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围。
[符号的说明]
1 半导体存储装置
2 存储控制器
10 存储单元阵列
11 指令寄存器
12 地址寄存器
13 序列发生器
14 驱动器模块
15 行解码器模块
16 感测放大器模块
20 半导体衬底
21～25 导电体层
30 核心构件
31 半导体层
32 积层膜
33 隧道绝缘膜
34 绝缘膜
35 阻挡绝缘膜

Claims (2)

1.一种半导体存储装置，具备：
半导体衬底；
设置在所述半导体衬底上的晶体管TrN、TrP；
设置在所述晶体管的上方的半导体层；
多个第1导电体层，设置在所述半导体层的上方，在第1方向上分开而积层；以及
第1柱，沿所述第1方向贯通所述多个第1导电体层，到达比作为不与所述第1柱相接的部分中的所述半导体层的上表面的第1面更下面的位置，且与所述多个第1导电体层中的至少1个的交叉部分作为存储单元晶体管发挥功能；且
所述半导体层中包含第1区域，该第1区域是位于比所述第1面更下面且与所述第1柱接触的区域，并具有砷(As)、磷(P)、碳(C)、及硼(B)中的至少1种元素。
2.一种半导体存储装置，具备：
半导体衬底；
设置在所述半导体衬底上的晶体管TrN、TrP；
设置在所述晶体管的上方的半导体层；
多个第1导电体层，设置在所述半导体层的上方，在第1方向上分开而积层；以及
第1柱，沿所述第1方向贯通所述多个第1导电体层，到达比作为不与所述第1柱相接的部分中的所述半导体层的上表面的第1面更下面的位置，且与所述多个第1导电体层中的至少1个的交叉部分作为存储单元晶体管发挥功能；且
所述半导体层中包含：第1区域，是位于比所述第1面更下面且与所述第1柱接触的区域，并具有砷(As)及/或磷(P)；以及第2区域，是包含所述第1区域的区域，并具有碳(C)及硼(B)。
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