KR20160131458A - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법 - Google Patents
비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법 Download PDFInfo
- Publication number
- KR20160131458A KR20160131458A KR1020150063882A KR20150063882A KR20160131458A KR 20160131458 A KR20160131458 A KR 20160131458A KR 1020150063882 A KR1020150063882 A KR 1020150063882A KR 20150063882 A KR20150063882 A KR 20150063882A KR 20160131458 A KR20160131458 A KR 20160131458A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- memory device
- well region
- cell array
- edge
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 230000002093 peripheral effect Effects 0.000 claims description 57
- 239000004065 semiconductor Substances 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 24
- 238000012545 processing Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 181
- 239000012535 impurity Substances 0.000 description 29
- 239000010408 film Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 23
- 230000008569 process Effects 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 6
- 101000641216 Aquareovirus G (isolate American grass carp/USA/PB01-155/-) Non-structural protein 4 Proteins 0.000 description 5
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 5
- 229910017052 cobalt Inorganic materials 0.000 description 5
- 239000010941 cobalt Substances 0.000 description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 5
- 101150064834 ssl1 gene Proteins 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 101000927946 Homo sapiens LisH domain-containing protein ARMC9 Proteins 0.000 description 4
- 102100036882 LisH domain-containing protein ARMC9 Human genes 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 101150062870 ssl3 gene Proteins 0.000 description 4
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 3
- MXNKUBJIXVVNPY-UNYLCCJPSA-N N(2)-carboxyethyl-2'-deoxyguanosine Chemical compound C1=NC=2C(=O)NC(NC(C)C(O)=O)=NC=2N1[C@H]1C[C@H](O)[C@@H](CO)O1 MXNKUBJIXVVNPY-UNYLCCJPSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 1
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- H01L27/11521—
-
- H01L27/11526—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1434—Memory
- H01L2924/1435—Random access memory [RAM]
- H01L2924/1443—Non-volatile random-access memory [NVRAM]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Ceramic Engineering (AREA)
Abstract
비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법이 개시된다. 본 개시의 실시 예에 따른 비휘발성 메모리 장치는, 기판 상에 형성되는 제1 웰 영역, 상기 제1 웰 영역으로부터 수직방향으로 연장된 복수의 채널층 및 상기 채널층 측벽을 따라 상기 제1 웰 영역 상부에 적층된 복수의 게이트 도전층들을 포함하고,
상기 복수의 게이트 도전층들의 엣지 영역들 중 하나인 제1 엣지 영역의 적어도 일부는 상기 제1 웰 영역의 외부에 위치한다.
상기 복수의 게이트 도전층들의 엣지 영역들 중 하나인 제1 엣지 영역의 적어도 일부는 상기 제1 웰 영역의 외부에 위치한다.
Description
본 개시의 기술적 사상은 메모리 장치, 더욱 상세하게는, 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 고집적화를 위한 메모리 셀 크기의 축소에 따라, 메모리 장치의 동작 및 전기적 연결을 위해 메모리 장치에 포함되는 동작 회로들 및/또는 배선 구조도 복잡해지고 있다. 이에 따라, 메모리 장치의 집적도를 향상시키면서도 전기적 특성이 우수한 메모리 장치가 요구되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는 전기적 특성이 우수하고 집적도가 높은 비휘발성 메모리 장치 및 이의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 개시의 실시 예에 따른 비휘발성 메모리 장치는, 기판 상에 형성되는 제1 웰 영역, 상기 제1 웰 영역으로부터 수직방향으로 연장된 복수의 채널층, 및 상기 채널층 측벽을 따라 상기 제1 웰 영역 상부에 적층된 복수의 게이트 도전층들을 포함하고, 상기 복수의 게이트 도전층들의 엣지 영역들 중 하나인 제1 엣지 영역의 적어도 일부는 상기 제1 웰 영역의 외부에 위치한다.
상기 기술적 과제를 달성하기 위한 본 개시의 실시 예에 따른 비휘발성 메모리 장치는, 복수의 메모리 셀들이 적층된 메모리 셀 어레이 및 상기 메모리 셀 어레이로부터 데이터를 기입 또는 독출하는 주변 회로를 포함하고, 상기 메모리 셀 어레이는, 제1 기판 상에 형성되는 셀 어레이 영역으로부터 수직방향으로 연장된 복수의 채널층 및 상기 채널층을 따라 상기 셀 어레이 영역 상부에 적층된 복수의 게이트 도전층을 포함하고, 상기 복수의 게이트 도전층의 엣지 영역들 중 적어도 하나의 엣지 영역은 상기 셀 어레이 영역의 외부에 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 실시 예에 따른 비휘발성 메모리 장치의 제조 방법은, 제1 기판을 제공하는 단계, 제1 기판 상에 제1 웰 영역을 형성하는 단계, 상기 제1 웰 영역상에 상기 제1 웰 영역과 수직 방향으로 오버랩되며, 상기 제1 기판의 수평면 상에서의 일 방향의 길이가 상기 제1 웰 영역의 길이 보다 긴 복수의 도전층을 적층하는 단계, 상기 제1 웰 영역으로부터 수직 방향으로 연장되며, 상기 복수의 도전층을 관통하는 복수의 채널층을 형성하는 단계 및 서로 단차를 가지도록 상기 복수의 도전층들을 패터닝하는 단계를 포함할 수 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법에 따르면, 게이트 도전층들의 엣지 영역의 적어도 일부를 메모리 셀 어레이 영역의 외부에 배치시킴으로써, 칩 사이즈가 감소될 수 있다.
또한, 셀 어레이 영역의 외부에 배치되는 엣지 영역을 플로팅 상태로 유지시킴으로써, 기판과의 커플링을 최소화하고 전기적 특성을 향상시킬 수 있다.
본 개시의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a는 본 개시의 실시예들에 따른 메모리 장치의 레이아웃도이고, 도 1b 및 도 1c는 상기 메모리 장치의 단면도들이다.
도 2는 본 개시의 실시예에 따른 메모리 셀 어레이
도 3은 도 2의 메모리 블록의 일 예를 나타내는 회로도이다.
도 4는 본 개시의 다른 실시예에 따른 메모리 장치의 단면도이다.
도 5는 본 개시의 다른 실시예에 따른 메모리 장치의 단면도이다.
도 6a 내지 도 6g는 본 개시의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7d는 본 개시의 다른 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a는 본 개시의 다른 실시예에 따른 메모리 장치의 레이아웃도이고, 도 8b는 상기 메모리 장치의 단면도이다.
도 9a는 본 개시의 다른 실시예에 따른 메모리 장치의 레이아웃도이고, 도 9b는 상기 메모리 장치의 단면도이다.
도 10 내지 도 13은 은 본 개시의 실시예들에 따른 메모리 장치의 레이아웃도이다.
도 14는 본 개시의 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다.
도 15는 본 개시의 실시예들에 따른 메모리 장치가 메모리 시스템에 적용된 예를 나타내는 블록도이다.
도 16는 본 개시의 실시예들에 따른 메모리 장치를 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 17은 본 개시의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 18은 본 개시의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 1a는 본 개시의 실시예들에 따른 메모리 장치의 레이아웃도이고, 도 1b 및 도 1c는 상기 메모리 장치의 단면도들이다.
도 2는 본 개시의 실시예에 따른 메모리 셀 어레이
도 3은 도 2의 메모리 블록의 일 예를 나타내는 회로도이다.
도 4는 본 개시의 다른 실시예에 따른 메모리 장치의 단면도이다.
도 5는 본 개시의 다른 실시예에 따른 메모리 장치의 단면도이다.
도 6a 내지 도 6g는 본 개시의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7d는 본 개시의 다른 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a는 본 개시의 다른 실시예에 따른 메모리 장치의 레이아웃도이고, 도 8b는 상기 메모리 장치의 단면도이다.
도 9a는 본 개시의 다른 실시예에 따른 메모리 장치의 레이아웃도이고, 도 9b는 상기 메모리 장치의 단면도이다.
도 10 내지 도 13은 은 본 개시의 실시예들에 따른 메모리 장치의 레이아웃도이다.
도 14는 본 개시의 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다.
도 15는 본 개시의 실시예들에 따른 메모리 장치가 메모리 시스템에 적용된 예를 나타내는 블록도이다.
도 16는 본 개시의 실시예들에 따른 메모리 장치를 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 17은 본 개시의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 18은 본 개시의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 본 개시의 다양일 실시예가 첨부된 도면과 연관되어 기재된다. 본 개시의 다양일 실시예는 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들이 도면에 예시되고 관련된 상세한 설명이 기재되어 있다. 그러나, 이는 본 개시의 다양일 실시예를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 개시의 다양일 실시예의 사상 및 기술 범위에 포함되는 모든 변경 및/또는 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용되었다.
본 개시의 다양일 실시예에서 사용될 수 있는“포함한다” 또는 “포함할 수 있다” 등의 표현은 개시(disclosure)된 해당 기능, 동작 또는 구성요소 등의 존재를 가리키며, 추가적인 하나 이상의 기능, 동작 또는 구성요소 등을 제한하지 않는다. 또한, 본 개시의 다양일 실시예에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 개시의 다양일 실시예에서 “또는” 등의 표현은 함께 나열된 단어들의 어떠한, 그리고 모든 조합을 포함한다. 예를 들어, “A 또는 B”는, A를 포함할 수도, B를 포함할 수도, 또는 A 와 B 모두를 포함할 수도 있다.
본 개시의 다양일 실시예에서 사용된 “제 1,”“제 2,”“첫째,”또는“둘째,”등의 표현들은 다양일 실시예들의 다양한 구성요소들을 수식할 수 있지만, 해당 구성요소들을 한정하지 않는다. 예를 들어, 상기 표현들은 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 상기 표현들은 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 수 있다. 예를 들어, 제 1 사용자 기기와 제 2 사용자 기기는 모두 사용자 기기이며, 서로 다른 사용자 기기를 나타낸다. 예를 들어, 본 개시의 다양일 실시예의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 새로운 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 새로운 다른 구성요소가 존재하지 않는 것으로 이해될 수 있어야 할 것이다.
본 개시의 다양일 실시예에서 사용한 용어는 단지 특정일 실시예를 설명하기 위해 사용된 것으로, 본 개시의 다양일 실시예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 개시의 다양일 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 개시의 다양일 실시예에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1a는 본 개시의 실시예들에 따른 메모리 장치의 레이아웃도이고, 도 1b 및 도 1c는 상기 메모리 장치의 단면도들로써, 도 1b는 도 1a의 1B-1B' 선 단면 구성을 개략적으로 도시한 단면도이고, 도 1c는 도 1a의 1C-1C' 선 단면 구성을 개략적으로 도시한 단면도이다.
도 1a 내지 도 1c를 참조하면, 메모리 장치(10)의 기판(100)은 메모리 셀 어레이 영역(MCA)을 포함할 수 있다. 도시되지는 않았으나, 메모리 셀 어레이 영역(MCA)의 주변 또는 하부에는 메모리 셀 어레이 영역(MCA)으로부터의 데이터 입력 또는 출력을 제어하기 위한 주변 회로 영역이 배치될 수 있다.
기판(100)은 제1 방향(도 1a의 x 방향 및 y 방향)으로 연장되는 주면(main surface)을 가질 수 있다. 일부 실시예들에서, 기판(100)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 다른 일부 실시예들에서, 기판(100)은 폴리 실리콘(poly silicon) 기판, SOI (silicon-on-insulator) 기판, 또는 GeOI (germanium-on-insulator) 기판을 포함할 수 있다.
메모리 셀 어레이 영역(MCA)은 수직 적층형 메모리 셀들이 배치되는 영역일 수 있다. 구체적으로, 본 실시예에서 메모리 셀 어레이 영역(MCA)은 기판(100) 상에 형성되는 웰 영역(110)으로서 정의될 수 있다. 웰 영역(110) 상에 복수의 채널층 및 게이트 도전층 등이 형성되어 메모리 셀 어레이를 구성할 수 있다. 메모리 셀 어레이 영역(MCA)에는 도 2 및 도 3에 예시하는 바와 같은 회로 구성을 가지는 메모리 셀 어레이가 형성될 수 있다.
웰 영역(110)은 기판(100)에 p형 불순물이 도핑된 P형 웰일 수 있다. 그러나 이에 제한되는 것은 아니며, 웰 영역(110)은 N형 웰일 수도 있다. 또한, 웰 영역(110)은 P형 웰과 N형 웰이 오버랩되어 구현될 수도 있다.
웰 영역(110) 상에는 게이트 도전층들(120)이 적층될 수 있다. 게이트 도전층들(120)은 그라운드 선택 라인(GSL), 워드 라인들(WL1~WL4) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 웰 영역(110) 상에 그라운드 선택 라인(GSL), 워드 라인들(WL1~WL4) 및 스트링 선택 라인(SSL)이 순차적으로 형성될 수 있으며, 상기 도전층들(120) 각각의 하부 또는 상부에는 절연층(121)이 배치될 수 있다. 게이트 도전층들(120)은 웰 영역(110)으로부터 거리가 길어질수록 면적이 감소될 수 있으며, 도 1b 및 도 1c를 참조하면, 도전층들(120)은 계단 형태로 적층될 수 있다.
도 1a 내지 도 1c에는 4 개의 워드 라인들이 형성된 것으로 간략하게 도시하였지만, 이와는 달리 그라운드 선택 라인(GSL)과 스트링 선택 라인(SSL) 사이에 8 개, 16 개, 32 개, 또는 64 개의 워드 라인들이 수직 방향으로 적층되고 상기 인접한 워드 라인들 사이에 각각 절연층(121)들이 개재된 구조물이 형성될 수 있다. 또한, 워드 라인의 적층 개수는 이에 한정되는 것은 아니며, 그라운드 선택 라인(GSL) 및 스트링 선택 라인(SSL) 역시 각각 두 개 이상이 수직 방향으로 적층된 구조로 형성될 수 있다.
게이트 도전층들(120)은 복수의 엣지 영역(120a, 102b, 120c, 120d)을 포함할 수 있다. 도 1b 및 도 1c 를 참조하면, 복수의 엣지 영역(120a, 102b, 120c, 120d) 의 단면은 계단형 패드 구조물을 형성할 수 있다. 계단형 패드 구조물은, “워드 라인 패드”로 지칭될 수 있다. 복수의 엣지 영역(120a, 102b, 120c, 120d) 중 적어도 하나의 엣지 영역, 예컨대, 제2 엣지 영역(120b)에는 콘택(CNT)이 형성될 수 있으며, 상기 콘택(CNT)을 통해 배선 라인(150)과 연결되고, 배선 라인(150)을 통해, 주변회로(미도시)로부터 전기적 신호를 제공받을 수 있다. 제2 엣지 영역(120b)은 웰 영역(110)의 내부에 배치될 수 있다.
한편, 게이트 도전층들(120)은 워드 라인 컷 영역(WLC)에 의하여 분리될 수 있다. 또한, 게이트 도전층들(120) 중 스트링 선택 라인(SSL)은 선택 라인 컷 영역(SLC)에 의하여 분리될 수 있다.
도 1b를 참조하면, 워드 라인 컷 영역(WLC)에는 제1 방향으로 연장되는 공통 소스 라인(CSL)이 형성될 수 있다. 공통 소스 라인(CSL) 양 측벽에 절연 물질을 포함하는 공통 소스 라인 스페이서(140)가 형성되어, 공통 소스 라인(CSL)과 게이트 도전층들(120)의 전기적 연결을 방지할 수 있다. 웰 영역(110)에는 워드 라인 컷 영역(WLC)의 연장 방향 (x 방향)을 따라 연장되는 공통 소스 영역(142)이 형성될 수 있다. 공통 소스 영역(142)은 n형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 웰 영역(110)과 공통 소스 영역(142)은 p-n 접합 다이오드를 형성할 수 있다. 공통 소스 영역(142)은 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로서 기능할 수 있다.
채널층(130)은 게이트 도전층(120)들 및 절연층(121)들을 관통하여 웰 영역(110) 상면에 수직한 제3 방향(도 1b의 z 방향)으로 연장될 수 있고, 채널층(130) 바닥면이 웰 영역(110) 상면에 접촉될 수 있다. 채널층(130)은 상기 제1 방향 및 상기 제2 방향을 따라 소정의 간격으로 이격되어 배열될 수 있다.
예시적인 실시예들에 있어서, 채널층(130)은 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 이와는 달리 불순물이 도핑되지 않은 폴리실리콘을 포함할 수도 있다. 채널층(130)은 수직 방향으로 연장하는 컵 형상(또는 바닥이 막힌 실린더 형상)으로 형성될 수 있고, 채널층(130)의 내측벽 상에 매립 절연막(134)이 채워질 수 있다. 매립 절연막(134)의 상면은 채널층(130)의 상면과 동일한 레벨 상에 위치할 수 있다. 이와는 달리, 채널층(130)은 필라 형상으로 형성될 수 있고, 이러한 경우에 매립 절연막(134)이 형성되지 않을 수 있다.
채널층(130)과 게이트 도전층(120)들 사이에 게이트 절연막(132)이 개재될 수 있다. 선택적으로, 게이트 절연막(132)과 게이트 도전층(120)들 사이에는 배리어 금속층(도시되지 않음)이 더 형성될 수도 있다.
그라운드 선택 라인(GSL)과 그라운드 선택 라인(GSL)에 인접한 채널층(130) 부분 및 게이트 절연막(132) 부분이 함께 그라운드 선택 트랜지스터(도 3의 GST)를 구성할 수 있다. 또한, 워드 라인들(WL1~WL4)과 워드 라인들(WL1~WL4)에 인접한 채널층(130) 부분 및 게이트 절연막(132) 부분이 함께 메모리 셀 트랜지스터들(MC1~MC8)을 구성할 수 있다. 스트링 선택 라인들(SSL)과 스트링 선택 라인들(도 3의 SSL)에 인접한 채널층(130) 부분 및 게이트 절연막(132) 부분이 함께 스트링 선택 트랜지스터들(도 3의 SST)을 구성할 수 있다.
채널층(130) 및 게이트 절연막(132) 상에 드레인 영역(136)이 형성될 수 있다. 예시적인 실시예들에 있어서, 드레인 영역(136)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
드레인 영역(136)의 측벽 상에는 식각 정지막 (122)이 형성될 수 있다. 식각 정지막(122)의 상면은 드레인 영역(136)의 상면과 동일한 레벨 상에 형성될 수 있다. 식각 정지막(122)은 실리콘 질화물, 실리콘 산화물 등의 절연 물질을 포함할 수 있다. 도시되지는 않았으나, 식각 정지막(122) 상에 층간 절연막이 형성될 수 있다. 층간 절연막은 노출된 게이트 도전층들(120)의 의 측면들을 커버할 수 있다.
드레인 영역(136) 상에는 비트 라인 콘택(138)이 형성되고, 비트 라인 콘택(138) 상에 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 제2 방향(y 방향)을 따라 연장될 수 있고, 제2 방향을 따라 배열된 복수 개의 채널층들(130)은 비트 라인(BL)에 전기적으로 연결될 수 있다.
한편, 본 개시의 실시예에 따르면, 게이트 도전층들(120)의 복수의 엣지 영역(120a, 102b, 120c, 120d) 중 적어도 하나의 엣지 영역의 일부 또는 전부는 웰 영역(110)의 외부에 배치될 수 있다. 다시 말해, 상기 적어도 하나의 엣지 영역의 일부 또는 전부는 웰 영역(110)과 수직 방향으로 오버랩되지 않는다.
웰 영역(110)의 외부에 배치되는 엣지 영역은 주변 회로로부터 전기적 신호를 제공받지 않는 영역이며, 다른 엣지 영역들과 물리적으로 분리될 수 있다. 일 실시예에 있어서, 메모리 장치(10)가 탑재되는 반도체 칩의 엣지(CEDG)에 바로 인접한 게이트 도전층들(120)의 엣지 영역이 웰 영역(110)의 외부에 배치될 수 있다. 다른 실시예에 있어서, 웰 영역(110)의 외부에 배치되는 엣지 영역은 복수의 엣지 영역(120a, 120b, 120c, 120d)들 중 배선 라인(150)을 통해 전기적 신호를 제공받는 엣지 영역과 교차하는 방향에 배치되는 영역일 수 있다. 그러나, 이에 제한되는 것은 아니며, 복수의 엣지 영역(120a, 120b, 120c, 120d)들 중 외부로부터 전기적 신호를 제공받는 제2 엣지 영역(120b)을 제외한 다른 엣지 영역들(120a, 120c, 120d) 중 적어도 하나가 웰 영역(110)의 외부에 배치될 수 있다.
도 1a를 참조하면, 웰 영역(110)의 외부에 배치되는 영역은 제1 엣지 영역(120a) 및 제3 엣지 영역(120d)일 수 있다. 제1 엣지 영역(120a) 및 제3 엣지 영역(120d)에는 전기적 신호가 인가되지 않는다. 제1 엣지 영역(120a) 및 제3 엣지 영역(120d)은, 워드 라인 컷 영역(WLC)에 의하여 다른 엣지 영역들, 예컨대 제2 및 제4 엣지 영역(120b, 120d)과 분리될 수 있다. 제1 엣지 영역(120a) 및 제3 엣지 영역(120d)은 플로팅될 수 있다. 제1 엣지 영역(120a) 및 제3 엣지 영역(120d)이 기판(100)과 맞닿아 있으므로 커플링 현상이 발생할 수 있다. 그러나, 상기와 같이, 제1 엣지 영역(120a) 및 제3 엣지 영역(120d)은 플로팅 상태를 유지함에 따라 상기 커플링 현상을 방지할 수 있다.
전술한 바와 같이, 복수의 엣지 영역(120a, 120b, 120c, 120d)들의 계단형 패드 구조물은, “워드 라인 패드”로 지칭될 수 있다. 본 개시의 실시예에 따르면, 사용하는 워드라인 패드, 예컨대 제2 엣지 영역(120b)은 웰 영역(110) 안에 배치하여, 전기적 안정성을 보장하되, 사용하지 않는 워드라인 패드, 예컨대 제1, 제3 및 제4 엣지 영역(120a, 120c, 120d) 중 적어도 하나의 일부 또는 전부를 웰 영역(110)의 외부에 배치함으로써, 반도체 칩의 사이즈를 감소시킬 수 있다.
사용하지 않는 워드라인 패드를 웰 영역(110) 내부에 배치할 경우, 웰 영역(110)의 면적은 실질적인 메모리 셀 어레이의 면적보다 증가할 수 있다. 따라서, 사용하지 않는 워드 라인 패드를 웰 영역(110)의 외부, 다시 말해 메모리 셀 어레이 영역(MCA)의 외부에 배치함으로써, 메모리 셀 어레이(MCA)의 면적을 감소시킬 수 있다.
메모리 셀 어레이의 전기적 특성과 관련한 안정성을 보장하기 위하여 웰 영역(110)은, 반도체 칩의 엣지(CEDG)또는 다른 웰(미도시)과 소정의 거리만큼(D1) 이격될 수 있다. 그런데, 사용하지 않는 워드 라인 패드가 반도체 칩의 엣지(CEDG)또는 다른 웰(미도시)과 이격되어야 하는 거리, 예컨대 D2는 상기 웰 영역(110)의 소정의 이격 거리보다 짧을 수 있다. 따라서, 사용하지 않는 워드 라인 패드를 웰 영역(110)의 외부, 다시 말해 메모리 셀 어레이(MCA)의 외부에 배치함으로써, 반도체 칩 사이즈를 감소시킬 수 있다.
도 2는, 본 개시의 실시예에 따른 메모리 셀 어레이(11)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(11)는 복수의 메모리 블록들(BLK1~BLKn)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는, 수직 구조)를 갖는다. 일 실시예에서, 각 메모리 블록(BLK)은 3차원에 대응하는 복수의 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 z 방향을 따라 신장된 복수의 낸드 셀 스트링들(NAND Cell Strings)을 포함할 수 있다.
각각의 낸드 셀 스트링들은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결될 수 있다. 메모리 블록들(BLK1~BLKn)은 도 3을 참조하여 더 상세하게 설명된다.
도 3은 도 2의 메모리 블록의 일 예(BLK)를 나타내는 회로도이다.
도 3을 참조하면, 메모리 블록(BLK)은 수직 구조의 낸드 플래쉬 메모리일 수 있고, 도 2에 도시된 각 메모리 블록들(BLK1 내지 BLKn)은 도 3과 같이 구현될 수 있다. 메모리 블록(BLK)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 접지 선택 라인(GSL), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 접지 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
비트 라인(BL1 내지 BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11 내지 NS33)이 연결될 수 있다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링을 스트링이라고 지칭하기로 한다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 대응되는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인(SSL1 내지 SSL3)은 분리되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 낸드 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다.
도 4는 본 개시의 다른 실시예에 따른 메모리 장치(10a)의 단면도이며, 도 1a의 1B-1B' 선 단면 구성을 개략적으로 도시한다. 본 실시예에 따른 메모리 장치(10b)의 레이아웃은 도 1a와 동일하다. 따라서, 도 1a를 참조하여 설명한 내용은 본 실시예에도 적용될 수 있다.
본 실시예에 따른 메모리 장치(10b)에서는 주변 회로(12)의 위에 메모리 셀 어레이(11)가 형성될 수 있다. 이러한, 메모리 장치(10a)의 회로 구조를 Cell over peripheral(COP) 회로 구조라고 지칭할 수 있다.
도 4를 참조하면, 메모리 장치(10a)는 기판(200) 상의 제1 레벨에 형성된 주변 회로(12), 제1 반도체층(100a) 및 상기 기판(200) 상의 제2 레벨에 형성된 메모리 셀 어레이(11)를 포함할 수 있다. 메모리 장치(10a)는 주변 회로(12)와 제1 반도체층(100a) 사이에 개재되는 절연 박막(270)을 더 포함할 수 있다.
주변 회로 영역(PA) 내에 배치되는 주변 회로들(12)은 페이지 버퍼 (page buffer), 래치 회로 (latch circuit), 캐시 회로 (cache circuit), 칼럼 디코더 (column decoder), 로우 디코더(row decoder), 감지 증폭기 (sense amplifier) 또는 데이터 인/아웃 회로(data in/out circuit) 등일 수 있다.
메모리 셀 어레이 영역(MCA) 내에 배치되는 메모리 셀 어레이(11)는 도 2 및 도 3에 예시하는 바와 같은 회로 구성을 가질 수 있다.
본 명세서에서 사용되는 용어 "레벨"은 기판(200)으로부터 수직 방향 (z 방향)을 따르는 높이를 의미한다. 상기 기판(200)상에서 상기 제1 레벨은 상기 제2 레벨보다 기판(200)에 더 가깝다.
일부 실시예들에서, 상기 기판(200)은 x 방향 및 y 방향으로 연장되는 주면(main surface)을 가질 수 있다. 상기 기판(200)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 다른 일부 실시예들에서, 상기 기판(200)은 SOI (silicon-on-insulator) 기판, 또는 GeOI (germanium-on-insulator) 기판을 포함할 수 있다.
기판(200)의 주변회로 영역(PA)에는 소자 분리막(210)에 의해 활성 영역이 정의될 수 있다. 상기 기판(200)의 활성 영역에는, 주변 회로용 P형 웰(212) 및 주변 회로용 N형 웰(214)이 형성될 수 있다. P형 웰(212) 및 N형 웰(214) 상에는 MOS 트랜지스터가 형성될 수 있다. 복수의 트랜지스터는 각각 게이트(224), 게이트 절연막(222), 및 소스/드레인 영역(228)을 포함할 수 있다. 상기 게이트(224)의 양 측벽은 절연 스페이서(226)로 덮일 수 있고, 상기 게이트(224)및 절연 스페이서(226) 위에 식각 정지막(220)이 형성될 수 있다. 상기 식각 정지막(220)은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
상기 식각 정지막(220) 상에 복수의 층간절연막(240, 250, 260)이 순차적으로 적층될 수 있다. 상기 복수의 층간절연막(240, 250, 260)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산질화물 등을 포함할 수 있다.
복수의 트랜지스터는 다층 배선 구조물(230)에 전기적으로 연결될 수 있다. 상기 다층 배선 구조(230)는 복수의 층간절연막(240, 250, 260)에 의해 상호 절연될 수 있다.
상기 다층 배선 구조(230)는 기판(200)상에 차례로 순차적으로 적층되고 상호 전기적으로 연결되는 제1 콘택(232), 제1 배선층(234), 제2 콘택(236), 및 제2 배선층(238)을 포함할 수 있다. 일부 실시예들에서, 상기 제1 배선층(234) 및 제2 배선층(238)은 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 제1 배선층(234) 및 제2 배선층(238)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
본 실시예에서, 상기 다층 배선 구조(230)가 제1 배선층(234) 및 제2 배선층(238)을 포함하는 2 층의 배선 구조를 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 주변회로 영역(PA)의 레이아웃, 게이트(224)의 종류 및 배열에 따라 다층 배선 구조(230)가 3 층 또는 그 이상의 다층 배선 구조를 가질 수도 있다. 도 4에 예시된 다층 배선 구조(230)에서, 제2 배선층(238)이 상기 다층 배선 구조(230)를 구성하는 배선층들 중 최상부 배선층인 것으로 간주한다. 그리고, 복수의 층간절연막(240, 250, 260) 중 제3 층간 절연막(260)이 최상부 배선층인 상기 제2 배선층(1238)을 덮는 최상부 층간절연막인 것으로 간주한다.
제1 반도체층(100a)은 제3 층간 절연막(260) 상에 형성될 수 있다. 제1 반도체층(100a)은 그 상부에 수직형 메모리 셀들이 형성될 기판으로 기능할 수 있다. 예시적인 실시예들에 있어서, 제1 반도체층(100a)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예를 들어, 제1 반도체층(100a)은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 또한, 제1 반도체층(100a)은 약 20 내지 500 nm의 높이로 형성될 수 있으나, 제1 반도체층(100a)의 높이가 이에 한정되는 것은 아니다.
제1 반도체층(100a) 상에는 메모리 셀 어레이 영역(MCA)이 형성될 수 있다. 메모리 셀 어레이 영역(MCA)은 수직형 메모리 셀들이 배치되는 영역이며, 구체적으로, 메모리 셀 어레이 영역(MCA)은 제1 반도체층(100a) 상에 형성되는 제1 웰 영역(110)으로서 정의될 수 있다.
제1 웰 영역(110)의 상부에는 복수의 게이트 도전층(120) 및 절연층(121)이 적층될 수 있으며, 복수의 게이트 도전층(120) 및 절연층(121)을 관통하여 제1 웰 영역(110) 상면에 수직한 채널층(130) 및 공통 소스 라인(CSL)이 형성될 수 있다. 또한, 제1 웰 영역(110)에는 워드 라인 컷 영역(WLC)의 연장 방향 (x 방향)을 따라 연장되는 공통 소스 영역(142)이 형성될 수 있다.
도 4의 메모리 셀 어레이(11)의 구조는 도 1a 내지 도 1c를 참조하여 설명한 바와 실질적으로 동일한바, 메모리 셀 어레이(11) 구조에 대한 자세한 설명은 생략하기로 한다.
한편, 전술한 바와 같이, 복수의 게이트 도전층(120)은 제1 엣지 영역(120a)을 포함하며, 상기 제1 엣지 영역(120a)의 적어도 일부는 메모리 셀 어레이 영역(MCA)의 외부에 배치될 수 있다. 제1 엣지 영역(120a)은 워드 라인 컷 영역(WLC)에 의해 게이트 도전층(120)의 다른 영역들과 물리적/전기적으로 분리될 수 있다. 제1 엣지 영역(120a)은 플로팅될 수 있다.
본 실시예에 따른 메모리 장치(10b)는 게이트 도전층(120)의 적어도 하나의 엣지 영역을 제1 웰 영역(110)의 외부에 배치하고, 주변 회로(12)를 메모리 셀 어레이(11)의 하부에 배치함으로써, 메모리 장치(10b)가 탑재되는 반도체 칩의 사이즈를 감소시킬 수 있다.
도 5는 본 개시의 다른 실시예에 따른 메모리 장치(10c)의 단면도이다. 본 실시예에 따른 메모리 장치(10b)의 레이아웃은 도 1a와 동일하며, 도 5는 도 1a의 1B-1B' 선 단면 구성을 개략적으로 도시한다.
도 5의 메모리 장치(10c)의 구성은 도 1a 내지 도 1c를 참조하여 설명한 메모리 장치(10a)의 구성과 유사하다. 다만 본 실시예에 따르면, 메모리 셀 어레이 영역(MCA)은 복수의 웰 영역들(110a, 110b)에 의하여 정의될 수 있다. 제1 웰 영역 (110a) 및 제2 웰 영역(110b)은 서로 다른 도전형 웰로서, 제1 웰 영역(110a)은 N형 웰이고, 제2 웰 영역(110a)은 P형 웰일 수 있다. 제2 웰 영역(110b)은 제1 웰 영역(110a) 상에 형성되며, 제2 웰 영역(110a)은 기판(100) 상에서 제2 웰 영역(120a)을 감싸고 있는 형태로 구현될 수 있다. 이러한 구조의 웰 영역은 제1 웰 영역(110a)이 제2 웰 영역(120b)과 기판(100) 사이에 서로 미치는 전기적 영향을 최소화함으로써, 메모리 셀 어레이(11)의 전기적 특성을 향상시킬 수 있다.
한편, 제1 웰 영역(110a)에서 게이트 도전층(120)의 제1 엣지 영역(120a)에 인접한 부분에는 공통 소스 라인(CSL)이 형성될 수 있다. 그러나, 이에 제한되는 것은 아니며, 상기 공통 소스 라인(CSL)은 제2 웰 영역(110b) 상에 형성될 수도 있다.
도 6a 내지 도 6g는 본 개시의 실시예에 따른 메모리 장치(10)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
본 실시예에 따른 상기 제조 방법은 도 1a 내지 도 1c를 참조로 설명한 메모리 장치(10)의 제조 방법이며, 특히, 도 1a의 1B-1B'선을 따라 자른 단면도를 기초로 설명하기로 한다.
도 6a를 참조하면, 기판(100) 상에 메모리 셀 영역(MCA)을 생성한다. 기판(100) 상의 일부 영역에 웰 영역(110)을 형성함으로써, 메모리 셀 영역(MCA)을 생성할 수 있다. 상기 웰 영역(110)은 기판(100) 상의 일부 영역에 제1 불순물을 도핑함으로써 생성될 수 있다. 이때, 제1 불순물은 p형 불순물일 수 있다. 제1 불순물은 이온 주입 공정에 의해 도핑될 수 있다.
도 6b를 참조하면, 기판(400) 상에 절연층들(121) 및 제1 내지 제6 예비 게이트층들(171~176)을 교대로 적층한 예비 게이트 적층 구조물(170)을 형성할 수 있다. 예를 들어, 절연층(121)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물을 사용하여 소정의 높이로 형성될 수 있다. 또한, 예비 게이트층들(171~176)은 실리콘 질화물, 실리콘 카바이드, 폴리실리콘을 사용하여 소정의 높이로 형성될 수 있다. 상기 절연층들(121) 및 예비 게이트층들(171~176)의 제2 방향(y 방향)의 길이는 웰 영역(110)의 길이보다 길 수 있다. 이에 따라, 상기 절연층들(121) 및 예비 게이트층들(171~176)의 일부 영역은 웰 영역(110)의 외부에 배치될 수 있다.
예비 게이트층들(171~176)은 각각 후속 공정에서 그라운드 선택 라인(도 6f의 GSL), 복수의 워드 라인들(도 6f의 WL1~WL4) 및 스트링 선택 라인(도 6f의 SSL)을 형성하기 위한 예비막이거나 희생층들일 수 있다. 예비 게이트층들(171~176)의 개수는 상기 그라운드 선택 라인, 워드 라인들 및 스트링 선택 라인의 개수에 따라 적절히 선택될 수 있다.
도 6c를 참조하면, 예비 게이트 적층 구조물(170)을 관통하며 웰 영역(110) 상에서 기판(100)의 주면에 수직한 제3 방향으로 연장되는 채널홀(130H)이 형성될 수 있다. 채널홀(130H)은 상기 제1 방향 및 제2 방향으로 서로 이격되어 복수 개로 형성될 수 있고, 채널홀(130H)의 바닥부에 웰 영역(110)의 상면이 노출될 수 있다.
도 6c에는 채널홀(130H) 바닥부에 노출된 웰 영역(110) 부분이 편평한 형상으로 형성된 것이 도시되었으나, 이와는 달리 채널홀(130H) 바닥부의 웰 영역(110) 부분이 오버 에칭되어 웰 영역(110) 상면 부분에 리세스(도시되지 않음)가 형성될 수도 있다.
채널홀(130H) 측벽, 채널홀(130H) 바닥부에 노출된 웰 영역(110) 상면 및 예비 게이트 적층 구조물(170) 상에 예비 게이트 절연막(도시되지 않음)이 형성되고, 이후 상기 예비 게이트 절연막에 이방성 식각 공정을 수행하여 채널홀(130H) 바닥부 및 예비 게이트 적층 구조물(170) 상에 형성된 상기 예비 게이트 절연막 부분을 제거함으로써 채널홀(130H) 측벽에 게이트 절연막(132)이 형성될 수 있다. 이에 따라, 채널홀(130H) 바닥부에 다시 웰 영역(110) 상면이 노출될 수 있다.
게이트 절연막(132)은 채널홀(130H) 측벽 상에 소정의 두께로 컨포말하게 형성되어 채널홀(130H) 내부를 완전히 매립하지 않을 수 있다.
이후, 채널홀(130H) 내벽 및 예비 게이트 적층 구조물(170) 상에 도전층(도시되지 않음) 및 절연층(도시되지 않음)을 순차적으로 형성한 후, 예비 게이트 적층 구조물(190) 상면이 노출될 때까지 상기 도전층 및 상기 절연층 상부를 평탄화하여, 채널홀(130H) 내벽 상에 채널층(130) 및 매립 절연막(134)을 형성할 수 있다. 채널층(130)의 바닥면은 채널홀(130H) 바닥부에 노출된 웰 영역(110) 상면과 접촉하며, 채널층(130)의 외측면은 게이트 절연막(132)과 접촉하도록 형성될 수 있다. 채널층(130)은 불순물이 도핑된 폴리실리콘을 사용하여 CVD 공정, LPCVD 공정, 또는 ALD 공정에 의해 형성될 수 있으나, 이와는 달리 채널층(130)은 불순물이 도핑되지 않은 폴리실리콘을 사용하여 형성될 수도 있다. 매립 절연막(134)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 사용하여 CVD 공정, LPCVD 공정, 또는 ALD 공정에 의해 형성될 수 있다.
이후, 예비 게이트 적층 구조물(170) 상에 채널층(130), 매립 절연막(134) 및 게이트 절연막(132)의 상면들을 커버하는 식각 정지막(122)을 형성할 수 있다. 식각 정지막(122)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물 등을 사용하여 형성될 수 있다.
식각 정지막(122)에 채널층(130) 및 매립 절연막(134) 상면을 노출하는 드레인 홀(136H)을 형성한 후, 드레인 홀(136H)을 채우는 도전층(미도시)을 형성하고, 상기 도전층 상부를 평탄화하여 드레인 영역(136)을 형성할 수 있다. 드레인 영역(136)의 상면은 식각 정지막(122)의 상면과 동일한 레벨 상에 형성될 수 있다.
도 6d를 참조하면, 복수의 절연층(121) 및 복수의 예비 게이트 적층 구조물(170)을 관통하며 웰 영역(110)을 노출시키는 워드 라인 컷 영역(WLC)을 형성한다. 워드 라인 컷 영역(WLC)을 통해 웰 영역(110)에 불순물 이온을 주입하여 공통 소스 영역(142)을 형성하고, 복수의 예비 게이트층(171~176)을 복수의 게이트 도전층들(120), 예컨대 그라운드 선택 라인(GSL), 복수의 워드 라인(WL1~WL4), 및 스트링 선택 라인(SSL)으로 치환한다. 도 6b를 참조하여 설명한 바와 같이, 복수의 예비 게이트층(171~176) 의 일부는 웰 영역(110)의 외부에 배치된다. 이에 따라, 복수의 도전층들(120)의 일 영역은 웰 영역(110) 외부에 배치되어, 웰 영역(110)과 수직방향으로 오버랩되지 않을 수 있다.
복수의 예비 게이트층(171~176)을 그라운드 선택 라인(GSL), 복수의 워드 라인(WL1~WL4), 및 스트링 선택 라인(SSL)으로 치환하기 위한 일부 실시예들에서, 상기 복수의 예비 게이트층(171~176)이 폴리실리콘으로 이루어지는 경우, 상기 복수의 예비 게이트층(171~176)에 대하여 실리사이드화 공정을 수행할 수 있다. 이 경우, 상기 그라운드 선택 라인(GSL), 복수의 워드 라인(WL1~WL4), 및 스트링 선택 라인(SSL)은 각각 텅스텐 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 또는 니켈 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 다른 일부 실시예들에서, 상기 워드 라인 컷 영역(WLC)을 통해 노출되는 복수의 예비 게이트층(171~176)을 선택적으로 제거한 후, 복수의 절연층(121) 각각의 사이에 마련되는 빈 공간에 도전 물질을 매립하여 상기 그라운드 선택 라인(GSL), 복수의 워드 라인(WL1~WL4), 및 스트링 선택 라인(SSL)을 형성할 수 있다. 이 경우, 상기 그라운드 선택 라인(GSL), 복수의 워드 라인(WL1~WL4), 및 스트링 선택 라인(SSL)은 텅스텐, 탄탈륨, 코발트, 니켈 등의 금속 물질을 사용하여 형성될 수 있다.
도 6e를 참조하면, 복수의 워드 라인 컷 영역(WLC) 내에 각각 공통 소스 라인 스페이서(140) 및 공통 소스 라인(CSL)을 형성한다.
공통 소스 라인 스페이서(140)는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있다. 상기 공통 소스 라인(CSL)은 도전성 물질로 이루어질 수 있다. 예를 들면, 상기 공통 소스 라인(CSL)은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu)로부터 선택되는 적어도 하나의 금속 물질을 포함할 수 있다. 일부 실시예들에서, 상기 공통 소스 영역(142)과 공통 소스 라인(CSL)과의 사이에는 접촉 저항을 낮추기 위한 금속 실리사이드층 (도시 생략)이 개재될 수 있다. 예를 들면, 상기 금속 실리사이드층은 코발트 실리사이드로 이루어질 수 있다.
도 6f를 참조하면, 공통 소스 라인(CSL) 및 복수의 드레인 영역(136)을 덮는 절연막(미도시)을 형성한 후, 상기 절연층(121) 및 스트링 선택 라인(SSL)의 일부 영역을 제거하여 스트링 선택 라인 컷 영역(SSLC)을 형성하고, 상기 스트링 선택 라인 컷 영역(SSLC)을 절연막(미도시)으로 채운다.
이후, 마스크(도시되지 않음)를 이용한 복수의 패터닝 공정들을 사용하여 그라운드 선택 라인(GSL), 워드 라인들(WL1~WL4) 및 스트링 선택 라인(SSL)을 패터닝할 수 있다. 절연층들(121)은 각각 인접한 게이트 도전층(120)과 서로 정렬되게 패터닝될 수 있다. 패터닝된 게이트 도전층들(120)의 엣지 영역(120a)의 적어도 일부는 웰 영역(110)의 외부에 배치될 수 있다.
이후, 식각 정지막(122) 및 패터닝된 게이트 도전층들(120)의 측면을 커버하는 절연층(미도시)이 형성될 수 있다.
도 6g를 참조하면, 복수의 드레인 영역(136)을 덮는 절연막의 일부 영역을 제거하여 복수의 드레인 영역(136)을 노출시키는 복수의 비트라인 콘택홀(미도시)을 형성하고, 상기 복수의 비트라인 콘택홀 내에 도전 물질을 매립하여 복수의 비트라인 콘택(138)을 형성한다. 그 후, 상기 비트라인 콘택(138)에 연결되는 비트 라인(BL)을 형성한다.
전술한 공정들에 의해 도 2a 내지 도 1c에 예시한 메모리 장치(10)를 형성할 수 있다.
도 7a 내지 도 7d는 본 개시의 다른 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 4에 예시한 메모리 장치(10a)의 제조 방법을 예로 들어 설명한다.
도 7a를 참조하면, 기판(200) 상의 일부 영역에 주변 회로 영역(PA)을 형성한다.
보다 구체적으로 설명하면, 기판(200)에 트랜치(104T)를 형성하고, 상기 트랭티(104T) 내부를 실리콘 산화물 등의 절연 물질로 매립하여 활성 영역을 형성한다. 그 후, 상기 기판(200)에 복수의 이온 주입 공정을 수행하여 주변 회로용 P형 웰(212) 및 주변 회로용 N형 웰(214)을 형성할 수 있다. 주변 회로용 P형 웰(212)은 NMOS 트랜지스터 형성 영역이고, 주변 회로용 N형 웰(214)은 PMOS 트랜지스터 형성 영역일 수 있다.
기판(200) 상에 주변 회로용 게이트 절연막(222)을 형성한다. 그 후, 상기 게이트 절연막(222) 상에 주변 회로용 게이트(224)를 형성한다. 상기 게이트(224)는 도핑된 폴리실리콘, 금속, 또는 이들의 조합으로 이루어질 수 있다. 상기 게이트(224)의 측벽에 절연 스페이서(226)를 형성하고, 상기 기판(200) 중 상기 게이트(224)의 양측에 소스/드레인 영역(228)을 형성한다. NMOS 트랜지스터 형성용 소스/드레인 영역(228)은 기판(200)에 n 형 불순물을 주입하여 형성할 수 있다. PMOS 트랜지스터 형성용 소스/드레인 영역(228)은 기판(200)에 p 형 불순물을 주입하여 형성할 수 있다. 상기 소스/드레인 영역(228)은 LDD (lightly doped drain) 구조를 가질 수 있다. 이에 따라, 상기 게이트 절연막(222), 게이트(224), 및 소스/드레인 영역(228)을 포함하는 복수의 트랜지스터가 형성될 수 있다.
상기 복수의 트랜지스터 및 절연 스페이서(226) 위에 식각 정지막(220)을 형성한다. 상기 식각 정지막(220)은 예를 들면 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어지는 절연 물질을 포함할 수 있다.
상기 식각 정지막(220) 상에 제1 콘택(232), 제1 배선층(234), 제2 콘택(236), 및 제2 배선층(238)을 포함하는 다층 배선 구조(230)와, 상기 다층 배선 구조(230)를 상호 절연시킬 수 있는 복수의 층간 절연막(240, 250, 260)을 형성한다. 상기 다층 배선 구조(230)의 제2 배선층(238)은 최상부 배선층을 구성할 수 있다.
도 7b를 참조하면, 다층 배선 구조(230)의 최상부 배선층인 제2 배선층(238)을 덮는 층간 절연막(260) 위에 절연 박막(270)을 형성할 수 있다. 절연 박막(270)은 실리콘 산화물로 이루어질 수 있다. 다른 실시예들에서, 절연 박막(270)은 배리어 금속층으로서, 티타늄, 탄탄륨, 티타늄 질화물 등으로 이루어질 수 있다.
절연 박막(270) 상에 제1 반도체층(100a)을 형성할 수 있다. 제1 반도체층(100a)은 제1 불순물이 도핑된 폴리실리콘을 사용하여 화학기상증착 공정, 원자층 증착 공정, 물리 기상 증착 공정 등을 사용하여 형성할 수 있다. 제1 반도체층(100a)을 형성하는 공정에서 상기 제1 불순물이 인시츄 도핑될 수 있고, 이와는 달리 제1 반도체층(100a)을 형성한 이후에 상기 제1 불순물이 이온 주입 공정에 의해 도핑될 수도 있다. 상기 제1 불순물은 p 형 불순물일 수 있다.
제1 반도체층(100a)에 메모리 셀 어레이 영역(MCA)을 형성한다. 메모리 셀 어레이 영역(MCA)은 웰 영역(110)으로 정의될 수 있다. 제1 반도체층(100a)에 제1 이온주입 마스크(도시되지 않음)를 사용하여 불순물을 도핑함으로써 반도체층(100a)에 웰 영역(110)이 형성될 수 있다. 상기 불순물은 n형 불순물 또는 p형 불순물일 수 있다.
일 실시예에 있어서, 도 5를 참조하여 설명한 바와 같이, 제1 반도체층(100a)에 제2 불순물을 도핑하여 제1 웰 영역(도 5의 110a)을 형성하고, 상기 제1 웰 영역에 제1 불순물을 도핑하여 제2 웰 영역(도 5의 110b)을 형성할 수 있다. 이때, 제2 불순물은 n형 불순물이고, 제2 불순물은 p형 불순물일 수 있다.
도 7c를 참조하면, 제1 반도체층(100a) 상에 절연층들(121) 및 제1 내지 제6 예비 게이트층들(171~176)을 교대로 적층한 예비 게이트 적층 구조물(170)을 형성할 수 있다. 상기 절연층들(121) 및 예비 게이트층들(171~176)의 제2 방향(y 방향)의 길이는 웰 영역(110)의 길이보다 길 수 있다. 이에 따라, 상기 절연층들(121) 및 예비 게이트층들(171~176)의 일부 영역은 메모리 셀 어레이 영역(MCA)의 외부에 배치될 수 있다.
이후의 제조 단계는 도 6c 내지 도 6g와 동일하다. 따라서 중복되는 설명은 생략하기로 한다.
도 8a는 본 개시의 다른 실시예에 따른 메모리 장치(10c)의 레이아웃도이고, 도 8b는 도 8a의 8B-8B' 선 단면 구성을 개략적으로 도시한 단면도이다.
도 8a의 메모리 장치(10c)의 레이아웃은 도 1a의 메모리 장치(10)의 레이아웃과 유사하다. 다만, 도 1a에서 적어도 일부가 웰 영역(110)의 외부에 배치되는 게이트 도전층(120)의 제1 및 제3 엣지 영역(120a, 120c)에는 채널층(130)이 배치되지 않았다. 그러나, 도 8a에서는, 복수의 채널층(130)이 제1 및 제3 엣지 영역(120a, 120c)에 배치될 수 있다. 이때, 제1 및 제3 엣지 영역(120a, 120c)에 배치되는 채널층(130)은 더미 메모리 셀들로 구현될 수 있다.
도 9a는 본 개시의 다른 실시예에 따른 메모리 장치(10d)의 레이아웃도이고, 도 9b는 도 9a의 9C-9C' 선 단면 구성을 개략적으로 도시한 단면도이다.
도 9a 및 도 9b를 참조하면, 메모리 셀 어레이 영역(MCA), 다시 말해 웰 영역(110) 상에 복수의 게이트 도전층(120)이 적층되며, 상기 복수의 게이트 도전층(120)은 복수의 엣지 영역(120a~120d)을 구비할 수 있다. 복수의 엣지 영역(120a~120d)들 중 적어도 하나의 전부 또는 일부는 웰 영역(110) 외부에 배치될 수 있다. 이때, 도 1a에 도시한 바와 같이, 주변 회로로부터 전기적 신호를 인가받는, 제2 엣지 영역(120b)과 교차하는 제2 방향(y방향)에 위치하는 제1 및 제3 엣지 영역(120a, 120c) 뿐만 아니라 제2 엣지 영역(120b)과 같은 제1 방향(x 방향)에 위치하는 제4 엣지 영역(120d) 또한, 적어도 일부가 웰 영역(110) 외부에 배치될 수 있다. 제4 엣지 영역(120d)은 워드 라인 컷 영역(WLC)에 의하여 제2 엣지 영역(120b)과 전기적으로 분리될 수 있다. 제4 엣지 영역(120d)은 플로팅 상태를 유지할 수 있다.
도 10은 본 개시의 실시예에 따른 메모리 장치(10e)의 레이아웃도이다.
도 10의 레이아웃은 메모리 셀 어레이를 포함하는 반도체 칩의 레이아웃일 수 있다. 도 10을 참조하면, 메모리 장치(10e)는 메모리 셀 어레이 영역(MCA) 및 복수의 주변 회로 영역들(201, 202, 203)을 포함할 수 있다. 메모리 장치(10e)는 외부와 전기적으로 연결되는 복수의 패드가 배치되는 패드 영역(204)을 더 포함할 수 있다.
메모리 셀 어레이 영역(MCA)에는 도 2 및 도 3을 참조하여 설명한 수직형 메모리 셀 어레이가 배치될 수 있다. 메모리 셀 어레이 영역(MCA)은 도 1a 내지 도 1c를 참조하여 설명한 바와 같이, 메모리 셀 어레이들이 배치되는 웰 영역(도 1의 110)으로 정의할 수 있다. 메모리 셀 어레이 영역(MCA)의 상부에는 복수의 게이트 도전층들(120)이 적층되며, 복수의 게이트 도전층들(120)은 메모리 셀 어레이 영역(MCA)과 오버랩될 수 있다.
메모리 셀 어레이 영역(MCA)의 주변에는 주변 회로 영역들(201, 202, 203)이 배치될 수 있다. 주변 회로 영역들(201, 202, 203)에는 로우 디코더(row decoder), 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier) 또는 데이터 인/아웃 회로(data in/out circuit) 등이 형성될 수 있다.
도 10을 참조하면, 메모리 셀 어레이 영역(MCA)의 양측에 배치된 제1 및 제2 주변 회로 영역들(201, 202)에는 로우 디코더가 형성될 수 있으며, 다른 주변 회로들이 메모리 셀 어레이 영역(MCA)의 아래에 배치된 제3 주변 회로 영역(203)에 형성될 수 있다.
복수의 게이트 도전층들(120)은 네 방향의 엣지 영역들(120a, 120b, 120c, 120d)을 구비하며, 주변 회로 영역들(201, 202, 203)에 인접하지 않은 제1 엣지 영역(120a)의 적어도 일부가 메모리 셀 어레이 영역(MCA)의 외부에 배치될 수 있다. 주변 회로 영역들(201, 202, 203)에 바로 인접한 엣지 영역들(120b, 120c, 120d)는 메모리 셀 어레이(MCA) 내에 배치될 수 있다.
도 11은 본 개시의 실시예에 따른 메모리 장치(10f)의 레이아웃도이다.
도 11을 참조하면, 주변 회로 영역들(201, 202, 203)에) 중 일부는 메모리 셀 어레이 영역(MCA)에 배치될 수 있다. 도 11에서, 제3 주변 회로 영역(203)은 메모리 셀 어레이 영역(MCA)의 하부에 배치될 수 있다. 이러한 회로 구조를 Cell over peripheral(COP) 회로 구조라고 지칭하며, COP 회로 구조는 도 5를 참조하여 설명한바 있다.
일 실시예에 있어서, 메모리 셀 어레이 영역(MCA)의 하부에 배치된 제3 주변 회로 영역(203)에는 메모리 셀 어레이 영역(MCA)에 형성되는 메모리 셀 어레이로부터 입력 또는 출력되는 데이터를 고속으로 처리할 수 잇는 주변 회로를 포함할 수 있다. 예컨대, 상기 주변 회로는 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier) 또는 데이터 인/아웃 회로(data in/out circuit)을 포함할 수 있다. 그러나, 본 개시의 기술적 사상은 이에 제한되는 것은 아니며 다양한 주변 회로가 주변 회로 영역(203)에 형성될 수 있다.
도 11에서, 복수의 게이트 도전층(120)의 엣지 영역들 중 로우 디코더가 형성된 제1 및 제2 주변 회로 영역(201, 202)에 인접한 제2 및 제4 엣지 영역들(120b, 120d)을 제외하고, 제2 방향(y 방향)으로 배치되는 제1 엣지 영역(120a) 및 제3 엣지 영역(120c)의 적어도 일부가 메모리 셀 어레이(MCA)의 외부에 배치될 수 있다. 이때, 제3 엣지 영역(120c)에 도시된 바와 같이, 복수의 게이트 도전층들(120) 중 하부에 배치되는 일부 도전층의 적어도 일부가 메모리 셀 어레이(MCA)의 외부에 배치되고, 복수의 게이트 도전층들(120) 중 상부에 배치되는 일부 게이트 도전층은 전부가 메모리 셀 어레이(MCA)의 내부에 배치될 수도 있다.
도 12는 본 개시의 실시예에 따른 메모리 장치(10g)의 레이아웃도이다.
도 12를 참조하면, 주변 회로 영역들(201, 202, 203)은 메모리 셀 어레이 영역(MCA)의 하부에 배치될 수 있다. 이에 따라 주변 회로들은 메모리 셀 어레이 영역(MCA) 하부에 형성될 수 있다. 제2 및 제4 엣지 영역들(120b, 120c)은 워드 라인 패드로서, 제1 및 제2 주변 회로 영역(201, 202)에 형성되는 주변 회로들로부터 전기적 신호를 인가받을 수 있다. 따라서, 제2 및 제4 엣지 영역들(120b, 120c)은 메모리 셀 어레이 영역(MCA) 내에 배치될 수 있다. 주변 회로 영역들(201, 202, 203)에 형성되는 주변 회로들로부터 전기적 신호가 인가되지 않는 제1 엣지 영역(120a) 및 제3 엣지 영역(120c)의 적어도 일부가 메모리 셀 어레이 영역(MCA)의 외부에 배치될 수 있다.
도 13는 본 개시의 실시예에 따른 메모리 장치(10h)의 레이아웃도이다.
도 13을 참조하면, 메모리 장치(10h)는 복수개의 메모리 셀 어레이 영역(MCAa, MCAb)을 구비할 수 있다. 메모리 셀 어레이 영역들(MCAa, MCAb)은 패드 영역(204)의 좌우에 배치될 수 있다. 주변 회로 영역들(201, 203)은 메모리 셀 어레이 영역(MCAa, MCAb)의 아래에 형성될 수 있으며, 제1 주변 회로 영역(201)은 패드 영역(204)에 인접하게 배치될 수 있다. 제1 주변 회로 영역(201)에 인접한 엣지 영역은 메모리 셀 어레이(MCAa) 내에 형성되고, 다른 엣지 영역들(120a, 120b, 120c)은 전부 또는 일부가 메모리 셀 어레이(MCAa) 외부에 형성될 수 있다.
이상에서, 메모리 장치(10h)의 다양한 레이아웃 구조와, 이에 따른 게이트 도전층(120)의 배치에 대하여 설명하였다. 그러나, 이는 실시예들일 뿐이며, 상술한 내용을 기초로 다양한 변형이 가능할 것이다.
도 14는 본 개시의 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다. 도 14를 참조하면, 비휘발성 메모리 장치(1000)는 셀 어레이(1100), 로우 디코더(1200), 페이지 버퍼(1300), 입출력 버퍼(1400), 제어 로직(1500) 그리고 전압 발생기(1600)를 포함할 수 있다.
셀 어레이(1100)는 워드 라인들(WL) 또는 선택 라인들(SSL, GSL)을 통해 로우 디코더(1200)에 연결될 수 있다. 셀 어레이(1100)는 비트 라인들(BL)을 통해서 페이지 버퍼(1300)에 연결될 수 있다. 셀 어레이(1100)는 복수의 낸드형 셀스트링들(NAND Cell Strings)을 포함할 수 있다. 복수의 셀 스트링들은 동작 또는 선택 단위에 따라 복수의 메모리 블록들을 구성할 수 있다.
여기서, 셀 스트링들 각각은 수직 방향으로 형성될 수 있다. 셀 어레이(1100)에는 복수의 워드 라인들이 수직 방향으로 적층되고, 셀 스트링들 각각의 채널이 수직 방향으로 형성될 수 있다. 한편, 복수의 워드 라인들이 적층되어 워드 라인 구조체가 형성되며, 상기 워드 라인 구조체의 복수의 엣지 영역들 중 적어도 일부는 메모리 셀 어레이 영역 외부에 배치될 수 있다. 메모리 셀 어레이 영역 외부에 배치되는 엣지 영역에는 전기적 신호가 인가되지 않으며, 플로팅 상태를 유지할 수 있다.
로우 디코더(1200)는 어드레스(ADDR)에 응답하여 셀 어레이(1100)의 메모리 블록들 중 어느 하나를 선택할 수 있다.
로우 디코더(1200)는 선택된 메모리 블록의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(1200)는 선택된 메모리 블록의 워드 라인에 워드 라인 전압을 전달한다. 프로그램 동작시, 로우 디코더(1200)는 선택 워드라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)에는 패스전압(Vpass)을 전달한다. 읽기 동작시, 로우 디코더(1200)는 선택 워드 라인(Selected WL)에는 선택 읽기 전압(Vrd)을, 비선택 워드 라인(Unselected WL)에는 비선택 읽기 전압(Vread)을 전달한다. 이때, 선택 라인들(GSL,SSL)에는 비선택 읽기 전압(Vread)이 전달될 수 있다.
페이지 버퍼(1300)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼(1300)는 셀 어레이(1100)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다.
읽기 동작시, 페이지 버퍼(1300)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지버퍼(1300)는 감지된 데이터를 래치하여 외부에 전달한다. 소거 동작시, 페이지 버퍼(1300)는 비트 라인을 플로팅(Floating)시킬 수 있다.
입출력 버퍼(1400)는 프로그램 동작시에 입력받는 쓰기 데이터를 페이지 버퍼(1300)에 전달한다. 입출력 버퍼(1400)는 읽기 동작시에 페이지 버퍼(1300)로부터 제공되는 읽기 데이터를 외부로 출력한다. 입출력 버퍼(1400)는 입력되는 어드레스 또는 명령어를 제어 로직(1500)이나 행 디코더(1200)에 전달한다.
제어 로직(1500)은 외부로부터 전달되는 명령어(CMD)에 응답하여 페이지 버퍼(1300)와 행 디코더(1200)를 제어할 수 있다. 제어 로직(1500)은 외부에서 제공되는 명령어(CMD)에 응답하여 선택된 메모리 셀들을 액세스하도록 페이지 버퍼(1300), 전압 발생기(1600) 등을 제어할 수 있다.
전압 발생기(1600)는 제어 로직(1500)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생한다. 각각의 워드 라인들로 공급될 워드 라인 전압들(S)로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd, Vread) 등이 있다. 전압 발생기(1600)는 읽기 동작 및 프로그램 동작시에 스트링 선택 라인(SSL) 및 접지 선택 라인들(GSL)에 제공되는 선택 신호를 생성할 수 있다.
전압 발생기(1600)는 읽기나 쓰기 동작시 메모리 셀을 선택하기 위한 전압을 생성한다. 예를 들면, 전압 발생기(1600)는 워드 라인(WL)과 선택 라인들(SSL, GSL) 에 제공되는 전압을 생성한다. 전압 발생기(1600)에 의해서 생성되는 전압은 로우 디코더(1200)를 통해서 셀 어레이(1100)에 전달될 수 있다.
도 15는 본 개시의 실시예들에 따른 메모리 장치(10)가 메모리 시스템(2000)에 적용된 예를 나타내는 블록도이다.
도 15를 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2100) 및 복수의 불휘발성 메모리 장치(2200)를 포함한다.
상기 메모리 컨트롤러(12100)는, 호스트(미도시)로부터 데이터를 수신하고, 상기 수신된 데이터를 복수의 불휘발성 메모리 장치(2200)에 저장할 수 있다.
상기 복수의 불휘발성 메모리 장치(2200)는 전술한 도 1a 내지 도 13을 참조하여 설명한 레이아웃 구조를 가지는 메모리 장치(10, 10a, 10b, 10d, 10e, 10f, 10g, 10h)를 포함할 수 있다.
상기 메모리 시스템(2000)은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants: PDA), 피엠피(Portable Multimedia Player: PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 16는 본 개시의 실시예들에 따른 메모리 장치를 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 16을 참조하면, 메모리 카드 시스템(3000)은 호스트(3100) 및 메모리 카드(3200)를 포함할 수 있다. 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 접속부(3120)를 포함할 수 있다. 메모리 카드(3200)는 카드 접속부(3210), 카드 컨트롤러(3220) 및 메모리 장치(3220)를 포함할 수 있다. 이때, 메모리 카드(3200)는 도 1a 내지 도 14에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(3100)는 메모리 카드(3200)에 데이터를 기입하거나, 메모리 카드(3200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(3110)는 커맨드(CMD), 호스트(3100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(3120)를 통해 메모리 카드(3200)로 전송할 수 있다.
카드 컨트롤러(3220)는 카드 접속부(3210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(3220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(3220)에 저장할 수 있다. 메모리 장치(3220)는 호스트(3100)로부터 전송된 데이터를 저장할 수 있다. 메모리 장치(3220)는 전술한 도 1a 내지 도 13을 참조하여 설명한 레이아웃 구조를 가지는 메모리 장치(10, 10a, 10b, 10d, 10e, 10f, 10g, 10h) 중 하나일 수 있다. 메모리 장치의(3220)의 칩 사이즈가 감소됨에 따라 메모리 카드(3200)의 크기가 작아질 수 있다.
메모리 카드(3220)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 17은 본 개시의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 17을 참조하면, 컴퓨팅 시스템(4000)은 메모리 시스템(4100), 프로세서(4200), RAM(4300), 입출력 장치(4400), 및 전원 장치(4500) 포함할 수 있다. 한편, 도 17에는 도시되지 않았지만, 컴퓨팅 시스템(4000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(4000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(4200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(4200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(4200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(4600)를 통하여 RAM(4300), 입출력 장치(4400) 및 메모리 시스템(4100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(4100)은 도 1a 내지 도 14에 도시된 실시예들을 이용하여 구현될 수 있다. 도 1a 내지 도 13을 참조하여 설명한 본 개시의 실시예에 따른 레이아웃을 갖는 메모리 장치가 적용될 수 있다.
실시예에 따라, 프로세서(4200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(4300)은 컴퓨팅 시스템(4000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(4300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(4400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(4500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 18은 본 개시의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 18을 참조하면, SSD 시스템(5000)은 호스트(5100) 및 SSD(5200)를 포함할 수 있다. SSD(5200)는 신호 커넥터(signal connector)를 통해 호스트(5100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(5200)는 SSD 컨트롤러(5210), 보조 전원 장치(5220) 및 복수의 메모리 장치들(5230, 5240, 5250)을 포함할 수 있다. 상기 복수의 메모리 장치들(5230, 5240, 5250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(5200)는 도 1a 내지 도 14에 도시된 실시예들을 이용하여 구현될 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h, 10i: 메모리 장치
MCA: 메모리 셀 어레이 영역
120a, 120b, 120c, 120d: 엣지 영역
MCA: 메모리 셀 어레이 영역
120a, 120b, 120c, 120d: 엣지 영역
Claims (20)
- 기판 상에 형성되는 제1 웰 영역;
상기 제1 웰 영역으로부터 수직방향으로 연장된 복수의 채널층; 및
상기 채널층 측벽을 따라 상기 제1 웰 영역 상부에 적층된 복수의 게이트 도전층들을 포함하고,
상기 복수의 게이트 도전층들의 엣지 영역들 중 하나인 제1 엣지 영역의 적어도 일부는 상기 제1 웰 영역의 외부에 위치하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제1 항에 있어서, 상기 제1 엣지 영역은, 상기 비휘발성 메모리 장치로부터 구현되는 반도체 칩의 평행한 일 엣지와 바로 인접하는 것을 특징으로 하는 상기 비휘발성 메모리 장치.
- 제1 항에 있어서, 상기 제1 엣지 영역은, 플로팅 상태인 것을 특징으로 하는 비휘발성 메모리 장치.
- 제1 항에 있어서, 상기 제1 엣지 영역은, 워드 라인 컷 영역에 의해 상기 복수의 게이트 도전층들의 다른 영역들과 분리되는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제4 항에 있어서, 상기 워드 라인 컷은 상기 제1 웰 영역의 내부에 위치하며 상기 제1 웰 영역의 경계면에 인접한 것을 특징으로 하는 비휘발성 메모리 장치.
- 제1 항에 있어서, 상기 복수의 게이트 도전층들은 단차를 가지고 적층되어 있으며, 상기 복수의 게이트 도전층들 중 적어도 하나의 게이트 도전층의 상기 제1 엣지 영역의 적어도 일부가 상기 제1 웰 영역의 외부에 위치하고, 나머지 게이트 도전층들의 상기 제1 엣지 영역은 상기 제1 웰 영역의 내부에 위치하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제1 항에 있어서, 상기 기판 상에서 상기 제1 웰 영역과 평행하게 형성되는 제2 웰 영역을 더 포함하고,
상기 제2 웰 영역과 마주하는 상기 복수의 게이트 도전층들의 제2 엣지 영역은 상기 제1 웰 영역 내부에 위치하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제7 항에 있어서, 상기 제2 엣지 영역은 상기 제2 웰 영역에 형성되는 반도체 소자와 전기적으로 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제7 항에 있어서, 상기 제2 웰 영역 상에는 상기 복수의 게이트 도전층들에 전압을 인가하는 로우 디코더 회로가 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제1 항에 있어서, 상기 기판 하부에서, 상기 제1 웰 영역과 오버랩되게 배치되며, 상기 복수의 채널층과 상기 복수의 게이트 도전층에 의해 형성되는 메모리 셀 어레이와 전기적으로 연결되는 반도체 집적 회로를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 복수의 메모리 셀들이 적층된 메모리 셀 어레이; 및
상기 메모리 셀 어레이로부터 데이터를 기입 또는 독출하는 주변 회로를 포함하고,
상기 메모리 셀 어레이는,
제1 기판 상에 형성되는 셀 어레이 영역으로부터 수직방향으로 연장된 복수의 채널층; 및
상기 채널층을 따라 상기 셀 어레이 영역 상부에 적층된 복수의 게이트 도전층을 포함하고,
상기 복수의 게이트 도전층의 엣지 영역들 중 적어도 하나의 엣지 영역은 상기 셀 어레이 영역의 외부에 배치되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제11 항에 있어서, 상기 셀 어레이 영역은 제1 웰 영역으로 구현되는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제11 항에 있어서, 상기 셀 어레이 영역은 상기 제1 기판 상에 형성되는 제1 도전형 웰 영역 및 상기 제1 도전형 웰 영역 상에 형성되는 제2 도전형 웰 영역으로 구현되는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제13 항에 있어서, 상기 제1 기판은 제2 도전형 기판으로 구현되는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제11 항에 있어서, 상기 적어도 하나의 엣지 영역은, 상기 엣지 영역들 중 상기 주변 회로와 전기적으로 연결되는 엣지 영역과 교차하는 방향에 배치되는 엣지 영역인 것을 특징으로 하는 비휘발성 메모리 장치.
- 제11 항에 있어서, 상기 엣지 영역들 중 상기 주변 회로와 전기적으로 연결되는 엣지 영역은 상기 셀 어레이 영역 내부에 위치하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제11 항에 있어서, 상기 주변 회로는,
상기 제1 기판상에 상기 제1 웰 영역과 동일 레벨에 형성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제11 항에 있어서, 상기 주변 회로는,
상기 제1 기판상에 상기 제1 웰 영역과 나란하게 형성되는 제1 주변 회로, 및
상기 제1 기판 하부에 위치하는 제2 기판 상에 형성되어, 상기 메모리 셀 어레이와 전기적으로 연결되는 제2 주변 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제11 항에 있어서, 상기 제1 주변 회로는, 상기 메모리 셀 어레이로부터 입력 또는 출력되는 데이터를 고속으로 처리할 수 있는 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제11 항에 있어서, 상기 주변 회로는, 상기 메모리 셀 어레이 하부에 위치하는 것을 특징으로 하는 비휘발성 메모리 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150063882A KR102398665B1 (ko) | 2015-05-07 | 2015-05-07 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법 |
| US15/083,418 US20160329340A1 (en) | 2015-05-07 | 2016-03-29 | Nonvolatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150063882A KR102398665B1 (ko) | 2015-05-07 | 2015-05-07 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160131458A true KR20160131458A (ko) | 2016-11-16 |
| KR102398665B1 KR102398665B1 (ko) | 2022-05-16 |
Family
ID=57222801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150063882A KR102398665B1 (ko) | 2015-05-07 | 2015-05-07 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20160329340A1 (ko) |
| KR (1) | KR102398665B1 (ko) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190021934A (ko) * | 2017-08-24 | 2019-03-06 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법 |
| KR20190051306A (ko) * | 2017-11-06 | 2019-05-15 | 삼성전자주식회사 | 기판 제어 회로를 포함하는 수직 구조의 메모리 장치 및 이를 포함하는 메모리 시스템 |
| US10923495B2 (en) | 2018-07-12 | 2021-02-16 | SK Hynix Inc. | Semiconductor memory device with divided source plate |
| WO2021194536A1 (en) * | 2020-03-24 | 2021-09-30 | Sandisk Technologies Llc | Three-dimensional memory device containing inter-select-gate electrodes and methods of making the same |
| KR102316535B1 (ko) * | 2020-05-04 | 2021-10-25 | 한양대학교 산학협력단 | 원가절감형 비트라인 구조를 갖는 3차원 플래시 메모리 소자 및 그 제조 방법 |
| US11961552B2 (en) | 2021-10-13 | 2024-04-16 | SK Hynix Inc. | Memory device including partial pages in memory blocks |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102139944B1 (ko) * | 2013-11-26 | 2020-08-03 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| KR102408657B1 (ko) * | 2015-07-23 | 2022-06-15 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102589301B1 (ko) * | 2016-04-29 | 2023-10-13 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
| KR102607749B1 (ko) * | 2016-08-02 | 2023-11-29 | 에스케이하이닉스 주식회사 | 3차원 구조의 반도체 메모리 장치 |
| KR102366971B1 (ko) | 2017-08-08 | 2022-02-24 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| KR102442933B1 (ko) * | 2017-08-21 | 2022-09-15 | 삼성전자주식회사 | 3차원 반도체 장치 |
| KR102400100B1 (ko) * | 2017-11-17 | 2022-05-19 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법 |
| KR102592894B1 (ko) * | 2018-05-10 | 2023-10-24 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| US11637122B2 (en) | 2018-05-10 | 2023-04-25 | SK Hynix Inc. | Semiconductor device and manufacturing method of semiconductor device |
| KR102651818B1 (ko) * | 2018-07-20 | 2024-03-26 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 3 차원 메모리 장치 |
| KR20200107341A (ko) | 2019-03-07 | 2020-09-16 | 삼성전자주식회사 | 반도체 메모리 소자 |
| KR20210014916A (ko) | 2019-07-31 | 2021-02-10 | 삼성전자주식회사 | 수직형 메모리 장치 |
| KR20210123804A (ko) | 2020-04-06 | 2021-10-14 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 제조 방법 |
| CN112331661B (zh) * | 2020-11-03 | 2021-10-26 | 长江存储科技有限责任公司 | 半导体器件及其制作方法 |
| KR20220151341A (ko) * | 2021-05-06 | 2022-11-15 | 삼성전자주식회사 | 반도체 메모리 장치, 그를 포함하는 전자 시스템 및 그의 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090128776A (ko) * | 2008-06-11 | 2009-12-16 | 삼성전자주식회사 | 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법 |
| KR20100039919A (ko) * | 2008-10-09 | 2010-04-19 | 삼성전자주식회사 | 수직형 반도체 장치 및 그 형성 방법 |
| KR20100088829A (ko) * | 2009-02-02 | 2010-08-11 | 삼성전자주식회사 | 3차원 반도체 소자 |
| KR20140108935A (ko) * | 2013-03-04 | 2014-09-15 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011003833A (ja) * | 2009-06-22 | 2011-01-06 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2011187794A (ja) * | 2010-03-10 | 2011-09-22 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
2015
- 2015-05-07 KR KR1020150063882A patent/KR102398665B1/ko active IP Right Grant
-
2016
- 2016-03-29 US US15/083,418 patent/US20160329340A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090128776A (ko) * | 2008-06-11 | 2009-12-16 | 삼성전자주식회사 | 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법 |
| KR20100039919A (ko) * | 2008-10-09 | 2010-04-19 | 삼성전자주식회사 | 수직형 반도체 장치 및 그 형성 방법 |
| KR20100088829A (ko) * | 2009-02-02 | 2010-08-11 | 삼성전자주식회사 | 3차원 반도체 소자 |
| KR20140108935A (ko) * | 2013-03-04 | 2014-09-15 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190021934A (ko) * | 2017-08-24 | 2019-03-06 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법 |
| KR20190051306A (ko) * | 2017-11-06 | 2019-05-15 | 삼성전자주식회사 | 기판 제어 회로를 포함하는 수직 구조의 메모리 장치 및 이를 포함하는 메모리 시스템 |
| US11532634B2 (en) | 2017-11-06 | 2022-12-20 | Samsung Electronics Co., Ltd. | Vertical memory device including substrate control circuit and memory system including the same |
| US10923495B2 (en) | 2018-07-12 | 2021-02-16 | SK Hynix Inc. | Semiconductor memory device with divided source plate |
| WO2021194536A1 (en) * | 2020-03-24 | 2021-09-30 | Sandisk Technologies Llc | Three-dimensional memory device containing inter-select-gate electrodes and methods of making the same |
| US11222954B2 (en) | 2020-03-24 | 2022-01-11 | Sandisk Technologies Llc | Three-dimensional memory device containing inter-select-gate electrodes and methods of making the same |
| KR102316535B1 (ko) * | 2020-05-04 | 2021-10-25 | 한양대학교 산학협력단 | 원가절감형 비트라인 구조를 갖는 3차원 플래시 메모리 소자 및 그 제조 방법 |
| US11961552B2 (en) | 2021-10-13 | 2024-04-16 | SK Hynix Inc. | Memory device including partial pages in memory blocks |
Also Published As
| Publication number | Publication date |
|---|---|
| US20160329340A1 (en) | 2016-11-10 |
| KR102398665B1 (ko) | 2022-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102398665B1 (ko) | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법 | |
| KR102589301B1 (ko) | 비휘발성 메모리 장치 | |
| CN106469729B (zh) | 非易失性存储装置和包括其的非易失性存储系统 | |
| KR102403732B1 (ko) | 3차원 비휘발성 메모리 소자 | |
| US10680004B2 (en) | Semiconductor memory device of three-dimensional structure | |
| US11706923B2 (en) | Semiconductor memory device and a method of manufacturing the same | |
| KR102400100B1 (ko) | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법 | |
| KR102308776B1 (ko) | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법 | |
| US8115259B2 (en) | Three-dimensional memory device | |
| US10229929B2 (en) | Semiconductor memory devices including protrusion pads | |
| US8004893B2 (en) | Integrated circuit memory devices having vertically arranged strings of memory cells therein and methods of operating same | |
| KR102282139B1 (ko) | 반도체 장치 | |
| CN109671455B (zh) | 包括行解码器的非易失性存储器件 | |
| CN118038922A (zh) | 三维半导体存储器装置 | |
| CN111739889B (zh) | 半导体存储装置 | |
| US11087844B2 (en) | Non-volatile memory device | |
| US11348910B2 (en) | Non-volatile memory device | |
| US11430803B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JP2024044009A (ja) | 半導体記憶装置 | |
| CN117641914A (zh) | 半导体存储器装置及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |