KR20100088829A - 3차원 반도체 소자 - Google Patents

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Abstract

본 발명은 3차원 반도체 소자를 제공한다. 이 소자는 반도체 기판, 반도체 기판 상에 매트릭스 형태로 배치된 수직 채널 구조체들, 수직 채널 구조체들과 직접 접촉하고 반도체 기판에 형성된 P형 도전형을 P형 반도체층, 및 수직 채널 구조체들 사이의 반도체 기판에 형성된 공통 소오스 라인을 포함하되, 공통 소오스 라인은 상기 P형 반도체층과 접촉할 수 있다.
3차원 반도체, 수직 채널, 저항, 공통 소오스 라인

Description

3차원 반도체 소자{Three Dimensional Memory Device}
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는 3차원 반도체 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한 대안으로, 메모리 셀들을 3차원적으로 형성하는 기술들이 제안되어 왔다. 이러한 기술들에 따르면, 메모리 셀들이 3차원적으로 형성되기 때문에, 반도체 기판의 면적을 효율적으로 활용할 수 있어, 집적도는 종래의 2차원 메모리 반도체 소자에 비해 증가될 수 있다.
본 발명이 해결하고자 일 기술적 과제는 수직 채널 구조체와 공통 소오스 라인 사이의 저항을 감소시킨 3차원 반도체 소자를 제공하는 것이다.
본 발명의 일 실시예에 따른 3차원 반도체 소자는 반도체 기판, 상기 반도체 기판 상에 매트릭스 형태로 배치된 수직 채널 구조체들, 상기 수직 채널 구조체들과 직접 접촉하고 상기 반도체 기판에 형성된 P형 도전형을 P형 반도체층, 및 상기 수직 채널 구조체들 사이의 상기 반도체 기판에 형성된 공통 소오스 라인을 포함하되, 상기 공통 소오스 라인은 상기 P형 반도체층과 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 공통 소오스 라인은 N형 불순물로 도핑될 수 있다.
본 발명의 일 실시예에 있어서, 상기 수직 채널 구조체들이 배치되는 어레이 영역의 외부의 상기 반도체 기판 상에 배치된 공통 소오스 라인 패드를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 공통 소오스 라인은 일 방향으로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 공통 소오스 라인은 매트릭스 형태로 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 P 형 반도체층 상에 배치되어 상기 P 형 반도체층의 표면을 반전시키는 접지 선택라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 수직 채널 구조체들는 기둥 형태 또는 마카로니 형태일 수 있다.
본 발명의 일 실시예에 있어서, 상기 공통 소오스 라인 상에 층간 절연막이 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 수직 채널 구조체들은 더미 수직 채널 구조체들을 포함하고, 상기 공통 소오스 라인은 상기 더미 수직 채널 구조체의 하부 영역으로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 공통 소오스 라인은 금속 실리사이드층 및 금속층 중에서 적어도 하나를 더 포함하는 것을 특징으로 하는 3차원 반도체 소자.
본 발명의 실시예들에 따른 반도체 메모리 장치는 상기 수직 채널 구조체와 맞닿는 부분이 p형 반도체층인 형태를 가질 수 있다. 상기 수직 채널 구조체들이 배치되는 상기 p형 반도체층 내에 상기 공통 소오스 라인(CSL)이 배치될 수 있다. 상기 공통 소오스 라인(CSL)은 n형 반도체층을 포함할 수 있다. 이에 따라, 상기 p형 반도체층이 반전되어 수평 채널을 형성하는 경우, 상기 p 형 반도체층과 상기 공통 소오스 라인(CSL) 사이의 저항은 현저히 감소할 수 있다. 또한, 위치에 따른 저항의 변화도 감소시킬 수 있다. 이에 따라, 상기 수직 채널 구조체과 상기 공통 소오스 라인(CSL)의 저항에 기인한 오동작 및 전류의 산포를 감소시키어, 상기 반도체 소자의 신뢰성을 향상시킬 수 있다.
수직 채널 구조체를 포함하는 3차원 비휘발성 메모리 반도체 소자는 수직 채 널 구조체와 반도체 기판이 맞닿는 부분이 n형 반도체층인 형태 또는 상기 수직 채널 구조체와 맞닿는 부분이 p형 반도체층인 형태를 가질 수 있다. 상기 수직 채널과 기판이 맞닿는 부분이 n형 반도체층인 형태는 별도의 공통 소오스 라인을 형성하지 않고 상기 n형 반도체층을 공통 소오스 라인으로 사용한다. 상기 수직 채널 구조체들 각각은 메모리 셀 스트링을 형성할 수 있다.
한편, 상기 수직 채널 구조체와 맞닿는 부분이 p형 반도체층인 형태는 별도의 공통 소오스 라인을 형성시켜 주어야 한다. 상기 공통 소오스 라인은 상기 수직 채널 구조체들이 어레이 형태로 배치된 어레이 영역의 외부에 위치한다. 상기 어레이 영역에 상기 p형 반도체층이 위치한다. 이에 따라, 상기 반도체 기판 상에 배치된 트렌지스터들은 상기 P 형 반도체층을 반전시켜 수평 채널들을 형성하고, 상기 수평 채널들은 상기 공통 소오스 라인과 상기 수직 채널 구조체들을 전기적으로 연결시킬 수 있다. 그러나, 상기 공통 소오스 라인과 상기 수직 채널 구조체들 사이의 상기 수평 채널들은 높은 저항을 가질 수 있다. 이에 따라, 상기 어레이 영역의 상기 수직 채널 구조체의 위치에 따라, 상기 공통 소오스 라인을 통하여 흐르는 전류가 다를 수 있다. 따라서, 메모리 셀들의 정보의 저장 상태에 따른 문턱 전압의 큰 차이가 요구된다. 상기 공통 소오스 라인과 상기 수직 채널 구조체들 사이의 거리가 멀면 멀수록, 상기 공통 소오스 라인과 상기 수직 채널 구조체들 사이의 저항이 증가한다. 결국, 상기 공통 소오스 라인과 상기 수직 채널 구조체들 사이에 낮은 저항이 요구된다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명의 일 실시예에 따른 3차원 메모리 반도체 소자를 설명하기 위한 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 수직 채널 구조체들을 포함한다. 상기 수직 채널 구조체들은 메모리 셀 스트링(MS)을 구성할 수 있다. 상기 메모리 셀 스트링들(MS)은 반도체 기판 상에 매트릭스 형태로 배치되어 3차원 메모리 셀 어레이를 형성한다. 상기 반도체 소자는 반도체 기판(미도시) 상에 상기 메모리 셀 스트링들(MS)이 제1 방향으로 배열되어 형성된 제1 열 메모리 셀 어레이(MAn), 상기 제1 열 메모리 셀 어레이(MAn)와 인접하여 배치된 제2 열 메모리 셀 어레이(MAn+1), 및 상기 제1 열 메모리 셀 어레이(MA)과 상기 제2 열 메모리 셀 어레이(MAn+1) 사이의 상기 반도체 기판에 배치된 공통 소오스 라인(CSL)을 포함한다.
상기 메모리 셀 스트링들(MS)은 각각 수직 채널 구조체를 포함할 수 있다. 상기 수직 채널 구조체들은 상기 반도체 기판에서 수직하게 연장될 수 있다. 상기 메모리 셀 스트링(MS)은 상기 반도체 기판 상에 수직으로 직렬 연결된 메모리 셀들(Mmn), 상기 메모리 셀들(Mmn)의 일단에 연결된 접지 선택 트렌지스터(GSTmna), 상기 접지 선택 트렌지스터(GSTmna)와 직렬 연결된 보조 접지 선택 트렌지스터(GSTmnb), 및 상기 메모리 셀들(Mmn)의 타단에 연결된 스트링 선택 트렌지스터(SSTmn)를 포함할 수 있다. 상기 메모리 셀들(Mmn)은 정보를 저장할 수 있는 비휘발성 메모리 트랜지스터들일 수 있다. 상기 접지 선택 트렌지스터(GSTmna)의 게이트와 상기 보조 접지 선택 트렌지스터(GSTmnb)의 게이트는 서로 공유될 수 있다.
상기 메모리 셀들(Mmn)의 게이트들은 서로 다른 층에 배치되어 상기 제1 방 향으로 연장되어 워드라인들(WLn,1, WLn,2)을 형성할 수 있다. 상기 워드라인들들(WLn,1, WLn,2)은 라인 형태를 가질 수 있다. 같은 평면에 배치된 상기 워드라인들은 메인 워드라인(WL1,WL2)에 연결될 수 있다. 상기 스트링 선택 트렌지스터(SSTmn)의 게이트들은 상기 제1 방향으로 연장되어 스트링 선택 라인들(SSLn)을 형성할 수 있다. 상기 접지 선택 트렌지스터(GSTmna)의 게이트들은 상기 제1 방향으로 연장되어 접지 선택 라인들(GSLn,GSLn+1)을 형성할 수 있다. 같은 평면에서 배치된 상기 접지 선택 라인들은 메인 접지 선택 라인들(GSL)에 전기적으로 연결될 수 있다.
상기 스트링 선택 트랜지스터들(SSTmn)은 상기 제1 방향을 가로지른 제2 방향으로 연장되는 비트라인(BLm)에 전기적으로 연결될 수 있다. 메모리 셀들(Mmn) 중의 하나의 트렌지스터는 비트라인(BLm), 스트링 선택 라인(SSLn), 및 워드라인(WL1)을 선택하여 억세스될 수 있다.
상기 스트링 선택 트랜지스터(SSTmn), 상기 메모리 셀들(Mmn), 및 상기 접지 선택 트랜지스터(GSTmna)의 바디(body)는 상기 수직 채널 구조체에 형성될 수 있다. 상기 수직 채널 구조체는 결정질 또는 다결정의 반도체일 수 있다. 상기 수직 채널 구조체들는 P형 반도체일 수 있다. 상기 메모리 셀들(Mmn), 상기 스트링 선택 트랜지스터(SSTmn), 및 상기 접지 선택 트랜지스터들(GSTmna) 각각이 턴온되면, 상기 수직 채널 구조체에 반전 영역을 형성하여 수질 채널을 형성할 수 있다. 이에 따라, 상기 이웃한 트랜지스터들은 상기 반전 영역(수직 채널)을 통하여 전기 적으로 연결될 수 있다.
상기 보조 접지 선택 트랜지스터(GSTmnb)의 바디(body)는 P형으로 도핑된 상기 반도체 기판에 배치될 수 있다. 상기 보조 접지 선택 트랜지스터(GSTmnb)는 NMOS일 수 있다. 상기 접지 선택 라인(GSL)에 전압이 인가되어, 상기 접지 선택라인에 연결된 상기 보조 접지 선택 트랜지스터들(GSTb)이 턴온 상태(turn on state)인 경우, 상기 보조 선택 트렌지스터들(GSTb)은 상기 반도체 기판에 반전 영역(inversion area)을 수평 채널 영역으로 가질 수 있다. 인접하여 배치된 상기 보조 접지 선택 트랜지스터들(GSTb)의 상기 수평 채널 영역들은 서로 전기적으로 연결될 수 있다.
상기 공통 소오스 라인(CSL)은 상기 보조 접지 선택 트렌지스터들(GSTb)의 상기 수평 채널 영역과 접촉하며 상기 반도체 기판에 배치될 수 있다. 상기 공통 소오스 라인(CSL)은 n형 도전형으로 도핑된 영역일 수 있다. 상기 제1 방향으로 이웃하여 배치된 상기 보조 접지 선택 트랜지스터들(GSTb) 사이에 제1 기생 저항(Rc1)이 발생할 수 있다. 또한, 상기 공통 소오스 라인(CSL)과 상기 보조 접지 선택 트랜지스터(GSTb) 사이에 상기 제2 기생 저항(Rc2)이 발생할 수 있다. 상기 제1 기생 저항(Rc1)은 상기 제2 기생 저항(Rc2)보다 클 수 있다. 특정한 메모리 셀 스트링(MS)을 통하여 흐르는 전류는 주로 상기 제2 기생 저항(Rc2)을 통하여 상기 공통 소오스 라인(CSL)으로 흐를 수 있다. 이에 따라, 상기 메모리 셀 스트링(MS)과 상기 공통 소오스 라인(CSL) 사이의 기생 저항에 기인한 오동작은 감소될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하는 회로도이다. 도 1에서 설명한 부분과 중복되는 설명은 생략한다.
도 2을 참조하면, 본 발명의 다른 실시예에 따른 3차원 반도체 소자는 수직 채널 구조체들을 포함한다. 상기 수직 채널 구조체들 각각은 메모리 셀 스트링(MS)을 구성할 수 있다. 상기 메모리 셀 스트링들(MS)은 매트릭스 형태로 배치되어 3차원 메모리 셀 어레이를 형성한다. 상기 반도체 소자는 반도체 기판(미도시) 상에 상기 메모리 셀 스트링들(MS)이 제1 방향으로 배열되어 형성된 제1 열 메모리 셀 어레이(MAn), 상기 제1 열 메모리 셀 어레이와 인접하여 배치된 제2 열 메모리 셀 어레이(MAn+1), 및 상기 제1 열 메모리 셀 어레이(MA)과 상기 제2 열 메모리 셀 어레이(MAn+1) 사이의 상기 반도체 기판에 배치된 공통 소오스 라인(CSL)을 포함한다. 상기 제1 방향으로 배치된 상기 메모리 셀 스트링들(MS) 사이에 적어도 하나의 더미 메모리 셀 스트링(DMS)을 포함할 수 있다. 상기 더미 메모리 셀 스트링들(DMS)은 상기 제2 방향으로 연속적으로 배치될 수 있다. 보조 공통 소오스 라인(CSLa)는 상기 더미 메모리 셀 스트링들(DMS) 하부의 상기 반도체 기판에 배치될 수 있다. 상기 보조 공통 소오스 라인(CSLa)은 상기 공통 소오스 라인(CSL)과 같은 구조 및 물질일 수 있다. 상기 공통 소오스 라인(CSL)은 n형으로 도핑된 불순물 영역일 수 있다.
상기 공통 소오스 라인(CSL)은 상기 보조 접지 선택 트렌지스터들(GSTb)의 상기 수평 채널 영역과 접촉하며 상기 반도체 기판에 배치될 수 있다. 상기 보조 공통 소오스 라인(CSLa)은 상기 공통 소오스 라인(CSL)을 가로지르면 상기 제2 방 향으로 연장될 수 있다. 상기 제1 방향에서 상기 보조 접지 선택 트랜지스터들(GSTb)와 상기 보조 공통 소오스 라인(CSLa) 사이에 제1 기생 저항(Rc1)이 발생할 수 있다. 또한, 상기 공통 소오스 라인(CSL)과 상기 보조 접지 선택 트랜지스터(GSTb) 사이에 상기 제2 기생 저항(Rc2)이 발생할 수 있다. 상기 제1 기생 저항(Rc1)은 상기 제2 기생 저항(Rc2)과 거의 같을 수 있다. 특정한 메모리 셀 스트링(MS)을 통하여 흐르는 전류는 상기 제1 기생 저항을 통하여 흐르는 전류(I2) 및 상기 제2 기생 저항(Rc2)을 통하여 흐르는 전류(I2)를 포함할 수 있다. 이에 따라, 상기 메모리 셀 스트링(MS)과 상기 공통 소오스 라인(CSL) 사이의 기생 저항에 기인한 오동작은 감소될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 동작을 설명하는 동작 전압을 설명하는 도면이다.
도 1 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 하나의 메모리 셀의 프로그램 동작은 비트라인(BL), 스트링 선택 라인(SSL), 및 워드라인(WL)을 선택하여 수행할 수 있다. 선택된 워드라인(Sel. WL)과 선택된 메모리 셀의 채널 영역 사이의 전압차는 전하를 상기 선택된 메모리 셀의 전하 저장막에 주입할 수 있다.
메모리 셀들을 독립적으로 프로그램하기 위하여, 선택된 상기 메모리 셀에 대응되는 상기 선택된 워드라인(Sel.WL)에 프로그램 전압(VP)이 인가되고, 비선택 워드라인(Unsel.WL)에 패스 전압(VPASS)이 인가될 수 있다. 이에 따라, 상기 패스 전 압(VPASS)은 비선택된 상기 메모리 셀들을 턴온(turn-on)시킬 수 있다. 한편, 선택된 비트라인(Sel. BL)은 접지될 수 있고, 비선택된 비트라인(Unsel. BL)에 전원 전압(Vcc)이 인가될 수 있다. 선택된 상기 스트링 선택 라인(Sel. SSL)에 상기 전원 전압(Vcc)이 인가되어, 상기 선택된 상기 스트링 선택 라인(Sel. SSL)에 연결된 상기 스트링 선택 트랜지스터들(SST)은 모두 턴온될 수 있다. 이에 따라, 상기 선택된 메모리 셀의 게이트와 채널 영역에 높은 전압차(Vp-GND)가 인가되고, 비선택된 상기 비트라인(Unsel. BL)에 연결된 비선택된 메모리 셀의 게이트와 채널 영역에 낮은 전압차(Vp-Vcc)가 인가될 수 있다. 상기 높은 전압차(Vp-GND)는 상기 선택된 메모리 셀을 터널링 현상을 이용하여 프로그램할 수 있다.
선택되지 않은 상기 스트링 선택 라인(Unsel SSL)은 접지될 수 있다. 이에 따라, 상기 선택되지 않은 선택 라인(Unsel SSL)에 연결된 선택 트랜지스터들을 모두 턴오프될 수 있다. 상기 선택된 비트라인(Sel BL)에 연결되고, 비선택된 상기 스트링 선택 라인(Unsel SSL)에 연결된 메모리 셀들은 셀프-부스팅(self-boosting) 기술에 의하여 의도되지 않게 프로그램되는 것을 방지할 수 있다. 상기 수직 채널 구조체는 통상의 반도체 소자의 바디(body)의 기능을 수행할 수 있다. 상기 수직 채널 구조체는 반도체 기판과 전기적으로 연결되어 프로그램 동작시 접지될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 소거 동작은 메모리 셀 어레이 전부를 동시에 수행할 수 있다. 이을 위하여, 상기 수직 반도체 구조체 및 반도체 기판은 양의 소거 전압(Verase)이 인가되고, 상기 워드라인들(WL)은 접지될 수 있다. 상기 소거 전압(Verase)은 프로그램 전압(Vp)보다 클 수 있다. 상기 수직 반도체 구조체 및 상기 반도체 기판은 같은 도전형을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 읽기 동작은 상기 스트링 선택 트랜지스터(SST)와 및 접지 선택 트랜지스터(GSTa) 사이를 흐르는 읽기 전류를 센싱하여 수행될 수 있다. 이러한 읽기 전류는 상기 전하저장막에 저장된 전하들의 수에 따른 문턱 전압에 의존할 수 있다. 상기 읽기 전류의 차이는 상기 메모리 셀(MC)에 저장된 정보를 판단하는 것을 가능하게 한다.
상기 읽기 동작시, 선택 워드라인(Sel.WL)에 정보 저장 상태에 따른 문턱 전압들의 중간값이 인가되거나, 상기 선택 워드라인(Sel.WL)은 접지될 수 있다. 선택 비트라인(Sel.BL)에 프리차징 전압(VPCHR)이 인가되고, 비선택된 비트라인(Unsel. BL)은 접지될 수 있다. 상기 비선택 워드라인들(Unsel.WL), 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)에 읽기 전압(VREAD)을 인가하여, 상기 선택된 메모리 스트링에 연결된 트랜지스터들을 턴온시킬 수 있다. 상기 접지 선택 라인(GSL)에 연결된 접지 선택 트랜지스터(GSTa)와 보조 접지 선택 트랜지스터(GSTb)는 턴온될 수 있다. 상기 선택된 메모리 셀의 문턱 전압에 따라, 상기 선택된 비트라인(Sel BL)과 상기 접지된 공통 소오스 라인(CSL) 사이에 전류가 흐를 수 있다. 상기 선택된 비트라인(Sel BL)에 흐르는 전류는 상기 선택된 메모리 셀의 정보 저장 상태에 따라 다를 수 있다.
본 발명에 따른 3차원 반도체 소자의 동작 방법은 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것이며, 본 발명의 기술적 특징이 이에 한정되는 것은 아니다. 즉, 이 분야에 종사하는 통상의 지식을 가진 자라면, 공지된 기술들에 기초하여 이러한 변형을 구현하는 것은 용이하다는 것은 자명하므로, 동작 방법과 관련된 본 발명의 기술적 특징은 공지된 기술들에 기초하여 다양하게 변형되어 구현될 수 있다.
이하에서, 본 발명의 일 실시예에 따른 3차원 반도체 소자 및 그 형성 방법을 설명한다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 설명하는 평면도 및 단면도들이다. 도 4b는 도 4a의 I-I'선을 따라 자른 단면도이다. 도 4c는 도 4a의 II-II'선을 따라 자른 단면도이다. 도 4c는 도 4a의 III-III'선을 따라 자른 단면도이다. 도 4e는 도 4a의 IV-IV'선을 따라 자른 단면도이다.
도 4a 내지 도 4e를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판(100), 상기 반도체 기판(100) 상에 매트릭스 형태로 배치된 수직 채널 구조체들(120), 상기 수직 채널 구조체들(120)과 직접 접촉하고 상기 반도체 기판(100)에 형성된 P형 도전형을 가지는 P형 반도체층(102), 및 상기 수직 채널 구조체들(120) 사이의 상기 반도체 기판(100)에 형성된 공통 소오스 라인(106)을 포함한다. 상기 공통 소오스 라인(106)은 상기 P형 반도체층(102)과 접촉할 수 있다.
상기 반도체 기판(100)의 상기 수직 채널 구조체들(120)이 배치되는 소정 영 역에 상기 P형 반도체층(102)이 형성될 수 있다. 상기 P형 반도체층(102)은 P형 도전형으로 도핑된 불순물 영역일 수 있다.
상기 P형 반도체층(102) 상에 상기 수직 채널 구조체들(120)이 매트릭스 형태로 배치될 수 있다. 상기 수직 채널 구조체들(120)은 P형 도전형으로 도핑된 실리콘일 수 있다. 상기 수직 채널 구조체(120)은 결정 또는 다결정 실리콘일 수 있다. 상기 수직 채널 구조체(120)는 필라 형태 또는 마카로니 형태를 가질 수 있다.
상기 공통 소오스 라인(106)은 상기 수직 채널 구조체들(120)의 사이의 상기 반도체 기판(100)에서 제1 방향으로 연장될 수 있다. 상기 공통 소오스 라인(106)은 상기 반도체 기판(100)에 n형 불순물로 도핑되어 형성된 영역일 수 있다. 본 발명의 변형된 실시예에 따르면, 상기 공통 소오스 라인(106)은 불순물 영역, 도핑된 폴리실리콘, 금속실리사이드, 및 금속 중에서 적어도 하나를 포함할 수 있다. 상기 P형 반도체층(102)의 상부면과 상기 공통 소오스 라인(106)의 상부면은 같은 높이를 가질 수 있다.
상기 P 형 반도체층(102)의 주위에 상기 공통 소오스 라인(106)과 전기적으로 연결되는 공통 소오스 라인 콘택 패드(104)가 배치될 수 있다. 상기 공통 소오스 라인 콘택 패드(104)는 상기 공통 소오스 라인(106)과 같은 물질일 수 있다. 예를 들어, 상기 공통 소오스 라인 콘택 패드(104)는 n 형 불순물 영역일 수 있다.
접지 선택 라인들(161), 워드라인들(163,165), 및 스트링 선택 라인들(167)은 상기 P형 반도체층(102) 상에 차례로 적층되고, 상기 제1 방향으로 연장될 수 있다. 상기 접지 선택 라인들(161)은 같은 평면에서 서로 나란히 진행할 수 있다. 상기 접지 선택 라인들(161)은 일단에서 서로 연결될 수 있다. 상기 접지 선택 라인들(161), 상기 워드라인들(163,165), 및 상기 스트링 선택 라인들(167)은 일단에서 계단 형상을 이룰 수 있다.
상기 워드라인들(163,165)은 복수의 평면에 배치될 수 있다. 같은 평면에 배치된 상기 워드라인들은 일단에서 서로 연결될 수 있다. 본 발명의 일 실시예에서, 상기 워드라인들(163,165)은 설명의 편의상 2층 구조만을 도시하였다. 상기 워드라인들(163,165)과 상기 접지 선택 라인들(161)의 측면은 상하로 서로 정렬될 수 있다. 상기 워드라인들(163,165)과 상기 스트링 선택 라인들(167)의 측면은 상하로 서로 정렬될 수 있다. 상기 접지 선택 라인들(161), 상기 워드라인들(163,165), 및 상기 스트링 선택 라인들(167)은 도전성 물질일 수 있다. 상기 접지 선택 라인들(161), 상기 워드라인들(163,165), 및 상기 스트링 선택 라인들(167)은 도핑된 폴리실리콘, 금속, 및 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다.
상기 수직 채널 구조체(120)가 상기 스트링 선택 라인(167), 상기 워드라인들(163,165), 및 상기 접지 선택 라인(161)을 수직으로 관통하여 배치될 수 있다. 상기 수직 채널 구조체(120)와 상기 스트링 선택 라인(167), 워드라인들(163,165), 접지 선택 라인(161) 사이에 절연막(152)이 개재될 수 있다. 상기 수직 채널 구조체(120)와 상기 스트링 선택 라인(167) 사이의 절연막(152)은 스트링 선택 트랜지스터(SST)의 게이트 절연막으로 동작할 수 있다. 상기 수직 채널 구조체(120)와 상기 워드라인들(163,165) 사이에 상기 절연막(152)은 셀 트랜지스터들의 전하저장막 으로 동작할 수 있다. 상기 수직 채널 구조체(120)와 상기 접지 선택 라인(161) 사이에 상기 절연막(152)은 접지 선택 트랜지스터(GSTa)의 게이트 절연막으로 동작할 수 있다. 상기 절연막(152)은 상기 접지 선택 라인(161)과 상기 반도체 기판(100) 사이로 연장될 수 있다. 상기 반도체 기판(100) 상의 상기 절연막(152)은 보조 접지 선택 트랜지스터(GSTb)의 게이트 절연막으로 동작할 수 있다. 상기 절연막(152)은 상기 전하저장막으로 동작하기 위하여 실리콘산화막/실리콘질화막/실리콘산화막의 복층 구조를 포함할 수 있다. 상기 절연막(152)의 구조는 다양하게 변형될 수 있다.
상기 워드라인들(163,165)은 하부 워드라인(163)과 상부 워드라인(165)을 포함할 수 있다. 상기 접지 선택라인(161)과 상기 하부 워드라인(163) 사이에 제1 층간 절연 패턴(132)이 개재될 수 있다. 상기 하부 워드라인(163)과 상기 상부 워드라인(165) 사이에 제2 층간 절연 패턴(134)이 개재될 수 있다. 상기 상부 워드라인(165)과 상기 스트링 선택 라인(167) 사이에 제3 층간 절연 패턴(136)이 개재될 수 있다. 상기 스트링 선택 라인(167) 상에 제4 층간 절연 패턴(138)이 배치될 수 있다.
상기 절연막(152)은 상기 접지 선택라인(161)과 상기 제1 층간 절연 패턴(132) 사이에 개재되도록 연장될 수 있다. 상기 절연막(152)은 상기 제1 층간 절연 패턴(132)과 상기 하부 워드라인(163) 사이에 개재되도록 연장될 수 있다. 상기 절연막(152)은 상기 하부 워드라인(163)과 상기 제2 층간 절연 패턴(134) 사이에 개재되도록 연장될 수 있다. 상기 절연막(152)은 상기 제2 층간 절연 패턴(134) 과 상기 상부 워드라인(165) 사이에 개재되도록 연장될 수 있다. 상기 절연막(152)은 상기 상부 워드라인(165)과 상기 제3 층간 절연 패턴(136) 사이에 개재되도록 연장될 수 있다. 상기 절연막(152)은 상기 제3 층간 절연 패턴(136)과 상기 스트링 선택 라인(167) 사이에 개재되도록 연장될 수 있다. 상기 절연막(152)은 상기 스트링 선택 라인(167)과 상기 제4 층간 절연 패턴(138) 사이에 개재되도록 연장될 수 있다.
상기 공통 소오스 라인(106) 상의 이웃한 워드라인들(163,165) 사이는 갭필 층간 절연막(143)이 배치될 수 있다. 상기 갭필 층간 절연막(143)은 상기 제1 방향으로 연장될 수 있다. 상기 갭필 층간 절연막(143)은 실리콘산화막을 포함할 수 있다. 상기 갭필 층간 절연막(143)의 하부면은 상기 반도체 기판(100) 상의 상기 절연막(152)과 접촉할 수 있다. 상기 갭필 층간 절연막(143)의 상부면은 상기 제4 층간 절연패턴(138)의 상부면과 같은 높이를 가질 수 있다.
상기 수직 채널 구조체들(120) 상에 드레인 영역(122)이 형성될 수 있다. 상기 드레인 영역(122)은 n형으로 도핑된 불순물 영역일 수 있다. 상기 수직 채널 구조체들(121)의 상부면은 상기 갭필 층간 절연막(143)의 상부면과 같은 높이를 가질 수 있다. 상기 드레인 영역(122) 상에 비트라인(BL)이 배치될 수 있다. 상기 비트라인(BL)은 상기 제1 방향을 가로지르는 상기 제2 방향으로 연장될 수 있다.
상기 수직 채널 구조체들(120)이 배치되는 소정 영역 이외의 외부 영역의 상기 반도체 기판(100) 상에는 외곽 층간 절연막(142)이 배치될 수 있다. 상기 외곽 층간 절연막(142)의 상부면은 상기 제4 층간 절연 패턴(138)의 상부면과 같은 높이 를 가질 수 있다. 상기 비트라인들(BL) 사이의 공간 및 상기 비트라인들(BL)의 상부면은 제5 층간 절연막(145)이 배치될 수 있다. 상기 제5 층간 절연막(145) 및 그 하부의 층간 절연막을 관통하여 복수의 콘택 플러그들(171,172,173,174,175)이 배치될 수 있다. 스트링 선택 라인 콘택 플러그(171)는 상기 스트링 선택 라인(167)과 전기적으로 연결될 수 있다. 상부 워드라인 콘택 플러그(172)는 상부 워드라인(165)과 전기적으로 연결될 수 있다. 하부 워드라인 콘택 플러그(173)는 상기 하부 워드라인(163)과 전기적으로 연결될 수 있다. 상기 접지 선택 라인 콘택 플러그(174)는 상기 접지 선택 라인(161)과 전기적으로 연결될 수 있다. 공통 소오스 라인 콘택 플러그(175)는 공통 소오스 라인 콘택 패드(104)와 전기적으로 연결될 수 있다. 상기 콘택 플러그들(171,172,173,174,175)은 배선(180)을 통하여 주변회로와 전기적으로 연결될 수 있다. 상기 비트라인(BL)은 비트라인 콘택 플러그(181)를 통하여 주변회로와 전기적으로 연결될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 공통 소오스 라인(106)은 상기 접지 선택라인(161)의 하부로 연장될 수 있다.
도 5 내지 11은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 형성하는 방법이 설명된 도면들이다. 도 5a 내지 도 11a는 도 4a의 I-I'선을 따라 자른 단면도이다. 도 5b 내지 도 11b는 도 4a의 II-II'선을 따라 자른 단면도이다. 도 5a 내지 도 11c는 도 4a의 III-III'선을 따라 자른 단면도들이다. 도 5d 내지 도 11d는 도 4a의 IV-IV'선을 따라 자른 단면도들이다.
도 5a 및 도 5b를 참조하면, 반도체 기판(100) 상에 P형 반도체층(102)이 형 성된다. 상기 반도체 기판(100)이 P 형인 경우, 상기 P형 반도체층(102)과 상기 반도체 기판(100) 사이에 N 웰 영역(미도시)이 더 배치될 수 있다. 상기 P형 반도체층(102)은 이온 주입 공정 또는 확산 공정을 통하여 형성될 수 있다.
상기 P 형 반도체층(102) 주위에 공통 소오스 라인 콘택 패드(104)가 배치될 수 있다. 상기 공통 소오스 라인 콘택 패드(104)는 N형 도전형의 불순물 영역일 수 있다. 상기 공통 소오스 라인 콘택 패드(104)는 이온 주입 공정에 의하여 형성될 수 있다.
상기 반도체 기판(100) 상에 차례로 제1 더미(dummy) 막(131a), 제1 층간 절연막(132a), 제2 더미 막(133a), 제2 층간 절연막(134a), 제3 더미 막(135a), 제3 층간 절연막(136a), 제4 더미 막(137a), 및 제 4 층간 절연막(138a)이 적층될 수 있다. 상기 제1 내지 제4 더미 막들(131a,133a,135a,137a)은 상기 제1 내지 제4 층간 절연막들(132a,134a,136a,138a)과 식각 선택성을 가지는 물질일 수 있다. 예를 들어, 상기 제1 내지 제4 더미 막들(131a,133a,135a,137a)은 실리콘 질화막일 수 있다. 상기 제1 내지 제4 층간 절연막들(132a,134a,136a,138a)은 실리콘 산화막일 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제1 내지 제4 더미 막들(131a, 133a, 135a, 137a) 및 상기 제1 내지 제 4 층간 절연막들(132a, 134a, 136a, 138a)은 패터닝되어 제1 내지 제4 더미 패턴들(131b,133b,135b,137b), 및 제1 내지 제4 층간 절연 패턴들(132,134,136,138)을 형성할 수 있다. 상기 제1 내지 제4 더미 패턴들(131b,133b,135b,137b) 및 상기 제1 내지 제 4 층간 절연 패턴들(132,134,136,138)은 일부 영역에서 계산 형상을 가질 수 있다. 상기 제1 더미 패턴(131b)과 상기 제1 층간 절연 패턴(132)의 측면은 서로 정렬될 수 있다. 상기 제2 더미 패턴(133b)과 상기 제2 층간 절연 패턴(134)의 측면은 서로 정렬될 수 있다. 상기 제3 더미 패턴(135b)과 상기 제3 층간 절연 패턴(136)의 측면은 서로 정렬될 수 있다. 상기 제4 더미 패턴(137b)과 상기 제4 층간 절연 패턴(138)의 측면은 서로 정렬될 수 있다.
이어서, 상기 반도체 기판(100) 상에 외각 층간 절연막(142)이 증착되고, 상기 외각 층간 절연막(142)은 상기 제 4 층간 절연 패턴(138)이 노출되도록 평탄화될 수 있다.
도 7a 내지 도 7d를 참조하면, 아일랜드 형태의 포토 레지스트 패턴(미도시)이 상기 제4 층간 절연 패턴(138) 상에 매트릭스 형태로 배치될 수 있다. 상기 포토레지스트 패턴을 식각 마스크로 하부 구조물은 상기 P형 반도체층(102)이 노출될 때까지 식각될 수 있다. 이에 따라, 수직 채널 홀(121)이 형성될 수 있다. 상기 수직 채널홀(121)은 수직 채널 구조체(120)로 채워질 수 있다. 상기 수직 채널 구조체(120)는 결정 또는 다결정 실리콘일 수 있다. 상기 수직 채널 구조체(120)는 P형으로 도핑될 수 있다. 상기 수직 채널 구조체(120)는 선택적 에피탁시얼 성장(selective epitaxial growth: SEG)을 통하여 형성되거나, 증착 공정을 통하여 형성될 수 있다. 상기 수직 채널 구조체(120)의 상부면은 상기 제4 층간 절연 패턴(138)이 노출되도록 평탄화될 수 있다. 이어서, 상기 수직 채널 구조체(120)의 상부면은 n형 도전형으로 도핑되어 드레인 영역(122)을 형성할 수 있다.
도 8a 내지 도 8d를 참조하면, 상기 제1 내지 제4 더미 패턴들(131b,133b,135b,137b) 및 제1 내지 제4 층간 절연 패턴들(132,134,136,138)을 패터닝하여 제1 방향으로 연장되는 제1 트렌치(144)가 형성될 수 있다. 상기 제1 트렌치(144)는 상기 수직 채널 반도체 구조체들(120) 사이에 배치될 수 있다. 상기 제1 트렌치(144)의 하부면은 상기 P형 반도체층(102)과 접촉할 수 있다.
도 9a 내지 도 9d를 참조하면, 상기 제1 내지 제4 더미 패턴들(131b,133b,135b,137b)은 습식 식각에 의하여 제거될 수 있다. 상기 제1 내지 제4 더미 패턴들(131b,133b,135b,137b)이 실리콘 질화막인 경우, 상기 습식 식각은 인산에 의하여 제거될 수 있다. 상기 습식 식각은 상기 반도체 기판(100) 및 상기 제1 내지 제4 층간 절연 패턴들(132,134,136,138)에 대하여 높은 식각 선택성을 가질 수 있다.
도 10a 내지 도 10d를 참조하면, 상기 반도체 기판(100) 상에 절연막(152)이 컨포멀하게 형성할 수 있다. 상기 절연막(152)은 상기 제1 내지 제4 층간 절연 패턴들(132,134,136,138)의 표면 및 상기 반도체 기판(100) 상에 균일한 두께를 가질 수 있다. 상기 절연막(152)은 복층 구조일 수 있다. 예를 들어, 상기 절연막(152)은 실리콘 산화막/실리콘질화막/실리콘산화막의 복층 구조를 가질 수 있다. 상기 실리콘 질화막은 전하 저장막으로 기능할 수 있다. 상기 절연막(152)의 구조는 다양하게 변형될 수 있다. 상기 실리콘 산화막은 화학 기상 증착법 또는 원자층 증착법, 및 열산화법 중에서 적어도 하나의 방법에 의하여 형성될 수 있다. 상기 실리콘 산화막이 열 산화막에 의하여 형성되는 경우에는, 노출된 상기 반도체 기판(100) 및 노출된 상기 수직 채널 구조체(120)의 표면에만 형성될 수 있다.
상기 절연막(152)이 형성된 상기 반도체 기판(100) 상에 도전막(151)이 형성될 수 있다. 상기 도전막(151)은 상기 절연막(152) 상에 형성될 수 있다. 상기 도전막(151)은 상기 제1 내지 제4 층간 절연 패턴들(132,134,136,138) 사이의 공간을 전부 채울 수 있다. 또한, 상기 도전막(151)은 상기 제1 트렌치(144)를 채울 수 있다. 상기 도전막(151)은 도핑된 실리콘, 금속, 및 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다. 상기 도전막(151)은 복층 구조를 가질 수 있다.
상기 도전막(151)이 형성된 상기 반도체 기판(100)은 상기 제4 층간 절연 패턴(138)이 노출되도록 평탄화될 수 있다. 상기 평탄화는 화학 기계적 연마 공정을 이용할 수 있다.
도 11a 내지 도 11d를 참조하면, 상기 반도체 기판(100) 상에 포토 레지스트 패턴을 형성하고, 상기 포토 레지스트 패턴을 식각 마스크로 상기 제1 트렌치(144)를 채우는 상기 도전막(151)을 식각하여 제2 트렌치(144a)를 형성할 수 있다. 이에 따라, 상기 도전막(151)은 서로 분리되어, 접지 선택라인(161), 하부 워드라인(163), 상부 워드라인(165), 및 스트링 선택 라인(167)을 형성할 수 있다. 상기 제2 트랜치(144a)의 하부면은 상기 p형 반도체층(106) 상에 배치된 상기 절연막(152)의 상부면과 일치할 수 있다. 이어서, 이온 주입 공정을 이용하여, 노출된 상기 P형 반도체층(106)의 상부면은 N형 도전형으로 도핑되어 공통 소오스 라인(106)을 형성할 수 있다. 상기 공통 소오스 라인(106)의 하부면은 상기 P형 반도체층(102)의 하부면보다 높을 수 있다. 상기 공통 소오스 라인(106)은 상기 공통 소오스 라인 콘택 패드(104)와 접촉할 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 제2 트랜치(144a)의 하부면에 배치된 상기 절연막(152)은 선택적으로 제거될 수 있다. 이어서, 노출된 상기 p형 반도체층(102)의 상부면은 N형 도전형으로 도핑된 불순물 영역을 형성할 수 있고, 상기 불순물 영역의 상부면 상에 선택적으로 금속 실리사이드가 형성될 수 있다. 상기 불순물 영역과 상기 금속 실리사이드는 상기 공통 소오스 라인(106)을 형성할 수 있다.
상기 공통 소오스 라인(106)이 형성된 결과물 상에 갭필 층간 절연막(143)이 형성되어, 상기 제2 트랜치(144a)를 채울 수 있다. 이어서, 상기 캡필 층간 절연막(143)은 상기 제4 층간 절연 패턴(138)이 노출되도록 평탄화될 수 있다. 상기 평탄화는 화학 기계적 연마 기술을 이용할 수 있다. 상기 캡필 층간 절연막(143)은 실리콘 산화막, 실리콘 산화질화막, 실리콘 질화막 중에서 적어도 하나를 포함할 수 있다.
다시, 도 4a 내지 도 4e를 참조하면, 상기 반도체 기판(100) 상에 도전막이 형성될 수 있다. 상기 도전막을 패터닝하여 제2 방향으로 연장되는 비트라인(BL)이 형성될 수 있다. 상기 비트라인(BL)은 상기 제2 방향으로 배열된 상기 수직 채널 구조체들과 전기적으로 연결될 수 있다. 상기 비트라인(BL)은 금속 실리사이드, 및 금속 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인(BL)이 형성된 상기 반도체 기판 상에 제 5층간 절연막(145)이 형성될 수 있다. 상기 제5 층간 절연막(145)의 상부면은 평탄화될 수 있다.
이어서, 포토 레지스트 패턴을 형성하여 스트링 선택 라인 콘택홀(미도시), 상부 워드라인 콘택홀(미도시), 하부 워드라인 콘택홀(미도시), 접지 선택 라인 콘택홀(미도시), 및 공통 소오스 라인 콘택홀(미도시)을 포함할 수 있다. 상기 스트링 선택 라인 콘택홀은 상기 계단 형상 영역에서 상기 스트링 선택 라인(167)을 노출시킬 수 있다. 상기 상부 워드라인 콘택홀은 상기 상부 워드라인(165)을 노출시킬 수 있다. 상기 하부 워드라인 콘택홀은 상기 하부 워드라인(163)을 노출시킬 수 있다. 상기 접지 선택 라인 콘택홀은 상기 접지 선택라인(161)을 노출시킬 수 있다. 상기 공통 소오스 라인 콘택 홀은 상기 공통 소오스 라인 콘택 패드(104)를 노출시킬 수 있다. 비트라인 콘택 플러그(181)는 상기 제5 층간 절연막을 관통하여 상기 비트라인(BL)과 연결될 수 있다.
상기 콘택 홀들이 형성된 상기 반도체 기판(100) 상에 도전 물질이 형성될 수 있다. 이어서, 상기 반도체 기판(100)의 상부면은 평탄화되어, 스트링 선택 라인 콘택 플러그(171), 상부 워드라인 콘택 플러그(172), 하부 워드라인 콘택 플러그(173), 접지 선택 라인 콘택 플러그(174), 및 공통 소오스 라인 콘택 플러그(175)를 형성할 수 있다. 상기 콘택 플러그들(171,172,173,174,175)은 배선(180)을 통하여 주변회로와 전기적으로 연결될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 콘택 플러그들(171,172,173,174,175)의 배치된 위치, 상기 배선의 진행 방향, 상기 전기 배선의 배치 평면 등은 다양하게 변형될 수 있다.
이하에서, 본 발명의 다른 실시예에 따른 3차원 반도체 소자 및 그 형성 방 법을 설명한다.
도 12a 내지 도 12e는 본 발명의 일 실시예에 따른 반도체 소자를 설명하는 평면도 및 단면도들이다. 도 12b는 도 12a의 I-I'선을 따라 자른 단면도이다. 도 12c는 도 12a의 II-II'선을 따라 자른 단면도이다. 도 12c는 도 12a의 III-III'선을 따라 자른 단면도이다. 도 12e는 도 12a의 IV-IV'선을 따라 자른 단면도이다.
도 12a 내지 도 12e를 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 소자는 반도체 기판(100), 상기 반도체 기판(100) 상에 매트릭스 형태로 배치된 수직 채널 구조체들(120), 상기 수직 채널 구조체들(120)과 직접 접촉하고 상기 반도체 기판(100)에 형성된 P형 도전형을 가지는 P형 반도체층(102), 및 상기 수직 채널 구조체들(120) 사이의 상기 반도체 기판(100)에 형성된 공통 소오스 라인(106)을 포함한다. 상기 공통 소오스 라인(106)은 상기 P형 반도체층(102)과 접촉하여 제1 방향으로 연장될 수 있다. 상기 공통 소오스 라인(106)을 가로지르는 보조 공통 소오스 라인(107)이 상기 반도체 기판에 배치될 수 있다.
상기 반도체 기판(100)의 상기 수직 채널 구조체들(120)이 배치되는 소정 영역에 상기 P형 반도체층(102)이 형성될 수 있다. 상기 P형 반도체층(102)은 P형 도전형으로 도핑된 불순물 영역일 수 있다. 상기 수직 채널 구조체들(120)은 제2 방향으로 배치되는 더미 수직 채널 구조체들(120a)을 포함할 수 있다. 상기 보조 공통 소오스 라인(107)은 상기 더미 수직 채널 구조체의 하부 영역에서 상기 제2 방향으로 연장될 수 있다. 상기 공통 소오스 라인(106)과 상기 보조 공통 소오스 라인(107)은 서로 교차할 수 있다.
상기 P형 반도체층(102) 상에 상기 수직 채널 구조체들(120)이 매트릭스 형태로 배치될 수 있다. 상기 수직 채널 구조체들(120)은 P형 도전형으로 도핑된 실리콘일 수 있다. 상기 수직 채널 구조체(120)은 결정 또는 다결정 실리콘일 수 있다. 상기 더미 수직 채널 구조체들(120a)은 기억 소자로 동작하지 않을 수 있다.
상기 공통 소오스 라인(120)은 상기 수직 채널 구조체들(120)의 사이의 상기 반도체 기판(100)에서 제1 방향으로 연장될 수 있다. 상기 공통 소오스 라인(106)은 상기 반도체 기판(100)에 n형 불순물로 도핑되어 형성된 영역일 수 있다. 본 발명의 변형된 실시예에 따르면, 상기 공통 소오스 라인(106)은 불순물 영역, 도핑된 폴리실리콘, 금속실리사이드, 및 금속 중에서 적어도 하나를 포함할 수 있다. 상기 P형 반도체층(102)의 상부면과 상기 공통 소오스 라인(106)의 상부면은 같은 높이를 가질 수 있다.
상기 P 형 반도체층(102)의 주위에 상기 공통 소오스 라인(106)과 전기적으로 연결되는 공통 소오스 라인 콘택 패드(104)가 배치될 수 있다. 상기 공통 소오스 라인 콘택 패드(104)는 상기 공통 소오스 라인(106)과 같은 물질일 수 있다. 예를 들어, 상기 공통 소오스 라인 콘택 패드(104)는 N 형 불순물 영역일 수 있다. 상기 보조 공통 소오스 라인(107)은 상기 공통 소오스 라인 패트(104)와 같은 물질이고, 동시에 형성될 수 있다.
접지 선택 라인들(161), 워드라인들(163,165), 및 스트링 선택 라인들(167)은 상기 P형 반도체층(102) 상에 차례로 적층되고, 상기 제1 방향으로 연장될 수 있다. 상기 접지 선택 라인들(161)은 같은 평면에서 서로 나란히 진행할 수 있다. 상기 접지 선택 라인들(161)은 일단에서 서로 연결될 수 있다. 상기 접지 선택 라인들(161), 상기 워드라인들(163,165), 및 상기 스트링 선택 라인들(167)은 일단에서 계단 형상을 이룰 수 있다.
상기 워드라인들(163,165)은 복수의 평면에 배치될 수 있다. 같은 평면에 배치된 상기 워드라인들(163,165)은 일단에서 서로 연결될 수 있다. 본 발명의 일 실시예에서, 상기 워드라인들(163,165)은 설명의 편의상 2층 구조만을 도시하였다. 상기 워드라인들(163,165)과 상기 접지 선택 라인들(161)의 측면은 상하로 서로 정렬될 수 있다. 상기 워드라인들(163,165)과 상기 스트링 선택 라인들(167)의 측면은 상하로 서로 정렬될 수 있다. 상기 접지 선택 라인들(161), 상기 워드라인들(163,165), 및 상기 스트링 선택 라인들(167)은 도전성 물질일 수 있다. 상기 접지 선택 라인들(161), 상기 워드라인들(163,165), 및 상기 스트링 선택 라인들(167)은 도핑된 폴리실리콘, 금속, 및 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다.
상기 수직 채널 구조체(120)가 상기 스트링 선택 라인(167), 상기 워드라인들(163,165), 및 상기 접지 선택 라인(161)을 수직으로 관통하여 배치될 수 있다. 상기 수직 채널 구조체(120)와 상기 스트링 선택 라인(167), 워드라인들(163,165), 접지 선택 라인(161) 사이에 절연막(152)이 개재될 수 있다. 상기 수직 채널 구조체(120)와 상기 스트링 선택 라인(167) 사이의 절연막(152)은 스트링 선택 트랜지스터(SST)의 게이트 절연막으로 동작할 수 있다. 상기 수직 채널 구조체(120)와 상기 워드라인들(163,165) 사이에 상기 절연막(152)은 셀 트랜지스터들의 전하저장막 으로 동작할 수 있다. 상기 수직 채널 구조체(120)와 상기 접지 선택 라인(161) 사이에 상기 절연막(152)은 접지 선택 트랜지스터(GSTa)의 게이트 절연막으로 동작할 수 있다. 상기 절연막(152)은 상기 접지 선택 라인(161)과 상기 반도체 기판(100) 사이로 연장될 수 있다. 상기 반도체 기판(100) 상의 상기 절연막(152)은 보조 접지 선택 트랜지스터(GSTb)의 게이트 절연막으로 동작할 수 있다. 상기 절연막(152)은 상기 전하저장막으로 동작하기 위하여 실리콘산화막/실리콘질화막/실리콘산화막의 복층 구조를 포함할 수 있다. 상기 절연막(152)의 구조는 다양하게 변형될 수 있다.
상기 워드라인들(163,165)은 하부 워드라인(163)과 상부 워드라인(165)을 포함할 수 있다. 상기 접지 선택라인(161)과 상기 하부 워드라인(163) 사이에 제1 층간 절연 패턴(132)이 개재될 수 있다. 상기 하부 워드라인(163)과 상기 상부 워드라인(165) 사이에 제2 층간 절연 패턴(134)이 개재될 수 있다. 상기 상부 워드라인(165)과 상기 스트링 선택 라인(167) 사이에 제3 층간 절연 패턴(136)이 개재될 수 있다. 상기 스트링 선택 라인(167) 상에 제4 층간 절연 패턴(138)이 배치될 수 있다.
상기 절연막(152)은 상기 접지 선택라인(161)과 상기 제1 층간 절연 패턴(132) 사이에 개재되도록 연장될 수 있다. 상기 절연막(152)은 상기 제1 층간 절연 패턴(132)과 상기 하부 워드라인(163) 사이에 개재되도록 연장될 수 있다. 상기 절연막(152)은 상기 하부 워드라인(163)과 상기 제2 층간 절연 패턴(134) 사이에 개재되도록 연장될 수 있다. 상기 절연막(152)은 상기 제2 층간 절연 패턴(134) 과 상기 상부 워드라인(165) 사이에 개재되도록 연장될 수 있다. 상기 절연막(152)은 상기 상부 워드라인(165)과 상기 제3 층간 절연 패턴(136) 사이에 개재되도록 연장될 수 있다. 상기 절연막(152)은 상기 제3 층간 절연 패턴(136)과 상기 스트링 선택 라인(167) 사이에 개재되도록 연장될 수 있다. 상기 절연막(152)은 상기 스트링 선택 라인(167)과 상기 제4 층간 절연 패턴(138) 사이에 개재되도록 연장될 수 있다.
상기 공통 소오스 라인(106) 상의 이웃한 워드라인들(163,165) 사이는 갭필 층간 절연막(143)이 배치될 수 있다. 상기 갭필 층간 절연막(143)은 상기 제1 방향으로 연장될 수 있다. 상기 갭필 층간 절연막(143)은 실리콘산화막을 포함할 수 있다. 상기 갭필 층간 절연막(143)의 하부면은 상기 반도체 기판(100) 상의 상기 절연막(152)과 접촉할 수 있다. 상기 갭필 층간 절연막(143)의 상부면은 상기 제4 층간 절연패턴의 상부면과 같은 높이를 가질 수 있다.
상기 수직 채널 구조체들(120) 상에 드레인 영역(122)이 형성될 수 있다. 상기 드레인 영역(122)은 n형으로 도핑된 불순물 영역일 수 있다. 상기 수직 채널 구조체들(120)의 상부면은 상기 갭필 층간 절연막(143)의 상부면과 같은 높이를 가질 수 있다. 상기 드레인 영역(122) 상에 비트라인(BL)이 배치될 수 있다. 더미 비트라인(B_BL)은 상기 더미 수직 채널 구조체들(120a) 상에 배치될 수 있다. 상기 더미 비트 라인에 연결된 상기 더미 수직 채널 구조체들(120a)은 동작하지 않을 수 있다. 상기 비트라인(BL)은 상기 제1 방향을 가로지르는 상기 제2 방향으로 연장될 수 있다.
상기 수직 채널 구조체들(120)이 배치되는 소정 영역 이외의 외부 영역의 상기 반도체 기판(100) 상에는 외곽 층간 절연막(142)이 배치될 수 있다. 상기 외곽 층간 절연막(142)의 상부면은 상기 제4 층간 절연 패턴(138)의 상부면과 같은 높이를 가질 수 있다. 상기 비트라인들(BL) 사이의 공간 및 상기 비트라인들(BL)의 상부면은 제5 층간 절연막(145)이 배치될 수 있다. 상기 제5 층간 절연막(145) 및 그 하부의 층간 절연막을 관통하여 복수의 콘택 플러그들(171,172,173,174,175)이 배치될 수 있다. 스트링 선택 라인 콘택 플러그(171)는 상기 스트링 선택 라인(167)과 전기적으로 연결될 수 있다. 상부 워드라인 콘택 플러그(172)는 상부 워드라인(165)과 전기적으로 연결될 수 있다. 하부 워드라인 콘택 플러그(173)는 상기 하부 워드라인(163)과 전기적으로 연결될 수 있다. 상기 접지 선택 라인 콘택 플러그(184)는 상기 접지 선택 라인(161)과 전기적으로 연결될 수 있다. 공통 소오스 라인 콘택 플러그(175)는 공통 소오스 라인 콘택 패드(104)와 전기적으로 연결될 수 있다. 상기 콘택 플러그들은 배선(180)을 통하여 주변회로와 전기적으로 연결될 수 있다. 상기 비트라인(BL)은 비트라인 콘택 플러그(181)를 통하여 주변회로와 전기적으로 연결될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 공통 소오스 라인(106)은 상기 접지 선택라인(161)의 하부로 연장될 수 있다.
도 5 내지 도 11에서 설명된 바와 같이, 상기 3차원 반도체 소자는 동일한 공정을 통하여 형성될 수 있다. 상기 보조 공통 소오스 라인(107)은 상기 공통 소오스 라인 콘택 패드(104)와 동시에 형성될 수 있다.
도 13은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다.
도 13을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽 기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 14은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다.
도 14을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형 태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 3차원 메모리 반도체 소자를 설명하기 위한 회로도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 동작을 설명하는 동작 전압을 설명하는 도면이다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 반도체 소자를 설명하는 평면도 및 단면도들이다.
도 5 내지 11은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 형성하는 방법이 설명된 도면들이다.
도 12a 내지 도 12e는 본 발명의 일 실시예에 따른 반도체 소자를 설명하는 평면도 및 단면도들이다.
도 13은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다.
도 14은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상에 매트릭스 형태로 배치된 수직 채널 구조체들;
    상기 수직 채널 구조체들과 직접 접촉하고 상기 반도체 기판에 형성된 P형 도전형을 P형 반도체층; 및
    상기 수직 채널 구조체들 사이의 상기 반도체 기판에 형성된 공통 소오스 라인을 포함하되;
    상기 공통 소오스 라인은 상기 P형 반도체층과 접촉하는 것을 특징으로 하는 3차원 반도체 소자.
  2. 제 1 항에 있어서,
    상기 공통 소오스 라인은 N형 불순물로 도핑된 것을 특징으로 하는 3차원 반도체 소자.
  3. 제 1 항에 있어서,
    상기 수직 채널 구조체들이 배치되는 어레이 영역의 외부의 상기 반도체 기판 상에 배치된 공통 소오스 라인 패드를 더 포함하는 것을 특징으로 하는 3차원 반도체 소자.
  4. 제 1 항에 있어서,
    상기 공통 소오스 라인은 일 방향으로 연장되는 것을 특징으로 하는 3차원 반도체 소자.
  5. 제 1 항에 있어서,
    상기 공통 소오스 라인은 매트릭스 형태로 배치되는 것을 특징으로 하는 3차원 반도체 소자.
  6. 제 1 항에 있어서,
    상기 P 형 반도체층 상에 배치되어 상기 P 형 반도체층의 표면을 반전시키는 접지 선택라인을 더 포함하는 것을 특징으로 하는 3차원 반도체 소자.
  7. 제 1 항에 있어서,
    상기 수직 채널 구조체들는 기둥 형태 또는 마카로니 형태인 것을 특징으로 하는 3차원 반도체 소자.
  8. 제 1 항에 있어서,
    상기 공통 소오스 라인 상에 층간 절연막이 배치되는 것을 특징으로 하는 3차원 반도체 소자.
  9. 제 1 항에 있어서,
    상기 수직 채널 구조체들은 더미 수직 채널 구조체들을 포함하고,
    상기 공통 소오스 라인은 상기 더미 수직 채널 구조체의 하부 영역으로 연장되는 것을 특징으로 하는 3차원 반도체 소자.
  10. 제 1 항에 있어서,
    상기 공통 소오스 라인은 금속 실리사이드층 및 금속층 중에서 적어도 하나를 더 포함하는 것을 특징으로 하는 3차원 반도체 소자.
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