KR102066925B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 소자 분리막에 의해 정의된 활성 영역을 포함하는 반도체 기판, 상기 반도체 기판 상에서 상기 활성 영역을 가로질러 제 1 방향으로 연장되는 게이트 전극, 상기 게이트 전극 양측의 상기 활성 영역 내에 형성된 소오스 및 드레인 불순물 영역들, 상기 게이트 전극 상에서, 상기 제 1 방향에 수직한 제 2 방향으로 연장되는 복수 개의 배선들, 상기 제 1 방향으로 연장되며, 수직적 관점에서, 상기 게이트 전극과 상기 복수 개의 배선들 사이에 배치되는 콘택 패드, 상기 콘택 패드와 상기 소오스 및 드레인 불순물 영역들 중 어느 하나를 전기적으로 연결하는 하부 콘택 플러그, 및 상기 콘택 패드와 상기 복수 개의 배선들 중 어느 하나를 전기적으로 연결하는 상부 콘택 플러그를 포함한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 그러나, 3차원 반도체 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 반도체 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 소자 분리막에 의해 정의된 활성 영역을 포함하는 반도체 기판, 상기 반도체 기판 상에서 상기 활성 영역을 가로질러 제 1 방향으로 연장되는 게이트 전극, 상기 게이트 전극 양측의 상기 활성 영역 내에 형성된 소오스 및 드레인 불순물 영역들, 상기 게이트 전극 상에서, 상기 제 1 방향에 수직한 제 2 방향으로 연장되는 복수 개의 배선들, 상기 제 1 방향으로 연장되며, 수직적 관점에서, 상기 게이트 전극과 상기 복수 개의 배선들 사이에 배치되는 콘택 패드, 상기 콘택 패드와 상기 소오스 및 드레인 불순물 영역들 중 어느 하나를 전기적으로 연결하는 하부 콘택 플러그, 및 상기 콘택 패드와 상기 복수 개의 배선들 중 어느 하나를 전기적으로 연결하는 상부 콘택 플러그를 포함한다.
일 실시예에 따르면, 상기 제 1 방향에서, 상기 콘택 패드의 길이는 상기 활성 영역의 폭보다 클 수 있다.
일 실시예에 따르면, 상기 상부 콘택 플러그는, 평면적 관점에서, 상기 하부 콘택 플러그와 이격되어 배치될 수 있다.
일 실시예에 따르면, 상기 하부 콘택 플러그는 상기 소자 분리막과 이격되어 상기 활성 영역 내에 배치될 수 있다.
일 실시예에 따르면, 상기 콘택 패드의 최소 폭은 상기 하부 콘택 플러그의 최대 폭보다 클 수 있다.
일 실시예에 따르면, 상기 복수 개의 배선들은, 평면적 관점에서, 상기 활성 영역과 중첩될 수 있다.
일 실시예에 따르면, 상기 복수 개의 배선들 중 일부는, 평면적 관점에서, 상기 소자 분리막과 중첩될 수 있다.
일 실시예에 따르면, 상기 활성 영역의 폭은 상기 배선들의 피치보다 클 수 있다.
일 실시예에 따르면, 상기 반도체 장치는 수직적 관점에서, 상기 게이트 전극과 상기 복수 개의 배선들 사이에 배치되며, 상기 제 1 방향으로 연장되는 게이트 콘택 패드, 상기 게이트 전극과 상기 게이트 콘택 패드를 연결하는 게이트 하부 콘택 플러그; 및 상기 게이트 콘택 패드와 상기 복수의 배선들 중 어느 하나를 연결하는 게이트 상부 콘택 플러그를 더 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치는 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판, 상기 셀 어레이 영역의 상기 기판 상에서 제 1 높이를 갖는 셀 어레이 구조체, 상기 주변 회로 영역의 상기 기판 상에서, 상기 제 1 높이보다 작은 제 2 높이를 갖는 주변 로직 구조체, 상기 주변 로직 구조체 상에서 상기 셀 어레이 구조체 상으로 나란히 연장되는 복수 개의 배선들, 수직적 관점에서, 상기 주변 로직 구조체와 상기 복수 개의 배선들 사이에 배치되며, 평면적 관점에서 상기 복수 개의 배선들의 일부분들과 중첩되는 콘택 패드, 상기 주변 로직 구조체와 상기 콘택 패드를 전기적으로 연결하는 하부 콘택 플러그, 및 상기 콘택 패드와 상기 복수 개의 배선들 중 어느 하나를 연결하는 상부 콘택 플러그를 포함한다.
일 실시예에 따르면, 상기 셀 어레이 구조체는 적층된 복수 개의 전극들을 포함하는 적층 구조체 및 상기 전극들을 관통하는 수직 구조체를 포함한다.
일 실시예에 따르면, 상기 콘택 패드의 하부면은 상기 수직 구조체의 상부면과 상기 주변 로직 구조체의 상부면 사이에 위치할 수 있다.
일 실시예에 따르면, 상기 콘택 패드의 상부면은 상기 수직 구조체의 상부면과 실질적으로 공면을 이룰 수 있다.
일 실시예에 따르면, 상기 주변 회로 영역에서 상기 기판은 활성 영역을 정의하는 소자 분리막을 포함하며, 상기 주변 로직 구조체는, 상기 활성 영역 상에서 제 1 방향으로 연장되는 주변 게이트 전극; 및 상기 주변 게이트 전극 양측의 상기 활성 영역 내에 형성된 소오스 및 드레인 불순물 영역들을 포함하되, 상기 하부 콘택 플러그는 상기 소오스 및 드레인 불순물 영역들 중 어느 하나에 접속될 수 있다.
일 실시예에 따르면, 상기 복수 개의 배선들은 상기 제 1 방향에 수직하는 제 2 방향으로 연장되고, 상기 콘택 패드는 상기 제 1 방향으로 연장되되, 상기 제 1 방향에서 상기 콘택 패드의 길이는 상기 활성 영역의 폭보다 클 수 있다.
일 실시예에 따르면, 상기 복수 개의 배선들은 평면적 관점에서 상기 활성 영역과 중첩될 수 있다.
일 실시예에 따르면, 상기 상부 콘택 플러그는, 평면적 관점에서, 상기 하부 콘택 플러그와 이격되어 배치될 수 있다.
일 실시예에 따르면, 상기 하부 콘택 플러그는 상기 소자 분리막과 이격되어 상기 활성 영역 내에 배치될 수 있다.
일 실시예에 따르면, 상기 셀 어레이 구조체는 상기 기판 상에 수직적으로 적층된 복수의 제 1 전극들을 포함하는 제 1 적층 구조체, 상기 제 1 적층 구조체 상에 수직적으로 적층된 제 2 전극들을 포함하는 제 2 적층 구조체, 및 상기 제 1 및 제 2 적층 구조체들을 관통하는 수직 구조체를 포함한다.
일 실시예에 따르면, 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 제 1 콘택 영역에 배치되며, 상기 제 1 전극들에 접속되는 제 1 콘택 플러그들; 및 상기 셀 어레이 영역과 상기 제 1 콘택 영역 사이의 제 2 콘택 영역에 배치되며, 상기 제 2 적층 구조체의 상기 제 2 전극들에 접속되는 제 2 콘택 플러그들을 더 포함하되, 상기 콘택 패드의 수직적 길이는 상기 제 2 콘택 플러그들의 최대 수직적 길이보다 작고 상기 제 2 콘택 플러그들의 최소 수직적 길이보다 클 수 있다.
일 실시예에 따르면, 상기 콘택 패드의 상부면은 상기 제 1 및 제 2 콘택 플러그들의 상부면들과 실질적으로 공면을 이룰 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 제공하는 것, 상기 주변 회로 영역의 상기 기판 상에 주변 로직 구조체를 형성하는 것, 상기 셀 어레이 영역의 상기 기판 상에 적층된 복수 개의 제 1 전극들을 포함하는 제 1 적층 구조체 및 상기 제 1 적층 구조체 상에 적층된 제 2 전극들을 포함하는 제 2 적층 구조체를 포함하는 셀 어레이 구조체를 형성하는 것, 상기 주변 로직 구조체 및 상기 셀 어레이 구조체를 덮는 매립 절연막을 형성하는 것, 상기 매립 절연막에 대해 제 1 패터닝 공정을 수행하여, 상기 제 2 전극들의 일부분들을 노출시키는 상부 콘택 홀들 및 상기 주변 로직 구조체와 이격된 바닥면을 갖는 주변 트렌치를 형성하는 것, 상기 매립 절연막에 대해 제 2 패터닝 공정을 수행하여, 상기 제 1 전극들의 일부분들을 노출시키는 하부 콘택 홀들 및 상기 주변 트렌치의 바닥면과 연결되며 상기 주변 로직 구조체의 일부분을 노출시키는 주변 콘택 홀을 형성하는 것, 및 상기 상부 콘택 홀들, 상기 하부 콘택 홀들, 상기 주변 트렌치 및 상기 주변 콘택 홀 내에 도전 물질을 채우는 것을 포함한다.
일 실시예에 따르면, 상기 주변 로직 구조체를 형성하는 것은, 상기 주변 회로 영역의 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 것; 상기 활성 영역을 가로질러 제 1 방향으로 연장되는 주변 게이트 전극을 형성하는 것; 및 상기 주변 게이트 전극 양측의 상기 활성 영역 내에 소오스 및 드레인 불순물 영역들을 형성하는 것을 포함하되, 상기 주변 콘택 홀은 상기 소오스 및 드레인 불순물 영역들 중 적어도 어느 하나를 노출시킬 수 있다.
일 실시예에 따르면, 상기 주변 트렌치는 상기 제 1 방향으로 연장되며, 상기 제 1 방향에서 상기 주변 트렌치의 길이는 상기 활성 영역의 폭보다 클 수 있다.
일 실시예에 따르면, 상기 도전 물질을 채우는 것은, 상기 하부 콘택 홀들 내에 제 1 플러그들을 형성하는 것, 상기 상부 콘택 홀들 내에 제 2 플러그들을 형성하는 것, 상기 주변 콘택 홀 내에 하부 콘택 플러그를 형성하는 것, 상기 주변 트렌치 내에 콘택 패드를 형성하는 것을 포함하며, 상기 콘택 패드의 상부면은 상기 제 1 및 제 2 플러그들의 상부면들과 공면을 이룰 수 있다.
일 실시예에 따르면, 상기 하부 콘택 플러그 및 상기 콘택 패드를 형성한 후에, 상기 주변 로직 구조체 상에서 상기 셀 어레이 구조체 상으로 연장되는 복수 개의 배선들을 형성하는 것을 더 포함하되, 상기 복수 개의 배선들 중 어느 하나는 상기 콘택 패드와 전기적으로 연결될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 모스 트랜지스터와 접속되는 하부 콘택 플러그들은, 배선들과 모스 트랜지스터 간의 전기적 연결 관계에 상관 없이, 소자 분리막과 이격되어 활성 영역 내에 자유롭게 배치될 수 있다. 그러므로, 하부 콘택 플러그들을 형성시 공정 마진이 증가될 수 있다.
하부 콘택 플러그 상에 복수 개의 배선들을 가로지르는 라인 형상의 콘택 패드가 배치되므로, 배선들과 모스 트랜지스터 간의 전기적 연결에 따라 상부 콘택 플러그의 위치가 자유롭게 변경될 수 있다.
따라서, 활성 영역의 면적이 축소되더라도, 복수 개의 배선들과 모스 트랜지스터를 전기적으로 연결하는 콘택 플러그들의 공정 마진이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1의 I-I' 및 II-II'선을 따라 자른 단면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 사시도이다.
도 4 및 도 5는 본 발명의 다른 실시예들에 따른 반도체 장치의 평면도들이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치의 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도로서, 도 6의 I-I' 선을 따라 자른 단면이다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 11a 내지 도 11d는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 12의 I-I', II-II', 및 III-III' 선을 따라 자른 단면이다.
도 14 내지 도 18은 본 발명의 다른 실시예들에 따른 반도체 메모리 장치의 단면도들이다.
도 19 내지 도 29는 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내기 위한 단면도들로서, 도 14의 I-I', II-II', 및 III-III' 선을 따라 자른 단면들이다.
도 30 및 도 31은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 32는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 33은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 34는 본 발명에 따른 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1의 I-I' 및 II-II'선을 따라 자른 단면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 사시도이다.
도 4 및 도 5는 본 발명의 다른 실시예들에 따른 반도체 장치의 평면도들이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치의 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도로서, 도 6의 I-I' 선을 따라 자른 단면이다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 11a 내지 도 11d는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 12의 I-I', II-II', 및 III-III' 선을 따라 자른 단면이다.
도 14 내지 도 18은 본 발명의 다른 실시예들에 따른 반도체 메모리 장치의 단면도들이다.
도 19 내지 도 29는 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내기 위한 단면도들로서, 도 14의 I-I', II-II', 및 III-III' 선을 따라 자른 단면들이다.
도 30 및 도 31은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 32는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 33은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 34는 본 발명에 따른 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1의 I-I' 및 II-II'선을 따라 자른 단면이다. 도 3은 본 발명의 일 실시예에 따른 반도체 장치의 사시도이다.
일 실시예에 따르면, 수직적 관점에서, 게이트 전극(23)과 복수 개의 배선들(ICL1~ICL5) 사이에 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)이 배치될 수 있다. 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)은 제 1 방향(D1)으로 연장되며, 제 2 방향(D2)에서 수평적으로 서로 이격되어 배치될 수 있다. 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)은 반도체 기판(10)의 상부면으로부터 동일한 수직적 거리에 배치될 수 있다. 그리고, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 상부면들은 실질적으로 공면을 이룰 수 있다. 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)은 활성 영역(ACT)의 상에 배치되며, 제 1 방향(D1)에서 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 길이(L2)가 활성 영역(ACT)의 폭(L1)보다 클 수 있다. 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)은 상부 폭보다 작은 하부 폭을 가질 수 있으며, 경사진 측벽을 가질 수 있다. 이러한 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)은 층간 절연막에 주변 트렌치들을 형성한 후, 주변 트렌치들 내에 도전 물질을 매립하여 형성될 수 있다.
일 실시예에서, 제 1 콘택 패드(CP1)는 제 1 하부 콘택 플러그(LCP1)를 통해 소오스 불순물 영역(21)과 전기적으로 연결될 수 있다. 제 2 콘택 패드(CP2)는 제 2 하부 콘택 플러그(LCP2)를 통해 드레인 불순물 영역(22)과 전기적으로 연결될 수 있다. 제 3 콘택 패드(CP3)는 제 3 하부 콘택 플러그(LCP3)를 통해 게이트 전극(23)과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 제 1 및 제 2 하부 콘택 플러그들(LCP1, LCP2)은 소자 분리막(11)과 이격되어 배치될 수 있다. 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)은, 제 1 내지 제 5 배선들(ICL1~ICL5)의 배치에 상관 없이, 활성 영역(ACT)의 내에 위치할 수 있다. 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)은 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 그리고, 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)의 최대 폭은 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 최대 폭보다 작을 수 있다. 또한, 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)의 최대 폭은 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 최소 폭보다도 작을 수 있다.
일 실시예에 따르면, 제 1 콘택 패드(CP1)는 제 1 상부 콘택 플러그(UCP1)를 통해 제 1 내지 제 5 배선들(ICL1~ICL5) 중 적어도 어느 하나와 전기적으로 연결될 수 있다. 예를 들어, 제 1 상부 콘택 플러그(UCP1)는 제 5 배선(ICL5)과 전기적으로 연결될 수 있으며, 평면적 관점에서, 제 1 콘택 패드(CP1)와 제 5 배선(ICL5)이 중첩되는 위치에 배치될 수 있다. 그리고, 제 1 상부 콘택 플러그(UCP1)는 평면적 관점에서 제 1 하부 콘택 플러그(LCP1)와 이격될 수 있다. 예를 들어, 제 1 콘택 패드(CP1)와 제 5 배선(ICL5)이 중첩되는 위치가 활성 영역(ACT') 상에서 벗어나더라도, 제 5 배선(ICL5)은 제 1 상부 콘택 플러그(UCP1), 제 1 콘택 패드(CP1), 및 제 1 하부 콘택 플러그(LCP1)를 통해 소오스 불순물 영역(21)과 전기적으로 연결될 수 있다.
제 2 콘택 패드(CP2)는 제 2 상부 콘택 플러그(UCP2)를 통해 제 1 내지 제 5 배선들(ICL1~ICL5) 중 적어도 어느 하나와 전기적으로 연결될 수 있다. 예를 들어, 제 2 상부 콘택 플러그(UCP2)는 제 4 배선(ICL4)과 전기적으로 연결될 수 있으며, 평면적 관점에서 제 2 콘택 패드(CP2)와 제 4 배선(ICL4)이 중첩되는 위치에 배치될 수 있다. 그리고, 제 2 상부 콘택 플러그(UCP2)는 평면적 관점에서 제 2 하부 콘택 플러그(LCP2)와 이격될 수 있다.
제 3 콘택 패드(CP3)는 제 3 상부 콘택 플러그(UCP3)를 통해 제 1 내지 제 5 배선들(ICL1~ICL5) 중 적어도 어느 하나와 전기적으로 연결될 수 있다. 예를 들어, 제 3 상부 콘택 플러그(UCP3)는 제 2 배선(ICL2)과 전기적으로 연결될 수 있으며, 평면적 관점에서 제 3 콘택 패드(CP3)와 제 2 배선(ICL2)이 중첩되는 위치에 배치될 수 있다. 그리고, 제 3 상부 콘택 플러그(UCP3)는 평면적 관점에서 제 3 하부 콘택 플러그(LCP3)와 이격될 수 있다.
일 실시예에서, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)과, 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)은 제 1 층간 절연막(100) 내에 매립될 수 있다. 그리고, 제 1 층간 절연막(100)은 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)과 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 경계 부분에서 식각 정지막(미도시)을 포함할 수도 있다. 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 하부면들은 실질적으로 공면을 이룰 수 있으며, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 상부면들은 실질적으로 공면을 이룰 수 있다. 그리고, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 상부면들은 제 2 층간 절연막(200)에 의해 커버될 수 있으며, 제 2 층간 절연막(200) 내에 제 1 내지 제 3 상부 콘택 플러그들(UCP1, UCP2, UCP3)이 매립될 수 있다. 또한, 제 1 내지 제 5 배선들(ICL1~ICL5)은 제 2 층간 절연막(200) 상에 배치될 수 있다.
한편, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)이 생략되는 경우, 활성 영역(ACT)의 가장자리 부분 상에 위치하는 제 1 배선(ICL1)과 제 5 배선(ICL5)을 소오스 및 드레인 불순물 영역들(21, 22)을 연결하기 위해, 콘택 플러그(PLG)가 활성 영역(ACT)과 제 1 및 제 5 배선들(ICL1~ICL5)이 중첩되는 위치들에 배치될 수 있다. 이러한 경우, 활성 영역(ACT)과 콘택 플러그(PLG) 간의 오정렬에 의해 콘택 플러그(PLG)가 활성 영역(ACT)과 소자 분리막(11)의 경계에 형성될 수 있다. 또한, 활성 영역(ACT)을 정의하는 소자 분리막(11) 형성시 활성 영역(ACT)의 코너 부분이 라운딩되는 현상이 발생할 수 있으며, 이에 따라 활성 영역(ACT)의 면적이 축소되어, 활성 영역(ACT)의 코너 부분에서 콘택 플러그(PLG)의 형성 마진이 감소될 수 있다.
반면, 본 발명의 실시예들에 따르면, 소오스 및 드레인 불순물 영역들(21, 22)과 접속되는 제 1 및 제 2 하부 콘택 플러그들(LCP1, LCP2)은 제 1 내지 제 5 배선들(ICL1~ICL5)과 모스 트랜지스터 간의 전기적 연결 관계에 상관 없이, 활성 영역(ACT) 내에 배치될 수 있다. 그러므로, 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)을 형성시 공정 마진이 증가될 수 있다. 또한, 제 1 내지 제 3 상부 콘택 플러그들(UCP1, UCP2, UCP3)은 활성 영역(ACT)의 폭보다 큰 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)을 통해 제 1 내지 제 5 배선들(ICL1~ICL5)과 연결되므로, 제 1 내지 제 3 상부 콘택 플러그들(LCP1, LCP2, UCP3)의 위치는 제 1 내지 제 5 배선들(ICL1~ICL5)과 모스 트랜지스터 간의 전기적 연결에 따라 자유롭게 변경될 수 있다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 평면도들이다.
도 4에 도시된 실시예에 따르면, 반도체 기판(10) 상에 활성 영역(ACT)을 가로질러 제 1 방향(D1)으로 연장되는 게이트 전극(23)이 배치될 수 있다. 게이트 전극(23) 일측의 소오스 불순물 영역(도 2의 21 참조)에 제 1 하부 콘택 플러그(LCP1)가 접속될 수 있으며, 게이트 전극(23) 타측의 드레인 불순물 영역(도 2의 22 참조)에 제 2 하부 콘택 플러그(LCP2)가 접속될 수 있다. 제 1 및 제 2 하부 콘택 플러그들(LCP1, LCP2)은 소자 분리막(11)과 이격되어 활성 영역(ACT) 내에 배치될 수 있다. 그리고, 제 3 하부 콘택 플러그(LCP3)가 게이트 전극(23)에 접속될 수 있으며, 평면적으로 활성 영역(ACT)과 중첩되지 않을 수 있다.
게이트 전극(23)의 상에서 제 2 방향(D2)으로 연장되는 제 1 내지 제 3 배선들(ICL1~ICL3)이 균일한 간격으로 이격되어 배치될 수 있다. 도 4에 도시된 실시예에서, 제 1 및 제 3 배선들(ICL1, ICL3)은, 평면적 관점에서 소자 분리막(11)과 활성 영역(ACT)의 경계 부분에 배치될 수 있다.
수직적 관점에서, 제 1 내지 제 3 배선들(ICL1~ICL3)과 게이트 전극(23) 사이에 제 1 및 제 2 콘택 패드들(CP1, CP2)이 배치될 수 있다. 제 1 및 제 2 콘택 패드들(CP1, CP2)은 제 1 방향(D1)으로 연장될 수 있다. 즉, 제 1 및 제 2 콘택 패드들(CP1, CP2)은 제 1 내지 제 3 배선들(ICL1~ICL3)의 아래에서 제 1 내지 제 3 배선들(ICL1~ICL3)을 가로지를 수 있다. 제 1 방향(D1)에서 제 1 및 제 2 콘택 패드들(CP1, CP2)의 길이는 활성 영역(ACT)의 폭보다 클 수 있다. 일 실시예에서, 제 1 방향(D1)에서 제 1 및 제 2 콘택 패드들(CP1, CP2)의 길이는 제 1 내지 제 3 배선들(ICL1~ICL3)의 피치의 2배보다 클 수 있다. 즉, 제 1 및 제 2 콘택 패드들(CP1, CP2)은 제 1 내지 제 3 배선들(ICL1~ICL3)의 일부분들과 중첩될 수 있다.
제 1 콘택 패드(CP1)와 제 1 배선(ICL1)은 제 1 상부 콘택 플러그(UCP1)를 통해 전기적으로 연결될 수 있다. 제 1 상부 콘택 플러그(UCP1)는, 제 1 하부 콘택 플러그(LCP1)의 위치에 상관 없이, 제 1 콘택 패드(CP1)와 제 1 배선이 중첩되는 위치에 배치될 수 있다. 그리고, 제 2 콘택 패드(CP2)와 제 3 배선(ICL3)은 제 2 상부 콘택 플러그(UCP2)를 통해 전기적으로 연결될 수 있다. 제 2 상부 콘택 플러그(UCP2)는, 제 2 하부 콘택 플러그(LCP2)의 위치에 상관 없이, 제 2 콘택 패드(CP2)와 제 3 배선(ICL3)이 중첩되는 위치에 배치될 수 있다. 이와 같이, 평면적 관점에서, 제 1 및 제 2 상부 콘택 플러그들(UCP1, UCP2)이 활성 영역(ACT)과 소자 분리막(11)의 경계에 배치되더라도, 제 1 및 제 3 배선들(ICL1, ICL3)은 제 1 및 제 2 콘택 패드들(CP1, CP2)을 통해 소오스 및 드레인 불순물 영역들(도 2의 21, 22 참조)과 전기적으로 연결될 수 있다.
도 5에 도시된 실시예에 따르면, 소자 분리막(11)에 의해 활성 영역(ACT)이 정의된 반도체 기판(10) 상에 게이트 전극(23)이 배치될 수 있다. 게이트 전극(23)은 제 1 방향(D1)으로 연장될 수 있으며, 게이트 전극(23) 상에서 제 2 방향(D2)으로 연장되는 제 1 내지 제 3 배선들(ICL1~ICL3)이 균일한 간격으로 이격되어 배치될 수 있다. 그리고, 수직적 관점에서, 제 1 내지 제 3 배선들(ICL1~ICL3)과 게이트 전극(23) 사이에 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3), 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3) 및 제 1 내지 제 3 상부 콘택 플러그들(UCP1, UCP2, UCP3)이 배치될 수 있다.
제 1 하부 콘택 플러그(LCP1)는 게이트 전극(23) 일측의 소오스 불순물 영역(도 2의 21 참조)에 접속될 수 있으며, 제 2 하부 콘택 플러그(LCP2)는 게이트 전극(23) 타측의 드레인 불순물 영역(도 2의 22 참조)에 접속될 수 있다. 제 1 및 제 2 하부 콘택 플러그들(LCP1, LCP2)은 소자 분리막(11)과 이격되어 활성 영역(ACT) 내에 배치될 수 있다. 그리고, 제 3 하부 콘택 플러그(LCP3)가 게이트 전극(23)에 접속될 수 있으며, 평면적으로 활성 영역(ACT)과 중첩될 수 있다.
이 실시예에서, 활성 영역(ACT)은 제 2 방향(D2)에서 장축을 가질 수 있으며, 평면적 관점에서, 제 1 및 제 3 배선들(ICL1, ICL3) 사이에 활성 영역(ACT)이 정의될 수 있다. 즉, 제 1 및 제 3 배선들(ICL1, ICL3)은 활성 영역(ACT) 밖의 소자 분리막(11) 상에 배치될 수 있다.
제 1 방향(D1)에서 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 길이는 활성 영역(ACT)의 폭보다 클 수 있다. 그리고, 제 1 방향(D1)에서 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 길이는 제 1 내지 제 3 배선들(ICL1~ICL3)의 피치의 2배보다 클 수 있다. 즉, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)은 제 1 내지 제 3 배선들(ICL1~ICL3)의 일부분들과 중첩될 수 있다.
제 1 콘택 패드(CP1)와 제 1 배선(ICL3)은 제 1 상부 콘택 플러그(UCP1)를 통해 전기적으로 연결될 수 있다. 제 1 상부 콘택 플러그(UCP1)는, 제 1 하부 콘택 플러그(LCP1)의 위치에 상관 없이, 제 1 콘택 패드(CP1)와 제 3 배선(ICL3)이 중첩되는 위치에 배치될 수 있다. 그리고, 제 2 콘택 패드(CP2)와 제 2 배선(ICL2)은 제 2 상부 콘택 플러그(UCP2)를 통해 전기적으로 연결될 수 있다. 제 2 상부 콘택 플러그(UCP2)는, 제 2 하부 콘택 플러그(LCP2)의 위치에 상관 없이, 제 2 콘택 패드(CP2)와 제 2 배선(ICL2)이 중첩되는 위치에 배치될 수 있다. 또한, 제 3 콘택 패드(CP3)와 제 1 배선(ICL1)이 제 3 상부 콘택 플러그(UCP3)를 통해 전기적으로 연결될 수 있다.
이 실시예에 따르면, 활성 영역(ACT)과 중첩되지 않는 제 3 배선(ICL3)도 제 1 콘택 패드(CP1)를 통해 소오스 불순물 영역(도 2의 21 참조)과 전기적으로 연결될 수 있다. 즉, 활성 영역(ACT)과 제 1 내지 제 3 배선들(ICL1~ICL3) 사이에 라인 형상의 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)을 배치함으로써, 활성 영역(ACT)과 중첩되지 않는 제 1 및 제 3 배선들(ICL1, ICL3)을 모스 트랜지스터와 전기적으로 연결하는 것이 용이할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치의 평면도이다. 도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도로서, 도 6의 I-I' 선을 따라 자른 단면이다.
도 6 및 도 7을 참조하면, 반도체 기판(10)은 소자 분리막(11)에 의해 정의된 제 1 및 제 2 활성 영역들(ACT1, ACT2)을 포함할 수 있다. 제 1 및 제 2 활성 영역들(ACT1, ACT2)은 제 1 방향(D1)에서 서로 인접하게 배치될 수 있다.
일 실시예에 따르면, 제 1 방향(D1)으로 연장되는 게이트 전극(23)은 제 1 및 제 2 활성 영역들(ACT1, ACT2)을 가로질러 배치될 수 있다. 게이트 전극(23) 양측의 제 1 및 제 2 활성 영역들(ACT1, ACT2) 내에는 소오스 및 드레인 불순물 영역들(도 2의 21, 22 참조)이 형성될 수 있다. 그리고, 소오스 및 드레인 불순물 영역들(도 2의 21, 22 참조)에 제 1 및 제 2 하부 콘택 플러그들(LCP1, LCP2)이 접속되며, 게이트 전극(23)에 제 3 하부 콘택 플러그(LCP3)가 접속될 수 있다. 그리고, 도 1 내지 도 3을 참조하여 설명한 것처럼, 제 1 및 제 2 활성 영역들(ACT1, ACT2) 각각의 상에 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)이 배치될 수 있다. 또한, 제 1 활성 영역(ACT1) 상에 제 2 방향(D2)으로 나란히 연장되는 복수 개의 배선들(ICL)이 배치될 수 있으며, 제 2 활성 영역(ACT2) 상에 제 2 방향(D2)으로 나란히 연장되는 복수 개의 배선들(ICL)이 배치될 수 있다.
일 실시예에 따르면, 제 1 방향(D1)에서 인접하는 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)은 전기적으로 서로 분리될 수 있다. 그리고, 제 1 방향(D1)에서 인접하는 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3) 간의 거리(d1)는 제 1 방향(D1)에서 인접하는 제 1 및 제 2 활성 영역들(ACT1, ACT2) 간의 거리(d2)보다 작을 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다. 도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다.
도 8을 참조하면, 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 및 칼럼 디코더 영역(COL DCR)을 포함한다. 이에 더하여, 셀 어레이 영역과 로우 디코더 영역들(ROW DCR) 사이에 콘택 영역이 배치될 수 있다.
도 8 및 도 9를 참조하면, 셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이(1)가 배치된다. 메모리 셀 어레이(1)는 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다. 일 실시예에서, 메모리 셀 어레이(1)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 셀 어레이(1)에 대해서는 도 10a, 도 10b, 및 도 11a 내지 도 11d를 참조하여 상세히 설명된다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더(2)가 배치된다. 콘택 영역에는 메모리 셀 어레이(1)와 로우 디코더(2)를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더(2)는 어드레스 정보에 따라, 메모리 셀 어레이(1)의 메모리 블록들(BLK0~BLKn) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택한다. 로우 디코더(2)는 제어 회로(미도시)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼(3)가 배치될 수 있다. 페이지 버퍼(3)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(3)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이(1)의 비트라인들과 연결되는 컬럼 디코더(4)가 배치된다. 컬럼 디코더(4)는 페이지 버퍼(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도들이다.
도 10a을 참조하면, 일 실시예에 따른 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 10b를 참조하면, 다른 실시예에 따른 반도체 메모리 장치의 셀 어레이는 수직 구조체들(VS) 각각에 병렬로 연결된 메모리 요소들(ME)을 포함한다. 메모리 요소들(ME) 각각은 워드라인들(WL)의 상응하는 하나에 연결된다. 즉, 워드라인들(WL) 각각은, 메모리 요소들(ME)의 상응하는 하나를 통해, 수직 구조체들(VS)의 상응하는 하나에 연결된다.
복수의 선택 트랜지스터들(SST)이 복수의 비트라인 플러그들(BLP)을 통해 비트라인(BL)에 병렬로 연결된다. 비트라인 플러그들(BLP) 각각은 그것에 인접하는 한 쌍의 선택 트랜지스터들(SST)에 공통으로 연결될 수 있다.
복수의 워드라인들(WL) 및 복수의 수직 구조체들(VS)이 비트라인(BL)과 선택 트랜지스터들(SST) 사이에 배치된다. 수직 구조체들(VS)은 비트라인 플러그들(BLP) 사이에 배치될 수 있다. 예를 들면, 수직 구조체들(VS) 및 비트라인 플러그들(BLP)은 비트라인(BL)에 평행한 방향을 따라 교대로 배열될 수 있다. 이에 더하여, 수직 구조체들(VS) 각각은 그것에 인접하는 한 쌍의 선택 트랜지스터들(SST)에 공통으로 연결된다.
선택 트랜지스터들(SST) 각각은, 그것의 게이트 전극으로 기능하는, 선택 라인(SL)을 구비할 수 있다. 일 실시예에서, 선택 라인들(SL)은 워드라인들(WL)에 평행할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치들이 도 10a 및 도 10b을 참조하여 예시적으로 설명되었다. 하지만, 도 10a 및 도 10b는 본 발명의 기술적 사상의 가능한 응용에 대한 보다 나은 이해를 위해 제공되는 것일 뿐, 본 발명의 기술적 사상이 이들에 한정되는 것은 아니다.
도 11a 내지 도 11d는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 사시도들이다.
도 11a에 도시된 실시예에 따르면, 공통 소오스 라인(CSL)은 기판(10) 상에 배치되는 도전성 박막 또는 기판(10) 내에 형성되는 불순물 영역일 수 있다. 비트 라인들(BL)은 기판(10)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(10) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은, 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수 개의 접지 선택 라인들(GSL1, GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL1, SSL2)을 포함한다. 일 실시예에서, 복수 개의 스트링 선택 라인들(SSL1, SSL2)은 도 10a의 스트링 선택 라인들(SSL)을 구성할 수 있으며, 복수 개의 접지 선택 라인들(GSL1, GSL2)은 도 10a의 접지 선택 라인들(GSL)을 구성할 수 있다. 그리고, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)은 기판(10) 상에 적층된 도전 패턴들(즉, 게이트 전극들)일 수 있다.
또한, 셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL)에 접속하는 수직 구조체(VS)를 포함할 수 있다. 수직 구조체는 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)을 관통하도록 형성될 수 있다. 다시 말해, 수직 구조체들(VS)은 기판(10) 상에 적층된 복수 개의 도전 패턴들을 관통할 수 있다.
수직 구조체들(VS)은 반도체 물질 또는 도전성 물질을 포함할 수 있다. 일 실시예에 따르면, 수직 구조체는 반도체 물질로 이루어질 수 있으며, 도 11a에 도시된 바와 같이, 반도체 기판(10)과 연결되는 반도체 몸체부(SP2) 및 반도체 몸체부(SP2)와 데이터 저장막(DS) 사이에 개재되는 반도체 스페이서(SP1)를 포함할 수 있다. 이에 더하여, 수직 구조체들(VS)은 그 상단에 불순물 영역들(D)을 포함할 수 있다. 예를 들면, 드레인 영역(D)이 수직 구조체의 상단에 형성될 수 있다.
워드라인들(WL0-WL3)과 수직 구조체들(VS) 사이에는 데이터 저장막(DS)이 배치될 수 있다. 일 실시예에 따르면, 데이터 저장막(DS)은 전하저장막일 수 있다. 예를 들면, 데이터 저장막(DS)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 이러한 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 수직 구조체(VS)와 워드라인들(WL0-WL3) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 데이터 저장막(DS)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
일 실시예에 따르면, 데이터 저장막(DS)은 워드라인들(WL0-WL3)을 관통하는 수직 패턴(VP)과, 워드라인들(WL0-WL3)과 수직 패턴(VP) 사이에서 워드라인들(WL0-WL3)의 상부면들 및 하부면들로 연장되는 수평 패턴(HP)을 포함할 수 있다.
접지 선택 라인들(GSL1, GSL2)과 수직 구조체들(VS) 사이 또는 스트링 선택 라인들(SSL1, SSL2)과 수직 구조체(VS) 사이에는, 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 여기서, 유전막은 데이터 저장막(DS)과 동일한 물질로 형성될 수도 있으며, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
이와 같은 구조에서, 수직 구조체들(VS)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 수직 구조체를 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)를 구성할 수 있다. 이와 달리, 수직 구조체들(VS)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다.
이러한 경우, 접지 선택 라인들(GSL1, GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL1, SSL2)은 선택 트랜지스터 및 셀 트랜지스터의 게이트 전극들로서 각각 사용될 수 있다. 그리고, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)에 인가되는 전압으로부터의 기생 전계(fringe field)에 의해 수직 구조체들(VS)에 반전 영역들(inversion regions)이 형성될 수 있다. 여기서, 반전 영역의 최대 거리(또는 폭)는 반전영역을 생성시키는 워드라인들 또는 선택 라인들의 두께보다 클 수 있다. 이에 따라, 반도체 기둥에 형성되는 반전 영역들은 수직적으로 중첩되어, 공통 소오스 라인(CSL)으로부터 선택된 비트라인을 전기적으로 연결하는 전류 통로를 형성한다.
즉, 셀 스트링(CSTR)은 하부 및 상부 선택 라인들(GSL1, GSL2, SSL1, SSL2)에 의해 구성되는 접지 및 스트링 트랜지스터들과 워드 라인들(WL0-WL3)에 의해 구성되는 셀 트랜지스터들(도 10a의 MCT)이 직렬 연결된 구조를 가질 수 있다.
도 11b 내지 도 11d를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이는 xy 평면에 평행하면서 기판으로부터 서로 다른 높이들에 위치하는 복수의 수평 전극들(EL) 및 수평 전극들(EL)과 수직하는 복수의 수직 구조체들(VS)을 포함할 수 있다. 이에 더하여, 셀 어레이는 수평 전극들(EL)과 수직 구조체들(VS)의 측벽들 사이에 개재되는 데이터 저장막들 (DS)을 더 포함할 수 있다. 도 11b 내지 도 11d에 도시된 수평 전극들(EL)은 도 10a 및 도 10b를 참조하여 설명한 워드 라인들(도 10a의 GSL1, GSL2, WL0-WL3, SSL1, SSL2 참조, 도 10b의 WL 참조)에 해당할 수 있다.
도 11b에 도시된 실시예에 따르면, 수평 전극들(EL) 각각은 평판 모양일 수 있다. 예를 들면, 평면적 관점에서, 수평 전극들(EL) 각각의 x 및 y 방향의 길이들은 모두 수직 구조체들(VS) 각각의 그것들의 10배 이상일 수 있으며, 수평 전극들(EL) 각각은 2차원적으로 배열되어 그것을 관통하는 복수의 홀들을 정의하도록 형성될 수 있다. 수직 구조체들(VS)은 서로 다른 높이에 위치하는 수평 전극들(EL)의 홀들을 수직하게 관통하도록 배치될 수 있다.
도 11c에 도시된 실시예에 따르면, 수평 전극들(EL)은, x 및 z 방향들에서 서로 분리되어, 3차원적으로 배열될 수 있다. 수평 전극들(EL) 각각은 복수의 수직 구조체들(VS)을 가로지르는 라인 모양을 가질 수 있다. 예를 들면, 수평 전극들(EL) 각각의 길이 및 폭은, 각각, 수직 구조체(VS)의 폭의 10배 이상 및 3배 이하일 수 있다. 수평 전극들(EL) 각각은 1차원적으로 배열되어 그것을 관통하는 복수의 홀들을 정의하도록 형성될 수 있으며, 수직 구조체들(VS)은 서로 다른 높이에 위치하는 수평 전극들(EL)의 홀들을 수직하게 관통하도록 배치될 수 있다.
도 11d에 도시된 실시예에 따르면, 수평 전극들(EL)은, x 및 z 방향들에서 서로 분리되어, 3차원적으로 배열될 수 있으며, 그 각각은 복수의 수직 구조체들(VS)을 가로지르는 라인 모양을 가질 수 있다. 이 실시예에 따르면, 수직 구조체들(VS)은, 적어도 1차원적으로 배열되는 복수의 수직 구조체들(VS)을 포함하는 영역 내에서, 수평적으로 분리될 수 있다. 예를 들면, 일 실시예에서, 수직 구조체들(VS) 각각의 왼쪽 및 오른쪽에 위치하는 한 쌍의 수평 전극들(EL)은 수평적으로 분리되어, 서로 다른 전위를 가질 수 있다. 일 실시예에 따르면, 도시하지 않았지만, 한 쌍의 수평 전극들(EL) 중의 하나는 왼쪽 끝단을 통해 외부 회로에 연결되고, 다른 하나는 오른쪽 끝단을 통해 다른 외부 회로에 연결될 수 있다.
또 다른 실시예에서, 수직 구조체들(VS) 각각의 왼쪽 및 오른쪽에 위치하는 한 쌍의 수평 전극들(EL)은 전기적으로 연결되어 등전위를 가질 수 있다. 예를 들면, 수직 구조체들(VS) 각각은, 그것을 관통하는, 적어도 하나의 홀을 정의하도록 형성될 수 있지만, 도 11b 및 도 11c를 참조하여 설명된 실시예들과 달리, 복수의 수직 구조체들(VS)이 홀들 각각을 관통하도록 배치될 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 평면도이다. 도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 12의 I-I', II-II', 및 III-III' 선을 따라 자른 단면이다.
도 12 및 도 13을 참조하면, 기판(10)은 셀 어레이 영역(CAR), 주변 회로 영역(PERI), 및 이들 사이의 콘택 영역을 포함할 수 있다. 일 실시예에서, 콘택 영역은 주변 회로 영역(PERI)과 인접한 제 1 콘택 영역(CTR1)과, 셀 어레이 영역(CAR)에 인접한 제 2 콘택 영역(CTR2)을 포함할 수 있다. 그리고, 주변 회로 영역(PERI)의 기판(10)은 소자 분리막(11)에 의해 정의된 활성 영역(ACT)을 포함할 수 있다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
일 실시예에 따르면, 셀 어레이 영역(CAR)의 기판(10) 상에 셀 어레이 구조체가 배치될 수 있으며, 주변 회로 영역(PERI)의 기판(10) 상에 주변 로직 구조체가 배치될 수 있다. 셀 어레이 구조체는 기판(10)의 상부면에서 제 1 높이를 가질 수 있으며, 셀 어레이 영역(CAR)에서 콘택 영역으로 연장될 수 있다. 주변 로직 구조체는 제 1 높이보다 작은 제 2 높이를 가질 수 있다.
셀 어레이 구조체는 기판(10) 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체와, 적층 구조체를 관통하는 수직 구조체들(VS)을 포함한다. 적층 구조체는 도시된 바와 같이 제 1 방향으로 연장되는 라인형 구조를 갖거나, 셀 어레이 영역(CAR) 전체를 덮는 평판형 구조를 가질 수 있다. 적층 구조체는 전극들과 주변 로직 구조체 간의 전기적 연결을 위해, 콘택 영역에서 계단식 구조(stepwise structure)를 가질 수 있다. 즉, 콘택 영역에서 적층 구조체의 수직적 높이가 셀 어레이 영역(CAR)에 인접할수록 점차 증가할 수 있다. 다시 말해, 적층 구조체는 콘택 영역에서 경사진 프로파일(sloped profile)을 가질 수 있다.
일 실시예에 따르면, 적층 구조체는 기판(10) 상에 수직적으로 적층된 복수의 제 1 전극들(EL1)을 포함하는 제 1 적층 구조체(ST1)와, 제 1 적층 구조체(ST1) 상에 수직적으로 적층된 제 2 전극들(EL2)을 포함하는 제 2 적층 구조체(ST2)를 포함한다.
제 1 적층 구조체(ST1)는 수직적으로 인접하는 제 1 전극들(EL1) 사이의 절연막들(ILD)을 포함한다. 절연막들(ILD)의 두께는 서로 동일하거나, 절연막들(ILD) 중 일부의 두께가 다를 수 있다. 제 1 전극들(EL1)의 끝단 부분들은 제 1 콘택 영역(CTR1) 상에 배치될 수 있으며, 제 1 적층 구조체(ST1)는 제 1 콘택 영역(CTR1)에서 계단식 구조를 가질 수 있다. 상세하게, 제 1 전극들(EL1)은 기판(10)의 상부면에서 멀어질수록, 제 1 전극들(EL1)의 면적은 감소될 수 있다. 제 1 전극들(EL1)의 일측벽들은 제 1 콘택 영역(CTR1)에서 서로 다른 수평적 위치에 배치될 수 있다. 이와 마찬가지로, 제 2 적층 구조체(ST2)는 수직적으로 인접하는 제 2 전극들(EL2) 사이의 절연막들(ILD)을 포함한다. 절연막들(ILD)의 두께는 서로 동일하거나, 절연막들(ILD) 중 일부의 두께가 다를 수 있다. 제 2 전극들(EL2)의 끝단 부분들은 제 2 콘택 영역(CTR2) 상에 배치될 수 있으며, 제 2 적층 구조체(ST2)는 제 2 콘택 영역(CTR2)에서 계단식 구조를 가질 수 있다. 상세하게, 제 2 전극들(EL2)은 기판(10)의 상부면에서 멀어질수록, 제 2 전극들(EL2)의 면적은 감소될 수 있다. 제 2 전극들(EL2)의 일측벽들은 제 2 콘택 영역(CTR2)에서 서로 다른 수평적 위치에 배치될 수 있다.
일 실시예에 따르면, 수직 구조체들(VS)은 제 1 및 제 2 적층 구조체들(ST1, ST2)을 관통하여 기판(10)에 연결될 수 있다. 수직 구조체들(VS)은 반도체 물질 또는 도전성 물질을 포함할 수 있다. 일 실시예에 따르면, 수직 구조체(VS)는 도 11a을 참조하여 설명한 바와 같이, 기판(10)과 연결되는 반도체 몸체부(SP1) 및 반도체 몸체부(SP1)와 데이터 저장막(DS) 사이에 개재되는 반도체 스페이서(SP2)를 포함할 수 있다. 일 실시예에 따르면, 수직 구조체(VS)는 평면적 관점에서 일 방향으로 배열될 수 있다. 이와 달리, 수직 구조체들(VS)은 평면적 관점에서 일 방향으로 지그재그 형태로 배열될 수도 있다.
이와 같은 셀 어레이 구조체의 상부에는 적층 구조체를 가로질러 제 2 방향으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 수직 구조체(VS)와 전기적으로 연결될 수 있다.
일 실시예에 따르면, 기판(10) 전면에 적층 구조체 및 주변 로직 구조체를 덮는 매립 절연막(100)이 배치될 수 있다. 매립 절연막(100)은 평탄화된 상부면을 가지며, 제 1 및 제 2 적층 구조체(ST2)들의 끝단 부분들을 덮을 수 있다.
제 1 및 제 2 콘택 영역들(CTR1, CTR2)에 셀 어레이 구조체와 주변 회로 구조체를 전기적으로 연결하기 위한 배선 구조체가 배치될 수 있다. 일 실시예에 따르면, 제 1 콘택 영역(CTR1)에는 매립 절연막(100)을 관통하여 제 1 전극들(EL1)의 끝단들에 접속되는 제 1 플러그들(PLG1)이 배치될 수 있다. 그리고, 제 2 콘택 영역(CTR2)에는 매립 절연막(100)을 관통하여 제 2 전극들(EL2)의 끝단들에 접속되는 제 2 플러그들(PLG2)이 배치될 수 있다. 제 1 플러그들(PLG1)은 셀 어레이 영역(CAR)에 인접할수록 제 1 플러그들(PLG1)의 수직적 길이는 감소될 수 있다. 제 2 플러그들(PLG2) 또한, 셀 어레이 영역(CAR)에 인접할수록 제 2 플러그들(PLG2)의 수직적 길이가 감소될 수 있다. 그리고, 제 1 플러그들(PLG1)의 최소 수직적 길이는 제 2 플러그들(PLG2)의 최대 수직적 길이보다 클 수 있다. 이러한 제 1 및 제 2 플러그들(PLG1, PLG2)의 상부면들은 공면을 이룰 수 있으며, 일 실시예에서, 제 1 및 제 2 플러그들(PLG1, PLG2)의 상부면들은 수직 구조체들(VS)의 상부면들과 공면을 이룰 수 있다.
이에 더하여, 제 1 콘택 영역(CTR1)의 매립 절연막(100) 상에 제 1 콘택들(CT1)을 통해 제 1 플러그들(PLG1)과 전기적으로 연결되는 제 1 연결 라인들(CL1)이 배치될 수 있으며, 제 2 콘택 영역(CTR2)의 매립 절연막(100) 상에 제 2 콘택들(CT2)을 통해 제 2 플러그들(PLG2)과 전기적으로 연결되는 제 2 연결 라인들(CL2)이 배치될 수 있다.
일 실시예에 따르면, 주변 회로 영역(PERI)의 주변 로직 구조체는, 도 8 및 도 9를 참조하여 설명한 것처럼, 로우 및 칼럼 디코더들(도 9의 2, 4 참조), 페이지 버퍼(도 9의 3 참조) 및 제어 회로들을 포함할 수 있다. 즉, 주변 로직 구조체는 셀 어레이 구조체와 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다.
상세하게, 주변 회로 영역(PERI)의 기판(10)에는 활성 영역(ACT)을 정의하는 소자 분리막(11)이 형성될 수 있다. 주변 회로 영역(PERI)의 주변 로직 구조체는 활성 영역(ACT)을 가로질러 제 1 방향으로 연장되는 주변 게이트 전극(23), 주변 게이트 전극(23) 양측의 상기 활성 영역(ACT) 내에 형성된 소오스 및 드레인 불순물 영역들(21, 22), 및 주변 회로들을 덮는 주변 절연 패턴(30)을 포함할 수 있다. 이에 더하여, 주변 로직 구조체는 저항 패턴(25)을 포함할 수 있으며, 주변 절연 패턴(30)은 주변 게이트 전극(23) 및 저항 패턴(25)을 덮을 수 있다. 주변 절연 패턴(30)의 상부면은 셀 어레이 구조체의 상부면보다 아래에 위치할 수 있다.
일 실시예에 따르면, 주변 회로 영역(PERI)의 매립 절연막(100) 상에 복수 개의 배선들(ICL)이 배치될 수 있다. 복수 개의 배선들(ICL)은 주변 회로 영역(PERI)에서 셀 어레이 영역(CAR)으로 연장될 수 있다. 이 실시예에 따르면, 복수 개의 배선들(ICL)은 셀 어레이 영역(CAR)의 비트 라인들과 동일한 도전 물질로 형성될 수 있다.
복수 개의 배선들(ICL)은 제 1 방향(D1)에 수직한 제 2 방향(D2)으로 나란히 연장될 수 있으며, 배선들(ICL)의 일부분들은 평면적 관점에서, 활성 영역(ACT)과 중첩되도록 배치될 수 있다. 즉, 하나의 활성 영역(ACT) 상부에 복수 개의 배선들(ICL)이 배치될 수 있다.
일 실시예에 따르면, 수직적 관점에서, 주변 게이트 전극(23)과 복수 개의 배선들(ICL) 사이에 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)이 배치될 수 있다.
제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)은 제 1 방향(D1)으로 연장되며, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3) 제 2 방향(D2)에서 수평적으로 서로 이격되어 배치될 수 있다. 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)은 활성 영역(ACT)의 상부에 배치되며, 제 1 방향(D1)에서 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 길이가 활성 영역(ACT) 의 폭보다 클 수 있다.
실시예들에 따르면, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 수직적 길이는 제 2 플러그들(PLG2)의 최대 수직적 길이보다 작고 상기 2 콘택 플러그들의 최소 수직적 길이보다 클 수 있다. 일 실시예에 따르면, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 상부면들은 제 1 및 제 2 콘택 영역들(CTR1, CTR2) 상의 제 1 및 제 2 플러그들(PLG1, PLG2)의 상부면들과 실질적으로 공면을 이룰 수 있다. 또한, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 상부면들은 셀 어레이 영역(CAR)의 수직 구조체(VS)의 상부면과 실질적으로 공면을 이룰 수 있다. 나아가, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 하부면들은 수직 구조체(VS)의 상부면과 주변 로직 구조체의 상부면 사이에 위치할 수 있다.
나아가, 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)의 최대 폭은 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 최대 폭보다 작을 수 있다. 또한, 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)의 최대 폭은 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 최소 폭보다도 작을 수 있다.
한편, 일 실시예에서, 주변 회로 영역(PERI)에서 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)을 도시하였으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3) 중 적어도 하나는 생략될 수도 있으며, 콘택 패드들의 수가 추가될 수도 있다.
일 실시예에서, 제 1 콘택 패드(CP1)는 제 1 하부 콘택 플러그(LCP1)를 통해 소오스 불순물 영역(21)과 전기적으로 연결될 수 있다. 제 2 콘택 패드(CP2)는 제 2 하부 콘택 플러그(LCP2)를 통해 드레인 불순물 영역(22)과 전기적으로 연결될 수 있다. 제 3 콘택 패드(CP3)는 제 3 하부 콘택 플러그(LCP3)를 통해 주변 게이트 전극(23)과 전기적으로 연결될 수 있다.
제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)은, 매립 절연막(100) 상의 배선들(ICL)의 배치에 상관 없이, 활성 영역(ACT)의 내에 위치할 수 있다. 따라서, 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)의 공정 마진이 향상될 수 있다. 그리고, 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)은 제 2 방향으로 연장되는 동일선 상에 배열될 수도 있다. 또한, 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)의 최대 폭은 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 최대 폭보다 작을 수 있다. 또한, 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)의 최대 폭은 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 최소 폭보다도 작을 수 있다.
나아가, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3) 각각은 상부 콘택 플러그(UCP1, UCP2, UCP3)를 통해 복수 개의 배선들(ICL) 중 하나와 전기적으로 연결될 수 있다. 일 실시예에 따르면, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3) 각각에 대응하여 제 1 내지 제 3 상부 콘택 플러그들(UCP1, UCP2, UCP3)이 배치될 수 있으며, 제 1 내지 제 3 상부 콘택 플러그들(UCP1, UCP2, UCP3)의 위치는, 배선들(ICL)과 주변 로직 회로들과의 전기적 연결 관계에 따라 달라질 수 있다. 또한, 이 실시예에서 제 1 내지 제 3 상부 콘택 플러그들(UCP1, UCP2, UCP3)의 상부면들은 제 1 및 제 2 콘택 영역들(CTR1, CTR2)의 제 1 및 제 2 콘택들(CT1, CT2)의 상부면들과 실질적으로 공면을 이룰 수 있다.
일 실시예에 따르면, 제 1 내지 제 3 상부 콘택 플러그들(UCP1, UCP2, UCP3)이, 평면적 관점에서, 활성 영역(ACT)과 소자 분리막(11)의 경계 또는 소자 분리막(11) 상에 위치하더라도, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)을 통해, 주변 로직 구조체와 전기적으로 연결될 수 있다.
도 14 내지 도 18은 본 발명의 다른 실시예들에 따른 반도체 메모리 장치의 단면도들이다. 도 14 내지 도 18에 도시된 실시예들에서, 도 12 및 도 13에 도시된 실시예에서 상술된 구성 요소들과 동일한 구성 요소들에 대한 설명은 중복을 피하기 위해 생략한다.
도 14를 참조하면, 콘택 패드들(CP1, CP2, CP3)의 수직적 길이는 제 2 플러그들(PLG2)의 최소 길이와 실질적으로 동일할 수 있다. 즉, 콘택 패드들(CP1, CP2, CP3)의 하부면들은 최상층의 제 2 전극(EL2)과 접속되는 제 2 플러그들(PLG2)의 하부면과 실질적으로 공면을 이룰 수 있다.
도 15에 도시된 실시예에 따르면, 콘택 패드들(CP1, CP2, CP3)의 상부면들은 제 1 및 제 2 플러그들(PLG1, PLG2)의 상부면들과 실질적으로 공면을 이루되, 셀 어레이 구조체의 상부면보다 위에 위치할 수 있다.
도 16에 도시된 실시예에 따르면, 셀 어레이 구조체는 기판(10) 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체와, 적층 구조체를 관통하는 수직 구조체들(VS)을 포함한다. 여기서, 적층 구조체는 기판(10) 상에 적층된 제 1 전극들(EL1)을 포함하는 제 1 적층 구조체(ST1)와, 제 1 적층 구조체(ST1) 상에 적층된 제 2 전극들(EL2)을 포함하는 제 2 적층 구조체(ST2)를 포함한다. 제 1 적층 구조체(ST1)는 제 1 콘택 영역(CTR1)에서 계단식 구조를 가지며, 제 1 층간 절연막(110)이 제 1 콘택 영역(CTR1)에서 제 1 적층 구조체(ST1)를 덮을 수 있다. 제 2 적층 구조체(ST2)는 제 2 콘택 영역(CTR2)에서 계단식 구조를 가지며, 제 2 층간 절연막(120)이 제 1 층간 절연막(110)의 상부면 및 제 2 적층 구조체(ST1)를 덮을 수 있다.
수직 구조체는 제 1 적층 구조체(ST1)를 관통하는 제 1 수직 구조체(VS1)와, 제 2 적층 구조체(ST2)를 관통하는 제 2 수직 구조체(VS2)를 포함한다. 제 1 및 제 2 수직 구조체들(VS1, VS2)은 각각 앞에서 설명한 바와 같이, 반도체 패턴을 포함하며, 제 1 및 제 2 수직 구조체들(VS1, VS2)과 제 1 및 제 2 전극들(EL1, EL2) 사이에 데이터 저장막이 개재될 수 있다.
나아가, 제 1 콘택 영역(CTR1)에서 제 1 전극들(EL1)의 끝단들에 접속되는 제 1 플러그들(PLG1)이 배치될 수 있으며, 제 2 콘택 영역(CTR2)에서 제 2 전극들(EL2)의 끝단들에 접속되는 제 2 플러그들(PLG2)이 배치될 수 있다. 이 실시예에 따르면, 제 1 플러그들(PLG1)은 각각 하부 플러그(LP)와 상부 플러그(UP)를 포함할 수 있다. 그리고, 제 1 플러그들(PLG1)의 하부 플러그들(LP)은 주변 회로 영역(PERI)의 하부 콘택 플러그들(LCP1, LCP2, LCP3)과 동시에 형성될 수 있다. 이에 따라, 제 1 플러그들(PLG1)의 하부 플러그들(LP)의 상부면들과 하부 콘택 플러그들(LCP1, LCP2, LCP3)의 상부면들은 공면을 이룰 수 있다. 그리고, 제 1 플러그들(PLG1)의 상부 플러그들(UP)은 실질적으로 동일한 수직적 길이를 가질 수 있다. 또한, 제 1 플러그들(PLG1)의 상부 플러그들(UP)은 주변 회로 영역(PERI)의 콘택 패드들(CP1, CP2, CP3)과 동시에 형성될 수 있다. 이에 따라, 콘택 패드들(CP1, CP2, CP3)의 하부면들은 상부 플러그들(UP)의 하부면들과 실질적으로 공면을 이룰 수 있다.
도 17에 도시된 실시예에 따르면, 기판(10)은 셀 어레이 영역(CAR), 주변 회로 영역(PERI), 및 이들 사이에서 셀 어레이 영역(CAR) 둘레에 배치된 콘택 영역을 포함할 수 있다. 일 실시예에서, 콘택 영역은 셀 어레이 영역(CAR) 일측의 제 1 콘택 영역(CTR1)과 셀 어레이 영역(CAR) 타측의 제 2 콘택 영역(CTR2)을 포함할 수 있다.
셀 어레이 구조체는 셀 어레이 영역(CAR)의 기판(10) 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체와, 적층 구조체를 관통하는 수직 구조체들(VS)을 포함한다. 여기서, 적층 구조체는 셀 어레이 영역(CAR)의 기판(10) 상에 차례로 적층된 제 1 적층 구조체(ST1), 제 2 적층 구조체(ST2), 및 제 3 적층 구조체(ST3)를 포함한다. 제 1 내지 제 3 적층 구조체들(ST1, ST2, ST3)은, 도 12에 도시된 바와 같이, 라인형 구조를 가질 수 있으며, 이와 달리, 셀 어레이 영역(CAR)의 기판(10) 전체를 덮는 평판형 구조일 수도 있다.
제 1 적층 구조체(ST1)는 기판(10) 상에 수직적으로 적층된 복수의 제 1 전극들(EL1)을 포함한다. 제 1 적층 구조체(ST1)는 수직적으로 인접하는 제 1 전극들(EL1) 사이의 절연막들을 포함한다. 제 1 적층 구조체(ST1)는 제 1 및 제 2 콘택 영역들(CTR1, CTR2)에서 계단형 구조를 가질 수 있다. 제 1 및 제 2 콘택 영역들(CTR1, CTR2)의 기판(10) 상에는 제 1 전극들(EL1)의 단부들을 덮는 제 1 층간 절연막(110)이 배치될 수 있다. 그리고, 제 1 층간 절연막(110)의 상부면은 제 1 적층 구조체(ST1)의 상부면과 실질적으로 공면을 이룰 수 있다.
제 2 적층 구조체(ST2)는 제 1 적층 구조체(ST1) 상에 수직적으로 적층된 복수의 제 2 전극들(EL2)을 포함한다. 제 2 적층 구조체(ST2)는 수직적으로 인접하는 제 2 전극들(EL2) 사이의 절연막들을 포함한다. 제 2 적층 구조체(ST2)는 제 1 및 제 2 콘택 영역들(CTR1, CTR2)에서 계단형 구조를 가질 수 있다. 그리고, 제 2 적층 구조체(ST2)는 평면적 관점에서, 제 1 콘택 영역(CTR1)에서 제 1 전극들(EL1)의 단부들(end portions)을 노출시키며, 제 2 콘택 영역(CTR2)에서 제 1 전극들(EL1)의 단부들과 중첩(overlap)될 수 있다. 이에 더하여, 제 1 방향에서, 제 2 적층 구조체(ST2)를 구성하는 제 2 전극들(EL2) 중 가장 긴 제 2 전극(EL2)의 길이가, 제 1 적층 구조체(ST1)를 제 1 전극들(EL1) 중 가장 짧은 제 1 전극(EL1)의 길이보다 길 수 있다. 다시 말해, 제 2 적층 구조체(ST2)의 최하층에 배치되는 제 2 전극(EL2)의 길이는 제 1 적층 구조체(ST1)의 최상층에 배치되는 제 1 전극(EL1)의 길이보다 클 수 있다.
제 1 층간 절연막(110) 상에는 제 2 전극들(EL2)의 단부들을 덮는 제 2 층간 절연막(120)이 배치될 수 있다. 즉, 제 2 층간 절연막(120)은 제 1 및 콘택 영역들(CTR1, CTR2)에서 제 2 적층 구조체(ST2)를 덮을 수 있다. 그리고, 제 2 층간 절연막(120)의 상부면은 제 2 적층 구조체(ST2)의 상부면과 실질적으로 공면을 이룰 수 있다.
제 3 적층 구조체(ST3)는 제 2 적층 구조체(ST2) 상에 수직적으로 적층된 복수의 제 3 전극들(EL3)을 포함한다. 제 3 적층 구조체(ST3)는 제 1 및 제 2 콘택 영역들(CTR1, CTR2)에서 계단형 구조를 가질 수 있다. 제 3 적층 구조체(ST3)는 평면적 관점에서, 제 2 콘택 영역(CTR2)에서 제 2 전극들(EL2)의 단부들(end portions)을 노출시키며, 제 1 콘택 영역(CTR1)에서 제 2 전극들(EL2)의 단부들과 중첩(overlap)될 수 있다. 그리고, 제 3 적층 구조체(ST3)는 제 1 콘택 영역(CTR1)에서 제 1 전극들(EL1)의 단부들을 노출시킬 수 있다. 이에 더하여, 제 1 방향에서, 제 3 적층 구조체(ST3)를 구성하는 제 3 전극들(EL3) 중 가장 긴 제 3 전극(EL3)의 길이가, 제 2 적층 구조체(ST2)를 제 2 전극들(EL2) 중 가장 짧은 제 2 전극(EL2)의 길이보다 길 수 있다. 다시 말해, 제 3 적층 구조체(ST3)의 최하층에 배치되는 제 3 전극(EL3)의 길이는 제 2 적층 구조체(ST2)의 최상층에 배치되는 제 2 전극(EL2)의 길이보다 클 수 있다.
제 2 층간 절연막(120) 상에는 제 3 전극들(EL3)의 단부들을 덮는 제 3 층간 절연막(130)이 배치될 수 있다. 즉, 제 3 층간 절연막(130)은 제 1 및 제 2 콘택 영역들(CTR1, CTR2)에서 제 3 적층 구조체(ST3)를 덮을 수 있다. 그리고, 제 3 층간 절연막(130)의 상부면은 제 3 적층 구조체(ST3)의 상부면과 실질적으로 공면을 이룰 수 있다.
이 실시예에 따르면, 셀 어레이 영역(CAR)에 제 1 내지 제 3 적층 구조체들(ST1, ST2, ST3)을 관통하는 수직 구조체들이 배치될 수 있다. 이 실시예에 따르면, 수직 구조체들 각각은 제 1 적층 구조체(ST1)를 관통하는 제 1 수직 구조체(VS1), 제 2 적층 구조체(ST2)를 관통하는 제 2 수직 구조체(VS2), 및 제 3 적층 구조체(ST3)를 관통하는 제 3 수직 구조체(VS3)를 포함할 수 있다. 또한, 수직 구조체들 각각의 상부에는 비트라인 플러그(BPLG)를 통해 수직 구조체와 전기적으로 연결되는 비트 라인(BL)이 배치될 수 있다.
이에 더하여, 제 1 및 제 2 콘택 영역들(CTR1, CTR2)에 배선 구조체가 배치될 수 있다. 배선 구조체는 제 1 적층 구조체(ST1)와 연결되는 제 1 플러그들(PLG1), 제 1 플러그들(PLG1)과 연결되는 제 1 연결 라인들(CL1), 제 2 적층 구조체(ST2)와 연결되는 제 2 플러그들(PLG2), 제 2 플러그들(PLG2)과 연결되는 제 2 연결 라인들(CL2), 제 3 적층 구조체(ST3)와 연결되는 제 3 플러그들(PLG3), 및 제 3 플러그들(PLG3)과 연결되는 제 3 연결 라인들(CL3)을 포함한다.
일 실시예에 따르면, 제 1 플러그들(PLG1)은 제 1 콘택 영역(CTR1)에 배치되며, 제 1 내지 제 3 층간 절연막들을 관통하여 서로 다른 층에 위치하는 제 1 전극들(EL1)의 단부들 각각에 접속될 수 있다. 제 1 플러그들(PLG1) 각각에 제 1 연결 라인들(CL1)이 연결될 수 있으며, 제 1 연결 라인들(CL1)은 제 1 콘택 영역(CTR1)에서 기판(10)의 상부면으로부터 동일한 거리에 배치될 수 있다.
제 2 플러그들(PLG2)은 제 2 콘택 영역(CTR2)에 배치되며, 제 2 및 제 3 층간 절연막들을 관통하여, 서로 다른 층에 위치하는 제 2 전극들(EL2)의 단부들에 각각 접속될 수 있다. 제 2 플러그들(PLG2) 각각에 제 2 연결 라인들(CL2)이 연결될 수 있으며, 제 2 연결 라인들(CL2)은 제 2 콘택 영역(CTR2)에서 기판(10)의 상부면으로부터 동일한 거리에 배치될 수 있다.
제 3 플러그들(PLG3)은 제 1 콘택 영역(CTR1)에서 셀 어레이 영역(CAR)에 인접하게 배치될 수 있다. 제 3 플러그들(PLG3)은 제 3 층간 절연막을 관통하여 제 3 전극들(EL3)의 단부들에 각각 접속될 수 있다. 제 3 플러그들(PLG3) 각각에 제 3 연결 라인들(CL3)이 연결될 수 있으며, 제 3 연결 라인들(CL3)은 제 1 콘택 영역(CTR1)에서 기판(10)의 상부면으로부터 동일한 거리에 배치될 수 있다.
이와 같이 셀 어레이 영역(CAR) 상에 제 1 내지 제 3 적층 구조체들(ST1, ST2, ST3)을 포함하는 셀 어레이 구조체가 배치될 때, 주변 회로 영역(PERI)에 형성되는 콘택 패드들(CP1, CP2, CP3)은 제 2 적층 구조체(ST2)와 동일한 수직 레벨에 형성될 수 있다. 즉, 주변 회로 영역(PERI)의 기판(10) 상에 주변 로직 구조체를 덮는 제 1 층간 절연막(110)이 배치되며, 제 1 층간 절연막(110) 상에 제 2 및 제 3 층간 절연막들(120, 130)이 차례로 적층될 수 있다. 여기서, 제 1 층간 절연막(110)은 주변 로직 회로와 전기적으로 연결되는 하부 콘택 플러그들(LCP1, LCP2, LCP3)을 포함할 수 있으며, 제 2 층간 절연막(120)은 하부 콘택 플러그들(LCP1, LCP2, LCP3)과 접속되는 콘택 패드들(CP1, CP2, CP3)을 포함할 수 있다. 그리고, 제 3 층간 절연막(130)은 콘택 패드들(CP1, CP2, CP3)의 상부면을 덮을 수 있으며, 콘택 패드들(CP1, CP2, CP3)과 접속되는 상부 콘택 플러그들(UCP1, UCP2, UCP3)을 포함할 수 있다. 즉, 이 실시예에 따르면, 콘택 패드들(CP1, CP2, CP3)의 상부면들은 셀 어레이 영역(CAR)의 적층 구조체의 상부면보다 아래에 위치할 수 있다. 또한, 콘택 패드들(CP1, CP2, CP3)의 상부면들은 콘택 영역의 제 1 내지 제 3 플러그들(PLG1, PLG2, PLG3)의 상부면들보다 아래에 위치할 수 있다.
도 18에 도시된 실시예에 따르면, 기판(10)은 셀 어레이 영역(CAR), 주변 회로 영역(PERI), 및 이들 사이에서 셀 어레이 영역(CAR) 둘레에 배치된 콘택 영역을 포함할 수 있다. 일 실시예에서, 콘택 영역은 주변 회로 영역(PERI)과 인접한 제 1 콘택 영역(CTR1), 셀 어레이 영역(CAR)에 인접한 제 3 콘택 영역(CTR3), 및 제 1 및 제 3 콘택 영역들(CTR1, CTR3) 사이의 제 2 콘택 영역(CTR2)을 포함할 수 있다. 그리고, 기판(10)은 셀 어레이 영역(CAR)과 인접하며, 콘택 영역의 타측에 배치되는 더미 영역(DMY)을 포함할 수 있다.
셀 어레이 영역(CAR)의 기판(10) 상에 제 1 적층 구조체(ST1), 제 2 적층 구조체(ST2), 및 제 3 적층 구조체(ST3)가 차례로 적층된다. 도 17을 참조하여 설명한 것처럼, 제 1 적층 구조체(ST1)는 수직적으로 적층된 제 1 전극들(EL1)을 포함하며, 제 2 적층 구조체(ST2)는 수직적으로 적층된 제 2 전극들(EL2)을 포함한다. 또한, 제 3 적층 구조체(ST3)는 수직적으로 적층된 제 3 전극들(EL3)을 포함한다.
이 실시예에 따르면, 제 1 내지 제 3 전극들(EL1, EL2, EL3) 각각은 기판(10)의 상부면에 평행한 배선부 및 기판(10)의 상부면에 대해 경사진 콘택부를 가질 수 있다. 제 1 콘택 영역(CTR1)에서 제 1 내지 제 3 전극들(EL1, EL2, EL3)의 콘택부들은 수평적으로 서로 다른 위치에 배치될 수 있다. 제 1 전극들(EL1)의 콘택부들은 제 1 콘택 영역(CTR1)에 배치되며, 실질적으로 동일한 높이에서 노출되는 상부면들을 가질 수 있다. 제 2 전극들(EL2)의 콘택부들은 제 2 콘택 영역(CTR2)에 배치되며, 서로 동일한 높이에서 노출되는 상부면들을 가질 수 있다. 제 3 전극들(EL3)의 콘택부들은 제 3 콘택 영역(CTR3)에 배치되며, 실질적으로 동일한 높이에서 노출되는 상부면들을 가질 수 있다.
나아가, 제 1 콘택 영역(CTR1)에서 제 1 전극들(EL1)의 콘택부들에 제 1 플러그(PLG1)가 접속될 수 있으며, 제 1 플러그들(PLG1)의 수직적 길이가 실질적으로 동일할 수 있다. 제 2 콘택 영역(CTR2)에서 제 2 전극들(EL2)의 콘택부들에 제 2 플러그(PLG2)가 접속될 수 있으며, 제 2 플러그들(PLG2)의 수직적 길이가 실질적으로 동일할 수 있다. 그리고, 제 3 콘택 영역(CTR3)에서 제 3 전극들(EL3)의 콘택부들에 제 3 플러그(PLG3)가 접속될 수 있으며, 제 3 플러그들(PLG3)의 수직적 길이는 실질적으로 동일할 수 있다.
이에 더하여, 제 1 및 제 2 플러그들(PLG1, PLG2)의 상부면들은 실질적으로 공면을 이룰 수 있다. 또한, 이러한 셀 어레이 구조체에서, 셀 어레이 영역(CAR)의 제 2 플러그들(PLG2)을 형성할 때, 주변 회로 영역(PERI)의 콘택 패드들(CP1, CP2, CP3)이 형성될 수 있다. 이에 따라, 콘택 패드들(CP1, CP2, CP3)의 상부면들은 제 1 및 제 2 플러그들(PLG1, PLG2)의 상부면들과 실질적으로 공면을 이룰 수 있다. 그리고, 주변 회로 영역(PERI)의 상부 콘택 플러그(UCP)의 상부면은 제 3 플러그들(PLG3)의 상부면들과 실질적으로 공면을 이룰 수 있다.
도 19 내지 도 29는 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내기 위한 단면도들로서, 도 12의 I-I', II-II', 및 III-III' 선을 따라 자른 단면들이다.
도 19를 참조하면, 기판(10)은 셀 어레이 영역(CAR), 주변 회로 영역(PERI), 및 이들 사이의 콘택 영역을 포함할 수 있다. 일 실시예에서, 콘택 영역은 주변 회로 영역(PERI)과 인접한 제 1 콘택 영역(CTR1)과, 셀 어레이 영역(CAR)에 인접한 제 2 콘택 영역(CTR2)을 포함할 수 있다. 그리고, 주변 회로 영역(PERI)의 기판(10)은 소자 분리막(11)에 의해 정의된 활성 영역(도 12의 ACT 참조)을 포함할 수 있다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
일 실시예에 따르면, 주변 회로 영역(PERI)의 기판(10) 상에 주변 회로들을 포함하는 주변 로직 구조체(100)가 형성될 수 있다. 주변 로직 구조체를 형성하는 것은 도 9를 참조하여 설명된 로우 및 칼럼 디코더들, 페이지 버퍼 및 제어 회로들과 같은 주변 회로들을 형성하는 것을 포함할 수 있다. 일 실시예에 따르면, 도면에 도시된 것처럼, 주변 회로 영역(PERI)의 기판(10) 상에 주변 회로들을 구성하는 주변 트랜지스터들 및 저항 패턴(25)이 형성될 수 있다.
주변 트랜지스터들을 형성하는 것은, 기판(10) 상에 게이트 절연막을 개재하여 주변 게이트 전극(23)을 형성하는 것, 및 주변 게이트 전극(23) 양측의 활성 영역 내에 소오스 및 드레인 불순물 영역들(21, 22)을 형성하는 것을 포함한다. 여기서, 주변 게이트 전극(23)은 활성 영역을 가로질러 제 1 방향으로 연장될 수 있다. 이에 더하여, 주변 게이트 전극(23)을 형성할 때, 주변 회로 영역(PERI)의 기판(10) 상에 저항 패턴(25)이 형성될 수 있다. 저항 패턴(25)은 주변 게이트 전극(23)과 동일한 물질로 형성될 수 있다. 여기서, 주변 게이트 전극(23)은 주변 회로들을 구성하는 모스 트랜지스터들의 게이트 전극들로 사용될 수 있으며, 소오스 및 드레인 불순물 영역들(21, 22)은 모스 트랜지스터들의 소오스 및 드레인 전극들로 사용될 수 있다. 주변 게이트 전극(23)은 불순물이 도핑된 폴리실리콘 또는 금속 물질로 형성될 수 있으며, 게이트 절연막은 열산화 공정에 의해 형성되는 실리콘 산화막일 수 있다.
이어서, 주변 트랜지스터들 및 저항 패턴(25)이 형성된 주변 회로 영역(PERI)의 기판(10) 상에 주변 절연 패턴(30)이 형성될 수 있다. 주변 절연 패턴(30)을 형성하는 것은, 주변 게이트 전극(23) 및 저항 패턴(25)이 형성된 기판(10)의 전면을 덮는 주변 절연막을 형성하는 것, 및 주변 절연막을 패터닝하여 셀 어레이 영역(CAR) 및 제 1 및 제 2 콘택 영역들(CTR1, CTR2)의 기판(10)을 노출시키는 것을 포함할 수 있다. 이에 더하여, 주변 절연막을 형성하기 전에, 주변 게이트 전극(23), 저항 패턴(25) 및 기판(10)의 상부면을 컨포말하게 덮는 식각 정지막이 형성될 수도 있다. 이러한 주변 절연 패턴(30)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 및 실리콘 옥시카바이드으로 이루어진 그룹 중에서 선택된 적어도 어느 하나로 이루어질 수 있다. 그리고, 식각 정지막은 주변 절연 패턴(30)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
계속해서, 도 19를 참조하면, 셀 어레이 영역(CAR)의 기판(10) 상에 적층 구조체를 형성한다.
일 실시예에 따르면, 적층 구조체는 기판(10) 상에 적층된 복수 개의 제 1 수평막들(HL1)을 포함하는 제 1 적층 구조체(ST1) 및 상기 제 1 적층 구조체(ST1) 상에 적층된 제 2 수평막들(HL2)을 포함하는 제 2 적층 구조체(ST2)를 포함한다. 일 실시예에서, 적층 구조체의 높이는 주변 로직 구조체의 높이보다 클 수 있다. 예를 들어, 적층 구조체의 높이는 주변 로직 구조체의 높이의 약 2배 이상일 수 있다. 즉, 주변 로직 구조체의 상부면은 적층 구조체의 상부면보다 아래에 위치할 수 있다.
일 실시예에서, 적층 구조체는 콘택 영역에서 계단식 구조(stepwise structure)를 가질 수 있다. 다시 말해, 적층 구조체는 콘택 영역에서 경사진 프로파일(sloped profile)을 가질 수 있다. 즉, 절연막들(ILD) 및 제 1 및 제 2 수평막들(HL1, HL2)이 기판(10)의 상부면에서 멀어질수록, 절연막들(ILD) 및 제 1 및 제 2 수평막들(HL1, HL2)의 면적이 감소될 수 있다. 다시 말해, 기판(10)의 상부면에서 제 1 및 제 2 수평막들(HL1, HL2)의 높이가 증가할수록 제 1 및 제 2 수평막들(HL1, HL2)의 일측벽들과 주변 회로 영역(PERI)과의 거리는 멀어질 수 있다.
보다 상세하게, 제 1 적층 구조체(ST1)의 제 1 수평막들(HL1)과 절연막들(ILD)의 끝단 부분들은 제 1 콘택 영역(CTR1)에 배치될 수 있으며, 제 1 수평막들(HL1)의 일 측벽들은 제 1 콘택 영역(CTR1)에서 서로 다른 수평적 위치에 배치될 수 있다. 그리고, 제 2 적층 구조체(ST2)의 제 2 수평막들(HL2)과 절연막들(ILD)의 끝단 부분들은 제 2 콘택 영역(CTR2)에 배치될 수 있으며, 제 2 수평막들(HL2)의 일 측벽들은 제 2 콘택 영역(CTR2)에서 서로 다른 수평적 위치에 배치될 수 있다. 나아가, 제 1 수평막들(HL1)의 일측벽들 간의 수평적 거리는 실질적으로 균일할 수 있다. 마찬가지로, 제 2 수평막들(HL2)의 일측벽들 간의 수평적 거리는 실질적으로 균일할 수 있다.
이러한 적층 구조체를 형성하는 것은, 기판(10)의 전면 상에 교대로 적층된 수평막들 및 절연막들을 포함하는 박막 구조체를 형성하는 것, 및 박막 구조체를 패터닝하는 것을 포함한다. 여기서, 박막 구조체를 패터닝하는 것은, 마스크 패턴(미도시)의 수평적 면적을 감소시키는 공정과, 박막 구조체를 이방성 식각하는 공정을 번갈아 반복적으로 수행하는 것을 포함할 수 있다. 이와 같은 공정들을 번갈아 반복적으로 수행함에 따라, 콘택 영역에서 절연막들(ILD)의 끝단 부분들이 하부에서부터 순차적으로 노출될 수 있다. 이와 달리, 콘택 영역에서 제 1 및 제 2 수평막들(HL1, HL2)의 끝단 부분들이 하부에서부터 순차적으로 노출될 수도 있다.
이에 더하여, 적층 구조체를 형설 때, 셀 어레이 영역(CAR) 상에 적층되는 절연막들(ILD) 및 제 1 수평막들(HL1)의 일부분들이 주변 절연 패턴(30)의 일측벽에 잔류할 수 있다. 다시 말해, 주변 절연 패턴(30)의 일측벽에 형성된 박막 구조체의 일부는, 이방성 식각 공정에서 식각되지 않고 주변 절연 패턴(30)의 일측벽에 스페이서 형태로 잔류할 수 있다.
일 실시예에 따르면, 적층 구조체를 구성하는 제 1 및 제 2 수평막들(HL1, HL2)의 두께는 서로 동일하거나, 일부의 두께가 다를 수 있다. 또한, 적층 구조체를 구성하는 절연막들(ILD)의 두께는 서로 동일하거나, 일부의 두께가 다를 수 있다.
나아가, 일 실시예에 따르면, 적층 구조체의 제 1 및 제 2 수평막들(HL1, HL2)은 도 12 내지 도 18을 참조하여 설명한 전극들(EL1, EL2, EL3)로서 사용될 수 있다. 다른 실시예들에 따르면, 수평막들은 도 12 내지 도 18을 참조하여 설명한 전극들(EL1, EL2, EL3)이 배치될 공간을 정의하는 희생막으로 사용될 수 있다. 제 1 및 제 2 수평막들(HL1, HL2)이 희생막으로 사용되는 경우, 제 1 및 제 2 수평막들(HL1, HL2)은 습식 식각 공정에서 절연막들(ILD)에 대해 식각 선택성을 갖는 물질들로 형성될 수 있다. 예를 들어, 절연막들(ILD)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있다. 제 1 및 제 2 수평막들(HL1, HL2)은 동일한 물질로 형성될 수 있으며, 예를 들어, 제 1 및 제 2 수평막들(HL1, HL2)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 절연막들(ILD)과 다른 물질일 수 있다.
일 실시예에서, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있으며, 도 3를 참조하여 설명한 것처럼, 반전 영역의 생성을 용이하게 하기 위해, 절연막들(ILD)은 고유전막들을 더 포함할 수 있다. 여기서, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막들 중의 한가지(예를 들면, 실리콘 질화막, 실리콘 산화질화막)일 수 있다.
이와 같이, 주변 로직 구조체 및 셀 어레이 구조체를 형성한 후, 주변 회로 영역(PERI) 및 콘택 영역의 기판(10) 상에 매립 절연막(100)을 형성한다. 매립 절연막(100)은 증착 기술을 이용하여, 셀 어레이 영역(CAR)과 주변 회로 영역(PERI)에서 기판(10) 상의 구조물들 표면을 따라 컨포말하게 증착될 수 있다. 매립 절연막(100)은 주변 로직 구조체(100)의 상면과 상부 셀 구조체(305)의 상면 간의 거리보다 큰 두께로 증착될 수 있다. 증착 공정에 의해 형성된 상부 매립 절연막(100)은 셀 어레이 영역(CAR)과 주변 회로 영역(PERI) 간에 높이차가 존재할 수 있다. 이에 따라, 매립 절연막(100)을 증착한 후, 셀 어레이 영역(CAR)과 주변 회로 영역(PERI) 사이의 높이차를 제거하기 위해 상부 매립 절연막(100)에 대한 평탄화 공정이 수행될 수 있다. 즉, 매립 절연막(100)은 평탄화된 상부면을 가질 수 있다.
이러한 매립 절연막(100)은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 매립 절연막(100)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질을 포함할 수도 있다.
도 20을 참조하면, 셀 어레이 영역(CAR)의 기판(10) 상에 적층 구조체를 관통하는 수직 구조체들(VS) 및 데이터 저장막을 형성한다. 수직 구조체들(VS)은 반도체 물질 또는 도전성 물질을 포함할 수 있다.
일 실시예에 따르면, 수직 구조체들(VS)을 형성하는 것은, 적층 구조체를 관통하여 개구부들을 형성하는 것, 및 개구부들 내에 반도체 패턴을 형성하는 것을 포함할 수 있다.
개구부들을 형성하는 것은, 적층 구조체 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 이용하여 적층 구조체를 이방성 식각함으로써 형성될 수 있다. 이방성 식각 공정에서 기판(10)의 상부면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 개구부들에 노출된 기판(10)의 상부면은 소정의 깊이로 리세스될 수 있다. 또한, 이방성 식각 공정에 의해 개구부들의 하부 폭이 개구부들의 상부 폭보다 작을 수 있다. 또한, 개구부들은 평면적 관점에서 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다.
일 실시예에서, 개구부들 내에 반도체 패턴을 형성하는 것은, 도 11a에 도시된 바와 같이, 기판(10)을 노출시키며 개구부들의 측벽들을 덮는 반도체 스페이서(SP2)를 형성하는 것, 및 반도체 기판과 연결되는 반도체 몸체부(SP1)를 형성하는 것을 포함할 수 있다. 이러한 반도체 패턴은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상부 반도체 패턴(USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 반도체 패턴은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 이때, 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 나아가, 수직 구조체(VS)의 상단에 도전 패드를 가질 수 있다. 도전 패드는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
일 실시예에 따르면, 데이터 저장막의 일부가 수직 구조체들(VS)을 형성하기 전에 형성될 수 있다. 즉, 도 11a을 참조하여 설명한 데이터 저장막의 수직 패턴(VP)이 수직 구조체들(VS)을 형성하기 전에 형성될 수 있다. 수직 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 수직 패턴(VP)은 전하 트랩형 플래시 메모리 트랜지스터의 터널 절연막을 포함할 수 있다. 터널 절연막은 전하저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 터널 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다. 또한, 수직 패턴은 전하 트랩형 플래시 메모리 트랜지스터의 전하 저장막을 포함할 수 있다. 전하 저장막은 실리콘 질화막과 같은 트랩 사이트가 풍부한 절연막, 부유 게이트 전극, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
계속해서, 제 1 및 제 2 수평막들(HL1, HL2)이 절연 물질로 형성된 경우, 수직 구조체(VS)를 형성한 후 제 1 및 제 2 수평막들(HL1, HL2)을 도전 패턴들로 대체하는 공정이 도 21 및 도 22에 도시된 바와 같이, 수행될 수 있다.
도 21을 참조하면, 제 1 및 제 2 수평막들(HL1, HL2)을 제거하여 절연막들(ILD) 사이에 리세스 영역들(R)을 형성한다. 리세스 영역들(R)은 절연막들(112) 및 수직 구조체(VS)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 제 1 및 제 제 2 수평막들(HL1, HL2)을 을 등방적으로 식각하여 형성될 수 있다. 여기서, 제 1 및 제 2 수평막들(HL1, HL2)을 은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 제 1 및 제 2 수평막들(HL1, HL2)을 이 실리콘 질화막이고, 절연막들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 등방성 식각 공정이 수행될 수 있다.
도 22를 참조하면, 리세스 영역들(R)의 내벽들의 덮는 절연 패턴 및 리세스 영역들(R)을 채우는 도전 패턴들을 형성한다. 리세스 영역들(R)의 내벽을 덮는 절연 패턴은 도 11a을 참조하여 설명한 데이터 저장막의 수평 패턴(HP)에 해당할 수 있다. 일 실시예에서, 수평 패턴(HP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 수평 패턴(HP)은 전하 트랩형 플래시 메모리 트랜지스터의 블록킹 절연막(BIL)을 포함할 수 있다. 블록킹 절연막(BIL)은 터널 절연막(TIL)보다 작고 전하저장막(CTL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 블록킹 절연막(BIL)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다.
나아가, 이 실시예에서, 도전 패턴들을 형성하는 것은, 제 1 수평막들이 제거된 리세스 영역 내에 제 1 적층 구조체(ST1)를 구성하는 제 1 전극들(EL1)을 형성하는 것과, 제 2 수평막들이 제거된 리세스 영역 내에 제 2 적층 구조체(ST2)를 구성하는 제 2 전극들(EL2)을 형성하는 것을 포함한다.
도 23을 참조하면, 매립 절연막(100)에 대한 제 1 패터닝 공정을 수행하여, 제 2 콘택 영역(CTR2)의 상부 콘택 홀들(UH)과 주변 회로 영역(PERI)의 주변 트렌치들(T)을 형성한다. 제 1 패터닝 공정은 매립 절연막(100) 전면에 식각 마스크 패턴(미도시)을 형성한 후, 매립 절연막(100)을 이방성 식각하는 것을 포함한다.
이 실시예에 따르면, 상부 콘택 홀들(UH)을 형성할 때 제 2 적층 구조체(ST2)는 제 2 콘택 영역(CTR2)에서 계단식 구조를 가지므로, 상부 콘택 홀들(UH)은 서로 다른 높이에 위치하는 제 2 전극들을 국소적으로 노출시킬 수 있다. 즉, 상부 콘택 홀들(UH)의 식각 깊이가 서로 다를 수 있다.
일 실시예에 따르면, 주변 트렌치들(T)을 형성하는 것은, 소오스 불순물 영역(21) 상부의 제 1 주변 트렌치, 드레인 불순물 영역(22) 상부의 제 2 주변 트렌치, 및 주변 게이트 전극(23) 상의 제 3 주변 트렌치를 형성하는 것을 포함할 수 있다.
주변 회로 영역(PERI)의 주변 트렌치들(T)은 주변 게이트 전극(23)과 평행하게 제 1 방향으로 연장될 수 있으며, 제 1 방향에서 주변 트렌치들(T)의 폭은 활성 영역의 폭보다 클 수 있다. 그리고, 상부 콘택 홀들(UH)과 함께 주변 트렌치들(T)이 형성되므로, 주변 트렌치들(T)의 식각 깊이는 상부 콘택 홀들(UH)의 최소 식각 깊이보다 크고 최대 식각 깊이보다 작을 수 있다. 또한, 제 2 방향에서 주변 트렌치들(T)의 폭은 상부 콘택 홀들(UH)의 폭보다 클 수 있다.
도 24를 참조하면, 상부 콘택 홀들(UH) 및 주변 트렌치들(T)을 채우는 희생막(SL)을 형성한다. 희생막(SL)은 매립 절연막(100)에 대해 식각 선택성을 가지며, 탄소를 주성분으로 하는 물질로 형성될 수 있다. 예를 들어, 희생막(SL)은 탄소 및 수소로 이루어진 막, 또는 탄소, 수소 및 산소로 이루어진 막으로 구성될 수 있다. 일 실시예에서, 희생막(SL)은 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. 에스오에이치막은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다. 다른 실시예에서, 희생막(SL)은 포토레지스트 또는 비정질 실리콘으로 형성될 수도 있다. 희생막(SL)은 스핀 코팅 방법을 이용하여 형성될 수 있으며, 에치 백 공정에 의해 매립 절연막(100)의 상부면이 노출될 수 있다.
도 25를 참조하면, 매립 절연막(100)에 대한 제 2 패터닝 공정을 수행하여 제 1 콘택 영역(CTR1)의 하부 콘택 홀들(LH)과 주변 회로 영역(PERI)의 주변 콘택 홀들(PH)을 형성한다. 제 2 패터닝 공정은 매립 절연막(100) 전면에 식각 마스크 패턴(미도시)을 형성한 후, 매립 절연막(100)을 이방성 식각하는 것을 포함한다.
이 실시예에 따르면, 하부 콘택 홀들(LH)을 형성할 때 제 1 적층 구조체(ST1)는 제 1 콘택 영역(CTR1)에서 계단식 구조를 가지므로, 하부 콘택 홀들(LH)은 서로 다른 높이에 위치하는 제 1 전극들(EL1)을 국소적으로 노출시킬 수 있다. 즉, 제 2 패터닝 공정시 하부 콘택 홀들(LH)의 식각 깊이가 서로 다를 수 있다.
제 2 패터닝 공정시 주변 회로 영역(PERI)에서 주변 콘택 홀들(PH)을 형성하는 것은 희생막(SL) 및 매립 절연막(100)을 차례로 이방성 식각하는 것을 포함할 수 있다. 즉, 주변 콘택 홀들(PH)은 주변 트렌치들(T) 내에 채워진 희생막(SL) 및 매립 절연막(100)을 관통하여 주변 로직 구조체의 일부분들을 노출시킬 수 있다. 주변 콘택 홀들(PH)은 주변 트렌치들의 바닥면과 연결될 수 있으며, 소자 분리막(11)과 이격되어 활성 영역 내에 위치할 수 있다. 일 실시예에서, 주변 콘택 홀들(PH)은 제 1 내지 제 3 주변 콘택 홀들을 포함할 수 있다. 제 1 주변 콘택 홀은 제 1 주변 트렌치 내의 희생막 및 매립 절연막(100)을 관통하여 소오스 불순물 영역(21)을 국소적으로 노출시킬 수 있다. 제 2 주변 콘택 홀은 제 2 주변 트렌치 내의 희생막 및 매립 절연막(100)을 관통하여 드레인 불순물 영역(22)을 국소적으로 노출시킬 수 있다. 그리고, 제 3 주변 콘택 홀은 제 3 주변 트렌치 내의 희생막 및 매립 절연막(100)을 관통하여 주변 게이트 전극(23)을 국소적으로 노출시킬 수 있다. 도 24 및 도 25에 도시된 실시예에 따르면, 상부 콘택 홀들(UH)과 주변 트렌치들(T)을 형성한 후에, 하부 콘택 홀들(LH)과 주변 콘택 홀들(PH)이 형성될 수 있다. 이와 달리, 도 28 및 도 29에 도시된 실시예에 따르면, 제 1 패터닝 공정을 수행하여 하부 콘택 홀들(LH)과 주변 콘택 홀들(PH)이 먼저 형성될 수 있다. 이후, 하부 콘택 홀들(LH)과 주변 콘택 홀들(PH) 내에 희생막(SL)을 채운 후, 제 2 패터닝 공정을 수행하여 상부 콘택 홀들(UH)과 주변 트렌치들(T)을 형성할 수 있다.
실시예들에 따르면, 주변 회로 영역(PERI)의 주변 트렌치들(T)은 제 2 콘택 영역(CTR2)의 상부 콘택 홀들(UH)과 동시에 형성되므로, 주변 트렌치들(T)의 바닥면들은 주변 로직 구조체와 이격될 수 있다. 그리고 패터닝 기술에 따라, 주변 트렌치들(T)의 식각 깊이는 상부 콘택 홀들(UH)의 최소 식각 깊이와 최대 식각 깊이 사이에서 제어될 수 있다.
계속해서, 도 26을 참조하면, 상부 콘택 홀(UH) 및 주변 트렌치들(T) 내에서 희생막(SL)을 제거한다. 이에 따라, 셀 어레이 영역(CAR)에서 제 1 전극들(EL1)의 끝단 부분들이 상부 콘택 홀들(UH)에 노출될 수 있으며, 제 2 전극들(EL2)의 끝단 부분들이 하부 콘택 홀들(LH)에 노출될 수 있다. 이와 동시에, 주변 회로 영역(PERI)에서 제 1 내지 제 3 주변 트렌치들의 내벽이 노출될 수 있다. 제 1 내지 제 3 주변 트렌치들(T)의 바닥면들에는 제 1 내지 제 3 주변 콘택 홀들이 각각 연결될 수 있다.
도 27를 참조하면, 하부 콘택 홀들(LH) 내에 제 1 플러그들(PLG1)과 상부 콘택 홀들(UH) 내에 제 2 플러그들(PLG2)을 형성한다. 이와 동시에, 주변 회로 영역(PERI)의 주변 콘택 홀들(PH) 내에 하부 콘택 플러그들(LCP1, LCP2, LCP3)과 주변 트렌치들(T) 내에 콘택 패드들(CP1, CP2, CP3)이 형성될 수 있다.
제 1 및 제 2 플러그들(PLG1, PLG2)과, 하부 콘택 플러그들(LCP1, LCP2, LCP3) 및 콘택 패드들(CP1, CP2, CP3)을 형성하는 것은, 셀 어레이 영역(CAR)의 상부 및 하부 콘택 홀들(UH, LH)과 주변 회로 영역(PERI)의 주변 콘택 홀들(PH) 및 주변 트렌치들(T) 내에 도전 물질을 증착하는 것, 및 매립 절연막(100)의 상부면이 노출되도록 평탄화 공정을 수행하는 것을 포함할 수 있다. 이에 따라, 제 1 및 제 2 플러그들(PLG1, PLG2)의 상부면들은 콘택 패드들(CP1, CP2, CP3)의 상부면들과 공면을 이룰 수 있다. 콘택 패드들(CP1, CP2, CP3)은 앞에서 상술한 바와 같이, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)을 포함한다.
일 실시예에 따르면, 제 1 및 제 2 플러그들(PLG1, PLG2)과, 하부 콘택 플러그들(LCP1, LCP2, LCP3) 및 콘택 패드들(CP1, CP2, CP3)은 금속성 물질(예를 들면, 텅스텐)로 형성될 수 있으며, 이러한 경우, 제 1 및 제 2 플러그들(PLG1, PLG2)과, 하부 콘택 플러그들(LCP1, LCP2, LCP3) 및 콘택 패드들(CP1, CP2, CP3)을 형성하는 것은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함한다.
계속해서, 도 13에 도시된 바와 같이, 매립 절연막(100) 상에 상부 절연막(200)을 형성한 후, 셀 어레이 영역(CAR)의 수직 구조체(VS)와 접속되는 비트 라인 플러그들(BPLG)을 형성한다. 이와 동시에, 제 1 콘택 영역(CTR1)에 제 1 플러그들(PLG1)과 접속되는 제 1 콘택들(CT1)이 형성될 수 있으며, 제 2 콘택 영역(CTR2)에 제 2 플러그들(PLG2)과 접속되는 제 2 콘택들(CT2)이 형성될 수 있다. 또한, 주변 회로 영역(PERI)에서 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)과 접속되는 상부 콘택 플러그들(UCP1, UCP2, UCP3)이 형성될 수 있다.
이 실시예에 따르면, 제 1 및 제 2 플러그들(PLG1, PLG2)과 상부 콘택 플러그들(UCP1, UCP2, UCP3)은 동시에 형성되므로, 상부 콘택 플러그들(UCP1, UCP2, UCP3)의 상부면들은 제 1 및 제 2 플러그들(PLG1, PLG2)의 상부면들과 실질적으로 공면을 이룰 수 있다.
상부 콘택 플러그들(UCP1, UCP2, UCP3)은 하부 콘택 플러그들(LCP1, LCP2, LCP3)의 위치에 상관 없이, 콘택 패드들(CP1, CP2, CP3)과 접속될 수 있다. 이 실시예에서, 상부 콘택 플러그들(UCP1, UCP2, UCP3)을 형성하는 것은, 제 1 콘택 패드(CP1)와 접속되는 제 1 상부 콘택 플러그(UCP1)를 형성하는 것, 제 2 콘택 패드(CP2)와 접속되는 제 2 상부 콘택 플러그(UCP2)를 형성하는 것, 및 제 3 콘택 패드(CP3)와 접속되는 제 3 상부 콘택 플러그(UCP3)를 형성하는 것을 포함한다.
이어서, 주변 회로 영역(PERI)의 상부 절연막(200) 상에 복수 개의 배선들(ICL)이 형성될 수 있다. 배선들(ICL)은 주변 게이트 전극(23)을 가로지르는 제 2 방향으로 연장될 수 있으며, 셀 어레이 영역(CAR)에서 주변 회로 영역(PERI)으로 연장될 수 있다. 일 실시예에 따르면, 복수 개의 배선들(ICL)은 셀 어레이 영역(CAR)의 메모리 셀들과 주변 회로 영역(PERI)의 주변 로직 회로들을 전기적으로 연결할 수 있다. 복수 개의 배선들(ICL) 각각은 제 1 내지 제 3 상부 콘택 플러그들(UCP1, UCP2, UCP3) 중 하나와 전기적으로 연결될 수 있다.
이 실시예에 따르면, 복수 개의 배선들(ICL)을 형성함과 동시에, 셀 어레이 영역(CAR)의 비트 라인들(BL)과 제 1 및 제 2 콘택 영역들(CTR1, CTR2)의 제 1 및 제 2 연결 라인들(CL1, CL2)이 형성될 수 있다. 비트 라인들, 제 1 및 제 2 연결 라인들(CL1, CL2) 및 주변 회로 영역(PERI)의 배선들(ICL)을 형성하는 것은, 상부 절연막(200) 상에 도전막을 증착하고 패터닝하여 형성될 수 있다.
도 30 및 도 31은 본 발명의 다른 실시예들에 따른 반도체 메모리 장치의 단면도들이다.
도 30에 도시된 실시예에 따르면, 기판(10)은 셀 어레이 영역(CAR) 및 주변 회로 영역(PERI)을 포함할 수 있다.
셀 어레이 영역(CAR)의 반도체 기판(10) 상에 셀 어레이 구조체가 배치될 수 있으며, 셀 어레이 구조체는 선택 소자(SE) 및 데이터 저장 요소(DS)를 포함한다. 예를 들어, 선택 소자(SE)는 MOS 트랜지스터 또는 다이오드일 수 있다. 데이터 저장 요소(DS)는 캐패시터(capacitor) 또는 가변 저항체(variable resistor) 등일 수 있다. 주변 회로 영역(PERI)의 반도체 기판(100) 상에 메모리 셀들을 제어하는 주변 로직 회로들(PC; 예를 들어, NMOS 및 PMOS 트랜지스터들, 다이오드, 및 저항)이 형성될 수 있다.
일 실시예에 따르면, 셀 어레이 영역(CAR)의 반도체 기판(10) 상에 메모리 셀들을 선택하기 위한 워드 라인들 및 비트 라인들이 배치될 수 있으며, 워드 라인들과 비트 라인들의 교차점들 각각에 데이터 저장 요소들(DS)이 형성될 수 있다. 일 실시예에서, 데이터 저장 요소(DS)는 하부 전극(BE), 상부 전극(TE) 및 이들 사이의 유전막(IL)을 포함하는 캐패시터를 포함할 수 있다. 캐패시터는 콘택 플러그들(BC)을 통해 선택 소자들(SE)과 전기적으로 연결될 수 있다. 일 실시예에 따르면, 캐패시터의 하부 전극들(BE)은 실린더(cylinder) 형태 또는 기둥(pillar) 형태를 가질 수 있다. 여기서, 하부 전극(BE)의 폭은 상부에서 하부로 갈수록 감소될 수 있다.
일 실시예에 따르면, 주변 회로 영역(PERI)의 반도체 기판(10) 상에 주변 로직 구조체가 배치될 수 있다. 주변 로직 구조체는, 앞에서 설명한 것처럼, 소자 분리막(11)에 의해 정의된 활성 영역(ACT)을 가로질러 제 1 방향으로 연장되는 주변 게이트 전극(23), 주변 게이트 전극(23) 양측의 상기 활성 영역(ACT) 내에 형성된 소오스 및 드레인 불순물 영역들(21, 22), 및 주변 회로들을 덮는 주변 절연 패턴(30)을 포함할 수 있다. 이에 더하여, 주변 로직 구조체는 저항 패턴(25)을 포함할 수 있으며, 주변 절연 패턴(30)은 주변 게이트 전극(23) 및 저항 패턴(25)을 덮을 수 있다. 이 실시예에서, 주변 절연 패턴(30)의 상부면은 셀 어레이 영역(CAR)에 배치된 상부 전극(TE)의 상부면보다 아래에 위치할 수 있다.
반도체 기판(10)의 전면 상에 셀 어레이 구조체 및 주변 로직 구조체를 덮는 매립 절연막이 형성될 수 있다. 주변 회로 영역(PERI)의 매립 절연막(100, 200) 상에 복수 개의 배선들(ICL)이 배치될 수 있다. 복수 개의 배선들(ICL)은 주변 회로 영역(PERI)에서 셀 어레이 영역(CAR)으로 연장될 수 있다.
복수 개의 배선들(ICL)은, 도 1 내지 도 6을 참조하여 설명한 것처럼, 제 1 방향(D1)에 수직한 제 2 방향(D2)으로 나란히 연장될 수 있으며, 배선들(ICL)의 일부분들은 평면적 관점에서, 활성 영역(ACT)과 중첩되도록 배치될 수 있다. 즉, 하나의 활성 영역(ACT) 상부에 복수 개의 배선들(ICL)이 배치될 수 있다.
도 1을 참조하여 설명한 것처럼, 수직적 관점에서, 주변 게이트 전극(23)과 복수 개의 배선들(ICL) 사이에 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)이 배치될 수 있다. 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)은 제 1 방향(D1)으로 연장되며, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3) 제 2 방향(D2)에서 수평적으로 서로 이격되어 배치될 수 있다. 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)은 활성 영역(ACT)의 상부에 배치되며, 제 1 방향(D1)에서 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 길이가 활성 영역(ACT) 의 폭보다 클 수 있다. 이 실시예에 따르면, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 하부면들은 수직적 관점에서, 하부 전극(BE)의 상부면과 하부면 사이에 위치할 수 있다. 그리고, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 상부면들은 하부 전극(BE) 상면과 공면을 이룰 수 있다.
일 실시예에서, 제 1 콘택 패드(CP1)는 제 1 하부 콘택 플러그(LCP1)를 통해 소오스 불순물 영역(21)과 전기적으로 연결될 수 있다. 제 2 콘택 패드(CP2)는 제 2 하부 콘택 플러그(LCP2)를 통해 드레인 불순물 영역(22)과 전기적으로 연결될 수 있다. 제 3 콘택 패드(CP3)는 제 3 하부 콘택 플러그(LCP3)를 통해 주변 게이트 전극(23)과 전기적으로 연결될 수 있다.
제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)은, 매립 절연막(100) 상의 배선들(ICL)의 배치에 상관 없이, 활성 영역(ACT) 내에 위치할 수 있다. 따라서, 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)의 공정 마진이 향상될 수 있다.
나아가, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3) 각각은 도 1을 참조하여 설명한 것처럼, 상부 콘택 플러그(UCP1, UCP2, UCP3)를 통해 복수 개의 배선들(ICL) 중 하나와 전기적으로 연결될 수 있다. 일 실시예에 따르면, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3) 각각에 대응하여 제 1 내지 제 3 상부 콘택 플러그들(UCP1, UCP2, UCP3)이 배치될 수 있으며, 제 1 내지 제 3 상부 콘택 플러그들(UCP1, UCP2, UCP3)의 위치는, 배선들(ICL)과 주변 로직 회로들과의 전기적 연결 관계에 따라 달라질 수 있다.
도 31에 도시된 실시예에 따르면, 주변 회로 영역과 셀 어레이 영역이 평면적 관점에서 오버랩될 수 있다. 상세하게, 기판(10) 상에 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)가 차례로 적층될 수 있다. 다시 말해, 주변 로직 구조체(PS)는 수직적 관점에서 기판(10)과 셀 어레이 구조체(CS) 사이에 배치될 수 있다.
이 실시예에 따르면, 주변 로직 구조체(PS)는 도 8 및 도 9를 참조하여 설명한 것처럼, 로우 및 칼럼 디코더들(도 9의 2, 4 참조), 페이지 버퍼(도 9의 3 참조) 및 제어 회로들을 포함할 수 있으며, 이러한 주변 회로들은 기판(10)의 전면 상에 형성될 수 있다. 또한, 기판(10)은 n형 불순물이 도핑된 n웰 영역(20n)과 p형 불순물이 도핑된 p웰 영역(20p)을 포함할 수 있다. n웰 영역(20n)과 p웰 영역(20p)에는 소자 분리막(11)에 의해 활성 영역들이 정의될 수 있다.
주변 로직 구조체(PS)는 활성 영역(ACT)을 가로질러 제 1 방향으로 연장되는 주변 게이트 전극(23), 주변 게이트 전극(23) 양측의 활성 영역(ACT) 내에 형성된 소오스 및 드레인 불순물 영역들(21, 22), 및 주변 회로들을 덮는 제 1 층간 절연막(50)을 포함할 수 있다. 또한, 주변 로직 구조체(PS)는 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3), 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3) 및 제 2 층간 절연막(60) 상에 배치된 복수 개의 배선들(ICL)을 포함한다.
복수 개의 배선들(ICL)은 앞에서 상술한 것처럼, 제 1 방향(D1)에 수직한 제 2 방향(D2)으로 나란히 연장될 수 있으며, 배선들(ICL)의 일부분들은 평면적 관점에서, 활성 영역(ACT)과 중첩되도록 배치될 수 있다. 즉, 하나의 활성 영역(ACT) 상부에 복수 개의 배선들(ICL)이 배치될 수 있다.
제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)은, 수직적 관점에서, 주변 게이트 전극(23)과 복수 개의 배선들(ICL) 사이에 배치될 수 있다. 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)은 제 1 방향(D1)으로 연장되며, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3) 제 2 방향(D2)에서 수평적으로 서로 이격되어 배치될 수 있다. 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)은 활성 영역(ACT)의 상부에 배치되며, 제 1 방향(D1)에서 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3)의 길이가 활성 영역(ACT) 의 폭보다 클 수 있다.
제 1 콘택 패드(CP1)는 제 1 하부 콘택 플러그(LCP1)를 통해 소오스 불순물 영역(21)과 전기적으로 연결될 수 있다. 제 2 콘택 패드(CP2)는 제 2 하부 콘택 플러그(LCP2)를 통해 드레인 불순물 영역(22)과 전기적으로 연결될 수 있다. 제 3 콘택 패드(CP3)는 제 3 하부 콘택 플러그(LCP3)를 통해 주변 게이트 전극(23)과 전기적으로 연결될 수 있다. 이러한 제 1 내지 제 3 하부 콘택 플러그들(LCP1, LCP2, LCP3)은, 제 2 층간 절연막(60) 상의 배선들(ICL)의 배치에 상관 없이, 활성 영역(ACT)의 내에 위치할 수 있다. 배선들(ICL) 상에는 주변 로직 구조체(PS)의 전면을 덮는 하부 매립 절연막(70)이 배치될 수 있다.
나아가, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3) 각각은 도 1 내지 도 7을 참조하여 설명한 것처럼, 상부 콘택 플러그(UCP1, UCP2, UCP3)를 통해 복수 개의 배선들(ICL) 중 하나와 전기적으로 연결될 수 있다. 일 실시예에 따르면, 제 1 내지 제 3 콘택 패드들(CP1, CP2, CP3) 각각에 대응하여 제 1 내지 제 3 상부 콘택 플러그들(UCP1, UCP2, UCP3)이 배치될 수 있으며, 제 1 내지 제 3 상부 콘택 플러그들(UCP1, UCP2, UCP3)의 위치는, 배선들(ICL)과 주변 로직 회로들과의 전기적 연결 관계에 따라 달라질 수 있다.
이 실시예에 따르면, 셀 어레이 구조체(CS)는 하부 매립 절연막(70) 상의 반도체층(80)을 포함하며, 반도체층(80) 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체와, 적층 구조체를 관통하는 수직 구조체들(VS)을 포함한다. 이 실시예에서, 반도체층(80)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 반도체층(80)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
적층 구조체는 도 14를 참조하여 설명한 것처럼, 반도체층(80) 상에 수직적으로 적층된 복수의 제 1 전극들(EL1)을 포함하는 제 1 적층 구조체(ST1)와, 제 1 적층 구조체(ST1) 상에 수직적으로 적층된 제 2 전극들(EL2)을 포함하는 제 2 적층 구조체(ST2)를 포함한다.
적층 구조체는 제 1 및 제 2 전극들(EL1, EL2)과 주변 로직 구조체(PS) 간의 전기적 연결을 위해, 콘택 영역에서 계단식 구조(stepwise structure)를 가질 수 있다. 즉, 콘택 영역에서 적층 구조체의 수직적 높이가 셀 어레이 영역(CAR)에 인접할수록 점차 증가할 수 있다. 다시 말해, 적층 구조체는 콘택 영역에서 경사진 프로파일(sloped profile)을 가질 수 있다.
이 실시예에 따르면, 수직 구조체들(VS)은 제 1 및 제 2 적층 구조체들(ST1, ST2)을 관통하여 반도체층(80)에 연결될 수 있다. 수직 구조체들(VS)은 반도체 물질 또는 도전성 물질을 포함할 수 있다.
제 1 및 제 2 콘택 영역들(CTR1, CTR2)에 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 전기적으로 연결하기 위한 배선 구조체가 배치될 수 있다. 이 실시예에 따르면, 반도체층(80) 상의 적층 구조체를 덮는 상부 매립 절연막(100)이 배치될 수 있으며, 제 1 콘택 영역(CTR1)에 상부 매립 절연막(100)을 관통하여 제 1 전극들(EL1)의 끝단들에 접속되는 제 1 플러그들(PLG1)이 배치될 수 있다. 그리고, 제 2 콘택 영역(CTR2)에는 상부 매립 절연막(100)을 관통하여 제 2 전극들(EL2)의 끝단들에 접속되는 제 2 플러그들(PLG2)이 배치될 수 있다. 이에 더하여, 콘택 영역에 상부 매립 절연막(100)을 관통하여 주변 로직 구조체(PS)의 배선들(ICL)과 연결되는 연결 플러그(PLG)가 배치될 수 있다.
이에 더하여, 제 1 콘택 영역(CTR1)의 상부 매립 절연막(100) 상에 제 1 콘택들(CT1)을 통해 제 1 플러그들(PLG1)과 전기적으로 연결되는 제 1 연결 라인들(CL1)이 배치될 수 있으며, 제 2 콘택 영역(CTR2)의 상부 매립 절연막(100) 상에 제 2 콘택들(CT2)을 통해 제 2 플러그들(PLG2)과 전기적으로 연결되는 제 2 연결 라인들(CL2)이 배치될 수 있다. 또한, 콘택들(CT) 및 연결 라인들(CL)이 연결 플러그(PLG)와 전기적으로 연결될 수 있다.
도 32는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 32를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 33은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 33을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 34는 본 발명에 따른 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 34를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 소자 분리막에 의해 정의된 활성 영역을 포함하는 반도체 기판;
상기 반도체 기판 상에서 상기 활성 영역을 가로질러 제 1 방향으로 연장되는 게이트 전극;
상기 게이트 전극의 상기 활성 영역 내에 형성된 소오스 및 드레인 불순물 영역들;
상기 게이트 전극 상에서, 상기 제 1 방향에 수직한 제 2 방향으로 연장되는 복수 개의 배선들;
상기 제 1 방향으로 연장되며, 상기 게이트 전극과 상기 복수 개의 배선들 사이에 배치되는 콘택 패드;
상기 콘택 패드와 상기 소오스 및 드레인 불순물 영역들 중 어느 하나를 전기적으로 연결하는 하부 콘택 플러그; 및
상기 콘택 패드와 상기 복수 개의 배선들 중 어느 하나를 전기적으로 연결하는 상부 콘택 플러그를 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 방향에서, 상기 콘택 패드의 길이는 상기 활성 영역의 폭보다 큰 반도체 장치. - 제 1 항에 있어서,
상기 상부 콘택 플러그는, 평면에서 보아, 상기 하부 콘택 플러그와 이격되어 배치된 반도체 장치. - 제 1 항에 있어서,
상기 하부 콘택 플러그는 상기 소자 분리막과 이격되어 상기 활성 영역 내에 배치되는 반도체 장치. - 제 1 항에 있어서,
상기 콘택 패드의 최소 폭은 상기 하부 콘택 플러그의 최대 폭보다 큰 반도체 장치. - 제 1 항에 있어서,
상기 복수 개의 배선들은, 평면에서 보아, 상기 활성 영역과 중첩되는 반도체 장치. - 제 1 항에 있어서,
상기 복수 개의 배선들 중 일부는, 평면에서 보아, 상기 소자 분리막과 중첩되는 반도체 장치. - 제 1 항에 있어서,
상기 활성 영역의 폭은 상기 배선들의 피치보다 큰 반도체 장치. - 제 1 항에 있어서,
상기 게이트 전극과 상기 복수 개의 배선들 사이에 배치되며, 상기 제 1 방향으로 연장되는 게이트 콘택 패드;
상기 게이트 전극과 상기 게이트 콘택 패드를 연결하는 게이트 하부 콘택 플러그; 및
상기 게이트 콘택 패드와 상기 복수의 배선들 중 어느 하나를 연결하는 게이트 상부 콘택 플러그를 더 포함하는 반도체 장치.
- 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판;
상기 셀 어레이 영역의 상기 기판 상에서 제 1 높이를 갖는 셀 어레이 구조체;
상기 주변 회로 영역의 상기 기판 상에서, 상기 제 1 높이보다 작은 제 2 높이를 갖는 주변 로직 구조체;
상기 주변 로직 구조체 상에서 상기 셀 어레이 구조체 상으로 나란히 연장되는 복수 개의 배선들;
상기 주변 로직 구조체와 상기 복수 개의 배선들 사이에 배치되며, 평면에서 보아, 상기 복수 개의 배선들의 일부분들과 중첩되는 콘택 패드;
상기 주변 로직 구조체와 상기 콘택 패드를 전기적으로 연결하는 하부 콘택 플러그; 및
상기 콘택 패드와 상기 복수 개의 배선들 중 어느 하나를 연결하는 상부 콘택 플러그를 포함하되,
상기 상부 콘택 플러그는, 평면에서 보아, 상기 하부 콘택 플러그와 이격되어 배치되는 반도체 장치. - 제 10 항에 있어서,
상기 셀 어레이 구조체는 적층된 복수 개의 전극들을 포함하는 적층 구조체 및 상기 전극들을 관통하는 수직 구조체를 포함하는 반도체 장치. - 제 11 항에 있어서,
상기 콘택 패드의 하부면은 상기 수직 구조체의 상부면과 상기 주변 로직 구조체의 상부면 사이에 위치하는 반도체 장치. - 제 11 항에 있어서,
상기 콘택 패드의 상부면은 상기 수직 구조체의 상부면과 실질적으로 공면을 이루는 반도체 장치. - 제 10 항에 있어서,
상기 주변 회로 영역에서 상기 기판은 활성 영역을 정의하는 소자 분리막을 포함하며,
상기 주변 로직 구조체는,
상기 활성 영역 상에서 제 1 방향으로 연장되는 주변 게이트 전극; 및
상기 주변 게이트 전극 양측의 상기 활성 영역 내에 형성된 소오스 및 드레인 불순물 영역들을 포함하되,
상기 하부 콘택 플러그는 상기 소오스 및 드레인 불순물 영역들 중 어느 하나에 접속되는 반도체 장치. - 제 14 항에 있어서,
상기 복수 개의 배선들은 상기 제 1 방향에 수직하는 제 2 방향으로 연장되고, 상기 콘택 패드는 상기 제 1 방향으로 연장되되,
상기 제 1 방향에서 상기 콘택 패드의 길이는 상기 활성 영역의 폭보다 큰 반도체 장치. - 제 14 항에 있어서,
상기 복수 개의 배선들은 평면에서 보아 상기 활성 영역과 중첩되는 반도체 장치. - 삭제
- 제 14 항에 있어서,
상기 하부 콘택 플러그는 상기 소자 분리막과 이격되어 상기 활성 영역 내에 배치되는 반도체 장치. - 제 10 항에 있어서,
상기 셀 어레이 구조체는
상기 기판 상에 수직적으로 적층된 복수의 제 1 전극들을 포함하는 제 1 적층 구조체;
상기 제 1 적층 구조체 상에 수직적으로 적층된 제 2 전극들을 포함하는 제 2 적층 구조체; 및
상기 제 1 및 제 2 적층 구조체들을 관통하는 수직 구조체를 포함하는 반도체 장치. - 제 19 항에 있어서,
상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 제 1 콘택 영역에 배치되며, 상기 제 1 전극들에 접속되는 제 1 콘택 플러그들; 및
상기 셀 어레이 영역과 상기 제 1 콘택 영역 사이의 제 2 콘택 영역에 배치되며, 상기 제 2 적층 구조체의 상기 제 2 전극들에 접속되는 제 2 콘택 플러그들을 더 포함하되,
상기 콘택 패드의 상부면은 상기 제 1 및 제 2 콘택 플러그들의 상부면들과 실질적으로 공면을 이루는 반도체 장치.
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