CN107611125B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法。半导体器件包括具有由器件隔离层限定的有源区的基板。栅电极沿第一方向在有源区之上延伸，多个互连沿垂直于第一方向的第二方向在字线之上延伸。接触垫设置在栅电极和多个互连之间并与栅电极和多个互连间隔开，当从平面图看时，该接触垫在第一方向上延伸以交叠多个互连和有源区。下接触插塞将接触垫电连接到有源区。上接触插塞将接触垫电连接到多个互连之一。

Description

半导体器件及其制造方法
本申请文件是2014年8月27日提交的发明名称为“半导体器件及其制造方法”的第201410428686.4号发明专利申请的分案申请。
技术领域
此公开涉及半导体器件及其制造方法，更具体地，涉及具有改进的可靠性和集成度(或集成密度)的三维半导体器件及其制造方法。
背景技术
半导体器件普遍地变得更高度集成，以便提供更高性能和更低成本。半导体器件的集成密度是影响半导体器件的成本的因素。通常，需要半导体器件的高集成密度或集成程度(集成度)。常规二维(2D)或平面存储器件的集成程度主要由单位存储单元占据的面积确定。因此，常规2D存储器件的集成密度受到形成精细图案的技术能力的很大影响。为了形成精细图案需要极昂贵的设备，当2D存储器件的集成密度继续增大时，存在技术和经济方面的考虑。
发明内容
在此公开的实施方式为半导体器件提供了提高的可靠性和集成密度。
实施方式还提供了制造具有提高的可靠性和集成密度的半导体器件的方法。
在一个方面，一种半导体器件可以包括：基板，包括由器件隔离层限定的有源区；栅电极，在第一方向上在有源区之上延伸；多个互连，在垂直于第一方向的第二方向上在栅电极之上延伸；在第一方向上延伸的接触垫；以及上接触插塞和下接触插塞。该接触垫设置在栅电极和多个互连之间并与栅电极和多个互连间隔开，当从平面图看时，该接触垫在第一方向上延伸以交叠多个互连和有源区。下接触插塞将接触垫电连接到有源区。上接触插塞将接触垫电连接到多个互连之一。
在一些实施方式中，接触垫在第一方向上的长度可以大于有源区在第一方向上的宽度。
在一些实施方式中，当从平面图看时，上接触插塞可以与下接触插塞横向地间隔开。
在一些实施方式中，当从平面图看时，下接触插塞可以与器件隔离层间隔开并且可以设置在有源区中。
在一些实施方式中，接触垫的最小宽度可以大于下接触插塞的最大宽度。接触垫在第二方向上的宽度可以大于下接触插塞在第二方向上的宽度。
在一些实施方式中，当从平面图看时，多个互连的每个可以交叠有源区。当从平面图看时，多个互连之一可以交叠有源区在第二方向上延伸的边缘。
在一些实施方式中，有源区的宽度可以大于互连的节距。在不同的实施方式中，有源区的宽度可以大于或小于互连的节距的两倍。
在一些实施方式中，半导体器件可以还包括：栅极接触垫，设置在垂直视图中栅电极的顶表面的高度与互连的底表面的高度之间，该栅极接触垫在第一方向上延伸；栅极下接触插塞，将栅电极电连接到栅极接触垫；和栅极上接触插塞，将栅极接触垫电连接到多个互连之一。
在另一方面，一种半导体器件可以包括：基板，包括具有单元阵列结构的单元阵列区和具有外围逻辑结构的外围电路区；多个互连；接触垫；下接触插塞和上接触插塞。该单元阵列结构在基板上方具有第一高度，该外围逻辑结构具有小于第一高度的第二高度。该多个互连设置在外围逻辑结构之上并在单元阵列结构之上延伸。接触垫设置在外围逻辑结构的顶表面和多个互连的底表面之间，当从平面图看时，该接触垫与部分的多个互连交叠。下接触插塞将外围逻辑结构电连接到接触垫。上接触插塞将接触垫电连接到多个互连之一。
在一些实施方式中，单元阵列结构可以包括包含多个层叠电极的层叠结构和穿透电极的垂直结构。
在一些实施方式中，接触垫的底表面可以设置在垂直结构的顶表面的高度与外围逻辑结构的顶表面的高度之间。在一些实施方式中，接触垫的顶表面可以与垂直结构的顶表面基本共面。
在一些实施方式中，基板可以包括在外围电路区中限定有源区的器件隔离层。外围电路区可以包括：晶体管栅极信号线，在第一方向上在有源区之上延伸；以及源极区和漏极区，在外围栅电极的相反侧上。下接触插塞可以连接到源极区或漏极区。
在一些实施方式中，多个互连可以在垂直于第一方向的第二方向上延伸，接触垫可以在第一方向上延伸。接触垫的长度可以大于有源区在第一方向上的宽度。
在一些实施方式中，当从平面图看时，多个互连可以交叠有源区。
在一些实施方式中，当从平面图看时，上接触插塞可以与下接触插塞横向地间隔开。
在一些实施方式中，当从平面图看时，下接触插塞可以与器件隔离层间隔开并且可以设置在有源区中。
在一些实施方式中，单元阵列结构可以包括：第一层叠结构，包括垂直地层叠在基板上的多个第一电极；第二层叠结构，包括垂直地层叠在第一层叠结构上的多个第二电极；和垂直结构，穿透第一层叠结构和第二层叠结构。
在一些实施方式中，该半导体器件可以还包括：设置在单元阵列区与外围电路区之间的第一接触区中的多个第一插塞，该第一插塞连接到第一电极；和设置在单元阵列区与第一接触区之间的第二接触区中的多个第二插塞，该第二插塞连接到第二电极。接触垫的垂直高度可以小于多个第二插塞中至少一个的垂直高度并大于多个第二插塞中的至少另一个的垂直高度。
在一些实施方式中，接触垫的顶表面可以与第一和第二插塞的顶表面以基本共面。
在另一方面，一种半导体器件，包括：基板；形成在包括源极区和漏极区的基板上的晶体管结构，该源极区和漏极区在晶体管栅极控制信号线的相反侧上；第一绝缘层，形成在晶体管结构上方；形成在绝缘层上方的平行接触垫的第一阵列；和下接触插塞。晶体管栅极控制信号线在第一方向上平行于基板的顶表面延伸。第一阵列中的每个接触垫具有在第一方向上的长度、在垂直于第一方向的第二方向上的宽度、和在垂直于第一方向和第二方向的垂直方向上的高度。该长度大于该宽度，该高度大于晶体管栅极控制信号线的垂直厚度。下接触插塞将第一阵列的接触垫之一电连接到源极区、漏极区或晶体管栅极控制信号线。
在一些实施方式中，接触垫的高度可以大于互连的厚度。在一些实施方式中，接触垫可以具有板形。
在一些实施方式中，晶体管结构形成在基板中的由器件隔离层限定的第一有源区中，该第一有源区具有在第一方向上的宽度，阵列中的每个接触垫的长度大于第一有源区的宽度。
在一些实施方式中，该器件还包括：在基板中的第二有源区，在第一方向上与第一有源区间隔开第一距离；和形成在第二有源区上方的平行接触垫的第二阵列。该第二阵列在第一方向上与第一阵列间隔开小于第一距离的第二距离，但是其他方面与第一阵列基本相同。
在另一方面，一种半导体器件的制造方法可以包括：提供包括单元阵列区和外围电路区的基板；在外围电路区的基板上形成外围逻辑电路；在单元阵列区的基板上形成包括第一层叠结构和第二层叠结构的单元阵列结构，该第一层叠结构包括层叠在基板上的多个第一电极，该第二层叠结构包括层叠在第一层叠结构上的多个第二电极；形成覆盖外围逻辑结构和单元阵列结构的填充绝缘层；在填充绝缘层上执行第一图案化工艺以形成上接触孔和外围沟槽，该上接触孔暴露出部分的第二电极，该外围沟槽具有与外围逻辑结构间隔开的底表面；在填充绝缘层上执行第二图案化工艺以形成下接触孔和外围接触孔，该下接触孔暴露出部分的第一电极，该外围接触孔连接到外围沟槽的底表面，该外围接触孔暴露出外围逻辑结构的一部分；和用导电材料填充上接触孔、下接触孔、外围沟槽和外围接触孔。
在一些实施方式中，形成外围逻辑结构可以包括：在外围电路区的基板中或基板上形成器件隔离层以限定有源区；形成横过有源区并且在第一方向上延伸的外围栅电极；和在外围栅电极两侧处在有源区中形成源极掺杂区和漏极掺杂区。外围接触孔可以暴露出源极掺杂区和漏极掺杂区之一。
在一些实施方式中，外围沟槽可以在第一方向上延伸，外围沟槽的长度可以大于有源区在第一方向上的宽度。
在一些实施方式中，用导电材料填充上接触孔、下接触孔、外围沟槽和外围接触孔可以包括：在下接触孔中分别形成第一插塞；在上接触孔中分别形成第二插塞；在外围接触孔中形成下接触插塞；和在外围沟槽中形成接触垫。接触垫的顶表面可以与第一插塞和第二插塞的顶表面基本共面。
在一些实施方式中，该方法可以还包括：在形成下接触插塞和接触垫之后，形成多个互连，该多个互连设置在外围逻辑结构之上并且延伸到单元阵列结构上。互连之一可以电连接到接触垫。
附图说明
图1为示出根据一些实施方式的半导体器件的一部分的平面图；
图2是沿线I-I'和II-II'获得的图1的实施方式的截面图；
图3是示出图1和2所示的实施方式的部分的透视图；
图4和5是示出根据其他实施方式的半导体器件的特征的平面图；
图6是示出根据其他实施方式的半导体器件的一部分的平面图；
图7是沿图6的线I-I'获得的截面图；
图8是示出根据一些实施方式的半导体存储器件的部件的示意图；
图9是示出存储单元阵列实施方式和用于图8的实施方式的相关电路的示意框图；
图10A和10B是电路图，示出适合于图8和9的实施方式使用的存储单元阵列实施方式的细节；
图11A、11B、11C和11D是根据实施方式的半导体存储器件的单元阵列的透视图；
图12是示出根据一些实施方式的半导体存储器件的部分的平面图；
图13是沿图12的线I-I'、II-II'和III-III'获得的截面图，以示出根据半导体存储器件的实施方式；
图14至18是沿图12的线I-I'、II-II'和III-III'获得的截面图，示出半导体存储器件的替代实施方式；
图19至29是沿图12的线I-I'、II-II'和III-III'获得的截面图，以示出用于制造根据一些实施方式的半导体存储器件的方法；
图30和31是示出根据其他实施方式的半导体存储器件的截面图；
图32是示出根据实施方式的存储系统的示例的示意框图；
图33是示出根据实施方式的存储卡的示例的示意框图；和
图34是示出根据实施方式的信息处理系统的示例的示意框图。
具体实施方式
现在将参考附图在下文更充分地描述实施方式，在附图中示出示范实施方式。通过以下的示范实施方式，优点和特征以及实现它们的方法将变得明显。然而，应当注意，在此公开和主张的发明不限于以下的示范实施方式，而是可以以各种形式实施。
为了提供实施方式的简洁描述，在说明书中可能没有描述实际实施的所有特征。在任意这样的实际实施的开发中，在任意工程项目中，可以做出具体实施决定以实现工程或设计目标，诸如符合有关工艺、有关系统和有关商业的限制，这可在不同实施之间改变。虽然开发和实施可能复杂且费时，对于具有本公开益处的普通技术人员而言，这仍然将是设计、生产和制造的常规工作。
在附图中，实施方式不限于在此提供的具体示例，并且可能为了清楚而被夸大。例如，为了清楚，可以夸大层和区域的尺寸和相对尺寸。相同的附图标记通篇涉及相同的元件。
随着理解本发明实体，根据此处描述的不同实施方式的器件及其形成方法可在诸如集成电路的微电子器件中实现，其中根据在此描述的不同实施方式的多个器件集成到相同的微电子器件中。因此，此处示出的任意截面图可在微电子器件中沿两个不同方向(其不必正交)复制。因此，实施根据此处描述的不同实施方式的器件的微电子器件的平面图可基于微电子器件的功能而包括处于阵列和/或二维图案形式的多个器件。
根据微电子器件的功能，根据此处描述的不同实施方式的器件可夹置在其他器件当中。此外，根据此处描述的不同实施方式的微电子器件可在正交于上述两个不同方向的第三方向上复制，从而提供三维集成电路。
因此，此处示出的截面图为在平面图中沿两个不同方向延伸和/或在透视图中沿三个不同方向延伸的根据此处描述的不同实施方式的多个器件提供支持。例如，当单个有源区在器件/结构的截面图中示出时，该器件/结构可包括多个有源区和在其上的晶体管结构(或存储单元结构、栅极结构等，在适当的情况下)，这将通过该器件/结构的平面图说明。
在此使用的术语仅用于描述具体的实施方式而不旨在限制发明。如这里所用的，单数术语“一”和“该”旨在也包括复数形式，除非上下文清楚地指示另外的意思。这里所用的术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。可以理解当元件被称为“连接到”或“联接到”另一元件时，它可以直接连接到或联接到另一元件，或者可以存在中间的元件。
类似地，可以理解当元件诸如层、区域或基板被称为在另一元件“上”时，它可以直接在其他元件上或可以存在中间的元件。相反，术语“直接”意谓着没有中间元件存在。可以进一步理解当在此使用时术语“包括”和/或“包含”说明所述特征、整体、步骤、操作、元件和/或组分的存在，但是不排除存在或添加一个或更多其他特征、整体、步骤、操作、元件、组分和/或其组。
在这里为了描述的方便，可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，来描述一个元件或特征和其他元件或特征如图中所示的关系。可以理解空间相对术语旨在包含除了在图中所绘的方向之外的器件在使用或操作中的不同方向。例如，如果在图中的器件被翻转，被描述为在其他元件或特征的“下方”或“下面”的元件则应取向在所述其他元件或特征的“上方”。因此，术语“下方”可以包含下方和上方两个方向。器件也可以有其它取向(旋转90度或其它取向)且相应地解释这里所使用的空间相对描述语。
此外，如这里所用的这些空间相对术语诸如“上方”和“下方”具有一般的宽泛涵义—例如，元件A可以在元件B上方，即使在俯视该两个元件时它们之间没有交叠(就像在空中的某物大体在地面上的某物上方，即使没有直接在其上方)。
如这里所用的术语诸如“相同”、“平面”或“共面”当涉及取向、布局、位置、形状、尺寸、数量或其它计量时未必意味为精确相同的布局、位置、形状、尺寸、数量或其他计量，而是旨在涵盖因例如制造工艺导致可能发生的允许误差之内的几乎相同的取向、布局、位置、形状、尺寸、数量或其它计量。
另外，将通过理想化示范性视图描述实施方式。因此，示范性视图的形状可以根据制造技术和/或公差而改变。实施不限于示范性视图中示出的具体形状，而是可以包括根据制造工艺可能产生的其他形状。这样，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，示范实施例不应解释为限于这里所示的区域的形状，而是旨在包括由于例如制造引起的形状的偏离。例如，示出为矩形的蚀刻区域典型地将具有修圆或弯曲的特征。因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出器件的区域的实际形状且不旨在限制示例实施方式的范围。
可以理解虽然术语第一、第二、第三等可以用于此来描述各种元件，但这些元件应不受这些术语限制。这些术语只用于区分一个元件与其他元件。因此，以下讨论的第一元件可以被称为第二元件，而不背离本发明的教导。此处解释和示出的示范实施方式包括它们的互补对应物。
除非另有界定，这里使用的所有术语(包括技术和科学术语)具有本公开所属领域的普通技术人员共同理解的相同的意思。还可以理解诸如那些在通用词典中定义的术语应解释为与在相关技术和/或本申请的背景中的它们的涵义一致的涵义，而不应解释为理想化或过度正式的意义，除非在这里明确地如此界定。
图1为示出根据一些实施方式的半导体器件的一部分的平面图。图2是沿图1的线I-I'和II-II'截取的截面图，图3是透视图。
参考图1、2和3，栅电极23可设置在包括由器件隔离层11限定的有源区ACT的半导体基板10上。
半导体基板10例如可以是体硅基板、绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅锗基板、或包括通过执行选择性外延生长(SEG)工艺获得的外延层的基板。
沟槽可形成在半导体基板10中，然后可用绝缘材料填充，由此形成器件隔离层11。器件隔离层11可以包括诸如氧化物、氮化物和/或氮氧化物的材料。有源区ACT可以是半导体基板10的一部分。有源区ACT可包括掺杂有n型或p型掺杂剂的掺杂剂阱(未示出)。
栅电极23是晶体管栅极控制信号线的实例，其可形成在半导体基板10上，栅绝缘层在栅电极23与半导体基板10之间。栅电极23横过有源区ACT并在平行于基板10的顶表面的第一方向D1上延伸。栅电极23可包括或可以是掺杂多晶硅线，或由例如具有比掺杂多晶硅高的功函数的导电材料形成。例如，具有适当的高功函数的导电材料可以包括以下中的一个或多个：金属(例如，钨和/或钼)、导电金属氮化物(例如，钛氮化物、钽氮化物、钨氮化物和/或钛铝氮化物)、和金属硅化物(例如，钨硅化物)。栅绝缘层可以包括氧化物、氮化物、氮氧化物和/或高k介电材料(例如，绝缘金属氧化物，诸如铪氧化物和/或铝氧化物)。
源极和漏极掺杂区21和22可形成在有源区ACT中、在栅电极23侧部处。源极和漏极掺杂区21和22可掺杂有与有源区ACT的掺杂剂的导电类型不同的掺杂剂。
多个互连ICL1至ICL5可设置在栅电极23上方。多个互连ICL1至ICL5在垂直于第一方向D1的第二方向D2上彼此平行延伸。在一些实施方式中，当从平面图观察时，部分的第一至第五互连ICL1至ICL5可设置为与有源区ACT交叠。第一至第五互连ICL1至ICL5可以以相同的间隔设置在栅电极23上方。第一至第五互连ICL1至ICL5的节距P(即，一个互连的宽度与两个互连之间的距离之合)说明性地为等间隔的，其小于有源区ACT的宽度L1。
第一、第二和第三接触垫CP1、CP2和CP3设置在栅电极23的顶表面在基板上方的高度与多个互连ICL1至ICL5的底表面在基板上方的高度之间，如图2的垂直视图可见。第一至第三接触垫CP1、CP2和CP3在第一方向D1上延伸并在第二方向D2上彼此横向地间隔开。第一至第三接触垫CP1、CP2和CP3可设置在距离半导体基板10的顶表面相同的高度处。第一至第三接触垫CP1、CP2和CP3的顶表面可基本上彼此共面。第一至第三接触垫CP1、CP2和CP3设置在有源区ACT之上。在图1-3的实施方式中第一至第三接触垫CP1、CP2和CP3在第一方向D1上的长度L2大于有源区ACT在第一方向D1上的宽度L1。接触垫CP1、CP2和CP3可以比诸如栅电极23的信号路由线或诸如ICL1或ICL5的互连厚。第一至第三接触垫CP1、CP2和CP3的每个说明性地具有板形状，并且可具有小于其上部宽度的下部宽度和/或小于其上部长度的下部长度，这可提供如图2和3所示的倾斜侧壁。为了形成接触垫，外围沟槽可以形成在层间绝缘层100中，然后导电层可以形成为填充外围沟槽。在不同的实施方式中，导电层被平坦化直到暴露中间绝缘层，由此在外围沟槽中形成第一至第三接触垫CP1、CP2和CP3。
在一些实施方式中，第一接触垫CP1可以通过第一下接触插塞LCP1电连接到源极掺杂区21。第二接触垫CP2可以通过第二下接触插塞LCP2电连接到漏极掺杂区22。第三接触垫CP3可以通过第三下接触插塞LCP3电连接到栅电极23。
根据一些实施方式，第一下接触插塞LCP1和第二下接触插塞LCP2可以设置在有源区ACT中以与器件隔离层11间隔开。第一至第三下接触插塞LCP1、LCP2和LCP3可以设置在有源区ACT中而不考虑第一至第五互连ICL1至ICL5的位置。第一至第三下接触插塞LCP1、LCP2和LCP3可以在第二方向D2上彼此间隔开。第一至第三下接触插塞LCP1、LCP2和LCP3的最大宽度，例如在图2的I-I'区域中方向D2上所示的宽度，可以分别小于第一至第三接触垫CP1、CP2和CP3的最大宽度(如图2和3所示，接触垫可具有倾斜侧壁，最大宽度发生在顶部)。另外，第一至第三下接触插塞LCP1、LCP2和LCP3的最大宽度也可以分别小于第一至第三接触垫CP1、CP2和CP3的最小宽度。
根据一些实施方式，第一接触垫CP1可以通过第一上接触插塞UCP1电连接到第一至第五互连ICL1至ICL5中的至少一个。例如，第一上接触插塞UCP1可以电连接到第五互连ICL5并可以设置在第一接触垫CP1和第五互连ICL5从平面图看的重叠区中。另外，当从平面图看时，第一上接触插塞UCP1可以与第一下接触插塞LCP1横向间隔开。换句话说，从平面图看，第一上接触插塞UCP1不会与第一下接触插塞LCP1交叠。因此，即使第一接触垫CP1和第五互连ICL5的重叠区没有与有源区ACT'完全交叠，第五互连ICL5也可以通过第一上接触插塞UCP1、第一接触垫CP1、和第一下接触插塞LCP1电连接到源极掺杂区21。当有源区诸如ACT'可能偏移或未对准，或者由于工艺余量或其他因素导致不同于理想的有源区ACT时，接触垫可以提供改善的电连接。如图1所示，由于ACT'在D1和D2两个方向上偏离ACT，与从ICL5直接连接到ACT'的情况(在此情况下下接触插塞与有源区ACT'仅部分交叠)相比较，从ICL5至UCP1、然后通过CP1、最后通过LCP1将信号连接到ACT'是有利的。
第二接触垫CP2可以通过第二上接触插塞UCP2电连接到第一至第五互连ICL1至ICL5中的至少一个。例如，第二上接触插塞UCP2可以电连接到第四互连ICL4并且可以设置在第二接触垫CP2与第四互连ICL4从平面图看的重叠区中。另外，当从平面图看时，第二上接触插塞UCP2可以与第二下接触插塞LCP2横向间隔开。换句话说，第二上接触插塞UCP2可以不与第二下接触插塞LCP2交叠。
第三接触垫CP3可以通过第三上接触插塞UCP3电连接到第一至第五互连ICL1至ICL5中的至少一个。例如，第三上接触插塞UCP3可以电连接到第二互连ICL2并且可以设置在第三接触垫CP3与第二互连ICL2从平面图看的重叠区中。另外，当从平面图看时，第三上接触插塞UCP3可以与第三下接触插塞LCP3横向地间隔开。换句话说，第三上接触插塞UCP3可以不与第三下接触插塞LCP3交叠。
在一些实施方式中，第一至第三接触垫CP1、CP2和CP3以及第一至第三下接触插塞LCP1、LCP2和LCP3可以设置在第一层间绝缘层100中。第一层间绝缘层100可包括设置在下接触插塞LCP1、LCP2和LCP3与接触垫CP1、CP2和CP3之间的边界区中的蚀刻停止层(未示出)。第一至第三接触垫CP1、CP2和CP3的底表面可以基本上彼此共面。第一至第三接触垫CP1、CP2和CP3的顶表面也可以基本上彼此共面。第一至第三接触垫CP1、CP2和CP3的顶表面可以被第二层间绝缘层200覆盖。第一至第三上接触插塞UCP1、UCP2和UCP3可以设置在第二层间绝缘层200中。第一至第五互连ICL1至ICL5可以设置在第二层间绝缘层200上。
如果省略第一至第三接触垫CP1、CP2和CP3，接触插塞可以设置在有源区ACT与第一互连ICL1和第五互连ICL5的重叠区中，以便将源极掺杂区21和漏极掺杂区22电连接到设置在有源区ACT的边缘部分之上的第一互连ICL1和第五互连ICL5。在此情况下，由于有源区ACT与接触插塞之间的未对准，导致接触插塞会设置在有源区ACT和器件隔离层11的边界部分上。另外，当形成限定有源区ACT的器件隔离层11时，有源区ACT的角部分可变得圆化。因此，有源区ACT的面积可以减小，导致对于有源区ACT的角部分上的接触插塞的形成余量减小。
相反，根据此处描述的实施方式，连接到源极掺杂区21和漏极掺杂区22的第一下接触插塞LCP1和第二下接触插塞LCP2可以设置在有源区ACT中而不考虑MOS晶体管与互连ICL1至ICL5之间的电连接关系。有利地，下接触插塞LCP1、LCP2和LCP3可以最佳地安置在有源区ACT中的它们各自的目标连接位置上方，而不考虑接触垫CP1、CP2、CP3以及上接触插塞UCP1、UCP2和UCP3将它们连接到互连ICL1、ICL2、ICL3、ICL4或ICL5中的哪个。因此，当形成第一至第三下接触插塞LCP1、LCP2和LCP3时，可以增大形成工艺余量。另外，连接到互连ICL1至ICL5的第一至第三上接触插塞UCP1、UCP2和UCP3可以设置在第一至第三接触垫CP1、CP2和CP3上，该第一至第三接触垫CP1、CP2和CP3的长度大于有源区ACT的宽度。因此，第一至第三上接触插塞UCP1、UCP2和UCP3的位置可以根据MOS晶体管与互连ICL1至ICL5之间的电连接关系而自由地改变。因此，实施方式允许有源区ACT的尺寸最小化，结果半导体器件的密度增大且成本降低。
图4和5是示出根据其他实施方式的半导体器件的平面图。
根据图4中示出的实施方式，在第一方向D1上延伸的栅电极23可以设置为横过半导体基板10的有源区ACT。第一下接触插塞LCP1可以连接到在栅电极23一侧处的源极掺杂区(见图2的21)，第二下接触插塞LCP2可以连接到在栅电极23另一侧处的漏极掺杂区(见图2的22)。当从平面图看时，第一下接触插塞LCP1和第二下接触插塞LCP2可以与器件隔离层11间隔开，并且可以设置在有源区ACT中。第三下接触插塞LCP3可以连接到栅电极23。当从平面图看时，第三下接触插塞LCP3可以不与有源区ACT交叠。
在第二方向D2上延伸的第一至第三互连ICL1至ICL3可以在方向D1上以相同的间隔彼此间隔开。在图4中示出的实施方式中，第一和第三互连ICL1和ICL3可以设置为与器件隔离层11和有源区ACT之间从平面图看的边界部分交叠。
当从垂直视图看时，第一接触垫CP1和第二接触垫CP2可以设置在栅电极23的顶表面高度与第一至第三互连ICL1至ICL3的底表面高度之间。第一接触垫CP1和第二接触垫CP2可在第一方向D1上延伸，并具有一长度和布置，所以它们在第一至第三互连ICL1至ICL3下面延伸。第一接触垫CP1和第二接触垫CP2在第一方向D1上的长度可以大于有源区ACT在第一方向D1上的宽度。在一些实施方式中，第一接触垫CP1和第二接触垫CP2在第一方向D1上的长度可以大于第一至第三互连ICL1至ICL3的节距的两倍。换句话说，第一接触垫CP1和第二接触垫CP2可与部分的第一至第三互连ICL1至ICL3交叠。
第一接触垫CP1和第一互连ICL1可以通过第一上接触插塞UCP1彼此电连接。第一上接触插塞UCP1可以设置在第一接触垫CP1与第一互连ICL1的重叠区中，而不考虑第一下接触插塞LCP1的位置。第二接触垫CP2和第三互连ICL3可以通过第二上接触插塞UCP2彼此电连接。第二上接触插塞UCP2可以设置在第二接触垫CP2与第三互连ICL3的重叠区中，而不考虑第二下接触插塞LCP2的位置。即使第一上接触插塞UCP1和第二上接触插塞UCP2设置在有源区ACT与器件隔离层11的边界部分之上，第一互连ICL1和第三互连ICL3也可以通过第一接触垫CP1和第二接触垫CP2电连接到源极掺杂区和漏极掺杂区(见图2的21和22)。
虽然图4示出从平面图看时上接触插塞UCP1和UCP2部分地交叠有源区ACT，但在替代实施方式中，诸如以下论述的图5，有源区ACT在方向D1上的宽度可以足够小使得从平面图看时这些上接触插塞可以不交叠有源区ACT。图4示出在有源区ACT之上的两个接触插塞CP1和CP2以及在有源区ACT之外、连接到栅电极23的下接触插塞LCP3，而没有与下接触插塞LCP3相应的接触垫。在基于图4的不同实施方式中，LCP3可通过直接延伸到互连或通过直接连接到下接触插塞LCP3的相应的上接触插塞而连接到除了ICL1、ICL2或ICL3之外的互连，或者适当的接触垫可以提供在LCP3和上接触插塞之间，或替代地，接触插塞可从互连ICL2直接向下延伸到栅电极23，代替下接触插塞LCP3。
根据图5中示出的实施方式，栅电极23可以设置在具有由器件隔离层11限定的有源区ACT的半导体基板10上。栅电极23可在第一方向D1上延伸，第一至第三互连ICL1至ICL3可以设置在栅电极23之上。第一至第三互连ICL1至ICL3可在第二方向D2上延伸并且可以彼此间隔开相同的间隔。当从垂直视图看时，第一至第三下接触插塞LCP1、LCP2和LCP3、第一至第三接触垫CP1、CP2和CP3、以及第一至第三上接触插塞UCP1、UCP2和UCP3可以设置在栅电极23的顶表面高度与第一至第三互连ICL1至ICL3的底表面高度之间。
第一下接触插塞LCP1可以连接到在栅电极23一侧处的源极掺杂区(见图2的21)，第二下接触插塞LCP2可以连接到在栅电极23另一侧处的漏极掺杂区(见图2的22)。当从平面图看时，第一下接触插塞LCP1和第二下接触插塞LCP2可以与器件隔离层11间隔开，并且可以设置在有源区ACT中。第三下接触插塞LCP3可以连接到栅电极23。当从平面图看时，第三下接触插塞LCP3可以与有源区ACT交叠。
在本实施例中，有源区ACT具有在第二方向D2上延伸的长轴。当从平面图看时，有源区ACT可以完全地设置在第一互连ICL1与第三互连ICL3之间。换句话说，第一互连ICL1和第三互连ICL3可以设置在有源区ACT之外、在器件隔离层11之上。
第一至第三接触垫CP1、CP2和CP3在第一方向D1上的长度可以大于有源区ACT在第一方向D1上的宽度。第一至第三接触垫CP1、CP2和CP3在第一方向D1上的长度可以大于第一至第三互连ICL1至ICL3的节距的两倍。换句话说，第一至第三接触垫CP1、CP2和CP3可与部分的第一至第三互连ICL1至ICL3交叠。
第一接触垫CP1和第三接触垫CP1可以通过第一上接触插塞UCP1彼此电连接。第一上接触插塞UCP1可以设置在第一接触垫CP1与第三互连ICL3的重叠区中，而不考虑第一下接触插塞LCP1的位置。第二接触垫CP2和第二互连ICL2可以通过第二上接触插塞UCP2彼此电连接。第二上接触插塞UCP2可以设置在第二接触垫CP2与第二互连ICL2的重叠区中，而不考虑第二下接触插塞LCP2的位置。第三接触垫CP3和第一互连ICL1可以通过第三上接触插塞UCP3彼此电连接，而不考虑第三下接触插塞LCP3的位置。
根据本实施方式，不与有源区ACT交叠的第三互连ICL3可以通过第一接触垫CP1电连接到源极掺杂区(见图2的21)。换句话说，由于具有线形状的第一至第三接触垫CP1、CP2和CP3设置在有源区ACT与第一至第三互连ICL1至ICL3之间，不与有源区ACT交叠的第一互连ICL1和第三互连ICL3可以容易地连接到包括栅电极23的MOS晶体管。
虽然图5示出从平面图看与ICL1、ICL2和ICL3交叠的三个接触垫CP1、CP2和CP3，在具有图5和图4的两个实施方式的方面的替代实施方式中，接触垫CP3可以被省略，接触垫CP1和CP2可在方向D1上延伸一长度，该长度小于互连ICL1、ICL2和ICL3的节距的两倍，使得从平面图看时接触插塞CP1和CP2仅交叠两个互连。例如，在图5的变化中，由于接触插塞CP1和CP2缩短至仅交叠互连ICL2和ICL3，上接触插塞UCP1和UCP2以及下接触插塞LCP1和LCP2仍然可将互连ICL2和ICL3连接到源极和漏极掺杂区21和22。互连ICL1可以利用一个或多个接触插塞连接到栅电极23，而没有相应的接触垫。
图6是示出其他实施方式的平面图，图7是沿图6的线I-I'截取的截面图。
参考图6和7，半导体基板10可包括由器件隔离层11限定的第一有源区ACT1和第二有源区ACT2。第一有源区ACT1和第二有源区ACT2在第一方向D1上彼此相邻。
根据一些实施方式，在第一方向D1上延伸的栅电极23可横过第一有源区ACT1和第二有源区ACT2。源极和漏极掺杂区(见图2的21和22)可以形成在栅电极23侧部处的第一有源区ACT1和第二有源区ACT2的每个中。第一下接触插塞LCP1和第二下接触插塞LCP2可以分别连接到源极和漏极掺杂区(见图2的21和22)。第三下接触插塞LCP3可以连接到栅电极23。如参考图1至3所描述，第一至第三接触垫CP1、CP2和CP3可以设置在第一有源区ACT1和第二有源区ACT2的每个上。沿着第二方向D2平行延伸的多个互连ICL可以设置在第一有源区ACT1之上，沿着第二方向D2平行延伸的另外的多个互连ICL可以设置在第二有源区ACT2之上。
根据一些实施方式，接触垫CP1、CP2和CP3构成在第一方向D1上彼此相邻且彼此电绝缘的接触垫阵列。在第一方向上接触垫CP1、CP2或CP3的相邻阵列之间的距离d1可以小于在第一方向D1上彼此相邻的第一有源区ACT1与第二有源区ACT2之间的距离d2。如以上对于接触垫CP3讨论的且在图7中示出的，接触垫可以是类似板状并可具有倾斜侧壁，这可以导致距离d1发生在接触垫的顶部。
图8是示出根据一些实施方式的半导体存储器件的部件的示意图。图9是示出存储单元阵列实施方式和用于图8的实施方式的相关电路的示意框图。
参考图8，半导体存储器件包括单元阵列区CAR和外围电路区。外围电路区包含行解码器区ROW DCR、页面缓冲器区PBR和列解码器区COL DCR。另外，接触区CTR可以设置在单元阵列区CAR和行解码器区ROW DCR之间。
参考图8和9，包括多个存储单元的存储单元阵列1设置在单元阵列区CAR中。存储单元阵列1包括多个存储单元和电连接到存储单元的多条字线及位线。在一些实施方式中，存储单元阵列1可包括多个存储块BLK0至BLKn。每个存储块BLK0至BLKn可对应于数据擦除单元。将参考图10A、10B及11A至11D更详细地描述存储单元阵列1。
行解码器2设置在行解码器区ROW DCR中。行解码器2选择存储单元阵列1的字线。互连结构可以设置在接触区CTR中。互连结构电连接存储单元阵列1到行解码器2。行解码器2可响应于地址数据选择存储单元阵列1的存储块BLK0至BLKn之一，并且也可选择选定的存储块的字线之一。行解码器2可响应于控制电路(未示出)的控制信号分别提供从电压产生电路(未示出)产生的字线电压到选定的字线和未选择的字线。
用于读取存储在存储单元中的数据的页面缓冲器3可以设置在页面缓冲器区PBR中。根据操作方式，页面缓冲器3可暂时存储将被存储在存储单元中的数据，或可感测存储在存储单元中的数据。页面缓冲器3可以以编程操作模式操作为写入驱动器电路，并且可以以读取操作模式操作为读出放大器。
列解码器4设置在列解码器区COL DCR中。列解码器4连接到存储单元阵列1的位线。列解码器4可提供在页面缓冲器3和外部设备(例如，存储控制器)之间的数据传送通路。
图10A和10B是电路图，示出适合于图8和9的实施方式使用的存储单元阵列实施方式的细节。
参考图10A，根据一些实施方式的半导体存储器件的存储单元阵列可包括公共源线CSL、多条位线BL、以及设置在公共源线CSL和位线BL之间的多个单元串CSTR。
位线BL可以二维地布置，多个单元串CSTR可以并联连接到每条位线BL。单元串CSTR可以共同连接到公共源线CSL。换句话说，多个单元串CSTR可以设置在一条公共源线CSL与多条位线BL之间。在一些实施方式中，公共源线CSL可以提供多条，公共源线CSL可以二维地布置。相同的电压可以施加到公共源线CSL。替代地，公共源线CSL可以彼此独立地控制。
每个单元串CSTR可包括连接到公共源线CSL的接地选择晶体管GST、连接到位线BL的串选择晶体管SST、和设置在接地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以彼此串联连接。
公共源线CSL可以共同连接到接地选择晶体管GST的源极。设置在公共源线CSL与位线BL之间的接地选择线GSL、多条字线WL0至WL3以及串选择线SSL可以用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。每个存储单元晶体管MCT可包括数据存储元件。
参考图10B，根据不同实施方式的半导体存储器件的单元阵列包括并联连接到垂直结构VS的存储元件ME。每个存储元件ME可以连接到相应的字线WL。换句话说，每条字线WL可以通过相应的存储元件ME连接到相应的一个垂直结构VS。
多个选择晶体管SST可以通过多个位线插塞BLP并联连接到位线。每个位线插塞BLP可以共同连接到一对相邻的选择晶体管SST。
多条字线WL和多个垂直结构VS设置在位线BL和选择晶体管SST之间。垂直结构VS可以设置在位线插塞BLP之间。例如，垂直结构VS和位线接触插塞BLP可以沿着平行于位线BL的方向交替布置。每个垂直结构VS共同连接到彼此相邻的一对选择晶体管SST。
每个选择晶体管SST可包括用作其栅电极的选择线SL。在一些实施方式中，选择线SL可以平行于字线WL。
参考图10A和10B示出根据实施方式的半导体存储器件。这些仅仅是示范性的，除了图10A和10B之外的实施方式可采用发明的不同的方面，图10A和10B中的实施方式可以以不同形式改变。
图11A、11B、11C和11D是半导体存储器件的单元阵列的实施方式的透视图。
根据图11A中示出的实施方式，公共源线CSL可以是设置在半导体基板10(在下文，被称为‘基板’)上的导电层或形成在基板10中的掺杂区。位线BL可以是设置在基板10之上的导电图案(例如，金属线)。位线BL可以二维地布置，多个单元串CSTR可以并联连接到每条位线BL。因此，单元串CSTR可以二维地布置在公共源线CSL或基板10上。
每个单元串CSTR可包括设置在公共源线CSL与位线BL之间的多条接地选择线GSL1和GSL2、多条字线WL0至WL3、以及多条串选择线SSL1和SSL2。在一些实施方式中，多条串选择线SSL1和SSL2可构成图10A的串选择线SSL，多条接地选择线GSL1和GSL2可构成接地选择线GSL。接地选择线GSL1和GSL2、字线WL0至WL3以及串选择线SSL1和SSL2可以是层叠在基板10上的导电图案(例如，栅电极)。
另外，每个单元串CSTR可包括从公共源线CSL垂直地延伸并且连接到位线BL的垂直结构VS。垂直结构VS可穿透接地选择线GSL1和GSL2、字线WL0至WL3以及串选择线SSL1和SSL2。换句话说，垂直结构VS可穿透层叠在基板10上的多个导电图案。
垂直结构VS可包括半导体材料或导电材料。在一些实施方式中，垂直结构VS可以由半导体材料形成，并可包括连接到基板10的半导体主体部SP1和在半导体主体部SP1与数据存储层DS之间的半导体间隔物SP2，如图11A所示。另外，每个垂直结构VS可包括形成在其顶端部分中的掺杂区D。例如，掺杂区D可以是形成在垂直结构VS的顶端部分中的漏极区D。
数据存储层DS可以设置在垂直结构VS与字线WL0至WL3之间。在一些实施方式中，数据存储层DS可包括电荷存储层。例如，数据存储层DS可包括以下之一：捕获绝缘层、浮置栅电极或包括导电纳米点的绝缘层。存储在数据存储层DS中的数据可以利用Flower-Nordheim隧穿效应而改变，该Flower-Nordheim隧穿效应由包括半导体材料的垂直结构VS与字线WL0至WL3中的每条之间的电压差所引起。替代地，数据存储层DS可包括能够基于另外的操作原理存储数据的薄层，例如，用于相变存储单元的薄层或用于可变电阻存储单元的薄层。
在一些实施方式中，数据存储层DS可包括穿透字线WL0至WL3的垂直图案VP和从垂直图案VP与字线WL0至WL3之间延伸到字线WL0至WL3的顶表面和底表面上的水平图案HP。
用作栅绝缘层的介电层可以设置在每条接地选择线GSL1和GSL2与垂直结构VS之间和/或在每条串选择线SSL1和SSL2之间。在此，介电层可以由与数据存储层DS相同的材料形成，或可以是在一般金属氧化物半导体场效应晶体管(MOSFET)中使用的栅绝缘层(例如，硅氧化物层)。
在上文所述的结构中，垂直结构VS和线GSL1、GSL2、WL0至WL3、SSL1和SSL2可构成金属氧化物半导体场效应晶体管(MOSFET)，其将垂直结构VS用作沟道区。替代地，垂直结构VS和线GSL1、GSL2、WL0至WL3、SSL1和SSL2可构成金属氧化物半导体(MOS)电容器。
接地选择线GSL1和GSL2、字线WL0至WL3以及串选择线SSL1和SSL2可以分别用作接地选择晶体管、存储单元晶体管和串选择晶体管的栅电极。另外，通过由施加到接地选择线GSL1和GSL2、字线WL0至WL3以及串选择线SSL1和SSL2的电压产生的电场和边缘场，反型区可以在垂直结构VS中产生。在此，每个反型区的最大长度(或最大宽度)可以大于产生每个反型区的每条线GSL1、GSL2、WL0至WL3、SSL1和SSL2的厚度。因此，形成在垂直结构中的反型区可彼此垂直交叠以产生电连接公共源线CSL到选定的位线BL的电流通路。
换句话说，包括选择线GSL1、GSL2、SSL1和SSL2的接地及串选择晶体管以及包括字线WL0至WL3的存储单元晶体管可以在单元串CSTR中彼此串联连接。
参考图11B至11D，根据实施方式的半导体存储器件的单元阵列可以包括平行于xy平面并设置在彼此不同的高度上的多个水平电极EL，以及垂直于水平电极EL的多个垂直结构VS。另外，单元阵列可以还包括设置在水平电极EL与垂直结构VS的侧壁之间的数据存储层DS。图11B至11D中示出的水平电极EL可对应于参考图10A和10B描述的字线WL0至WL3或WL。
根据图11B中示出的实施方式，每个水平电极EL可具有板状。例如，每个水平电极EL在x方向和y方向上的长度可以显著地大于在z方向上的宽度，例如，分别等于或大于每个垂直结构VS在x方向和y方向上的长度的十倍。每个水平电极EL可包括穿透每个水平电极EL的多个孔。穿透每个水平电极EL的多个孔可以二维地布置。每个垂直结构VS可穿过包括在水平电极EL中并且彼此垂直对准的孔，该水平电极EL设置在彼此不同的高度上。
根据图11C中示出的实施方式，水平电极EL可以在x方向和z方向上彼此分开以三维地布置。每个水平电极EL可具有交叉多个垂直结构VS的线形形状。例如，每个水平电极EL的长度可以等于或大于垂直结构VS的宽度的十倍，每个水平电极EL的宽度可以等于或小于垂直结构VS的宽度的三倍。每个水平电极EL可以一维地布置以限定穿透每个水平电极EL的多个孔。每个垂直结构VS可穿过包括在水平电极EL中并且彼此垂直对准的孔，该水平电极EL设置在彼此不同的高度上。
根据图11D中示出的实施方式，水平电极EL可以在x方向和z方向上彼此分开以三维地布置。每个水平电极EL可具有交叉多个垂直结构VS的线形形状。根据本实施方式，垂直结构VS可以在包括至少一维布置的多个垂直结构VS的区域中横向地彼此分开。在一些实施方式中，分别设置在每个垂直结构VS两侧的一对水平电极EL可以彼此横向地分开并且可具有彼此不同的电势。在一些实施方式中，即使附图中未示出，但该对水平电极EL中的一个可以通过其左端连接到一外部电路，该对水平电极EL中的另一个可以通过其右端连接到另一外部电路。
在其他实施方式中，设置在每个垂直结构VS两侧的该对水平电极EL可以彼此电连接并且可以处于等电势状态。例如，每个水平电极EL可具有穿透每个水平电极EL的至少一个孔，多个垂直结构VS可穿过每个水平电极EL的一个孔，在这点上其不同于图11B和11C的实施方式。
图12是示出根据一些实施方式的半导体存储器件的平面图。图13是沿图12的线I-I’、II-II’和III-III’截取的截面图。
参考图12和13，基板10可包括单元阵列区CAR、外围电路区PERI和在其间的接触区。在一些实施方式中，接触区可包括邻近于外围电路区PERI的第一接触区CTR1和邻近于单元阵列区CAR的第二接触区CTR2。外围电路区PERI的基板10可包括由器件隔离层11限定的有源区ACT。
基板10可以是具有半导体属性的基板(例如，硅晶片)、绝缘基板(例如，玻璃基板)、或由绝缘材料覆盖的半导体或导体。例如，基板10可以是具有第一导电类型的硅晶片。
在一些实施方式中，单元阵列结构可以设置在单元阵列区CAR的基板10上，外围逻辑结构可以设置在外围电路区PERI的基板10上。单元阵列结构可具有在基板10的顶表面上的第一高度并且可从单元阵列区CAR延伸到接触区中。外围逻辑结构可具有小于第一高度的第二高度。
单元阵列结构可包括包含垂直层叠的电极EL1和EL2的层叠结构和穿透该层叠结构的垂直结构VS。层叠结构可具有在第一方向D1上延伸的线形结构，如图12所示。替代地，层叠结构可具有覆盖单元阵列区CAR的整个部分的板状结构。层叠结构可具有在接触区中的阶梯式结构，以便电连接电极到外围逻辑结构。换句话说，在接触区中层叠结构的垂直高度随着距离单元阵列区CAR的距离减小而阶梯式增大。在一些实施方式中，层叠结构可具有在接触区中的倾斜轮廊。
在一些实施方式中，层叠结构可包括第一层叠结构ST1和第二层叠结构ST2，该第一层叠结构ST1包括垂直层叠在基板10上的多个第一电极EL1，该第二层叠结构ST2包括垂直层叠在第一层叠结构ST1上的多个第二电极EL2。
第一层叠结构ST1可还包括绝缘层ILD，每个绝缘层ILD设置在彼此垂直相邻的第一电极EL1之间。第一层叠结构ST1的绝缘层ILD的厚度可以彼此相等。替代地，至少一个绝缘层ILD的厚度可以不同于其它绝缘层ILD的厚度。第一电极EL1的端部分可以设置在第一接触区CTR1的基板10上，第一层叠结构ST1可在第一接触区CTR1中具有阶梯式结构。更详细地，第一电极EL1的面积可随着距离基板10的顶表面的距离增大而变小。第一电极EL1的侧壁可以设置在第一接触区CTR1中彼此不同的水平位置处。同样地，第二层叠结构ST2可还包括绝缘层ILD，每个绝缘层ILD设置在彼此垂直相邻的第二电极EL2之间。第二层叠结构ST2的绝缘层ILD的厚度可以彼此相等。替代地，第二层叠结构ST2的至少一个绝缘层ILD的厚度可以不同于第二层叠结构ST2的其它绝缘层ILD的厚度。第二电极EL2的端部分可以设置在第二接触区CTR2的基板10上，第二层叠结构ST2在第二接触区CTR2中可以具有阶梯式结构。更详细地，第二电极EL2的面积可随着距离基板10的顶表面的距离增大而变小。第二电极EL2的侧壁可以设置在第二接触区CTR2中彼此不同的水平位置处。
在一些实施方式中，垂直结构VS可穿透第一层叠结构ST1和第二层叠结构ST2，并且可以连接到基板10。垂直结构VS可包括半导体材料或导电材料。在一些实施方式中，垂直结构VS可以包括连接到基板10的半导体主体部SP1和在半导体主体部SP1与数据存储层DS之间的半导体间隔物SP2，如参考图11A描述。在一些实施方式中，当从平面图看时，垂直结构VS可以在一个方向上布置。替代地，当从平面图看时，垂直结构VS可以在一个方向上布置成锯齿形。
位线BL可以设置在单元阵列结构之上。位线可在第二方向D2上延伸以横过层叠结构。位线BL可以通过位线接触插塞BPLG电连接到垂直结构VS。
在一些实施方式中，填充绝缘层100可以设置在基板10的整个顶表面上。填充绝缘层100可覆盖层叠结构和外围逻辑结构。填充绝缘层100可具有平坦化顶表面并且可覆盖第一层叠结构ST1和第二层叠结构ST2的端部分。
用于单元阵列结构与外围逻辑结构之间的电连接的互连结构可以设置在第一接触区CTR1和第二接触区CTR2中。在一些实施方式中，穿透填充绝缘层100的第一插塞PLG1可以设置在第一接触区CTR1中。第一插塞PLG1可以分别连接到第一电极EL1的端部。穿透填充绝缘层100的第二插塞PLG2可以设置在第二接触区CTR2中。第二插塞PLG1可以分别连接到第二电极EL2的端部。第一插塞PLG1的垂直长度可随着距离单元阵列区CAR的距离减小而变小。第二插塞PLG2的垂直长度也可随着距离单元阵列区CAR的距离减小而变小。第一插塞PLG1的垂直长度中的最小一个可以大于第二插塞PLG2的垂直长度中的最大一个。第一插塞PLG1和第二插塞PLG2的顶表面可以基本彼此共面。在一些实施方式中，第一插塞PLG1和第二插塞PLG2的顶表面可以与垂直结构VS的顶表面基本共面。
另外，第一连接线CL1可以设置在第一接触区CTR1的填充绝缘层100上。第一连接线CL1可以通过第一接触CT1电连接到第一插塞PLG1。第二连接线CL2可以设置在第二接触区CTR2的填充绝缘层100上。第二连接线CL2可以通过第二接触CT2电连接到第二插塞PLG2。
在一些实施方式中，外围电路区PERI的外围逻辑结构可包括图9的行解码器2和列解码器4、图9的页面缓冲器3、以及控制电路，如参考图8和9所述。换句话说，外围逻辑结构可包括NMOS和PMOS晶体管、电连接到单元阵列结构的电阻器和电容器。
更详细地，器件隔离层11可以形成在外围电路区PERI的基板10中或形成在外围电路区PERI的基板10上，以限定有源区ACT。外围电路区PERI的外围逻辑结构可包括横过有源区ACT并在第一方向D1上延伸的外围栅电极23、形成在外围栅电极23的侧部处的有源区ACT中的源极掺杂区21和漏极掺杂区22、以及覆盖外围电路的外围绝缘图案30。另外，外围逻辑结构可还包括电阻图案25。外围绝缘图案30可覆盖外围栅电极23和电阻图案25。外围绝缘图案30的顶表面可以低于单元阵列结构的顶表面。
在一些实施方式中，多个互连ICL可以设置在外围电路区PERI的填充绝缘层100上方。多个互连ICL可从外围电路区PERI延伸到单元阵列区CAR。在示出的实施方式中，多个互连ICL可以由与单元阵列区CAR的位线BL相同的材料形成。
多个互连ICL可在垂直于第一方向D1的第二方向D2上平行延伸。当从平面图看时，部分的互连ICL可与有源区ACT交叠。换句话说，多个互连ICL可以设置在一个有源区ACT之上。
在一些实施方式中，在垂直视图中，第一至第三接触垫CP1、CP2和CP3的阵列可以设置在外围栅电极23的顶表面的高度与多个互连ICL的底表面的高度之间。
第一至第三接触垫CP1、CP2和CP3可在第一方向D1上延伸。第一至第三接触垫CP1、CP2和CP3可以在第二方向D2上彼此横向地间隔开。第一至第三接触垫CP1、CP2和CP3可以设置在有源区ACT之上。第一至第三接触垫CP1、CP2和CP3在第一方向D1上的长度可以大于有源区ACT在第一方向D1上的宽度。
在一些实施方式中，第一至第三接触垫CP1、CP2和CP3的垂直高度可以小于第二插塞PLG2的垂直长度中的最大一个并且大于第二插塞PLG2的垂直长度中的最小一个。在一些实施方式中，第一至第三接触垫CP1、CP2和CP3的顶表面可以与第一接触区CTR1和第二接触区CTR2中的基板10上的第一插塞PLG1和第二插塞PLG2的顶表面基本共面。另外，第一至第三接触垫CP1、CP2和CP3的顶表面可以与单元阵列区CAR的垂直结构VS的顶表面基本共面。此外，第一至第三接触垫CP1、CP2和CP3的底表面可以低于垂直结构VS的顶表面并且高于外围逻辑结构的顶表面。
设置在第一至第三接触垫CP1、CP2和CP3下面的第一至第三下接触插塞LCP1、LCP2和LCP3的最大宽度可以小于第一至第三接触垫CP1、CP2和CP3的最大宽度。另外，第一至第三下接触插塞LCP1、LCP2和LCP3的最大宽度可小于第一至第三接触垫CP1、CP2和CP3的最小宽度。
在一些实施方式中，第一至第三接触垫CP1、CP2和CP3图示为在外围电路区PERI中。然而，在其他实施方式中，接触垫可以在基板10的其他区域中，在不同的实施方式中，第一至第三接触垫CP1、CP2和CP3中的至少一个可以被省略或者接触垫的数目可以增加。
在一些实施方式中，第一接触垫CP1可以通过第一下接触插塞LCP1电连接到源极掺杂区21。第二接触垫CP2可以通过第二下接触插塞LCP2电连接到漏极掺杂区22。第三接触垫CP3可以通过第三下接触插塞LCP3电连接到外围栅电极23。
当从平面图看时，第一至第三下接触插塞LCP1、LCP2和LCP3可以设置在有源区ACT中，而不考虑在填充绝缘层100上的互连ICL的位置。因此，可以提高第一至第三下接触插塞LCP1、LCP2和LCP3的形成工艺的余量。第一至第三下接触插塞LCP1、LCP2和LCP3可以在第二方向D2上布置成一条线。
第一至第三接触垫CP1、CP2和CP3的每个可以通过上接触插塞UCP1、UCP2或UCP3电连接到多个互连ICL之一。在一些实施方式中，第一至第三上接触插塞UCP1、UCP2和UCP3可以设置为分别对应于第一至第三接触垫CP1、CP2和CP3。第一至第三上接触插塞UCP1、UCP2和UCP3的位置可以根据互连ICL与外围逻辑电路之间的电连接关系而改变。在本实施例中，第一至第三上接触插塞UCP1、UCP2和UCP3的顶表面可以与第一接触区CTR1的第一接触CT1和第二接触区CTR2的第二接触CT2的顶表面基本共面。
根据一些实施方式，即使第一至第三上接触插塞UCP1、UCP2和UCP3可以设置在有源区ACT与器件隔离层11之间的边界部分上方或者在器件隔离层11上方，第一至第三上接触插塞UCP1、UCP2和UCP3可以通过第一至第三接触垫CP1、CP2和CP3以及下接触插塞LCP1、LCP2和LCP3电连接到外围逻辑结构。
图14至18是示出根据其他实施方式的半导体存储器件的截面图。在图14至18示出的实施方式中，对于与图12和13的实施方式中描述的元件相同的元件的描述将被省略或者被简要地提到，以避免重复说明。
参考图14，接触垫CP1、CP2和CP3的垂直长度可以基本等于第二插塞PLG2的垂直长度中的最小一个。换句话说，接触垫CP1、CP2和CP3的底表面可以与连接到最上面的第二电极EL2的第二插塞PLG2的底表面基本共面。
根据图15中示出的实施例，接触垫CP1、CP2和CP3的顶表面可以与第一插塞PLG1和第二插塞PLG2的顶表面基本共面，但是可以高于单元阵列结构的顶表面。
根据图5中示出的实施例，单元阵列结构可包括层叠结构和穿透该层叠结构的垂直结构，该层叠结构包括垂直地层叠在基板上的电极。层叠结构10可包括第一层叠结构ST1和第二层叠结构ST2，该第一层叠结构ST1包括层叠在基板上的第一电极EL1，该第二层叠结构ST2包括层叠在第一层叠结构ST1上的第二电极EL2。
根据图16中示出的实施例，第一层叠结构ST1可在第一接触区CTR1中具有阶梯式结构，第一层间绝缘层110可覆盖第一接触区CTR1中的第一层叠结构ST1。第二层叠结构ST2可在第二接触区CTR2中具有阶梯式结构，第二层间绝缘层120可覆盖第二接触区CTR2中的第一层间绝缘层110的顶表面和第二层叠结构ST2。
每个垂直结构可包括穿透第一层叠结构ST1的第一垂直结构VS1和穿透第二层叠结构ST2的第二垂直结构VS2。第一垂直结构VS1和第二垂直结构VS2中的每个可包括半导体图案，如上所述。数据存储层可以设置在第一和第二垂直结构VS1和VS2与第一和第二电极EL1和EL2之间。
连接到第一电极EL1的端部的第一插塞PLG1可以设置在第一接触区CTR1中。连接到第二电极EL2的端部的第二插塞PLG2可以设置在第二接触区CTR2中。在本实施例中，每个第一插塞PLG1可包括下插塞LP和上插塞UP。第一插塞PLG1的下插塞LP可以与外围电路区PERI的下接触插塞LCP1、LCP2和LCP3同时形成。因此，第一插塞PLG1的下插塞LP的顶表面可以与下接触插塞LCP1、LCP2和LCP3的顶表面基本共面。第一插塞PLG1的上插塞UP可具有基本相同的垂直长度。另外，第一插塞PLG1的上插塞UP可以与第二层叠结构ST2的插塞PLG2和外围电路区PERI的接触垫CP1、CP2及CP3同时形成。接触垫CP1、CP2和CP3的底表面可以与上插塞UP的底表面基本共面。
根据图17中示出的实施例，基板10可包括单元阵列区CAR、外围电路区PERI和在单元阵列区CAR和外围电路区PERI之间的接触区。接触区可围绕单元阵列区CAR。在一些实施方式中，接触区可包括在单元阵列区CAR一侧处的第一接触区CTR1和在单元阵列区CAR的另一侧处的第二接触区CTR2。
单元阵列结构可包括层叠结构和穿透该层叠结构的垂直结构，该层叠结构包括垂直地层叠在单元阵列区CAR的基板10上的电极。层叠结构可包括顺序地层叠在单元阵列区CAR的基板10上的第一层叠结构ST1、第二层叠结构ST2和第三层叠结构ST3。第一至第三层叠结构ST1、ST2和ST3可具有线形结构，如图12所示。替代地，第一至第三层叠结构ST1、ST2和ST3可具有覆盖单元阵列区CAR的基板10的整个部分的板状结构。
第一层叠结构ST1可包括垂直地层叠在基板10上的多个第一电极EL1。第一层叠结构ST1可还包括绝缘层，每个绝缘层设置在彼此垂直相邻的第一电极EL1之间。第一层叠结构ST1可在第一接触区CTR1和第二接触区CTR2中具有阶梯式结构。覆盖第一电极EL1的端部分的第一层间绝缘层110可以设置在第一接触区CTR1和第二接触区CTR2的基板10上。第一层间绝缘层110的顶表面可以与第一层叠结构ST1的顶表面基本共面。
第二层叠结构ST2可包括垂直地层叠在第一层叠结构ST1上的多个第二电极EL2。第二层叠结构ST2可还包括绝缘层，每个绝缘层设置在彼此垂直相邻的第二电极EL2之间。第二层叠结构ST2可在第一接触区CTR1和第二接触区CTR2中具有阶梯式结构。在平面图中，第二层叠结构ST2可暴露出第一接触区CTR1中的第一电极EL1的端部分，但是可以与第二接触区CTR2中的第一电极EL1的端部分交叠。另外，在第一方向D1上，在第二层叠结构ST2中最长的一个第二电极EL2的长度可以大于第一层叠结构ST1中最短的一个第一电极EL1的长度。换句话说，第二层叠结构ST2中最下面的第二电极EL2的长度可以大于第一层叠结构ST1中最上面的第一层叠电极EL1的长度。
第二层间绝缘层120可以设置在第一层间绝缘层110上以覆盖第二电极EL2的端部分。换句话说，第二层间绝缘层120可以覆盖第一接触区CTR1和第二接触区CTR2中的第二层叠结构ST2。第二层间绝缘层120的顶表面可以与第二层叠结构ST2的顶表面基本共面。
第三层叠结构ST3可以包括垂直地层叠在第二层叠结构ST2上的多个第三电极EL3。第三层叠结构ST3可在第一接触区CTR1和第二接触区CTR2中具有阶梯式结构。在平面图中，第三层叠结构ST3可暴露出第二接触区CTR2中的第二电极EL2的端部分，但是可以与第一接触区CTR1中的第二电极EL2的端部分交叠。另外，第三层叠结构ST3可以暴露出第一接触区CTR1中的第一电极EL1的端部分。此外，在第一方向D1上，第三层叠结构ST3中最长的一个第三电极EL3的长度可以大于第二层叠结构ST2中最短的一个第二电极EL2的长度。换句话说，第三层叠结构ST3的最下面的第三电极EL3的长度可以大于第二层叠结构ST2的最上面的第二层叠电极EL2的长度。
覆盖第三电极EL3的端部分的第三层间绝缘层130可以设置在第二层间绝缘层120上。换句话说，第三层间绝缘层130可以覆盖第一接触区CTR1和第二接触区CTR2中的第三层叠结构ST3。第三层间绝缘层130的顶表面可以与第三层叠结构ST3的顶表面基本共面。
在本实施例中，垂直结构可以设置在单元阵列区CAR中以穿透第一至第三层叠结构ST1、ST2和ST3。在本实施例中，每个垂直结构可以包括穿透第一层叠结构ST1的第一垂直结构VS1、穿透第二层叠结构ST2的第二垂直结构VS2、和穿透第三层叠结构ST3的第三垂直结构VS3。另外，位线BL可以设置在每个垂直结构之上。位线BL可以通过位线接触插塞BPLG电连接到垂直结构。
另外，互连结构可以设置在第一接触区CTR1和第二接触区CTR2中。互连结构可以包括连接到第一层叠结构ST1的第一插塞PLG1、连接到第一插塞PLG1的第一连接线CL1、连接到第二层叠结构ST2的第二插塞PLG2、连接到第二插塞PLG2的第二连接线CL2、连接到第三层叠结构ST3的第三插塞PLG3、和连接到第三插塞PLG3的第三连接线CL3。
在一些实施方式中，第一插塞PLG1可以穿透第一接触区CTR1中的第一至第三层间绝缘层110、120和130。第一插塞PLG1可以分别连接到设置在彼此不同的高度上的第一电极EL1的端部分。第一连接线CL1可以分别连接到第一插塞PLG1。第一连接线CL1可以设置在第一接触区CTR1中距离基板10的顶表面相同的距离处。
第二插塞PLG2可以穿透第二接触区CTR2中的第二层间绝缘层120和第三层间绝缘层130。第二插塞PLG2可以分别连接到设置在彼此不同的高度上的第二电极EL2的端部分。第二连接线CL2可以分别连接到第二插塞PLG2。第二连接线CL2可以设置在第二接触区CTR1中距离基板10的顶表面相同的距离处。
第三插塞PLG3可以设置在第一接触区CTR1中以邻近单元阵列区CAR。第三插塞PLG3可以穿透第三层间绝缘层130并且可以分别连接到第三电极EL3的端部分。第三连接线CL3可以分别连接到第三插塞PLG3。第三连接线CL3可以设置在第一接触区CTR1中距离基板10的顶表面相同的距离处。
在包括第一至第三层叠结构ST1、ST2和ST3的单元阵列结构设置在单元阵列区CAR的基板10上的情况下，外围电路区PERI中的接触垫CP1、CP2和CP3可以设置在与第二层叠结构ST2相同的垂直水平上。换句话说，第一层间绝缘层110可以设置在外围电路区PERI的基板10上以覆盖外围逻辑结构，第二层间绝缘层120和第三层间绝缘层130可以顺序地层叠在外围电路区PERI中的第一层间绝缘层110上。在此，第一层间绝缘层110可以包括电连接到外围逻辑结构的下接触插塞LCP1、LCP2和LCP3，第二层间绝缘层120可以包括连接到下接触插塞LCP1、LCP2和LCP3的接触垫CP1、CP2和CP3。第三层间绝缘层130可以覆盖接触垫CP1、CP2和CP3的顶表面。第三层间绝缘层130可以包括连接到接触垫CP1、CP2和CP3的上接触插塞UCP1、UCP2和UCP3。换句话说，接触垫CP1、CP2和CP3的顶表面可以低于单元阵列区CAR的层叠结构的顶表面。另外，接触垫CP1、CP2和CP3的顶表面可以低于接触区的第一至第三插塞PLG1、PLG2和PLG3的顶表面。
根据图18中示出的实施例，基板10可包括单元阵列区CAR、外围电路区PERI和在单元阵列区CAR与外围电路区PERI之间围绕单元阵列区CAR的接触区。在一些实施方式中，接触区可以包括第一接触区CTR1、第二接触区CTR2和第三接触区CTR3。第一接触区CTR1可以邻近于外围电路区PERI，第三接触区CTR3可以邻近于单元阵列区CAR。第二接触区CTR2可以设置在第一接触区CTR1和第三接触区CTR3之间。另外，基板10可以还包括邻近于单元阵列区CAR并与接触区相对的虚设区DMY。
第一层叠结构ST1、第二层叠结构ST2和第三层叠结构ST3可以顺序地层叠在单元阵列区CAR的基板10上。如参考图17所述，第一层叠结构ST1可以包括垂直层叠的第一电极EL1，第二层叠结构ST2可以包括垂直层叠的第二电极EL2。第三层叠结构ST3可以包括垂直层叠的第三电极EL3。
在本实施例中，第一至第三电极EL1、EL2和EL3的每个可具有平行于基板10的顶表面的互连部分和垂直于基板10的顶表面的接触部分。第一至第三电极EL1、EL2和EL3的接触部分可以设置在接触区中彼此不同的水平位置上。第一电极EL1的接触部分可以设置在第一接触区CTR1中并可具有在基本相同的高度上暴露的顶表面。第二电极EL2的接触部分可以设置在第二接触区CTR2中并可具有在基本相同的高度上暴露的顶表面。第三电极EL3的接触部分可以设置在第三接触区CTR3中并且可具有在基本相同的高度上暴露的顶表面。
第一插塞PLG1可以连接到第一接触区CTR1中的第一电极EL1的接触部分。第一插塞PLG1的垂直长度可以基本彼此相等。第二插塞PLG2可以连接到第二接触区CTR2中的第二电极EL2的接触部分。第二插塞PLG2的垂直长度可以基本彼此相等。第三插塞PLG3可以连接到第三接触区CTR3中的第三电极EL3的接触部分。第三插塞PLG3的垂直长度可以基本彼此相等。
另外，第一插塞PLG1和第二插塞PLG2的顶表面可以基本彼此共面。当单元阵列区CAR的第二插塞PLG2形成在上述单元阵列结构中时，可以形成外围电路区PERI的接触垫CP1、CP2和CP3。因此，接触垫CP1、CP2和CP3的顶表面可以与第一插塞PLG1和第二插塞PLG2的顶表面基本共面。外围电路区PERI的上接触插塞UCP3的顶表面可以与第三插塞PLG3的顶表面基本共面。
图19至29是沿图14的线I-I'、II-II'和III-III'截取的截面图，以示出用于制造根据一些实施方式的半导体存储器件的方法。
参考图19，基板10可以包括单元阵列区CAR、外围电路区PERI和在其间的接触区。在一些实施方式中，接触区可包括邻近于外围电路区PERI的第一接触区CTR1和邻近于单元阵列区CAR的第二接触区CTR2。外围电路区PERI的基板10可包括由器件隔离层11限定的图12的有源区ACT。
基板10可以是具有半导体属性的基板(例如，硅晶片)、绝缘基板(例如，玻璃基板)、或由绝缘材料覆盖的半导体或导体。例如，基板10可以是具有第一导电类型的硅晶片。
在一些实施方式中，包括外围电路的外围逻辑结构可以形成在外围电路区PERI的基板10上。形成外围逻辑结构可以包括形成参考图9描述的行和列解码器、页面缓冲器和控制电路。在一些实施方式中，构成外围电路的外围晶体管和电阻图案25可以形成在外围电路区PERI的基板10上。
形成外围晶体管可以包括在基板10上形成外围栅电极23和在外围栅电极23两侧的有源区中形成源极掺杂区21和漏极掺杂区22，其中栅绝缘层在外围栅电极23和基板10之间。在此，外围栅电极23可以横过有源区并可以在第一方向上延伸。另外，当形成外围栅电极23时，电阻图案25还可形成在外围电路区PERI的基板10上。电阻图案25可以由与外围栅电极23相同的材料形成。在此，外围栅电极23可以用作外围电路中的MOS晶体管的栅电极，源极掺杂区21和漏极掺杂区22可以用作MOS晶体管的源电极和漏电极。外围栅电极23可包括掺杂有掺杂剂的多晶硅和/或金属材料。栅绝缘层可包括通过热氧化工艺形成的硅氧化物层。
然后，外围绝缘图案30可以形成在外围电路区PERI中具有外围晶体管和电阻图案25的基板10上。外围绝缘层可以形成在具有外围晶体管和电阻图案25的基板10的整个顶表面上。随后，外围绝缘层可以被图案化以形成外围绝缘图案30。此时，单元阵列区CAR和第一及第二接触区CTR1及CTR2中的绝缘层可以被去除以暴露单元阵列区CAR和第一及第二接触区CTR1及CTR2的基板10。在形成外围绝缘层之前，可以形成蚀刻停止层以共形地覆盖外围栅电极23、电阻图案25和基板10的顶表面。外围绝缘图案30可以由硅氧化物、硅氮化物、硅氮氧化物、硅碳化物和硅碳氧化物中的至少一个形成。蚀刻停止层可由相对于外围绝缘图案30具有蚀刻选择性的绝缘材料形成。
继续参考图19，层叠结构可以形成在单元阵列区CAR的基板10上。
在一些实施方式中，层叠结构可包括第一层叠结构ST1和第二层叠结构ST2，该第一层叠结构ST1包括层叠在基板10上的多个第一水平层HL1，该第二层叠结构ST2包括层叠在第一层叠结构ST1上的多个第二水平层HL2。绝缘层ILD可以设置在第一水平层HL1之间以及在第二水平层HL2之间。在一些实施方式中，层叠结构的高度可以大于外围逻辑结构的高度。例如，层叠结构的高度可以等于或大于外围逻辑结构的高度的大约两倍。换句话说，外围逻辑结构的顶表面可以低于层叠结构的顶表面。
在一些实施方式中，层叠结构可在接触区中具有阶梯式结构。换句话说，层叠结构可具有在接触区中的倾斜轮廊。即，绝缘层ILD以及第一和第二水平层HL1和HL2的面积可随着距离基板10的顶表面距离增大而变小。换句话说，外围电路区PERI与第一和第二水平层HL1和HL2的侧壁之间的距离可随着水平层HL1和HL2自基板10的顶表面的高度的增大而增大。
更详细地，第一层叠结构ST1的第一水平层HL1和绝缘层ILD的端部分可以设置在第一接触区CTR1中。第一水平层HL1的端部侧壁可以设置在第一接触区CTR1中彼此不同的水平位置处。第二层叠结构ST2的第二水平层HL2和绝缘层ILD的端部分可以设置在第二接触区CTR2中。第二水平层HL2的端部侧壁可以设置在第二接触区CTR2中彼此不同的水平位置处。第一水平层HL1的端部侧壁之间的水平距离可以基本一致。同样地，第二水平层HL2的端部侧壁之间的水平距离可以基本一致。
形成层叠结构可包括形成薄层结构和图案化该薄层结构，该薄层结构包括交替地层叠在基板10上的水平层和绝缘层。图案化薄层结构可包括交替地且重复地执行减小掩模图案(未示出)的水平面积的工艺和各向异性地蚀刻该薄层结构的工艺。由于交替且重复地执行这些工艺，绝缘层ILD的端部分可以从其最下面的一个顺序地暴露在接触区中。替代地，第一水平层HL1和第二水平层HL2的端部分可以从其最下面的一个顺序地暴露在接触区中。
当形成层叠结构时，部分的绝缘层ILD和第一水平层HL1可保留在外围绝缘图案30的侧壁上。换句话说，薄层结构的一部分可以不在各向异性蚀刻工艺中被蚀刻而是可以以间隔物形状保留在外围绝缘图案30的侧壁上。
在一些实施方式中，第一水平层HL1和第二水平层HL2的厚度可以彼此相等。替代地，一些第一水平层HL1和第二水平层HL2的厚度可以不同于其他第一水平层HL1和第二水平层HL2的厚度。另外，绝缘层ILD的厚度可以彼此相等。替代地，一些绝缘层ILD的厚度可以不同于其他绝缘层ILD的厚度。
在一些实施方式中，层叠结构的第一水平层HL1和第二水平层HL2可以用作参考图12至18描述的电极EL1、EL2和EL3。在其他实施方式中，水平层HL1和HL2可以用作限定空间的牺牲层，图12至18的电极EL1、EL2和EL3将设置在该空间中。如果第一水平层HL1和第二水平层HL2用作牺牲层，第一水平层HL1和第二水平层HL2可以由在湿蚀刻工艺中相对于绝缘层ILD具有蚀刻选择性的材料形成。例如，绝缘层ILD可包括硅氧化物和硅氮化物中的至少一个。第一水平层HL1和第二水平层HL2可以由相同的材料形成。例如，第一水平层HL1和第二水平层HL2可包括不同于绝缘层ILD并且从由硅、硅氧化物、硅碳化物和硅氮化物组成的组中选出的材料。
在一些实施方式中，绝缘层ILD可以由硅氧化物层形成。每个绝缘层ILD可还包括高k介电层，以容易地产生参考图11A描述的反型区。在此，高k介电层可包括具有比硅氧化物高的介电常数的高介电材料(例如，硅氮化物和硅氮氧化物)中的至少一个。
在如上所述形成外围逻辑结构和层叠结构之后，填充绝缘层100可以形成在外围电路区PERI和接触区的基板10上。填充绝缘层100可以通过沉积技术沉积在单元阵列区CAR和外围电路区PERI中的结构上。填充绝缘层100可以被沉积以具有大于外围逻辑结构的顶表面与层叠结构的顶表面之间的垂直距离的厚度。通过沉积技术形成的填充绝缘层100可具有在单元阵列区CAR和外围电路区PERI之间的高度差。因此，在沉积填充绝缘层100之后，可以在填充绝缘层100上执行平坦化工艺，以去除单元阵列区CAR和外围电路区PERI之间的高度差。换句话说，填充绝缘层100可具有平坦化的顶表面。
例如，填充绝缘层100可包括高密度等离子体(HDP)氧化物层、正硅酸乙酯(TEOS)层、等离子体增强正硅酸乙酯(PE-TEOS)层、O3正硅酸乙酯(O3-TEOS)层、未掺杂的硅酸盐玻璃(USG)层、磷硅酸盐玻璃(PSG)层、硼硅玻璃(BSG)层、硼磷硅玻璃(BPSG)层、氟化物硅酸盐玻璃(FSG)层、旋涂玻璃(SOG)层、Tonen SilaZene(TOSZ)层、或其任意组合。在其他实施方式中，填充绝缘层100可包括硅氮化物、硅氮氧化物或具有低介电常数的低k介电材料。
参考图20，垂直结构VS和数据存储层可以形成在单元阵列区CAR的基板10上。垂直结构VS可穿透层叠结构。垂直结构VS可包括半导体材料或导电材料。
在一些实施方式中，形成垂直结构VS可包括分别形成穿透层叠结构的开口和在开口中形成半导体图案。
掩模图案(未示出)可以形成在层叠结构上，然后层叠结构可以利用掩模图案(未示出)作为蚀刻掩模各向异性地蚀刻以形成开口。在各向异性蚀刻工艺中，在开口下面的基板10的顶表面可以被过蚀刻。因此，基板10的通过开口暴露的顶表面可以凹进预定深度。另外，由于各向异性蚀刻工艺，开口的下部宽度可以小于开口的上部宽度。开口可以沿着一个方向布置成线形或者锯齿形。
在一些实施方式中，在开口中形成半导体图案可包括形成暴露出基板10并覆盖开口的侧壁的半导体间隔物SP2，以及在开口中形成连接到基板10的半导体主体部SP1，如图11A所示。半导体图案可包括硅、锗或其任意混合物。半导体图案可以被掺杂。替代地，半导体图案可以是没有被掺杂的本征半导体图案。半导体图案可具有晶体结构，其包括单晶结构、非晶结构和多晶结构中的至少一个。每个半导体图案可包括空心管形状或空心通心粉形状。在此情况下，半导体图案的底端可以是闭合的。垂直结构VS可具有设置在垂直结构VS的顶端处的导电垫。导电垫可以是掺杂有掺杂剂的掺杂区或导电材料。
在形成垂直结构VS之前，可以形成数据存储层的一部分。换句话说，在形成垂直结构VS之前，可以形成图11A中的数据存储层的垂直图案VP。垂直图案VP可由一个薄层或多个薄层组成。在一些实施方式中，垂直图案VP可包括电荷捕获型快闪存储器晶体管的隧道绝缘层。隧道绝缘层可包括具有大于电荷存储层的能带隙的材料中的至少一个。例如，隧道绝缘层可包括硅氧化物层。另外，垂直图案VP可包括电荷捕获型快闪存储器晶体管的电荷存储层。电荷存储层可包括富捕获点绝缘层(例如，硅氮化物层)、浮置栅电极、或包括导电纳米点的绝缘层中的至少一个。
如果第一水平层HL1和第二水平层HL2由绝缘材料形成，在形成垂直结构VS之后可以执行用导电图案取代第一水平层HL1和第二水平层HL2的工艺，如图21和22所示。
参考图21，第一水平层HL1和第二水平层HL2可以被去除以形成在绝缘层ILD之间的凹进区R。第一水平层HL1和第二水平层HL2可以使用相对于绝缘层ILD和垂直结构VS具有蚀刻选择性的蚀刻配方被各向同性蚀刻，以形成凹进区R。在此，第一水平层HL1和第二水平层HL2可以通过各向同性蚀刻工艺被完全地去除。例如，如果第一水平层HL1和第二水平层HL2是硅氮化物层且绝缘层ILD是硅氧化物层，则第一水平层HL1和第二水平层HL2可以使用包括磷酸的蚀刻溶液被各向同性地蚀刻。
参考图22，可以形成绝缘图案和导电图案。绝缘图案可覆盖凹进区R的内表面，导电图案可以形成为填充凹进区R。覆盖凹进区R的内表面的绝缘图案可相应于参考图11A描述的数据存储层的水平图案HP。在一些实施方式中，水平图案HP可由一个薄层或多个薄层组成。在一些实施方式中，水平图案HP可包括电荷捕获型快闪存储器晶体管的阻挡绝缘层。阻挡绝缘层可包括具有小于隧道绝缘层并大于电荷存储层的能带隙的材料中的至少一个。例如，阻挡绝缘层可包括至少一个高k介电层，诸如，铝氧化物层和铪氧化物层。
在本实施例中，形成导电图案可包括在通过除去第一水平层形成的凹进区中形成第一电极EL1和在通过除去第二水平层形成的凹进区中形成第二电极EL2，该第一电极EL1构成层叠结构ST1，该第二电极EL2构成第二结构ST2。
参考图23，第一图案化工艺可以在填充绝缘层100上执行以形成第二接触区CTR2的上接触孔UH和外围电路区PERI的外围沟槽T。在第一图案化工艺中，蚀刻掩模图案(未示出)可以形成在填充绝缘层100上，然后填充绝缘层100可以被各向异性地蚀刻。
由于在形成上接触孔UH时第二层叠结构ST2在第二接触区CTR2中具有阶梯式结构，所以上接触孔UH可局部地暴露出设置在彼此不同的水平上的第二电极EL2。换句话说，上接触孔UH的蚀刻深度可以彼此不同。
在一些实施方式中，外围沟槽T可包括在源极掺杂区21之上的第一外围沟槽、在漏极掺杂区22之上的第二外围沟槽、以及在外围栅电极23之上的第三外围沟槽。
外围电路区PERI的外围沟槽T可沿着第一方向平行于外围栅电极23延伸并大体限定类似板状开口，该开口具有显著小于长度和深度的宽度。外围沟槽T在第一方向上的长度可以大于有源区在第一方向上的宽度。由于外围沟槽T与上接触孔UH一起形成，所以外围沟槽T的蚀刻深度可以大于上接触孔UH的蚀刻深度中的最小一个并且小于上接触孔UH的蚀刻深度中的最大一个。另外，外围沟槽T的宽度可以大于上接触孔UH在第二方向上的宽度。
参考图24，牺牲层SL可以形成为填充上接触孔UH和外围沟槽T。牺牲层SL可以由相对于填充绝缘层100具有蚀刻选择性的材料形成，并包括碳作为其主要成分。例如，牺牲层SL可以由由碳和氢组成的层或由碳、氢和氧组成的层形成。在一些实施方式中，牺牲层SL可以由旋涂硬掩模(SOH)层或无定形碳层(ACL)形成。SOH层可包括碳基SOH层或硅基SOH层。在其他实施方式中，牺牲层SL可以由光致抗蚀剂或非晶硅形成。牺牲层SL可以利用旋涂法形成。回蚀刻工艺可以在牺牲层SL上执行直到填充绝缘层100的顶表面被暴露。
参考图25，第二图案化工艺可以在填充绝缘层100上执行以形成第一接触区CTR1的下接触孔LH和外围电路区PERI的外围接触孔PH。在第二图案化工艺中，蚀刻掩模图案(未示出)可以形成在填充绝缘层100上，然后填充绝缘层100可以被各向异性地蚀刻。
在本实施例中，由于在形成下接触孔LH时第一层叠结构ST1在第一接触区CTR1中具有阶梯式结构，所以下接触孔LH可局部地暴露设置在彼此不同的水平上的第一电极EL1。换句话说，下接触孔LH的蚀刻深度可以在第二图案化工艺中彼此不同。
在第二图案化工艺中，牺牲层SL和填充绝缘层100可以被顺序地各向异性蚀刻以在外围电路区PERI中形成外围接触孔PH。换句话说，外围接触孔PH可穿透填充绝缘层100和填充外围沟槽T的牺牲层SL以暴露部分的外围逻辑结构。外围接触孔PH可以连接到外围沟槽的底表面。当从平面图看时，外围接触孔PH可以与器件隔离层11间隔开并且可以设置在有源区中。在一些实施方式中，外围接触孔PH可包括第一、第二和第三外围接触孔。第一外围接触孔可穿透填充绝缘层100和设置在第一外围沟槽中的牺牲层SL，以局部地暴露源极掺杂区21。第二外围接触孔可穿透填充绝缘层100和设置在第二外围沟槽中的牺牲层SL以局部地暴露漏极掺杂区22。第三外围接触孔可穿透填充绝缘层100和设置在第三外围沟槽中的牺牲层SL，以局部地暴露外围栅电极23。根据图24和25中示出的实施例，在形成上接触孔UH和外围沟槽T之后可以形成下接触孔LH和外围接触孔PH。替代地，根据图28和29中示出的实施方式，可以首先执行第一图案化工艺以形成下接触孔LH和外围接触孔PH。此后，下接触孔LH和外围接触孔PH可以用牺牲层SL填充，然后可以执行第二图案化工艺以形成上接触孔UH和外围沟槽T。
在一些实施方式中，外围电路区PERI的外围沟槽T可以与第二接触区CTR2的上接触孔UH同时形成，使得外围沟槽T的底表面可以与外围逻辑结构间隔开。外围沟槽T的蚀刻深度可以通过图案化技术控制在上接触孔UH的蚀刻深度中的最小一个与最大一个之间。
参考图26，牺牲层SL可以从上接触孔UH和外围沟槽T去除。因此，在接触区中，第二电极EL2的端部分可以通过上接触孔UH被暴露，第一电极EL1的端部分可以通过下接触孔LH被暴露。同时，第一至第三外围沟槽的内侧壁可以暴露在外围电路区PERI中。第一至第三外围接触孔可以分别连接到第一至第三外围沟槽T的底表面。
参考图27，第一插塞PLG1可以形成在下接触孔LH中，第二插塞PLG2可以形成在上接触孔UH中。同时，下接触插塞LCP1、LCP2和LCP3可以形成在外围接触孔PH上，接触垫CP1、CP2和CP3可以形成在外围沟槽T中。
导电材料可以被沉积以填充单元阵列区CAR的上接触孔UH和下接触孔LH以及外围电路区PERI的外围接触孔PH和外围沟槽T，然后可以在导电材料上执行平坦化工艺直到填充绝缘层100的顶表面被暴露，由此形成第一和第二插塞PLG1和PLG2、下接触插塞LCP1、LCP2和LCP3以及接触垫CP1、CP2和CP3。因此，第一插塞PLG1和第二插塞PLG2的顶表面可以与接触垫CP1、CP2和CP3的顶表面基本共面。接触垫CP1、CP2和CP3可包括第一接触垫CP1、第二接触垫CP2和第三接触垫CP3，如上所述。
在一些实施方式中，第一插塞PLG1和第二插塞PLG2、下接触插塞LCP1、LCP2和LCP3以及接触垫CP1、CP2和CP3可以形成为包括金属材料(例如，钨)。在此情况下，形成第一和第二插塞PLG1和PLG2、下接触插塞LCP1、LCP2和LCP3以及接触垫CP1、CP2和CP3可包括顺序地形成势垒金属层(例如，金属氮化物层)和金属层(例如，钨层)。
如图13所示，在上部绝缘层200形成在填充绝缘层100上之后，位线插塞BPLG可以形成为连接到单元阵列区CAR的垂直结构VS。同时，第一接触CT1可以形成为连接到在第一接触区CTR1中的第一插塞PLG1，第二接触CT2可以形成为连接到第二接触区CTR2中的第二插塞PLG2。另外，上接触插塞UCP1、UCP2和UCP3可以形成为在外围电路区PERI中连接到第一至第三接触垫CP1、CP2和CP3。
在一些实施方式中，由于第一插塞PLG1和第二插塞PLG2与上接触插塞UCP1、UCP2和UCP3同时形成，上接触插塞UCP1、UCP2和UCP3的顶表面可以与第一接触CT1和第二接触CT2的顶表面基本共面。
上接触插塞UCP1、UCP2和UCP3可以连接到接触垫CP1、CP2和CP3，而不考虑下接触插塞LCP1、LCP2和LCP3的位置。在本实施例中，形成上接触插塞UCP1、UCP2和UCP3可包括形成连接到第一接触垫CP1的第一上接触插塞UCP1、形成连接到第二接触垫CP2的第二上接触插塞UCP2、和形成连接到第三接触垫CP3的第三上接触插塞UCP3。
随后，多个互连ICL可以形成在外围电路区PERI的上部绝缘层200上。互连ICL可在第二方向上延伸、交叉外围栅电极23。互连ICL可从单元阵列区CAR延伸到外围电路区PERI中。在一些实施方式中，多个互连ICL可电连接单元阵列区CAR的存储单元到外围电路区PERI的外围逻辑结构。每个互连ICL可以电连接到第一至第三上接触插塞UCP1、UCP2和UCP3之一。
在一些实施方式中，单元阵列区CAR的位线BL和第一接触区CTR1及第二接触区CTR2的第一及第二连接线CL1及CL2可以与多个互连ICL同时形成。导电层可以沉积在上部绝缘层200上，然后沉积的导电层可以被图案化以形成位线BL、第一及第二连接线CL1及CL2和外围电路区PERI的互连ICL。
图30和31是示出根据其他实施方式的半导体存储器件的截面图。
根据图30中示出的实施例，基板10可包括单元阵列区CAR和外围电路区PERI。
单元阵列结构可以设置在单元阵列区CAR的基板10上。单元阵列结构可包括选择元件和数据存储元件DS。例如，选择元件可以是MOS晶体管或二极管。数据存储元件DS可以是电容器或可变电阻器。控制存储单元的外围逻辑电路可以形成在外围电路区PERI的基板上。例如，外围逻辑电路可包括NMOS和PMOS晶体管、二极管以及电阻器。
在一些实施方式中，用于选择存储单元的字线和位线可以设置在单元阵列区CAR的基板10上。数据存储元件DS可以分别形成在字线和位线的交叉点处。在一些实施方式中，数据存储元件DS可以是电容器，该电容器包括下电极BE、上电极TE和在下电极BE和上电极TE之间的电介质层IL。电容器下电极BE可以通过接触插塞BC电连接到选择元件。在一些实施方式中，电容器的下电极BE可具有圆柱形状或柱状。下电极BE的宽度可以从下电极BE的底端朝向顶端逐渐减小。
外围逻辑结构可以设置在外围电路区PERI的基板10上。外围逻辑结构可包括在第一方向上延伸以交叉由器件隔离层11限定的有源区的外围栅电极23、形成在外围栅电极23两侧处的有源区ACT中的源极掺杂区21和漏极掺杂区22、以及覆盖外围栅电极23和源极掺杂区21及漏极掺杂区22的外围绝缘图案30，如上所述。另外，外围逻辑结构可还包括电阻图案25。外围绝缘图案30可覆盖外围栅电极23和电阻图案25。在本实施例中，外围绝缘图案30的顶表面可以低于设置在单元阵列区CAR中的上电极TE的顶表面。
覆盖单元阵列结构和外围逻辑结构的填充绝缘层可以形成在基板10的整个顶表面上，在一些实施方式中，诸如图13，该填充绝缘层可以由诸如第一层间绝缘层100和第二层间绝缘层200的多个层形成。多个互连ICL可以设置在外围电路区PERI的填充绝缘层100和200上。多个互连ICL可从外围电路区PERI延伸到单元阵列区CAR中。
如参考图1至7所描述，当从平面图看时，多个互连ICL可沿着垂直于第一方向的第二方向平行延伸，部分的互连ICL可与有源区交叠。换句话说，多个互连ICL可以设置在一个有源区之上。
如参考图1至3所描述，在垂直视图中，第一至第三接触垫CP1、CP2和CP3可以设置在外围栅电极23的顶表面的高度与互连ICL的底表面的高度之间。第一至第三接触垫CP1、CP2和CP3可在第一方向上延伸并可以在第二方向上彼此横向地间隔开。第一至第三接触垫CP1、CP2和CP3可以设置在有源区之上。第一至第三接触垫CP1、CP2和CP3在第一方向上的长度可以大于有源区在第一方向上的宽度。在本实施例中，在垂直视图中，第一至第三接触垫CP1、CP2和CP3的底表面可以设置在下电极BE的顶表面的高度与下电极BE的底表面的高度之间。第一至第三接触垫CP1、CP2和CP3的顶表面可以与下电极BE的顶表面基本共面。
在一些实施方式中，第一接触垫CP1可以通过第一下接触插塞LCP1电连接到源极掺杂区21。第二接触垫CP2可以通过第二下接触插塞LCP2电连接到漏极掺杂区22。第三接触垫CP3可以通过第三下接触插塞LCP3电连接到外围栅电极23。
在平面图中，第一至第三下接触插塞LCP1、LCP2和LCP3可以设置在有源区中，而不考虑在填充绝缘层100和200上的互连ICL的位置。这可以提高第一至第三下接触插塞LCP1、LCP2和LCP3的形成工艺的余量并且提供更可靠、更密集且更高成本效率的设计。
如参考图1所述，第一至第三接触垫CP1、CP2和CP3的每个可以通过上接触插塞UCP1、UCP2或UCP3电连接到互连ICL之一。在一些实施方式中，第一至第三上接触插塞UCP1、UCP2和UCP3可以设置为分别对应于第一至第三接触垫CP1、CP2和CP3。第一至第三上接触插塞UCP1、UCP2和UCP3的位置可以根据互连ICL与外围逻辑电路之间的电连接关系而改变。
根据图31中示出的实施方式，当从平面图看时，外围电路区可与单元阵列区交叠。更详细地，外围逻辑结构PS和单元阵列结构CS可以顺序地层叠在基板10上。换句话说，在垂直视图中，外围逻辑结构PS可以设置在基板10和单元阵列结构CS之间。
在本实施例中，外围逻辑结构PS可包括图9的行解码器2和列解码器4、图9的页面缓冲器3、以及控制电路，如参考图8和9所述。这些外围电路可以设置在基板10上。另外，基板10可包括掺杂有n型掺杂剂的n阱区20n和掺杂有p型掺杂剂的p阱区20p。有源区可以通过器件隔离层11限定在n阱区20n和p阱区20p中。
外围逻辑结构PS可包括在第一方向上延伸以横过有源区的外围栅电极23、形成在外围栅电极23两侧处的有源区中的源极掺杂区21和漏极掺杂区22、以及覆盖外围电路的第一层间绝缘层50。另外，外围逻辑结构PS可包括第一至第三下接触插塞LCP1、LCP2和LCP3、第一至第三接触垫CP1、CP2和CP3、以及设置在第二层间绝缘层60上的多个互连ICL。
多个互连ICL可沿着垂直于第一方向的第二方向平行延伸，部分的互连ICL可与有源区交叠，如上所述。换句话说，多个互连ICL可以设置在一个有源区之上。
在垂直视图中，第一至第三接触垫CP1、CP2和CP3可以设置在外围栅电极23的顶表面的高度与互连ICL的底表面的高度之间。第一至第三接触垫CP1、CP2和CP3可在第一方向上延伸并可以在第二方向上彼此间隔开。第一至第三接触垫CP1、CP2和CP3可以设置在有源区之上。第一至第三接触垫CP1、CP2和CP3在第一方向上的长度可以大于有源区在第一方向上的宽度。
第一接触垫CP1可以通过第一下接触插塞LCP1电连接到源极掺杂区21。第二接触垫CP2可以通过第二下接触插塞LCP2电连接到漏极掺杂区22。第三接触垫CP3可以通过第三下接触插塞LCP3电连接到外围栅电极23。在平面图中，第一至第三下接触插塞LCP1、LCP2和LCP3可以设置在有源区中，而不考虑在第二层间绝缘层60上的互连ICL的位置。下部填充绝缘层70可以设置在互连ICL上。下部填充绝缘层70可覆盖外围逻辑结构PS的整个表面。
如参考图1至7所述，第一至第三接触垫CP1、CP2和CP3的每个可以通过上接触插塞UCP1、UCP2或UCP3电连接到互连ICL之一。在一些实施方式中，第一至第三上接触插塞UCP1、UCP2和UCP3可以设置为分别对应于第一至第三接触垫CP1、CP2和CP3。第一至第三上接触插塞UCP1、UCP2和UCP3的位置可以根据互连ICL与外围逻辑电路之间的电连接关系而改变。
在本实施例中，单元阵列结构CS可包括设置在下部填充绝缘层70上的半导体层80。另外，单元阵列结构CS可还包括层叠结构和穿透该层叠结构的垂直结构，该层叠结构包括垂直地层叠在半导体层80上的电极。在本实施例中，半导体层80可包括硅(Si)、锗(Ge)或其任意混合物。半导体层80可以掺杂有掺杂剂。替代地，半导体层80可包括未掺杂的本征半导体。半导体层80可具有晶体结构，其包括单晶结构、非晶结构和多晶结构中的至少一个。
层叠结构可包括第一层叠结构ST1和第二层叠结构ST2，该第一层叠结构ST1包括垂直层叠在半导体层80上的多个第一电极EL1，该第二层叠结构ST2包括垂直层叠在第一层叠结构ST1上的多个第二电极EL2。
层叠结构可具有用于外围逻辑结构PS与第一和第二电极EL1和EL2之间的电互连的阶梯式结构。换句话说，在接触区中层叠结构的垂直高度随着距离单元阵列区CAR的距离减小而增大。即，层叠结构可具有在接触区中的倾斜轮廊。
在本实施例中，垂直结构VS可穿透第一层叠结构ST1和第二层叠结构ST2，并且可以连接到半导体层80。垂直结构VS可包括半导体材料或导电材料。
用于电连接单元阵列结构CS到外围逻辑结构PS的互连结构可以设置在第一接触区CTR1和第二接触区CTR2中。在本实施例中，上部填充绝缘层100可覆盖半导体层80上的层叠结构。第一插塞PLG1可穿透第一接触区CTR1中的上部填充绝缘层100。第一插塞PLG1可以分别连接到第一电极EL1的端部分。第二插塞PLG2可穿透第二接触区CTR2中的上部填充绝缘层100。第二插塞PLG2可以分别连接到第二电极EL1的端部分。另外，互连插塞PLG可以设置在接触区中。互连插塞PLG可穿透上部填充绝缘层100以连接到外围逻辑结构PS的互连ICL。
此外，第一连接线CL1可以设置在第一接触区CTR1的上部填充绝缘层100上。第一连接线CL1可以通过第一接触CT1电连接到第一插塞PLG1。第二连接线CL2可以设置在第二接触区CTR2的上部填充绝缘层100上。第二连接线CL2可以通过第二接触CT2电连接到第二插塞PLG2。另外，接触CT和互连线CL可以设置在接触区中。接触CT和互连线CL可以电连接到互连插塞PLG。
图32为示出包括根据实施方式的半导体存储器件的存储系统的示例的示意框图。
参考图32，存储系统1100可以应用于个人数字助理(PDA)、便携式计算机、上网平板、无线电话、移动电话、数字音乐播放器、存储卡或通过无线接收或传输信息数据的其他电子产品。
存储系统1100可包括控制器1110、输入/输出(I/O)单元1120(例如，键区、键盘和/或显示器)、存储器件1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储器件1130和接口单元1140中的至少两个可通过数据总线1150彼此通信。
控制器1110可包括以下中的至少一个：微处理器、数字信号处理器、微型控制器或具有与其任意一个相似的功能的其他逻辑器件。存储器件1130可存储通过控制器1110执行的命令。I/O单元1120可从系统1100外部接收数据或信号或可传输数据或信号到系统1100外部。
存储器件1130可包括根据上述的实施例的非易失性存储器件的至少一个。另外，存储器件1130可还包括随机存取易失性存储器件和/或各种类型的其他存储器件中的至少一个。
接口单元1140可传输数据到通信网络或可从通信网络接收数据。
图33为示出包括根据发明构思实施例的半导体存储器件的存储卡的示例的示意框图。
参考图33，用于存储大量数据的存储卡1200可包括以本发明实施方式实现的快闪存储器件1210。根据本发明的存储卡1200可包括控制主机与存储器件1210之间的数据通信的存储控制器1220。
静态随机存取存储器(SRAM)器件1221用作中央处理单元(CPU)1222的操作存储器。主机接口单元1223可以配置为包括存储卡1200与主机之间的数据通信协议。错误检查和纠正(ECC)块1224可检查和纠正从快闪存储器件1210读出的数据的错误。存储器接口单元1225可与快闪存储器件1210接口。CPU 1222可控制存储控制器1220的数据交换的整个操作。即使附图未示出，存储卡1200可还包括只读存储器(ROM)器件，其存储代码数据以与主机接口。
图34为示出包括根据实施方式的半导体存储器件的信息处理系统的示例的示意框图。
参考图34，应用本发明方面的存储系统1310安装在诸如移动装置或台式计算机的信息处理系统1300中。信息处理系统1300可包括通过系统总线1360电连接到快闪存储系统1310的调制解调器1320、中央处理单元(CPU)1330、随机存取存储器(RAM)器件1340、和用户接口单元1350。存储系统1310可实施在先描述的实施方式。存储系统1310可存储由CPU1330处理的数据或从外部系统输入的数据。存储系统1310可以实现为固态盘(SSD)。在此情况下，信息处理系统1300可稳定且可靠地在快闪存储系统1310中存储大量数据。通过发明实施方式提供的可靠性的增大使得存储系统1310能够节省用于错误纠正的资源，使得可以为信息处理系统1300提供高速数据交换功能。虽然附图中未示出，但是信息处理系统1300可还包括应用芯片组、照相机图像处理器(CIS)、和/或输入/输出设备。
另外，半导体存储器件和存储系统的实施方式可以使用各种封装技术被封装。例如，根据本发明的半导体存储器件和存储系统可以利用以下任一技术被封装：层叠封装(POP)技术、球栅阵列(BGAs)技术、芯片级封装(CSPs)技术、带引线的塑料芯片载体(PLCC)技术、塑料双列直插式封装(PDIP)技术、窝伏尔组件中管芯封装(die in waffle pack)技术、晶片形式中管芯(die in wafer form)技术、板上芯片(COB)技术、陶瓷双列直插式封装(CERDIP)技术、塑料公制四方扁平封装(plastic metric quad flat pack，PMQFP)技术、塑料四方扁平封装(PQFP)技术、小外型封装(small outline，SOIC)技术、收缩型小外形封装(SSOP)技术、薄小外型封装(thin small outline，TSOP)技术、薄型四方扁平封装(TQFP)技术、系统级封装(SIP)技术、多芯片封装(MCP)技术、晶片级制造封装(wafer-levelfabricated package，WFP)技术或晶片级处理堆叠封装(wafer-level processed stackpackage，WSP)技术。
根据实施方式，在平面图中，连接到MOS晶体管的下接触插塞可以与器件隔离层间隔开并且可以自由地设置在有源区中，而不考虑MOS晶体管和互连之间的电连接关系。因此，当形成下接触插塞时，可以增大工艺余量。
接触垫可以设置在下接触插塞上并在多个互连下面。接触垫可交叉互连。因此，上接触插塞的位置可以根据MOS晶体管与互连之间的电连接而自由地改变。
结果，即使有源区的面积减小，在形成电连接互连到MOS晶体管的接触插塞期间也可以提高工艺余量。存在在可靠性、密度、性能和成本上的相应改进。
虽然已经参考示例实施例描述了本发明的方面，然而对于本领域技术人员而言显然的是在不脱离公开的精神和范围的情况下，可以作出不同变化和改进。因此，应当理解，上述实施方式和描述不是限制，而是说明性的。因此，发明的范围通过权利要求书及它们的等价物的最宽可允许解释来确定，而不应受到上述描述的限制或约束。
本申请要求于2013年8月30日向韩国专利局提交的韩国专利申请No.10-2013-0104375的优先权，其全部内容通过引用结合在此。

Claims (35)

1.一种半导体器件，包括:
基板；
提供在所述基板上的包括栅电极的晶体管；
多个互连，提供在所述栅电极上方，所述多个互连在第一方向上延伸并在垂直于所述第一方向的第二方向上彼此间隔开；
接触垫，在所述第二方向上延伸，当从垂直视图看时，所述接触垫设置在所述栅电极与所述多个互连之间；
下接触插塞，将所述接触垫电连接到所述晶体管；和
上接触插塞，将所述接触垫电连接到所述多个互连之一，
其中，所述接触垫在垂直于所述第一方向和所述第二方向的垂直方向上延伸的厚度大于所述栅电极在所述垂直方向上延伸的厚度。
2.如权利要求1所述的半导体器件，其中所述接触垫的所述厚度大于每个所述互连的垂直厚度。
3.如权利要求1所述的半导体器件，其中，所述上接触插塞在所述垂直方向上延伸的高度大于所述接触垫的所述厚度。
4.如权利要求1所述的半导体器件，其中，所述上接触插塞在所述垂直方向上延伸的高度大于所述下接触插塞在所述垂直方向上延伸的高度。
5.如权利要求1所述的半导体器件，其中所述互连的每个具有在所述第二方向上的第一宽度，并且所述接触垫在所述第二方向上具有大于所述第一宽度的第二宽度。
6.如权利要求1所述的半导体器件，其中所述接触垫在所述第二方向上具有小于其上部宽度的下部宽度。
7.如权利要求1所述的半导体器件，其中所述上接触插塞与所述下接触插塞在所述第二方向上横向地间隔开。
8.如权利要求1所述的半导体器件，其中当从平面图看时，所述上接触插塞设置为不与所述下接触插塞交叠。
9.如权利要求1所述的半导体器件，其中当从平面图看时，所述互连中的至少一个交叉所述接触垫。
10.如权利要求1所述的半导体器件，还包括当从所述垂直视图看时提供在所述栅电极与所述多个互连之间的至少一个层间绝缘层，
其中所述接触垫完全穿过所述至少一个层间绝缘层。
11.如权利要求10所述的半导体器件，其中所述接触垫的所述厚度与所述至少一个层间绝缘层的垂直厚度相同。
12.如权利要求10所述的半导体器件，其中所述接触垫的顶表面位于与所述至少一个层间绝缘层的顶表面相同的水平处。
13.如权利要求1所述的半导体器件，还包括包含垂直堆叠在所述基板上的多个电极的堆叠结构，
其中所述接触垫的所述厚度大于所述电极的厚度的两倍。
14.如权利要求13所述的半导体器件，其中所述堆叠结构的垂直厚度大于所述栅电极的所述厚度。
15.如权利要求1所述的半导体器件，其中所述晶体管包括在所述栅电极的相反侧形成在所述基板中的源极区和漏极区，并且
其中所述下接触插塞连接到所述源极区和所述漏极区之一。
16.如权利要求1所述的半导体器件，其中所述基板包括由器件隔离层限定的有源区，并且
其中当从平面图看时，所述接触垫与部分的所述互连以及所述有源区的一部分交叠。
17.如权利要求16所述的半导体器件，其中所述互连的至少之一设置为不与所述有源区交叠。
18.一种半导体器件，包括：
基板；
提供在所述基板上的包括栅电极的晶体管；
多个互连，提供在所述栅电极上方，所述多个互连在第一方向上延伸并在垂直于所述第一方向的第二方向上彼此间隔开；
接触垫，在所述第二方向上延伸，当从垂直视图看时，所述接触垫设置在所述栅电极与所述多个互连之间；
下接触插塞，将所述接触垫电连接到所述晶体管；和
上接触插塞，将所述接触垫电连接到所述多个互连之一，
其中所述接触垫完全穿过至少一个绝缘层。
19.如权利要求18所述的半导体器件，其中所述至少一个绝缘层包括覆盖所述晶体管的第一绝缘层、设置在所述第一绝缘层上的第二绝缘层、以及设置在所述第二绝缘层上的第三绝缘层，并且
其中所述下接触插塞穿透所述第一绝缘层，所述接触垫穿透所述第二绝缘层，并且所述上接触插塞穿透所述第三绝缘层。
20.如权利要求19所述的半导体器件，其中所述第三绝缘层直接覆盖所述接触垫的顶表面和所述第二绝缘层的顶表面。
21.如权利要求18所述的半导体器件，其中在所述第二方向上，所述互连的每个具有第一宽度，并且所述接触垫具有大于所述第一宽度的第二宽度。
22.如权利要求18所述的半导体器件，其中所述接触垫具有在垂直于所述第一方向和所述第二方向的垂直方向上延伸的第一厚度，并且
其中所述栅电极具有在所述垂直方向上延伸的小于所述第一厚度的第二厚度。
23.如权利要求22所述的半导体器件，其中所述接触垫的所述第一厚度大于所述互连在所述垂直方向上延伸的第三厚度。
24.如权利要求18所述的半导体器件，其中所述接触垫具有在垂直于所述第一方向和所述第二方向的垂直方向上延伸的第一厚度，并且
其中所述上接触插塞具有在所述垂直方向上延伸的大于所述第一厚度的高度。
25.如权利要求18所述的半导体器件，其中所述接触垫具有在垂直于所述第一方向和所述第二方向的垂直方向上延伸的第一厚度，并且
其中所述下接触插塞具有在所述垂直方向上延伸的小于所述第一厚度的高度。
26.如权利要求18所述的半导体器件，其中所述上接触插塞与所述下接触插塞在所述第二方向上横向地间隔开。
27.如权利要求18所述的半导体器件，还包括包含垂直堆叠在所述基板上的多个电极的堆叠结构，
其中所述接触垫的厚度大于所述电极的厚度的两倍。
28.一种半导体器件，包括:
半导体基板；
在所述半导体基板上的包括栅电极的外围逻辑结构；
多个互连，在所述外围逻辑结构上方延伸；
接触垫，设置在所述栅电极的顶表面与所述多个互连的底表面之间；
下接触插塞，将所述外围逻辑结构电连接到所述接触垫；和
上接触插塞，将所述接触垫电连接到所述多个互连之一，
其中所述互连的每个在第一方向上延伸并在垂直于所述第一方向的第二方向上具有第一宽度，并且所述接触垫在所述第二方向上延伸并在所述第二方向上具有大于所述第一宽度的第二宽度，
其中，所述上接触插塞在垂直于所述半导体基板的顶表面的垂直方向上延伸的高度大于所述下接触插塞在所述垂直方向上延伸的高度，
其中所述接触垫具有在所述垂直方向上延伸的第一厚度，并且所述接触垫的所述第一厚度大于所述栅电极的垂直厚度。
29.如权利要求28所述的半导体器件，其中所述上接触插塞与所述下接触插塞在所述第二方向上横向地间隔开。
30.如权利要求28所述的半导体器件，其中所述接触垫的所述第一厚度大于所述互连的垂直厚度。
31.如权利要求30所述的半导体器件，其中所述上接触插塞的所述高度大于所述接触垫的所述第一厚度。
32.如权利要求30所述的半导体器件，还包括当从垂直视图看时提供在所述栅电极与所述多个互连之间的至少一个层间绝缘层，
其中所述接触垫完全穿过所述至少一个层间绝缘层。
33.如权利要求32所述的半导体器件，其中所述接触垫的所述第一厚度与所述至少一个层间绝缘层的垂直厚度相同。
34.如权利要求32所述的半导体器件，其中所述接触垫的顶表面位于与所述至少一个层间绝缘层的顶表面相同的水平处，
其中所述接触垫的底表面位于与所述至少一个层间绝缘层的底表面相同的水平处。
35.如权利要求28所述的半导体器件，其中所述外围逻辑结构包括在所述栅电极的相反侧形成在所述半导体基板中的源极区和漏极区，并且
其中所述下接触插塞连接到所述源极区和所述漏极区之一。
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