CN111009528B - 三维半导体存储器装置 - Google Patents

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Abstract

公开了一种三维半导体存储器装置，所述三维半导体存储器装置包括：第一衬底上的外围电路结构；外围电路结构上的第二衬底；第一堆叠结构至第四堆叠结构，它们在第二衬底上在第一方向上间隔开；第一支承连接件和第二支承连接件，它们在第二堆叠结构与第三堆叠结构之间；第三支承连接件和第四支承连接件，它们在第三堆叠结构与第四堆叠结构之间；以及穿通电介质图案，其穿过第一堆叠结构和第二衬底。第一支承连接件与第二支承连接件之间的第一距离与第三支承连接件与第四支承连接件之间的第二距离不同。

Description

三维半导体存储器装置
相关申请的交叉引用
本美国非临时申请要求于2018年10月8日在韩国知识产权局提交的韩国专利申请No.10-2018-0120033的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
本发明构思涉及三维半导体存储器装置，并且更具体地说，涉及可靠性提高的三维半导体存储器装置。
背景技术
半导体装置已高度集成，以满足消费者对高性能和低制造成本的需求。由于半导体装置的集成度是决定产品价格的一个重要因素，因此逐渐要求高的集成度。典型的二维和/或平面半导体装置的集成主要由单位存储器单元所占的面积决定，因此它很大程度上受到形成精细图案的技术水平的影响。然而，增加图案细度所需的极其昂贵的处理设备可能对增加二维和/或平面半导体装置的集成度形成实际限制。因此，提出了具有三维布置的存储器单元的三维半导体存储器装置。
发明内容
本发明构思的一些示例实施例提供具有提高的可靠性的半导体装置。
本发明构思的一个目的不限于上述这些，并且本领域技术人员从下面的描述中将清楚理解上面未提及的其它方面。
根据本发明构思的一些示例实施例，一种三维半导体存储器装置可包括：第一衬底上的外围电路结构；外围电路结构上的第二衬底；第一堆叠结构、第二堆叠结构、第三堆叠结构和第四堆叠结构，它们在第二衬底上在第一方向上间隔开；第一支承连接件和第二支承连接件，它们在第二堆叠结构与第三堆叠结构之间；第三支承连接件和第四支承连接件，它们在第三堆叠结构与第四堆叠结构之间；以及穿通电介质图案，其穿过第一堆叠结构和第二衬底。第一支承连接件与第二支承连接件之间的第一距离可与第三支承连接件与第四支承连接件之间的第二距离不同。
根据本发明构思的一些示例实施例，一种三维半导体存储器装置可包括：第一衬底上的外围电路结构；外围电路结构上的第二衬底；第一堆叠结构、第二堆叠结构、第三堆叠结构和第四堆叠结构，它们在第二衬底上在第一方向上间隔开；第二堆叠结构与第三堆叠结构之间的多个第一支承件；第三堆叠结构与第四堆叠结构之间的多个第二支承件；以及穿通电介质图案，其穿过第一堆叠结构和第二衬底。所述多个第一支承件的第一数量可大于所述多个第二支承件的第二数量。
根据本发明构思的一些示例实施例，一种三维半导体存储器装置可包括：第一衬底上的外围电路结构；外围电路结构上的第二衬底；第一堆叠结构、第二堆叠结构、第三堆叠结构和第四堆叠结构，它们在第二衬底上在第一方向上间隔开；第二堆叠结构与第三堆叠结构之间的多个第一支承件；第三堆叠结构与第四堆叠结构之间的多个第二支承件；以及穿通电介质图案，其穿过第一堆叠结构和第二衬底。所述多个第一支承件的第一平面面积之和可大于所述多个第二支承件的第二平面面积之和。
附图说明
图1示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的简化立体图；
图2示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的单元阵列的简化电路图；
图3示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的平面图；
图4示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的沿着图3的线I-I′截取的截面图；
图5示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的沿着图3的线II-II′截取的截面图；
图6示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的沿着图3的线III-III′截取的截面图；
图7示出了图3的部分A的放大图；
图8示出了图3的部分B的放大图；
图9示出了图4的部分C的放大图；
图10示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的沿着图3的线I-I′截取的截面图；
图11示出了图10的部分D的放大图；
图12示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的平面图；
图13示出了图12的部分E的放大图；
图14示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的平面图；
图15示出了图14的部分F的放大图；
图16示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的平面图；
图17示出了图16的部分G的放大图；
图18至图20和图23示出了沿着图3的线I-I′截取的截面图，显示了根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法；
图21和图24示出了沿着图3的线II-II′截取的截面图，显示了根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法；
图22示出了显示根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法的平面图。
具体实施方式
图1示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的简化立体图。
参照图1，根据一些实施例的三维半导体存储器装置可包括外围电路结构PRS和堆叠在外围电路结构PRS上的单元阵列结构CS。例如，当在平面图中看时，外围电路结构PRS和单元阵列结构CS可(例如，在竖直方向上)彼此重叠。
外围电路结构PRS可包括控制三维半导体存储器装置的单元阵列结构CS或与其交互的页缓冲器、控制电路和/或行解码器和列解码器。
单元阵列结构CS可包括多个存储器块BLK1至BLKn，它们中的每一个可包括数据擦除单元。存储器块BLK1至BLKn中的每一个可包括具有三维结构或竖直结构的存储器单元阵列。存储器单元阵列可包括三维布置的存储器单元以及电连接至存储器单元的多条字线和位线。存储器块BLK1至BLKn中的每一个可包括第一堆叠结构ST1、第二堆叠结构ST2、第三堆叠结构ST3和第四堆叠结构ST4(例如，见图3)。下面将参照附图进一步详细讨论具有三维结构的存储器单元阵列。
图2示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的单元阵列的简化电路图。
参照图2，三维半导体存储器装置可包括共源极线CSL、多条位线BL0至BL2和共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。
共源极线CSL可为设置在半导体衬底上的导电薄层或形成在半导体衬底中的杂质区。位线BL0至BL2可为设置在半导体衬底上方并且与其间隔开的导电图案(例如，金属线)。位线BL0至BL2可彼此相邻设置，并且多个单元串CSTR可彼此并联地连接到位线BL0至BL2中的每一条。在一些实施例中，单元串CSTR可布置在共源极线CSL上或者半导体衬底上。
单元串CSTR中的每一个可包括连接至共源极线CSL的地选择晶体管GST、连接至位线BL0至BL2之一的串选择晶体管SST和设置在地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可串联连接。另外，设置在共源极线CSL与位线BL0至BL2之间的地选择线GSL、多条字线WL0至WL3以及多条串选择线SSL1和SSL2可分别连接至地选择晶体管GST的栅电极、存储器单元晶体管MCT的栅电极和串选择晶体管SST的栅电极。
地选择晶体管GST可设置在距半导体衬底基本相同的距离处，并且它们的栅电极可共同连接至地选择线GSL，以具有相同的电位状态。地选择线GSL可设置在共源极线CSL与同其最邻近的存储器单元晶体管MCT之间。相似地，位于距共源极线CSL基本相同的距离处的所述多个存储器单元晶体管MCT的栅电极也可共同连接至字线WL0至WL3之一，以具有相同的电位状态。因为一个单元串CSTR包括设置在距共源极线CSL不同距离处的多个存储器单元晶体管MCT，所以字线WL0至WL3可设置为在共源极线CSL与位线BL0至BL2之间具有多层结构。
地选择晶体管GST和串选择晶体管SST以及存储器单元晶体管MCT可为利用沟道结构作为沟道区的金属氧化物半导体(MOS)场效应晶体管(MOSFET)。
图3示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的平面图。图4示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的沿着图3的线I-I′截取的截面图。图5示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的沿着图3的线II-II′截取的截面图。图6示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的沿着图3的线III-III′截取的截面图。图7示出了图3的部分A的放大图。图8示出了图3的部分B的放大图。图9示出了图4的部分C的放大图。
参照图3至图9，三维半导体存储器装置可包括第一衬底100上的外围电路结构PRS、外围电路结构PRS上的第二衬底200以及第二衬底200上的第一存储器块BLK1和第二存储器块BLK2。
第一衬底100可为硅衬底、硅-锗衬底、锗衬底或者生长在单晶硅衬底上的单晶外延层。器件隔离层101可设置在第一衬底100中。器件隔离层101可限定第一衬底100的有源区。例如，器件隔离层101可包括诸如氧化硅层的电介质材料。
外围电路结构PRS可设置在第一衬底100上。外围电路结构PRS可包括晶体管TR、第一层间电介质层110、连接线113和过孔115。晶体管TR可设置在第一衬底100的有源区上。晶体管TR可包括外围栅极电介质层40、外围栅电极50和源极/漏极区60。外围栅极电介质层40可设置在第一衬底100的有源区上。例如，外围栅极电介质层40可包括氧化硅层和/或热氧化物层。外围栅电极50可设置在外围栅极电介质层40上。例如，外围栅电极50可包括金属和/或掺杂杂质的多晶硅。源极/漏极区60可设置在第一衬底100的有源区中的在外围栅电极50的相对侧部上。源极/漏极区60可具有与第一衬底100的导电类型不同的导电类型。
第一层间电介质层110可设置在第一衬底100上。第一层间电介质层110可在晶体管TR上，在一些实施例中，可覆盖晶体管TR。第一层间电介质层110可包括多个层。例如，第一层间电介质层110可包括氧化硅层。连接线113和过孔115可设置在第一层间电介质层110中。位于不同水平高度处的连接线113可通过介于它们之间的过孔115彼此连接。晶体管TR也可通过过孔115连接至连接线113。在一些实施例中，连接线113和过孔115可包括诸如铜的金属。
第二衬底200可设置在外围电路结构PRS上。第二衬底200可包括单元阵列区10和焊盘区20。例如，第二衬底200可包括半导体材料，诸如硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)或它们的混合物。第二衬底200可包括掺有第一导电类型的杂质的半导体或者没有杂质的本征半导体。第二衬底200可具有选自单晶结构、非晶结构和多晶结构中的至少一个。
第一存储器块BLK1和第二存储器块BLK2可设置在第二衬底200的单元阵列区10和焊盘区20上。第一存储器块BLK1和第二存储器块BLK2可在第一方向(例如，X方向)上彼此间隔开。第一存储器块BLK1和第二存储器块BLK2可在第一方向X上交替地布置。第一存储器块BLK1和第二存储器块BLK2中的每一个可包括第一堆叠结构ST1、第二堆叠结构ST2、第三堆叠结构ST3和第四堆叠结构ST4，它们在第二衬底200的顶表面上按所述次序沿着第一方向X间隔开。第一堆叠结构ST1至第四堆叠结构ST4可在与第一方向X交叉的第二方向(例如，Y方向)上延伸。第一存储器块BLK1的第一堆叠结构ST1可在第一方向X上邻近于第二存储器块BLK2的第一堆叠结构ST1。换句话说，在一些实施例中，第一存储器块BLK1的第一堆叠结构ST1至第四堆叠结构ST4可布置为在与第二存储器块BLK2的第一堆叠结构ST1至第四堆叠结构ST4的布置(例如，X负方向)相反的第一方向X(例如，X正方向)上延伸。共源极区CSR可设置在在第一方向X上彼此邻近的第一堆叠结构ST1至第四堆叠结构ST4之间的第二衬底200中。共源极区CSR可在与第一方向X交叉的第二方向Y上延伸。共源极区CSR的导电类型可与第二衬底200的导电类型不同。
第一堆叠结构ST1至第四堆叠结构ST4中的每一个可在第二衬底200上包括缓冲电介质层210、栅电极220a、220b、220b_1和220c和电介质图案230，其中栅电极和电介质图案交替和重复地堆叠在缓冲电介质层210上。例如，缓冲电介质层210可包括热氧化物层和/或氧化硅层。栅电极220a、220b、220b_1和220c可包括地选择栅电极220a、单元栅电极220b和220b_1以及串选择栅电极220c。地选择栅电极220a可对应于栅电极220a、220b、220b_1和220c中的最下面(例如，最靠近第二衬底200)的一个，并且串选择栅电极220c可为栅电极220a、220b、220b_1和220c中的最上面(例如，离第二衬底200最远)的一个。单元栅电极220b和220b_1可设置在地选择栅电极220a与串选择栅电极220c之间。
第一堆叠结构ST1至第四堆叠结构ST4可在第二衬底200的焊盘区20上具有台阶结构。第一堆叠结构ST1至第四堆叠结构ST4可具有随着与单元阵列区10相距的距离增大而减小的高度(例如，竖直尺寸)。栅电极220a、220b、220b_1和220c可在第二方向Y上具有随着与第二衬底200相距的距离增大而减小的长度(例如，水平尺寸)。栅电极220a、220b、220b_1和220c中的每一个可具有第二衬底200的焊盘区20上的端部。地选择栅电极220a和单元栅电极220b和220b_1中的每一个的端部可对应于未被上面一层(例如，邻近的)栅电极覆盖的暴露部分。串选择栅电极220c的端部可为串选择栅电极220c的设置在焊盘区20上的部分。
考虑到设置在第二衬底200的焊盘区20上的穿通电介质图案410，最上面的单元栅电极220b_1的端部的平面面积可大于地选择栅电极220a的端部以及单元栅电极220b的端部的平面面积。最上面的单元栅电极220b_1的端部可通过串选择栅电极220c暴露出来(例如，从串选择栅电极220c的边缘下方水平地延伸)。
电介质图案230可设置在在垂直于第二衬底200的顶表面的第三方向(例如，Z方向)上彼此邻近的栅电极220a、220b、220b_1和220c之间，并且还设置在串选择栅电极220c上。例如，电介质图案230可包括氧化硅层。电介质图案230在第二方向Y上的长度可随着与第二衬底200相距的距离增大而减小。电介质图案230中的每一个在第二方向Y上的长度可与下一层(例如，邻近的)栅电极在第二方向Y上的长度基本相同。电介质图案230可在栅电极220a、220b、220b_1和220c的端部上，在一些实施例中，可覆盖栅电极220a、220b、220b_1和220c的端部。
层间电介质图案300可覆盖第一堆叠结构ST1至第四堆叠结构ST4的台阶结构，所述台阶结构设置在第二衬底200的焊盘区20上。层间电介质图案300的顶表面可与最上面的电介质图案230的顶表面位于相同的水平高度处。
如图9所示，竖直沟道VC可设置在第二衬底200的单元阵列区10上的第一堆叠结构ST1至第四堆叠结构ST4中。各个竖直沟道VC可设置在第二衬底200的顶表面上，并且可穿过第一堆叠结构ST1至第四堆叠结构ST4之一。竖直沟道VC可沿着第二方向Y按照z字形或线性方式布置。在一些实施例中，竖直沟道VC中的每一个可具有中空管形、圆柱形或杯形。竖直沟道VC中的每一个可包括单层或多层。例如，竖直沟道VC可包括单晶硅层、有机半导体层和/或碳纳米结构之一或多个。
半导体柱SP可设置在竖直沟道VC与第二衬底200之间。半导体柱SP可设置在第二衬底200的顶表面上，并且可穿过地选择栅电极220a。半导体柱SP可接触竖直沟道VC。半导体柱SP可以是本征半导体或导电类型与第二衬底200的导电类型相同的半导体。如图9所示，电荷存储结构310可设置在竖直沟道VC与栅电极220a、220b、220b_1和220c之间。电荷存储结构310可沿着竖直沟道VC的外壁在第三方向Z上延伸。例如，电荷存储结构310可具有包围竖直沟道VC的外壁的形状。电荷存储结构310可包括由例如氧化硅层、氮化硅层、氧氮化硅层和/或高k电介质层中的一个或多个构成的单层或多层。
如图9所绘，电荷存储结构310中的每一个可包括隧道电介质层TL、阻挡电介质层BLL和电荷存储层CTL。隧道电介质层TL可邻近于竖直沟道VC，并且可包围竖直沟道VC的外壁。阻挡电介质层BLL可邻近于栅电极220a、220b、220b_1和220c。电荷存储层CTL可设置在隧道电介质层TL与阻挡电介质层BLL之间。例如，隧道电介质层TL可包括氧化硅层和/或高k电介质层(例如，氧化铝(Al2O3)和/或氧化铪(HfO2))。例如，阻挡电介质层BLL可包括氧化硅层和/或高k电介质层(例如，氧化铝(Al2O3)和/或氧化铪(HfO2))。例如，电荷存储层CTL可包括氮化硅层。
如图9所示，间隙填充层320可设置在由竖直沟道VC包围的内空间中。间隙填充层320可包括，例如，氧化硅层、氮化硅层和/或氧氮化硅层。焊盘330可设置在竖直沟道VC、电荷存储结构310和间隙填充层320的上部上。焊盘330可包括导电材料和/或掺有导电类型与竖直沟道VC的导电类型不同的杂质的半导体材料。
栅极电介质层335可设置在半导体柱SP与地选择栅电极220a之间。栅极电介质层335可具有朝着相反的方向中凸地弯曲的侧表面。例如，栅极电介质层335可包括热氧化物层。参照图9，水平电介质层340可设置在电荷存储结构310与栅电极220b、220b_1和220c之间，并且可分别延伸至栅电极220a、220b、220b_1和220c的顶表面和底表面上。例如，水平电介质层340可包括氧化硅层(例如，SiO2)和/或高k电介质层(例如，氧化铝(Al2O3)和/或氧化铪(HfO2))。
虚拟竖直沟道结构DVS可设置在第二衬底200的焊盘区20上。各个虚拟竖直沟道结构DVS可穿过第一堆叠结构ST1至第四堆叠结构ST4之一。例如，虚拟竖直沟道结构DVS可沿着第二方向Y按照z字形布置。虚拟竖直沟道结构DVS中的每一个可包括虚拟栅极电介质层335′、虚拟半导体柱SP′、虚拟电荷存储结构310′、虚拟竖直沟道VC′、虚拟间隙填充层320′和虚拟焊盘330′。虚拟竖直沟道VC′可在第二衬底200的顶表面上在第三方向Z上延伸，并且可穿过第一堆叠结构ST1至第四堆叠结构ST4之一。虚拟竖直沟道VC′可包括与竖直沟道VC的材料相同的材料。虚拟半导体柱SP′可设置在第二衬底200与虚拟竖直沟道VC′之间，并且可穿过地选择栅电极220a。虚拟半导体柱SP′可包括与半导体柱SP的材料相同的材料。虚拟栅极电介质层335′可设置在虚拟半导体柱SP′与地选择栅电极220a之间。虚拟栅极电介质层335′可包括与栅极电介质层335的材料相同的材料。虚拟电荷存储结构310′可包围虚拟竖直沟道VC′的外壁。虚拟电荷存储结构310′可包括与电荷存储结构310的材料相同的材料。虚拟间隙填充层320′可设置在虚拟竖直沟道VC′的内空间中。虚拟焊盘330′可设置在虚拟竖直沟道VC′的顶表面上。虚拟焊盘330′可包括与焊盘330的材料相同的材料。
穿通电介质图案410可设置在第二衬底200的焊盘区20上。例如，当在平面图中看时，穿通电介质图案410可设置在第一存储器块BLK1的第一堆叠结构ST1的最上面的单元栅电极220b_1中以及第二存储器块BLK2的第一堆叠结构ST1的最上面的单元栅电极220b_1中，其中最上面的单元栅电极220b_1位于相同水平高度处。穿通电介质图案410可穿过层间电介质图案300、第一存储器块BLK1的第一堆叠结构ST1、第二存储器块BLK2的第一堆叠结构ST1和第二衬底200。穿通电介质图案410可设置在第一层间电介质层110的顶表面上。穿通电介质图案410可具有相对于第二衬底200的顶表面倾斜的侧表面。
例如，穿通电介质图案410可包括高密度等离子体(HDP)氧化物、正硅酸四乙酯(TEOS)、等离子体增强的正硅酸四乙酯(PE-TEOS)、O3-正硅酸四乙酯(O3-TEOS)、未掺杂的硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、旋涂玻璃(SOG)、东燃硅氮烷(tonen silazene，TOSZ)或它们的组合。
第二层间电介质层450可设置在第一堆叠结构ST1至第四堆叠结构ST4和层间电介质图案300上。第二层间电介质层450可在层间电介质图案300的顶表面和第一堆叠结构ST1至第四堆叠结构ST4的顶表面上，并且，在一些实施例中，覆盖层间电介质图案300的顶表面和第一堆叠结构ST1至第四堆叠结构ST4的顶表面。例如，第二层间电介质层450可包括氧化硅层。
接触结构470可设置在在第一方向X上彼此邻近的第一堆叠结构ST1至第四堆叠结构ST4之间。接触结构470可在第二方向Y上延伸，并且可穿过第二层间电介质层450。当在平面图中看时，接触结构470中的每一个可具有在第二方向Y上延伸的矩形和/或线形。在一些实施例中，接触结构470可沿着共源极区CSR在第二方向Y上布置。在这种情况下，接触结构470中的每一个可具有柱形。
穿通电介质图案410可将设置在第一存储器块BLK1的第一堆叠结构ST1与第二存储器块BLK2的第一堆叠结构ST1之间的接触结构470在第二方向Y上分离为多个。例如，穿通电介质图案410可穿过设置在第一存储器块BLK1的第一堆叠结构ST1与第二存储器块BLK2的第一堆叠结构ST1之间的接触结构470。在第一方向X上邻近的第一堆叠结构ST1至第四堆叠结构ST4的串选择栅电极220c可通过设置在串选择栅电极220c之间的多个接触结构470彼此分离。
接触结构470中的每一个可包括间隔件471和共源极接触件473。共源极接触件473可电连接至共源极区CSR。例如，共源极接触件473可包括金属(例如，钨、铜和/或铝)和/或过渡金属(例如，钛或钽)。间隔件471可包围共源极接触件473的外壁。例如，间隔件471可包括诸如氧化硅层和/或氮化硅层的电介质材料。
第一单元连接件CE1至第四单元连接件CE4可在第一存储器块BLK1和第二存储器块BLK2中的每一个上设置在彼此邻近的第一堆叠结构ST1至第四堆叠结构ST4之间。当在平面图中看时，在第一存储器块BLK1和第二存储器块BLK2中的每一个上，第一单元连接件CE1和第二单元连接件CE2可设置在第一堆叠结构ST1的最上面的单元栅电极220b_1与第二堆叠结构ST2的最上面的单元栅电极220b_1之间。当在平面图中看时，第一单元连接件CE1可与穿通电介质图案410间隔开并且邻近于串选择栅电极220c。在一些实施例中，在第二方向Y上，第一单元连接件CE1可比穿通电介质图案410靠近串选择栅电极220c的程度更靠近串选择栅电极220c。当在平面图中看时，第二单元连接件CE2可与穿通电介质图案410间隔开并且邻近于最上面的单元栅电极220b_1下方的(例如，正下方的)单元栅电极220b。在一些实施例中，在第二方向Y上，第二单元连接件CE2可比穿通电介质图案410靠近最上面的单元栅电极220b_1下方的(例如，正下方的)单元栅电极220b的程度更靠近所述单元栅电极220b。在一些实施例中，在第一方向X上从穿通电介质图案410延伸的线(例如，虚拟线)可在第一单元连接件CE1与第二单元连接件CE2之间延伸。第一单元连接件CE1和第二单元连接件CE2可将第一堆叠结构ST1和第二堆叠结构ST2的位于相同水平高度处的最上面的单元栅电极220b_1互相连接，并且该描述也可应用于第一堆叠结构ST1和第二堆叠结构ST2的单元栅电极220b和电介质图案230。第一堆叠结构ST1和第二堆叠结构ST2的最下面的电介质图案230可延伸至第一堆叠结构ST1的地选择栅电极220a与第二堆叠结构ST2的地选择栅电极220a之间的第一部分P1(例如，见图6)中。第一部分P1可与第一单元连接件CE1和第二单元连接件CE2竖直重叠。因此，第一堆叠结构ST1的地选择栅电极220a可与第二堆叠结构ST2的地选择栅电极220a分离。
当在平面图中看时，在第一存储器块BLK1和第二存储器块BLK2中的每一个上，第三单元连接件CE3可设置在第二堆叠结构ST2的最上面的单元栅电极220b_1与第三堆叠结构ST3的最上面的单元栅电极220b_1之间。第三单元连接件CE3可将第二堆叠结构ST2和第三堆叠结构ST3的位于相同水平高度处的最上面的单元栅电极220b_1互相连接，并且该描述也可应用于第二堆叠结构ST2和第三堆叠结构ST3的单元栅电极220b和电介质图案230。当在平面图中看时，第三单元连接件CE3可邻近于最上面的单元栅电极220b_1下方的(例如，正下方的)单元栅电极220b。第二堆叠结构ST2和第三堆叠结构ST3的最下面的电介质图案230可延伸至第二堆叠结构ST2的地选择栅电极220a与第三堆叠结构ST3的地选择栅电极220a之间的第二部分(未示出)中。第二部分可与第三单元连接件CE3竖直重叠。因此，第二堆叠结构ST2的地选择栅电极220a可与第三堆叠结构ST3的地选择栅电极220a分离。
当在平面图中看时，在第一存储器块BLK1和第二存储器块BLK2中的每一个上，第四单元连接件CE4可设置在第三堆叠结构ST3的最上面的单元栅电极220b_1与第四堆叠结构ST4的最上面的单元栅电极220b_1之间。第四单元连接件CE4可将第三堆叠结构ST3和第四堆叠结构ST4的位于相同水平高度处的最上面的单元栅电极220b_1互相连接，并且该描述也可应用于第三堆叠结构ST3和第四堆叠结构ST4的单元栅电极220b和电介质图案230。当在平面图中看时，第四单元连接件CE4可邻近于最上面的单元栅电极220b_1下方的(例如，正下方的)单元栅电极220b。第三堆叠结构ST3和第四堆叠结构ST4的最下面的电介质图案230可延伸至第三堆叠结构ST3的地选择栅电极220a与第四堆叠结构ST4的地选择栅电极220a之间的第三部分(未示出)中。因此，第三堆叠结构ST3的地选择栅电极220a可与第四堆叠结构ST4的地选择栅电极220a分离。
第二单元连接件CE2至第四单元连接件CE4可在第一方向X上直线布置。第一单元连接件CE1至第四单元连接件CE4可将第一堆叠结构ST1至第四堆叠结构ST4的位于相同水平高度处的最上面的单元栅电极220b_1互相连接，也可将第一堆叠结构ST1至第四堆叠结构ST4的位于相同水平高度处的单元栅电极220b互相连接。在第一存储器块BLK1和第二存储器块BLK2的第一堆叠结构ST1之间可不设置单元连接件，其中第一堆叠结构ST1在第一方向X上彼此邻近。因此，在第一存储器块BLK1与第二存储器块BLK2之间可不存在电连接。
多个第一支承件SPP1可设置在第一存储器块BLK1和第二存储器块BLK2中的每一个的第二堆叠结构ST2和第三堆叠结构ST3之间。多个第二支承件SPP2可设置在第一存储器块BLK1和第二存储器块BLK2中的每一个的第三堆叠结构ST3和第四堆叠结构ST4之间。所述多个第一支承件SPP1的数量可大于所述多个第二支承件SPP2的数量。
所述多个第一支承件SPP1可包括第一支承连接件SE1、第二支承连接件SE2、第五支承连接件SE5和第六支承连接件SE6。当在平面图中看时，在第一存储器块BLK1和第二存储器块BLK2中的每一个上，第一支承连接件SE1、第二支承连接件SE2、第五支承连接件SE5和第六支承连接件SE6可设置在第二堆叠结构ST2的最上面的单元栅电极220b_1与第三堆叠结构ST3的最上面的单元栅电极220b_1之间。第一支承连接件SE1、第二支承连接件SE2、第五支承连接件SE5和第六支承连接件SE6可将第二堆叠结构ST2和第三堆叠结构ST3的位于相同水平高度处的最上面的单元栅电极220b_1互相连接，并且该描述也可应用于第二堆叠结构ST2和第三堆叠结构ST3的单元栅电极220b和电介质图案230。当在平面图中看时，第一支承连接件SE1、第二支承连接件SE2、第五支承连接件SE5和第六支承连接件SE6可设置为在第一方向X上面对穿通电介质图案410。在一些实施例中，第一支承连接件SE1、第二支承连接件SE2、第五支承连接件SE5和第六支承连接件SE6可设置在第二堆叠结构ST2的与穿通电介质图案410相对的侧部上。
所述多个第二支承件SPP2可包括第三支承连接件SE3和第四支承连接件SE4。当在平面图中看时，在第一存储器块BLK1和第二存储器块BLK2中的每一个上，第三支承连接件SE3和第四支承连接件SE4可设置在第三堆叠结构ST3的最上面的单元栅电极220b_1与第四堆叠结构ST4的最上面的单元栅电极220b_1之间。第三支承连接件SE3和第四支承连接件SE4可将第三堆叠结构ST3和第四堆叠结构ST4的位于相同水平高度处的最上面的单元栅电极220b_1互相连接，并且该描述也可应用于第三堆叠结构ST3和第四堆叠结构ST4的单元栅电极220b和电介质图案230。当在平面图中看时，第三支承连接件SE3和第四支承连接件SE4可设置为在第一方向X上面对穿通电介质图案410。在一些实施例中，第三支承连接件SE3和第四支承连接件SE4可设置在第三堆叠结构ST3的与第一支承连接件SE1、第二支承连接件SE2、第五支承连接件SE5和第六支承连接件SE6相对的侧部上。在一些实施例中，因为第二堆叠结构ST2和第三堆叠结构ST3的单元栅电极220b和220b_1通过第一支承连接件SE1、第二支承连接件SE2、第五支承连接件SE5和第六支承连接件SE6连接，并且第三堆叠结构ST3和第四堆叠结构ST4的单元栅电极220b和220b_1通过第三支承连接件SE3和第四支承连接件SE4连接，所以可不必提供上面讨论的第三单元连接件CE3和第四单元连接件CE4。
第二堆叠结构ST2和第三堆叠结构ST3的最下面的电介质图案230可延伸至第二堆叠结构ST2的地选择栅电极220a与第三堆叠结构ST3的地选择栅电极220a之间的第四部分P4(例如，见图6)中。第四部分P4可分别与第一支承连接件SE1、第二支承连接件SE2、第五支承连接件SE5和第六支承连接件SE6竖直重叠。因此，第二堆叠结构ST2的地选择栅电极220a可与第三堆叠结构ST3的地选择栅电极220a分离。第三堆叠结构ST3和第四堆叠结构ST4的最下面的电介质图案230可延伸至第三堆叠结构ST3的地选择栅电极220a与第四堆叠结构ST4的地选择栅电极220a之间的第五部分P5(例如，见图6)中。第五部分P5可分别与第三支承连接件SE3和第四支承连接件SE4竖直重叠。因此，第三堆叠结构ST3的地选择栅电极220a可与第四堆叠结构ST4的地选择栅电极220a分离。
如图7所示，第一支承连接件SE1、第二支承连接件SE2、第五支承连接件SE5和第六支承连接件SE6可在第二方向Y上直线布置。第三支承连接件SE3和第四支承连接件SE4可在第二方向Y上直线布置。第三支承连接件SE3可在第一支承连接件SE1与第二支承连接件SE2之间在第一方向X上偏移设置。在一些实施例中，在第一方向X上从第三支承连接件SE3延伸的线(例如，虚拟线)可在第一支承连接件SE1与第二支承连接件SE2之间延伸。第四支承连接件SE4可在第五支承连接件SE5和第六支承连接件SE6之间在第一方向X上偏移。在一些实施例中，在第一方向X上从第四支承连接件SE4延伸的线(例如，虚拟线)可在第五支承连接件SE5与第六支承连接件SE6之间延伸。第二支承连接件SE2和第五支承连接件SE5可在第三支承连接件SE3与第四支承连接件SE4之间在第一方向X上偏移。在一些实施例中，在第一方向X上从第二支承连接件SE2和第五支承连接件SE5延伸的线(例如，虚拟线)可在第三支承连接件SE3与第四支承连接件SE4之间分别延伸。第一支承连接件SE1与第二支承连接件SE2之间的第一距离D1可基本上等于第五支承连接件SE5与第六支承连接件SE6之间的第二距离D2(D1＝D2)。第二支承连接件SE2和第五支承连接件SE5之间的第三距离D3可等于或大于第一距离D1和第二距离D2(D3≥D1，D3≥D2)。第三支承连接件SE3与第四支承连接件SE4之间的第四距离D4可与第一距离D1、第二距离D2和/或第三距离D3不同。例如，第四距离D4可大于第一距离D1、第二距离D2和第三距离D3(D4＞D1，D4＞D2，D4＞D3)。第一支承连接件SE1与第六支承连接件SE6之间的第五距离D5可大于第四距离D4(D5＞D4)。在一些实施例中，第一支承连接件SE1至第六支承连接件SE6可具有相同的平面面积。例如，第一支承连接件SE1、第二支承连接件SE2、第五支承连接件SE5和第六支承连接件SE6的平面面积之和可大于第三支承连接件SE3和第四支承连接件SE4的平面面积之和。
第三层间电介质层500可设置在第二层间电介质层450上。第三层间电介质层500可在第二层间电介质层450的顶表面和接触结构470的顶表面上，在一些实施例中，覆盖第二层间电介质层450的顶表面和接触结构470的顶表面。例如，第三层间电介质层500可包括氧化硅层。
沟道接触插塞CCP可设置在第一堆叠结构ST1至第四堆叠结构ST4中设置的焊盘330上。沟道接触插塞CCP可穿过第三层间电介质层500和第二层间电介质层450，并且可与焊盘330连接。例如，沟道接触插塞CCP可包括金属(例如，铜和/或钨)和金属氮化物(例如，TiN、TaN和/或WN)中的一个或多个。
单元接触插塞510可设置在第二衬底200的焊盘区20上。单元接触插塞510可设置在第一堆叠结构ST1至第四堆叠结构ST4的栅电极220a、220b、220b_1和220c的端部上。单元接触插塞510可分别连接至栅电极220a、220b、220b_1和220c的端部。单元接触插塞510可包括金属(例如，铜和/或钨)和/或金属氮化物(例如，TiN、TaN和/或WN)中的一个或多个。
如图8所示，外围接触插塞PCP可设置在穿通电介质图案410中。外围接触插塞PCP可穿过穿通电介质图案410并且可延伸至第一层间电介质层110中。例如，外围接触插塞PCP可沿着穿通电介质图案410的周围布置。外围接触插塞PCP可电连接至晶体管TR。例如，外围接触插塞PCP可包括金属(例如，铜和/或钨)和/或金属氮化物(例如，TiN、TaN和/或WN)中的一个或多个。外围接触插塞PCP的数量可与图中所示的不同，并且外围接触插塞PCP的布置不限于图中所示的。
连接线520可设置在第三层间电介质层500上。连接线520可将外围接触插塞PCP连接至单元接触插塞510。位线BL可设置在第三层间电介质层500上。位线BL可在第一方向X上延伸，并且可经过第一堆叠结构ST1至第四堆叠结构ST4。位线BL可在第三层间电介质层500上在第二方向Y上彼此间隔开。
图10示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的沿着图3的线I-I′截取的截面图。图11示出了图10的部分D的放大图。为了简单描述，与参照图3至图9讨论的三维半导体存储器装置的组件基本相同的组件具有相同的标号，并且将省略对其的重复解释。
参照图10和图11，竖直沟道VC和电荷存储结构310可接触第二衬底200的顶表面。另外，虚拟竖直沟道VC′和虚拟电荷存储结构310′可接触第二衬底200的顶表面。例如，当前实施例可不包括参照图4和图9讨论的半导体柱SP、虚拟半导体柱SP′、栅极电介质层335和虚拟栅极电介质层335′。
图12示出了显示了根据本发明构思的一些示例实施例的三维半导体存储器装置的平面图。图13示出了图12的部分E的放大图。为了简单描述，与参照图3至图9讨论的三维半导体存储器装置的组件基本相同的组件具有相同的标号，并且将省略对其的重复解释。
参照图12和图13，多个第一支承件SPP1可设置在第一存储器块BLK1和第二存储器块BLK2中的每一个的第二堆叠结构ST2与第三堆叠结构ST3之间。多个第二支承件SPP2可设置在第一存储器块BLK1和第二存储器块BLK2中的每一个的第三堆叠结构ST3与第四堆叠结构ST4之间。第一支承件SPP1的数量可大于第二支承件SPP2的数量。
所述多个第一支承件SPP1可包括第一支承连接件SE1、第二支承连接件SE2和第五支承连接件SE5。当在平面图中看时，在第一存储器块BLK1和第二存储器块BLK2中的每一个上，第一支承连接件SE1、第二支承连接件SE2和第五支承连接件SE5可设置在第二堆叠结构ST2的最上面的单元栅电极220b_1与第三堆叠结构ST3的最上面的单元栅电极220b_1之间。第一支承连接件SE1、第二支承连接件SE2和第五支承连接件SE5可在第二方向Y上按次序布置。第二支承连接件SE2可设置在第一支承连接件SE1与第五支承连接件SE5之间。第一支承连接件SE1、第二支承连接件SE2和第五支承连接件SE5可将第二堆叠结构ST2和第三堆叠结构ST3的位于相同水平高度处的最上面的单元栅电极220b_1互相连接，并且该描述也可应用于第二堆叠结构ST2和第三堆叠结构ST3的单元栅电极220b和电介质图案230。
所述多个第二支承件SPP2可包括第三支承连接件SE3和第四支承连接件SE4。当在平面图中看时，在第一存储器块BLK1和第二存储器块BLK2中的每一个上，第三支承连接件SE3和第四支承连接件SE4可设置在第三堆叠结构ST3的最上面的单元栅电极220b_1与第四堆叠结构ST4的最上面的单元栅电极220b_1之间。第三支承连接件SE3和第四支承连接件SE4可在第二方向Y上按次序布置。第三支承连接件SE3和第四支承连接件SE4可将第三堆叠结构ST3和第四堆叠结构ST4的位于相同水平高度处的最上面的单元栅电极220b_1互相连接，并且该描述也可应用于第三堆叠结构ST3和第四堆叠结构ST4的单元栅电极220b和电介质图案230。
第一支承连接件SE1和第三支承连接件SE3可设置为在第一方向X上彼此面对。在一些实施例中，第一支承连接件SE1和第三支承连接件SE3可在第一方向X上基本共线。在一些实施例中，第一支承连接件SE1的一部分和第三支承连接件SE3的一部分可在第一方向X上彼此重叠。第四支承连接件SE4和第五支承连接件SE5可设置为在第一方向X上彼此面对。在一些实施例中，第四支承连接件SE4和第五支承连接件SE5可在第一方向X上基本共线。在一些实施例中，第四支承连接件SE4的一部分和第五支承连接件SE5的一部分可在第一方向X上彼此重叠。第一支承连接件SE1与第二支承连接件SE2之间的第六距离D6可基本等于第二支承连接件SE2和第五支承连接件SE5之间的第七距离D7(D6＝D7)。第三支承连接件SE3与第四支承连接件SE4之间的第八距离D8可大于第六距离D6和第七距离D7(D8＞D6，D8＞D7)。第八距离D8可基本等于第一支承连接件SE1与第五支承连接件SE5之间的第九距离D9(D8＝D9)。在一些实施例中，第一支承连接件SE1至第五支承连接件SE5可具有相同的平面面积。例如，第一支承连接件SE1、第二支承连接件SE2和第五支承连接件SE5的平面面积之和可大于第三支承连接件SE3和第四支承连接件SE4的平面面积之和。
图14示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的平面图。图15示出了图14的部分F的放大图。为了简单描述，与参照图3至图9、图12和图13讨论的三维半导体存储器装置的组件基本相同的组件具有相同的标号，并且将省略对其的重复解释。
参照图14和图15，第三支承连接件SE3可在第一支承连接件SE1与第二支承连接件SE2之间在第一方向X上偏移。在一些实施例中，在第一方向X上从第三支承连接件SE3延伸的线可在第一支承连接件SE1与第二支承连接件SE2之间延伸。第四支承连接件SE4可在第二支承连接件SE2与第五支承连接件SE5之间在第一方向X上偏移。在一些实施例中，在第一方向X上从第四支承连接件SE4延伸的线可在第二支承连接件SE2与第五支承连接件SE5之间延伸。第一支承连接件SE1、第三支承连接件SE3、第二支承连接件SE2、第四支承连接件SE4和第五支承连接件SE5可沿着第二方向Y按照z字形按次序布置。
第一支承连接件SE1与第二支承连接件SE2之间的第十距离D10可基本等于第二支承连接件SE2与第五支承连接件SE5之间的第十一距离D11(D10＝D11)。第十一距离D11可基本等于第三支承连接件SE3与第四支承连接件SE4之间的第十二距离D12(D11＝D12)。例如，第十距离D10、第十一距离D11和第十二距离D12可彼此相等(D10＝D11＝D12)。第一支承连接件SE1与第五支承连接件SE5之间的第十三距离D13可大于第十二距离D12(D13＞D12)。在一些实施例中，第一支承连接件SE1至第五支承连接件SE5可具有相同的平面面积。例如，第一支承连接件SE1、第二支承连接件SE2和第五支承连接件SE5的平面面积之和可大于第三支承连接件SE3和第四支承连接件SE4的平面面积之和。
图16示出了显示根据本发明构思的一些示例实施例的三维半导体存储器装置的平面图。图17示出了图16的部分G的放大图。为了简单描述，与参照图3至图9讨论的三维半导体存储器装置的组件基本相同的组件具有相同的标号，并且将省略对其的重复解释。
参照图16和图17，多个第一支承件SPP1可设置在第一存储器块BLK1和第二存储器块BLK2中的每一个的第二堆叠结构ST2与第三堆叠结构ST3之间。多个第二支承件SPP2可设置在第一存储器块BLK1和第二存储器块BLK2中的每一个的第三堆叠结构ST3与第四堆叠结构ST4之间。所述多个第一支承件SPP1的数量可与所述多个第二支承件SPP2的数量相同。
所述多个第一支承件SPP1可包括第一支承连接件SE1和第二支承连接件SE2。当在平面图中看时，在第一存储器块BLK1和第二存储器块BLK2中的每一个上，第一支承连接件SE1和第二支承连接件SE2可设置在第二堆叠结构ST2的最上面的单元栅电极220b_1与第三堆叠结构ST3的最上面的单元栅电极220b_1之间。第一支承连接件SE1和第二支承连接件SE2可将第二堆叠结构ST2和第三堆叠结构ST3的位于相同水平高度处的最上面的单元栅电极220b_1互相连接，并且该描述也可应用于第二堆叠结构ST2和第三堆叠结构ST3的单元栅电极220b和电介质图案230。所述多个第二支承件SPP2可包括第三支承连接件SE3和第四支承连接件SE4。当在平面图中看时，在第一存储器块BLK1和第二存储器块BLK2中的每一个上，第三支承连接件SE3和第四支承连接件SE4可设置在第三堆叠结构ST3的最上面的单元栅电极220b_1与第四堆叠结构ST4的最上面的单元栅电极220b_1之间。第三支承连接件SE3和第四支承连接件SE4可将第三堆叠结构ST3和第四堆叠结构ST4的位于相同水平高度处的最上面的单元栅电极220b_1互相连接，并且该描述也可应用于第三堆叠结构ST3和第四堆叠结构ST4的单元栅电极220b和电介质图案230。
第一支承连接件SE1和第三支承连接件SE3可设置为在第一方向X上彼此面对。在一些实施例中，第一支承连接件SE1的一部分和第三支承连接件SE3的一部分可在第一方向X上彼此重叠。第二支承连接件SE2和第四支承连接件SE4可设置为在第一方向X上彼此面对。在一些实施例中，第二支承连接件SE2的一部分和第四支承连接件SE4的一部分可在第一方向X上彼此重叠。第一支承连接件SE1与第二支承连接件SE2之间的第十四距离D14可小于第三支承连接件SE3与第四支承连接件SE4之间的第十五距离D15(D14＜D15)。第一支承连接件SE1和第二支承连接件SE2可具有相同的平面面积。第三支承连接件SE3和第四支承连接件SE4可具有相同的平面面积。第一支承连接件SE1和第二支承连接件SE2中的每一个的平面面积可大于第三支承连接件SE3和第四支承连接件SE4中的每一个的平面面积。例如，第一支承连接件SE1和第二支承连接件SE2的平面面积之和可大于第三支承连接件SE3和第四支承连接件SE4的平面面积之和。
图18至图20和图23示出了沿着图3的线I-I′截取的截面图，显示了根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法。图21和图24示出了沿着图3的线II-II′截取的截面图，显示了根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法。图22示出了显示根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法的平面图。
参照图18，可在第一衬底100中设置器件隔离层101。器件隔离层101可限定第一衬底100的有源区。
可在第一衬底100上设置外围电路结构PRS。外围电路结构PRS可包括晶体管TR、连接线113、过孔115和第一层间电介质层110。晶体管TR可形成在第一衬底100的有源区上。晶体管TR各自可包括外围栅极电介质层40、外围栅电极50和源极/漏极区60。外围栅极电介质层40和外围栅电极50可按次序形成在第一衬底100上。源极/漏极区60可在外围栅电极50的相对侧部上形成在第一衬底100的有源区中。
第一层间电介质层110可形成在第一衬底100上。第一层间电介质层110可覆盖晶体管TR。例如，第一层间电介质层110可包括氧化硅层。连接线113和过孔115可形成在第一层间电介质层110中。
可在外围电路结构PRS上设置第二衬底200。第二衬底200可包括单元阵列区10和焊盘区20。可在第二衬底200上形成模制结构MS。模制结构MS的形成可包括在第二衬底200上形成缓冲电介质层210，随后在缓冲电介质层210上交替和重复地堆叠牺牲层225和电介质层227。例如，缓冲电介质层210可包括热氧化物层和/或氧化硅层。例如，牺牲层225可包括氮化硅层。电介质层227可由相对于牺牲层225具有蚀刻选择性的材料形成。例如，电介质层227可包括氧化硅层。
例如，在形成最下面的牺牲层225之后，最下面的牺牲层225可图案化以在其中形成通孔(未示出)。通孔(未示出)可形成在与下面将讨论的第一单元连接件CE1至第四单元连接件CE4以及下面将讨论的第一支承连接件SE1至第六支承连接件SE6重叠的位置上。通孔(未示出)可部分地暴露出缓冲电介质层210的顶表面。形成在最下面的牺牲层225的顶表面上的最下面的电介质层227可填充最下面的牺牲层225的通孔。
模制结构MS可被图案化，以在第二衬底200的焊盘区20上具有台阶结构。模制结构MS的图案化可包括在模制结构MS上形成暴露出模制结构MS的一部分的掩模图案(未示出)，该部分形成在第二衬底200的焊盘区20上，然后重复地执行其中掩模图案被用作蚀刻电介质层227和牺牲层225的蚀刻掩模的蚀刻处理和其中掩模图案的宽度减小以增大电介质层227和牺牲层225的蚀刻目标平面面积的其它处理。电介质层227可在顶表面上暴露出它们在第二衬底200的焊盘区20上的端部。层间电介质图案300可形成为覆盖模制结构MS的缓冲电介质层210和台阶结构。层间电介质图案300可暴露出模制结构MS的顶表面。例如，层间电介质图案300可包括正硅酸四乙酯(TEOS)氧化物层。
通孔800可形成在模制结构MS和第二衬底200中。通孔800的形成可包括在模制结构MS上形成具有开口的掩模图案(未示出)，然后利用掩模图案作为蚀刻掩模以各向异性地蚀刻层间电介质图案300、模制结构MS和第二衬底200。通孔800可暴露出第一层间电介质层110的顶表面。通孔800可具有相对于第二衬底200的顶表面倾斜的侧表面。穿通电介质图案410可形成在通孔800中。穿通电介质图案410的形成可包括用电介质材料填充通孔800，然后对电介质材料执行平坦化处理，以暴露出模制结构MS的顶表面。例如，穿通电介质图案410可包括氧化硅层。
模制结构MS和缓冲电介质层210可被图案化，以在第二衬底200的单元阵列区10和焊盘区20上形成沟道孔CH。例如，沟道孔CH的形成可包括在模制结构MS和层间电介质图案300上形成掩模图案(未示出)，随后利用掩模图案作为蚀刻掩模以各向异性地蚀刻模制结构MS和缓冲电介质层210。在一些实施例中，可执行过度蚀刻行为，以使第二衬底200的顶表面凹进。当在平面图中看时，沟道孔CH中的每一个可具有圆形、椭圆形或多边形。
半导体柱SP和虚拟半导体柱SP′可形成在沟道孔CH中。可通过执行选择性外延生长工艺形成半导体柱SP和虚拟半导体柱SP′，在该选择性外延生长工艺中，在沟道孔CH中暴露的第二衬底200用作从中生长半导体柱SP和虚拟半导体柱SP′的晶种层。电荷存储结构310和虚拟电荷存储结构310′可形成在沟道孔CH的侧壁上。电荷存储结构310和虚拟电荷存储结构310′可位于沟道孔CH的侧壁上，在一些实施例中，覆盖沟道孔CH的侧壁，并且还位于第二衬底200的暴露于沟道孔CH的顶表面的一些部分上，在一些实施例中，覆盖第二衬底200的暴露于沟道孔CH的顶表面的一些部分。还参照图9，电荷存储结构310和虚拟电荷存储结构310′各自可包括按次序形成在各个沟道孔CH的侧壁上的阻挡电介质层BLL、电荷存储层CTL和隧道电介质层TL。例如，阻挡电介质层BLL可包括氧化硅层和/或高k电介质层(例如，Al2O3和/或HfO2)，电荷存储层CTL可包括氮化硅层，并且隧道电介质层TL可包括氧氮化硅层和/或高k电介质层(例如，Al2O3和/或HfO2)。
竖直沟道VC和虚拟竖直沟道VC′可形成在沟道孔CH中。竖直沟道VC可共形地覆盖电荷存储结构310和虚拟电荷存储结构310′的内壁，并且还共形地覆盖第二衬底200的由电荷存储结构310和虚拟电荷存储结构310′暴露的顶表面。间隙填充层320和虚拟间隙填充层320′可形成在由竖直沟道VC和虚拟竖直沟道VC′包围的内空间中。焊盘330可形成在竖直沟道VC、电荷存储结构310和间隙填充层320的上部上。虚拟焊盘330′可形成在虚拟竖直沟道VC′、虚拟电荷存储结构310′和虚拟间隙填充层320′的上部上。焊盘330和虚拟焊盘330′的形成可包括：通过蚀刻竖直沟道VC、虚拟竖直沟道VC′、电荷存储结构310、虚拟电荷存储结构310′、间隙填充层320和虚拟间隙填充层320′的上部形成凹进区；以及随后用导电材料填充凹进区。在一些实施例中，可通过为竖直沟道VC和虚拟竖直沟道VC′的上部掺杂导电类型与竖直沟道VC和虚拟竖直沟道VC′的导电类型不同的杂质形成焊盘330和虚拟焊盘330′。
参照图19，模制结构MS可被各向异性地蚀刻以形成共源极沟槽CTH。共源极沟槽CTH的形成可包括在模制结构MS上形成第二层间电介质层450，然后利用第二层间电介质层450作为蚀刻掩模以图案化模制结构MS和缓冲电介质层210，直至暴露出第二衬底200的顶表面为止。最下面的牺牲层225的填充通孔(未示出)的部分可不被蚀刻。因此，当执行蚀刻处理以形成共源极沟槽CTH时，模制结构MS的与填充有最下面的牺牲层225的通孔(未示出)竖直重叠的部分可不被蚀刻。第二层间电介质层450可覆盖穿通电介质图案410。因此，当执行蚀刻处理以形成共源极沟槽CTH时，穿通电介质图案410可不被蚀刻。
共源极沟槽CTH可限定在第二衬底200(见图22)上在第一方向X上彼此间隔开的第一堆叠结构ST1、第二堆叠结构ST2、第三堆叠结构ST3和第四堆叠结构ST4。第一堆叠结构ST1至第四堆叠结构ST4中的每一个可包括图案化的缓冲电介质层210、电介质图案230和牺牲图案229。在第二衬底200的焊盘区20上，穿通电介质图案410可穿过第一堆叠结构ST1的一部分。模制结构MS可具有对应于第一单元连接件CE1、第二单元连接件CE2、第三单元连接件CE3和第四单元连接件CE4、多个第一支承件SPP1和多个第二支承件SPP2的未蚀刻部分，其中各连接件和支承件设置在彼此邻近的第一堆叠结构ST1至第四堆叠结构ST4之间，如以上参照图3和图7和图12至图17的讨论。第一支承件SPP1可形成在第二堆叠结构ST2和第三堆叠结构ST3之间，并且第二支承件SPP2可形成在第三堆叠结构ST3和第四堆叠结构ST4之间。第一支承件SPP1和第二支承件SPP2可分别设置在第二堆叠结构ST2与第三堆叠结构ST3之间以及第三堆叠结构ST3与第四堆叠结构ST4之间，并且可各自包括交替和重复地堆叠在缓冲电介质层210上的牺牲图案229和电介质图案230。
参照图20和图21，可通过去除暴露于共源极沟槽CTH的牺牲图案229形成凹进区RR。可通过执行湿蚀刻工艺和/或各向同性干蚀刻工艺去除牺牲图案229。凹进区RR可形成在彼此竖直邻近的电介质图案230之间和缓冲电介质层210与最下面的电介质图案230之间。蚀刻处理可使用包括磷酸的蚀刻剂。凹进区RR可延伸至第一支承件SPP1和第二支承件SPP2的竖直邻近的电介质图案230之间的间隙中。例如，当去除第一堆叠结构ST1至第四堆叠结构ST4的牺牲图案229时，可同时去除第一支承件SPP1和第二支承件SPP2的牺牲图案229。
如图21所示，在一些实施例中，堆叠结构ST1至ST4可倾斜。再参照图22，当去除牺牲图案229时，在平面图中看，邻近于穿通电介质图案410并且具有高的高宽比的第一堆叠结构ST1至第四堆叠结构ST4可在背离穿通电介质图案410的方向(由向上或向下的箭头指示)上倾斜。例如，第一堆叠结构ST1至第四堆叠结构ST4可朝着设置为靠近其第四堆叠结构ST4的另一第四堆叠结构ST4倾斜。
栅极电介质层335和虚拟栅极电介质层335′可形成在半导体柱SP和虚拟半导体柱SP′的侧壁上，所述侧壁暴露于凹进区RR。可通过对半导体柱SP和虚拟半导体柱SP′的侧壁执行氧化处理形成栅极电介质层335和虚拟栅极电介质层335′。例如，栅极电介质层335和虚拟栅极电介质层335′可包括热氧化物层和/或氧化硅层。
参照图23和图24，水平电介质层340(见图9)可形成在凹进区RR中。例如，水平电介质层340可共形地覆盖电荷存储结构310和虚拟电荷存储结构310′的外壁、栅极电介质层335和虚拟栅极电介质层335′的侧壁、层间电介质图案300的部分、穿通电介质图案410的部分以及电介质图案230的顶表面和底表面，所述覆盖的部分暴露于凹进区RR。可利用具有良好的台阶覆盖的沉积处理形成水平电介质层340。例如，可利用化学气相沉积(CVD)或原子层沉积(ALD)形成水平电介质层340。
栅电极220a、220b、220b_1和220c可形成在凹进区RR中。栅电极220a、220b、220b_1和220c的形成可包括：形成金属层以填充共源极沟槽CTH和凹进区RR；以及随后去除形成在共源极沟槽CTH中的金属层。金属材料可填充第一支承件SPP1和第二支承件SPP2的竖直邻近的电介质图案230之间的凹进区RR。
根据本发明构思的一些示例实施例，如图7和图22所示，第一支承件SPP1可形成在第二堆叠结构ST2与第三堆叠结构ST3之间的第一位置，并且第二支承件SPP2可形成在第三堆叠结构ST3和第四堆叠结构ST4之间的第二位置，其中第二位置距离穿通电介质图案410比第一位置距离穿通电介质图案410更远。第一支承件SPP1的数量可大于第二支承件SPP2的数量，并且第一支承件SPP1的总平面面积可大于第二支承件SPP2的总平面面积。当金属材料填充第一支承件SPP1和第二支承件SPP2的凹进区RR时，填充第一支承件SPP1的凹进区RR的金属层的总体积可大于填充第二支承件SPP2的凹进区RR的金属层的总体积。当在平面图中看时，倾斜的第一堆叠结构ST1至第四堆叠结构ST4可朝着穿通电介质图案410向后倾斜。例如，倾斜的第一堆叠结构ST1至第四堆叠结构ST4可恢复它们的初始叠加状态。因此，可防止和/或减少第一堆叠结构ST1至第四堆叠结构ST4之间的接触故障。
虽然图22示出了与图7所示的构造相似的第一支承件SPP1和第二支承件SPP2的构造，但是应该理解，本发明构思不限于此。应该理解，在不背离本发明构思的情况下，第一支承件SPP1和第二支承件SPP2的其它构造也是可以的。例如，根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法可包括与参照图12至图17示出和描述的构造相似的第一支承件SPP1和第二支承件SPP2的构造。
可在暴露于共源极沟槽CTH的第二衬底200中形成共源极区CSR。可执行离子注入处理以形成共源极区CSR。共源极区CSR可具有与第二衬底200的导电类型不同的导电类型。
接触结构470可形成在共源极沟槽CTH中。接触结构470可包括间隔件471和共源极接触件473。间隔件471可覆盖共源极沟槽CTH的侧壁。共源极接触件473可形成为填充共源极沟槽CTH的其中形成有间隔件471的剩余空间。
返回参照图3和图4，第三层间电介质层500可形成在第二层间电介质层450上。第三层间电介质层500可在接触结构470的顶表面和第二层间电介质层450的顶表面上，并且在一些实施例中，覆盖接触结构470的顶表面和第二层间电介质层450的顶表面。例如，第三层间电介质层500可包括氧化硅层。
沟道接触插塞CCP可形成在焊盘330上，并且单元接触插塞510可形成在栅电极220a、220b、220b_1和220c的端部上，所述端部设置在第二衬底200的焊盘区20上。外围接触插塞PCP可形成在穿通电介质图案410中，连接至晶体管TR。例如，沟道接触插塞CCP、单元接触插塞510和外围接触插塞PCP可包括金属层和/或金属硅化物层。
位线BL和连接线520可形成在第三层间电介质层500上。位线BL可在第一方向X上延伸，并且可与竖直沟道VC连接，并且连接线520可将单元接触插塞510连接至外围接触插塞PCP。
根据本发明构思的一些示例实施例，当执行去除处理以用栅电极替换牺牲层时，支承连接件可形成在按次序布置在穿过堆叠结构和衬底的穿通电介质图案的一侧的堆叠结构之间，其中支承连接件邻近于穿通电介质图案。结果，可防止堆叠结构由于堆叠结构的单向倾斜产生接触故障。
应该理解，虽然本文中使用术语“第一”、“第二”等来描述本发明构思的示例实施例中的构件、区、层、部分、区段、组件和/或元件，但是这些构件、区、层、部分、区段、组件和/或元件不应被这些术语限制。这些术语仅用于将一个构件、区、部分、区段、组件或元件与另一构件、区、部分、区段、组件或元件区分开。因此，下面描述的第一构件、区、部分、区段、组件或元件也可被称作第二构件、区、部分、区段、组件或元件，而不脱离本发明构思的范围。例如，第一元件也可被称作第二元件，相似地，第二元件也可被称作第一元件，而不脱离本发明构思的范围。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……上方”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与另外的一个或多个元件或一个或多个特征的关系。应该理解，空间相对术语旨在除图中所示的取向之外还涵盖使用或操作中的装置的不同取向。例如，如果图中的装置颠倒，则被描述为在其它元件或特征“之下”或在其它元件或特征“下方”的元件将因此被取向为在其它元件或特征“之上”。因此，示例性术语“在……之下”可涵盖在……之上和在……之下这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。
本文所用的术语仅是为了描述特定实施例，并且不旨在限制示例实施例。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一个”、“一”也旨在包括复数形式。还应该理解，术语“包括”当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的那些普通技术人员通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在本说明书和相关技术的上下文中的含义一致的含义，而不应该按照理想化的或过于正式的含义解释它们。
如本文所用，术语“和/或”包括一个或多个相关所列项的任何和所有组合。当出现在一列元件之后时，诸如“中的至少一个”的表达修饰整列元件而不修饰该列中的各个元件。
在附图中，可预见作为例如制造技术和/或公差的结果的相对于示出的形状的变化。因此，本发明构思的示例实施例不应解释为限于本文示出的各个区域的特定形状，而是可解释为包括根据制造工艺形成的形状的偏差。例如，示为矩形形状的蚀刻区域可为圆形或特定弯曲形状。因此，图中示出的区域实际上是示意性的，并且图中示出的区域的形状旨在示出装置的区域的特定形状，而不旨在限制本发明构思的范围。
应该理解，当元件被称作“连接至”或“耦接至”另一元件时，其可直接连接至或耦接至另一元件，或者可存在中间元件。相反，当元件被称作“直接连接至”或“直接耦接至”另一元件时，不存在中间元件。应该按照相同的方式解释用于描述元件或层之间的关系的其它词语(例如，“在……之间”与“直接在……之间”、“邻近”与“直接邻近”、“在……上”与“直接在……上”等)。
相同标号始终指代相同元件。因此，可参照其它附图描述相同或相似构件，即使它们未在对应附图中提及或描述。另外，未由标号指代的元件可参照其它附图进行描述。
虽然已结合附图中所示的本发明构思的一些示例实施例描述了本发明，但是本领域技术人员应该理解，在不脱离本发明构思的技术精神和必要特征的情况下，可作出各种改变和修改。对于本领域技术人员清楚的是，在不脱离本发明构思的范围和精神的情况下，可对其作出各种替代、修改和改变。

Claims (19)

1.一种三维半导体存储器装置，包括：
外围电路结构，其位于第一衬底上；
第二衬底，其位于所述外围电路结构上；
第一堆叠结构、第二堆叠结构、第三堆叠结构和第四堆叠结构，所述第一堆叠结构、所述第二堆叠结构、所述第三堆叠结构和所述第四堆叠结构在所述第二衬底上在第一方向上间隔开；
第一支承连接件和第二支承连接件，所述第一支承连接件和所述第二支承连接件在所述第二堆叠结构与所述第三堆叠结构之间；
第三支承连接件和第四支承连接件，所述第三支承连接件和所述第四支承连接件在所述第三堆叠结构与所述第四堆叠结构之间；以及
穿通电介质图案，其穿过所述第一堆叠结构和所述第二衬底，
其中，所述第一支承连接件和所述第二支承连接件之间的第一距离与所述第三支承连接件和所述第四支承连接件之间的第二距离不同，
其中，所述第一堆叠结构至所述第四堆叠结构中的每一个包括堆叠在所述第二衬底上的地选择栅电极、单元栅电极和串选择栅电极，
其中，所述第一支承连接件和所述第二支承连接件将所述第二堆叠结构的第一单元栅电极连接至所述第三堆叠结构的第二单元栅电极，并且
其中，所述第三支承连接件和所述第四支承连接件将所述第三堆叠结构的第二单元栅电极连接至所述第四堆叠结构的第三单元栅电极。
2.根据权利要求1所述的三维半导体存储器装置，其中，所述第一距离小于所述第二距离。
3.根据权利要求1所述的三维半导体存储器装置，还包括所述第二堆叠结构与所述第三堆叠结构之间的第五支承连接件，
其中，所述第二支承连接件在所述第一支承连接件与所述第五支承连接件之间，并且
其中，所述第二距离等于所述第一支承连接件与所述第五支承连接件之间的第三距离。
4.根据权利要求1所述的三维半导体存储器装置，还包括在所述第二堆叠结构与所述第三堆叠结构之间的第五支承连接件和第六支承连接件，
其中，在所述第一方向上从所述第三支承连接件延伸的线在所述第一支承连接件与所述第二支承连接件之间延伸，并且
其中，在所述第一方向上从所述第四支承连接件延伸的线在所述第五支承连接件与所述第六支承连接件之间延伸。
5.根据权利要求1所述的三维半导体存储器装置，其中，所述第一支承连接件的一部分和所述第三支承连接件的一部分在所述第一方向上彼此重叠。
6.根据权利要求1所述的三维半导体存储器装置，其中，所述第一支承连接件至所述第四支承连接件具有相同的平面面积。
7.根据权利要求1所述的三维半导体存储器装置，其中，所述第一支承连接件和所述第二支承连接件中的每一个的各自的平面面积大于所述第三支承连接件和所述第四支承连接件中的每一个的各自的平面面积。
8.根据权利要求1所述的三维半导体存储器装置，还包括在所述第一堆叠结构与所述第二堆叠结构之间的第一单元连接件和第二单元连接件，
其中，所述第一堆叠结构和所述第二堆叠结构中的每一个包括按次序堆叠在所述第二衬底上的第一栅电极、第二栅电极、第三栅电极，所述第三栅电极暴露出所述第二栅电极的一端的顶表面，
其中，所述穿通电介质图案穿过所述第二栅电极，
其中，所述第一单元连接件将所述第一堆叠结构的第二栅电极连接至所述第二堆叠结构的第二栅电极，
其中，所述第二单元连接件将所述第一堆叠结构的第二栅电极连接至所述第二堆叠结构的第二栅电极，并且
其中，在所述第一方向上从所述穿通电介质图案延伸的线在所述第一单元连接件与所述第二单元连接件之间延伸。
9.一种三维半导体存储器装置，包括：
外围电路结构，其位于第一衬底上；
第二衬底，其位于所述外围电路结构上；
第一堆叠结构、第二堆叠结构、第三堆叠结构和第四堆叠结构，所述第一堆叠结构、所述第二堆叠结构、所述第三堆叠结构和所述第四堆叠结构在所述第二衬底上在第一方向上间隔开；
多个第一支承件，其位于所述第二堆叠结构与所述第三堆叠结构之间；
多个第二支承件，其位于所述第三堆叠结构与所述第四堆叠结构之间；以及
穿通电介质图案，其穿过所述第一堆叠结构和所述第二衬底，
其中，所述多个第一支承件的第一数量大于所述多个第二支承件的第二数量，
其中，所述第一堆叠结构至所述第四堆叠结构中的每一个包括堆叠在所述第二衬底上的地选择栅电极、单元栅电极和串选择栅电极，
其中，所述多个第一支承件将所述第二堆叠结构的第一单元栅电极连接至所述第三堆叠结构的第二单元栅电极，并且
其中，所述多个第二支承件将所述第三堆叠结构的第二单元栅电极连接至所述第四堆叠结构的第三单元栅电极。
10.根据权利要求9所述的三维半导体存储器装置，其中，所述多个第一支承件包括第一支承连接件和第二支承连接件，
其中，所述多个第二支承件包括第三支承连接件和第四支承连接件，并且
其中，所述第一支承连接件与所述第二支承连接件之间的第一距离等于或小于所述第三支承连接件与所述第四支承连接件之间的第二距离。
11.根据权利要求9所述的三维半导体存储器装置，其中，所述多个第一支承件包括第一支承连接件和第二支承连接件，
其中，所述多个第二支承件包括第三支承连接件和第四支承连接件，并且
其中，所述第一支承连接件的一部分和所述第三支承连接件的一部分在第一方向上彼此重叠。
12.根据权利要求9所述的三维半导体存储器装置，其中，所述多个第一支承件包括第一支承连接件和第二支承连接件，
其中，所述多个第二支承件包括第三支承连接件和第四支承连接件，并且
其中，在所述第一方向上从所述第二支承连接件延伸的线在所述第三支承连接件与所述第四支承连接件之间延伸。
13.根据权利要求12所述的三维半导体存储器装置，其中，所述第一支承连接件与所述第二支承连接件之间的第一距离小于所述第三支承连接件与所述第四支承连接件之间的第二距离。
14.根据权利要求12所述的三维半导体存储器装置，其中，所述第一支承连接件与所述第二支承连接件之间的第一距离等于所述第三支承连接件与所述第四支承连接件之间的第二距离。
15.一种三维半导体存储器装置，包括：
外围电路结构，其位于第一衬底上；
第二衬底，其位于所述外围电路结构上；
第一堆叠结构、第二堆叠结构、第三堆叠结构和第四堆叠结构，所述第一堆叠结构、所述第二堆叠结构、所述第三堆叠结构和所述第四堆叠结构在所述第二衬底上在第一方向上间隔开；
多个第一支承件，其位于所述第二堆叠结构与所述第三堆叠结构之间；
多个第二支承件，其位于所述第三堆叠结构与所述第四堆叠结构之间；以及
穿通电介质图案，其穿过所述第一堆叠结构和所述第二衬底，
其中，所述多个第一支承件的第一平面面积之和大于所述多个第二支承件的第二平面面积之和，
其中，所述第一堆叠结构至所述第四堆叠结构中的每一个包括堆叠在所述第二衬底上的地选择栅电极、单元栅电极和串选择栅电极，
其中，所述多个第一支承件将所述第二堆叠结构的第一单元栅电极连接至所述第三堆叠结构的第二单元栅电极，并且
其中，所述多个第二支承件将所述第三堆叠结构的第二单元栅电极连接至所述第四堆叠结构的第三单元栅电极。
16.根据权利要求15所述的三维半导体存储器装置，其中，所述多个第一支承件的第一数量大于所述多个第二支承件的第二数量。
17.根据权利要求15所述的三维半导体存储器装置，其中，所述多个第一支承件的第一数量等于所述多个第二支承件的第二数量。
18.根据权利要求15所述的三维半导体存储器装置，其中，所述第一平面面积彼此相等，并且
其中，所述第二平面面积彼此相等。
19.根据权利要求18所述的三维半导体存储器装置，其中，所述第一平面面积大于或等于所述第二平面面积。
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