KR20220059600A - 반도체 장치, 그 제조 방법, 및 이를 포함하는 대용량 데이터 저장 시스템 - Google Patents

반도체 장치, 그 제조 방법, 및 이를 포함하는 대용량 데이터 저장 시스템 Download PDF

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KR20220059600A
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gate electrode
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layer
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정광영
백재복
정기용
한지훈
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Abstract

반도체 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 기판 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널; 상기 제2 방향으로 각각 연장되어 상기 게이트 전극 구조물을 관통하며, 상기 제2 방향으로 서로 이격된 제1 분리 패턴들; 및 상기 제1 분리 패턴들 사이에 형성되어, 이와 함께 상기 게이트 전극들 중에서 제1 게이트 전극을 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 제2 분리 패턴을 포함할 수 있으며, 상기 제2 분리 패턴은 상부에서 보았을 때, 곡선의 외곽선을 가질 수 있다.

Description

반도체 장치, 그 제조 방법, 및 이를 포함하는 대용량 데이터 저장 시스템{SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING THE SAME, AND MASSIVE DATA STORAGE SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치, 그 제조 방법, 및 이를 포함하는 대용량 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
상기 반도체 장치에서 기판 상에 3차원적으로 배열되는 메모리 셀들의 적층 수가 증가함에 따라서, 하부 구조물의 형상에 따라 이들이 상기 기판 상에서 휘거나 굽어지는 현상이 발생할 수 있으며, 이 경우 상기 메모리 셀들의 전기적 특성이 열화될 수 있다.
본 발명의 일 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 다른 과제는 개선된 전기적 특성을 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 과제는 개선된 전기적 특성을 갖는 반도체 장치를 포함하는 대용량 데이터 저장 시스템을 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 기판 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널; 상기 제2 방향으로 각각 연장되어 상기 게이트 전극 구조물을 관통하며, 상기 제2 방향으로 서로 이격된 제1 분리 패턴들; 및 상기 제1 분리 패턴들 사이에 형성되어, 이와 함께 상기 게이트 전극들 중에서 제1 게이트 전극을 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 제2 분리 패턴을 포함할 수 있으며, 상기 제2 분리 패턴은 상부에서 보았을 때, 곡선의 외곽선을 가질 수 있다.
본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 기판 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널; 상기 제2 방향으로 각각 연장되어 상기 게이트 전극 구조물을 관통하며, 상기 제2 방향으로 서로 이격된 제1 분리 패턴들; 및 상기 제1 분리 패턴들 사이에 형성되어, 이와 함께 상기 게이트 전극들 중에서 제1 게이트 전극을 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 제2 분리 패턴을 포함할 수 있으며, 상기 제2 분리 패턴은 상기 제1 게이트 전극과 동일한 층에 형성되어 상기 제1 분리 패턴들과 함께 상기 제1 게이트 전극을 상기 제3 방향으로 분리시키는 수평부; 및 상기 수평부에 연결되며, 이로부터 상기 제1 방향으로 연장된 수직부를 포함할 수 있다.
본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 셀 어레이 영역 및 이를 적어도 부분적으로 둘러싸는 연장 영역을 포함하는 기판 상에 형성된 하부 회로 패턴; 상기 하부 회로 패턴 상에 형성된 공통 소스 플레이트(CSP); 상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 기판의 셀 어레이 영역 상에서 상기 게이트 전극 구조물을 관통하여 상기 CSP의 상면에 접촉하며, 상기 제1 방향으로 연장된 채널, 및 상기 채널의 외측벽에 형성된 전하 저장 구조물을 포함하는 메모리 채널 구조물; 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 게이트 전극 구조물의 각 양 측들에 형성되어 상기 제2 방향으로 연장된 제1 분리 패턴; 상기 제1 분리 패턴들 사이에서 상기 제2 방향으로 각각 연장되어 상기 게이트 전극 구조물을 관통하며, 상기 제2 방향으로 서로 이격된 제2 분리 패턴들; 상기 제2 분리 패턴들 사이에 형성되어, 이와 함께 상기 게이트 전극들 중에서 제1 게이트 전극을 상기 제3 방향으로 분리시키는 제3 분리 패턴; 상기 CSP 상에서 상기 게이트 전극 구조물의 일부를 관통하는 절연 패턴 구조물; 상기 절연 패턴 구조물 및 상기 CSP를 관통하여 상기 제1 방향으로 연장되며, 상기 하부 회로 패턴의 일부에 접촉하여 이에 전기적으로 연결된 관통 비아; 상기 각 게이트 전극들의 상기 제2 방향으로의 말단 부분의 상면에 접촉하여 상기 제1 방향으로 연장된 콘택 플러그; 및 상기 CSP 상에서 상기 콘택 플러그에 인접하여 상기 제1 방향으로 연장되며, 상기 게이트 전극 구조물을 관통하여 상기 CSP 상면에 접촉하는 지지 구조물을 포함할 수 있으며, 상기 제3 분리 패턴은 상부에서 보았을 때, 곡선의 외곽선을 가질 수 있다.
본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 제1 절연막 및 희생막을 교대로 반복적으로 적층할 수 있다. 상기 희생막들 중 최상층 희생막 상에 제2 절연막을 형성할 수 있다. 상기 제2 절연막을 관통하여 상기 최상층 희생막을 노출시키는 홀을 형성할 수 있다. 상기 홀을 통해 상기 노출된 최상층 희생막을 부분적으로 제거하여 상기 제1 절연막들 중 최상층 제1 절연막을 노출시키는 제1 갭을 형성할 수 있다. 상기 제1 갭 및 상기 홀을 채우는 분리막을 상기 제1 및 제2 절연막들 상에 형성할 수 있다. 상기 분리막 상에 상기 희생막 및 상기 제1 절연막을 교대로 반복적으로 적층하여, 상기 제1 및 제2 절연막들, 상기 희생막들 및 상기 분리막을 포함하는 몰드막을 상기 기판 상에 형성할 수 있다. 상기 몰드막을 관통하여 상기 기판의 상면에 평행한 제2 방향으로 연장되며, 상기 제1 갭 내에 형성된 상기 분리막 부분의 적어도 일부를 관통하는 제1 개구를 형성할 수 있다. 상기 제1 개구를 통해 상기 희생막들을 제거하여 제2 갭들을 형성할 수 있다. 상기 제2 갭들을 각각 채우는 게이트 전극들을 형성할 수 있다.
본 발명의 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 제1 절연막 및 희생막을 교대로 반복적으로 적층할 수 있다. 상기 희생막들 중에서 최상층 희생막에 대해 등방성 식각 공정을 수행하여 부분적으로 제거함으로써, 상기 제1 절연막들 중 최상층 제1 절연막을 노출시키는 제1 갭을 형성할 수 있다. 상기 제1 갭을 채우는 분리막을 상기 최상층 제1 절연막 및 상기 최상층 희생막 상에 형성할 수 있다. 상기 분리막 상에 상기 희생막 및 상기 제1 절연막을 교대로 반복적으로 적층하여, 상기 제1 절연막들, 상기 희생막들 및 상기 분리막을 포함하는 몰드막을 상기 기판 상에 형성할 수 있다. 상기 몰드막을 관통하여 상기 기판의 상면에 평행한 제2 방향으로 연장되며, 상기 제1 갭 내에 형성된 상기 분리막 부분의 적어도 일부를 관통하는 제1 개구를 형성할 수 있다. 상기 제1 개구를 통해 상기 희생막들을 제거하여 제2 갭들을 형성할 수 있다. 상기 제2 갭들을 각각 채우는 게이트 전극들을 형성할 수 있다.
본 발명의 또 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 대용량 데이터 저장 시스템은 반도체 장치; 및 컨트롤러를 포함할 수 있다. 상기 반도체 장치는 메모리 셀 구조물; 상기 메모리 셀 구조물에 전기적 신호를 인가하는 주변 회로 배선들; 및 상기 주변 회로 배선들과 전기적으로 연결되는 입출력 패드를 포함할 수 있다. 상기 메모리 셀 구조물은 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 기판 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널; 상기 제2 방향으로 각각 연장되어 상기 게이트 전극 구조물을 관통하며, 상기 제2 방향으로 서로 이격된 제1 분리 패턴들; 및 상기 제1 분리 패턴들 사이에 형성되어, 이와 함께 상기 게이트 전극들 중에서 제1 게이트 전극을 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 제2 분리 패턴을 포함할 수 있으며, 상기 제2 분리 패턴은 상부에서 보았을 때, 곡선의 외곽선을 가질 수 있다. 상기 컨트롤러는 상기 입출력 패드를 통해 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 공정 시, GSL을 형성하기 위한 희생막을 부분적으로 제거하여 형성된 갭을 채우며 상기 희생막 상에 형성되는 분리막이 평탄한 상면을 가지므로, 그 위에 적층되는 다른 희생막들 역시 아래쪽으로 휘거나 굽어지지 않고 기판 상면에 평행하게 적층될 수 있다. 이에 따라, 상기 휘거나 굽어진 희생막 부분들을 과도하게 제거할 필요가 없어 공정 마진이 증가될 수 있으며, 평탄하게 적층된 상기 희생막들을 치환하여 형성되는 게이트 전극들이 우수한 전기적 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략도이다.
도 2는 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 사시도이다.
도 3 및 도 4는 예시적인 실시예에 따른 반도체 장치를 포함하는 반도체 패키지들을 설명하기 위한 개략적인 단면도들이다.
도 5 내지 도 49는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 50은 예시적인 실시예들에 따른 반도체 장치에 포함된 제1 분리 패턴의 형상을 설명하기 위한 평면도로서, 이는 도 44에 대응하는 평면도이다.
도 51은 예시적인 실시예들에 따른 반도체 장치에 포함된 식각 방지 구조물, 및 제1 내지 제4 분리 패턴들의 레이아웃을 설명하기 위한 평면도로서, 하나의 메모리 블록에 대응하는 영역이 도시되어 있다.
도 52는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 48에 대응하는 단면도이다.
도 53은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 48에 대응하는 단면도이다.
도 54는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 48에 대응하는 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치, 그 제조 방법, 및 이를 포함하는 대용량 데이터 저장 시스템에 대하여 상세하게 설명한다. 본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략도이다.
도 1을 참조하면, 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치들(1100)을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치들(1100)을 포함하는 에스에스디(Solid State Drive: SSD) 장치, 유에스비(Universal Serial Bus: USB), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 43 내지 도 54를 참조로 상술할 낸드(NAND) 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 도면 상에서 제1 구조물(1100F)은 제2 구조물(1100S)의 아래에 배치되어 있으나, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 혹은 위에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 상부 게이트 라인들(UL1, UL2), 제1 및 제2 하부 게이트 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 그라운드 선택 트랜지스터를 포함할 수 있다. 하부 게이트 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상부 게이트 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 그라운드 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage: GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 하부 게이트 라인들(LL1, LL2), 워드 라인들(WL), 및 제1 및 제2 상부 게이트 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함하는 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 2는 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 사시도이다.
도 2를 참조하면, 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 디램(Dynamic Random Access Memory: DRAM) 장치(2004)를 포함할 수 있다. 반도체 패키지(2003) 및 DRAM 장치(2004)는 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB, 피씨아이 익스프레스(Peripheral Component Interconnect Express: PCI-Express), 사타(Serial Advanced Technology Attachment: SATA), 유에프에스(Universal Flash Storage: UFS)용 엠-파이(M-Phy) 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 피엠아이씨(Power Management Integrated Circuit: PMIC)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM 장치(2004)는 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM 장치(2004)는 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM 장치(2004)가 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM 장치(2004)를 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 전극 구조물들(3210), 각 게이트 전극 구조물들(3210)을 관통하는 메모리 채널 구조물들(3220), 및 게이트 전극 구조물들(3210)을 분리시키는 분리 구조물들(3230)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 43 내지 도 54를 참조로 상술할 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 이와는 달리, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via: TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 3 및 도 4는 예시적인 실시예에 따른 반도체 장치를 포함하는 반도체 패키지들을 설명하기 위한 개략적인 단면도들이다. 도 3 및 도 4는 각각 도 2에 도시된 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 2의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 나타낸다.
도 3을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 기판 바디부(2120), 기판 바디부(2120)의 상면에 배치되는 상부 패드들(2130, 도 2 참조), 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2에서와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 순차적으로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 회로 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 전극 구조물(3210), 게이트 전극 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 구조물들(3230, 도 2 참조), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드 라인들(WL, 도 1 참조)과 전기적으로 연결되는 게이트 연결 배선들(3235)을 포함할 수 있다.
제2 구조물(3200)은 도 43 및 44에 도시된 바와 같이, 제1 분리 패턴(335)을 더 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 회로 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 전극 구조물(3210)의 외측에 배치될 수 있으며, 게이트 전극 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 회로 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210, 도 2 참조)를 더 포함할 수 있다.
도 4를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 회로 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 전극 구조물(4210), 게이트 전극 구조물(4210)을 관통하는 메모리 채널 구조물들(4220)과 분리 구조물(3230, 도 2 참조), 및 메모리 채널 구조물들(4220) 및 게이트 전극 구조물(4210)의 워드 라인들(WL, 도 1 참조)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 메모리 채널 구조물들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(WL, 도 1 참조)과 전기적으로 연결되는 게이트 연결 배선들(4235)을 통하여, 각각 메모리 채널 구조물들(4220) 및 워드 라인들(WL, 도 1 참조)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
제2 구조물(3200)은 도 43 및 44에 도시된 바와 같이, 제1 분리 패턴(335)을 더 포함할 수 있다.
반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 회로 배선들(4110)과 전기적으로 연결되는 입출력 패드(2210, 도 2 참조)를 더 포함할 수 있다.
도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 5 내지 도 49는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 5-6, 9, 11-12, 17, 21, 30, 37, 40 및 43-44는 평면도들이고, 도 7-8, 10, 13-16, 18-20, 22-29, 31-36, 38-39, 41-42 및 45-49는 단면도들이다.
이때, 도 7-8, 16, 18-19, 41-42, 45 및 46은 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 10, 13-15, 22, 28 및 47은 대응하는 각 평면도들의 B-B'선을 절단한 단면도들이며, 도 20은 대응하는 평면도의 C-C'선을 절단한 단면도이고, 도 23, 25-27, 31-33, 35, 38 및 48은 대응하는 각 평면도들의 D-D'선을 절단한 단면도들이며, 도 24, 29, 34, 36, 39 및 49는 대응하는 각 평면도들의 E-E'선을 절단한 단면도들이다. 한편, 도 6 내지 도 49는 도 5의 X 영역에 대한 도면들이고, 도 12 및 44는 각각 도 11 및 43의 Y 영역에 대한 확대 평면도들이며, 도 19는 도 18의 Z 영역에 대한 확대 단면도이고, 도 42는 도 41의 W 영역에 대한 확대 단면도이다.
도 5를 참조하면, 기판(100)은 제1 영역(I) 및 이를 둘러싸는 제2 영역(II)을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 기판(100)은 예를 들어, 붕소와 같은 p형 불순물, 혹은 예를 들어, 인과 같은 n형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I)은 셀 어레이 영역일 수 있고, 기판(100)의 제2 영역(II)은 패드 영역 혹은 연장 영역일 수 있으며, 이들은 함께 셀 영역을 형성할 수 있다. 즉, 기판(100)의 제1 영역(I) 상에는 각각이 게이트 전극, 채널 및 전하 저장 구조물을 포함하는 메모리 셀들이 형성될 수 있고, 기판(100)의 제2 영역(II) 상에는 상기 메모리 셀들에 신호를 전달하는 상부 콘택 플러그들 및 이와 접촉하는 상기 게이트 전극들의 패드들이 형성될 수 있다. 도면 상에서는 제2 영역(II)이 제1 영역(I)을 완전히 둘러싸고 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 예를 들어, 제2 영역(II)은 제1 영역(I)의 제2 방향(D2)으로의 양 측에만 형성될 수도 있다.
한편, 기판(100)의 제2 영역(II)을 둘러싸는 제3 영역(도시되지 않음)이 더 형성될 수도 있으며, 상기 제3 영역 상에는 상기 상부 콘택 플러그들을 통해 상기 메모리 셀들에 전기적 신호를 인가하는 상부 회로 패턴이 형성될 수 있다.
이하에서는 설명의 편의 상, 기판(100)의 제1 및 제2 영역들(I, II)의 일부를 포함하는 X 영역에 대해서 설명하기로 한다.
도 6 및 7을 참조하면, 기판(100) 상에 하부 회로 패턴을 형성하고, 이를 커버하는 제1 및 제2 층간 절연막들(150, 170)을 기판(100) 상에 순차적으로 형성할 수 있다.
기판(100)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역과, 그렇지 않은 액티브 영역(101)으로 구분될 수 있다. 소자 분리 패턴(110)은 예를 들어, 에스티아이(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있으며, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 씨오피(Cell Over Periphery: COP) 구조를 가질 수 있다. 즉, 기판(100) 상에는 상기 하부 회로 패턴이 형성될 수 있으며, 상기 하부 회로 패턴 상부에는 메모리 셀들, 상부 콘택 플러그들, 및 상부 회로 패턴이 형성될 수 있다.
상기 하부 회로 패턴은 예를 들어, 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다.
도 23과 함께 참조하면, 예를 들어, 기판(100)의 제2 및 제1 영역들(II, I) 상에는 제1 및 제2 트랜지스터들이 각각 형성될 수 있다. 이때, 상기 제1 트랜지스터는 기판(100) 상에 형성된 제1 하부 게이트 구조물(142), 및 이에 인접하는 액티브 영역(101) 상부에 형성되어 소스/드레인 역할을 수행하는 제1 및 제2 불순물 영역들(102, 103)을 포함할 수 있으며, 상기 제2 트랜지스터는 기판(100) 상에 형성된 제2 하부 게이트 구조물(146), 및 이에 인접하는 액티브 영역(101) 상부에 형성되어 소스/드레인 역할을 수행하는 제3 및 제4 불순물 영역들(106, 107)을 포함할 수 있다.
제1 하부 게이트 구조물(142)은 기판(100) 상에 순차적으로 적층된 제1 하부 게이트 절연 패턴(122) 및 제1 하부 게이트 전극(132)을 포함할 수 있으며, 제2 하부 게이트 구조물(146)은 기판(100) 상에 순차적으로 적층된 제2 하부 게이트 절연 패턴(126) 및 제2 하부 게이트 전극(136)을 포함할 수 있다.
제1 층간 절연막(150)은 기판(100) 상에 형성되어 상기 제1 및 제2 트랜지스터들을 커버할 수 있으며, 이를 관통하여 제1 내지 제4 불순물 영역들(102, 103, 106, 107)에 각각 접촉하는 제1, 제2, 제4 및 제5 하부 콘택 플러그들(162, 163, 168, 169), 및 제1 하부 게이트 전극(132)에 접촉하는 제3 하부 콘택 플러그(164)가 형성될 수 있다. 한편 도시하지는 않았으나, 제1 층간 절연막(150)을 관통하여 제2 하부 게이트 전극(136)에 접촉하는 제6 하부 콘택 플러그가 더 형성될 수도 있다.
제1 내지 제5 하부 배선들(182, 183, 184, 188, 189)은 제1 층간 절연막(150) 상에 형성되어 제1 내지 제5 하부 콘택 플러그들(162, 163, 164, 168, 169) 상면에 각각 접촉할 수 있다. 제1 하부 배선(182) 상에는 제1 하부 비아(192), 제6 하부 배선(202), 제3 하부 비아(212) 및 제8 하부 배선(222)이 순차적으로 적층될 수 있고, 제4 하부 배선(188) 상에는 제2 하부 비아(196), 제7 하부 배선(206), 제4 하부 비아(216) 및 제9 하부 배선(226)이 순차적으로 적층될 수 있다.
제2 층간 절연막(170)은 제1 층간 절연막(150) 상에 형성되어 제1 내지 제9 하부 배선들(182, 183, 184, 188, 189, 202, 206, 222, 226) 및 제1 내지 제4 하부 비아들(192, 196, 212, 216)을 커버할 수 있다.
상기 하부 회로 패턴을 구성하는 각 구성 요소들은 양각 패턴 방법 혹은 다마신(damascene) 공정에 의해 형성될 수 있다.
도 8을 참조하면, 제2 층간 절연막(170) 상에 공통 전극 플레이트(common source plate: CSP)(240), 제1 희생막 구조물(290) 및 제1 지지막(300)을 순차적으로 형성할 수 있다.
CSP(240)는 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이와는 달리, CSP(240)는 순차적으로 적층된 금속 실리사이드 막 및 n형 불순물이 도핑된 폴리실리콘 막으로 구성될 수도 있다. 이때, 상기 금속 실리사이드 막은 예를 들어, 텅스텐 실리사이드를 포함할 수 있다.
제1 희생막 구조물(290)은 순차적으로 적층된 제1 내지 제3 희생막들(260, 270, 280)을 포함할 수 있다. 이때, 제1 및 제3 희생막들(260, 280)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(270)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 지지막(300)은 제1 내지 제3 희생막들(260, 270, 280)에 대해 식각 선택비를 갖는 물질, 예를 들어, n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 도시하지는 않았으나, 제1 지지막(300)의 일부는 제1 희생막 구조물(290)을 관통하여 CSP(240) 상면에 접촉하여 제1 지지 패턴(도시되지 않음)을 형성할 수도 있다.
이후, 제1 지지막(300) 상에 제1 절연막(310) 및 제4 희생막(320)을 제1 방향(D1)을 따라 교대로 반복적으로 적층한 후, 최상층 제4 희생막(320) 상에 제2 절연막(311)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 절연막(310) 및 제4 희생막(320)은 각각 3개 층들에 형성될 수 있으나 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 이후 설명되는 GIDL 현상을 이용하여 메모리 채널 구조물(430)에 저장된 데이터를 삭제하는 소거 동작에 이용되는 GIDL 게이트 전극의 개수에 따라서, 제1 지지막(300) 상에 제1 절연막(310) 및 제4 희생막(320)이 형성되는 층의 개수는 달라질 수 있다.
제1 및 제2 절연막들(310, 311)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제4 희생막(320)은 제1 절연막(310)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 9 및 10을 참조하면, 제2 절연막(311)을 관통하여 최상층 제4 희생막(320)의 상면을 노출시키는 제1 홀(312)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 홀(312)은 기판(100)의 제2 영역(II) 상에서 제2 방향(D2)으로 서로 인접하도록 복수 개로 형성되어 제1 홀 그룹을 형성할 수 있으며, 상기 제1 홀 그룹은 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성되어 제1 홀 그룹 열을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 홀 그룹 열은 제3 방향(D3)으로 서로 이격되도록 복수 개로 형성될 수 있다.
도면 상에서는 상기 제1 홀 그룹이 각각 제2 방향(D2)으로 서로 인접한 2개 및 3개의 제1 홀들(312)을 포함하는 것이 예시적으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 상기 제1 홀 그룹은 제2 방향(D2)으로 서로 인접한 하나 혹은 복수의 제1 홀들(312)을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 제1 홀들(312)은 상부에서 보았을 때, 원형, 타원형, 다각형, 혹은 모서리가 라운딩된 다각형일 수 있다.
도 11 내지 도 13을 참조하면, 제1 홀들(312)에 의해 노출된 최상층 제4 희생막(320)을 부분적으로 제거하여 제1 갭(322)을 형성할 수 있다.
예시적인 실시예들에 있어서, 예를 들어, 인산(H3PO4)을 식각액으로 사용하는 습식 식각 공정을 통해 제4 희생막(320)을 부분적으로 제거할 수 있다. 상기 습식 식각 공정은 등방성 식각 공정이므로, 제1 갭(322)은 상부에서 보았을 때, 각 제1 홀들(312)을 중심으로 원형 혹은 타원형과 같은 곡선의 외곽선을 가질 수 있다. 한편, 제2 방향(D2)으로 서로 인접하여 복수의 제1 홀들(312)이 형성되어 있으므로, 제1 갭(322)은 상부에서 보았을 때, 제2 방향(D2)을 따라 원형 혹은 타원형이 부분적으로 서로 중첩된 형상을 가질 수 있다.
도 14를 참조하면, 제1 갭들(322) 및 제1 홀들(312)을 채우는 제1 분리막(330)을 최상층 제4 희생막(320) 및 제2 절연막(311) 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 분리막(330)은 원자층 증착(Atomic Layer Deposition: ALD) 공정을 통해 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
각 제1 홀들(312) 상에 형성된 제1 분리막(330) 부분에는 제1 리세스(332)가 형성될 수 있다. 한편 도시하지는 않았으나, 상기 ALD 공정 시, 제1 갭(322) 및/또는 제1 홀(312)이 완전히 채워지지 않아서, 제1 분리막(330) 내에는 보이드(void)가 형성될 수도 있다.
도 15를 참조하면, 제1 분리막(330) 상면에 대해 버핑(buffing) 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 수행함으로써, 제1 리세스들(332)을 제거할 수 있다.
이후, 제1 분리막(330) 상에 제4 희생막(320) 및 제1 절연막(310)을 제1 방향(D1)을 따라 교대로 반복적으로 적층할 수 있다. 제1 지지막(300) 상에 형성된 제1 절연막들(310), 제4 희생막들(320), 제2 절연막(311) 및 제1 분리막(330)은 함께 몰드막을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 분리막(330)은 제1 갭(322) 내에 형성된 제1 수평부(330a), 제1 홀(312) 내에 형성된 수직부(330b), 및 수직부(330b)가 관통하는 제2 절연막(311) 및 수직부(330b) 상에 형성된 제2 수평부(330c)를 포함할 수 있다. 이때, 수직부(330b)는 제1 및 제2 수평부들(330a, 330c) 사이에 형성되어 이들에 연결될 수 있다. 예시적인 실시예들에 있어서, 제1 수평부(330a) 상에는 1개 혹은 제2 방향(D2)으로 서로 인접한 복수의 수직부들(330b)이 형성될 수 있다. 또한, 제1 수평부(330a)는 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성되어 제1 수평부 열을 형성할 수 있으며, 상기 제1 수평부 열은 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 16을 참조하면, 최상층에 형성된 제1 절연막(310) 상에 이를 부분적으로 커버하는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 최상층 제1 절연막(310) 및 그 하부의 최상층 제4 희생막(320)을 식각한다. 이에 따라, 최상층 제4 희생막(320) 하부에 형성된 제1 절연막(310)의 일부가 노출될 수 있다.
상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트리밍(trimming) 공정을 수행한 후, 상기 축소된 면적을 갖는 포토레지스트 패턴을 식각 마스크로 사용하여 최상층 제1 절연막(310), 최상층 제4 희생막(320), 상기 노출된 제1 절연막(310), 및 그 하부의 제4 희생막(320)을 식각하는 식각 공정을 수행한다. 상기 트리밍 공정 및 상기 식각 공정을 반복적으로 수행함으로써, 순차적으로 적층된 제4 희생막(320) 및 제1 절연막(310)으로 각각 구성되는 복수 개의 계단층들을 포함하며 전체적으로 계단 형상을 갖는 몰드(mold)가 형성될 수 있다.
이하에서는, "계단층"은 외부로 노출되는 부분뿐만 아니라 외부로 노출되지 않는 부분까지 모두 포함하여, 동일 층에 형성된 제4 희생막(320) 및 제1 절연막(310) 모두를 지칭하는 것으로 정의하며, 상기 각 "계단층들" 중에서 상층 "계단층들"에 의해 커버되지 않아 외부로 노출되는 부분은 "계단"으로 정의한다. 예시적인 실시예들에 있어서, 상기 계단은 제2 방향(D2)을 따라 배치될 수 있다. 다른 실시예들에 있어서, 상기 계단은 제3 방향(D3)으로도 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 몰드에 포함된 상기 계단들의 제2 방향(D2)으로의 길이는 일부를 제외하고는 일정할 수 있다. 이때, 상기 일부 계단들의 제2 방향(D2)으로의 길이는 다른 계단들의 제2 방향(D2)으로의 길이보다 클 수 있으며, 이하에서는 상대적으로 작은 길이를 갖는 계단들을 제1 계단들로, 상대적으로 큰 길이를 갖는 계단들을 제2 계단들로 지칭하기로 한다. 도 16에는 2개의 상기 제2 계단들이 도시되어 있다. 한편, 도 17 이후의 각 평면도들에서 상기 계단들은 점선으로 표시되어 있다.
상기 몰드는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제1 지지막(300) 상에 형성될 수 있으며, 제1 지지막(300)의 가장자리 상면의 일부는 상기 몰드에 의해 커버되지 않고 노출될 수 있다. 이때, 상기 몰드에 포함된 상기 각 계단들은 기판(100)의 제2 영역(II) 상에 형성될 수 있다.
도 17 내지 도 20을 참조하면, 상기 몰드 및 상기 노출된 제1 지지막(300) 상면을 커버하는 제3 층간 절연막(340)을 CSP(240) 상에 형성하고, 최상층의 제1 절연막(310)의 상면이 노출될 때까지 제3 층간 절연막(340)을 평탄화할 수 있다. 이에 따라, 상기 몰드의 측벽은 제3 층간 절연막(340)에 의해 커버될 수 있다. 이후, 상기 몰드의 상면 및 제3 층간 절연막(340)의 상면에 제4 층간 절연막(350)을 형성할 수 있다.
이후, 식각 공정을 수행하여, 제4 층간 절연막(350), 상기 몰드, 제1 지지막(300) 및 제1 희생막 구조물(290)을 관통하여 제1 방향(D1)으로 연장되며 CSP(240)의 상면을 노출시키는 채널 홀을 기판(100)의 제1 영역(I) 상에 형성하고, 제3 및 제4 층간 절연막들(340, 350), 상기 몰드의 일부, 제1 지지막(300) 및 제1 희생막 구조물(290)을 관통하여 제1 방향(D1)으로 연장되며 CSP(240)의 상면을 노출시키는 더미 채널 홀을 기판(100)의 제2 영역(II) 상에 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 채널 홀은 기판(100)의 제1 영역(I) 상에서 각 제2 및 제3 방향들(D2, D3)을 따라 복수 개로 형성될 수 있으며, 상기 더미 채널 홀은 기판(100)의 제2 영역(II) 상에서 각 제2 및 제3 방향들(D2, D3)을 따라 복수 개로 형성될 수 있다.
상기 채널 홀들 및 상기 더미 채널 홀들은 하나의 식각 공정을 통해 동시에 형성될 수도 있으며, 혹은 별개의 공정들을 통해 순차적으로 형성될 수도 있다.
상기 채널 홀들 및 더미 채널 홀들의 측벽, 상기 노출된 CSP(240)의 상면, 및 제4 층간 절연막(350)의 상면에 전하 저장 구조물 막 및 채널막을 순차적으로 형성하고, 상기 채널 홀들 및 더미 채널 홀들의 나머지 부분을 채우는 제1 충전막을 상기 채널막 상에 형성한다. 이후, 제4 층간 절연막(350)의 상면이 노출될 때까지 상기 제1 충전막, 상기 채널막 및 상기 전하 저장 구조물 막을 평탄화할 수 있다.
이에 따라, 상기 각 채널 홀들 내에는 순차적으로 적층된 전하 저장 구조물(390), 채널(400) 및 제1 충전 패턴(410)이 형성될 수 있으며, 상기 각 더미 채널 홀들 내에는 더미 전하 저장 구조물(392), 더미 채널(402) 및 더미 충전 패턴(412)이 형성될 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(390)은 채널(400)의 외측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(380), 전하 저장 패턴(370), 및 제1 블로킹 패턴(360)을 포함할 수 있다. 터널 절연 패턴(380) 및 제1 블로킹 패턴(360)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 저장 패턴(370)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 채널(400)은 예를 들어, 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있고, 제1 충전 패턴(410)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 더미 전하 저장 구조물(392)은 전하 저장 구조물(390)과 동일한 물질을 포함할 수 있고, 더미 채널(402)은 채널(400)과 동일한 물질을 포함할 수 있으며, 더미 충전 패턴(412)은 제1 충전 패턴(410)과 동일한 물질을 포함할 수 있다. 이에 따라, 더미 전하 저장 구조물(392)은 더미 채널(402)의 외측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 더미 터널 절연 패턴(도시되지 않음), 더미 전하 저장 패턴(도시되지 않음), 및 더미 블로킹 패턴(도시되지 않음)을 포함할 수 있다.
이후, 제1 충전 패턴(410) 및 채널(400)의 상부를 제거하여 제1 트렌치를 형성하고, 상기 제1 트렌치를 채우는 캐핑막을 제1 충전 패턴(410), 채널(400), 전하 저장 구조물(390), 및 제4 층간 절연막(350) 상에 형성한 후, 제4 층간 절연막(350)의 상면이 노출될 때까지 상기 캐핑막을 평탄화함으로써, 상기 제1 트렌치를 채우는 캐핑 패턴(420)을 형성할 수 있다. 캐핑 패턴(420)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
한편, 상기 제1 트렌치를 형성하는 공정 시, 더미 충전 패턴(412) 및 더미 채널(402)도 함께 제거되어 제2 트렌치를 형성할 수 있으며, 캐핑 패턴(420) 형성 시, 상기 제2 트렌치를 채우는 더미 캐핑 패턴(422)도 함께 형성될 수 있다. 이에 따라, 더미 캐핑 패턴(422)은 캐핑 패턴(420)과 동일한 물질을 포함할 수 있다.
제1 충전 패턴(410), 채널(400), 전하 저장 구조물(390), 및 캐핑 패턴(420)은 함께 메모리 채널 구조물(430)을 형성할 수 있으며, 이는 도 3 및 4에 각각 도시된 메모리 채널 구조물들(3220, 4220)에 대응할 수 있다. 또한, 더미 충전 패턴(412), 더미 채널(402), 더미 전하 저장 구조물(392), 및 더미 캐핑 패턴(422)은 함께 더미 메모리 채널 구조물(432)을 형성할 수 있다. 다만, 더미 메모리 채널 구조물(432)은 실제로 메모리 셀의 일부로서 역할을 수행하지 않으며, 이후 공정들에서 상기 몰드를 지지하는 역할을 수행하므로, 지지 구조물(432)로 지칭될 수도 있다.
예시적인 실시예들에 있어서, 메모리 채널 구조물(430) 및 지지 구조물(432)은 각각 제1 방향(D1)으로 연장되는 필라(pillar) 형상을 가질 수 있다. 이때, 각 메모리 채널 구조물(430) 및 지지 구조물(432)은 상부에서 보았을 때, 원형, 타원형, 직사각형, 혹은 각 모서리들이 라운딩된 직사각형일 수 있다. 메모리 채널 구조물(430) 및 지지 구조물(432)의 개수 및 레이아웃은 도면 상에 도시된 것에 한정되지 않고, 다양한 개수와 레이아웃으로 배치될 수 있다.
메모리 채널 구조물(430)은 제2 및 제3 방향들(D2, D3)을 따라 복수 개로 배치되어 메모리 그룹을 형성할 수 있으며, 상기 메모리 그룹은 제3 방향(D3)을 따라 배치되어 메모리 블록을 형성할 수 있다. 이때, 상기 반도체 장치에서 소거(erase) 동작은 상기 메모리 블록 단위로 수행될 수 있다. 도 17에는 예시적으로, 제3 방향(D3)을 따라 배치된 2개의 메모리 블록들이 도시되어 있으며, 또한 상기 각 메모리 블록들이 제3 방향(D3)을 따라 배치된 2개의 메모리 그룹들을 포함하는 것이 도시되어 있다.
이후, 제4 층간 절연막(350), 제1 절연막들(310)의 일부 및 제4 희생막들(320)의 일부를 식각함으로써, 이들을 관통하며 제2 방향(D2)으로 연장되는 제1 개구를 형성한 후, 이를 채우는 제2 분리 패턴(440)을 형성할 수 있다.
예시적인 실시예에 있어서, 제2 분리 패턴(440)은 일부 채널들(400), 구체적으로 상기 각 메모리 그룹들에서 제3 방향(D3)으로의 가운데에 배치된 채널(400)의 상부를 관통할 수 있다. 또한, 제2 분리 패턴(440)은 상기 일부 채널들(400)의 상부뿐만 아니라, 제4 층간 절연막(350), 상부 2개의 층들에 형성된 제4 희생막들(320), 및 상부의 2개의 층들에 형성된 제1 절연막들(310)을 관통할 수 있으며, 그 아래 1개의 층에 형성된 제1 절연막(310)도 부분적으로 관통할 수 있다. 이때, 제2 분리 패턴(440)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장될 수 있으며, 상기 몰드에 포함된 상부 2개의 계단층들을 관통할 수 있다. 이에 따라, 제2 분리 패턴(440)에 의해서 상부 2개의 층들에 형성된 제4 희생막들(320)이 제3 방향(D3)을 따라 서로 분리될 수 있다.
다만, 이후 설명되는 GIDL 게이트 전극이 형성되는 층의 개수에 따라, 제2 분리 패턴(440)에 의해 분리되는 제4 희생막들(320)의 층수는 더 증가될 수 있다.
도 21 내지 도 24를 참조하면, 제4 층간 절연막(350), 캐핑 패턴(420) 및 제2 분리 패턴(440) 상에 제5 층간 절연막(450)을 형성한 후, 식각 공정을 통해 제3 내지 제5 층간 절연막들(340, 350, 450), 및 상기 몰드를 관통하는 제2 내지 제4 개구들(460, 465, 467)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 개구(460)는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장되어, 계단 형상의 상기 몰드의 제2 방향(D2)으로의 각 양단들까지 연장될 수 있으며, 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이에 따라, 상기 몰드는 각 제2 개구들(460)에 의해서 제3 방향(D3)으로 서로 이격되도록 복수 개로 분리될 수 있다. 일 실시예에 있어서, 각 제2 개구들(460)은 상기 메모리 블록들 사이에 형성될 수 있다. 즉, 상기 메모리 블록들은 제2 개구들(460)에 의해 제3 방향(D3)으로 분리되어 서로 이격될 수 있다.
한편, 제2 개구(460)가 형성됨에 따라서, 상기 몰드에 포함된 제1 및 제2 절연막들(310, 311) 및 제4 희생막들(320)은 각각 제2 방향(D2)으로 연장되는 제1 및 제2 절연 패턴들(315, 316) 및 제4 희생 패턴들(325)로 분리될 수 있다. 또한, 제1 분리막(330)의 제2 수평부(330c) 역시 제2 방향(D2)으로 연장되는 부분들로 분리될 수 있다. 이에 따라, 이하에서는 제1 분리막(330)을 제1 분리 패턴(335)으로 지칭하며, 제1 및 제2 수평부들(330a, 330c) 및 수직부(330b)의 참조 부호들을 335a, 335c 및 335b로 각각 표시하기로 한다.
예시적인 실시예들에 있어서, 제3 개구(465)는 기판(100)의 제1 영역 (I) 상에서는 제2 방향(D2)으로 끊임없이 연장되도록 형성될 수 있으나, 제2 영역(II) 상에서는 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 제2 방향(D2)을 따라 형성되는 제3 개구들(465)은 제2 방향(D2)으로 서로 이웃하는 제2 개구들(460) 사이에 형성될 수 있다. 일 실시예에 있어서, 제3 개구들(465)은 제2 개구들(460)에 의해 서로 이격된 상기 각 메모리 블록들에 포함된 메모리 그룹들 사이에 형성될 수 있다. 즉, 상기 메모리 그룹들은 상기 각 메모리 블록들 내에서 제3 개구들(465)에 의해 제3 방향(D3)으로 서로 이격될 수 있다.
다만, 제3 개구들(465)은 제2 방향(D2)으로 상기 각 몰드의 양단까지 연장되는 제2 개구(460)와는 달리, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성되므로, 상기 각 메모리 블록 내에 포함된 상기 메모리 그룹들이 서로 완전히 분리되지는 않을 수 있다. 예시적인 실시예들에 있어서, 각 제3 개구들(465)의 제2 방향(D2)으로의 말단들은 제1 분리 패턴(335)의 제1 수평부(335a)를 부분적으로 관통할 수 있으며, 제2 방향(D2)으로 서로 인접한 수직부들(335b) 중 일부 혹은 전부를 부분적으로 혹은 전체적으로 관통할 수 있다.
도면 상에서는, 제3 개구들(465)의 말단들에 의해서 제2 방향(D2)으로 서로 인접한 2개의 수직부들(335b)을 포함하는 제1 분리 패턴(335) 부분의 상기 2개의 수직부들(335b)이 전체적으로 관통되고, 제2 방향(D2)으로 서로 인접한 3개의 수직부들(335b)을 포함하는 제1 분리 패턴(335) 부분의 제2 방향(D2)으로의 양측들에 각각 형성된 2개의 수직부들(335b)이 전체적으로 관통되는 것이 도시되어 있으나, 이는 예시적인 것으로서 본 발명의 개념이 이에 한정되는 것은 아니다. 제1 수평부(335a)의 일부가 제3 개구들(465)의 양단들에 의해 부분적으로 관통됨에 따라서, 상부에서 보았을 때, 제1 수평부(335a)는 원형 혹은 타원형이 제2 방향(D2)으로 부분적으로 중첩된 형상에서 제2 방향(D2)으로의 양측들이 제거된 형상을 가질 수 있다.
한편, 각 제3 개구들(465)은 기판(100)의 제1 영역(I) 상에서는 제2 방향(D2)을 따라 끊임없이 연장될 수 있으며, 또한 기판(100)의 제2 영역(II) 상에서도 상기 몰드의 상부 2개 층들에 형성된 계단층의 각 양단들까지는 계속 연장될 수 있다. 이에 따라, 상기 몰드의 상부 2개 층들에 형성된 제4 희생 패턴들(325)은 제3 개구(465) 및 이의 제3 방향(D2)으로의 양 측들에 각각 형성된 제2 분리 패턴들(440)에 의해서 제3 방향(D3)으로 서로 분리되어 이격될 수 있다. 다만 전술한 바와 같이, 상기 GIDL 게이트 전극의 개수에 따라서, 제2 분리 패턴들(440)에 의해 분리되는 제4 희생 패턴들(325)의 층수는 더 증가될 수 있다.
제4 개구(467)는 기판(100)의 제2 영역(II) 상에 형성될 수 있으며, 상부에서 보았을 때 닫힌 테두리 형상으로 형성될 수 있다. 이하에서는, 닫힌 테두리 형상의 제4 개구(467)에 의해 둘러싸인 제1 및 제2 절연 패턴들(315, 316) 및 제4 희생 패턴(325) 부분을 각각 제3 내지 제5 절연 패턴들(317, 318, 327)로 지칭하며, 역시 제4 개구(467)에 의해 둘러싸인 제1 분리 패턴(335) 부분(도면 상에서는 수직부(335b)의 일부 및 제2 수평부(335c)의 일부)과 함께 절연 패턴 구조물(600)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제4 개구(467)는 상기 각 몰드들에서 제2 방향(D2)으로 상대적으로 큰 길이를 갖는 제2 계단을 관통하도록 형성될 수 있으며, 제3 방향(D3)으로 서로 이웃하는 제2 개구들(460) 사이에 형성될 수 있다.
일 실시예에 있어서, 제4 개구(467)는 상부에서 보았을 때, 직사각형의 테두리 형상을 가질 수 있으며, 제3 방향(D3)으로의 각 양 변들은 제2 분리 패턴(440)과 제2 방향(D2)으로 얼라인될 수 있다. 다만, 본 발명은 반드시 이에 한정되지는 않으며, 제4 개구(467)는 예를 들어, 모서리가 라운드진 직사각 테두리 형상, 타원형 테두리 형상, 원형의 테두리 형상 등을 가질 수도 있다.
예시적인 실시예들에 있어서, 제4 개구(467)는 제2 방향(D2)으로 서로 이격된 제3 개구들(465) 사이에 형성되어 이들과 이격될 수 있으며, 다만 적어도 일부가 제1 분리 패턴(335)의 제1 수평부(335a)를 부분적으로 관통할 수 있다. 이에 따라, 제2 개구들(460) 사이에 형성된 상기 각 몰드의 최하층에 형성된 제4 희생 패턴(325)은 기판(100)의 제1 영역(I) 상에서는 제2 방향(D2)으로 연장되는 제3 개구(465)에 의해 제3 방향(D3)으로 서로 분리될 수 있으며, 기판(100)의 제2 영역(II) 상에서는 제2 방향(D2)으로 서로 이격된 제3 개구들(465), 이들 사이에 형성된 제4 개구들(467), 각 제4 개구들(467)로 둘러싸인 절연 패턴 구조물(600), 및 제1 분리 패턴(335)의 제1 수평부(335a)에 의해서 제3 방향(D3)으로 서로 분리될 수 있다.
제2 내지 제4 개구들(460, 465, 467)을 형성하는 상기 식각 공정에 의해서 상기 몰드가 제2 방향(D2)으로 각각 연장되면서 제3 방향(D3)을 따라 서로 이격되더라도, 상기 몰드를 관통하는 지지 구조물들(432) 및 메모리 채널 구조물들(430)에 의해 상기 몰드는 쓰러지지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 제2 내지 제4 개구들(460, 465, 467)이 제1 지지막(300)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다.
이후, 제2 내지 제4 개구들(460, 465, 467)의 측벽 및 제5 층간 절연막(450) 상에 제1 스페이서 막을 형성한 후, 이방성 식각 공정을 통해 각 제2 내지 제4 개구들(460, 465, 467)의 저면에 형성된 부분을 제거하여 제1 스페이서(470)를 형성할 수 있으며, 이에 따라 제1 지지막(300)의 상면이 부분적으로 노출될 수 있다.
이후, 상기 노출된 제1 지지막(300) 부분 및 그 하부의 제1 희생막 구조물(290) 부분을 제거함으로써, 각 제2 내지 제4 개구들(460, 465, 467)을 하부로 확장할 수 있다. 이에 따라, 각 제2 및 제3 개구들(460, 465)은 CSP(240)의 상면을 노출시킬 수 있으며, 나아가 CSP(240)의 상부 일부까지도 관통할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(470)는 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 제1 희생막 구조물(290)이 부분적으로 제거될 때, 각 제2 내지 제4 개구들(460, 465, 467)의 측벽은 제1 스페이서(470)에 의해 커버되므로, 상기 몰드에 포함된 제1 및 제2 절연 패턴들(315, 316) 및 제4 희생 패턴들(325)은 제거되지 않을 수 있다.
도 25를 참조하면, 제2 내지 제4 개구들(460, 465, 467)를 통해 제1 희생막 구조물(290)을 예를 들어, 습식 식각 공정을 통해 제거할 수 있으며, 이에 따라 제2 갭(295)이 형성될 수 있다.
상기 습식 식각 공정은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용하여 수행될 수 있다.
제2 갭(295)이 형성됨에 따라서, 제1 지지막(300) 저면 및 CSP(240)의 상면이 노출될 수 있다. 또한, 제2 갭(295)에 의해 전하 저장 구조물(390)의 일부 측벽이 노출될 수 있으며, 노출된 전하 저장 구조물(390) 측벽 역시 상기 습식 식각 공정 시 함께 제거되어 채널(400)의 외측벽이 노출될 수 있다. 이에 따라, 전하 저장 구조물(390)은 상기 몰드를 관통하여 채널(400)의 대부분의 외측벽을 커버하는 상부와, 채널(400)의 저면을 커버하며 CSP(240) 상부에 형성된 하부로 분리될 수 있다.
도 26을 참조하면, 제1 스페이서(470)를 제거하고, 각 제2 내지 제4 개구들(460, 465, 467)의 측벽 및 제2 갭(295) 내에 채널 연결층을 형성할 수 있으며, 이후 예를 들어, 에치 백 공정을 수행하여 각 제2 내지 제4 개구들(460, 465, 467) 내에 형성된 상기 채널 연결층 부분을 제거함으로써 제2 갭(295) 내에 채널 연결 패턴(480)을 형성할 수 있다.
채널 연결 패턴(480)이 형성됨에 따라서, 제3 방향(D3)으로 서로 이웃하는 제2 및 제3 개구들(460, 465) 사이에 형성된 채널들(400), 즉 각 메모리 그룹들에 속하는 채널들(400)이 서로 연결될 수 있다.
채널 연결 패턴(480)은 예를 들어, n형의 불순물이 도핑된 폴리실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다.
한편, 채널 연결 패턴(480) 내에는 에어 갭(485)이 형성될 수도 있다.
도 27 내지 도 29를 참조하면, 제2, 제3 및 제4 개구들(460, 465, 467)을 각각 채우는 제2 및 제3 희생막 구조물들(520, 525) 및 식각 방지 구조물(527)을 형성할 수 있다.
제2 및 제3 희생막 구조물들(520, 525) 및 식각 방지 구조물(527)은 제2 내지 제4 개구들(460, 465, 467)의 측벽 및 이들에 의해 노출된 CSP(240) 상면에 식각 저지막 및 제2 스페이서 막을 순차적으로 형성하고, 상기 제2 스페이서 막 상에 제2 내지 제4 개구들(460, 465, 467)을 채우는 제5 희생막을 형성한 후, 제5 층간 절연막(450) 상면이 노출될 때까지 상기 제5 희생막, 상기 제2 스페이서 막 및 상기 식각 저지막을 평탄화함으로써 형성할 수 있다.
이때, 제2 희생막 구조물(520)은 순차적으로 적층된 제1 식각 저지 패턴(490), 제2 스페이서(500) 및 제5 희생 패턴(510)을 포함할 수 있고, 제3 희생막 구조물(525)은 순차적으로 적층된 제2 식각 저지 패턴(495), 제3 스페이서(505) 및 제6 희생 패턴(515)을 포함할 수 있으며, 식각 방지 구조물(527)은 순차적으로 적층된 제3 식각 저지 패턴(497), 제4 스페이서(507) 및 제2 충전 패턴(517)을 포함할 수 있다.
상기 식각 저지막은 제4 희생 패턴(325)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다. 한편, 상기 제2 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 제5 희생막은 예를 들어, 폴리실리콘 혹은 실리콘 산화물을 포함할 수 있다.
도 30 및 31을 참조하면, 제5 층간 절연막(450) 및 제2 및 제3 희생막 구조물들(520, 525) 및 식각 방지 구조물(527) 상에 제2 지지막(530)을 형성하고, 이를 부분적으로 식각하여 제5 및 제6 개구들(540, 545)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제5 개구(540)는 제2 희생막 구조물(520)에 제1 방향(D1)을 따라 오버랩될 수 있다. 도면 상에서는 제5 개구(540)가 기판(100)의 제2 영역(II) 상에서는 제2 방향(D2)으로 끊임없이 연장되고, 기판(100)의 제1 영역(I) 상에서는 동일한 제2 희생막 구조물(520) 상에서 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 기판(100)의 제2 영역(II) 상에서도 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성될 수도 있다. 일 실시예에 있어서, 제5 개구(540)는 제2 희생막 구조물(520)보다 제3 방향(D3)으로의 폭이 더 클 수 있으나, 본 발명의 개념이 반드시 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제6 개구(545)는 제3 희생막 구조물(525)에 제1 방향(D1)을 따라 오버랩될 수 있다. 이에 따라, 제6 개구(545)는 기판(100)의 제2 영역(II) 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 제6 개구(545)는 기판(100)의 제1 영역(I) 상에서도 동일한 제3 희생막 구조물(525) 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 제6 개구(545)는 제3 희생막 구조물(525)보다 제3 방향(D3)으로의 폭이 더 클 수 있으나, 본 발명의 개념이 반드시 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제5 및 제6 개구들(540, 545)은 기판(100)의 제1 영역(I) 상에서 제2 방향(D2)을 따라 지그재그 형상으로 배치될 수 있다. 이때, 제5 및 제6 개구들(540, 545)은 제3 방향(D3)으로 서로 부분적으로 오버랩될 수 있다.
제2 지지막(530)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 한편, 식각 방지 구조물(527)은 제2 지지막(530)에 의해 전면적으로 커버될 수 있으며, 외부로 노출되지 않을 수 있다.
도 32를 참조하면, 제5 및 제6 개구들(540, 545)을 통한 식각 공정을 수행하여 제2 및 제3 희생막 구조물들(520, 525)을 제거할 수 있으며, 이에 따라 제2 및 제3 개구들(460, 465)이 다시 형성될 수 있다.
전술한 바와 같이, 기판(100)의 제1 영역(I) 상에서는 각 제2 및 제3 희생막 구조물들(520, 525) 상에서 제5 및 제6 개구들(540, 545)이 이들을 전면적으로 노출시키지 않고 부분적으로 그 상면을 커버하므로, 상기 식각 공정을 통해 제2 및 제3 개구들(460, 465)이 다시 형성되더라도, 이들의 상면은 제2 지지막(530)에 의해 적어도 부분적으로 커버될 수 있다. 이에 따라, 상기 몰드의 상면의 높이가 높고 제2 방향(D2)으로의 연장 길이가 길더라도, 이들 상면에 형성되어 제2 및 제3 개구들(460, 465)이 형성된 영역을 적어도 부분적으로 커버하는 제2 지지막(530)에 의해서, 상기 몰드가 제3 방향(D3)으로 기울어지거나 쓰러지는 것이 감소될 수 있다.
한편, 기판(100)의 제2 영역(II) 상에서는 제3 개구(465)가 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성되어 이들 사이에 상기 몰드가 잔류하며, 또한 상기 몰드를 관통하는 지지 구조물들(432)이 존재하므로, 이들에 의해 상기 몰드가 제3 방향(D3)으로 기울어지거나 쓰러지는 것이 감소될 수 있다.
예시적인 실시예들에 있어서, 제2 및 제3 희생막 구조물들(520, 525)은 습식 식각 공정을 통해 제거될 수 있다.
이후, 제2 및 제3 개구들(460, 465)에 의해 노출되며 실리콘을 포함하는 막 구조물에 산화 공정을 수행하여 보호막(550)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 산화 공정을 수행함에 따라서, 제2 및 제3 개구들(460, 465)에 의해 노출된 CSP(240)의 상면, 채널 연결 패턴(480)의 측벽 및 제1 지지막(300)의 측벽에 보호막(550)이 형성될 수 있다. 보호막(550)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 33 및 34를 참조하면, 제2 및 제3 개구들(460, 465)에 의해 노출된 제4 희생 패턴들(325)을 제거하여, 각 층에 형성된 제1 절연 패턴들(315) 사이에 제3 갭(560)을 형성할 수 있으며, 제3 갭(560)에 의해서 메모리 채널 구조물(430)에 포함된 전하 저장 구조물(390)의 외측벽 일부, 및 지지 구조물(432)에 각각 포함된 더미 전하 저장 구조물(392)의 외측벽 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 인산(H3PO4) 혹은 황산(H2SO4)을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제4 희생 패턴들(325)을 제거할 수 있다.
상기 습식 식각 공정은 제2 및 제3 개구들(460, 465)을 통해 수행될 수 있으며, 제2 및 제3 개구들(460, 465)을 통해 양 방향으로 각각 유입되는 식각액에 의해서 이들 사이에 형성된 제4 희생 패턴(325) 부분이 모두 제거될 수 있다. 다만, 식각 방지 구조물(527)이 형성된 영역에서는 제2 개구(460)를 통해서 일 방향으로만 상기 식각액이 유입되므로, 제2 개구(460)와 식각 방지 구조물(527) 사이에 형성된 제4 희생 패턴(325) 부분이 제거될 수 있다.
한편, 상기 습식 식각 공정에 의해 식각 방지 구조물(527)의 외측벽이 노출될 수 있으나, 식각 방지 구조물(527)의 외측벽에는 제4 희생 패턴(325)에 대해 식각 선택비를 갖는 물질을 포함하는 제3 식각 저지 패턴(497)이 형성되어 있으므로, 상기 습식 식각 공정에 의해 식각 방지 구조물(527)은 제거되지 않을 수 있으며, 이에 의해 둘러싸인 제3 내지 제5 절연 패턴들(317, 318, 327) 부분 역시 제거되지 않을 수 있다.
도 35 및 36을 참조하면, 제2 및 제3 개구들(460, 465)에 의해 노출된 전하 저장 구조물(390)의 외측벽 및 지지 구조물(432)에 포함된 더미 전하 저장 구조물(392)의 외측벽, 식각 방지 구조물(527)의 외측벽, 제3 갭들(560)의 내벽, 제1 절연 패턴들(315)의 표면, 보호막(550)의 상면, 제5 층간 절연막(450)의 측벽 및 일부 상면, 및 제2 지지막(530)의 측벽 및 상면에 제2 블로킹 막(570)을 형성하고, 제2 블로킹 막(570) 상에 게이트 전극막을 형성할 수 있다.
상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다. 상기 게이트 배리어 막은 금속 질화물을 포함할 수 있으며, 상기 게이트 도전막은 금속을 포함할 수 있다. 제2 블로킹 막(570)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 각 제2 갭들(560) 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다. 결국, 순차적으로 적층된 제4 희생 패턴(325) 및 제1 절연 패턴(315)을 각 계단층으로 포함하는 계단 형상의 상기 몰드에서 제4 희생 패턴(325)이 상기 게이트 전극 및 그 상하면을 커버하는 제2 블로킹 막(570)으로 치환될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개의 층들에 적층되어 게이트 전극 구조물을 형성할 수 있다. 이때, 상기 게이트 전극 구조물은 상기 각 게이트 전극들을 계단층으로 하는 계단 형상을 가질 수 있다. 한편, 상기 각 게이트 전극들의 제2 방향(D2)으로의 말단 부분으로서 상부 게이트 전극들에 의해 제1 방향(D1)으로 오버랩되지 않는 부분, 즉 각 계단층들의 계단에 해당하는 부분은 패드로 지칭될 수 있다. 상기 게이트 전극 구조물은 제2 방향(D2)으로의 길이가 상대적으로 작은 제1 패드들과, 제2 방향(D2)으로의 길이가 상대적으로 큰 제2 패드들을 포함할 수 있으며, 상기 제1 및 제2 패드들의 개수에는 제한이 없다.
또한, 상기 게이트 전극 구조물은 제3 방향(D3)을 따라 복수 개로 형성될 수 있으며, 이들은 제2 개구들(460)에 의해 제3 방향(D3)으로 서로 이격될 수 있다. 전술한 바와 같이, 제3 개구들(465)은 제2 방향(D2)을 따라 상기 게이트 전극 구조물의 양단들까지 연장되지 않고 서로 이격되도록 복수 개로 형성되므로, 상기 게이트 전극 구조물은 제3 개구들(465)에 의해 제3 방향(D3)으로 서로 분리되지는 않을 수 있다. 다만, 상기 게이트 전극 구조물에서 최하층에 형성된 게이트 전극의 경우는, 제3 및 제4 개구들(465, 467), 제1 분리 패턴(335) 및 절연 패턴 구조물(600)에 의해서 제3 방향(D3)으로 서로 분리될 수 있으며, 또한 상부 각 2개 층들에 형성된 게이트 전극의 경우는 제3 개구(465)에 의해서, 또한 제2 분리 패턴(440)에 의해서 제3 방향(D3)으로 각각 분리될 수 있다.
상기 게이트 전극 구조물은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제4 게이트 전극들(751, 752, 754, 756)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(751)은 최하층 및 하부로부터 2번째 층에 각각 형성되어 소거 동작에 사용되는 GIDL 게이트 전극일 수 있고, 제2 게이트 전극(752)은 제1 게이트 전극(751) 상에 형성되어 그라운드 선택 라인(GSL) 역할을 수행할 수 있으며, 제4 게이트 전극(756)은 최상층 및 바로 그 하층에 형성되어 스트링 선택 라인(SSL) 역할을 수행할 수 있고, 제3 게이트 전극(754)은 제2 및 제3 게이트 전극들(752, 754) 사이의 복수의 층들에 각각 형성되어 워드 라인 역할을 수행할 수 있다. 다만, 각 제1 내지 제4 게이트 전극들(751, 752, 754, 756)이 형성되는 층의 개수는 위에 한정되지 않으며, 다양하게 변경될 수 있다.
또한 도시하지는 않았으나, 상기 GIDL 게이트 전극 역할을 수행하는 제1 게이트 전극(751)이 제4 게이트 전극(756)의 상층에 더 형성될 수 있다. 예를 들어, 제1 게이트 전극(751)이 최상층 및 바로 그 하층에 걸쳐 2개 층들에 형성되는 경우라면, 상기 몰드의 상부 4개 층들에 각각 형성된 제1 및 제4 게이트 전극들(751, 756)이 제3 개구(465) 및 이의 제3 방향(D2)으로의 양 측들에 각각 형성된 제2 분리 패턴들(440)에 의해서 제3 방향(D3)으로 서로 분리되어 이격될 수 있다.
예시적인 실시예들에 있어서, 제3 방향(D2)으로 서로 이웃하는 제2 개구들(460) 사이에 형성된 상기 각 메모리 블록들은 각 층 당 2개의 GSL들, 1개의 워드 라인, 및 4개의 SSL들을 포함할 수 있으며, 다만 본 발명의 개념은 이에 한정되지는 않는다.
도 37 내지 도 39를 참조하면, 제2 및 제5 개구들(460, 540)을 채우는 제3 분리 패턴(580), 및 제3 및 제6 개구들(465, 545)을 채우는 제4 분리 패턴(585)을 제2 블로킹 막(570) 상에 형성하고, 제2 지지막(530) 상면이 노출될 때까지 이들을 평탄화할 수 있다. 이에 따라, 제2 블로킹 막(570)은 제2 블로킹 패턴(575)으로 변환될 수 있다.
제3 및 제4 분리 패턴들(580, 585)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 40 내지 도 42를 참조하면, 제2 지지막(530), 제3 내지 제5 층간 절연막들(340, 350, 450), 및 제1 절연 패턴(315)을 관통하는 제1 내지 제4 상부 콘택 플러그들(610, 620, 622, 624)을 기판(100)의 제2 영역(II) 상에 형성할 수 있다.
제1 내지 제4 상부 콘택 플러그들(610, 620, 622, 624)은 제4, 제3, 제2 및 제1 게이트 전극들(756, 754, 752, 751)의 패드들에 각각 접촉할 수 있다. 예시적인 실시예들에 있어서, 각 제1 내지 제4 상부 콘택 플러그들(610, 620, 622, 624)은 상부에서 보았을 때, 상기 게이트 전극 구조물의 상기 각 제1 및 제2 패드들에 형성된 지지 구조물들(432)로 둘러싸인 영역 내에 형성될 수 있다. 예를 들어, 지지 구조물들(432)은 직사각형의 각 꼭지점들에 배치될 수 있으며, 각 제1 내지 제4 상부 콘택 플러그들(610, 620, 622, 624)은 상기 직사각형의 내부에 형성될 수 있다.
다만, 도 40에는 각 제1 내지 제4 상부 콘택 플러그들(610, 620, 622, 624)의 예시적인 레이아웃이 도시되어 있으나, 본 발명의 개념이 이에 한정되지 않으며, 상기 게이트 전극 구조물의 각 패드들 상에 이보다 더 많은 개수의 제1 내지 제4 상부 콘택 플러그들(610, 620, 622, 624)이 형성될 수도 있다.
도 43 내지 도 45를 참조하면, 제2 지지막(530) 및 제1 내지 제4 상부 콘택 플러그들(610, 620, 622, 624) 상에 제6 층간 절연막(630)을 형성한 후, 기판(100)의 제2 영역(II) 상에서 식각 방지 구조물(527)에 의해 둘러싸인 절연 패턴 구조물(600), 제1 지지막(300), 채널 연결 패턴(480), CSP(240) 및 제2 층간 절연막(170)의 상부를 관통하여 제8 하부 배선(222) 상면에 접촉하는 관통 비아(650)를 형성할 수 있다.
관통 비아(650)는 절연 패턴 구조물(600)이 형성된 영역 내에서 서로 이격되도록 복수 개로 형성될 수 있다. 도면 상에서는 각 영역에 형성된 6개의 관통 비아들(650)이 도시되어 있으나, 이는 예시적인 것이며 본 발명의 개념은 이에 한정되지 않는다.
한편 관통 비아(650)의 측벽에는 제6 절연 패턴(640)이 형성될 수 있으며, 이에 따라 제1 지지막(300), 채널 연결 패턴(480), 및 CSP(240)와 전기적으로 절연될 수 있다. 다만, 관통 비아(650)는 절연 패턴 구조물(600) 즉, 제3 내지 제5 절연 패턴들(317, 318, 327) 및 제1 분리 패턴(335)의 제2 수평부(335c)를 관통하여 제1 내지 제4 게이트 전극들(751, 752, 754, 756)과는 절연되므로, 제1 지지막(300), 채널 연결 패턴(480), 및 CSP(240)의 측벽에만 별도의 절연 패턴을 형성하는 경우, 제6 절연 패턴(640)은 형성되지 않을 수도 있다.
전술한 제1 내지 제4 콘택 플러그들(610, 620, 622, 624) 및 관통 비아(650)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 제6 절연 패턴(640)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 도시하지는 않았으나, 상기 게이트 전극 구조물 의해 커버되지 않고 노출된 제1 지지막(300) 부분에는 공통 소스 콘택 플러그가 더 형성될 수도 있다.
도 36 내지 39를 참조하면, 제6 층간 절연막(630), 제6 절연 패턴(640) 및 관통 비아(650) 상에 제7 층간 절연막(660)을 형성한 후, 제4 및 제5 상부 콘택 플러그들(672, 674), 제6 및 제7 상부 콘택 플러그들(도시되지 않음), 및 제8 및 제9 상부 콘택 플러그들(680, 690)을 형성할 수 있다.
제4 및 제5 상부 콘택 플러그들(672, 674) 및 상기 제6 및 제7 상부 콘택 플러그들은 제6 및 제7 층간 절연막들(630, 660)을 관통하여 제1 내지 제4 상부 콘택 플러그들(610, 620, 622, 624) 상면에 각각 접촉할 수 있고, 제8 상부 콘택 플러그(680)는 제7 층간 절연막(660)을 관통하여 관통 비아(650)의 상면에 접촉할 수 있으며, 제9 상부 콘택 플러그(690)는 제2 지지막(530) 및 제5 내지 제7 층간 절연막들(450, 630, 660)을 관통하여 캐핑 패턴(420) 상면에 접촉할 수 있다.
이후, 제7 층간 절연막(660), 제4 및 제5 상부 콘택 플러그들(672, 674), 상기 제6 및 제7 상부 콘택 플러그들, 및 제8 및 제9 상부 콘택 플러그들(680, 690) 상에 제8 층간 절연막(700)을 형성한 후, 이를 관통하는 제1 및 제2 상부 배선들(712, 714), 제3 및 제4 상부 배선들(도시되지 않음), 및 제5 및 제6 상부 배선들(720, 730)을 형성할 수 있다.
제1 및 제2 상부 배선들(712, 714)은 제4 및 제5 상부 콘택 플러그들(672, 674) 상면에 각각 접촉할 수 있고, 상기 제3 및 제4 상부 배선들은 상기 제6 및 제7 상부 콘택 플러그들 상면에 각각 접촉할 수 있으며, 제5 및 제6 상부 배선들(720, 730)은 제8 및 제9 상부 콘택 플러그들(680, 690) 상면에 각각 접촉할 수 있다.
예시적인 실시예들에 있어서, 제6 상부 배선(730)은 제3 방향(D3)으로 연장될 수 있으며, 제2 방향(D2)을 따라 복수 개로 형성되어 상기 반도체 장치의 비트 라인 역할을 수행할 수 있다. 이와는 달리, 제6 상부 배선(730) 상에 추가적으로 상부 비아 및 제7 상부 배선이 더 형성되어, 상기 제7 상부 배선이 상기 비트 라인 역할을 수행할 수도 있다.
한편, 제1 및 제2 상부 배선들(712, 714), 상기 제3 및 제4 상부 배선들, 및 제5 상부 배선(720)은 기판(100)의 제2 영역(II) 상에서 설계의 필요에 따른 레이아웃으로 자유롭게 형성될 수 있다.
전술한 공정들을 통해 상기 반도체 장치를 완성할 수 있다.
전술한 바와 같이, 제1 절연막(310) 및 제4 희생막(320)을 제1 방향(D1)을 따라 교대로 반복적으로 적층하고, 최상층 제4 희생막(320) 상에 제2 절연막(311)을 형성한 후, 이를 관통하여 최상층 제4 희생막(320)을 노출시키는 제1 홀들(312)을 형성할 수 있다. 제1 홀들(312)을 통해 상기 노출된 최상층 제4 희생막(320) 부분을 예를 들어, 습식 식각 공정과 같은 등방성 식각 공정을 통해 제거하여 최상층 제1 절연막(310)을 노출시키는 제1 갭(322)을 형성하고, 제1 갭(322) 및 제1 홀들(312)을 채우는 제1 분리막(330)을 최상층 제1 절연막(310) 및 제2 절연막(311) 상에 형성한 후, 제1 분리막(330) 상면에 대해 버핑 CMP 공정을 수행하여 상면을 평탄화할 수 있다. 이후, 제1 분리막(330) 상에 제4 희생막(320) 및 제1 절연막(310)을 제1 방향(D1)을 따라 다시 교대로 반복적으로 적층하여 상기 몰드막을 형성할 수 있다.
제1 분리막(330)의 평탄한 상면을 가지므로, 그 위에 적층되는 제4 희생막들(320) 및 제1 절연막들(310) 역시 제1 갭(322)과 제1 방향(D1)으로 오버랩되는 영역에서 아래쪽으로 굽어지지 않고 기판(100) 상면에 평행하게 적층될 수 있다. 종래에는 GSL을 분리시키기 위해서 상기 영역에 형성되는 분리 패턴 상에 적층되는 몰드막 부분이 휘어짐에 따라 전기적 특성이 열화되므로, 이를 방지하기 위해 상기 몰드막 부분을 과도하게 제거해야 했으며, 이는 주변에 형성되는 구조물들, 예를 들어 지지 구조물(432)과의 거리 확보를 위해 공정 마진이 악화를 가져왔다. 하지만 예시적인 실시예들에 있어서, 제1 갭(322)을 채우며 제2 절연막(311) 상에 형성되는 제1 분리막(330)의 상면이 평탄하므로, 휘거나 굽어진 몰드막 부분을 과도하게 제거할 필요가 없어서 공정 마진이 증가될 수 있다. 또한, 평탄하게 적층된 제4 희생막들(320)을 치환하여 형성되는 게이트 전극들(751, 752, 754, 756)은 우수한 전기적 특성을 가질 수 있다.
한편 전술한 공정들을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
도 43 및 44, 및 도 46 내지 도 49를 함께 참조하면, 상기 반도체 장치는 제1 영역(I) 및 이를 적어도 부분적으로 둘러싸는 제2 영역(II)을 포함하는 기판(100) 상에 형성된 하부 회로 패턴, 상기 하부 회로 패턴 상에 형성된 공통 소스 플레이트(CSP)(240), 제1 방향(D1)을 따라 CSP(240) 상에서 서로 이격되고 제2 방향(D2)으로 각각 연장된 게이트 전극들(751, 752, 754, 756)을 포함하는 게이트 전극 구조물, 기판(100)의 제1 영역(I) 상에서 상기 게이트 전극 구조물을 관통하여 CSP(240)의 상면에 접촉하며 제1 방향(D1)으로 연장된 채널(400) 및 채널(400)의 외측벽에 형성된 전하 저장 구조물(390)을 포함하는 메모리 채널 구조물(430), 제3 방향(D3)으로의 상기 게이트 전극 구조물의 각 양 측들에 형성되어 제2 방향(D2)으로 연장된 제3 분리 패턴(580), 제3 분리 패턴들(580) 사이에서 제2 방향(D2)으로 각각 연장되어 상기 게이트 전극 구조물을 관통하며 제2 방향(D2)으로 서로 이격된 제4 분리 패턴들(585), 제4 분리 패턴들(585) 사이에 형성되어, 이와 함께 제2 게이트 전극(752)을 제3 방향(D3)으로 분리시키는 제1 분리 패턴(335), CSP(240) 상에서 상기 게이트 전극 구조물의 일부를 관통하는 절연 패턴 구조물(600), 절연 패턴 구조물(600) 및 CSP(240)를 관통하여 제1 방향(D1)으로 연장되며 상기 하부 회로 패턴의 일부에 접촉하여 이에 전기적으로 연결된 관통 비아(650), 각 게이트 전극들(751, 752, 754, 756)의 제2 방향(D2)으로의 말단 부분 즉, 패드의 상면에 접촉하여 제1 방향으로 연장된 콘택 플러그들(610, 620, 622, 624), CSP(240) 상에서 각 콘택 플러그들(610, 620, 622, 624)에 인접하여 제1 방향(D1)으로 연장되며 상기 게이트 전극 구조물을 관통하여 CSP(240) 상면에 접촉하는 지지 구조물(432)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 분리 패턴(335)은 GSL 역할을 수행하는 제2 게이트 전극(752)과 동일한 층에 형성되어 이를 분리시키는 제1 수평부(335a), 제1 수평부(335a)에 연결되며 이로부터 제1 방향(D1)으로 연장되어 제2 절연 패턴(316)을 관통하는 수직부(335b), 및 수직부(335b)의 상단에 연결되어 제2 절연 패턴(316) 상면에 형성된 제2 수평부(335c)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 분리 패턴(335)의 제1 수평부(335a)는 상부에서 보았을 때, 곡선의 외곽선을 가질 수 있다. 구체적으로, 제1 분리 패턴(335)의 제1 수평부(335a)는 제2 방향(D2)으로 연장될 수 있으며, 상부에서 보았을 때, 제2 방향(D2)으로의 양단들이 제거된 땅콩 형상의 외곽선을 가질 수 있다. 혹은, 제1 분리 패턴(335)의 제1 수평부(335a)는 제3 방향(D3)으로 연장될 수 있으며, 상부에서 보았을 때, 제3 방향(D3)으로의 양단들이 제거된 땅콩 형상의 외곽선을 가질 수 있다. 이와는 달리, 제1 분리 패턴(335)의 제1 수평부(335a)는 제2 및 제3 방향들(D2, D3)과 예각을 이루는 제4 방향(도시되지 않음)으로 연장될 수도 있으며, 상부에서 보았을 때, 상기 제4 방향으로의 양단들이 제거된 땅콩 형상의 외곽선을 가질 수도 있다.
예시적인 실시예들에 있어서, 제1 분리 패턴(335)의 제1 수평부(335a)는 제3 방향(D3)으로 제4 분리 패턴(585)과 부분적으로 오버랩될 수 있다. 즉, 제1 분리 패턴(335)의 제1 수평부(335a)는 제4 분리 패턴(585)에 의해 예를 들어, 연장 방향의 양단들이 관통될 수 있으며, 이에 따라 각 양단들이 제거된 땅콩 형상을 가질 수 있다. 이때, 제거되지 않은 상기 양단들은 제4 분리 패턴(585)과 제3 방향(D3)으로 서로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 제1 분리 패턴(335)의 수직부(335b)는 상부에서 보았을 때, 원형 혹은 타원형의 외곽선을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 분리 패턴(335)의 제2 수평부(335c) 상에는 워드 라인 역할을 수행하는 제3 게이트 전극(754)이 형성될 수 있다. 또한, 제2 게이트 전극(752) 아래에 형성된 제1 게이트 전극(751)은 GIDL 게이트 전극일 수 있으며, 제1 게이트 전극(751)은 SSL 역할을 수행하는 제4 게이트 전극(756) 상에도 더 형성될 수 있다.
예시적인 실시예들에 있어서, 절연 패턴 구조물(600)은 식각 방지 구조물(527)에 의해 둘러싸일 수 있으며, 식각 방지 구조물(527)은 제1 분리 패턴(335)의 제2 수평부(335c)뿐만 아니라, 제1 수평부(335a) 및/또는 수직부(335b)를 부분적으로 관통할 수 있다. 이때, 식각 방지 구조물(527)은 예를 들어, 제2 방향(D2)으로 연장되는 제1 연장부 및 제3 방향(D3)으로 연장되는 제2 연장부를 포함할 수 있으며, 상기 제2 연장부는 제1 분리 패턴(335)의 제1 수평부(335a) 및/또는 수직부(335b)를 부분적으로 관통할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극 구조물 및 제3 및 제4 분리 패턴들(580, 585)은 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성될 수 있으며, 메모리 채널 구조물(430)은 기판(100)의 제1 영역(I) 상에 형성될 수 있고, 제1 분리 패턴(335)은 기판(100)의 제2 영역(II) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 메모리 채널 구조물(430)은 예를 들어컵 형상을 갖는 채널(400), 채널(400)의 외측벽에 형성된 전하 저장 구조물(390), 채널(400)에 의해 형성되는 내부 공간을 채우는 제1 충전 패턴(410), 채널(400) 및 제1 충전 패턴(410) 상에 형성되어 전하 저장 구조물(390)의 내측벽에 접촉하는 캐핑 패턴(420)을 포함할 수 있다.
예시적인 실시예들에 있어서, 지지 구조물(432)은 메모리 채널 구조물(430)과 실질적으로 동일한 구조를 가질 수 있으나, 더미 메모리 채널 구조물로서 채널(400)이나 전하 저장 구조물(390) 역할을 수행하지 않고, 상기 반도체 장치를 지지하는 역할을 수행할 수 있다.
도 50은 예시적인 실시예들에 따른 반도체 장치에 포함된 제1 분리 패턴의 형상을 설명하기 위한 평면도로서, 이는 도 44에 대응하는 평면도이다.
도 50을 참조하면, 제1 분리 패턴(335)의 수직부(335b)는 상부에서 보았을 때, 예를 들어, 제2 방향(D2)으로 연장되는 바(bar) 형상을 가질 수 있다. 도시하지는 않았으나, 제1 분리 패턴(335)의 수직부(335b)는 상부에서 보았을 때, 예를 들어, 제3 방향(D3)으로 연장되는 바(bar) 형상을 가질 수도 있다.
도 51은 예시적인 실시예들에 따른 반도체 장치에 포함된 식각 방지 구조물, 및 제1 내지 제4 분리 패턴들의 레이아웃을 설명하기 위한 평면도로서, 하나의 메모리 블록에 대응하는 영역이 도시되어 있다.
도 51을 참조하면, 기판(100)의 제1 영역(I), 및 게이트 전극 구조물의 상부 2개 층들에 형성된 게이트 전극들의 패드들이 형성된 기판(100)의 제2 영역(II) 부분 상에서는, 제2 방향(D2)으로 각각 연장되는 제3 분리 패턴들(580) 사이에 제2 방향(D2)으로 각각 연장되는 제4 분리 패턴들(585)이 제3 방향(D3)으로 서로 이격되도록 배치될 수 있다.
한편, 상기 게이트 전극 구조물의 나머지 층들에 형성된 게이트 전극들의 패드들이 형성된 기판(100)의 제2 영역(II) 부분 상에서는, 제2 방향(D2)으로 각각 연장되는 제3 분리 패턴들(580) 사이에서 제2 방향(D2)으로 서로 이격된 복수의 제4 분리 패턴들(585)이 배치되어 제4 분리 패턴 열을 형성할 수 있으며, 상기 제4 분리 패턴 열은 제3 방향(D3)으로 서로 이격되도록 복수 개로 배치될 수 있다.
이때, 식각 방지 구조물(527)은 제3 분리 패턴(580)과 이와 제3 방향(D3)으로 이격된 제4 분리 패턴(585) 사이의 제2 패드 부분을 관통하도록 형성될 수 있으며, 제2 방향(D2)으로 서로 이격된 제4 분리 패턴들(585) 사이에 배치될 수 있다.
한편, 제1 분리 패턴(335)의 제1 수평부(335a)는 제2 방향(D2)으로 서로 이격된 제4 분리 패턴들(585)의 말단, 혹은 제2 방향(D2)으로 서로 이격된 제4 분리 패턴(585)의 말단과 식각 방지 구조물(527)의 상기 제2 연장부에 의해 관통될 수 있다. 또한, 제1 분리 패턴(335)의 제1 수평부(335a)는 제3 방향(D2)으로 서로 이격된 제4 분리 패턴들(585)의 일부에 의해서도 관통될 수 있다. 이에 따라, 제4 분리 패턴들(585), 식각 방지 구조물(527), 및 제1 분리 패턴(335)에 의해서 상기 메모리 블록은 원하는 개수의 GSL, 워드 라인 및 SSL을 포함할 수 있다. 도면 상에서는 상기 메모리 블록이 예시적으로 각 층 당 6개의 SSL들, 1개의 워드 라인, 및 3개의 GSL들을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
도 52는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 48에 대응하는 단면도이다. 상기 반도체 장치는 메모리 채널 구조물(430), 채널 연결 패턴(480), 및 제1 지지막(300)을 제외하고는 도 43 및 44 및 도 46 내지 도 49에 도시된 반도체 장치와 실질적으로 동일하거나 유사할 수 있다.
메모리 채널 구조물(430)은 기판(100) 상에 형성된 반도체 패턴(590)을 더 포함할 수 있으며, 반도체 패턴(590) 상에 전하 저장 구조물(390), 채널(400), 제1 충전 패턴(410) 및 캐핑 패턴(420)이 형성될 수 있다.
반도체 패턴(590)은 예를 들어, 단결정 실리콘 혹은 폴리실리콘을 포함할 수 있다. 일 실시예에 있어서, 반도체 패턴(590)의 상면은 제2 및 제3 게이트 전극들(752, 754) 사이에 형성된 제1 절연 패턴(315)의 하면 및 상면 사이의 높이에 위치할 수 있다. 전하 저장 구조물(390)은 반도체 패턴(590) 상면에서 저면 가운데가 뚫린 컵 형상을 가질 수 있으며, 반도체 패턴(590) 상면의 가장자리 부분에 접촉할 수 있다. 채널(400)은 반도체 패턴(590) 상면에서 컵 형상을 가질 수 있으며, 반도체 패턴(590) 상면의 가운데 부분에 접촉할 수 있다. 이에 따라, 채널(400)은 반도체 패턴(590)을 통해 CSP(240)와 전기적으로 연결될 수 있다.
한편, CSP(240)와 제1 게이트 전극(751) 사이에는 채널 연결 패턴(480) 및 제1 지지막(300)이 형성되지 않을 수 있다.
도 53은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 48에 대응하는 단면도이다. 상기 반도체 장치는 메모리 채널 구조물(430)을 제외하고는 도 43 및 44 및 도 46 내지 도 49에 도시된 반도체 장치와 실질적으로 동일하거나 유사할 수 있다.
상기 반도체 장치에 포함된 메모리 채널 구조물(430)은 순차적으로 적층된 하부 및 상부를 포함할 수 있으며, 상기 각 하부 및 상부는 제1 방향(D1)을 따라 아래에서 위로 갈수록 점차 감소하는 폭을 가질 수 있다. 예시적인 실시예들에 있어서, 메모리 채널 구조물(430)에서 상기 상부의 저면은 상기 하부의 상면보다 더 큰 폭을 가질 수 있다.
한편 도면 상에서는 메모리 채널 구조물(430)이 하부 및 상부의 2개 부분들을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 3개 이상의 부분들을 포함할 수도 있다. 이때, 상기 각 부분들은 아래에서 위로 갈수록 점차 감소하는 폭을 가질 수 있으며, 상대적으로 위에 형성된 부분의 저면의 폭은 바로 아래에 형성된 부분의 상면의 폭보다 더 클 수 있다.
도 54는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 48에 대응하는 단면도이다. 상기 반도체 장치는 도 43 및 44 및 도 46 내지 도 49에 도시된 반도체 장치에서 상부 구조물의 상하가 뒤집히고, 접합 구조물들을 더 포함하는 것을 제외하고는 상기 반도체 장치와 실질적으로 동일하거나 유사할 수 있다. 이때, 하부 회로 패턴은 도 4의 주변 회로 배선들(4110)에 대응하고, 상기 하부 회로 패턴을 포함하는 회로 구조물은 도 4의 제1 구조물(4100)에 대응할 수 있다.
예시적인 실시예들에 있어서, 제8 및 제9 하부 배선들(222, 226) 및 제2 층간 절연막(170) 상에는 순차적으로 적층된 제9 내지 제12 층간 절연막들(800, 820, 840, 860)이 형성될 수 있다. 또한, 제9 층간 절연막(800) 내에는 이를 관통하여 제8 하부 배선(222)에 접촉하는 제1 접합 패턴(도시되지 않음) 및 제9 하부 배선(226)에 접촉하는 제2 접합 패턴(810)이 형성될 수 있으며, 제10 층간 절연막(820) 내에는 이를 관통하여 상기 제1 접합 패턴에 접촉하는 제3 접합 패턴(도시되지 않음) 및 제2 접합 패턴(810)에 접촉하는 제4 접합 패턴(830)이 형성될 수 있다. 이때, 상기 제1 및 제3 접합 패턴들 및 제2 및 제4 접합 패턴들(810, 830)은 예를 들어, 구리, 알루미늄과 같은 금속을 포함할 수 있으며, 예를 들어 듀얼 다마신 공정에 의해 형성될 수 있다.
또한, 제11 층간 절연막(840) 내에는 이를 관통하여 상기 제3 접합 패턴에 접촉하는 제7 상부 배선(도시되지 않음) 및 제4 접합 패턴(830)에 접촉하는 제8 상부 배선(850)이 형성될 수 있으며, 제12 층간 절연막(860) 내에는 이를 관통하여 상기 제7 상부 배선에 접촉하는 제1 상부 비아(도시되지 않음) 및 제8 상부 배선(850)에 접촉하는 제2 상부 비아(870)가 형성될 수 있다.
자세히 도시하지는 않았으나, 제1 및 제2 상부 배선들(712, 714), 상기 제3 상부 배선, 제4 및 제5 상부 배선들(720, 730), 및 상기 제6 상부 배선들의 적어도 일부는 상기 제1 및 제3 접합 패턴들 및 제2 및 제4 접합 패턴들(810, 830)을 통해 상기 하부 회로 패턴과 전기적으로 연결될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 101: 액티브 영역
102, 103, 106, 107: 제1 내지 제4 불순물 영역
110: 소자 분리 패턴
122, 126: 제1 및 제2 하부 게이트 절연 패턴
132, 136: 제1 및 제2 하부 게이트 전극
142, 146: 제1 및 제2 하부 게이트 구조물
150, 170, 340, 350, 450, 630, 660, 700, 800, 820, 840, 860: 제1 내지 제12 층간 절연막
162, 163, 164, 168, 169: 제1 내지 제5 하부 콘택 플러그
182, 183, 184, 188, 189, 202, 206, 222, 226: 제1 내지 제9 하부 배선
192, 196, 212, 216: 제1 내지 제4 하부 비아
240: CSP
260, 270, 280, 320: 제1 내지 제4 희생막
290, 520, 525: 제1 내지 제3 희생막 구조물
300, 530: 제1, 제2 지지막 310, 311: 제1, 제2 절연막
315, 316, 317, 318, 327, 640: 제1 내지 제6 절연 패턴
325, 510, 515: 제4 내지 제6 희생 패턴
330: 제1 분리막
330a, 330c: 제1 분리막의 제1 및 제2 수평부
330b: 제1 분리막의 수직부
335, 440, 580, 585: 제1 내지 제4 분리 패턴
335a, 335c: 제1 분리 패턴의 제1 및 제2 수평부
335b: 제1 분리 패턴의 수직부
360, 575: 제1, 제2 블로킹 패턴 370: 전하 저장 패턴
380: 터널 절연 패턴 390: 전하 저장 구조물
392: 더미 전하 저장 구조물 400: 채널
402: 더미 채널 410: 제1 충전 패턴
412; 더미 충전 패턴 420: 캐핑 패턴
422: 더미 캐핑 패턴 430: 메모리 채널 구조물
432: 지지 구조물 460, 465, 540, 545: 제2 내지 제5 개구
470, 500, 505, 507: 제1 내지 제4 스페이서
480: 채널 연결 패턴 517: 제2 충전 패턴
570: 제2 블로킹 막
590: 반도체 패턴 600: 절연 패턴 구조물
610, 620, 622, 672, 674: 제1 내지 제5 상부 콘택 플러그
680, 690: 제8 및 제9 상부 콘택 플러그
712, 714, 720, 730, 850: 제1, 제2, 제4, 제5, 제8 상부 배선
751, 752, 754, 756: 제1 내지 제4 게이트 전극
810, 830: 제2 및 제4 접합 패턴 870: 제2 상부 비아

Claims (20)

  1. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 기판 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널;
    상기 제2 방향으로 각각 연장되어 상기 게이트 전극 구조물을 관통하며, 상기 제2 방향으로 서로 이격된 제1 분리 패턴들; 및
    상기 제1 분리 패턴들 사이에 형성되어, 이와 함께 상기 게이트 전극들 중에서 제1 게이트 전극을 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 제2 분리 패턴을 포함하며,
    상기 제2 분리 패턴은 상부에서 보았을 때, 곡선의 외곽선을 갖는 반도체 장치.
  2. 제1항에 있어서, 상기 제2 분리 패턴은 상기 제3 방향으로 상기 제1 분리 패턴과 부분적으로 오버랩되는 반도체 장치.
  3. 제1항에 있어서, 상기 제2 분리 패턴은 상부에서 보았을 때, 양단들이 제거된 땅콩 형상의 외곽선을 갖는 반도체 장치.
  4. 제1항에 있어서, 상기 제2 분리 패턴은
    상기 제1 게이트 전극과 동일한 층에 형성되어 상기 곡선의 외곽선을 갖는 수평부; 및
    상기 수평부에 연결되며, 이로부터 상기 제1 방향으로 연장된 수직부를 포함하는 반도체 장치.
  5. 제4항에 있어서, 상기 제2 분리 패턴의 상기 수직부는 상부에서 보았을 때, 원형 혹은 타원형의 외곽선을 갖는 반도체 장치.
  6. 제4항에 있어서, 상기 제2 분리 패턴의 상기 수직부는 상부에서 보았을 때, 일 방향으로 연장되는 바(bar) 형상을 갖는 반도체 장치.
  7. 제4항에 있어서, 상기 수평부는 제1 수평부이며,
    상기 제2 분리 패턴은 상기 수직부의 상단에 연결된 제2 수평부를 더 포함하고,
    상기 제2 수평부 상에는 상기 게이트 전극들 중에서 제2 게이트 전극이 형성된 반도체 장치.
  8. 제7항에 있어서, 상기 제1 게이트 전극은 그라운드 선택 라인(GSL) 역할을 수행하고, 상기 제2 게이트 전극은 워드 라인 역할을 수행하는 반도체 장치.
  9. 제1항에 있어서, 상기 게이트 전극들 중에서 상기 제1 게이트 전극 아래에 형성된 제2 게이트 전극을 더 포함하며,
    상기 제1 게이트 전극은 그라운드 선택 라인(GSL) 역할을 수행하고, 상기 제2 게이트 전극은 GIDL 게이트 전극인 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 분리 패턴들 사이에 형성되어 상기 게이트 전극 구조물을 관통하는 절연 패턴 구조물; 및
    상기 절연 패턴 구조물을 둘러싸는 식각 방지 구조물을 더 포함하며,
    상기 식각 방지 구조물은 상기 제2 분리 패턴을 관통하는 반도체 장치.
  11. 제10항에 있어서, 상기 식각 방지 구조물은
    상기 제2 방향으로 연장되는 제1 연장부; 및
    상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 연장되는 제2 연장부를 포함하며,
    상기 식각 방지 구조물의 상기 제2 연장부는 상기 제2 분리 패턴을 관통하는 반도체 장치.
  12. 제1항에 있어서, 상기 절연 패턴 구조물을 관통하는 관통 비아를 더 포함하는 반도체 장치.
  13. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 기판 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널;
    상기 제2 방향으로 각각 연장되어 상기 게이트 전극 구조물을 관통하며, 상기 제2 방향으로 서로 이격된 제1 분리 패턴들; 및
    상기 제1 분리 패턴들 사이에 형성되어, 이와 함께 상기 게이트 전극들 중에서 제1 게이트 전극을 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 제2 분리 패턴을 포함하며,
    상기 제2 분리 패턴은
    상기 제1 게이트 전극과 동일한 층에 형성되어 상기 제1 분리 패턴들과 함께 상기 제1 게이트 전극을 상기 제3 방향으로 분리시키는 수평부; 및
    상기 수평부에 연결되며, 이로부터 상기 제1 방향으로 연장된 수직부를 포함하는 반도체 장치.
  14. 제13항에 있어서, 상기 수평부는 제1 수평부이며,
    상기 제2 분리 패턴은 상기 수직부의 상단에 연결된 제2 수평부를 더 포함하고,
    상기 제2 수평부 상에는 상기 게이트 전극들 중에서 제2 게이트 전극이 형성된 반도체 장치.
  15. 셀 어레이 영역 및 이를 적어도 부분적으로 둘러싸는 연장 영역을 포함하는 기판 상에 형성된 하부 회로 패턴;
    상기 하부 회로 패턴 상에 형성된 공통 소스 플레이트(CSP);
    상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 기판의 셀 어레이 영역 상에서 상기 게이트 전극 구조물을 관통하여 상기 CSP의 상면에 접촉하며,
    상기 제1 방향으로 연장된 채널; 및
    상기 채널의 외측벽에 형성된 전하 저장 구조물을 포함하는 메모리 채널 구조물;
    상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 게이트 전극 구조물의 각 양 측들에 형성되어 상기 제2 방향으로 연장된 제1 분리 패턴;
    상기 제1 분리 패턴들 사이에서 상기 제2 방향으로 각각 연장되어 상기 게이트 전극 구조물을 관통하며, 상기 제2 방향으로 서로 이격된 제2 분리 패턴들;
    상기 제2 분리 패턴들 사이에 형성되어, 이와 함께 상기 게이트 전극들 중에서 제1 게이트 전극을 상기 제3 방향으로 분리시키는 제3 분리 패턴;
    상기 CSP 상에서 상기 게이트 전극 구조물의 일부를 관통하는 절연 패턴 구조물;
    상기 절연 패턴 구조물 및 상기 CSP를 관통하여 상기 제1 방향으로 연장되며, 상기 하부 회로 패턴의 일부에 접촉하여 이에 전기적으로 연결된 관통 비아;
    상기 각 게이트 전극들의 상기 제2 방향으로의 말단 부분의 상면에 접촉하여 상기 제1 방향으로 연장된 콘택 플러그; 및
    상기 CSP 상에서 상기 콘택 플러그에 인접하여 상기 제1 방향으로 연장되며, 상기 게이트 전극 구조물을 관통하여 상기 CSP 상면에 접촉하는 지지 구조물을 포함하며,
    상기 제3 분리 패턴은 상부에서 보았을 때, 곡선의 외곽선을 갖는 반도체 장치.
  16. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 제1 절연막 및 희생막을 교대로 반복적으로 적층하고;
    상기 희생막들 중 최상층 희생막 상에 제2 절연막을 형성하고;
    상기 제2 절연막을 관통하여 상기 최상층 희생막을 노출시키는 홀을 형성하고;
    상기 홀을 통해 상기 노출된 최상층 희생막을 부분적으로 제거하여 상기 제1 절연막들 중 최상층 제1 절연막을 노출시키는 제1 갭을 형성하고;
    상기 제1 갭 및 상기 홀을 채우는 분리막을 상기 제1 및 제2 절연막들 상에 형성하고;
    상기 분리막 상에 상기 희생막 및 상기 제1 절연막을 교대로 반복적으로 적층하여, 상기 제1 및 제2 절연막들, 상기 희생막들 및 상기 분리막을 포함하는 몰드막을 상기 기판 상에 형성하고;
    상기 몰드막을 관통하여 상기 기판의 상면에 평행한 제2 방향으로 연장되며, 상기 제1 갭 내에 형성된 상기 분리막 부분의 적어도 일부를 관통하는 제1 개구를 형성하고;
    상기 제1 개구를 통해 상기 희생막들을 제거하여 제2 갭들을 형성하고; 그리고
    상기 제2 갭들을 각각 채우는 게이트 전극들을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 제1 갭 및 상기 홀을 채우는 상기 분리막을 형성한 이후에, 상기 분리막 상면에 대한 버핑(buffing) 연마 공정을 수행하는 것을 더 포함하는 반도체 장치의 제조 방법.
  18. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 제1 절연막 및 희생막을 교대로 반복적으로 적층하고;
    상기 희생막들 중에서 최상층 희생막에 대해 등방성 식각 공정을 수행하여 부분적으로 제거함으로써, 상기 제1 절연막들 중 최상층 제1 절연막을 노출시키는 제1 갭을 형성하고;
    상기 제1 갭을 채우는 분리막을 상기 최상층 제1 절연막 및 상기 최상층 희생막 상에 형성하고;
    상기 분리막 상에 상기 희생막 및 상기 제1 절연막을 교대로 반복적으로 적층하여, 상기 제1 절연막들, 상기 희생막들 및 상기 분리막을 포함하는 몰드막을 상기 기판 상에 형성하고;
    상기 몰드막을 관통하여 상기 기판의 상면에 평행한 제2 방향으로 연장되며, 상기 제1 갭 내에 형성된 상기 분리막 부분의 적어도 일부를 관통하는 제1 개구를 형성하고;
    상기 제1 개구를 통해 상기 희생막들을 제거하여 제2 갭들을 형성하고; 그리고
    상기 제2 갭들을 각각 채우는 게이트 전극들을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 제1 갭을 형성하기 이전에,
    상기 최상층 희생막 상에 제2 절연막을 형성하고; 그리고
    상기 제2 절연막을 관통하여 상기 최상층 희생막을 노출시키는 홀을 형성하는 것을 더 포함하며,
    상기 등방성 식각 공정은 상기 홀을 통해 식각액을 공급함으로써 수행되는 반도체 장치의 제조 방법.
  20. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 기판 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널;
    상기 제2 방향으로 각각 연장되어 상기 게이트 전극 구조물을 관통하며, 상기 제2 방향으로 서로 이격된 제1 분리 패턴들; 및
    상기 제1 분리 패턴들 사이에 형성되어, 이와 함께 상기 게이트 전극들 중에서 제1 게이트 전극을 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 제2 분리 패턴을 포함하며,
    상기 제2 분리 패턴은 상부에서 보았을 때, 곡선의 외곽선을 갖는 메모리 셀 구조물;
    상기 메모리 셀 구조물에 전기적 신호를 인가하는 주변 회로 배선들; 및
    상기 주변 회로 배선들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치; 및
    상기 입출력 패드를 통해 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하는 대용량 데이터 저장 시스템.
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