CN117082872A - 半导体器件和包括其的数据存储系统 - Google Patents

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Abstract

半导体器件可以包括位于板层上的对准键。所述对准键可以包括连接到第二对准层的第一对准层。所述第一对准层可以具有在第一方向上的第一长度、在第二方向上的第二长度以及位于所述第一对准层中的气隙。所述第二对准层可以位于所述第一对准层上并且可以具有在所述第二方向上的第三长度。所述第一方向可以与所述板层的上表面垂直。所述第二长度可以小于所述第一长度。在所述第二方向上的所述第三长度可以小于在所述第二方向上的所述第二长度。

Description

半导体器件和包括其的数据存储系统
相关申请的交叉引用
本申请要求于2022年5月17日在韩国知识产权局提交的韩国专利申请No.10-2022-0060351的优先权权益，其公开内容通过引用整体合并于此。
技术领域
本公开的示例实施例涉及半导体器件和包括该半导体器件的数据存储系统。
背景技术
能够在需要数据存储的数据存储系统中存储高容量数据的半导体器件可能是必要的。因此，已经研究了用于增加半导体器件的数据存储容量的方法。例如，作为用于增加半导体器件的数据存储容量的方法，已经提出了包括三维排列的存储单元而不是二维排列的存储单元的半导体器件。
发明内容
本公开的示例实施例提供了一种具有改善的可靠性的半导体器件。
本公开的示例实施例提供了一种包括具有改善的可靠性的半导体器件的数据存储系统。
根据本公开的示例实施例，一种半导体器件可以包括：板层；以及对准键，所述对准键位于所述板层上。所述对准键可以包括第一对准层和连接到所述第一对准层的第二对准层。所述第一对准层可以具有在第一方向上的第一长度、在第二方向上的第二长度以及位于所述第一对准层中的气隙。所述第一方向可以与所述板层的上表面垂直。所述第二长度可以小于所述第一长度。所述第二方向可以与所述第一方向垂直。所述第二对准层可以位于所述第一对准层上。所述第二对准层可以具有在所述第二方向上的第三长度。在所述第二方向上的所述第三长度可以小于在所述第二方向上的所述第二长度。
根据本公开的示例实施例，一种半导体器件可以包括：基板，所述基板包括板层；对准键，所述对准键位于所述基板上；以及透光层。所述对准键可以包括在与所述板层的上表面垂直的第一方向上依次堆叠的第一对准层和第二对准层。所述第一对准层和所述第二对准层可以彼此连接。所述透光层可以位于所述第二对准层的侧表面上。所述第一对准层和所述第二对准层可以在所述第一方向上彼此交叠。
根据本公开的示例实施例，一种数据存储系统可以包括半导体存储器件和控制器，所述半导体存储器件包括板层、位于所述板层下方的电路器件以及电连接到所述电路器件的输入/输出焊盘，所述半导体存储器件具有第一区域和第二区域，所述控制器通过所述输入/输出焊盘电连接到所述半导体存储器件，并且被配置为控制所述半导体存储器件。所述半导体存储器件还可以包括：堆叠结构，所述堆叠结构位于所述第一区域中，并且包括在与所述板层的上表面垂直的第一方向上堆叠并彼此间隔开的栅电极；沟道结构，所述沟道结构穿透所述堆叠结构并且在所述第一区域中与所述板层接触；贯通通路，所述贯通通路在所述第一方向上延伸并且在所述第一区域中穿透所述堆叠结构，所述贯通通路电连接到所述电路器件，并且所述贯通通路包括在所述第一方向上依次堆叠的第一通路层和第二通路层；模制结构，所述模制结构包括在所述第二区域中在所述第一方向上堆叠并彼此间隔开的水平牺牲层；以及对准键，所述对准键在所述第二区域中穿透所述模制结构，所述对准键在所述第一方向上延伸，并且所述对准键包括在所述第一方向上依次堆叠的第一对准层和第二对准层。所述第一对准层和所述第二对准层可以在所述第一方向上彼此交叠。
附图说明
根据以下结合附图的详细描述，将更清楚地理解本公开的以上以及其他方面、特征和优点，在附图中：
图1A和图1B是示出根据本公开的示例实施例的半导体器件的平面图和截面图；
图2A和图2B是示出根据本公开的示例实施例的半导体器件的平面图和截面图；
图3A和图3B是示出根据本公开的示例实施例的半导体器件的平面图和截面图；
图4A和图4B是示出根据本公开的示例实施例的半导体器件的截面图；
图5A至图5C是示出根据本公开的示例实施例的半导体器件的平面图和截面图；
图6A和图6B是示出根据本公开的示例实施例的半导体器件的截面图；
图7是示出根据本公开的示例实施例的半导体器件的截面图；
图8A至图8D是示出根据本公开的示例实施例的制造半导体器件的方法的截面图；
图9A至图9I是示出根据本公开的示例实施例的制造半导体器件的方法的截面图；
图10是示出根据本公开的示例实施例的包括半导体器件的数据存储系统的图；
图11是示出根据本公开的示例实施例的包括半导体器件的数据存储系统的立体图；
图12是示出根据本公开的示例实施例的半导体封装件的截面图。
具体实施方式
如在本文中使用的，术语“和/或”包括相关联的所列项中的一个或更多个项的任何和所有组合。诸如“……中的至少一种(者)”的表达当在一列元件之后时，修饰整列元件而不修饰列的个别元件。例如，“A、B和C中的至少一种(者)”和类似语言(例如，“从由A、B和C组成的组中选择的至少一种(者)”)可以被解释为仅A、仅B、仅C或者A、B和C中的两个或更多个的任何组合，例如ABC、AB、BC和AC。
当术语“大约”或“基本上”在本说明书中与数值结合使用时，旨在相关联的数值包括所述数值周围的制造或操作公差(例如，±10％)。此外，当词语“大体上”和“基本上”与几何形状结合使用时，旨在不需要几何形状的精确度，而是形状的变化幅度在本公开的范围内。此外，无论数值或形状是否被修饰为“大约”或“基本上”，将理解的是，这些值和形状应被解释为包括所述数值或形状周围的制造或操作公差(例如，±10％)。
在下文中，将参考附图如下描述本公开的实施例。
图1A和图1B是示出根据示例实施例的半导体器件的平面图和截面图。图1B是沿着图1A中的线I-I'截取的截面图。
参考图1A和图1B，半导体器件10可以包括板层11、设置在板层11上的对准键20以及覆盖对准键20的侧表面的透光层30。
板层11可以是其上设置有对准键20的下结构。板层11可以包括包含半导体材料的基板，并且在一些示例实施例中，还可以包括设置在基板上的半导体结构。半导体结构可以包括形成半导体器件的至少一部分的层。
对准键20可以形成用于在制造半导体器件10的工艺期间的光刻工艺期间在上图案和下图案之间进行对准的对准键结构。不同于在其上表面上形成台阶的台阶对准键，对准键20可以是使用从对准键反射的光的透射对准键。因此，对准键20可以具有基本上平坦的上表面而没有台阶差。在平面图上，如图1A所示，每个对准键20可以具有在一个方向(即，例如，Y方向)上延伸的矩形形状、线形形状、细长形状或椭圆形形状，并且可以在X方向上彼此间隔开。然而，在示例实施例中，包括在对准键结构中的对准键20的布置形状和尺寸可以改变。
对准键20可以设置在板层11上，并且可以包括在垂直方向(即，例如Z方向)上堆叠的第一对准层22和第二对准层24。第一对准层22和第二对准层24可以彼此连接，并且可以形成一体化的层或单层。在示例实施例中，第二对准层24可以在X方向上从第一对准层22的中心轴偏移到一侧，例如偏移到右侧。随着宽度变化，可以在第一对准层22和第二对准层24之间形成弯曲部分BE。如图1A所示，在平面图上，第一对准层22的尺寸可以大于第二对准层24的尺寸。因此，在平面图上，第二对准层24可以设置在第一对准层22的外周边内，并且整个第二对准层24可以在Z方向上与第一对准层22交叠。
第一对准层22可以在与板层11的上表面水平的方向(即，例如，X方向)上具有第一长度L1，并且第二对准层24可以具有小于第一长度L1的第二长度L2。第一长度L1和第二长度L2可以是最大长度。然而，上述关系可以等同地应用于第一对准层22和第二对准层24彼此连接的区域中的平均长度或长度。第一对准层22可以在Z方向上具有第三长度L3，并且第二对准层24可以具有小于第三长度L3的第四长度L4。第三长度L3可以大于第一长度L1。第三长度L3与第一长度L1之比(L3:L1)可以等于且大于大约10:1，例如，在大约10:1至大约100:1的范围内。第一对准层22可以在Y方向上具有第五长度L5，并且第二对准层24可以具有小于第五长度L5的第六长度L6。
第一对准层22在下表面上的宽度可以小于在上表面上的宽度。由于高纵横比，第一对准层22可以具有宽度可以朝向板层11减小的形状，但是其示例实施例不限于此。第一对准层22的上表面可以具有圆锥形状或与其类似的形状，因此，第一对准层22的上端可以在中心上设置在最高水平高度上。然而，在示例实施例中，第一对准层22的上表面可以具有平坦形状。第一对准层22可以在其中包括气隙AG。当形成对准键20时，气隙AG可以随着沉积材料穿透与具有相对窄宽度的第二对准层24对应的开口并且被沉积而形成，从而形成第一对准层22。然而，在示例实施例中，气隙AG的尺寸和形状可以变化。
第二对准层24可以通过部分地凹入第一对准层22中而连接到第一对准层22。第二对准层24也可以具有宽度朝向板层11减小的形状，并且在下表面上的宽度可以小于在上表面上的宽度，但是其示例实施例不限于此。第二对准层24中可以不包括气隙。
第一对准层22和第二对准层24可以包括导电材料。导电材料可以在第一对准层22和第二对准层24中形成一体化的层或单层。例如，第一对准层22和第二对准层24可以由钨(W)、铝(Al)和铜(Cu)中的至少一种当中的金属材料或诸如硅(Si)的半导体材料形成。然而，在第一对准层22和第二对准层24包括反射材料的范围内，第一对准层22和第二对准层24的材料可以变化。
透光层30可以被设置为围绕对准键20的侧表面。透光层30可以包括设置在与第一对准层22的水平高度相同的水平高度上的下层和设置在与第二对准层24的水平高度相同的水平高度上的上层。然而，当透光层30中的下层和上层由相同的材料形成时，它们之间的界面表面可以不是不同的。透光层30可以由光可以透过的材料形成。因此，在平面图上，可以识别第二对准层24以及第一对准层22，并且第一对准层22和第二对准层24中的至少一者可以用于对准。透光层30可以包括例如绝缘材料。透光层30可以包括例如氧化硅、氮化硅或氮氧化硅。
图2A和图2B是示出了根据示例实施例的半导体器件的平面图和截面图，以示出与图1A和图1B对应的区域。
参考图2A和图2B，在半导体器件10a的对准键20a中，第二对准层24可以设置成使得第二对准层24的在X方向上的中心轴可以布置成与第一对准层22的中心轴重合。在示例实施例中，第一对准层22可以在与板层11的上表面水平的方向上(即，例如，在X方向上)具有第一长度L1a，并且第二对准层24可以具有小于第一长度L1a的第二长度L2a。
这样，在示例实施例中，第一对准层22和第二对准层24的对准程度可以改变。
图3A和图3B是示出了根据示例实施例的半导体器件的平面图和截面图，以示出与图1A和图1B对应的区域。
参考图3A和图3B，在半导体器件10b的对准键20b中，第一对准层22可以在与板层11的上表面水平的方向(即，例如，X方向)上具有第一长度L1b，并且第二对准层24可以具有基本上等于第一长度L1b的第二长度L2b。
第一长度L1b和第二长度L2b可以分别是第一对准层22和第二对准层24的最大长度或最大宽度。因此，在图3A中的平面图上，第一对准层22和第二对准层24的外周表面可以重叠或可以几乎重叠。在这种情况下，可以在第一对准层22和第二对准层24相互连接的区域中形成对应于宽度变化的弯曲部分BE。
如在图2A和图2B中的示例实施例中，第二对准层24可以设置成使得在X方向上的中心轴可以与第一对准层22的中心轴重合。然而，在一些示例实施例中，如在图1A和图1B中的示例实施例中，第二对准层24在X方向上的中心轴可以不与第一对准层22的中心轴重合。
这样，在示例实施例中，第一对准层22和第二对准层24在与板层11的上表面水平的一个方向上的相对长度可以在第二对准层24的长度可以等于或小于第一对准层22的长度的范围内变化。
图4A和图4B是示出了根据示例实施例的半导体器件的截面图，以示出与图1B对应的区域。
参考图4A，在半导体器件10c的对准键20c中，第一对准层22可以不包括气隙，这可能是由于对准键20c中包括的材料和/或形成对准键20c的工艺条件。
参考图4B，半导体器件10d的对准键20d还可以包括覆盖第一对准层22和第二对准层24的外侧表面的阻挡层21。
阻挡层21可以是例如第一对准层22和第二对准层24的材料的扩散阻挡层或保护层。阻挡层21可以连续地延伸，同时覆盖第一对准层22和第二对准层24的外表面。阻挡层21可以从第二对准层24的侧表面沿着第一对准层22的侧表面和下表面延伸。阻挡层21可以包括例如氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的组合。
图5A至图5C是示出根据示例实施例的半导体器件的平面图和截面图。图5B是沿着图5A中的线II-II'和线III-III'截取的截面图，并且图5C是沿着图5A中的线IV-IV'截取的截面图。
参考图5A至图5C，半导体器件100可以包括其中设置有存储单元的存储器件区域C和其中设置有对准键180的对准键区域KEY。对准键区域KEY可以是设置在存储器件区域MC的外侧的区域。在一些示例实施例中，对准键区域KEY可以布置在存储器件区域C之间的划片道中，在这种情况下，半导体器件100可以是被切割之前的半导体结构。
半导体器件100可以包括具有第一基板201的第一半导体结构S1和具有第二基板101的第二半导体结构S2。第二半导体结构S2可以设置在第一半导体结构S1上。或者，在示例实施例中，第二半导体结构S2可以设置在第一半导体结构S1下方。
第一半导体结构S1可以包括第一基板201、位于第一基板201中的源极/漏极区205和器件隔离层210、设置在第一基板201上的电路器件220、电路接触插塞270、电路互连线280以及外围区域绝缘层290。
第一基板201可以具有在X方向和Y方向上延伸的上表面。可以通过器件隔离层210在第一基板201中限定有源区。包括杂质的源极/漏极区205可以设置在有源区的一部分中。第一基板201可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。第一基板201可以被提供为体晶片或外延层。
电路器件220可以包括平面晶体管。每个电路器件220可以包括电路栅极电介质层222、间隔物层224和电路栅电极225。源极/漏极区205可以在电路栅电极225的两侧设置在第一基板201中。
电路接触插塞270和电路互连线280可以形成电连接到电路器件220和源极/漏极区205的电路互连结构。电路接触插塞270可以具有圆柱形状，并且电路互连线280可以具有线形状。电路接触插塞270和电路互连线280可以包括导电材料，例如钨(W)、铜(Cu)或铝(Al)，并且每个组件还可以包括扩散阻挡件。然而，在示例实施例中，电路接触插塞270和电路互连线280的层数和布置可以变化。
外围区域绝缘层290可以设置为在第一基板201上覆盖电路器件220。外围区域绝缘层290可以由绝缘材料形成，并且可以包括一个或更多个绝缘层。
第一半导体结构S1可以在对准键区域KEY中包括至少一个上述组件。例如，对准键区域KEY可以包括外围区域绝缘层290。电路器件220和电路互连线280可以不设置在对准键区域KEY中，但是其示例实施例不限于此。
第二半导体结构S2可以包括具有第一区域R1和第二区域R2的第二基板101、堆叠在第二基板101上的栅电极130、与栅电极130交替堆叠的层间绝缘层120、设置为在第一区域R1中穿透栅电极130的堆叠结构GS的沟道结构CH、通过穿透栅电极130的堆叠结构GS延伸的第一隔离区域MS1和第二隔离区域MS2a和MS2b、在第二区域R2中连接到栅电极130的端部区域并且垂直延伸的栅极接触160、从第二半导体结构S2延伸到第一半导体结构S1中的贯通通路170以及通过穿透水平牺牲层118的模制结构DS而延伸的对准键180。第二半导体结构S2还可以包括基板绝缘层121、设置在栅电极130下方的第一水平导电层102和第二水平导电层104、在第二区域R2上设置在栅电极130下方的水平绝缘层110、穿透栅电极130的一部分的上隔离区域SS、设置为在第二区域R2中穿透栅电极130的堆叠结构GS的支撑结构DCH、连接到第二基板101并垂直延伸的基板接触165、连接到第二基板101的垂直延伸的上接触195、设置在沟道结构CH和栅极接触160上的上接触195以及覆盖栅电极130的单元区域绝缘层190。
第二基板101的第一区域R1可以是栅电极130可以垂直堆叠在其上并且其上可以设置沟道结构CH并且可以设置存储单元的区域。第二基板101的第二区域R2可以是栅电极130可以在其上延伸以具有不同长度的区域，并且第二区域R2可以用于将存储单元电连接到第一半导体结构S1。第二区域R2可以在至少一个方向(即，例如，X方向)上设置在第一区域R1的至少一端。第二基板101可以不设置在第二区域R2的外侧。
第二基板101也可以与基板绝缘层121一起被称为板层，并且可以用作半导体器件100的公共源极线的至少一部分。第二基板101可以具有在X方向和Y方向上延伸的上表面。第二基板101可以包括导电材料。例如，第二基板101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。第二基板101还可以包括杂质。第二基板101可以被提供为多晶半导体层，诸如多晶硅层或外延层。
第一水平导电层102和第二水平导电层104可以在第一区域R1中按顺序堆叠在第二基板101的上表面上。第一水平导电层102可以不延伸到第二区域R2，并且第二水平导电层104可以延伸到第二区域R2。第一水平导电层102可以用作半导体器件100的公共源极线的一部分，即，例如，与第二基板101一起用作公共源极线。如图5C中的放大图所示，第一水平导电层102可以在沟道层140周围直接连接到沟道层140。
第二水平导电层104可以在第二区域R2的其中未设置第一水平导电层102和水平绝缘层110的部分区域中与第二基板101接触。第二水平导电层104可以通过在部分区域中覆盖第一水平导电层102或水平绝缘层110的端部而弯曲，并且可以延伸到第二基板101。
第一水平导电层102和第二水平导电层104可以包括半导体材料，诸如多晶硅。在这种情况下，至少第一水平导电层102可以掺杂有与第二基板101的导电性相同的导电性的杂质，并且第二水平导电层104可以是掺杂层或者可以包括从第一水平导电层102扩散的杂质。然而，第二水平导电层104的材料不限于半导体材料，并且可以被替换为绝缘层。
水平绝缘层110可以在第二区域R2的至少一部分中在第二基板101上设置在与第一水平导电层102的水平高度相同的水平高度上。水平绝缘层110可以包括交替地堆叠在第二基板101的第二区域R2上的第一水平绝缘层111和第二水平绝缘层112。水平绝缘层110可以是在制造半导体器件100的工艺中将水平绝缘层110的一部分替换为第一水平导电层102之后剩余的层。
水平绝缘层110可以包括氧化硅、氮化硅、碳化硅或氮氧化硅。第一水平绝缘层111和第二水平绝缘层112可以包括不同的绝缘材料。例如，第一水平绝缘层111可以由与层间绝缘层120的材料相同的材料形成，并且第二水平绝缘层112可以由与层间绝缘层120的材料不同的材料形成。
基板绝缘层121可以设置在与第二基板101、水平绝缘层110和第二水平导电层104的水平高度相同的水平高度上。基板绝缘层121可以设置在第二基板101的外侧和第二区域R2中，并且可以进一步设置在第一区域R1中。例如，基板绝缘层121可以设置在第一区域R1和第二区域R2中的其中设置有贯通通路170的区域中。基板绝缘层121的下表面可以与第二基板101的下表面共面，或者可以设置在比第二基板101的下表面的水平高度低的水平高度上。基板绝缘层121可以包括绝缘材料，例如氧化硅、氮化硅、碳化硅或氮氧化硅。
栅电极130可以在第二基板101上垂直堆叠并彼此间隔开，并且可以与层间绝缘层120一起形成堆叠结构GS。堆叠结构GS可以包括垂直堆叠的下堆叠结构和上堆叠结构。然而，在示例实施例中，堆叠结构GS可以以单个堆叠结构形成。
从下部开始，栅电极130可以包括形成在擦除操作中使用的擦除晶体管的擦除栅电极、形成接地选择晶体管的栅极的下栅电极、形成多个存储单元的存储器栅电极以及形成串选择晶体管的栅极的上栅电极。包括在存储单元中的存储栅电极的数目可以根据半导体器件100的容量来确定。另外，栅电极130的一部分(即，例如，与下栅电极和/或上栅电极相邻的栅电极130)可以是虚设栅电极。
如图5A所示，栅电极130可以通过在第一区域R1和第二区域R2中连续延伸的第一隔离区域MS1在Y方向上彼此间隔开。成对的第一隔离区域MS1之间的栅电极130可以形成存储块，但是存储块的示例实施例不限于此。一部分栅电极130(即，例如，存储器栅电极)可以在存储块中形成单层。
栅电极130可以在第一区域R1和第二区域R2上垂直堆叠并彼此间隔开，可以以不同的长度从第一区域R1延伸到第二区域R2，并且可以在第二区域R2的一部分中形成阶梯形状的阶梯结构。栅电极130可以设置为甚至在Y方向上具有阶梯结构。由于阶梯结构，在栅电极130中，下栅电极130可以比上栅电极130延伸得更长，使得栅电极130可以具有其中上表面可以分别从层间绝缘层120和其他栅电极130向上暴露的端部区域，并且可以分别连接到栅极接触160。栅电极130可以在端部区域中具有增加的厚度，但是其示例实施例不限于此。
栅电极130可以包括金属材料，例如钨(W)。在示例实施例中，栅电极130可以包括多晶硅或金属硅化物材料。在示例实施例中，栅电极130还可以包括扩散阻挡件，并且例如，扩散阻挡件可以包括氮化钨(WN)、氮化钽(TaN)或氮化钛(TiN)或它们的组合。
层间绝缘层120可以设置在栅电极130之间。类似于栅电极130，层间绝缘层120可以设置为在与第二基板101的上表面垂直的方向上彼此间隔开并且在X方向上延伸。层间绝缘层120可以包括诸如氧化硅或氮化硅的绝缘材料。
水平牺牲层118可以在对准键区域KEY中与层间绝缘层120交替堆叠，并且可以形成模制结构DS。水平牺牲层118可以具有与栅电极130的厚度相同的厚度，并且可以设置在与栅电极130的水平高度相同的水平高度上。水平牺牲层118可以由与层间绝缘层120的绝缘材料不同的绝缘材料形成。水平牺牲层118可以包括例如氧化硅、氮化硅或氮氧化硅。
每个沟道结构CH可以形成存储单元串并且可以彼此间隔开，同时在第一区域R1中在第二基板101上形成行和列。沟道结构CH可以设置成在X-Y平面上形成网格图案，或者可以在一个方向上以Z字形图案设置。沟道结构CH可以具有柱状形状，并且可以具有其中宽度根据纵横比朝向第二基板101减小的倾斜的侧表面。在示例实施例中，设置在第一区域R1的端部的沟道结构CH的至少一部分可以是虚设沟道。在图5A中，九个沟道结构CH可以以Z字形图案布置在沿Y方向彼此相邻的第一隔离区域MS1和第二隔离区域MS2a和MS2b之间，但是沟道结构CH的数目不限于此。
沟道结构CH可以包括垂直堆叠的第一沟道结构CH1和第二沟道结构CH2。沟道结构CH可以具有下部第一沟道结构CH1连接到上部第二沟道结构CH2的形状，并且可以由于连接区域的宽度差异而具有弯曲部分。然而，在示例实施例中，在Z方向上堆叠的沟道结构的数目可以变化。
每个沟道结构CH可以包括设置在沟道孔中的沟道层140、栅极电介质层145、沟道填充绝缘层150和沟道焊盘155。如图5C中的放大图所示，沟道层140可以形成为围绕其中的沟道填充绝缘层150的环形形状，但是在示例实施例中，沟道层140可以具有柱状形状，例如圆柱或棱柱，而没有沟道填充绝缘层150。沟道层140可以在下部连接到第一水平导电层102。沟道层140可以包括半导体材料，诸如多晶硅或单晶硅。
栅极电介质层145可以设置在栅电极130和沟道层140之间。尽管未具体示出，但是栅极电介质层145可以包括从沟道层140开始按顺序堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以使电荷隧穿到电荷存储层中，并且可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或它们的组合。电荷存储层可以是电荷捕获层或浮栅导电层。阻挡层可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k电介质材料或它们的组合。在示例实施例中，栅极电介质层145的至少一部分可以沿着栅电极130在水平方向上延伸。
沟道焊盘155可以仅设置在上部第二沟道结构CH2的上端上。沟道焊盘155可以包括例如掺杂的多晶硅。
沟道层140、栅极电介质层145和沟道填充绝缘层150可以在第一沟道结构CH1和第二沟道结构CH2之间彼此连接。具有相对厚的厚度的上层间绝缘层125可以设置在第一沟道结构CH1和第二沟道结构CH2之间。然而，在示例实施例中，层间绝缘层120和上层间绝缘层125的厚度和形状可以变化。
支撑结构DCH可以彼此间隔开，同时在第二区域R2中在第二基板101上形成行和列。如图5A所示，每个支撑结构DCH可以设置成在四个方向上围绕栅极接触160。然而，在示例实施例中，支撑结构DCH的布置可以改变。支撑结构DCH可以具有柱状形状，并且可以具有其中宽度取决于纵横比而朝向第二基板101减小的倾斜的侧表面。
支撑结构DCH可以在X-Y平面上具有圆形形状、椭圆形形状或与其类似的形状。支撑结构DCH的直径或最大宽度可以大于沟道结构CH的直径或最大宽度，但是其示例实施例不限于此。支撑结构DCH可以具有通过宽度的变化在下部区域和上部区域之间形成弯曲部分以对应于贯通通路170的形状，但是其示例实施例不限于此。例如，在示例实施例中，支撑结构DCH可以具有与贯通通路170的第一通路层172对应的尺寸和形状。
支撑结构DCH可以具有与沟道结构CH相同或不同的内部结构。例如，支撑结构DCH可以不包括导电层，并且可以包括绝缘材料，诸如氧化硅、氮化硅或氮氧化硅。
第一隔离区域MS1以及第二隔离区域MS2a和MS2b可以通过穿透栅电极130而在X方向上延伸。第一隔离区域MS1与第二隔离区域MS2a和MS2b可以彼此平行地设置。第一隔离区域MS1以及第二隔离区域MS2a和MS2b可以穿透堆叠在第二基板101上的全部栅电极130，可以进一步穿透第一水平导电层102和第二水平导电层104以及设置在其下方的水平绝缘层110，并且可以连接到第二基板101。第一隔离区域MS1可以作为一体化的区域在X方向上延伸，并且第二隔离区域MS2可以在成对的第一隔离区域MS1之间间断地延伸，或者可以仅设置在部分区域中。例如，第二中央隔离区域MS2a可以在第一区域R1中作为一体化的区域延伸，并且可以在第二区域R2中在X方向上间断地延伸。第二辅助隔离区域MS2b可以仅设置在第二区域R2中，并且可以在X方向上间断地延伸。然而，在示例实施例中，第一隔离区域MS1以及第二隔离区域MS2a和MS2b的布置顺序和数目不限于图5A所示的示例。
隔离绝缘层105可以设置在第一隔离区域MS1以及第二隔离区域MS2a和MS2b中。由于高纵横比，隔离绝缘层105可以具有宽度朝向第二基板101减小的形状，但是其示例实施例不限于此，并且隔离绝缘层105可以具有与第二基板101的上表面垂直的侧表面。隔离绝缘层105可以包括绝缘材料，例如氧化硅、氮化硅或氮氧化硅。
如图5A所示，上隔离区域SS可以在第一区域R1中的第一隔离区域MS1和第二中央隔离区域MS2a之间以及在第一区域R1中的第二中央隔离区域MS2a之间在X方向上延伸。上隔离区域SS可以设置在第二区域R2的一部分和第一区域R1中，以穿透包括最上面的栅电极130的一部分栅电极130。如图5C所示，上隔离区域SS可以例如在Y方向上将三个栅电极130彼此隔离。然而，在示例实施例中，由上隔离区域SS隔离的栅电极130的数目可以变化。上隔离区域SS可以包括上隔离绝缘层103。上隔离绝缘层103可以包括绝缘材料，例如氧化硅、氮化硅或氮氧化硅。
栅极接触160可以连接到第二区域R2中的最上面的栅电极130的端部区域。栅极接触160可以穿透单元区域绝缘层190的至少一部分，并且可以分别连接到向上暴露的栅电极130。在一些示例实施例中，栅极接触160可以穿透整个堆叠结构GS，可以穿透水平绝缘层110、第二水平导电层104和第二基板101，并且可以连接到第一半导体结构S1中的电路互连线280。在这种情况下，栅极接触160可以通过另一绝缘层与设置在每个端部区域下方的其他栅电极130间隔开，并且还可以与第二水平导电层104和第二基板101间隔开。
栅极接触160可以包括导电材料，例如钨(W)、铜(Cu)、铝(Al)及其合金中的至少一种。在示例实施例中，栅极接触160可以在其中具有气隙。
基板接触165可以穿透单元区域绝缘层190并且可以连接到第二基板101。基板接触165可以具有与栅极接触160的形状相同或相似的形状，并且可以包括与栅极接触160的材料相同的材料。
贯通通路170可以设置为将第二半导体结构S2的存储单元电连接到第一半导体结构S1的电路器件220。贯通通路170可以穿透堆叠结构GS并且可以连接到电路互连线280。贯通通路170可以设置为在其中水平牺牲层118留在堆叠结构GS中的区域中穿透水平牺牲层118和层间绝缘层120的堆叠结构。贯通通路170还可以设置为也在第一区域R1中穿透水平牺牲层118和层间绝缘层120的堆叠结构，并且可以进一步设置在第二基板101的外侧。
贯通通路170可以包括在Z方向上堆叠的第一通路层172和第二通路层174。第一通路层172和第二通路层174中的每一者可以分别设置在与第一对准层182和第二对准层184中的每一者对应的水平高度上。贯通通路170可以具有与支撑结构DCH对应的结构。在示例实施例中，“对应的结构”可以指示结构可以相同，或者结构可以不相同并且仅改变比例。下部第一通路层172可以具有比上部第二通路层174的长度相对长的长度。第一通路层172可以在其中包括气隙AG，但是其示例实施例不限于此。第二通路层174的直径或宽度可以大于第一通路层172的直径或宽度。第二通路层174可以设置在第一通路层172的中心。第一通路层172和第二通路层174可以在Z方向上彼此交叠。整个第二通路层174可以在Z方向上与第一通路层172交叠。贯通通路170可以包括导电材料，例如钨(W)、铜(Cu)、铝(Al)及其合金中的至少一种。
对准键180可以设置在对准键区域KEY中。如图5A所示，对准键180可以以预定图案布置，并且可以形成对准键结构AK1和AK2。对准键结构AK1和AK2可以是在制造半导体器件100的工艺期间在光刻工艺中设置用于在上图案和下图案之间进行对准的对准键的区域。然而，在示例实施例中，对准键结构AK1和AK2的数目以及由对准键结构AK1和AK2中的每一者中的对准键180形成的图案的形状和大小可以变化。
对准键180可以通过穿透模制结构DS和基板绝缘层121而延伸到第一半导体结构S1中。对准键180可以设置在与贯通通路170的水平高度基本上相同的水平高度上。对准键180的上端可以设置在与贯通通路170的上端的水平高度基本上相同的水平高度上。在一些示例实施例中，对准键180的下端可以设置在比贯通通路170的下端的水平高度低的水平高度上。对准键180可以包括在Z方向上堆叠的第一对准层182和第二对准层184。第一对准层182和第二对准层184可以在Z方向上彼此完全交叠。
下部第一对准层182可以设置在与第一通路层172的水平高度相同的水平高度上，并且可以具有比上部第二对准层184的长度相对长的长度。第一对准层182的上端可以设置在与第一通路层172的上端和支撑结构DCH的上端的水平高度相同或相近的水平高度上。第一对准层182可以在其中包括气隙AG，但是其示例实施例不限于此。第二对准层184可以设置在与第二通路层174的水平高度相同的水平高度上，并且可以具有比第一对准层182的直径或宽度小的直径或宽度。第二对准层184可以设置在第一对准层182的中心，或者可以在一个方向上偏移。对准键180可以包括与贯通通路170的材料相同的材料。另外，在参考图1A和图1B的前述示例实施例中描述的对准键20的描述可以应用于对准键180。另外，在示例实施例中，对准键180可以类似于在参考图2A至图4B的前述示例实施例中描述的对准键20a、20b、20c和20d进行修改。
上接触195可以形成电连接到第二半导体结构S2中的存储单元的单元互连结构。上接触195可以连接到沟道结构CH、栅极接触160、基板接触165和贯通通路170，并且可以电连接到沟道结构CH和栅电极130。在示例实施例中，包括在单元互连结构中的接触插塞和布线线路的数目可以变化。上接触195可以包括金属，例如钨(W)、铜(Cu)、铝(Al)等。
单元区域绝缘层190可以设置为覆盖第二基板101、栅电极130的堆叠结构GS、模制结构DS和外围区域绝缘层290。单元区域绝缘层190可以由绝缘材料形成，或者可以包括多个绝缘层。
单元区域绝缘层190可以至少在对准键180和贯通通路170的上表面上由透光材料形成。例如，单元区域绝缘层190的覆盖第二对准层184的侧表面并且设置在与第二对准层184的水平高度相同的水平高度上的区域可以由透光材料形成。因此，当形成诸如上接触195的单元互连结构时，可以使用穿过单元区域绝缘层190并从第一对准层182反射的光来执行对准。然而，可以使用第二对准层184来执行对准。
图6A和图6B是示出了根据示例实施例的半导体器件的截面图，以示出与图5B对应的区域。
参考图6A，在半导体器件100a中，对准键区域KEY的对准键180a的形状可以与图5B中的示例实施例不同。对准键180a的上端可以设置在与贯通通路170的上端的水平高度基本上相同的水平高度上，并且对准键180a的下端可以设置在比贯通通路170的下端的水平高度高的水平高度上。在示例实施例中，对准键180a可以仅穿透模制结构DS的一部分，并且可以不延伸到第一半导体结构S1中。
由于对准键180a和贯通通路170之间的在X方向和/或Y方向上的宽度差异，可以形成这种结构。例如，在示例实施例中，对准键180a在X方向上的宽度可以小于贯通通路170的宽度，但是其示例实施例不限于此。在示例实施例中，对准键180a的下端的水平高度可以变化。例如，在一些示例实施例中，对准键180a的下端可以设置在基板绝缘层121中。
参考图6B，在半导体器件100b中，支撑结构DCHb可以仅包括气隙AG。支撑结构DCHb可以由单元区域绝缘层190、堆叠结构GS、第二水平导电层104、水平绝缘层110和第二基板101限定。
支撑结构DCHb的上端可以设置在与第一通路层172的上端和第一对准层182的上端的水平高度相同或相近的水平高度上。然而，因为贯通通路170和对准键180分别包括第二通路层174和第二对准层184，所以可能无法清楚地识别第一通路层172和第一对准层182的上端的位置。支撑结构DCHb的上端可以设置在比贯通通路170的上端和对准键180的上端的水平高度低的水平高度上。
图7是示出了根据示例实施例的半导体器件的截面图，以示出与图5B对应的区域。
参考图7，半导体器件100c可以包括通过晶片接合方法接合的第一半导体结构S1c和第二半导体结构S2c。
在参考图5A至图5C的前述示例实施例中描述的描述可以应用于第一半导体结构S1c。然而，第一半导体结构S1c还可以包括作为接合结构的第一接合通路298和第一接合焊盘299。第一接合通路298可以设置在最上面的电路互连线280上，并且可以连接到电路互连线280。第一接合焊盘299的至少一部分可以在第一接合通路298上连接到第一接合通路298。第一接合焊盘299可以连接到第二半导体结构S2c的第二接合焊盘199。第一接合焊盘299与第二接合焊盘199一起可以根据第一半导体结构S1c和第二半导体结构S2c之间的接合提供电连接路径。第一接合通路298和第一接合焊盘299可以包括导电材料，例如铜(Cu)。
除非另有说明，否则参考图1至图3描述的描述可以应用于第二半导体结构S2c。第二半导体结构S2c还可以包括作为布线结构的单元互连线196，并且还可以包括作为接合结构的第二接合通路198和第二接合焊盘199。第二半导体结构S2c还可以包括覆盖第二基板101的上表面的钝化层106。在第二半导体结构S2c中，贯通通路170c的下端可以通过钝化层106的上表面暴露。
贯通通路170c可以穿透堆叠结构GS和基板绝缘层121，并且可以从下方通过钝化层106暴露。尽管未示出，但是输入/输出焊盘可以进一步设置在贯通通路170c上。然而，在示例实施例中，贯通通路170c可以不设置在第二区域R2中，而是可以仅设置在栅电极130的外侧。
单元互连线196可以将上接触195连接到第二接合通路198。然而，在示例实施例中，包括在布线结构中的通路和布线的层数和布置形式可以变化。单元互连线196可以由导电材料形成，并且可以包括例如钨(W)、铝(Al)和铜(Cu)中的至少一种。
第二接合通路198和第二接合焊盘199可以设置在单元互连线196下方。第二接合通路198可以连接到单元互连线196和第二接合焊盘199，并且第二接合焊盘199可以接合到第一半导体结构S1c的第一接合焊盘299。第二接合通路198和第二接合焊盘199可以包括导电材料，诸如铜(Cu)。
第一半导体结构S1c和第二半导体结构S2c可以通过第一接合焊盘299和第二接合焊盘199经由铜(Cu)-铜(Cu)接合而彼此接合。除了铜(Cu)-铜(Cu)接合之外，第一半导体结构S1c和第二半导体结构S2c可以通过电介质-电介质接合进一步接合。电介质-电介质接合可以是通过形成外围区域绝缘层290和单元区域绝缘层190中的每一者的一部分并且分别围绕第一接合焊盘299和第二接合焊盘199的电介质层的接合。因此，第一半导体结构S1c和第二半导体结构S2c可以在没有另一粘合层的情况下彼此接合。
图8A至图8D是示出了根据示例实施例的制造半导体器件的方法的截面图，以示出与图1B对应的截面。
参考图8A，可以在板层11上形成透光层30的下层30a(参见图1B)，并且可以形成穿过其的第一开口OP1。
下层30a可以通过沉积工艺形成。第一开口OP1可以通过例如干蚀刻工艺形成。第一开口OP1可以具有在Y方向上延伸的沟槽形状，但是其示例实施例不限于此。
参考图8B，可以通过形成透光层30的上层30b来在第一开口OP1中形成气隙AG。
上层30b可以是与下层30a相同或不同的材料。上层30b可以在具有差的阶梯覆盖的工艺条件下形成，使得上层30b可以不填充第一开口OP1并且可以覆盖第一开口OP1的上部。因此，可以在第一开口OP1中形成气隙AG。在该过程中，气隙AG可以由包括下层30a和上层30b的透光层30以及板层11限定。然而，在示例实施例中，气隙AG的上端的形状和在气隙AG上的上层30b的厚度可以变化。
参考图8C，可以形成连接到气隙AG的第二开口OP2。
可以在气隙AG上形成穿透上层30b以打开气隙AG的第二开口OP2。第二开口OP2可以形成为具有比第一开口OP1的宽度小的宽度。因此，可以在第一开口OP1和第二开口OP2之间形成弯曲部分BE。
参考图8D，可以通过在第一开口OP1和第二开口OP2中沉积反射材料来形成包括第一对准层22和第二对准层24的对准键20。图8D示出了部分地形成反射材料的状态。
沉积材料可以通过第二开口OP2供应到第一开口OP1中。反射材料可以从第二开口OP2的侧表面沿着第一开口OP1的侧表面和底表面沉积。因为第二开口OP2的宽度相对窄，所以当执行沉积到特定厚度以上时，第二开口OP2可以被沉积材料填充，并且沉积材料不会供应到第一开口OP1。在这种情况下，如图1B所示，可以在第一开口OP1中形成气隙AG。反射材料可以是例如金属材料或半导体材料，但是其示例实施例不限于此。
根据示例实施例，可以通过形成第二开口OP2并且通过第二开口OP2形成包括反射材料的第一对准层22和第二对准层24来形成对准键20。
当在半导体器件的主区域中执行形成气隙的工艺时，即使在包括对准键20的对准键区域中也可以形成气隙AG，如图8B所示。在这种情况下，形成有气隙AG的对准键可能难以在后续工艺中用作透射对准键，使得在先前工艺中形成的结构可能需要用于对准，并且在这种情况下，未对准可能增加。因此，即使当在主区域中执行形成气隙的工艺时，如图8C和8D所示，通过在对准键区域中通过第二开口OP2形成包括反射材料的对准键180，对准键180可以在后续工艺中用于对准。
图9A至图9I是示出了根据示例实施例的制造半导体器件的方法的截面图，以示出与图5B对应的截面。
参考图9A，可以在第一基板201上形成作为包括电路器件220和电路互连结构的外围电路区域的第一半导体结构S1，并且可以在其上设置有作为存储单元区域的第二半导体结构S2的第二基板101上形成水平绝缘层110、第二水平导电层104和基板绝缘层121。
首先，可以在第一基板201中形成器件隔离层210，并且可以在第一基板201上顺序地形成电路栅极电介质层222和电路栅电极225。器件隔离层210可以通过例如浅沟槽隔离(STI)工艺来形成。可以使用原子层沉积(ALD)或化学气相沉积(CVD)来形成电路栅极电介质层222和电路栅电极225。电路栅极电介质层222可以由氧化硅形成，并且电路栅电极225可以由多晶硅或金属硅化物层中的至少一种形成，但是其示例实施例不限于此。此后，可以在电路栅极电介质层222和电路栅电极225的两个侧壁上形成间隔物层224和源极/漏极区205。在示例实施例中，间隔物层224可以包括多个层。此后，可以通过执行离子注入工艺来形成源极/漏极区205。
可以通过部分地形成外围区域绝缘层290、通过蚀刻去除其一部分并且填充导电材料来形成电路互连结构的电路接触插塞270。电路互连线280可以通过例如沉积导电材料并且图案化该材料来形成。
外围区域绝缘层290可以包括多个绝缘层。外围区域绝缘层290的一部分可以在形成电路互连结构的每个工艺中形成，并且其一部分可以形成在最上面的电路互连线280上，使得外围区域绝缘层290可以形成为覆盖电路器件220和电路互连结构。
此后，可以在外围区域绝缘层290上形成第二基板101。第二基板101可以由例如多晶硅形成，并且可以通过CVD工艺形成。包括在第二基板101中的多晶硅可以包括杂质。
可以在第二基板101上交替地堆叠包括在水平绝缘层110中的第一水平绝缘层111和第二水平绝缘层112。水平绝缘层110可以通过后续工艺被部分地替换为图5B中的第一水平导电层102。第一水平绝缘层111可以包括与第二水平绝缘层112的材料不同的材料。例如，第一水平绝缘层111可以由与层间绝缘层120的材料相同的材料形成，并且第二水平绝缘层112可以由与随后的水平牺牲层118的材料相同的材料形成。可以通过图案化工艺在部分区域中(即，例如，在第二基板101的第二区域R2中)部分地去除水平绝缘层110。可以在水平绝缘层110上形成第二水平导电层104，并且第二水平导电层104可以在从其去除了水平绝缘层110的区域中与第二基板101接触。
基板绝缘层121可以形成为在包括其中设置有贯通通路170(参见图5B)的区域在内的区域中穿透第二基板101。可以通过去除第二基板101、水平绝缘层110和第二水平导电层104的一部分并且填充绝缘材料来形成基板绝缘层121。在填充绝缘材料之后，可以使用化学机械抛光(CMP)工艺进一步执行平坦化工艺。因此，基板绝缘层121的上表面可以与第二水平导电层104的最上表面基本上共面。
参考图9B，可以通过在第二水平导电层104上交替地堆叠层间绝缘层120和水平牺牲层118来形成模制结构DS。
水平牺牲层118可以通过后续工艺被替换为栅电极130(参见图5B)。水平牺牲层118可以由与层间绝缘层120的材料不同的材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，并且水平牺牲层118可以由从硅、氧化硅、碳化硅和氮化硅当中选择的与层间绝缘层120的材料不同的材料形成。在示例实施例中，层间绝缘层120的厚度可以不相同。另外，层间绝缘层120和水平牺牲层118的厚度及其膜的数目可以与所示的示例不同。
此后，可以使用掩模层对水平牺牲层118重复地执行光刻工艺和蚀刻工艺，使得在第二区域R2中，水平牺牲层118可以比下面的水平牺牲层118延伸得更少。因此，水平牺牲层118可以以预定单元形成阶梯形状的阶梯结构。此后，可以在阶梯结构上进一步形成水平牺牲层118，使得设置在最上部分上的牺牲层可以在每个区域中具有相对厚的厚度。
此后，可以形成单元区域绝缘层190的覆盖水平牺牲层118和层间绝缘层120的堆叠结构的部分。
参考图9C，可以形成穿过模制结构DS的沟道结构CH。
首先，如图5C所示，可以通过去除水平牺牲层118的一部分和层间绝缘层120的一部分来形成上隔离区域SS。为了形成上隔离区域SS，可以使用掩模层暴露其中要形成上隔离区域SS的区域，可以从最上部分去除预定数目的水平牺牲层118和层间绝缘层120，并且可以沉积绝缘材料，由此形成上隔离绝缘层103。
此后，可以通过形成沟道孔以穿透第一区域R1中的模制结构DS并且填充沟道孔来形成沟道结构CH。具体地，可以通过在沟道孔中依次形成栅极电介质层145、沟道层140、沟道填充绝缘层150和沟道焊盘155来形成沟道结构CH。沟道层140可以在沟道结构CH中形成在栅极电介质层145上。沟道填充绝缘层150可以形成为填充沟道结构CH，并且可以是绝缘材料。然而，在示例实施例中，沟道层140之间的空间可以填充有导电材料，而不是沟道填充绝缘层150。沟道焊盘155可以由导电材料(例如，多晶硅)形成。
参考图9D，可以形成穿透单元区域绝缘层190和模制结构DS并且延伸到第一半导体结构S1的第一下孔H1和第二下孔H2以及第一键开口KO1。
可以使用图案化的掩模层一起形成第一下孔H1和第二下孔H2以及第一键开口KO1。第一下孔H1和第二下孔H2可以形成为圆柱形状，并且第一键开口KO1可以形成为在Y方向上延伸的沟槽形状。
图6A中的示例实施例的对准键180a可以通过在该过程中将键开口KO1的下端形成为设置在相对高的水平高度上来制造。
参考图9E，通过进一步形成单元区域绝缘层190，可以在第一下孔H1和第二下孔H2以及第一键开口KO1中形成气隙AG。
该工艺可以与上面参考图8B描述的工艺相同地或类似地执行。另外形成在第一下孔H1和第二下孔H2以及第一键开口KO1上的单元区域绝缘层190可以在具有差的阶梯覆盖的工艺条件下形成。因此，可以在第一下孔H1和第二下孔H2以及第一键开口KO1中形成气隙AG。气隙AG的上端可以突出以在其上具有顶点，但是上端的形状不限于此。
参考图9F，可以形成连接到第一下孔H1的气隙AG的第一上孔H1'和连接到第一键开口KO1的气隙AG的第二键开口KO2。
该工艺可以与上面参考图8C描述的工艺相同地或类似地执行。然而，在存储器件区域MC中，第一上孔H1'可以形成为具有比第一下孔H1的直径大的直径。可以使用图案化的掩模层形成穿透单元区域绝缘层190并且在第一下孔H1和第一键开口KO1上打开气隙AG的第一上孔H1'和第二键开口KO2。在该工艺中，第二下孔H2的气隙AG可以通过被掩模层覆盖而不被打开。
第一上孔H1'可以形成为圆柱形形状，并且第二键开口KO2可以形成为在Y方向上延伸的沟槽形状。第一上孔H1'的直径可以大于第一下孔H1的直径，并且第二键开口KO2的宽度可以形成为小于第一键开口KO1的宽度。通过改变直径和宽度，第一下孔H1与第一上孔H1'之间的边界以及第一键开口KO1与第二键开口KO2之间的边界可以是不同的。
参考图9G，可以通过在第一下孔H1和第一上孔H1'以及第一键开口KO1和第二键开口KO2中沉积导电材料来形成贯通通路170和对准键180。
该工艺可以与上面参考图8D描述的工艺相同地或类似地执行。可以通过第一上孔H1'和第二键开口KO2将导电材料供应到第一下孔H1和第一键开口KO1中。导电材料可以从第一上孔H1'和第二键开口KO2的侧表面沿着第一下孔H1和第一键开口KO1的侧表面和底表面形成。因为第二键开口KO2的宽度相对窄，所以当执行沉积到特定厚度时，第二键开口KO2可以被导电材料填充，并且导电材料可以不供应到第一键开口KO1。在这种情况下，可以在第一键开口KO1中形成气隙AG。因为第一上孔H1'的直径相对大于第一下孔H1的直径，所以可以相对容易地填充导电材料。然而，在示例实施例中，即使在这种情况下，由于高纵横比，也可以在第一下孔H1中形成气隙AG，但是其示例实施例不限于此。在一些示例实施例中，通过控制导电材料的沉积条件，可以不在第一下孔H1和第一键开口KO1中形成气隙AG，并且导电材料可以填充在其中。导电材料可以是例如金属材料或半导体材料。
通过该工艺，可以形成包括第一下孔H1的第一通路层172和第一上孔H1'的第二通路层174的贯通通路170，并且可以形成包括第一键开口KO1的第一对准层182和第二键开口KO2的第二对准层184的对准键180。因为贯通通路170和对准键180通过相同的工艺一起形成，所以贯通通路170和对准键180可以包括相同的材料。
参考图9H，可以通过在第二下孔H2上形成第二上孔并且在其中填充绝缘材料来形成支撑结构DCH。
可以以与上面参考图9F描述的第一上孔H1'相同的方式形成第二上孔以打开第二下孔H2中的气隙AG。此后，通过以与上面参考图9G描述的贯通通路170相同的方式在第二下孔H2和第二上孔中沉积绝缘材料，可以形成支撑结构DCH。
在一些示例实施例中，可以不提供该工艺，并且在这种情况下，支撑结构DCH可以具有如图6B中的示例实施例中的仅包括气隙AG的结构。
参考图9I，可以通过部分地去除水平绝缘层110来形成第一水平导电层102，并且可以通过部分地去除水平牺牲层118来形成栅电极130。
首先，可以进一步形成单元区域绝缘层190，并且可以在与第一隔离区域MS1和第二隔离区域MS2a和MS2b对应的位置中形成穿透模制结构DS并延伸到第二基板101的开口(参见图5A)。开口可以形成为在X方向上延伸的沟槽形状。
此后，可以部分地去除水平绝缘层110。可以通过回蚀工艺暴露第二水平绝缘层112，同时在开口中形成单独的牺牲间隔物层。可以选择性地去除暴露的第二水平绝缘层112，并且可以去除上第一水平绝缘层111和下第一水平绝缘层111。可以通过例如湿蚀刻工艺去除水平绝缘层110。在去除第一水平绝缘层111的工艺中，还可以去除栅极电介质层145的在去除了第二水平绝缘层112的区域中暴露的部分。可以通过在去除了水平绝缘层110的区域中沉积导电材料来形成第一水平导电层102，并且可以从开口去除牺牲间隔物层。通过该工艺，可以在第一区域R1中形成第一水平导电层102，并且水平绝缘层110可以留在第二区域R2中。
此后，可以使用例如湿蚀刻相对于层间绝缘层120选择性地去除水平牺牲层118。可以通过在去除了水平牺牲层118的区域中沉积导电材料来形成栅电极130。当栅极电介质层145的一部分沿着栅电极130水平延伸时，栅极电介质层145的一部分可以在此工艺中在栅电极130之前形成。栅电极130的导电材料可以包括例如金属、多晶硅或金属硅化物材料。
在形成栅电极130之后，可以在开口中填充绝缘材料以形成隔离绝缘层105(参见图5A)，由此形成第一隔离区域MS1和第二隔离区域MS2a、MS2b(参见图5A)。
此后，参考图5A至图5C，可以形成连接到栅电极130的栅极接触160和连接到第二基板101的基板接触165，并且可以形成上接触195，由此制造半导体器件100。
在用于形成栅极接触160、基板接触165、上接触195和位于上接触195上的附加单元互连结构中的至少一者的光刻工艺中，可以使用对准键180对已经制造的结构执行对准。在这种情况下，与如图9E所示的在对准键区域KEY中仅形成气隙结构的示例不同，对准键180可以包括反射导电材料，使得对准键180可以用作对准键。因为上第二对准层184的宽度小于第一对准层182的宽度，所以第一对准层182也可以用于对准。因此，与使用对准键180下方的结构(即，例如，电路互连线280)执行对准的示例相比，对准精确度可以提高。
在一些示例实施例中，可以不对存储器件区域MC执行上面参考图9F至图9H描述的形成贯通通路170和支撑结构DCH的工艺，并且与图9E中的气隙AG相同的结构可以留在存储器件区域MC中并且可以用作组件。即使在这种情况下，在对准键区域KEY中，可以执行上面参考图9F和图9G描述的形成对准键180的工艺，并且可以在随后的工艺中使用对准键。
图10是示出根据示例实施例的包括半导体器件的数据存储系统的图。
参考图10，数据存储系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。数据存储系统1000可以被实现为包括一个或更多个半导体器件1100的存储装置或包括存储装置的电子设备。例如，数据存储系统1000可以被实现为包括一个或多个半导体器件1100的固态驱动装置(SSD)、通用串行总线(USB)、计算系统、医疗装置或通信装置。
半导体器件1100可以被实现为非易失性存储器件，诸如在参考图5A至图7的前述示例实施例中描述的NAND闪存器件。半导体器件1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在示例实施例中，第一结构1100F可以设置在第二结构1100S的侧面上。第一结构1100F可以被实现为包括译码器电路1110、页面缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以被实现为包括位线BL、公共源极线CSL、字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2以及设置在位线BL与公共源极线CSL之间的存储单元串CSTR的存储单元结构。
在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。在示例实施例中，下晶体管LT1和LT2的数目以及上晶体管UT1和UT2的数目可以变化。
在示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括接地选择晶体管。栅极下线LL1和LL2可以分别被配置为下晶体管LT1和LT2的栅电极。字线WL可以被配置为存储单元晶体管MCT的栅电极，并且栅极上线UL1和UL2可以分别被配置为上晶体管UT1和UT2的栅电极。
在示例实施例中，下晶体管LT1和LT2可以包括彼此串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可以包括彼此串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一者可以在用于使用GIDL现象擦除存储在存储单元晶体管MCT中的数据的擦除操作中使用。
公共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、字线WL以及第一栅极上线UL1和第二栅极上线UL2可以通过从第一结构1100F延伸到第二结构1100S的第一连接布线1115电连接到译码器电路1110。位线BL可以通过从第一结构110F延伸到第二结构1100S的第二连接布线1125电连接到页面缓冲器1120。
在第一结构1100F中，译码器电路1110和页面缓冲器1120可以对多个存储单元晶体管MCT当中的至少一个所选择的存储单元晶体管执行控制操作。译码器电路1110和页面缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F延伸到第二结构1100S的输入/输出连接线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在示例实施例中，数据存储系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括控制器1200的数据存储系统1000的总体操作。处理器1210可以根据预定固件进行操作，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100的通信的控制器接口1221。通过控制器接口1221，可以传输用于控制半导体器件1100的控制命令、要写入半导体器件1100的存储单元晶体管MCT的数据以及要从半导体器件1100的存储单元晶体管MCT读取的数据。主机接口1230可以提供数据存储系统1000与外部主机之间的通信功能。当通过主机接口1230接收到来自外部主机的控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
图11是示出根据示例实施例的包括半导体器件的数据存储系统的立体图。
参考图11，示例实施例中的数据存储系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或更多个半导体封装件2003以及DRAM 2004。半导体封装件2003和DRAM 2004可以通过形成在主板2001上的布线图案2005连接到控制器2002。
主板2001可以包括连接器2006，后者包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数目和布置可以根据数据存储系统2000与外部主机之间的通信接口而变化。在示例实施例中，数据存储系统2000可以根据通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存存储(UFS)的M-Phy当中的一个接口与外部主机通信。在示例实施例中，数据存储系统2000可以通过从外部主机通过连接器2006供应的电力而操作。数据存储系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电力管理集成电路(PMIC)。
控制器2002可以向半导体封装件2003写入数据或从半导体封装件2003读取数据，并且可以提高数据存储系统2000的操作速度。
DRAM 2004可以被配置为用于减轻作为数据存储空间的半导体封装件2003与外部主机之间的速度差异的缓冲存储器。包括在数据存储系统2000中的DRAM 2004可以作为高速缓冲存储器操作，并且可以在半导体封装件2003的控制操作中提供用于临时存储数据的空间。当数据存储系统2000可以包括DRAM 2004时，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以被配置为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以包括封装基板2100、位于封装基板2100上的半导体芯片2200、分别设置在半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400以及在覆盖封装基板2100上半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以被配置为包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图10中的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括在参考图1至图7的前述示例实施例中描述的半导体器件。
在示例实施例中，连接结构2400可以被配置为将输入/输出焊盘2210电连接到封装上焊盘2130的接合引线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以通过接合引线方法彼此电连接，并且可以电连接到封装基板2100的封装上焊盘2130。在示例实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以通过包括贯通电极(TSV)的连接结构而不是接合引线方法的连接结构2400彼此电连接。
在示例实施例中，控制器2002和半导体芯片2200可以被包括在单个封装件中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主板2001不同的单独的中介体基板上，并且控制器2002和半导体芯片2200可以通过形成在中介体基板上的布线彼此连接。
图12是示出了根据示例实施例的半导体封装件的截面图，以示出沿着图11中的线V-V'截取的图11中的半导体封装件2003的示例实施例。
参考图12，在半导体封装件2003中，封装基板2100可以被实现为印刷电路板。封装基板2100可以包括封装基板主体2120、设置在封装基板主体2120的上表面上的封装上焊盘2130(参见图11)、设置在封装基板主体2120的下表面上或通过下表面暴露的下焊盘2125以及在封装基板主体2120中将上焊盘2130电连接到下焊盘2125的内部布线2135。封装上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到如图11所示的数据存储系统2000的主板2010的布线图案2005。
每个半导体芯片2200可以包括半导体基板3010以及依次堆叠在半导体基板3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，后者包括外围布线3110。第二结构3200可以包括公共源极线3205、位于公共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210和隔离区域3230的沟道结构3220、电连接到沟道结构3220的位线3240以及电连接到栅极堆叠结构3210的字线WL(参见图10)的接触插塞3235。如在参考图1至图7的前述示例实施例中描述的，在每个半导体芯片2200中，在制造工艺期间用于对准的对准键180可以设置在第二基板101的一个区域中。对准键180可以包括垂直堆叠的第一对准层182和第二对准层184。
每个半导体芯片2200可以包括电连接到第一结构3100的外围布线3110并延伸到第二结构3200中的贯通布线3245。贯通布线3245可以设置在栅极堆叠结构3210的外部，并且可以进一步设置为穿透栅极堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围布线3110的输入/输出焊盘2210(参见图11)。
根据前述示例实施例，通过形成包括垂直堆叠的第一对准层和第二对准层的对准键并且在后续工艺中使用对准键，可以提供具有改善的可靠性的半导体器件和包括该半导体器件的数据存储系统。
上面公开的一个或更多个元件可以包括诸如下述的处理电路或在诸如下述的处理电路中实现：包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或它们的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
虽然上面已经示出和描述了示例实施例，但是对于本领域技术人员显而易见的是，在不脱离由所附权利要求限定的本公开中的发明构思的范围的情况下，可以对实施例进行修改、变化和组合。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
板层；以及
对准键，所述对准键位于所述板层上，其中，
所述对准键包括第一对准层和连接到所述第一对准层的第二对准层，
所述第一对准层具有在第一方向上的第一长度、在第二方向上的第二长度以及位于所述第一对准层中的气隙，
所述第一方向与所述板层的上表面垂直，
所述第二长度小于所述第一长度，
所述第二方向与所述第一方向垂直，
所述第二对准层位于所述第一对准层上，所述第二对准层具有在所述第二方向上的第三长度，并且
在所述第二方向上的所述第三长度小于在所述第二方向上的所述第二长度。
2.根据权利要求1所述的半导体器件，其中，所述第一对准层和所述第二对准层形成单个层。
3.根据权利要求1所述的半导体器件，其中，
所述对准键在所述第一对准层连接到所述第二对准层的区域中包括根据宽度差的弯曲部分。
4.根据权利要求1所述的半导体器件，其中，整个所述第二对准层在所述第一方向上与所述第一对准层交叠。
5.根据权利要求1所述的半导体器件，其中，
所述第一对准层在与所述第二方向垂直的第三方向上具有第四长度，并且
所述第二对准层具有小于在所述第三方向上的所述第四长度的在所述第三方向上的第五长度。
6.根据权利要求1所述的半导体器件，其中，所述第二对准层具有小于在所述第一方向上的所述第一长度的在所述第一方向上的第六长度。
7.根据权利要求1所述的半导体器件，其中，所述第一对准层和所述第二对准层均包括反射材料。
8.根据权利要求1所述的半导体器件，其中，
所述第一对准层的下表面的宽度小于所述第一对准层的上表面的宽度，并且
所述第二对准层的下表面的宽度小于所述第二对准层的上表面的宽度。
9.根据权利要求1所述的半导体器件，其中，所述第二对准层在所述第二方向上从所述第一对准层的中心轴偏移。
10.根据权利要求1所述的半导体器件，其中，所述第一长度与所述第二长度之比在10:1至100:1的范围内。
11.一种半导体器件，所述半导体器件包括：
基板，所述基板包括板层；
对准键，所述对准键位于所述基板上，并且包括在与所述板层的上表面垂直的第一方向上依次堆叠的第一对准层和第二对准层，所述第一对准层和所述第二对准层彼此连接；以及
透光层，所述透光层位于所述第二对准层的侧表面上，
其中，所述第一对准层和所述第二对准层在所述第一方向上彼此交叠。
12.根据权利要求11所述的半导体器件，其中，在平面图中，所述第二对准层在所述第一对准层的外周界内。
13.根据权利要求11所述的半导体器件，其中，
在第二方向上，所述第一对准层的长度不同于所述第二对准层的长度，并且
所述第二方向与所述第一方向垂直。
14.根据权利要求11所述的半导体器件，其中，
所述第一对准层中包括气隙，并且
所述第二对准层不包括气隙。
15.根据权利要求11所述的半导体器件，所述半导体器件还包括：
垂直结构，所述垂直结构位于所述基板上，其中，
所述半导体器件包括第一区域和第二区域，
存储单元和所述垂直结构位于所述第一区域中，
所述对准键位于所述第二区域中，并且
所述垂直结构的水平高度对应于至少所述第一对准层的水平高度。
16.根据权利要求15所述的半导体器件，其中，
所述垂直结构包括第一垂直结构层和第二垂直结构层，
所述第一垂直结构层位于与所述第一对准层的水平高度相同的水平高度上，并且
所述第二垂直结构层位于与所述第二对准层的水平高度对应的水平高度上。
17.一种数据存储系统，所述数据存储系统包括：
半导体存储器件，所述半导体存储器件包括板层、位于所述板层下方的电路器件以及电连接到所述电路器件的输入/输出焊盘，所述半导体存储器件具有第一区域和第二区域；以及
控制器，所述控制器通过所述输入/输出焊盘电连接到所述半导体存储器件，并且被配置为控制所述半导体存储器件，
其中，所述半导体存储器件还包括：
堆叠结构，所述堆叠结构位于所述第一区域中，并且包括在与所述板层的上表面垂直的第一方向上堆叠并彼此间隔开的栅电极，
沟道结构，所述沟道结构穿透所述堆叠结构并且在所述第一区域中与所述板层接触，
贯通通路，所述贯通通路在所述第一方向上延伸并且在所述第一区域中穿透所述堆叠结构，所述贯通通路电连接到所述电路器件，并且所述贯通通路包括在所述第一方向上依次堆叠的第一通路层和第二通路层，
模制结构，所述模制结构包括在所述第二区域中在所述第一方向上堆叠并彼此间隔开的水平牺牲层，以及
对准键，所述对准键在所述第二区域中穿透所述模制结构，所述对准键在所述第一方向上延伸，并且所述对准键包括在所述第一方向上依次堆叠的第一对准层和第二对准层，
其中，所述第一对准层和所述第二对准层在所述第一方向上彼此交叠。
18.根据权利要求17所述的数据存储系统，其中，所述第一通路层和所述第二通路层在所述第一方向上彼此交叠。
19.根据权利要求17所述的数据存储系统，其中，所述贯通通路的下端的水平高度不同于所述对准键的下端的水平高度。
20.根据权利要求17所述的数据存储系统，其中，
所述半导体存储器件还包括气隙结构，
所述气隙结构在所述第一方向上延伸并且穿透所述堆叠结构，并且
所述气隙结构的水平高度是与所述第一对准层的水平高度相同的水平高度。
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