CN117500275A - 半导体器件以及包括该半导体器件的电子系统 - Google Patents

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CN117500275A CN202310946830.2A CN202310946830A CN117500275A CN 117500275 A CN117500275 A CN 117500275A CN 202310946830 A CN202310946830 A CN 202310946830A CN 117500275 A CN117500275 A CN 117500275A
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朴钟炫
李昭悧
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Abstract

本公开提供了半导体器件以及包括该半导体器件的电子系统。一种半导体器件包括第一半导体结构和第二半导体结构，该第一半导体结构包括第一基板和电路器件，该第二半导体结构包括：第二基板，在第一半导体结构上并具有第一区域和第二区域；多个栅电极，在第一区域中并在第一方向上堆叠，并且在第二区域中在第二方向上延伸不同的长度；沟道结构，通过穿透所述多个栅电极而延伸；分隔区域，穿透所述多个栅电极，在第二方向上延伸，在第三方向上彼此间隔开，并限定中心块区域和边缘块区域；以及基板绝缘层，在第二基板中且在第二区域中的分隔区域之间。基板绝缘层在第三方向上的宽度在边缘块区域中比在中心块区域中大。

Description

半导体器件以及包括该半导体器件的电子系统
技术领域
各种示例实施方式涉及一种半导体器件和/或包括该半导体器件的电子系统。
背景技术
在需要数据存储的电子系统中存储高容量数据的半导体器件已经是必要的或期望的。因此，已经研究用于增大半导体器件的数据存储容量的方法。例如，作为增大半导体器件的数据存储容量的一种方法，已经提出包括三维设置的存储单元(而不是二维设置的存储单元)的半导体器件。
发明内容
各种示例实施方式提供一种具有改善的电特性和/或改善的可靠性的半导体器件。
可选地或附加地，各种示例实施方式提供一种电子系统，该电子系统包括具有改善的电特性和改善的可靠性的半导体器件。
根据一些示例实施方式，一种半导体器件包括：基板，具有第一区域和第二区域；多个栅电极，在基板的第一区域上并在垂直于基板的上表面的第一方向上堆叠且彼此间隔开，并且在垂直于第一方向的第二方向上在基板的第二区域上延伸不同的长度；沟道结构，在基板的第一区域上并穿透所述多个栅电极，并且垂直于基板延伸；分隔区域，穿透所述多个栅电极，在第二方向上延伸，在垂直于第一方向和第二方向的第三方向上彼此间隔开，并限定中心块区域和在中心块区域的外侧的边缘块区域；以及基板绝缘层，在基板的第二区域中。在中心块区域下面，基板绝缘层在第三方向上具有第一宽度、第一间隔和第一节距，第一节距是第一宽度和第一间隔之和，其中在边缘块区域下面，基板绝缘层在第三方向上具有第二宽度、第二间隔和第二节距，第二节距是第二宽度和第二间隔之和，以及其中满足如下的等式(1)至(3)，X是正数。
第二节距＝第一节距+X ------等式(1)
第二间隔≤第一间隔+X/2 ------等式(2)
第一宽度+X/2≤第二宽度 ------等式(3)
根据各种示例实施方式，一种半导体器件包括第一半导体结构和第二半导体结构，该第一半导体结构包括第一基板和在第一基板上的电路器件，该第二半导体结构包括：第二基板，在第一半导体结构上并具有第一区域和第二区域；多个栅电极，在第一区域中并在垂直于第二基板的上表面的第一方向上堆叠且彼此间隔开，并且在第二区域中在垂直于第一方向的第二方向上延伸不同的长度；沟道结构，通过穿透所述多个栅电极而延伸；分隔区域，穿透所述多个栅电极，在第二方向上延伸，在垂直于第一方向和第二方向的第三方向上彼此间隔开，并限定中心块区域和在中心块区域的外侧的边缘块区域；以及基板绝缘层，在第二基板中且在第二区域中的分隔区域之间。基板绝缘层在第三方向上的宽度在边缘块区域中比在中心块区域中大。
根据各种示例实施方式，一种电子系统包括半导体器件，该半导体器件包括第一半导体结构和第二半导体结构，该第一半导体结构包括第一基板和在第一基板上的电路器件，该第二半导体结构包括：第二基板，在第一半导体结构上并具有第一区域和第二区域；多个栅电极，在第一区域中并在垂直于第二基板的上表面的第一方向上堆叠且彼此间隔开，并且在第二区域中在垂直于第一方向的第二方向上延伸不同的长度；沟道结构，通过穿透所述多个栅电极而延伸；分隔区域，穿透所述多个栅电极，在第二方向上延伸，在垂直于第一方向和第二方向的第三方向上彼此间隔开，并限定中心块区域和在中心块区域的外侧的边缘块区域；基板绝缘层，在第二基板中且在第二区域中的分隔区域之间；以及输入/输出焊盘，电连接到电路器件。基板绝缘层在第三方向上的节距在边缘块区域中比在中心块区域中大，并且基板绝缘层在第三方向上的宽度在边缘块区域中比在中心块区域中大。电子系统还包括控制器，该控制器通过输入/输出焊盘电连接到半导体器件并配置为控制半导体器件。
附图说明
从以下结合附图的详细描述，本公开的以上和其它的方面、特征和优点将被更清楚地理解，附图中：
图1A是示出根据各种示例实施方式的半导体器件的平面图；
图1B是示出根据各种示例实施方式的半导体器件的一部分的放大平面图；
图2A是示出根据各种示例实施方式的半导体器件的一部分的放大平面图；
图2B是示出根据各种示例实施方式的半导体器件的一部分的放大平面图；
图3A是示出根据各种示例实施方式的半导体器件的截面图；
图3B是示出根据各种示例实施方式的半导体器件的截面图；
图3C是示出根据各种示例实施方式的半导体器件的截面图；
图4A是示出根据各种示例实施方式的半导体器件的一部分的放大平面图；
图4B是示出根据各种示例实施方式的半导体器件的一部分的放大平面图；
图5是示出根据各种示例实施方式的半导体器件的截面图；
图6是示出根据各种示例实施方式的半导体器件的截面图；
图7是示出根据各种示例实施方式的半导体器件的截面图；
图8是示出根据各种示例实施方式的半导体器件的截面图；
图9是示出根据各种示例实施方式的半导体器件的截面图；
图10A至图10E是示出根据各种示例实施方式的制造半导体器件的方法的截面图；
图11是示出根据各种示例实施方式的包括半导体器件的电子系统的图；
图12是示出包括根据各种示例实施方式的包括半导体器件的电子系统的透视图，以及
图13是示出根据各种示例实施方式的半导体封装的截面图。
具体实施方式
在下文，将参照附图如下描述各种示例实施方式。
图1A是示出根据各种示例实施方式的半导体器件的平面图。
图1B是示出根据各种示例实施方式的半导体器件的一部分的放大平面图，示出图1A中的区域“BO”。
图2A是示出根据各种示例实施方式的半导体器件的一部分的放大平面图，示出图1B中的区域“CE”。
图2B是根据各种示例实施方式的半导体器件的一部分的放大平面图，示出图2A中的区域“C”。
图3A至图3C是示出根据各种示例实施方式的半导体器件的截面图，示出沿着图2A中的线C1-C1'、C2-C2'、C3-C3'截取的截面。
图4A是示出根据各种示例实施方式的半导体器件的一部分的放大平面图，示出图1B中的区域“ED”。
图4B是示出根据各种示例实施方式的半导体器件的一部分的放大平面图，示出图4A中的区域“C”。
图5是示出根据各种示例性实施方式的半导体器件的截面图，示出沿着图4A中的线E1-E1'截取的截面。
参照图1A至图5，半导体器件100可以包括一个或更多个衬垫(mat)MAT。衬垫MAT中的每个或至少一个可以包括存储单元阵列区域MCA、栅极台阶区域GSA和模制台阶区域MSA。
存储单元阵列区域MCA和栅极台阶区域GSA可以分别对应于第一区域A和第二区域B。
衬垫MAT可以包括块区域BLK。块区域BLK可以包括中心块区域BLK_C和边缘块区域BLK_E。中心块区域BLK_C和边缘块区域BLK_E中的每个的数量可以多于一个，并且不限于图1B所示的示例。边缘块区域BLK_E可以设置在中心块区域BLK_C的外侧。
半导体器件100可以包括：基板101，具有第一区域A和第二区域B；基板绝缘层110，设置在第二区域B中的基板101中；多个栅电极130，堆叠在基板101上；沟道结构CH和虚设沟道结构DCH，设置为穿透所述多个栅电极130；第一分隔区域MS1和第二分隔区域MS2a和MS2b，通过穿透所述多个栅电极130而延伸；上分隔区域SS，穿透所述多个栅电极130的设置在最上部中的部分；以及下分隔区域GS，穿透所述多个栅电极130的设置在最下部中的部分。沟道结构CH可以包括沟道层140、栅极电介质层145、沟道绝缘层150和沟道焊盘155。半导体器件100还可以包括与所述多个栅电极130交替堆叠在基板101上的多个层间绝缘层120以及覆盖所述多个栅电极130和所述多个层间绝缘层120的单元区域绝缘层190。
栅电极130可以垂直地堆叠在基板101的第一区域A中，沟道结构CH可以设置在基板101的第一区域A中，第一区域A可以对应于图1A中的存储单元阵列区域MCA。栅电极130可以在第二区域B中延伸不同的长度，虚设沟道结构DCH可以设置在第二区域B中，第二区域B可以对应于图1A的栅极台阶区域GSA。第二区域B可以在至少一个方向(例如X方向)上设置在第一区域A的至少一端。
基板101可以具有在X方向和Y方向上延伸的上表面。基板101可以是或可以包括半导体材料，诸如例如IV族半导体、III-V族化合物半导体和II-VI族氧化物半导体中的一种或更多种。例如，IV族半导体可以包括硅、锗和硅锗中的一种或更多种。基板101可以被提供为体晶片或外延层，并可以是掺杂的或未掺杂的。
基板绝缘层110可以在基板101的第二区域B中设置在基板101中。基板绝缘层110可以在第二区域B中设置在第一分隔区域MS1、第二中央分隔区域MS2a和下分隔区域GS以及第二辅助分隔区域MS2b之间。基板绝缘层110可以不延伸到其中第二中央分隔区域MS2a在X方向上彼此间隔开的区域。基板绝缘层110可以延伸到其中第二辅助分隔区域MS2b在X方向上彼此间隔开的区域的一部分，例如与第一区域A最邻近的间隔开的区域，并可以不延伸到另一间隔开的区域。然而，在一些示例实施方式中，基板绝缘层110可以延伸到其中第二辅助分隔区域MS2b在X方向上彼此间隔开的全部区域。
基板绝缘层110可以通过例如浅沟槽隔离(STI)工艺形成。基板绝缘层110可以从基板101的上表面延伸到基板101中至预定深度。基板绝缘层110可以是绝缘材料或者可以由绝缘材料形成，并可以包括例如氧化物、氮化物或其组合。基板绝缘层110也可以被描述为基板101的绝缘区域，在这种情况下，基板101可以包括对应于基板绝缘层110的绝缘区域和由半导体区域形成的导电区域。
基板绝缘层110可以围绕虚设沟道结构DCH的下部侧表面。在制造半导体器件100的工艺期间，虚设沟道结构DCH可能弯曲。当虚设沟道结构DCH弯曲时，基板绝缘层110可能没有充分地围绕虚设沟道结构DCH的下部侧表面，并且虚设沟道结构DCH的下部侧表面可能与基板101的导电区域接触。当虚设沟道结构DCH的下部侧表面与基板101的导电区域接触时，会出现缺陷。与在中心块区域BLK_C中相比，在边缘块区域BLK_E中，可能或非常可能出现由于虚设沟道结构DCH的弯曲而引起的缺陷。通过增大基板绝缘层110的宽度以防止或减少虚设沟道结构DCH的下部侧表面与基板101的导电区域接触，可以防止或减少缺陷发生的可能性。在各种示例实施方式中，如图2B、图3A、图4B和图5所示，基板绝缘层110在Y方向上的宽度、间隔和节距可以在中心块区域BLK_C和边缘块区域BLK_E中是不同的。在中心块区域BLK_C中，基板绝缘层110可以具有第一宽度c_c、第一间隔b_c以及第一节距a_c(其是第一宽度c_c和第一间隔b_c之和)。在边缘块区域BLK_E中，基板绝缘层110可以具有第二宽度c_e、第二间隔b_e以及第二节距a_e(其是第二宽度c_e和第二间隔b_e之和)。基板绝缘层110可以满足如下的等式(1)至(3)。在一些示例实施方式中，可以进一步满足如下的等式(4)和(5)。X是正数，并可以为约1nm至约10nm。
第二节距a_e＝第一节距a_c+X-----等式(1)
第二间隔b_e≤第一间隔b_c+X/2-----等式(2)
第一宽度c_c+X/2≤第二宽度c_e-----等式(3)
第二间隔b_e＝第一间隔b_c -----等式(4)
第二宽度c_e＝第一宽度c_c+X -----等式(5)
栅电极130可以在第一区域A上垂直地堆叠并彼此间隔开，并且可以以不同的长度从第一区域A延伸到第二区域B。栅电极130可以包括形成或对应于接地选择晶体管的栅极的接地选择栅电极130G、形成或对应于多个存储单元的存储单元栅电极130M以及形成或对应于串选择晶体管的栅极的串选择栅电极130S。包括在存储单元中的存储单元栅电极130M的数量可以根据半导体器件100的容量来确定。在一些示例实施方式中，接地选择栅电极130G的数量和串选择栅电极130S的数量中的每个可以是一个或两个或更多个，并且接地选择栅电极130G和串选择栅电极130S可以具有与存储单元栅电极130的结构相同或不同的结构。栅电极130的一部分(诸如，例如与接地选择栅电极130G和串选择栅电极130S相邻的存储单元栅电极130M)可以是虚设栅电极，其可以在半导体器件的操作期间不是电活性的。
栅电极130可以通过在X方向上延伸的第一分隔区域MS1而在Y方向上以一量(诸如动态确定的量或预定的量)分隔开。在一对第一分隔区域MS1之间的栅电极130可以形成存储块，但是存储块的示例实施方式不限于此。栅电极130的一部分(诸如例如存储单元栅电极130M)可以形成或对应于存储块中的层。具体地，每个存储单元栅电极130M可以包括在X方向上延伸的四个子栅电极，并且存储单元栅电极130M可以在第二分隔区域MS2a和MS2b在X方向上彼此间隔开的区域中彼此连接。串选择栅电极130S可以在一对第一分隔区域MS1之间被第一分隔区域MS1和第二分隔区域MS2a和MS2b分隔开，例如完全分隔成四个子栅电极。接地选择栅电极130G可以在第二分隔区域MS2a和MS2b的一部分之间彼此连接，并可以在第二中央分隔区域MS2a之间通过第二中央分隔区域MS2a和下分隔区域GS分隔成两个子栅电极。
在基板101的第二区域B中，栅电极130可以在X方向上延伸至不同长度并可以形成阶梯形状(例如，当在截面中观看时的阶梯形状)的台阶，并且可以提供其中栅电极130被向上暴露的焊盘区域。在一些示例实施方式中，栅电极130可以在Y方向上形成台阶。每个栅电极130可以在焊盘区域中被向上暴露并可以连接到接触插塞，因此，栅电极130可以连接到上互连结构。在焊盘区域中，栅电极130可以具有拥有增大的厚度的区域以稳定地连接到接触插塞，但是其示例实施方式不限于此。
栅电极130可以包括金属材料，诸如例如钨(W)。在一些示例实施方式中，栅电极130可以包括多晶硅和/或金属硅化物材料。可选地或另外地，在一些示例实施方式中，栅电极130还可以包括扩散阻挡物，例如，扩散阻挡物可以包括钨氮化物(WN)、钽氮化物(TaN)或钛氮化物(TiN)或者其组合。
层间绝缘层120可以设置在栅电极130之间。类似于栅电极130，层间绝缘层120可以在垂直于基板101的上表面的方向上彼此间隔开并可以在X方向上延伸。层间绝缘层120可以包括绝缘材料，诸如硅氧化物和/或硅氮化物。
第一分隔区域MS1和第二分隔区域MS2a和MS2b可以设置为在第一区域A和第二区域B中在X方向上延伸。第一分隔区域MS1和第二分隔区域MS2a和MS2b可以彼此平行地设置。第一分隔区域MS1和第二分隔区域MS2a和MS2b可以设置为在Y方向上形成均匀的图案，第二分隔区域MS2a和MS2b可以在X方向上线性地彼此间隔开。第一分隔区域MS1和第二分隔区域MS2a和MS2b可以是或者可以包括穿透堆叠在基板101上的全部栅电极130并且连接到基板101的贯穿分隔区域。
第一分隔区域MS1可以限定块区域BLK。彼此相邻的第一分隔区域MS1可以限定块区域BLK，并且半导体器件100可以包括多个块区域BLK。块区域BLK可以包括中心块区域BLK_C和在Y方向上设置在中心块区域BLK_C的外侧的边缘块区域BLK_E。第一分隔区域MS1之间在Y方向上的间隔可以在边缘块区域BLK_E中比在中心块区域BLK_C中大。这可以是由于第一边缘沟道宽度w1_e大于第一中心沟道宽度w1_c。
第二分隔区域MS2a和MS2b可以包括设置在一对第一分隔区域MS1的中间的第二中央分隔区域MS2a以及设置在第一分隔区域MS1和第二中央分隔区域MS2a之间的第二辅助分隔区域MS2b。第二中央分隔区域MS2a可以贯穿第一区域A和第二区域B设置，第二辅助分隔区域MS2b可以仅设置在第二区域B中。第二中央分隔区域MS2a可以作为单个区域从第一区域A延伸到第二区域B的一部分，或者可以与第二区域B间隔开并可以在第二区域B中再次作为单个区域延伸。多个第二辅助分隔区域MS2b可以通过一间隔(诸如动态确定的或预定的间隔)线性地彼此隔离。然而，第一分隔区域MS1和第二分隔区域MS2a和MS2b的布置顺序和/或数量不限于图2A所示的示例。例如，在一些示例实施方式中，第二分隔区域MS2a和MS2b可以在Y方向上在一对第一分隔区域MS1之间设置成四列或更多列。
第一分隔区域MS1和第二分隔区域MS2a和MS2b可以包括分隔层107。分隔层107可以仅包括绝缘材料，或者可以包括绝缘材料和导电材料。在一些示例实施方式中，当分隔层107除了绝缘层之外还包括通过该绝缘层与栅电极130间隔开的导电层时，第一分隔区域MS1可以包括公共源极线，第二分隔区域MS2a和MS2b可以包括虚设公共源极线。在这种情况下，虚设公共源极线可以处于浮置状态，其中虚设公共源极线不连接到驱动半导体器件100的器件或者电信号不施加到其。在一些示例实施方式中，当分隔层107仅包括绝缘层时，公共源极线可以设置在基板101中和/或可以设置在基板101上从而与基板101的上表面接触。
上分隔区域SS可以在第一区域A中在第一分隔区域MS1和第二中央分隔区域MS2a之间在X方向上延伸。上分隔区域SS可以平行于第二辅助分隔区域MS2b设置。上分隔区域SS可以设置为穿透栅电极130的一部分(包括栅电极130当中的串选择栅电极130S)。由上分隔区域SS分隔的串选择栅电极130S可以形成不同的串选择线。
上分隔区域SS可以包括上绝缘层103。上绝缘层103可以使电极(诸如包括串选择栅电极130S的三个栅电极130)在Y方向上彼此隔离。然而，由上绝缘层103分隔的栅电极130的数量可以在各种示例实施方式中变化。
下分隔区域GS可以设置在与最下面的接地选择栅电极130G的水平相同的水平上。接地选择栅电极130G可以被下分隔区域GS在一对第一分隔区域MS1之间在Y方向上分隔或划分成两层。下分隔区域GS可以包括其中第二中央分隔区域MS2a彼此间隔开的区域并可以将第二中央分隔区域MS2a彼此连接。
下分隔区域GS可以包括下绝缘层。下绝缘层可以是例如硅氧化物或可以由例如硅氧化物形成，并可以是或可以不是与层间绝缘层120的材料相同的材料。
当在第一区域A上形成行和列时，沟道结构CH可以彼此间隔开。沟道结构CH可以设置为形成网格图案，或者可以在一个方向上设置成Z字形图案。沟道结构CH可以具有柱状形状，并可以具有倾斜的侧表面，该倾斜的侧表面具有取决于高宽比而朝向基板101减小的宽度。在一些示例实施方式中，设置在第一区域A的端部且与第二区域B相邻的沟道结构CH可以是虚设沟道结构。此外，与上分隔区域SS重叠的沟道结构CH可以是虚设沟道结构。在这种情况下，虚设沟道结构可以具有与沟道结构CH相同或相似的结构，并可以在半导体器件100中不执行实质功能。
沟道层140可以设置在沟道结构CH中。在沟道结构CH中，沟道层140可以形成为围绕其中的沟道绝缘层150的环形形状。然而，在一些示例实施方式中，沟道层140可以具有柱形状(诸如圆柱形和/或棱柱形)，而没有沟道绝缘层150。沟道层140可以在下部连接到外延层105，并且绝缘层可以进一步设置在沟道层140和外延层105之间。沟道层140可以包括半导体材料(诸如多晶硅或单晶硅)，并且半导体材料可以是未掺杂的材料或包括P型和/或N型杂质的材料。在Y方向上线性设置的沟道结构CH可以根据连接到沟道焊盘155的上互连结构的布置而连接到不同的位线。
在沟道结构CH中，沟道焊盘155可以设置在沟道层140上。沟道焊盘155可以设置为覆盖沟道绝缘层150的上表面并电连接到沟道层140。沟道焊盘155可以包括例如掺杂或未掺杂的多晶硅。
如图2B和图4B所示，沟道结构CH可以包括与第一分隔区域MS1或第二中央分隔区域MS2a相邻的第一沟道结构CH1以及在Y方向上设置在第一沟道结构CH1之间的第二至第五沟道结构CH2、CH3、CH4和CH5。在一些示例实施方式中，沟道结构CH在Y方向上的宽度和/或间隔可以在中心块区域BLK_C和边缘块区域BLK_E中是不同的。在中心块区域BLK_C中，第一至第五沟道结构CH1、CH2、CH3、CH4和CH5在Y方向上的宽度可以被分别定义为第一至第五中心沟道宽度w1_c、w2_c、w3_c、w4_c和w5_c。在中心块区域BLK_C中，在第一沟道结构CH1的中心和在Y方向上与第一沟道结构CH1相邻的第一分隔区域MS1的中心之间的距离可以被定义为第一中心沟道间隔s1_c，在第一沟道结构CH1的中心和在Y方向上与第一沟道结构CH1相邻的第二沟道结构CH2的中心之间的距离可以被定义为第二中心沟道间隔s2_c，在第二沟道结构CH2的中心和在Y方向上与第二沟道结构CH2相邻的第三沟道结构CH3的中心之间的距离可以被定义为第三中心沟道间隔s3_c，在第三沟道结构CH3的中心和在Y方向上与第三沟道结构CH3相邻的第四沟道结构CH4的中心之间的距离可以被定义为第四中心沟道间隔s4_c，在第四沟道结构CH4的中心和在Y方向上与第四沟道结构CH4相邻的第五沟道结构CH5的中心之间的距离可以被定义为第五中心沟道间隔s5_c。
在边缘块区域BLK_E中，在第一沟道结构CH1的中心和在Y方向上与第一沟道结构CH1相邻的第一分隔区域MS1的中心之间的距离可以被定义为第一边缘沟道间隔s1_e，在第一沟道结构CH1的中心和在Y方向上与第一沟道结构CH1相邻的第二沟道结构CH2的中心之间的距离可以被定义为第二边缘沟道间隔s2_e，在第二沟道结构CH2的中心和在Y方向上与第二沟道结构CH2相邻的第三沟道结构CH3之间的距离可以被定义为第三边缘沟道间隔s3_e，在第三沟道结构CH3的中心和在Y方向上与第三沟道结构CH3相邻的第四沟道结构CH4的中心之间的距离可以被定义为第四边缘沟道间隔s4_e，在第四沟道结构CH4的中心和在Y方向上与第四沟道结构CH4相邻的第五沟道结构CH5的中心之间的距离可以被定义为第五边缘沟道间隔s5_e。
在边缘块区域BLK_E中，第一至第五沟道结构CH1、CH2、CH3、CH4和CH5在Y方向上的宽度可以被分别定义为第一至第五边缘沟道宽度w1_e、w2_e、w3_e、w4_e和w5_e。可以形成第一至第五边缘沟道间隔s1_e、s2_e、s3_e、s4_e和s5_e。第一边缘沟道宽度w1_e可以大于第一中心沟道宽度w1_c。这可以在制造半导体器件100的工艺期间促进或帮助促进用于在边缘块区域BLK_E中形成第一沟道结构CH1的蚀刻工艺。第二至第五边缘沟道宽度w2_e、w3_e、w4_e和w5_e可以分别与第二至第五中心沟道宽度w2_c、w3_c、w4_c和w5_c基本上相同。第二边缘沟道间隔s2_e可以大于第二中心沟道间隔s2_c。这可以在制造半导体器件100的工艺期间促进或帮助促进用于在边缘块区域BLK_E中形成第一沟道结构CH1的蚀刻工艺。第一、第三、第四和第五边缘沟道间隔s1_e、s3_e、s4_e和s5_e可以与第一、第三、第四和第五中心沟道间隔s1_c、s3_c、s4_c和s5_c基本上相同。
栅极电介质层145可以设置在栅电极130和沟道层140之间。尽管没有具体示出，但是栅极电介质层145可以包括从沟道层140依次堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以使电荷隧穿到电荷存储层中，并可以包括例如硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或其组合。电荷存储层可以是电荷俘获层和/或浮置栅极导电层。阻挡层可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、高k电介质材料或其组合。在一些示例实施方式中，栅极电介质层145的至少一部分可以沿着栅电极130在水平方向上延伸。
外延层105可以在沟道结构CH的下端设置在基板101上，并可以设置在至少一个栅电极130的侧表面上。外延层105可以设置在基板101的凹陷区域中。外延层105的上表面的水平可以高于最下面的栅电极130的上表面的水平，并可以低于次最下的栅电极130的下表面的水平，但是其各种示例实施方式不限于此。在一些示例实施方式中，可以不提供外延层105，在这种情况下，沟道层140可以直接连接到基板101。在一些示例实施方式中，界面可以存在于外延层105和基板101之间。
虚设沟道结构DCH可以设置在第二区域B中并可以具有与沟道结构CH相同或相似的结构，并且可以在半导体器件100中不执行实质的功能。虚设沟道结构DCH可以设置为穿透基板绝缘层110并可以连接到基板101。虚设沟道结构DCH可以包括在Y方向上设置在下分隔区域GS的外侧的第一虚设沟道结构DCH1、在栅电极130的焊盘区域中规则地设置同时形成列和行的第二虚设沟道结构DCH2以及设置在其中第二辅助分隔区域MS2b在X方向上彼此间隔开的区域的至少一部分中的第三虚设沟道结构DCH3。如上所述，第一区域A中的沟道结构CH也可以包括虚设沟道结构的一部分。
第一虚设沟道结构DCH1可以在Y方向上设置在下分隔区域GS的两侧。第一虚设沟道结构DCH1可以设置在沿X方向彼此相邻的第二虚设沟道结构DCH2之间。第一虚设沟道结构DCH1可以具有比沟道结构CH以及第二虚设沟道结构DCH2和第三虚设沟道结构DCH3的最大直径大的最大直径。尽管沟道结构CH以及第二虚设沟道结构DCH2和第三虚设沟道结构DCH3具有圆形形状或类似于圆形形状的形状，但是第一虚设沟道结构DCH1可以具有其在X方向上的宽度可大于或小于在Y方向上的宽度的形状。第一虚设沟道结构DCH1可以具有在Y方向上延伸的伸长形状、矩形形状和椭圆形形状中的一种或更多种。
第二虚设沟道结构DCH2可以以预定方式设置。当焊盘区域中的由第一分隔区域MS1和第二分隔区域MS2a和MS2b围绕的最小单元被称为单位焊盘区域时，第二虚设沟道结构DCH2可以设置在单位焊盘区域的四个拐角上，使得其中四个第二虚设沟道结构DCH2设置在每个单位焊盘区域中的形式可以重复。第二虚设沟道结构DCH2的最大直径可以小于第一虚设沟道结构DCH1的最大直径，并可以等于或小于第三虚设沟道结构DCH3的最大直径。
第三虚设沟道结构DCH3可以与第一虚设沟道结构DCH1在Y方向上线性地设置，并可以设置在第二辅助分隔区域MS2b在X方向上彼此间隔开的区域中。第三虚设沟道结构DCH3可以仅与第一虚设沟道结构DCH1在Y方向上线性地设置，并可以不设置在第二辅助分隔区域MS2b的在X方向上的其它间隔开的区域中。在这种情况下，如所示的，基板绝缘层110可以不延伸到其它间隔开的区域。然而，在一些示例实施方式中，第三虚设沟道结构DCH3可以设置在第二辅助分隔区域MS2b的在X方向上的间隔开的区域中。
由于虚设沟道结构DCH设置为穿透基板绝缘层110，所以虚设沟道结构DCH的下端可以设置在比沟道结构CH的下端的水平低的水平上。因此，虚设沟道结构DCH可以具有比沟道结构CH的高度大的高度。此外，虚设沟道结构DCH中的外延层105可以设置为使得其侧表面的至少一部分被基板绝缘层110围绕。当第一至第三虚设沟道结构DCH1、DCH2和DCH3的直径相对大时，虚设沟道结构DCH中的外延层105可以具有相对低的水平或薄的厚度。
虚设沟道结构DCH可以支撑包括层间绝缘层120的堆叠结构从而在制造半导体器件100的工艺期间不塌陷。其中设置有下分隔区域GS的区域可以是在制造半导体器件100的工艺期间容易坍塌的区域之一。虚设沟道结构DCH可以不设置为与下分隔区域GS重叠，但是通过在下分隔区域GS的两侧设置第一虚设沟道结构DCH1，可以防止或减少关于下分隔区域GS发生塌陷的可能性。
可选地或另外地，第一虚设沟道结构DCH1可以形成为具有相对大的尺寸，因为与当第一虚设沟道结构DCH1设置为与下分隔区域GS重叠时相比，可以具有更少的在尺寸上的限制，并且还可以防止或减少由于未对准引起的缺陷发生的可能性。此外，由于虚设沟道结构DCH的下端穿透基板绝缘层110并设置在比沟道结构CH的水平低的水平上，所以可以从根本上防止或减少缺陷(诸如在外延层105和栅电极130之间的短路或泄漏电流)发生的可能性。
单元区域绝缘层190可以设置在栅电极130的堆叠结构上并可以包括绝缘材料(诸如硅氧化物或硅氮化物)。
图6是示出根据各种示例实施方式的半导体器件的截面图，示出对应于图3A的区域。
图7是示出根据各种示例实施方式的半导体器件的截面图，示出对应于图5的区域。
参照图6和图7，半导体器件100a可以包括第二半导体结构S2和第一半导体结构S1。第二半导体结构S2可以设置在第一半导体结构S1上。在一些示例实施方式中，第二半导体结构S2可以设置在第一半导体结构S1下面。
第一半导体结构S1可以包括基底基板201以及设置在基底基板201上的电路器件220、电路接触插塞270和互连线280。
基底基板201可以具有在X方向和Y方向上延伸的上表面。在基底基板201中，可以形成单独的器件分隔层从而可以限定有源区域。包括杂质的源极/漏极区域205可以设置在有源区域的一部分中。基底基板201可以包括半导体材料，诸如例如IV族半导体、III-V族化合物半导体和II-VI族氧化物半导体中的一种或更多种。
电路器件220可以包括晶体管，诸如平面晶体管，诸如NMOS晶体管和/或PMOS晶体管。每个电路器件220可以包括电路栅极绝缘层222、间隔物层224和电路栅电极225。源极/漏极区205可以在电路栅电极225的两侧设置在基底基板201中。
外围区域绝缘层290可以设置在基底基板201上的电路器件220上。电路接触插塞270可以穿透外围区域绝缘层290并可以连接到源极/漏极区域205。电信号可以通过电路接触插塞270施加到电路器件220。在未示出的区域中，电路接触插塞270也可以连接到电路栅电极225。互连线280可以连接到电路接触插塞270并可以设置在多个层中。在未示出的区域中，第二半导体结构S2的栅电极130可以连接到穿透第一半导体结构S1的贯穿区域并可以通过贯穿区域中的贯穿通路连接到第一半导体结构S1的电路器件220。
第二半导体结构S2可以包括基板101、基板绝缘层110、栅电极130、沟道结构CH和虚设沟道结构DCH、第一分隔区域MS1和第二分隔区域MS2a和MS2b以及下分隔区域GS，如以上参照图2A至图5所述。
在半导体器件100a中，可以制造或优先制造第一半导体结构S1，并可以在其上形成第二半导体结构S2的基板101，从而可以制造第二半导体结构S2。基板101可以具有与基底基板201的尺寸相同的尺寸，或者可以形成为具有比基底基板201的尺寸小的尺寸。
图8是示出根据各种示例实施方式的半导体器件的截面图，示出对应于图3A的区域。
图9是示出根据各种示例实施方式的半导体器件的截面图，示出对应于图5的区域。
参照图8和图9，半导体器件100b可以包括第一半导体结构S1和第二半导体结构S2。第二半导体结构S2可以设置在第一半导体结构S1上。在一些示例实施方式中，第二半导体结构S2可以设置在第一半导体结构S1下面。
如以上参照图6和图7所述，第一半导体结构S1可以包括基底基板201、设置在基底基板201上的电路器件220、电路接触插塞270和互连线280。第一半导体结构S1还可以包括第一接合通路295和第一接合金属层298。
第一接合通路295和第一接合金属层298可以被包括在第一接合结构中并可以设置在互连线280的一部分上。第一接合通路295可以具有圆柱形状，并且第一接合金属层298可以具有在平面上的圆形焊盘形状或者相对短的线形状。第一接合金属层298的上表面可以暴露于第一半导体结构S1的上表面。第一接合通路295和第一接合金属层298可以用作第一半导体结构S1和第二半导体结构S2的接合结构或接合层。此外，第一接合通路295和第一接合金属层298可以提供到第二半导体结构S2的电连接路径。在一些示例实施方式中，第一接合金属层298的一部分可以仅设置用于接合，而不连接到互连线280。第一接合通路295和第一接合金属层298可以包括导电材料，诸如例如铜(Cu)。
在一些示例实施方式中，外围区域绝缘层290可以包括距上表面具有预定厚度的接合绝缘层。接合绝缘层可以是用于与第二半导体结构S2的接合绝缘层进行电介质-电介质接合的层。接合绝缘层可以可选地或另外地用作第一接合金属层298的扩散阻挡层，并可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
如以上参照图2A至图5所述，第二半导体结构S2可以包括基板101、基板绝缘层110、栅电极130、沟道结构CH和虚设沟道结构DCH、第一分隔区域MS1和第二分隔区域MS2a和MS2b以及下分隔区域GS。第二半导体结构S2还可以包括第二接合通路195和第二接合金属层198。
第二接合通路195可以设置在单元互连线174下面并可以连接到单元互连线174，第二接合结构的第二接合金属层198可以连接到第二接合通路195。第二接合金属层198的下表面可以暴露于第二半导体结构S2的下表面。第二接合金属层198可以接合到且连接到第一半导体结构S1的第一接合金属层298。第二接合通路195和第二接合金属层198可以包括导电材料，诸如例如铜(Cu)。
在一些示例实施方式中，单元区域绝缘层190可以包括距下表面具有预定厚度的接合绝缘层。在这种情况下，接合绝缘层可以与第一半导体结构S1的接合绝缘层形成电介质-电介质接合。接合绝缘层可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
第一半导体结构S1和第二半导体结构S2可以通过在第一接合金属层298和第二接合金属层198之间的接合以及在接合绝缘层之间的接合来接合。在第一接合金属层298和第二接合金属层198之间的接合可以是例如铜(Cu)到铜(Cu)接合，在接合绝缘层之间的接合可以是例如电介质到电介质接合，诸如SiCN到SiCN接合。第一半导体结构S1和第二半导体结构S2可以通过混合接合来接合，该混合接合包括铜(Cu)到铜(Cu)接合和电介质到电介质接合。
图10A至图10E是示出根据各种示例实施方式的制造半导体器件的方法的截面图，示出对应于图5的区域。
参照图10A，可以在基板101中形成基板绝缘层110。
首先，可以通过蚀刻(例如，各向异性蚀刻)基板101的一部分形成沟槽区域。由于高宽比，沟槽区域的宽度可以朝向下部减小。此后，可以利用诸如化学气相沉积(CVD)工艺和/或旋涂玻璃(SOG)工艺的工艺用绝缘材料填充沟槽区域，并且可以执行平坦化基板101的上表面的工艺。平坦化工艺可以包括化学机械平坦化(CMP)工艺和/或回蚀刻工艺。
随后可以在基板101的除了其中设置第一分隔区域MS1和第二分隔区域MS2a和MS2b的区域之外的第二区域B中形成基板绝缘层110。在一些示例实施方式中，当限定基板101的有源区域的器件隔离层形成在未示出的区域中时，基板绝缘层110可以在与形成器件隔离层的工艺相同的工艺中一起形成。
参照图10B，可以例如利用原子层沉积(ALD)工艺在基板101上交替地堆叠牺牲层180和层间绝缘层120，可以去除牺牲层180和层间绝缘层120的一部分，使得牺牲层180可以在X方向上延伸不同的长度，并且可以形成下分隔区域GS和上分隔区域SS。
牺牲层180可以是通过后续工艺用栅电极130替代的层。牺牲层180可以由利用相对于层间绝缘层120的蚀刻选择性被蚀刻的材料形成。例如，层间绝缘层120可以由硅氧化物和硅氮化物中的至少一种形成，牺牲层180可以由与层间绝缘层120的材料不同的材料形成，其从硅、硅氧化物、硅碳化物和硅氮化物当中选择。在示例实施方式中，层间绝缘层120的厚度可以不相同。例如，最下面的层间绝缘层120可以形成为具有相对薄的厚度，并且最上面的层间绝缘层120可以形成为具有相对厚的厚度。层间绝缘层120和牺牲层180的厚度和/或包括在层间绝缘层120和牺牲层180中的层的数量可以从所示的示例变化，并可以彼此相同或可以彼此不同。
下分隔区域GS可以由相对于牺牲层180具有蚀刻选择性的材料形成。
上分隔区域SS可以在X方向上延伸，并可以从第一区域A延伸到第二区域B的一部分。掩模层可以用于暴露其中将形成上分隔区域SS的区域，并且可以从最上部去除预定数量的牺牲层180和层间绝缘层120。
此后，可以形成覆盖牺牲层180和层间绝缘层120的堆叠结构的上部的单元区域绝缘层190。
参照图10C，可以形成穿透牺牲层180和层间绝缘层120的堆叠结构的沟道结构CH和虚设沟道结构DCH。
沟道结构CH和虚设沟道结构DCH可以通过各向异性蚀刻牺牲层180和层间绝缘层120形成，并可以形成为孔形状。由于堆叠结构的高度，沟道结构CH和虚设沟道结构DCH的侧壁可以不垂直于基板101的上表面。关于沟道结构CH和虚设沟道结构DCH可以具有锥形。沟道结构CH可以形成在基板101的第一区域A中，虚设沟道结构DCH可以形成在基板101的第二区域B中。虚设沟道结构DCH可以形成为穿透基板绝缘层110的至少一部分。在一些示例实施方式中，沟道结构CH和虚设沟道结构DCH可以形成为凹入到基板101的一部分中。在一些示例实施方式中，虚设沟道结构DCH可以不完全穿透基板绝缘层110，并可以仅延伸到基板绝缘层110中，使得虚设沟道结构DCH可以不与基板101接触。
此后，在沟道结构CH和虚设沟道结构DCH中，可以形成外延层105、栅极电介质层145的至少一部分、沟道层140、沟道绝缘层150和沟道焊盘155。当除了虚设沟道结构DCH之外虚设沟道结构还与沟道结构CH一起设置在第一区域A中时，在此工艺中，虚设沟道结构也可以与沟道结构CH一起形成。
外延层105可以使用选择性外延生长(SEG)工艺形成。外延层105可以形成为单层或多层。外延层105可以包括多晶硅、单晶硅、多晶锗或单晶锗，并可以用杂质掺杂或未用杂质掺杂。在虚设沟道结构DCH中，外延层105可以形成为使得上端设置在基板绝缘层110中，并且其侧表面的至少一部分可以被基板绝缘层110围绕。因此，外延层105可以与虚设沟道结构DCH中的牺牲层180间隔开。
栅极电介质层145可以使用原子层沉积(ALD)和/或化学气相沉积(CVD)形成为具有均匀的厚度。在此工艺中，可以形成栅极电介质层145的全部或一部分，并且可以在此工艺中形成栅极电介质层145的沿着沟道结构CH和虚设沟道结构DCH垂直于基板101延伸的部分。沟道层140可以在沟道结构CH和虚设沟道结构DCH中形成在栅极电介质层145上。沟道绝缘层150可以形成为填充沟道结构CH和虚设沟道结构DCH，并可以是绝缘材料。然而，在一些示例实施方式中，在沟道层140之间的空间可以填充有导电材料，而不是沟道绝缘层150。沟道焊盘155可以由导电材料形成，诸如例如多晶硅。
参照图10D，可以形成穿透牺牲层180和层间绝缘层120的堆叠结构的开口OP，并可以通过开口OP去除牺牲层180。
首先，可以通过使用光刻工艺形成掩模层以及各向异性蚀刻堆叠结构来形成开口OP。在形成开口OP之前，可以在沟道结构CH和虚设沟道结构DCH上附加地形成单元区域绝缘层190以保护下部结构。开口OP可以在对应于第一分隔区域MS1和第二分隔区域MS2a和MS2b的位置形成为沟槽形状。因此，开口OP可以形成为在X方向上延伸，其一部分可以沿着全部的第一区域A和第二区域B延伸，其另一部分可以仅在第二区域B中延伸。在此工艺中，基板101可以在开口OP下面暴露。
此后，可以使用(例如)湿蚀刻相对于层间绝缘层120选择性地去除牺牲层180。因此，多个侧开口可以形成在层间绝缘层120之间，并且沟道结构CH的栅极电介质层145的侧壁的一部分和下分隔区域GS的侧表面可以通过侧开口暴露。在此工艺中，在牺牲层180被去除之后，层间绝缘层120的堆叠结构的稳定性可能降低，但是堆叠结构可以由其中开口OP彼此间隔开的区域和虚设沟道结构DCH稳定地支撑。此外，第一虚设沟道结构DCH1可以设置为在下分隔区域GS的外侧具有相对大的尺寸，从而可以增强对层间绝缘层120的堆叠结构的支撑。
参照图10E，可以通过在从其去除了牺牲层180的区域中填充导电材料来形成栅电极130。
栅电极130可以包括金属、多晶硅(诸如掺杂或未掺杂的多晶硅)和金属硅化物材料中的一种或更多种。开口OP可以提供用于形成栅电极130的材料转移路径。栅电极130可以在X方向上彼此线性地间隔开的开口OP之间彼此连接而不分离，从而可以形成栅极连接部分。在形成栅电极130之后，可以通过附加工艺去除沉积在开口OP中的形成栅电极130的材料。
此后，参照图5，可以在开口OP中形成分隔层107。
分隔层107可以包括绝缘材料，并且在示例实施方式中，除了绝缘材料之外，分隔层107还可以包括导电材料。因此，可以形成第一分隔区域MS1和第二分隔区域MS2a和MS2b，并且第一分隔区域MS1和第二分隔区域MS2a和MS2b可以在相同的工艺中形成并可以具有相同的结构。
此后，可以在沟道结构CH上进一步形成诸如接触插塞和位线的上互连结构。
因此，可以制造图1A至图5中的半导体器件100。
图11是示出根据各种示例实施方式的包括半导体器件的电子系统的图。
参照图11，电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以被实现为包括一个或多个半导体器件1100的存储装置或者包括该存储装置的电子装置。例如，电子系统1000可以被实现为包括一个或多个半导体器件1100的固态驱动装置(SSD)、通用串行总线(USB)装置、计算系统、医疗装置或通信装置。
半导体器件1100可以被实现为非易失性存储器件，诸如例如在参照图6和图7的前述示例实施方式中描述的NAND闪存器件。半导体器件1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在一些示例实施方式中，第一结构1100F可以设置在第二结构1100S的侧部。第一结构1100F可以被实现为包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以被实现为存储单元结构，该存储单元结构包括位线BL、公共源极线CSL以及设置在位线BL和公共源极线CSL之间的字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2以及存储单元串CSTR。
在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。在各种示例实施方式中，下晶体管LT1和LT2的数量和/或上晶体管UT1和UT2的数量可以变化。
在一些示例实施方式中，上晶体管UT1和UT2可以包括串选择晶体管，下晶体管LT1和LT2可以包括接地选择晶体管。栅极下线LL1和LL2可以分别被配置为下晶体管LT1和LT2的栅电极。字线WL可以被配置为存储单元晶体管MCT的栅电极，栅极上线UL1和UL2可以分别被配置为上晶体管UT1和UT2的栅电极。
在一些示例实施方式中，下晶体管LT1和LT2可以包括彼此串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可以包括彼此串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于擦除操作中，该擦除操作用于利用GIDL现象擦除存储在存储单元晶体管MCT中的数据。
公共源极线CSL、第一和第二栅极下线LL1和LL2、字线WL以及第一和第二栅极上线UL1和UL2可以通过从第一结构1100F延伸到第二结构1100S的第一连接互连1115电连接到解码器电路1110。位线BL可以通过从第一结构1100F延伸到第二结构1100S的第二连接互连1125电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT当中的至少一个被选择的存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101而与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F延伸到第二结构1100S的输入/输出连接线1135而电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在示例实施方式中，电子系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制所述多个半导体器件1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据固件(诸如动态确定或预定的固件)操作，并可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100的通信的控制器接口1221。通过控制器接口1221，可以传输用于控制半导体器件1100的控制命令、要写入半导体器件1100的存储单元晶体管MCT的数据以及要从半导体器件1100的存储单元晶体管MCT读取的数据。主机接口1230可以提供在电子系统1000和外部主机之间的通信功能。当通过主机接口1230接收到来自外部主机的控制命令时，处理器1210可以响应于该控制命令来控制半导体器件1100。
图12是示出根据各种示例实施方式的包括半导体器件的电子系统的透视图。
参照图12，各种示例实施方式中的电子系统2000可以包括主板2001以及安装在主板2001上的控制器2002、一个或更多个半导体封装2003和DRAM 2004。半导体封装2003和DRAM 2004可以通过形成在主板2001上的互连图案2005连接到控制器2002。
主板2001可以包括连接器2006，连接器2006包括联接到外部主机的多个引脚。连接器2006中的所述多个引脚的数量和/或布置可以根据在电子系统2000和外部主机之间的通信接口而变化。在一些示例实施方式中，电子系统2000可以根据通用串行总线(USB)、快速外围组件互连(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-Phy中的一种或更多种接口与外部主机通信。在示例实施方式中，电子系统2000可以通过经由连接器2006从外部主机供应的电力来操作。电子系统2000还可以包括电力管理集成电路(PMIC)，其用于将从外部主机供应的电力分配给控制器2002和半导体封装2003。
控制器2002可以向半导体封装2003写入数据和/或可以从半导体封装2003读取数据，并可以提高电子系统2000的运行速度。
DRAM 2004可以配置为缓冲存储器，用于减轻在作为数据存储空间的半导体封装2003和外部主机之间的速度差异。包括在电子系统2000中的DRAM 2004可以作为高速缓冲存储器操作，并可以在对半导体封装2003的控制操作中提供用于临时存储数据的空间。当电子系统2000可以包括DRAM 2004时，除了用于控制半导体封装2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每个可以配置为包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每个可以包括封装基板2100、在封装基板2100上的半导体芯片2200、分别设置在半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400、以及在封装基板2100上的覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以配置为包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图11中的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括在参照图6和图7的前述示例实施方式中描述的半导体器件。
在一些示例实施方式中，连接结构2400可以被配置为将输入/输出焊盘2210电连接到封装上焊盘2130的接合引线。因此，在第一半导体封装2003a和第二半导体封装2003b的每个中，半导体芯片2200可以通过接合引线方法彼此电连接，并可以电连接到封装基板2100的封装上焊盘2130。在示例实施方式中，在第一半导体封装2003a和第二半导体封装2003b的每个中，半导体芯片2200可以通过包括贯穿电极(TSV)的连接结构(而不是接合引线方法的连接结构2400)彼此电连接。
在一些示例实施方式中，控制器2002和半导体芯片2200可以被包括在单个封装中。在各种示例实施方式中，控制器2002和半导体芯片2200可以安装在不同于主板2001的单独的中介(interposer)基板上，并且控制器2002和半导体芯片2200可以通过形成在中介基板上的互连而彼此连接。
图13是示出根据各种示例实施方式的半导体封装的截面图，示出沿着图12中的线III-III'截取的图12中的半导体封装2003的各种示例实施方式。
参照图13，在半导体封装2003中，封装基板2100可以被实现为印刷电路板。封装基板2100可以包括封装基板主体2120、设置在封装基板主体2120的上表面上的封装上焊盘2130(见图12)、设置在封装基板主体2120的下表面上或者通过下表面暴露的下焊盘2125、以及在封装基板主体2120中的将封装上焊盘2130电连接到下焊盘2125的内部互连2135。下焊盘2125可以通过导电连接部分2800连接到如图12所示的电子系统2000的主板2001的互连图案2005。
半导体芯片2200中的每个或至少一些可以包括半导体基板3010以及依次堆叠在半导体基板3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，该外围电路区域包括外围互连3110。第二结构3200可以包括公共源极线3205、在公共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的沟道结构3220和分隔区域、电连接到沟道结构3220的位线3240、以及电连接到栅极堆叠结构3210的字线WL(见图11)的栅极接触插塞3235。
半导体芯片2200中的每个或至少一些可以包括电连接到第一结构3100的外围互连3110并延伸到第二结构3200中的贯穿互连3245。贯穿互连3245可以设置在栅极堆叠结构3210的外侧，并且可以进一步设置为穿透栅极堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围互连3110的输入/输出焊盘2210(见图12)。
根据前述各种示例实施方式，通过与中心块区域中相比增大边缘块区域中的基板绝缘层的宽度，可以提供具有改善的电性能和可靠性的半导体器件以及包括该半导体器件的电子系统。
以上公开的元件和/或功能块中的任一个可以包括或被实现为：处理电路，诸如包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。处理电路可以包括电部件，诸如晶体管、电阻器、电容器等中的至少一个。处理电路可以包括电部件，诸如逻辑门，包括与门、或门、与非门、非门等中的至少一个。当术语“约”或“基本上”在本说明书中与数值结合使用时，所意欲的是相关的数值包括在所阐述的数值附近的制造或操作公差(例如±10％)。此外，当词语“通常”和“基本上”与几何形状结合使用时，所意欲的是不要求几何形状的精确度，而是该形状的宽容范围(latitude)在本公开的范围内。此外，当词语“通常”和“基本上”与材料成分结合使用时，所意欲的是不要求材料的精确性，而是对于该材料的宽容范围在本公开的范围内。
此外，无论数值或形状是否被修饰为“约”或“基本上”，将理解，这些数值和形状应当被解释为包括在所阐述的数值或形状附近的制造或操作公差(例如±10％)。因此，尽管在示例实施方式的描述中使用了术语“相同”、“同样”或“相等”，但是应当理解，可以存在一些不精确性。因此，当一个元件或一个数值被称为与另一元件相同或等于另一数值时，应当理解，在期望的制造或操作公差范围(例如±10％)内，一元件或数值与另一元件或另一数值相同。
尽管以上已经示出和描述了示例实施方式，但是对于本领域普通技术人员将是明显的，可以在不脱离由所附权利要求限定的范围的情况下进行修改和变化。此外，示例实施方式不必是相互排斥的。例如，一些示例实施方式可以包括参照一个或更多个附图描述的一个或更多个特征，还可以包括参照一个或更多个其它附图描述的一个或更多个其它特征。
本申请要求于2022年8月1日在韩国知识产权局提交的韩国专利申请第10-2022-0095585号的优先权的权益，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
基板，具有第一区域和第二区域；
多个栅电极，在所述基板的所述第一区域上并在垂直于所述基板的上表面的第一方向上堆叠且彼此间隔开，并且在所述基板的所述第二区域上在垂直于所述第一方向的第二方向上延伸不同的长度；
沟道结构，在所述基板的所述第一区域上穿透所述多个栅电极并垂直于所述基板延伸；
分隔区域，穿透所述多个栅电极，在所述第二方向上延伸，在垂直于所述第一方向和所述第二方向的第三方向上彼此间隔开，并限定中心块区域和在所述中心块区域的外侧的边缘块区域；以及
基板绝缘层，在所述基板的所述第二区域中，
其中在所述中心块区域下面，所述基板绝缘层在所述第三方向上具有第一宽度、第一间隔和第一节距，所述第一节距是所述第一宽度和所述第一间隔之和，
在所述边缘块区域下面，所述基板绝缘层在所述第三方向上具有第二宽度、第二间隔和第二节距，所述第二节距是所述第二宽度和所述第二间隔之和，以及
满足如下的等式(1)至(3)，并且X是正数：
第二节距＝第一节距+X------等式(1)
第二间隔≤第一间隔+X/2------等式(2)
第一宽度+X/2≤第二宽度------等式(3)。
2.根据权利要求1所述的半导体器件，其中满足如下的等式(4)和(5)：
第二间隔＝第一间隔------等式(4)
第二宽度＝第一宽度+X------等式(5)。
3.根据权利要求1所述的半导体器件，其中X是1nm至10nm。
4.根据权利要求1所述的半导体器件，还包括：
虚设沟道结构，在所述第二区域中穿透所述基板绝缘层并垂直于所述基板延伸。
5.根据权利要求1所述的半导体器件，其中所述沟道结构还包括与所述分隔区域相邻的第一沟道结构和在所述第一沟道结构之间的第二沟道结构。
6.根据权利要求5所述的半导体器件，其中所述第一沟道结构在所述第三方向上的宽度在所述边缘块区域中比在所述中心块区域中大。
7.根据权利要求6所述的半导体器件，其中所述第一沟道结构在所述边缘块区域中具有椭圆形形状，在该椭圆形形状中在所述第三方向上的宽度大于在所述第二方向上的宽度。
8.根据权利要求6所述的半导体器件，其中所述第二沟道结构在所述第三方向上的宽度在所述中心块区域中和在所述边缘块区域中是相同的。
9.根据权利要求5所述的半导体器件，其中在所述第一沟道结构的中心和与所述第一沟道结构相邻的所述第二沟道结构的中心之间在所述第三方向上的距离在所述边缘块区域中比在所述中心块区域中大。
10.根据权利要求9所述的半导体器件，其中在所述第一沟道结构的中心和与所述第一沟道结构相邻的所述分隔区域的中心之间在所述第三方向上的距离在所述中心块区域中和在所述边缘块区域中是相同的。
11.根据权利要求4所述的半导体器件，其中所述沟道结构包括在所述基板上在所述沟道结构的下端且在所述多个栅电极中的至少一个栅电极的侧表面上的第一外延层。
12.根据权利要求11所述的半导体器件，其中所述虚设沟道结构包括在所述基板上在所述虚设沟道结构的下端并被所述基板绝缘层围绕的第二外延层。
13.一种半导体器件，包括：
第一半导体结构，包括第一基板和在所述第一基板上的电路器件；和
第二半导体结构，包括：
第二基板，在所述第一半导体结构上并具有第一区域和第二区域；
多个栅电极，在所述第一区域中并在垂直于所述第二基板的上表面的第一方向上堆叠且彼此间隔开，并且在所述第二区域中在垂直于所述第一方向的第二方向上延伸不同的长度；
沟道结构，通过穿透所述多个栅电极而延伸；
分隔区域，穿透所述多个栅电极，在所述第二方向上延伸，在垂直于所述第一方向和所述第二方向的第三方向上彼此间隔开，并限定中心块区域和在所述中心块区域的外侧的边缘块区域；以及
基板绝缘层，在所述第二基板中且在所述第二区域中的所述分隔区域之间，
其中所述基板绝缘层在所述第三方向上的宽度在所述边缘块区域中比在所述中心块区域中大。
14.根据权利要求13所述的半导体器件，其中所述基板绝缘层在所述第三方向上的节距在所述边缘块区域中比在所述中心块区域中大。
15.根据权利要求13所述的半导体器件，其中在所述基板绝缘层之间的在所述第三方向上的间隔在所述边缘块区域中比在所述中心块区域中大，或者在所述边缘块区域中和在所述中心块区域中是相同的。
16.根据权利要求13所述的半导体器件，其中在所述分隔区域之间的在所述第三方向上的间隔在所述边缘块区域中比在所述中心块区域中大。
17.根据权利要求13所述的半导体器件，其中
所述第二半导体结构还包括在所述第二区域中的虚设沟道结构，所述虚设沟道结构通过穿透所述基板绝缘层而延伸，以及
在所述虚设沟道结构之间的在所述第三方向上的间隔在所述边缘块区域中比在所述中心块区域中大。
18.根据权利要求13所述的半导体器件，其中
所述第一半导体结构还包括电连接到所述电路器件的第一互连结构和连接到所述第一互连结构的第一接合结构，以及
所述第二半导体结构还包括在所述沟道结构和所述多个栅电极下面的第二互连结构以及连接到所述第二互连结构并接合到所述第一接合结构的第二接合结构。
19.一种电子系统，包括：
半导体器件，包括：
第一半导体结构，包括第一基板和在所述第一基板上的电路器件；和
第二半导体结构，包括：
第二基板，在所述第一半导体结构上并具有第一区域和第二区域；
多个栅电极，在所述第一区域中并在垂直于所述第二基板的上表面的第一方向上堆叠且彼此间隔开，并且在所述第二区域中在垂直于所述第一方向的第二方向上延伸不同的长度；
沟道结构，通过穿透所述多个栅电极而延伸；
分隔区域，穿透所述多个栅电极，在所述第二方向上延伸，在垂直于所述第一方向和所述第二方向的第三方向上彼此间隔开，并限定中心块区域和在所述中心块区域的外侧的边缘块区域；
基板绝缘层，在所述第二基板中且在所述第二区域中的所述分隔区域之间；以及
输入/输出焊盘，电连接到所述电路器件，
其中所述基板绝缘层在所述第三方向上的节距在所述边缘块区域中比在所述中心块区域中大，并且所述基板绝缘层在所述第三方向上的宽度在所述边缘块区域中比在所述中心块区域中大；以及
控制器，通过所述输入/输出焊盘电连接到所述半导体器件并配置为控制所述半导体器件。
20.根据权利要求19所述的电子系统，其中
在所述基板绝缘层之间的在所述第三方向上的间隔在所述边缘块区域中比在所述中心块区域中大，或者在所述边缘块区域中和在所述中心块区域中是相同的，以及
在所述分隔区域之间的在所述第三方向上的间隔在所述边缘块区域中比在所述中心块区域中大。
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