CN117156851A - 半导体器件以及包括该半导体器件的电子系统 - Google Patents

半导体器件以及包括该半导体器件的电子系统 Download PDF

Info

Publication number
CN117156851A
CN117156851A CN202310603261.1A CN202310603261A CN117156851A CN 117156851 A CN117156851 A CN 117156851A CN 202310603261 A CN202310603261 A CN 202310603261A CN 117156851 A CN117156851 A CN 117156851A
Authority
CN
China
Prior art keywords
protective layer
insulating layer
layer
lower protective
peripheral region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310603261.1A
Other languages
English (en)
Inventor
李东镇
林浚熙
权烔辉
金鹤善
孙洛辰
李洋熙
李周炫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN117156851A publication Critical patent/CN117156851A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体器件包括：外围电路区域，包括第一衬底、第一衬底上的电路元件、电连接到电路元件的第一互连结构、以及第一外围区域绝缘层至第四外围区域绝缘层；以及存储单元区域，包括在外围电路区域上并具有第一区域和第二区域的第二衬底、堆叠在第一区域上的栅电极、覆盖栅电极的单元区域绝缘层、穿过栅电极的沟道结构、以及电连接到栅电极和沟道结构的第二互连结构。外围电路区域还包括第一下保护层至第四下保护层，第一下保护层、第二下保护层、第三下保护层和第四下保护层中的至少一个包括氢扩散阻挡层，该氢扩散阻挡层被配置为抑制单元区域绝缘层中包括的氢元素扩散到电路元件并且包括氧化铝。

Description

半导体器件以及包括该半导体器件的电子系统
相关申请的交叉引用
本申请要求于2022年5月30日在韩国知识产权局递交的韩国专利申请No.10-2022-0065842的优先权，其全部公开内容通过引用合并于此。
技术领域
本公开涉及一种半导体器件和包括该半导体器件的电子系统。
背景技术
需要一种能够在需要数据存储的电子系统中存储高容量数据的半导体器件。因此，正在研究用于增加半导体器件的数据存储容量的方法。例如，作为用于增加半导体器件的数据存储容量的方法，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体器件。
发明内容
示例实施例提供了一种具有改善的电特性和可靠性的半导体器件。
示例实施例提供了一种包括具有改进的电特性和可靠性的半导体器件的电子系统。
根据示例实施例的一个方面，一种半导体器件包括：外围电路区域，包括：第一衬底；电路元件，设置在第一衬底上；第一互连结构，电连接到电路元件；第一外围区域绝缘层，覆盖电路元件；第二外围区域绝缘层，设置在第一外围区域绝缘层上；第三外围区域绝缘层，设置在第二外围区域绝缘层上；以及第四外围区域绝缘层，设置在第三外围区域绝缘层上；以及存储单元区域，包括：第二衬底，设置在外围电路区域上，并具有第一区域和第二区域；栅电极，堆叠在第二衬底的第一区域上并在与第二衬底的上表面垂直的第一方向上彼此间隔开，并且在第二衬底的第二区域上在与第一方向垂直的第二方向上以阶梯形状延伸；层间绝缘层，与栅电极交替堆叠；单元区域绝缘层，覆盖栅电极；沟道结构，穿过栅电极，并从第二衬底竖直地延伸，每个沟道结构包括沟道层；以及第二互连结构，电连接到栅电极和沟道结构，其中，外围电路区域还包括：第一下保护层，设置在第一外围区域绝缘层下方；第二下保护层，设置在第一外围区域绝缘层和第二外围区域绝缘层之间；第三下保护层，设置在第二外围区域绝缘层和第三外围区域绝缘层之间；以及第四下保护层，设置第三外围区域绝缘层和第四外围区域绝缘层之间，其中，第一下保护层、第二下保护层、第三下保护层和第四下保护层中的至少一个包括氢扩散阻挡层，氢扩散阻挡层被配置为抑制单元区域绝缘层中的氢元素扩散到电路元件，并且其中，氢扩散阻挡层包括氧化铝。
根据示例实施例的一个方面，一种半导体器件包括：第一衬底；电路元件，设置在第一衬底上；第一下保护层，覆盖电路元件；第一外围区域绝缘层，设置在第一下保护层上；第一下互连结构，穿透第一外围区域绝缘层，该第一下互连结构包括第一下接触插塞和第一下互连线；第二下保护层，设置在第一外围区域绝缘层上；第二外围区域绝缘层，设置在第二下保护层上；第二下互连结构，穿透第二外围区域绝缘层，该第二下互连结构包括第二下接触插塞和第二下互连线；第三下保护层，设置在第二外围区域绝缘层上；第三外围区域绝缘层，设置在第三下保护层上；第三下互连结构，穿透第三外围区域绝缘层，该第三下互连结构包括第三下接触插塞和第三下互连线；第四下保护层，设置在第三外围区域绝缘层上；第四外围区域绝缘层，设置在第四下保护层上；存储结构，设置在第四外围区域绝缘层上，该存储结构包括栅电极和穿过栅电极的沟道结构；第一单元区域绝缘层，设置在第四外围区域绝缘层上，并覆盖存储结构；以及第一上保护层、第二单元区域绝缘层、第二上保护层和第三单元区域绝缘层，依次堆叠在第一单元区域绝缘层上，其中，第三下互连线的厚度大于第一下互连线和第二下互连线中的每一个的厚度，其中，第二下保护层和第三下保护层中的每一个的厚度小于第一下保护层和第四下保护层中的每一个的厚度、以及第一上保护层和第二上保护层中的每一个的厚度，其中，第二下保护层和第三下保护层中的每一个包括与第一下保护层和第四下保护层的第一材料不同的第二材料，其中，第二下保护层和第三下保护层中的每一个包括氢扩散阻挡层，该氢扩散阻挡层被配置为抑制第一单元区域绝缘层、第二单元区域绝缘层和第三单元区域绝缘层中的每一个中的氢元素扩散到电路元件，并且该氢扩散阻挡层包括第二材料，并且其中，该第二材料为氧化铝。
根据示例实施例的一个方面，一种电子系统，包括：半导体器件，包括：第一衬底；电路元件，在第一衬底上；第一下保护层，覆盖电路元件；第一外围区域绝缘层，设置在第一下保护层上；第一下互连结构，穿透第一外围区域绝缘层，该第一下互连结构包括第一下接触插塞和第一下互连线；第二下保护层，设置在第一外围区域绝缘层上；第二外围区域绝缘层，设置在第二下保护层上；第二下互连结构，穿透第二外围区域绝缘层，该第二下互连结构包括第二下接触插塞和第二下互连线；第三下保护层，设置在第二外围区域绝缘层上；第三外围区域绝缘层，设置在第三下保护层上；第三下互连结构，穿透第三外围区域绝缘层，包括第三下接触插塞和第三下互连线；第四下保护层，设置在第三外围区域绝缘层上；第四外围区域绝缘层，设置在第四下保护层上；存储结构，设置在第四外围区域绝缘层上，该存储结构包括栅电极和穿过栅电极的沟道结构；第一单元区域绝缘层，设置在第四外围区域绝缘层上，并覆盖存储结构；依次堆叠在第一单元区域绝缘层上的第一上保护层、第二单元区域绝缘层、第二上保护层和第三单元区域绝缘层；以及电连接到电路元件的输入/输出焊盘，其中，第三下互连线的厚度大于第一下互连线和第二下互连线中的每一个的厚度，其中，第二下保护层和第三下保护层中的每一个的厚度小于第一下保护层和第四下保护层中的每一个的厚度、以及第一上保护层和第二上保护层中的每一个的厚度，其中，第二下保护层和第三下保护层中的每一个包括与第一下保护层和第四下保护层的第一材料不同的第二材料，其中，第二下保护层和第三下保护层中的每一个包括氢扩散阻挡层，该氢扩散阻挡层包括第二材料，并被配置为抑制第一单元区域绝缘层、第二单元区域绝缘层和第三单元区域绝缘层中的每一个中的氢元素扩散到电路元件；以及控制器，通过输入/输出焊盘电连接到半导体器件，并被配置为控制半导体器件。
附图说明
根据结合附图的示例实施例的以下描述，将更清楚地理解本公开构思的上述和其他方面、特征和优点，在附图中：
图1A是根据示例实施例的半导体器件的示意性截面图；
图1B是根据示例实施例的半导体器件的示意性截面图；
图2是根据示例实施例的半导体器件的局部放大图；
图3是根据示例实施例的半导体器件的局部放大图；
图4是根据示例实施例的半导体器件的局部放大图；
图5是根据示例实施例的半导体器件的局部放大图；
图6是根据示例实施例的半导体器件的局部放大图；
图7是根据示例实施例的半导体器件的局部放大图；
图8是根据示例实施例的半导体器件的局部放大图；
图9是根据示例实施例的半导体器件的局部放大图；
图10A、图10B、图10C、图10D、图10E、图10F、图10G、图10H、图10I、图10J、图10K和图10L是示出了根据示例实施例的制造半导体器件的方法的示意性截面图；
图11是示意性地示出了根据示例实施例的包括半导体器件的电子系统的图；
图12是示意性地示出了根据示例实施例的包括半导体器件的电子系统的透视图；以及
图13是示意性地示出了根据示例实施例的半导体封装的截面图。
具体实施方式
在下文中，将参考附图来描述示例实施例。本文所描述的实施例是示例实施例，因此，本公开不限于此，并且可以以各种其他形式来实现。下面描述中所提供的每个示例实施例不排除与本文所提供或本文未提供但与本公开一致的另一示例或另一实施例的一个或多个特征相关联。将理解，当一个元件或层被称为在另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，该元件或层可以直接在该另一元件或层上、直接连接到或耦接到该另一元件或层，或者可以存在中间元件或层。相反，当一个元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接耦接到”另一元件或层时，则不存在中间元件或层。如本文中所使用的，术语“和/或”包括相关的所列出的项目中的一个或多个中的任何一个和所有组合。诸如“…中的至少一个”之类的表述当在元素的列表之后时，修饰整个元素列表，而不是修饰列表中的单独元素。例如，表述“a、b和c中的至少一个”应当被理解为仅包括a、仅包括b、仅包括c、包括a和b两者、包括a和c两者、包括b和c二者、或包括a、b和c的全部。还应当理解，即使制造装置或结构的特定步骤或操作在另一步骤或操作之后描述，该步骤或操作也可以在其他步骤或操作之后执行，除非该其他步骤或操作被描述为在该步骤或操作之后执行。
图1A和图1B是根据示例实施例的半导体器件的示意性截面图。
图2是根据示例实施例的半导体器件的局部放大图。在图2中，放大了图1A的区域“D”。
参考图1A、图1B和图2，半导体器件100可以包括外围电路区域PERI和存储单元区域CELL，其中外围电路区域PERI包括第一衬底201，存储单元区域CELL包括第二衬底101。存储单元区域CELL可以设置在外围电路区域PERI上方。相反，在示例实施例中，存储单元区域CELL可以设置在外围电路区域PERI下方。
外围电路区域PERI可以包括第一衬底201、在第一衬底201中的源/漏区205和器件隔离层210、设置在第一衬底201上的电路元件220、外围区域绝缘层290、下保护层299、以及第一互连结构LI。
第一衬底201可以具有在X方向和Y方向上延伸的顶表面。有源区域可以由器件隔离层210限定在第一衬底201中。包括杂质的源/漏区205可以设置在有源区域的一部分中。第一衬底201可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体、或II-VI族化合物半导体。第一衬底201可以被提供为体晶片或外延层。
电路元件220可以包括晶体管。每个电路元件220可以包括电路栅极介电层222、间隔物层224和电路栅电极225。源/漏区205可以在电路栅电极225的两侧上设置在第一衬底201中。
外围区域绝缘层290可以设置在第一衬底201上的电路元件220上。外围区域绝缘层290可以包括第一外围区域绝缘层292、第二外围区域绝缘层294、第三外围区域绝缘层296和第四外围区域绝缘层298。第一下保护层291、第二下保护层293、第三下保护层295和第四下保护层297可以分别设置在第一外围区域绝缘层292、第二外围区域绝缘层294、第三外围区域绝缘层296和第四外围区域绝缘层298下方。外围区域绝缘层290可以由绝缘材料形成。
下保护层299可以包括第一下保护层291、第二下保护层293、第三下保护层295和第四下保护层297。第一下保护层291、第二下保护层293、第三下保护层295和第四下保护层297可以分别设置在第一外围区域绝缘层292、第二外围区域绝缘层294、第三外围区域绝缘层296和第四外围区域绝缘层298下方。第二下保护层293、第三下保护层295和第四下保护层297可以分别设置在第一外围区域绝缘层292、第二外围区域绝缘层294、第三外围区域绝缘层296和第四外围区域绝缘层298之间，并且可以设置在第一下互连线282、第二下互连线284和第三下互连线286上。第二下保护层293、第三下保护层295和第四下保护层297可以是用于防止下互连线280被金属材料污染的层。下保护层299可以由与外围区域绝缘层290的绝缘材料不同的绝缘材料形成，并且例如，可以包括氮化硅、氧化铝或其组合。然而，示例实施例并不限于该配置。
下保护层299可以阻挡氢的扩散。下保护层299中的至少一个可以包括防止单元区域绝缘层190中包括的氢元素扩散到电路元件220中的氢扩散阻挡层。该氢扩散阻挡层可以包括例如氧化铝。第一下保护层291、第二下保护层293和第三下保护层295可以分别阻挡第一外围区域绝缘层292、第二外围区域绝缘层294和第三外围区域绝缘层296中包括的氢元素扩散到电路元件220。第四下保护层297可以阻挡第四外围区域绝缘层298和单元区域绝缘层190中包括的氢元素扩散到电路元件220。因此，因为可以防止电路元件220的性能由于氢而劣化的缺陷，所以可以提供具有提高的生产率的半导体器件。
根据示例实施例，当下保护层299包括氧化铝时，由于氢扩散长度(H-扩散长度)比当下保护层299包括氮化硅时短，因此阻挡元素氢扩散的能力可以相对更好。例如，氧化铝的氢扩散距离为约3.5nm，因此与具有约200nm的氢扩散距离的氮化硅相比，氢扩散距离可以缩短约57倍，并且与具有约66mm的氢扩散距离的氧化硅相比，氢扩散距离可以缩短约1800万倍。
参考图2，根据示例实施例，第一下保护层291和第四下保护层297可以包括氮化硅，并且第二下保护层293和第三下保护层295可以包括氧化铝。第一下保护层291的下端位于与第一衬底201的上端基本相同的水平处，并且第二下保护层293、第三下保护层295和第四下保护层297的下端可以置于与第一下互连线282、第二下互连线284和第三下互连线286的上端基本相同的水平处。第一下保护层291、第二下保护层293和第三下保护层295可以被第一下接触插塞272、第二下接触插塞274和第三下接触插塞276穿透，并且第四下保护层297可以被上过孔GV和通孔165穿透。第一下保护层291和第四下保护层297可以与第二下保护层293和第三下保护层295包括不同的材料，例如，第一下保护层291和第四下保护层297以包括氮化硅，并且第二下保护层293和第三下保护层295可以包括氧化铝。
第一下保护层291和第四下保护层297可以与第二下保护层293和第三下保护层295具有不同的厚度范围。在示例实施例中，为了防止半导体器件100的性能由于氢扩散而劣化，第一下保护层291和第四下保护层297具有在约至约/>的范围内的厚度，并且第二下保护层293和第三下保护层295可以具有在约/>至约/>的范围内的厚度。
第一互连结构LI可以是电连接到电路元件220和源/漏区205的互连结构。第一互连结构LI可以包括柱形形状的下接触插塞270和线形形状的下互连线280。下接触插塞270可以包括第一下接触插塞272、第二下接触插塞274和第三下接触插塞276。第一下接触插塞272可以设置在电路元件220和源/漏区205上，第二下接触插塞274可以设置在第一下互连线282上，并且第三下接触插塞276可以设置在第二下互连线284上。下互连线280可以包括第一下互连线282、第二下互连线284和第三下互连线286。第一下互连线282可以设置在第一下接触插塞272上，第二下互连线284可以设置在第二下接触插塞274上，并且第三下互连线286可以设置在第三下接触插塞276上。第一互连结构LI可以包括导电材料，例如，钨(W)、铜(Cu)、铝(Al)等。每个组件还可以包括扩散阻挡层。然而，在示例实施例中，可以对构成第一互连结构LI的下接触插塞270和下互连线280的层数和布置进行各种改变。
存储单元区域CELL可以包括具有第一区域A和第二区域B的第二衬底101、在第二衬底101上的第一水平导电层102和第二水平导电层104、在第二衬底101的第二区域B上与第一水平导电层102平行设置的水平绝缘层110、堆叠在第二衬底101上的栅电极130、延伸穿过栅电极130的堆叠结构的第一隔离区域MS1和第二隔离区域MS2、穿透堆叠结构的一部分的上分离区域SS、被设置为穿透堆叠结构的沟道结构CH、以及电连接到栅电极130和沟道结构CH的第二互连结构UI。存储单元区域CELL还可以包括衬底绝缘层105i、105o、在第二衬底101上与栅电极130交替堆叠的层间绝缘层120、连接到栅电极130的栅极接触部162、连接到第二衬底101的衬底接触部164、覆盖栅电极130的单元区域绝缘层190以及上保护层199。存储单元区域CELL还可以具有在第二衬底101外部的第三区域C，并且诸如连接存储单元区域CELL和外围电路区域PERI的第二通孔167之类的贯通互连结构可以设置在该第三区域C中。
第二衬底101的第一区域A可以是其中栅电极130可以竖直地堆叠并且可以设置有沟道结构CH的区域，并且可以是其中设置有存储单元的区域，第二区域B可以是其中栅电极130延伸以具有不同的长度的区域，并且可以对应于用于将存储单元电连接到外围电路区域PERI的区域。第二区域B可以在至少一个方向(例如，X方向)上设置在第一区域A的至少一端处。
第二衬底101可以具有在X方向和Y方向上延伸的上表面。第二衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体、或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。第二衬底101还可以包括杂质。第二衬底101可以被设置为诸如多晶硅层或外延层之类的多晶半导体层。第二衬底101可以具有基本平坦的上表面和由上过孔GV突出的不平坦的下表面。
第一水平导电层102和第二水平导电层104可以堆叠在第二衬底101的上表面上。第一水平导电层102和第二水平导电层104的至少一部分可以用作半导体器件100的公共源极线的一部分，并且例如，可以与第二衬底101一起用作公共源极线。如图1B的放大图所示，第一水平导电层102可以在沟道层140周围直接连接到沟道层140。第一水平导电层102和第二水平导电层104可以包括诸如多晶硅之类的半导体材料。在这种情况下，至少第一水平导电层102可以是掺杂层，并且第二水平导电层104可以是掺杂层或包含从第一水平导电层102扩散的杂质的层。
水平绝缘层110可以在第二区域B的至少一部分中平行于第一水平导电层102设置在第二衬底101上。水平绝缘层110可以是在半导体器件100的制造过程中在水平绝缘层110的一部分被第一水平导电层102替换之后剩余的层。
水平绝缘层110可以包括例如氧化硅、氮化硅、碳化硅、或氮氧化硅。在示例实施例中，水平绝缘层110可以包括依次堆叠的第一水平绝缘层、第二水平绝缘层和第三水平绝缘层，第一水平绝缘层和第三水平绝缘层可以是氧化硅层，并且第二水平绝缘层可以是氮化硅层。
衬底绝缘层105i和105o可以设置在第二衬底101、第一水平导电层102和第二水平导电层104、以及水平绝缘层110的一部分被去除的区域中，并且可以被设置为接触第二衬底101、第一水平导电层102和第二水平导电层104、以及水平绝缘层110的侧表面。根据示例实施例，衬底绝缘层105i和105o的下表面可以与第二衬底101的下表面共面，或根据示例实施例，可以位于低于第二衬底101的下表面的水平处。在一些示例实施例中，衬底绝缘层105i和105o可以设置在仅去除了第二衬底101的区域中。在这种情况下，衬底绝缘层105i和105o可以具有与第二衬底101的上表面基本共面的上表面，并且被设置为被第一水平导电层102和第二水平导电层104围绕的单独的绝缘层可以进一步设置在上部上。衬底绝缘层105i和105o可以由绝缘材料形成，并且可以包括例如氧化硅、氮氧化硅或氮化硅。
栅电极130可以竖直地间隔开，并堆叠在第二衬底101上以形成堆叠结构。栅电极130可以包括从第二衬底101开始依次形成地选择晶体管、存储单元和串选择晶体管的电极。构成存储单元的栅电极130的数量可以根据半导体器件100的容量来确定。根据示例实施例，构成串选择晶体管和地选择晶体管的栅电极130中的每一个可以是一个或两个或更多个，并且其结构可以与存储单元的栅电极130的结构相同或不同。另外，栅电极130还可以包括设置在构成串选择晶体管的栅电极130上并形成擦除晶体管的栅电极130，该擦除晶体管用于利用栅极诱导漏极泄漏(GIDL)现象的擦除操作。一些栅电极130(例如，与构成串选择晶体管和地选择晶体管的栅电极130相邻的栅电极130)可以是虚设栅电极。
栅电极130可以彼此竖直地间隔开，并堆叠在第一区域A上，并且可以以不同的长度从第一区域A延伸到第二区域B以形成阶梯结构。如图1A中所示，栅电极130可以在X方向上在栅电极130之间形成阶梯结构。在一些示例实施例中，在至少一些栅电极130中，一定数量的(例如，两个至六个)栅电极130形成一个栅极组，阶梯结构可以在X方向上形成在栅极组之间。在这种情况下，构成一个栅极组的栅电极130可以被设置为在Y方向上也具有阶梯结构。由于阶梯结构，栅电极130可以形成其中下栅电极130比上栅电极130延伸得更长的阶梯形状。可以提供从层间绝缘层120向上暴露的端部。在一些示例实施例中，在端部处，栅电极130可以具有增加的厚度。
栅电极130可以包括金属材料，例如钨(W)。在一些示例实施例中，栅电极130可以包括多晶硅或金属硅化物材料。在示例实施例中，栅电极130还可以包括扩散阻挡层，并且例如，该扩散阻挡层可以包括例如氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)、或其组合。
层间绝缘层120可以设置在栅电极130之间。层间绝缘层120也可以像栅电极130一样在垂直于第二衬底101的顶表面的方向上彼此间隔开，并且可以布置成在X方向上延伸。层间绝缘层120可以包括诸如氧化硅或氮化硅之类的绝缘材料。
第一隔离区域MS1和第二隔离区域MS2可以穿过第一区域A和第二区域B中的栅电极130，并且可以布置成沿X方向延伸。第一隔离区域MS1和第二隔离区域MS2可以彼此平行地延伸。如图1B所示，第一隔离区域MS1第二隔离区域MS2可以穿透堆叠在第二衬底101上的整个栅电极130，以连接到第二衬底101。第一隔离区域MS1可以沿第一区域A和第二区域B延伸为一体，并且第二隔离区域MS2可以仅延伸到第二区域B的一部分，或者可以间歇地设置在第一区域A和第二区域B中。然而，在示例实施例中，可以对第一隔离区域MS1和第二隔离区域MS2的布置顺序和布置间隔进行各种改变。
隔离绝缘层108可以设置在第一隔离区域MS1和第二隔离区域MS2中。在一些示例实施例中，隔离绝缘层108可以具有由于高纵横比导致的宽度朝向第二衬底101减小的形状。然而，在示例实施例中，导电层还可以设置在第一隔离区域MS1和第二隔离区域MS2中的隔离绝缘层108之间。在这种情况下，导电层可以用作公共源极线或连接到半导体器件100的公共源极线的接触插塞。
上分离区域SS可以在第一隔离区域MS1和第二隔离区域MS2之间在X方向上延伸。上分离区域SS可以穿过栅电极130之中包括最上栅电极130的一些栅电极130，并且可以设置在第二区域B的一部分和第一区域A的一部分中。如图1B中所示，上分离区域SS可以在Y方向上将例如总共三个栅电极130彼此分离。然而，在一些示例实施例中，可以对由上分离区域SS分离的栅电极130的数量进行各种改变。上分离区域SS可以包括上分离绝缘层107。
每个沟道结构CH可以构成一个存储单元串，并且行和列可以形成在第一区域A上，并且可以彼此间隔开。沟道结构CH可以被设置为在X-Y平面中形成网格图案，或者可以被设置为在一个方向上呈锯齿形形状。沟道结构CH可以具有柱状形状，并且可以具有根据纵横比随着其靠近第二衬底101而变得更窄的倾斜侧面。在示例实施例中，实质上不形成存储单元串的虚设沟道还可以设置在第一区域A的与第二区域B相邻的端部处和第二区域B中。
如图1B的放大图所示，沟道层140可以设置在沟道结构CH中。在沟道结构CH中，沟道层140可以形成为围绕其中的沟道绝缘层144的环形形状。在一些示例实施例中，即使没有沟道绝缘层144，沟道层140也可以具有诸如圆柱或棱柱之类的柱状形状。沟道层140可以在沟道层140的下部处连接到第一水平导电层102。沟道层140可以包括诸如多晶硅或单晶硅之类的半导体材料。沟道结构CH可以在第一隔离区域MS1或第二隔离区域MS2与上分离区域SS之间在Y方向上设置在一条直线上。沟道结构CH可以通过连接到沟道焊盘155的第二互连结构UI来彼此电分离。
在沟道结构CH中，沟道焊盘155可以设置在沟道层140上。沟道焊盘155可以被设置为覆盖沟道绝缘层144的上表面，并电连接到沟道层140。沟道焊盘155可以包括例如掺杂多晶硅。
栅极介电层145可以设置在栅电极130与沟道层140之间。尽管未具体示出，但栅极介电层145可以包括从沟道层140依次堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以将电荷隧穿到电荷存储层中，并且例如，可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、或其组合。电荷存储层可以是电荷俘获层或浮栅导电层。阻挡层可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料、或其组合。在示例实施例中，栅极介电层145的至少一部分可以沿栅电极130在水平方向上延伸。
单元区域绝缘层190可以被设置为覆盖第二衬底101、在第二衬底101上的栅电极130、以及外围区域绝缘层290。单元区域绝缘层190可以包括第一单元区域绝缘层192、第二单元区域绝缘层194和第三单元区域绝缘层196，并且第一单元区域绝缘层192、第二单元区域绝缘层194和第三单元区域绝缘层196均可以包括多个绝缘层。单元区域绝缘层190可以由绝缘材料形成。
上保护层199可以包括第一上保护层195和第二上保护层197。在第一单元区域绝缘层192和第二单元区域绝缘层194之间，第一上保护层195可以设置在第一上互连线182的顶表面上。第二上保护层197可以在第二单元区域绝缘层194和第三单元区域绝缘层196之间设置在第二上互连线184的上表面上。在示例实施例中，上保护层199还可以设置在第三上互连线186的上表面上。上保护层199可以是用于防止设置在其下方的上互连线180由于金属材料而受到污染的层。上保护层199可以由与单元区域绝缘层190的绝缘材料不同的绝缘材料形成，并且可以包括例如氮化硅。
栅极接触部162可以在第二区域B中连接到栅电极130。栅极接触部162可以穿过第一单元区域绝缘层192的至少一部分，并且可以被设置为连接到向上暴露的栅电极130中的每一个。衬底接触部164可以在第二区域B的端部处连接到第二衬底101。衬底接触部164可以穿透第一单元区域绝缘层192的至少一部分，并穿过向上暴露的第一水平导电层102和第二水平导电层104，并且可以连接到第二衬底101。衬底接触部164可以将电信号施加到例如包括第二衬底101的公共源极线。
第二互连结构UI可以是电连接到栅电极130和沟道结构CH的互连结构。第二互连结构UI可以包括柱形形状的上接触插塞170和线形形状的上互连线180。上接触插塞170可以包括第一上接触插塞172、第二上接触插塞174、第三上接触插塞176和第四上接触插塞178。第一上接触插塞172设置在沟道焊盘155和栅极接触部162上，第二上接触插塞174设置在第一上接触插塞172上，第三上接触插塞176可以设置在第一上互连线182上，并且第四上接触插塞178可以设置在第二上互连线184上。上互连线180可以包括第一上互连线182、第二上互连线184和第三上互连线186。第一上互连线182可以设置在第二上接触插塞174上，第二上互连线184可以设置在第三上接触插塞176上，并且第三上互连线186可以设置在第四上接触插塞178上。第二互连结构UI可以包括导电材料，并且例如，可以包括钨(W)、铜(Cu)、铝(Al)等，并且每个第二互连结构UI还可以包括扩散阻挡层。然而，在示例实施例中，可以对构成第二互连结构UI的上接触插塞170和上互连线180的层数和布置进行各种改变。
贯通互连区域TR可以是包括用于将存储单元区域CELL和外围电路区域PERI彼此电连接的贯通互连结构的区域。贯通互连区域TR可以包括在Z方向上从存储单元区域CELL的上部延伸穿过第二衬底101的第一通孔165和围绕第一通孔165的绝缘区域。该绝缘区域可以包括牺牲绝缘层118、垂直于牺牲绝缘层118设置的层间绝缘层120、以及内部衬底绝缘层105i。在示例实施例中，可以对贯通互连区域TR的尺寸、布置和形状进行各种改变。在图1A中，贯通互连区域TR被示出为设置在第二区域B中，但不限于此，并且也可以以预定间隔布置在第一区域A中。贯通互连区域TR可以与第一隔离区域MS1和第二隔离区域MS2间隔开。例如，贯通互连区域TR可以在Y方向上设置在一对相邻的第一隔离区域MS1的中心处。通过这种布置，牺牲绝缘层118可以保留在贯通互连区域TR中。
第一通孔165从顶部穿过第一单元区域绝缘层192、绝缘区域、下保护层295和第二外围区域绝缘层294的一部分，并且可以垂直于第二衬底101的上表面延伸。第一通孔165的上端可以连接到第二互连结构UI，并且第一通孔165的下端可以连接到第一互连结构LI。在示例实施例中，可以对一个贯通互连区域TR中的第一通孔165的数量、布置和形状进行各种改变。第一通孔165可以包括导电材料，例如，诸如钨(W)、铜(Cu)或铝(Al)之类的金属材料。
牺牲绝缘层118可以置于与栅电极130相同高度的水平处，并且可以具有相同的厚度，并且牺牲绝缘层118的侧表面可以和栅电极130在贯通互连区域TR的边界处彼此接触。牺牲绝缘层118可以与层间绝缘层120交替堆叠以形成绝缘区域。牺牲绝缘层118可以被设置为具有与下方的内部衬底绝缘层105i相同或不同的宽度。牺牲绝缘层118可以由与层间绝缘层120的绝缘材料不同的绝缘材料形成，并且可以包括例如氧化硅、氮化硅或氮氧化硅。
第二通孔167可以设置在存储单元区域CELL的作为第二衬底101的外部区域的第三区域C中，并且可以延伸到外围电路区域PERI。类似于贯通互连区域TR的第一通孔165，第二通孔167可以被设置为连接第二互连结构UI和第一互连结构LI。然而，第二通孔167可以从上部仅延伸穿过第一单元区域绝缘层192和第四外围区域绝缘层298的一部分。第二通孔167可以包括导电材料，例如，诸如钨(W)、铜(Cu)或铝(Al)之类的金属材料。
上过孔GV可以通过第四外围区域绝缘层298和第四下保护层297来直接连接到第三下互连线286。上过孔GV可以与存储单元区域CELL的第二衬底101集成。如图1A中所示，上过孔GV可以具有其中第二衬底101朝向第一衬底201延伸到穿通孔中的形状。上过孔GV可以与第二衬底101一起形成以包括与第二衬底101相同的材料，并且可以不存在与第二衬底101的边界。
除第二衬底101之外，上过孔GV还可以包括从第二衬底101的下表面延伸的阻挡层103。阻挡层103可以从第二衬底101的下表面沿穿通孔的内壁延伸，以覆盖穿通孔的底表面。阻挡层103可以包括金属氮化物，例如，氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钨(WN)、氮化钽(TaN)、或其组合。在上过孔GV中，根据示例实施例，当从第二衬底101延伸的区域包括半导体材料并且第三下互连线286包括金属材料时，可能在半导体-金属界面处发生缺陷。然而，即使在该示例实施例中，阻挡层103也设置在与第二衬底101集成的上过孔GV的半导体层和下互连线280之间，从而形成上过孔GV。根据该示例实施例，可以抑制上述缺陷的发生。
图3是根据示例实施例的半导体器件的局部放大图。图3是根据示例实施例的与图1A的区域“D”相对应的区域的放大图。
参考图3，在半导体器件100a中，与图2的示例实施例不同，第四下保护层297包括与第二下保护层293和第三下保护层295相同的材料，并且例如，可以包括氮化硅。第四下保护层297可以具有与第二下保护层293和第三下保护层295的范围相同范围内的厚度。例如，第四下保护层297可以具有在约至约/>的范围内的厚度。
图4是根据示例实施例的半导体器件的局部放大图。图4示出根据示例实施例的与图1A中的区域“D”相对应的放大区域。
参考图4，在半导体器件100b中，与图2的示例实施例不同，第四下保护层297可以具有双层结构，其中包括氮化硅的第二子保护层297U堆叠在包括氧化铝的第一子保护层297L上。第四下保护层297的厚度可以在约至约/>的范围内。
图5是根据示例实施例的半导体器件的局部放大图。图5示出了根据示例实施例的与图1A中的区域“D”相对应的放大区域。
参考图5，在半导体器件100c中，与图2的示例实施例不同，第二下保护层293和第三下保护层295的顶表面可以分别位于与第一下互连线282和第二下互连线284的上表面基本相同的水平处。第二下保护层293和第三下保护层295可以具有被第一下互连线282和第二下互连线284切断的结构。
图6是根据示例实施例的半导体器件的局部放大图。图6示出了根据示例实施例的与图1A中的区域“D”相对应的放大区域。
参考图6，在半导体器件100d中，与图2的示例实施例不同，第二下保护层293和第三下保护层295的顶表面分别是第一下互连线和第二下互连线。该顶表面可以位于与第一下互连线282和第二下互连线284的上表面基本相同的水平处。第二下保护层293和第三下保护层295的顶表面可以分别与第一下互连线282和第二下互连线284的顶表面共面。第二下保护层293和第三下保护层295可以具有被第一下互连线282和第二下互连线284切断的结构。
第四下保护层297可以包括与第二下保护层293和第三下保护层295相同的材料(例如，氮化硅)。第四下保护层297可以具有与第二下保护层293和第三下保护层295的范围相同范围内的厚度。例如，第四下保护层297可以具有在约至约/>的范围内的厚度。
图7是根据示例实施例的半导体器件的局部放大图。图7示出了根据示例实施例的与图1A中的区域“D”相对应的放大区域。
参考图7，在半导体器件100e中，与图2的示例实施例不同，第二下保护层293和第三下保护层295的顶表面可以分别位于与第一下互连线282和第二下互连线284的上表面基本相同的水平处。第二下保护层293和第三下保护层295可以具有被第一下互连线282和第二下互连线284切断的结构。
第四下保护层297可以具有双层结构，其中包括氮化硅的第二子保护层297U堆叠在包括氧化铝的第一子保护层297L上。第四下保护层297可以具有从约至约/>的范围内的厚度。
图8是根据示例实施例的半导体器件的局部放大图。图8示出根据示例实施例的与图1A的区域“D”相对应的放大区域。
参考图8，在半导体器件100f中，与图2的示例实施例不同，第二下保护层293和第三下保护层295的顶表面可以位于与第一下互连线282和第二下互连线284的上表面基本相同的水平处。第二下保护层293和第三下保护层295可以具有被第一下互连线282和第二下互连线284切断的结构。
第四下保护层297可以具有双层结构，其中包括氮化硅的第二子保护层297U堆叠在包括氧化铝的第一子保护层297L上。第四下保护层297的厚度可以在约至约的范围内。第一子保护层297L的上表面可以置于与第三下互连线286的上表面基本相同的水平处。第一子保护层297L可以具有被第三下互连线286断开的结构。
图9是根据示例实施例的半导体器件的局部放大图。图9示出了根据示例实施例的与图1A中的区域“D”相对应的放大区域。
参考图9，在半导体器件100g中，与图2的示例实施例不同，第三下接触插塞276可以具有第三下接触插塞276和第三下互连线286之间没有边界的集成形状。这种集成形式可以通过双镶嵌工艺来形成。
图10A、图10B、图10C、图10D、图10E、图10F、图10G、图10H、图10I、图10J、图10K和图10L是根据示例实施例的用于说明制造半导体器件的方法的示意性截面图。在图10A、图10B、图10C、图10D、图10E、图10F、图10G、图10H、图10I、图10J、图10K和图10L中，示出了与图1A中所示区域相对应的区域。
参考图10A中所示的示例实施例，可以在第一衬底201上形成电路元件220。
首先，可以在第一衬底201中形成器件隔离层210，并且可以在第一衬底201上依次形成电路栅极介电层222和电路栅电极225。可以通过例如浅沟槽隔离(STI)工艺来形成器件隔离层210。电路栅极介电层222可以由氧化硅形成，并且电路栅电极225可以由多晶硅、金属、金属氮化物、或金属-半导体化合物中的至少一种形成，然而，示例实施例不限于此。接着，可以在电路栅极介电层222和电路栅电极225的两个侧壁上形成间隔物层224和源/漏区205。在一些示例实施例中，间隔物层224可以由多个层形成，并且可以执行离子注入工艺以形成源/漏区205。
参考图10B中所示的示例实施例，可以通过使用原子层沉积(ALD)或化学气相沉积(CVD)在第一衬底201上沉积氮化硅或氧化铝来形成第一下保护层291。
参考图10C中所示的示例实施例，可以形成第一下接触插塞272、第一下互连线282和第一外围区域绝缘层292。
可以通过形成第一外围区域绝缘层292，然后利用蚀刻去除第一外围区域绝缘层292的一部分并嵌入导电材料来形成该第一下接触插塞272。可以通过例如沉积导电材料然后对其进行图案化来形成第一下互连线282。
参见图10D中所示的示例实施例，可以通过使用原子层沉积(ALD)或化学气相沉积(CVD)在第一下互连线282上沉积氮化硅或氧化铝来形成第二下保护层293。
参考图10E中所示的示例实施例，可以形成第二下接触插塞274和第三下接触插塞276、第二下互连线284和第三下互连线286、以及第二外围区域绝缘层294和第三外围区域绝缘层296。
可以通过分别形成第二外围区域绝缘层294和第三外围区域绝缘层296，然后利用蚀刻去除其中的一部分并填充导电材料来形成第二下接触插塞274和第三下接触插塞276。可以通过例如沉积导电材料并且然后对其进行图案化来形成第二下互连线284和第三下互连线286。
参考图10F中所示的示例实施例，可以形成第四外围区域绝缘层298、第二衬底101和上过孔GV。
通过形成第四外围区域绝缘层298，可以形成全部外围电路区域PERI。
通过去除第四外围区绝缘层298和第四下保护层297，可以形成穿通孔，并且可以通过填充该穿通孔来形成上过孔GV。第二衬底101可以由例如多晶硅形成，并且可以通过CVD工艺来形成。形成第二衬底101的多晶硅可以包括杂质(例如，n型杂质)。在将第二衬底101形成在整个第四外围区域绝缘层298上之后，可以对第二衬底101进行图案化，并将其从存储单元区域CELL的包括第三区域C在内的部分区域中去除。
参考图10G中所示的示例实施例，可以形成第一源极牺牲层111和第二源极牺牲层112以及第二水平导电层104，并且在形成衬底绝缘层105i和105o之后，可以交替堆叠牺牲绝缘层118和层间绝缘层120。
可以将第一源极牺牲层111和第二源极牺牲层112堆叠在第二衬底101上，使得第一源极牺牲层111可以设置在第二源极牺牲层112上方和下方。第一源极牺牲层111和第二源极牺牲层112可以包括不同的材料。第一源极牺牲层111和第二源极牺牲层112可以是通过后续工艺被图1A的第一水平导电层102所替换的层。例如，第一源极牺牲层111可以由与层间绝缘层120相同的材料形成，并且第二源极牺牲层112可以由与牺牲绝缘层118相同的材料形成。可以在第一源极牺牲层111和第二源极牺牲层112上形成第二水平导电层104。
可以在贯通互连区域TR(参见图1A)所在的区域中形成内部衬底绝缘层105i，并通过填充绝缘材料来部分地去除第一源极牺牲层111和第二源极牺牲层112、第二水平导电层104、以及第二衬底101。
牺牲绝缘层118可以通过后续工艺被栅电极130(参见图1A)部分地替换。牺牲绝缘层118可以由与层间绝缘层120的材料不同的材料形成，并且层间绝缘层120可以由在特定蚀刻条件下可以以蚀刻选择性进行蚀刻的材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，并且牺牲绝缘层118可以由从硅、氧化硅、碳化硅和氮化硅中选择的与层间绝缘层120的材料不同的材料形成。在示例实施例中，层间绝缘层120的厚度可以不都相同。根据各种示例实施例，可以对层间绝缘层120和牺牲绝缘层118的厚度、以及构成它们的膜的数量相对于图中所示出的进行各种改变。
可以使用掩模层来执行对牺牲绝缘层118的光刻工艺和蚀刻，使得在第二区域B中上牺牲绝缘层118比下牺牲绝缘层118延伸得短。可以重复该工艺。因此，牺牲绝缘层118可以形成预定配置的阶梯状结构。
接着，可以形成覆盖牺牲绝缘层118和层间绝缘层120的堆叠结构的第一单元区域绝缘层192。
参考图10H中所示的示例实施例，可以形成穿过牺牲绝缘层118和层间绝缘层120的堆叠结构的沟道结构CH。
首先，可以通过去除牺牲绝缘层118和层间绝缘层120的一部分来形成上分离区域SS(参见图1B)。上分离区域SS可以通过以下步骤来形成：通过使用分离掩模层来暴露要形成上分离区域SS的区域、从最上部去除预定数量的牺牲绝缘层118和层间绝缘层120、然后沉积绝缘材料。
可以通过对牺牲绝缘层118和层间绝缘层120进行各向异性刻蚀来形成沟道结构CH，并且可以通过形成孔形的沟道孔然后填充该沟道孔来形成沟道结构CH。由于堆叠结构的高度，沟道结构CH的侧壁可以不垂直于第二衬底101的顶表面。沟道结构CH可以形成为使第二衬底101的一部分凹陷。接着，可以在沟道结构CH中依次形成栅极介电层145、沟道层140、沟道绝缘层144和沟道焊盘155的至少一部分。
可以使用ALD或CVD工艺来形成栅极介电层145以具有均匀的厚度。在该操作中，可以形成全部或部分栅极介电层145，并且可以形成沿沟道结构CH垂直于第二衬底101延伸的部分。可以在沟道结构CH中的栅极介电层145上形成沟道层140。沟道绝缘层144可以形成为填充沟道结构CH，并且可以是绝缘材料。然而，在一些示例实施例中，沟道层140之间的空间可以用导电材料而不是沟道绝缘层144来填充。沟道焊盘155可以由导电材料(例如，多晶硅)形成。
参考图10I中所示的示例实施例，在与第一隔离区域MS1和第二隔离区域MS2(参见图1B)相对应的区域中，可以形成开口以穿透牺牲绝缘层118和层间绝缘层120的堆叠结构，并且可以通过利用开口去除牺牲绝缘层118的一部分来形成隧道部分LT。
首先，在开口中形成单独的牺牲间隔物层之后，可以选择性地去除第二源极牺牲层112，然后，可以去除第一源极牺牲层111。可以通过例如湿法蚀刻工艺来去除第一源极牺牲层111和第二源极牺牲层112。在去除第一源极牺牲层111的过程中，还可以去除栅极介电层145的暴露在去除了第二源极牺牲层112的区域中的部分。通过在去除了第一源极牺牲层111和第二源极牺牲层112的区域中沉积导电材料而形成第一水平导电层102之后，可以在开口中去除牺牲间隔物层。水平绝缘层110在第一区域A上可以被第一水平导电层102替换，并且可以保留在第二区域B上。
接着，可以从贯通互连区域TR(参见图1A)的外部去除牺牲绝缘层118。牺牲绝缘层118可以保留在贯通互连区域TR中以与层间绝缘层120一起形成贯通互连区域TR的绝缘区域。可以使用例如湿法蚀刻来相对于层间绝缘层120选择性地去除牺牲绝缘层118。因此，可以在层间绝缘层120之间形成多个隧道部分LT。
形成贯通互连区域TR的区域可以是其中牺牲绝缘层118因为蚀刻剂未到达与开口间隔开的区域而保留的区域。因此，贯通互连区域TR可以形成在第一隔离区域MS1和第二隔离区域MS2的在相邻第一隔离区域MS1和第二隔离区域MS2之间的中心中。
参考图10J中所示的示例实施例，可以通过用导电材料填充其中可以部分地去除牺牲绝缘层118的隧道部分LT来形成栅电极130。
形成栅电极130的导电材料可以填充隧道部分LT。栅电极130的侧表面可以接触贯通互连区域TR的牺牲绝缘层118的侧表面。导电材料可以包括金属、多晶硅或金属硅化物材料。在形成栅电极130之后，可以通过附加工艺来去除沉积在开口中的导电材料，然后可以通过填充绝缘材料来形成隔离绝缘层108(参见图1B)。
参考图10K中所示的示例实施例，可以形成穿过第一单元区域绝缘层192的栅极接触部162、衬底接触部164、以及第一通孔165和第二通孔167。
栅极接触部162可以形成为在第二区域B中连接到栅电极130，并且衬底接触部164可以形成为在第二区域B的端部处连接到第二衬底101。第一通孔165可以形成为在贯通互连区域TR中连接到外围电路区域PERI的第一互连结构LI，并且第二通孔167可以形成为在第三区域C中连接到外围电路区域PERI的第一互连结构LI。
通过使用蚀刻停止层等同时形成接触孔，栅极接触部162、衬底接触部164、以及第一通孔165和第二通孔167可以形成为具有不同的深度，并且这些接触孔可以用导电材料填充。然而，在一些示例实施例中，可以在不同的工艺操作中形成栅极接触部162、衬底接触部164、以及第一通孔165和第二通孔167中的一些。
参考图10L中所示的示例实施例，可以形成第二单元区域绝缘层194和第三单元区域绝缘层196、第一上保护层195和第二上保护层197、以及上互连结构UI。
可以通过形成单元区域绝缘层190的一部分、通过蚀刻去除一部分、并填充导电材料来形成上互连结构UI的上接触插塞170。可以通过例如沉积导电材料并且然后对其进行图案化来形成上互连线180。
因此，可以最终制造出图1A、图1B和图2的半导体器件100。
图11是示意性地示出了根据示例实施例的包括半导体器件的电子系统的图。
参考图11，电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以是包括一个或多个半导体器件1100的存储设备、或包括存储设备的电子设备。例如，电子系统1000可以是包括一个或多个半导体器件1100的固态驱动设备(SSD)、通用串行总线(USB)、计算系统、医疗设备、或通信设备。在示例实施例中，电子系统1000可以是存储数据的电子系统。
半导体器件1100可以是非易失性存储器件，例如，上面参考图1A、图1B、图2、图3、图4、图5、图6、图7、图8和图9描述的NAND闪存器件。半导体器件1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在示例实施例中，第一结构1100F可以被设置为与第二结构1100S相邻。第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2、以及在位线BL和公共源极线CSL之间的存储单元串CSTR的存储单元结构。
在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。可以根据示例实施例来对下晶体管LT1和LT2的数量、以及上晶体管UT1和UT2的数量进行各种修改。
在示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线(WL)可以是存储单元晶体管MCT的栅电极，并且上栅极线LL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在示例实施例中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于使用GIDL现象擦除存储在存储单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL、以及第一上栅极线UL1和第二上栅极线UL2可以通过从第一结构1100F的内部延伸到第二结构1100S的第一连接互连部1115来电连接到解码器电路1110。位线BL可以通过从第一结构1100F的内部延伸到第二结构1100S的第二连接互连部1125来电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT之中的至少一个所选择的存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100还可以包括输入/输出焊盘1101。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101来与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F的内部延伸到第二结构1100S的输入/输出连接互连部1135来电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些示例实施例中，电子系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据预定固件来操作，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件T100的通信的控制器接口1221。通过控制器接口1221，可以传送用于控制半导体器件1100的控制命令、要写入到半导体器件1100的存储单元晶体管MCI的数据、以及要从存储单元晶体管MCT读取的数据等。主机接口1230可以提供电子系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于该控制命令来控制半导体器件1100。
图12是根据示例实施例的包括半导体器件的电子系统的示意性透视图。
参考图12，根据示例实施例的电子系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或多个半导体封装2003和DRAM 2004。半导体封装2003和DRAM 2004可以通过形成在主板2001上的互连图案2005来连接到控制器2002。
主板2001可以包括连接器2006，该连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据电子系统2000和外部主机之间的通信接口而变化。在示例实施例中，电子系统2000可以根据诸如通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-Phy等的接口中的任何一种接口来与外部主机通信。在示例实施例中，电子系统2000可以通过经由连接器2006从外部主机供应的电力来操作。电子系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装2003的电力管理集成电路(PMIC)。
控制器2002可以将数据写入到半导体封装2003、或从半导体封装2003中读取数据，并且可以提高电子系统2000的操作速度。
DRAM 2004可以是用于减小作为数据存储空间的半导体封装2003和外部主机之间的速度差异的缓冲器存储器。电子系统2000中包括的DRAM 2004也可以作为一种高速缓冲存储器来操作，并且可以在用于半导体封装2003的控制操作中提供用于临时存储数据的空间。例如，当电子系统2000包括DRAM 2004时，除用于控制半导体封装2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、在封装衬底2100上的半导体芯片2200、分别设置在半导体芯片2200的下表面上的粘合层2300、电连接半导体芯片2200和封装衬底2100的连接结构2400、以及对封装衬底2100上的半导体芯片2200和连接结构2400进行覆盖的模制层2500。
封装衬底2100可以是包括上封装焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图11的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和存储沟道结构3220。每个半导体芯片2200可以包括上面参考图1A、图1B、图2、图3、图4、图5、图6、图7、图8和图9描述的半导体器件。
在示例实施例中，连接结构2400可以是电连接输入/输出焊盘2210和上封装焊盘2130的接合布线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过接合布线方法来彼此电连接，并且可以电连接到封装衬底2100的上封装焊盘2130。根据示例实施例，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200还可以通过包括硅通孔(TSV)的连接结构来彼此电连接，而不是通过接合布线方法的连接结构2400来彼此电连接。
在示例实施例中，控制器2002和半导体芯片2200可以包括在一个封装中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主板2001不同的单独的中介层衬底上，并且控制器2002和半导体芯片2200可以通过形成在该中介层衬底上的互连部来彼此连接。
图13是示意性地示出了根据示例实施例的半导体封装的截面图。图13示出了图12的半导体封装2003的示例实施例，并概念性地示出了沿图12的半导体封装2003的线III-III’截取的区域。
参考图13，在半导体封装2003中，封装衬底2100可以是印刷电路板。封装衬底2100可以包括封装衬底主体2120、设置在封装衬底主体2120的上表面上的上封装焊盘2130(参见图12)、设置在封装衬底主体2120的下表面上或通过封装衬底主体2120的下表面暴露的下封装焊盘2125、以及封装衬底主体2120内部的电连接上封装焊盘2130和下封装焊盘2125的内部互连部2135。上封装焊盘2130可以电连接到连接结构2400。下封装焊盘2125可以通过导电连接部分2800连接到如图12中所示的电子系统2000的主板2001的互连图案2005。
每个半导体芯片2200可以包括半导体衬底3010、以及依次堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，该外围电路区域包括外围互连部3110。第二结构3200可以包括公共源极线3205、在公共源极线3205上的栅极堆叠结构3210、穿过栅极堆叠结构3210的存储沟道结构3220和分离区域3230、电连接到存储沟道结构3220的位线3240、以及电连接到栅极堆叠结构3210的字线WL(参见图11)的栅极接触插塞3235。如上面参考图1A、图1B、图2、图3、图4、图5、图6、图7、图8和图9所述，每个半导体芯片2200还可以包括在外围区域绝缘层290下方的下保护层299，该下保护层299具有低于氮化硅的氢渗透率。
每个半导体芯片2200可以包括电连接到第一结构3100的外围互连部3110并延伸到第二结构3200中的贯通互连部3245。贯通互连部3245可以设置在栅极堆叠结构3210外部，并且还可以被设置为穿过栅极堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围互连部3110的输入/输出焊盘2210(参见图12)。
如上所述，通过包括设置在外围区域绝缘层下方的下保护层，可以提供具有改善的电特性和可靠性的半导体器件和包括该半导体器件的电子系统。
虽然以上已经示出并描述了示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的精神和范围的情况下，可以进行修改和改变。

Claims (20)

1.一种半导体器件，包括：
外围电路区域，包括：
第一衬底；
电路元件，设置在所述第一衬底上；
第一互连结构，电连接到所述电路元件；
第一外围区域绝缘层，覆盖所述电路元件；
第二外围区域绝缘层，设置在所述第一外围区域绝缘层上；
第三外围区域绝缘层，设置在所述第二外围区域绝缘层上；以及
第四外围区域绝缘层，设置在所述第三外围区域绝缘层上；以及
存储单元区域，包括：
第二衬底，设置在所述外围电路区域上，并具有第一区域和第二区域；
栅电极，堆叠在所述第二衬底的所述第一区域上并在与所述第二衬底的上表面垂直的第一方向上彼此间隔开，并且在所述第二衬底的所述第二区域上在与所述第一方向垂直的第二方向上以阶梯形状延伸；
层间绝缘层，与所述栅电极交替堆叠；
单元区域绝缘层，覆盖所述栅电极；
沟道结构，穿过所述栅电极，并从所述第二衬底竖直地延伸，所述沟道结构中的每一个包括沟道层；以及
第二互连结构，电连接到所述栅电极和所述沟道结构，
其中，所述外围电路区域还包括：
第一下保护层，设置在所述第一外围区域绝缘层下方；
第二下保护层，设置在所述第一外围区域绝缘层和所述第二外围区域绝缘层之间；
第三下保护层，设置在所述第二外围区域绝缘层和所述第三外围区域绝缘层之间；以及
第四下保护层，设置在所述第三外围区域绝缘层和所述第四外围区域绝缘层之间，
其中，所述第一下保护层、所述第二下保护层、所述第三下保护层和所述第四下保护层中的至少一个包括氢扩散阻挡层，所述氢扩散阻挡层被配置为抑制所述单元区域绝缘层中的氢元素扩散到所述电路元件，并且
其中，所述氢扩散阻挡层包括氧化铝。
2.根据权利要求1所述的半导体器件，其中，所述第一下保护层包括氮化硅，并且
其中，所述第二下保护层和所述第三下保护层中的每一个包括所述氢扩散阻挡层。
3.根据权利要求2所述的半导体器件，其中，所述第四下保护层包括氮化硅。
4.根据权利要求2所述的半导体器件，其中，所述第四下保护层包括所述氢扩散阻挡层。
5.根据权利要求2所述的半导体器件，其中，所述第四下保护层包括：
第一子保护层；以及
第二子保护层，设置在所述第一子保护层上，
其中，所述第一子保护层包括所述氢扩散阻挡层，并且
其中，所述第二子保护层包括氮化硅。
6.根据权利要求2所述的半导体器件，其中，所述第一互连结构包括设置在不同水平上的第一下互连线、第二下互连线和第三下互连线，
其中，所述第二下保护层覆盖所述第一下互连线的上表面，
其中，所述第三下保护层覆盖所述第二下互连线的上表面，并且
其中，所述第四下保护层覆盖所述第三下互连线的上表面。
7.根据权利要求2所述的半导体器件，其中，所述第一互连结构包括设置在不同水平上的第一下互连线、第二下互连线和第三下互连线，
其中，所述第二下保护层的上表面与所述第一下互连线的上表面共面，
其中，所述第三下保护层的上表面与所述第二下互连线的上表面共面，并且
其中，所述第四下保护层覆盖所述第三下互连线的上表面。
8.根据权利要求3所述的半导体器件，其中，所述第一下保护层和所述第四下保护层中的每一个具有在约至/>的范围内的厚度，并且
其中，所述第二下保护层和所述第三下保护层中的每一个具有在约至约/>的范围内的厚度。
9.根据权利要求4所述的半导体器件，其中，所述第一下保护层具有在约至约的范围内的厚度，并且
其中，所述第二下保护层、所述第三下保护层和所述第四下保护层中的每一个具有在约至约/>的范围内的厚度。
10.根据权利要求5所述的半导体器件，其中，所述第一下保护层和所述第四下保护层中的每一个具有在约至约/>的范围内的厚度，
其中，所述第二下保护层具有在约至约/>的范围内的厚度，并且
其中，所述第三下保护层具有在约至约/>的范围内的厚度。
11.根据权利要求3所述的半导体器件，其中，所述存储单元区域还包括通孔，所述通孔穿过所述栅电极和所述第四外围区域绝缘层以电连接所述第一互连结构和所述第二互连结构，并且
其中，所述通孔穿过所述第四下保护层。
12.根据权利要求3所述的半导体器件，其中，所述存储单元区域还包括连接所述第一衬底和所述第二衬底的上过孔，
其中，所述上过孔从所述第二衬底延伸，并且
其中，所述上过孔穿过所述第四下保护层。
13.根据权利要求2所述的半导体器件，其中，所述第一互连结构包括：
第一下互连线、第二下互连线和第三下互连线；以及
第一下接触插塞、第二下接触插塞和第三下接触插塞，
其中，所述第一下互连线与所述第一下接触插塞通过界面相接，其中，所述第二下互连线与所述第二下接触插塞通过界面相接，并且
其中，所述第三下互连线一体地连接到所述第三下接触插塞。
14.一种半导体器件，包括：
第一衬底；
电路元件，设置在所述第一衬底上；
第一下保护层，覆盖所述电路元件；
第一外围区域绝缘层，设置在所述第一下保护层上；
第一下互连结构，穿透所述第一外围区域绝缘层，所述第一下互连结构包括第一下接触插塞和第一下互连线；
第二下保护层，设置在所述第一外围区域绝缘层上；
第二外围区域绝缘层，设置在所述第二下保护层上；
第二下互连结构，穿透所述第二外围区域绝缘层，所述第二下互连结构包括第二下接触插塞和第二下互连线；
第三下保护层，设置在所述第二外围区域绝缘层上；
第三外围区域绝缘层，设置在所述第三下保护层上；
第三下互连结构，穿透所述第三外围区域绝缘层，所述第三下互连结构包括第三下接触插塞和第三下互连线；
第四下保护层，设置在所述第三外围区域绝缘层上；
第四外围区域绝缘层，设置在所述第四下保护层上；
存储结构，设置在所述第四外围区域绝缘层上，所述存储结构包括栅电极和穿过所述栅电极的沟道结构；
第一单元区域绝缘层，设置在所述第四外围区域绝缘层上，并覆盖所述存储结构；以及
第一上保护层、第二单元区域绝缘层、第二上保护层和第三单元区域绝缘层，依次堆叠在所述第一单元区域绝缘层上，
其中，所述第三下互连线的厚度大于所述第一下互连线和所述第二下互连线中的每一个的厚度，
其中，所述第二下保护层和所述第三下保护层中的每一个的厚度小于所述第一下保护层和所述第四下保护层中的每一个的厚度、以及所述第一上保护层和所述第二上保护层中的每一个的厚度，
其中，所述第二下保护层和所述第三下保护层中的每一个包括与所述第一下保护层和所述第四下保护层的第一材料不同的第二材料，
其中，所述第二下保护层和所述第三下保护层中的每一个包括氢扩散阻挡层，所述氢扩散阻挡层被配置为抑制所述第一单元区域绝缘层、所述第二单元区域绝缘层和所述第三单元区域绝缘层中的每一个中的氢元素扩散到所述电路元件，并且所述氢扩散阻挡层包括所述第二材料，并且
其中，所述第二材料为氧化铝。
15.根据权利要求14所述的半导体器件，其中，所述第一下保护层和所述第四下保护层中的每一个包括氮化硅。
16.根据权利要求14所述的半导体器件，其中，所述第一下保护层和所述第四下保护层中的每一个具有在约至/>的范围内的厚度，并且
其中，所述第二下保护层和所述第三下保护层中的每一个具有在约至约/>的范围内的厚度。
17.根据权利要求14所述的半导体器件，其中，所述半导体器件还包括通孔，所述通孔穿过所述栅电极和所述第四外围区域绝缘层，并且
其中，所述通孔穿过所述第四下保护层。
18.根据权利要求17所述的半导体器件，其中，所述半导体器件还包括上过孔，所述上过孔穿透所述第四外围区域绝缘层，并且
其中，所述上过孔穿过所述第四下保护层。
19.一种电子系统，包括：
半导体器件，包括：
第一衬底；
电路元件，在所述第一衬底上；
第一下保护层，覆盖所述电路元件；
第一外围区域绝缘层，设置在所述第一下保护层上；
第一下互连结构，穿透所述第一外围区域绝缘层，所述第一下互连结构包括第一下接触插塞和第一下互连线；
第二下保护层，设置在所述第一外围区域绝缘层上；
第二外围区域绝缘层，设置在所述第二下保护层上；
第二下互连结构，穿透所述第二外围区域绝缘层，所述第二下互连结构包括第二下接触插塞和第二下互连线；
第三下保护层，设置在所述第二外围区域绝缘层上；
第三外围区域绝缘层，设置在所述第三下保护层上；
第三下互连结构，穿透所述第三外围区域绝缘层，所述第三下互连结构包括第三下接触插塞和第三下互连线；
第四下保护层，设置在所述第三外围区域绝缘层上；
第四外围区域绝缘层，设置在所述第四下保护层上；
存储结构，设置在所述第四外围区域绝缘层上，所述存储结构包括栅电极和穿过所述栅电极的沟道结构；
第一单元区域绝缘层，设置在所述第四外围区域绝缘层上，并覆盖所述存储结构；
第一上保护层、第二单元区域绝缘层、第二上保护层和第三单元区域绝缘层，依次堆叠在所述第一单元区域绝缘层上；以及
电连接到所述电路元件的输入/输出焊盘，
其中，所述第三下互连线的厚度大于所述第一下互连线和所述第二下互连线中的每一个的厚度，
其中，所述第二下保护层和所述第三下保护层中的每一个的厚度小于所述第一下保护层和所述第四下保护层中的每一个的厚度、以及所述第一上保护层和所述第二上保护层中的每一个的厚度，
其中，所述第二下保护层和所述第三下保护层中的每一个包括与所述第一下保护层和所述第四下保护层的第一材料不同的第二材料，
其中，所述第二下保护层和所述第三下保护层中的每一个包括氢扩散阻挡层，所述氢扩散阻挡层包括所述第二材料，并被配置为抑制所述第一单元区域绝缘层、所述第二单元区域绝缘层和所述第三单元区域绝缘层中的每一个中的氢元素扩散到所述电路元件；以及
控制器，通过所述输入/输出焊盘电连接到所述半导体器件，并被配置为控制所述半导体器件。
20.根据权利要求19所述的电子系统，其中，所述第一下保护层和所述第四下保护层中的每一个包括氮化硅。
CN202310603261.1A 2022-05-30 2023-05-25 半导体器件以及包括该半导体器件的电子系统 Pending CN117156851A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220065842A KR20230166200A (ko) 2022-05-30 2022-05-30 반도체 장치 및 이를 포함하는 전자 시스템
KR10-2022-0065842 2022-05-30

Publications (1)

Publication Number Publication Date
CN117156851A true CN117156851A (zh) 2023-12-01

Family

ID=88876127

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310603261.1A Pending CN117156851A (zh) 2022-05-30 2023-05-25 半导体器件以及包括该半导体器件的电子系统

Country Status (3)

Country Link
US (1) US20230389322A1 (zh)
KR (1) KR20230166200A (zh)
CN (1) CN117156851A (zh)

Also Published As

Publication number Publication date
US20230389322A1 (en) 2023-11-30
KR20230166200A (ko) 2023-12-07

Similar Documents

Publication Publication Date Title
US20220231038A1 (en) Semiconductor devices and data storage systems including the same
KR20220048530A (ko) 반도체 장치 및 이를 포함하는 전자 시스템
US20230180475A1 (en) Method for manufacturing semiconductor device
KR20220019896A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US20230389322A1 (en) Semiconductor device and electronic system including the same
EP4262334A1 (en) Semiconductor devices and data storage systems including the same
US20230081373A1 (en) Semiconductor device and data storage system including the same
US20230046500A1 (en) Semiconductor devices and data storage systems including the same
US20240040792A1 (en) Semiconductor devices and electronic systems including the same
US20240038659A1 (en) Semiconductor device and data storage system including the same
US20240107763A1 (en) Semiconductor devices and data storage systems including the same
US20230005955A1 (en) Semiconductor devices and data storage systems including the same
US20220310801A1 (en) Semiconductor devices and data storage systems including the same
US20220399369A1 (en) Semiconductor devices and data storage systems including the same
CN114725116A (zh) 半导体装置和包括其的数据存储系统
KR20230157148A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20230140888A (ko) 반도체 장치 및 이를 포함하는 전자 시스템
KR20220153138A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220164100A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
CN116096095A (zh) 半导体器件及其制造方法以及数据存储系统
KR20220159313A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220047431A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
CN116437662A (zh) 半导体装置和包括其的数据存储系统
KR20240046982A (ko) 반도체 장치 및 이를 포함하는 전자 시스템
KR20220140088A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication