KR20240017643A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

반도체 장치 및 이를 포함하는 전자 시스템 Download PDF

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박종현
이소리
박봉태
심재주
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Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 갖는 기판; 상기 기판의 상기 제1 영역 상에서, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 기판의 상기 제2 영역 상에서, 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들; 상기 기판의 상기 제1 영역 상에서, 상기 게이트 전극들을 관통하며 상기 기판 상에 수직하게 연장되는 채널 구조물들; 상기 기판의 상기 제1 및 제2 영역 상에서, 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되고 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되고 센터 블록 영역 및 상기 센터 블록 영역의 외측에 배치된 엣지 블록 영역을 정의하는 분리 영역들; 및 상기 기판의 상기 제2 영역 내에 배치되는 기판 절연층들을 포함하고, 상기 센터 블록 영역 아래에서, 상기 기판 절연층들은 상기 제3 방향을 따라 제1 폭, 제1 간격, 및 상기 제1 폭과 상기 제1 간격의 합인 제1 피치를 가지고, 상기 엣지 블록 영역 아래에서, 상기 기판 절연층들은 상기 제3 방향을 따라 제2 폭, 제2 간격, 및 상기 제2 폭과 상기 제2 간격의 합인 제2 피치를 가지고, 하기 식(1) 내지 식(3)를 만족하고, 하기 X는 양수이다.
제2 피치 = 제1 피치+X ------식(1)
제2 간격 ≤ 제1 간격+X/2 ------식(2)
제1 폭+X/2 ≤ 제2 폭 ------식(3)

Description

반도체 장치 및 이를 포함하는 전자 시스템{SEMICONDUCOTR DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성 및 신뢰성이 향상된 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 갖는 기판; 상기 기판의 상기 제1 영역 상에서, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 기판의 상기 제2 영역 상에서, 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들; 상기 기판의 상기 제1 영역 상에서, 상기 게이트 전극들을 관통하며 상기 기판 상에 수직하게 연장되는 채널 구조물들; 상기 기판의 상기 제1 및 제2 영역 상에서, 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되고 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되고 센터 블록 영역 및 상기 센터 블록 영역의 외측에 배치된 엣지 블록 영역을 정의하는 분리 영역들; 및 상기 기판의 상기 제2 영역 내에 배치되는 기판 절연층들을 포함하고, 상기 센터 블록 영역 아래에서, 상기 기판 절연층들은 상기 제3 방향을 따라 제1 폭, 제1 간격, 및 상기 제1 폭과 상기 제1 간격의 합인 제1 피치를 가지고, 상기 엣지 블록 영역 아래에서, 상기 기판 절연층들은 상기 제3 방향을 따라 제2 폭, 제2 간격, 및 상기 제2 폭과 상기 제2 간격의 합인 제2 피치를 가지고, 하기 식(1) 내지 식(3)를 만족하고, 하기 X는 양수이다.
제2 피치 = 제1 피치+X ------식(1)
제2 간격 ≤ 제1 간격+X/2 ------식(2)
제1 폭+X/2 ≤ 제2 폭 ------식(3)
본 발명의 일 실시예에 따른 반도체 장치는, 제1 기판 및 상기 제1 기판 상에 배치되는 회로 소자들을 포함하는 제1 반도체 구조물; 및 상기 제1 반도체 구조물 상에 배치되며 제1 영역 및 제2 영역을 갖는 제2 기판, 상기 제1 영역에서 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들, 상기 제1 영역에서 상기 게이트 전극들을 관통하며 연장되는 채널 구조물들, 상기 제1 및 제2 영역에서 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되고 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되고 센터 블록 영역 및 상기 센터 블록 영역의 외측에 배치된 엣지 블록 영역을 정의하는 분리 영역들, 및 상기 제2 영역에서 상기 분리 영역들 사이의 상기 제2 기판 내에 배치되는 기판 절연층들을 포함하는 제2 반도체 구조물을 포함하고, 상기 기판 절연층들의 상기 제3 방향을 따른 폭은 상기 센터 블록 영역에서보다 상기 엣지 블록 영역에서 크다.
본 발명의 일 실시예에 따른 전자 시스템은, 제1 기판 및 상기 제1 기판 상에 배치되는 회로 소자들을 포함하는 제1 반도체 구조물; 및 상기 제1 반도체 구조물 상에 배치되며 제1 영역 및 제2 영역을 갖는 제2 기판, 상기 제1 영역에서 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들, 상기 제1 영역에서 상기 게이트 전극들을 관통하며 연장되는 채널 구조물들, 상기 제1 및 제2 영역에서 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되고 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되고 센터 블록 영역 및 상기 센터 블록 영역의 외측에 배치된 엣지 블록 영역을 정의하는 분리 영역들, 상기 제2 영역에서 상기 분리 영역들 사이의 상기 제2 기판 내에 배치되는 기판 절연층들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 제2 반도체 구조물을 포함하고, 상기 기판 절연층들의 상기 제3 방향을 따른 피치는 상기 센터 블록 영역에서보다 상기 엣지 블록 영역에서 크고, 상기 기판 절연층들의 상기 제3 방향을 따른 폭은 상기 센터 블록 영역에서보다 상기 엣지 블록 영역에서 큰 반도체 장치; 및 상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함한다.
중심 블록 영역에서보다 외측 블록 영역에서, 기판 절연층들의 폭을 크게 함으로써, 전기적 특성 및 신뢰성이 향상된 반도체 장치 및 이를 포함하는 전자 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 부분 확대 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치의 부분 확대 평면도이다.
도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 부분 확대 평면도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 부분 확대 평면도이다.
도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 부분 확대 평면도이다.
도 5a는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 10a 내지 도 10e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는, 다른 설명이 없는 경우, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 부분 확대 평면도이다. 도 1b는 도 1a의 ‘BO’ 영역을 확대하여 도시한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치의 부분 확대 평면도이다. 도 2a는 도 1b의 ‘CE’ 영역을 확대하여 도시한다.
도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 부분 확대 평면도이다. 도 2b는 도 2a의 ‘C’ 영역을 확대하여 도시한다.
도 3a는 내지 3c 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다. 도 3a 내지 도 3c는 각각 도 2a의 CE1-CE1’, CE2-CE2’, CE3-CE3’를 따른 단면을 도시한다.
도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 부분 확대 평면도이다. 도 4a는 도 1b의 ‘ED’ 영역을 확대하여 도시한다.
도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 부분 확대 평면도이다. 도 4b는 도 4a의 ‘C’ 영역을 확대하여 도시한다.
도 5a는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다. 도 5a는 도 4a의 ED1-ED1’를 따른 단면을 도시한다.
도 1a 내지 도 5a를 참조하면, 반도체 장치(100)는 1개 이상의 매트(MAT)를 포함할 수 있다. 매트(MAT)는 메모리 셀 어레이 영역(MCA), 게이트 계단 영역(GSA), 및 몰드 계단 영역(MSA)을 포함할 수 있다.
메모리 셀 어레이 영역(MCA) 및 게이트 계단 영역(GSA)은 각각, 제1 영역(A) 및 제2 영역(B)에 대응된다.
매트(MAT)는 블록 영역들(BLK)을 포함할 수 있다. 블록 영역들(BLK)은 센터 블록 영역(BLK_C) 및 엣지 블록 영역(BLK_E)을 포함할 수 있다. 센터 블록 영역(BLK_C) 및 엣지 블록 영역(BLK_E) 각각의 개수는 복수개일 수 있고, 도 1b에 도시된 것에 한정되지 않는다. 엣지 블록 영역(BLK_E)은 센터 블록 영역(BLK_C)의 외측에 배치될 수 있다.
반도체 장치(100)는, 제1 영역(A) 및 제2 영역(B)을 갖는 기판(101), 제2 영역(B)에서 기판(101) 내에 배치되는 기판 절연층들(110), 기판(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)을 관통하도록 배치되는 채널 구조물들(CH) 및 더미 채널 구조물들(DCH), 게이트 전극들(130)을 관통하며 연장되는 제1 및 제2 분리 영역들(MS1, MS2a, MS2b), 최상부에 배치되는 게이트 전극들(130)의 일부를 관통하는 상부 분리 영역들(SS), 및 최하부에 배치되는 적어도 하나의 게이트 전극(130)의 일부를 관통하는 하부 분리 영역(GS)을 포함한다. 채널 구조물들(CH)은 채널층(140), 게이트 유전층(145), 채널 절연층(150), 및 채널 패드(155)를 포함할 수 있으며, 반도체 장치(100)는 기판(101) 상에 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120) 및 셀 영역 절연층(190)을 더 포함할 수 있다.
기판(101)의 제1 영역(A)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 도 1의 메모리 셀 어레이(20)에 해당하는 영역일 수 있으며, 제2 영역(B)은 게이트 전극들(130)이 서로 다른 길이로 연장되며 더미 채널 구조물들(DCH)이 배치되는 영역으로 도 1의 메모리 셀 어레이(20)와 주변 회로(30)를 전기적으로 연결하는 영역에 해당할 수 있다. 제2 영역(B)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(A)의 적어도 일 단에 배치될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예를 들어 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기판 절연층들(110)은 기판(101)의 제2 영역(B)에서 기판(101) 내에 배치될 수 있다. 기판 절연층들(110)은 제2 영역(B)에서 제1 분리 영역들(MS1), 제2 중앙 분리 영역들(MS2a), 및 하부 분리 영역(GS)과, 제2 보조 분리 영역들(MS2b)의 사이에 배치될 수 있다. 기판 절연층들(110)은 제2 중앙 분리 영역들(MS2a)이 x 방향을 따라 이격된 영역으로는 연장되지 않을 수 있다. 기판 절연층들(110)은 제2 보조 분리 영역들(MS2b)이 x 방향을 따라 이격된 영역들 중 일부, 예를 들어 제1 영역(A)에 가장 인접한 이격 영역으로는 연장되고 다른 이격 영역들로는 연장되지 않을 수 있다. 다만, 실시예들에 따라, 기판 절연층들(110)은 제2 보조 분리 영역들(MS2b)이 x 방향을 따라 이격된 영역들 모두로 연장될 수도 있다.
기판 절연층들(110)은, 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 기판 절연층들(110)은 기판(101)의 상면으로부터 기판(101) 내로 소정 깊이로 연장될 수 있다. 기판 절연층들(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물 또는 그들의 조합을 포함할 수 있다. 기판 절연층들(110)은 기판(101)의 절연 영역을 구성하는 것으로도 설명될 수 있으며, 이 경우, 기판(101)은 기판 절연층들(110)에 대응되는 절연 영역 및 반도체 영역에 의한 도전 영역을 포함할 수 있다.
기판 절연층들(110)은 더미 채널 구조물들(DCH)의 하부의 측면을 둘러쌀 수 있다. 반도체 장치(100)의 제조 공정 중에, 더미 채널 구조물들(DCH)이 휘어지는 현상이 발생할 수 있다. 더미 채널 구조물들(DCH)이 휘어지는 경우, 기판 절연층들(110)은 더미 채널 구조물들(DCH)의 하부의 측면을 충분히 둘러싸지 못하고, 더미 채널 구조물들(DCH)의 하부의 측면이 기판(101)의 상기 도전 영역과 접촉할 수 있다. 더미 채널 구조물들(DCH)의 하부의 측면이 기판(101)의 상기 도전 영역과 접촉하는 경우, 불량이 발생할 수 있다. 센터 블록 영역(BLK_C)보다 엣지 블록 영역(BLK_E)에서, 더미 채널 구조물들(DCH)의 휘어짐에 따른 불량이 발생할 확률이 상대적으로 높을 수 있다. 기판 절연층들(110)의 폭을 증가시켜, 더미 채널 구조물들(DCH)의 하부의 측면이 기판(101)의 도전 영역과 접촉하지 못하게 막음으로써, 상기 불량을 방지할 수 있다. 본 실시예에서, 도 2b, 도 3a, 도 4b, 및 도 5a에 도시된 것과 같이, 기판 절연층들(110)의 제3 방향(Y)을 따른 폭, 간격, 및 피치는 센터 블록 영역(BLK_C) 및 엣지 블록 영역(BLK_E)에서 다를 수 있다. 센터 블록 영역(BLK_C)에서, 기판 절연층들(110)은 제1 폭(c_c), 제1 간격(b_c), 및 제1 폭(c_c)과 제1 간격(b_c)의 합인 제1 피치(a_c)를 가질 수 있다. 엣지 블록 영역(BLK_E)에서, 기판 절연층들(110)은 제2 폭(c_e), 제2 간격(b_e), 및 제2 폭(c_e)과 제2 간격(b_e)의 합인 제2 피치(a_e)를 가질 수 있다. 기판 절연층들(110)은 하기 식(1) 내지 식(3)을 만족할 수 있다. 실시예들에 따라, 하기 식(4) 및 식(5)를 추가적으로 만족할 수 있다. 하기 X는 양수이고, 약 1 nm 내지 약 10 nm일 수 있다.
제2 피치(a_e) = 제1 피치(a_c)+X ------식(1)
제2 간격(b_e) ≤ 제1 간격(b_c)+X/2 ------식(2)
제1 폭(c_c)+X/2 ≤ 제2 폭(c_e) ------식(3)
제2 간격(b_e) = 제1 간격(b_c)------식(4)
제2 폭(c_e) = 제1 폭(c_c) +X ------식(5)
게이트 전극들(130)은 제1 영역(A) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(A)으로부터 제2 영역(B)으로 서로 다른 길이로 연장될 수 있다. 게이트 전극들(130)은 접지 선택 트랜지스터의 게이트를 이루는 접지 선택 게이트 전극(130G), 복수의 메모리 셀을 이루는 메모리 셀 게이트 전극들(130M), 및 스트링 선택 트랜지스터의 게이트를 이루는 스트링 선택 게이트 전극들(130S)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 메모리 셀 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예들에 따라, 접지 선택 게이트 전극(130G) 및 스트링 선택 게이트 전극들(130S)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(130), 예를 들어, 접지 선택 게이트 전극(130G) 및 스트링 선택 게이트 전극들(130S)에 인접한 메모리 셀 게이트 전극들(130M)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 x 방향으로 연장되는 제1 분리 영역들(MS1)에 의하여 y 방향에서 소정 단위로 분리되어 배치될 수 있다. 한 쌍의 제1 분리 영역들(MS1) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 메모리 셀 게이트 전극들(130M)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다. 구체적으로, 메모리 셀 게이트 전극들(130M) 각각은 x 방향으로 연장되는 네 개의 서브 게이트 전극들(130M_S1, 130M_S2, 130M_S3, 130M_S4)을 포함하고, 제2 분리 영역들(MS2a, MS2b)이 x 방향을 따라 이격된 영역에서, 게이트 연결부들(GC)에 의해 연결되어 하나의 층으로 배치될 수 있다. 게이트 연결부들(GC)은 동일한 레벨에서 게이트 전극들(130)이 수평하게 연결된 영역을 지칭한다. 스트링 선택 게이트 전극들(130S)은 한 쌍의 제1 분리 영역들(MS1)의 사이에서 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)에 의해 네 개의 서브 게이트 전극들로 완전히 분리될 수 있다. 접지 선택 게이트 전극(130G)은 일부의 제2 분리 영역들(MS2a, MS2b)의 사이에서는 상기 게이트 연결부들에 의해 연결될 수 있으나, 제2 중앙 분리 영역들(MS2a)의 사이에서는 제2 중앙 분리 영역들(MS2a) 및 하부 분리 영역(GS)에 의해 두 개의 서브 게이트 전극들로 분리될 수 있다.
기판(101)의 제2 영역(B)에서 게이트 전극들(130)은 x 방향에서 서로 다른 길이로 연장되어 계단 형상의 단차들을 이루며, 하부의 게이트 전극(130)이 상부로 노출되는 패드 영역들을 제공할 수 있다. 실시예들에 따라, 게이트 전극들(130)은 y 방향을 따라서도 단차들을 이룰 수 있다. 게이트 전극들(130) 각각은 상기 패드 영역에서 상부로 노출되어 도시되지 않은 콘택 플러그들과 연결될 수 있으며, 이에 의해 게이트 전극들(130)이 상부의 배선 구조물과 연결될 수 있다. 상기 패드 영역들에서 게이트 전극들(130)은 상기 콘택 플러그들과 안정적으로 연결될 수 있도록 두께가 두꺼워지는 영역을 가질 수 있으나, 이에 한정되지는 않는다.
게이트 전극들(130)은 금속 물질, 예를 들어 텅스텐(W)을 포함할 수 있다. 실시예들에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 실시예들에 따라, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예를 들어, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 제1 영역(A) 및 제2 영역(B)에서 x 방향을 따라 연장되도록 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 서로 평행하게 배치될 수 있다. 제1 분리 영역들(MS1)과 제2 분리 영역(MS2a, MS2b)은 y 방향에서 일정한 패턴을 이루도록 배치될 수 있으며, 제2 분리 영역들(MS2a, MS2b)은 x 방향을 따른 일직선 상에 서로 이격되어 배치될 수 있다. 제1 및 제2 분리 영역(MS1, MS2a, MS2b)은 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 기판(101)과 연결되는 관통 분리 영역일 수 있다.
제1 분리 영역들(MS1)은 블록 영역들(BLK)을 정의할 수 있다. 서로 인접한 제1 분리 영역들(MS1)은 하나의 블록 영역(BLK)을 정의할 수 있고, 반도체 장치(100)는 복수의 블록 영역들(BLK)을 포함할 수 있다. 블록 영역들(BLK)은 센터 블록 영역들(BLK_C) 및 센터 블록 영역들(BLK_C)의 제3 방향을 따른 외측에 배치된 엣지 블록 영역들(BLK_E)을 포함할 수 있다. 제1 분리 영역들(MS1)의 제3 방향(Y)을 따른 간격은 센터 블록 영역들(BLK_C)에서보다 엣지 블록 영역들(BLK_E)에서 클 수 있다. 이는, 제1 엣지 채널 폭(w1_e)이 제1 센터 채널 폭(w1_c)보다 커짐에 따른 것일 수 있다.
제2 분리 영역들(MS2a, MS2b)은 한 쌍의 제1 분리 영역들(MS1)의 가운데에 배치되는 제2 중앙 분리 영역들(MS2a) 및 제1 분리 영역(MS1)과 제2 중앙 분리 영역(MS2a)의 사이에 배치되는 제2 보조 분리 영역들(MS2b)을 포함할 수 있다. 제2 중앙 분리 영역들(MS2a)은 제1 영역(A) 및 제2 영역(B) 전체에 걸쳐 배치되고, 제2 보조 분리 영역들(MS2b)은 제2 영역(B)에만 배치될 수 있다. 제2 중앙 분리 영역들(MS2a)은 제1 영역(A)으로부터 제2 영역(B)의 일부까지 하나로 연장되고, 제2 영역(B)에서는 이와 이격되어 다시 하나로 연장되도록 배치될 수 있다. 제2 보조 분리 영역들(MS2b)은 일직선 상에서 소정 간격으로 분리되어 복수개로 배치될 수 있다. 다만, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)의 배치 순서, 개수 등은 도 2a에 도시된 것에 한정되지는 않는다. 예를 들어, 실시예들에 따라, 제2 분리 영역들(MS2a, MS2b)은 y 방향을 따라, 한 쌍의 제1 분리 영역들(MS1)의 사이에 네 열 이상 배치될 수도 있다.
제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 분리층(107)을 포함할 수 있다. 분리층(107)은 절연 물질만 포함하거나, 절연 물질 및 도전성 물질을 포함할 수 있다. 실시예들에 따라, 분리층(107)이 절연층 외에, 상기 절연층에 의해 게이트 전극들(130)과 이격된 도전층을 포함하는 경우, 제1 분리 영역들(MS1)은 공통 소스 라인(common source line)을 포함할 수 있으며, 제2 분리 영역들(MS2a, MS2b)은 더미 공통 소스 라인(dummy common source line)을 포함할 수 있다. 이 경우, 상기 더미 공통 소스 라인(dummy common source line)은, 반도체 장치(100)를 구동하는 소자들에 연결되지 않거나 전기적 신호가 인가되지 않는 플로팅(floating)된 상태일 수 있다. 실시예들에 따라, 분리층(107)이 절연층만을 포함하는 경우, 공통 소스 라인(common source line)은 기판(101) 내에 위치하거나, 기판(101)의 상면에 접하도록 기판(101) 상에 배치될 수 있다.
상부 분리 영역들(SS)은 제1 영역(A)에서, 제1 분리 영역들(MS1)과 제2 중앙 분리 영역(MS2a)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 제2 보조 분리 영역(MS2b)과 나란하게 배치될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 스트링 선택 게이트 전극들(130S)을 포함한 게이트 전극들(130)의 일부를 관통하도록 배치될 수 있다. 상부 분리 영역들(SS)에 의해 분리된 스트링 선택 게이트 전극들(130S)은 서로 다른 스트링 선택 라인을 이룰 수 있다.
상부 분리 영역들(SS)은 상부 절연층(103)을 포함할 수 있다. 상부 절연층(103)은 스트링 선택 게이트 전극들(130S)을 포함하여 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 절연층(103)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다.
하부 분리 영역(GS)은 최하부의 접지 선택 게이트 전극(130G)과 동일한 레벨에 배치될 수 있다. 하부 분리 영역(GS)에 의해 접지 선택 게이트 전극(130G)은 한 쌍의 제1 분리 영역들(MS1)의 사이에서 y 방향을 따라 두 개의 층으로 분리 또는 분할될 수 있다. 특히, 하부 분리 영역들(GS)은 제2 중앙 분리 영역들(MS2a)이 서로 이격된 영역을 포함하여, 제2 중앙 분리 영역들(MS2a)을 연결하도록 배치될 수 있다.
하부 분리 영역(GS)은 하부 절연층(170)을 포함할 수 있다. 하부 절연층(170)은 예를 들어, 실리콘 산화물로 이루어질 수 있으며, 층간 절연층(120)과 동일한 물질일 수 있다. 하부 분리 영역들(GS)의 상부에서, 적어도 일부의 층간 절연층들(120) 및 게이트 전극들(130)은 하부 분리 영역(GS)의 중심을 향하는 함몰부(DP)를 가질 수 있다. 하부 분리 영역(GS)으로부터 멀어지면서, 층간 절연층들(120) 및 게이트 전극들(130)은 굴곡이 완화된 함몰부(DP)를 갖거나 함몰부(DP)를 갖지 않을 수 있다. 실시예들에 따라, 하부 분리 영역(GS)의 형성 공정에 따라, 함몰부(DP)가 형성되지 않고, 하부 분리 영역(GS) 상의 층간 절연층(120)이 평탄한 상면을 가질 수도 있다.
채널 구조물들(CH)은 제1 영역(A) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 실시예들에 따라, 제2 영역(B)과 인접한 제1 영역(A)의 단부에 배치된 채널 구조물들(CH)은 더미 채널들일 수 있다. 또한, 상부 분리 영역들(SS)과 중첩되는 채널 구조물들(CH)도 더미 채널들일 수 있다. 이 경우, 상기 더미 채널들은 채널 구조물들(CH)과 동일하거나 유사한 구조를 가질 수 있으나, 반도체 장치(100) 내에서 실질적인 기능을 수행하지 않을 수 있다.
채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예들에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 에피택셜층(105)과 연결될 수 있으며, 채널층(140)과 에피택셜층(105)의 사이에는 절연층이 더 배치될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. y 방향에서 일직선 상에 배치되는 채널 구조물들(CH)은 채널 패드(155)와 연결되는 상부 배선 구조의 배치에 따라 서로 다른 비트 라인에 각각 연결될 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예를 들어, 도핑된 다결정 실리콘을 포함할 수 있다.
채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예들에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 에피택셜층(105)과 연결될 수 있으며, 채널층(140)과 에피택셜층(105)의 사이에는 절연층이 개재될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. 제1 또는 제2 분리 영역들(MS1, MS2a, MS2b)과 상부 분리 영역(SS)의 사이에서 y 방향에서 일직선 상에 배치되는 채널 구조물들(CH)은 채널 패드(155)와 연결되는 상부 배선 구조의 배치에 따라 서로 다른 비트 라인에 각각 연결될 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예를 들어, 도핑된 다결정 실리콘을 포함할 수 있다.
도 2b 및 도 4b에 도시된 것과 같이, 채널 구조물들(CH)은 제1 분리 영역(MS1) 또는 제2 중앙 분리 영역(MS2a)에 인접한 제1 채널 구조물들(CH1) 및 제3 방향(Y)을 따라 제1 채널 구조물들(CH1) 사이에 배치되는 제2 내지 제5 채널 구조물들(CH2, CH3, CH4, CH5)을 포함할 수 있다. 본 실시예에서, 채널 구조물들(CH)의 제3 방향을 따른 폭 및 간격은 센터 블록 영역(BLK_C) 및 엣지 블록 영역(BLK_E)에서 다를 수 있다. 센터 블록 영역(BLK_C)에서, 제1 내지 제5 채널 구조물들(CH1, CH2, CH3, CH4, CH5) 각각의 제3 방향(Y)을 따른 폭은 제1 내지 제5 센터 채널 폭(w1_c, w2_c, w3_c, w4_c, w5_c)으로 정의될 수 있다. 센터 블록 영역(BLK_C)에서, 제1 채널 구조물들(CH1)의 중심과 제1 채널 구조물들(CH1)에 인접한 제1 분리 영역들(MS1)의 중심 사이의 제3 방향(Y)을 따른 거리는 제1 센터 채널 간격(s1_c)로 정의될 수 있고, 제1 채널 구조물들(CH1)의 중심과 제1 채널 구조물들(CH1)에 인접한 제2 채널 구조물들(CH2)의 중심 사이의 제3 방향(Y)을 따른 거리는 제2 센터 채널 간격(s2_c)로 정의될 수 있고, 제2 채널 구조물들(CH2)의 중심과 제2 채널 구조물들(CH2)에 인접한 제3 채널 구조물들(CH3)의 중심 사이의 제3 방향(Y)을 따른 거리는 제3 센터 채널 간격(s3_c)로 정의될 수 있고, 제3 채널 구조물들(CH3)의 중심과 제3 채널 구조물들(CH3)에 인접한 제4 채널 구조물들(CH4)의 중심 사이의 제3 방향(Y)을 따른 거리는 제4 센터 채널 간격(s4_c)로 정의될 수 있고, 제4 채널 구조물들(CH4)의 중심과 제4 채널 구조물들(CH4)에 인접한 제5 채널 구조물들(CH5)의 중심 사이의 제3 방향(Y)을 따른 거리는 제5 센터 채널 간격(s5_c)로 정의될 수 있다. 엣지 블록 영역(BLK_E)에서, 제1 채널 구조물들(CH1)의 중심과 제1 채널 구조물들(CH1)에 인접한 제1 분리 영역들(MS1)의 중심 사이의 제3 방향(Y)을 따른 거리는 제1 엣지 채널 간격(s1_e)로 정의될 수 있고, 제1 채널 구조물들(CH1)의 중심과 제1 채널 구조물들(CH1)에 인접한 제2 채널 구조물들(CH2)의 중심 사이의 제3 방향(Y)을 따른 거리는 제2 엣지 채널 간격(s2_e)로 정의될 수 있고, 제2 채널 구조물들(CH2)의 중심과 제2 채널 구조물들(CH2)에 인접한 제3 채널 구조물들(CH3)의 중심 사이의 제3 방향(Y)을 따른 거리는 제3 엣지 채널 간격(s3_e)로 정의될 수 있고, 제3 채널 구조물들(CH3)의 중심과 제3 채널 구조물들(CH3)에 인접한 제4 채널 구조물들(CH4)의 중심 사이의 제3 방향(Y)을 따른 거리는 제4 엣지 채널 간격(s4_e)로 정의될 수 있고, 제4 채널 구조물들(CH4)의 중심과 제4 채널 구조물들(CH4)에 인접한 제5 채널 구조물들(CH5)의 중심 사이의 제3 방향(Y)을 따른 거리는 제5 엣지 채널 간격(s5_e)로 정의될 수 있다.
제1 내지 제5 채널 구조물들(CH1, CH2, CH3, CH4, CH5) 각각의 제3 방향(Y)을 따른 폭은 제1 내지 제5 엣지 채널 폭(w1_e, w2_e, w3_e, w4_e, w5_e)으로 정의될 수 있다. 제1 내지 제5 엣지 채널 간격(s1_e, s2_e, s3_e, s4_e, s5_e)을 가질 수 있다. 제1 엣지 채널 폭(w1_e)은 제1 센터 채널 폭(w1_c)보다 클 수 있다. 이는, 반도체 장치(100)의 제조 공정 중에 엣지 블록 영역(BLK_E)에서 제1 채널 구조물(CH1)을 형성하기 위한 식각 공정이 원활히 이루어지도록 하기 위함일 수 있다. 제2 내지 제5 엣지 채널 폭(w2_e, w3_e, w4_e, w5_e) 각각은 제2 내지 제5 센터 채널 폭(w2_c, w3_c, w4_c, w5_c) 각각과 실질적으로 동일할 수 있다. 제2 엣지 채널 간격(s2_e)은 제2 센터 채널 간격(s2_c)보다 클 수 있다. 이는, 반도체 장치(100)의 제조 공정 중에 엣지 블록 영역(BLK_E)에서 제1 채널 구조물(CH1)을 형성하기 위한 식각 공정이 원활히 이루어지도록 하기 위함일 수 있다. 제1, 제3, 제4, 및 제5 엣지 채널 간격(s1_e, s3_e, s4_e, s5_e) 각각은 제1, 제3, 제4, 및 제5 센터 채널 간격(s1_c, s3_c, s4_c, s5_c) 각각과 실질적으로 동일할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시되지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 실시예들에 따라, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
에피택셜층(105)은 채널 구조물들(CH)의 하단에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(105)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(105)의 상부면의 높이는 최하부의 게이트 전극(130)의 상면보다 높고 그 상부의 게이트 전극(130)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 실시예들에 따라, 에피택셜층(105)은 생략될 수도 있으며, 이 경우, 채널층(140)은 기판(101)과 직접 연결될 수 있다.
더미 채널 구조물들(DCH)은 제2 영역(B)에 배치될 수 있으며, 채널 구조물들(CH)과 동일하거나 유사한 구조를 가질 수 있으나, 반도체 장치(100) 내에서 실질적인 기능을 수행하지 않을 수 있다. 특히, 더미 채널 구조물들(DCH)은 기판 절연층들(110)을 관통하여 기판(101)과 연결되도록 배치될 수 있다. 더미 채널 구조물들(DCH)은, 하부 분리 영역(GS)의 y 방향을 따른 외측에 배치되는 제1 더미 채널 구조물들(DCH1), 게이트 전극들(130)의 패드 영역들에 열과 행을 이루며 규칙적으로 배치되는 제2 더미 채널 구조물들(DCH2), 및 제2 보조 분리 영역들(MS2b)이 x 방향으로 이격된 영역의 적어도 일부에 배치되는 제3 더미 채널 구조물들(DCH3)을 포함할 수 있다. 상술한 것과 같이, 제1 영역(A)에서 채널 구조물들(CH)도 일부 더미 채널 구조물을 포함할 수 있다.
제1 더미 채널 구조물들(DCH1)은 하부 분리 영역(GS)의 y 방향을 따른 양 측에 배치될 수 있다. 제1 더미 채널 구조물들(DCH1)은 x 방향을 따라 인접하는 제2 더미 채널 구조물들(DCH2)의 사이에 배치될 수 있다. 제1 더미 채널 구조물들(DCH1)은 채널 구조물들(CH) 및 제2 및 제3 더미 채널 구조물들(DCH2, DCH3)의 최대 직경보다 큰 최대 직경을 가질 수 있다. 채널 구조물들(CH), 제2 및 제3 더미 채널 구조물들(DCH2, DCH3)이 원형 또는 원형에 가까운 형상을 갖는 데 비하여, 상대적으로 제1 더미 채널 구조물들(DCH1)은 x 방향을 따른 폭보다 y 방향을 따른 폭이 큰 형상을 가질 수 있다. 제1 더미 채널 구조물들(DCH1)은 y 방향을 따라 길게 연장되는 세장형, 장방형, 또는 타원형의 형상을 가질 수 있다.
제2 더미 채널 구조물들(DCH2)은 일정한 규칙으로 배열될 수 있다. 제2 더미 채널 구조물들(DCH2)은, 패드 영역에서 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)에 의해 둘러싸이는 최소 단위를 단위 패드 영역이라고 지칭할 때, 하나의 단위 패드 영역의 네 개의 모서리들에 배치되어, 단위 패드 영역 당 네 개씩 배치된 형태가 반복될 수 있다. 제2 더미 채널 구조물들(DCH2)의 최대 직경은 제1 더미 채널 구조물들(DCH1)의 최대 직경보다 작고, 제3 더미 채널 구조물들(DCH3)의 최대 직경과 동일하거나 작을 수 있다.
제3 더미 채널 구조물들(DCH3)은 제1 더미 채널 구조물들(DCH1)과 y 방향을 따라 일직선 상에 배치될 수 있으며, 제2 보조 분리 영역들(MS2b)이 x 방향으로 이격된 영역에 배치될 수 있다. 제3 더미 채널 구조물들(DCH3)은, 제1 더미 채널 구조물들(DCH1)과 y 방향을 따라 일직선 상에만 배치되며, 제2 보조 분리 영역들(MS2b)의 x 방향을 따른 그 외의 다른 이격 영역들에는 배치되지 않을 수 있다. 이 경우, 도시된 것과 같이 상기 다른 이격 영역들에는 기판 절연층들(110)이 연장되지 않을 수 있다. 다만, 실시예들에 따라, 제2 보조 분리 영역들(MS2b)의 x 방향을 따른 모든 이격 영역들에 제3 더미 채널 구조물들(DCH3)이 배치될 수도 있을 것이다.
더미 채널 구조물들(DCH)은 기판 절연층들(110)을 관통하도록 배치되므로, 채널 구조물들(CH)의 하단보다 낮은 높이에 하단이 위치할 수 있다. 따라서, 더미 채널 구조물들(DCH)은 채널 구조물들(CH)보다 높은 높이를 가질 수 있다. 또한, 더미 채널 구조물들(DCH) 내의 에피택셜층들(105)은 기판 절연층들(110)으로 측면의 적어도 일부가 둘러싸이도록 배치될 수 있다. 더미 채널 구조물들(DCH) 내의 에피택셜층들(105)은, 제1 내지 제3 더미 채널 구조물들(DCH1, DCH2, DCH3)의 직경에 따라, 상대적으로 직경이 큰 경우 상대적으로 낮은 높이 또는 얇은 두께를 가질 수 있다.
더미 채널 구조물들(DCH)은 반도체 장치(100)의 제조 공정 중에 층간 절연층들(120)을 포함하는 적층 구조물이 무너지지 않도록 지지하는 역할을 할 수 있다. 특히, 하부 분리 영역(GS)이 위치하는 영역은 반도체 장치(100)의 제조 공정 중에 무너짐에 취약한 영역 중 하나일 수 있다. 더미 채널 구조물들(DCH)은 하부 분리 영역(GS)과 중첩되어 배치되지 않지만, 하부 분리 영역(GS)의 양 측에 제1 더미 채널 구조물들(DCH1)을 배치함으써, 하부 분리 영역(GS) 상부에서의 무너짐을 방지할 수 있다.
또한, 제1 더미 채널 구조물들(DCH1)은 하부 분리 영역(GS)과 중첩되어 배치되는 경우에 비하여, 크기의 제한이 적으므로 상대적으로 크게 형성할 수 있고, 오정렬 등에 의한 불량 발생도 방지할 수 있다. 또한, 제1 더미 채널 구조물들(DCH1)은 함몰부(DP)의 중심으로부터 이격되어 배치되므로, 함몰부(DP)의 구조에 의한 불량 발생이 방지될 수 있다. 특히, 더미 채널 구조물들(DCH)은 기판 절연층들(110)을 관통하여 채널 구조물들(CH)보다 낮은 높이에 하단이 위치하므로, 에피택셜층(105)과 게이트 전극들(130) 사이에서의 쇼트 또는 누설 전류가 발생하는 것과 같은 불량 발생이 근본적으로 방지될 수 있다.
셀 영역 절연층(190)은 게이트 전극들(130)의 적층 구조물 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다. 도 6은 도 3a에 대응되는 영역을 도시한다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다. 도 7은 도 5a에 대응되는 영역을 도시한다.
도 6 내지 도 7을 참조하면, 반도체 장치(100a)는, 제2 반도체 구조물(S2) 및 제1 반도체 구조물(S1)을 포함할 수 있다. 제2 반도체 구조물(S2)은 제1 반도체 구조물(S1) 상에 배치될 수 있다. 실시예들에 따라, 제2 반도체 구조물(S2)은 제1 반도체 구조물(S1) 아래에 배치될 수도 있다.
제1 반도체 구조물(S1)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 배선 라인들(280)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 회로 소자들(220) 각각은 회로 게이트 절연층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 기저 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 기저 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다. 제2 반도체 구조물(S2)의 게이트 전극들(130)은 도시되지 않은 영역에서, 제1 반도체 구조물(S1)을 관통하는 별도의 관통 영역 및 상기 관통 영역 내의 관통 비아를 통해 제1 반도체 구조물(S1)의 회로 소자들(220)과 연결될 수 있다.
제2 반도체 구조물(S2)은, 도 2a 내지 도 5a를 참조하여 상술한 것과 같이, 기판(101), 기판 절연층(110), 게이트 전극들(130), 채널 구조물들(CH) 및 더미 채널 구조물들(DCH), 제1 및 제2 분리 영역들(MS1, MS2a, MS2b), 및 하부 분리 영역(GS)을 포함할 수 있다.
반도체 장치(100a)는 제1 반도체 구조물(S1)이 먼저 제조된 후에, 제2 반도체 구조물(S2)의 기판(101)이 그 상부에 형성되어 제2 반도체 구조물(S2)이 제조될 수 있다. 기판(101)은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다. 도 6은 도 3a에 대응되는 영역을 도시한다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다. 도 7은 도 5a에 대응되는 영역을 도시한다.
도 6 내지 도 7을 참조하면, 반도체 장치(100b)는, 제1 반도체 구조물(S1) 및 제2 반도체 구조물(S2)을 포함할 수 있다. 제2 반도체 구조물(S2)은 제1 반도체 구조물(S1) 상에 배치될 수 있다. 실시예들에 따라, 제2 반도체 구조물(S2)은 제1 반도체 구조물(S1) 아래에 배치될 수도 있다.
제1 반도체 구조물(S1)은 도 6 내지 도 7을 참조하여 상술한 것과 같이, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 배선 라인들(280)을 포함할 수 있다. 제1 반도체 구조물(S1)은 제1 본딩 비아들(295) 및 제1 본딩 금속층들(298)을 더 포함할 수 있다.
제1 본딩 비아들(295) 및 제1 본딩 금속층들(298)은, 제1 본딩 구조물을 구성하며, 배선 라인들(280)의 일부 상에 배치될 수 있다. 제1 본딩 비아들(295)은 원기둥 형상을 갖고, 제1 본딩 금속층들(298)은 평면 상에서 원형을 갖는 패드 형태 또는 상대적으로 짧은 라인 형태를 가질 수 있다. 제1 본딩 금속층들(298)의 상면들은 제1 반도체 구조물(S1)의 상면으로 노출될 수 있다. 제1 본딩 비아들(295) 및 제1 본딩 금속층들(298)은 제1 반도체 구조물(S1)과 제2 반도체 구조물(S2)의 본딩 구조물 또는 본딩층으로 기능할 수 있다. 또한, 제1 본딩 비아들(295) 및 제1 본딩 금속층들(298)은 제2 반도체 구조물(S2)과의 전기적 연결 경로를 제공할 수 있다. 실시예들에 따라, 제1 본딩 금속층들(298) 중 일부는 배선 라인들(280)과 연결되지 않고 본딩을 위해서만 배치될 수도 있다. 제1 본딩 비아들(295) 및 제1 본딩 금속층들(298)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
실시예들에 따라, 주변 영역 절연층(290)은 상면으로부터 소정 두께의 본딩 절연층을 포함할 수 있다. 상기 본딩 절연층은 제2 반도체 구조물(S2)의 본딩 절연층과의 유전체-유전체 본딩을 위한 층일 수 있다. 상기 본딩 절연층은 제1 본딩 금속층들(298)의 확산 방지층으로도 기능할 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
제2 반도체 구조물(S2)은 도 2a 내지 도 5a를 참조하여 상술한 것과 같이, 기판(101), 기판 절연층(110), 게이트 전극들(130), 채널 구조물들(CH) 및 더미 채널 구조물들(DCH), 제1 및 제2 분리 영역들(MS1, MS2a, MS2b), 및 하부 분리 영역(GS)을 포함할 수 있다. 제2 반도체 구조물(S2)은 제2 본딩 비아들(195) 및 제2 본딩 금속층들(198)을 더 포함할 수 있다.
제2 본딩 비아들(195)은 셀 배선 라인들(174)의 아래에 배치되어 셀 배선 라인들(174)과 연결되고, 상기 제2 본딩 구조물의 제2 본딩 금속층들(198)은 제2 본딩 비아들(195)과 연결될 수 있다. 제2 본딩 금속층들(198)은 하면이 제2 반도체 구조물(S2)의 하면으로 노출될 수 있다. 제2 본딩 금속층들(198)은 제1 반도체 구조물(S1)의 제1 본딩 금속층들(298)과 본딩되어 연결될 수 있다. 제2 본딩 비아들(195) 및 제2 본딩 금속층들(198)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
실시예들에 따라, 셀 영역 절연층(190)은 하면으로부터 소정 두께의 본딩 절연층을 포함할 수 있다. 이 경우, 상기 본딩 절연층은 제1 반도체 구조물(S1)의 본딩 절연층과의 유전체-유전체 본딩을 형성할 수 있다. 상기 본딩 절연층은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
제1 및 제2 반도체 구조물들(S1, S2)은, 제1 본딩 금속층들(298)과 제2 본딩 금속층들(198)의 접합 및 본딩 절연층들의 접합에 의해 본딩될 수 있다. 제1 본딩 금속층들(298)과 제2 본딩 금속층들(198)의 접합은, 예를 들어 구리(Cu)-구리(Cu) 본딩일 수 있으며, 본딩 절연층들의 접합은, 예를 들어 SiCN-SiCN 본딩과 같은 유전체-유전체 본딩일 수 있다. 제1 및 제2 반도체 구조물들(S1, S2)은 구리(Cu)-구리(Cu) 본딩 및 유전체-유전체 본딩을 포함하는 하이브리드 본딩에 의해 접합될 수 있다.
도 10a 내지 도 10e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 10a 내지 도 10e는 도 5a에 대응되는 영역을 도시한다.
도 10a를 참조하면, 기판(101) 내에 기판 절연층(110)을 형성할 수 있다.
먼저, 기판(101)의 일부를 이방성 식각하여 트렌치 영역들을 형성할 수 있다. 상기 트렌치 영역들은 종횡비에 의해, 하부로 갈수록 폭이 좁아질 수 있다. 다음으로, 상기 트렌치 영역들을 절연성 물질로 매립한 후 기판(101)의 상면을 따라 평탄화하는 공정이 수행될 수 있다.
기판 절연층(110)은 후속에서 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)이 위치하는 영역을 제외한 기판(101)의 제2 영역(B)에 형성될 수 있다. 실시예들에 따라, 도시되지 않은 영역에서 기판(101)의 활성 영역을 정의하는 소자 분리층이 형성되는 경우, 기판 절연층(110)은 상기 소자 분리층과 동일한 공정 단계에서 함께 형성될 수도 있다.
도 10b를 참조하면, 기판(101) 상에 희생층들(180) 및 층간 절연층들(120)을 교대로 적층하고, 희생층들(180)이 x 방향에서 서로 다른 길이로 연장되도록 희생층들(180) 및 층간 절연층들(120)의 일부를 제거하며, 하부 분리 영역(GS) 및 상부 분리 영역들(SS)을 형성할 수 있다.
희생층들(180)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 희생층들(180)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(180)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에 따라, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(120)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(120)은 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생층들(180)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
하부 절연층(170)은 희생층들(180)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다.
스트링 분리 영역(SS)은, x 방향으로 연장되며, 제1 영역(A)으로부터 제2 영역(B)의 일부까지 연장될 수 있다. 별도의 마스크층을 이용하여 스트링 분리 영역(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생층들(180) 및 층간 절연층들(120)을 제거할 수 있다.
다음으로, 희생층들(180)과 층간 절연층들(120)의 적층 구조물 상부를 덮는 셀 영역 절연층(190)을 형성할 수 있다.
도 10c를 참조하면, 희생층들(180) 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)을 형성할 수 있다.
채널 구조물들(CH) 및 더미 채널 구조물들(DCH)은 희생층들(180) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 채널 구조물들(CH)은 기판(101)의 제1 영역(A)에 형성되고, 더미 채널 구조물들(DCH)은 제2 영역(B)에 형성될 수 있다. 더미 채널 구조물들(DCH)은 기판 절연층(110)의 적어도 일부를 관통하도록 형성될 수 있다. 실시예들에 따라, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다. 실시예들에 따라, 더미 채널 구조물들(DCH)은 기판 절연층(110)을 완전히 관통하지 않고 기판 절연층(110) 내로만 연장되어, 기판(101)과 접촉되지 않을 수도 있을 것이다.
다음으로, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH) 내에, 에피택셜층(105), 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 절연층(150) 및 채널 패드들(155)을 형성할 수 있다. 더미 채널 구조물들(DCH) 외에, 채널 구조물들(CH)과 함께 제1 영역(A)에 더미 채널 구조물들이 더 배치되는 경우, 상기 더미 채널 구조물들도 본 단계에서 채널 구조물들(CH)과 함께 형성될 수 있다.
에피택셜층(105)은 선택적 에피택셜 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(105)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(105)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 더미 채널 구조물들(DCH) 내에서 에피택셜층들(105)은 상단이 기판 절연층(110) 내에 위치하며, 측면의 적어도 일부가 기판 절연층(110)으로 둘러싸이도록 형성될 수 있다. 이에 의해, 더미 채널 구조물들(DCH) 내에서 에피택셜층들(105)은 희생층들(180)로부터 이격되어 위치할 수 있다.
게이트 유전층(145)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 및 더미 채널 구조물들(DCH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이를 매립할 수도 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 10d를 참조하면, 희생층들(180)과 층간 절연층들(120)의 적층 구조물을 관통하는 개구부들(OP)을 형성하고, 개구부들(OP)을 통해 희생층들(180)을 제거할 수 있다.
먼저, 개구부들(OP)은 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 상기 적층 구조물을 이방성 식각함으로써 형성될 수 있다. 개구부들(OP)의 형성 전에, 하부 구조물들의 보호를 위하여, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH) 상에 셀 영역 절연층(190)을 추가로 형성할 수 있다. 개구부들(OP)은 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)에 대응되는 위치에 트렌치 형태로 형성될 수 있다. 따라서, 개구부들(OP)은 x 방향을 따라 연장되도록 형성되며, 일부는 제1 및 제2 영역(A, B) 전체를 따라 연장되고, 일부는 제2 영역(B)에서만 연장될 수 있다. 본 단계에서, 개구부들(OP)의 하부에서는 기판(101)이 노출될 수 있다.
다음으로, 희생층들(180)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들이 형성될 수 있으며, 상기 측면 개구부들을 통해 채널 구조물들(CH)의 게이트 유전층(145)의 일부 측벽들 및 하부 절연층(170)의 측면들이 노출될 수 있다. 본 단계에서, 희생층들(180)이 제거된 후, 층간 절연층(120)의 적층 구조물은 안정성이 떨어질 수 있으나, 개구부들(OP)이 이격된 영역들 및 더미 채널 구조물들(DCH)에 의해 상기 적층 구조물이 보다 안정적으로 지지될 수 있다. 특히, 제1 더미 채널 구조물들(DCH1)은 하부 분리 영역(GS)의 외측에 상대적으로 큰 크기로 배치되어, 층간 절연층들(120)의 적층 구조물에 대한 지지가 강화될 수 있다.
도 10e를 참조하면, 희생층들(180)이 제거된 영역에 도전성 물질을 매립하여 게이트 전극들(130)을 형성할 수 있다.
게이트 전극들(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 개구부들(OP)은 게이트 전극들(130)을 형성하기 위한 물질의 전달 패스를 제공할 수 있다. x 방향에서 일직선 상에 이격되어 배치되는 개구부들(OP)의 사이에는 게이트 전극들(130)이 분리되지 않고 연결되어 게이트 연결부들이 형성될 수 있다. 게이트 전극들(130)을 형성한 후 개구부들(OP) 내에 증착된 게이트 전극들(130)을 이루는 물질을 추가적인 공정을 통하여 제거할 수도 있다.
다음으로, 도 5a를 함께 참조하면, 개구부들(OP) 내에 분리층(107)을 형성할 수 있다.
분리층(107)은 절연 물질을 포함할 수 있으며, 실시예들에 따라 절연 물질 외에 도전성 물질을 더 포함할 수도 있다. 이에 의해 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)이 형성될 수 있으며, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 동일한 공정 단계에서 형성되어 서로 동일한 구조를 가질 수 있다.
이후에, 채널 구조물들(CH) 상에 콘택 플러그들 및 비트 라인들과 같은 상부 배선 구조물을 더 형성할 수 있다.
이에 의해, 최종적으로 도 1a 내지 도 5a의 반도체 장치(100)가 제조될 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 11을 참조하면, 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다. 실시예들에 따라, 전자 시스템(1000)은 데이터를 저장하는 전자 시스템일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 6 및 도 7을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 실시예들에 따라, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인들(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인들(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인들(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
실시예들에 따라, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
실시예들에 따라, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT2) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드 라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 입출력 패드(1101)를 더 포함할 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 컨트롤러 인터페이스(1221)를 포함할 수 있다. 컨트롤러 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 실시예들에 따라, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 실시예들에 따라, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 11의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물(3210) 및 메모리 채널 구조물(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 6 및 도 7을 참조하여 상술한 반도체 장치를 포함할 수 있다.
실시예들에 따라, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
실시예들에 따라, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 실시예들에 따라, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 13은 도 12의 반도체 패키지(2003)를 설명하며, 도 12의 반도체 패키지(2003)를 절단선 Ⅲ-Ⅲ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 13을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 12 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 패키지 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 패키지 상부 패드들(2130)과 패키지 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 패키지 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 12와 같이 전자 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 영역들, 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드 라인들(WL, 도 11 참조)과 전기적으로 연결되는 게이트 콘택 플러그들(3235)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 12 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 DCH: 더미 채널 구조물
GS: 하부 분리 영역 MS1: 제1 분리 영역
MS2a, MS2b: 제2 분리 영역 SS: 상부 분리 영역
BLK_C: 센터 블록 영역 BLK_E: 엣지 블록 영역
101: 기판 103: 상부 절연층
105: 에피택셜층 107: 분리층
110: 기판 절연층 120: 층간 절연층
130: 게이트 전극 140: 채널층
145: 게이트 유전층 150: 채널 절연층
155: 채널 패드 170: 하부 절연층
180: 희생층 190: 셀 영역 절연층

Claims (10)

  1. 제1 영역 및 제2 영역을 갖는 기판;
    상기 기판의 상기 제1 영역 상에서, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 기판의 상기 제2 영역 상에서, 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들;
    상기 기판의 상기 제1 영역 상에서, 상기 게이트 전극들을 관통하며 상기 기판 상에 수직하게 연장되는 채널 구조물들;
    상기 기판의 상기 제1 및 제2 영역 상에서, 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되고 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되고 센터 블록 영역 및 상기 센터 블록 영역의 외측에 배치된 엣지 블록 영역을 정의하는 분리 영역들; 및
    상기 기판의 상기 제2 영역 내에 배치되는 기판 절연층들을 포함하고,
    상기 센터 블록 영역 아래에서, 상기 기판 절연층들은 상기 제3 방향을 따라 제1 폭, 제1 간격, 및 상기 제1 폭과 상기 제1 간격의 합인 제1 피치를 가지고,
    상기 엣지 블록 영역 아래에서, 상기 기판 절연층들은 상기 제3 방향을 따라 제2 폭, 제2 간격, 및 상기 제2 폭과 상기 제2 간격의 합인 제2 피치를 가지고,
    하기 식(1) 내지 식(3)를 만족하고, 하기 X는 양수인 반도체 장치.
    제2 피치 = 제1 피치+X ------식(1)
    제2 간격 ≤ 제1 간격+X/2 ------식(2)
    제1 폭+X/2 ≤ 제2 폭 ------식(3)
  2. 제1 항에 있어서
    하기 식(4) 및 식(5)를 만족하는 반도체 장치.
    제2 간격 = 제1 간격------식(4)
    제2 폭 = 제1 폭 +X ------식(5)
  3. 제1 항에 있어서,
    상기 X는 1 nm 내지 10 nm인 반도체 장치.
  4. 제1 항에 있어서,
    상기 채널 구조물들은 상기 분리 영역들에 인접한 제1 채널 구조물들 및 상기 제1 채널 구조물들 사이에 배치된 제2 채널 구조물들을 더 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 채널 구조물들의 상기 제3 방향을 따른 폭은 상기 센터 블록 영역에서 보다 상기 엣지 블록 영역에서 큰 반도체 장치.
  6. 제4 항에 있어서,
    상기 제1 채널 구조물들의 중심과 상기 제1 채널 구조물들과 인접한 상기 제2 채널 구조물들의 중심 사이의 상기 제3 방향을 따른 거리는 상기 센터 블록 영역에서보다 상기 엣지 블록 영역에서 큰 반도체 장치.
  7. 제1 기판 및 상기 제1 기판 상에 배치되는 회로 소자들을 포함하는 제1 반도체 구조물; 및
    상기 제1 반도체 구조물 상에 배치되며 제1 영역 및 제2 영역을 갖는 제2 기판, 상기 제1 영역에서 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들, 상기 제1 영역에서 상기 게이트 전극들을 관통하며 연장되는 채널 구조물들, 상기 제1 및 제2 영역에서 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되고 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되고 센터 블록 영역 및 상기 센터 블록 영역의 외측에 배치된 엣지 블록 영역을 정의하는 분리 영역들, 및 상기 제2 영역에서 상기 분리 영역들 사이의 상기 제2 기판 내에 배치되는 기판 절연층들을 포함하는 제2 반도체 구조물을 포함하고,
    상기 기판 절연층들의 상기 제3 방향을 따른 폭은 상기 센터 블록 영역에서보다 상기 엣지 블록 영역에서 큰 반도체 장치.
  8. 제7 항에 있어서,
    상기 기판 절연층들의 상기 제3 방향을 따른 피치는 상기 센터 블록 영역에서보다 상기 엣지 블록 영역에서 큰 반도체 장치.
  9. 제7 항에 있어서,
    상기 기판 절연층들의 상기 제3 방향을 따른 간격은 상기 센터 블록 영역에서보다 상기 엣지 블록 영역에서 크거나 같은 반도체 장치.
  10. 제1 기판 및 상기 제1 기판 상에 배치되는 회로 소자들을 포함하는 제1 반도체 구조물; 및 상기 제1 반도체 구조물 상에 배치되며 제1 영역 및 제2 영역을 갖는 제2 기판, 상기 제1 영역에서 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들, 상기 제1 영역에서 상기 게이트 전극들을 관통하며 연장되는 채널 구조물들, 상기 제1 및 제2 영역에서 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되고 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되고 센터 블록 영역 및 상기 센터 블록 영역의 외측에 배치된 엣지 블록 영역을 정의하는 분리 영역들, 상기 제2 영역에서 상기 분리 영역들 사이의 상기 제2 기판 내에 배치되는 기판 절연층들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 제2 반도체 구조물을 포함하고, 상기 기판 절연층들의 상기 제3 방향을 따른 피치는 상기 센터 블록 영역에서보다 상기 엣지 블록 영역에서 크고, 상기 기판 절연층들의 상기 제3 방향을 따른 폭은 상기 센터 블록 영역에서보다 상기 엣지 블록 영역에서 큰 반도체 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하는 전자 시스템.
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