KR20220085103A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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강항규
김종수
임주영
조원석
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 영역, 제2 영역 및 제3 영역을 갖는 기판; 상기 제1 영역 및 상기 제2 영역 상에서 서로 이격되어 적층되고 상기 제3 영역 상에서 제1 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들; 상기 게이트 전극들과 교대로 적층되는 층간 절연층들; 상기 제1 영역 상에서 상기 게이트 전극들을 관통하며 반도체 물질을 포함하는 채널층을 포함하는 채널 구조물들; 상기 제2 영역 상에서 상기 게이트 전극들을 관통하며, 상기 제1 영역과 인접하여 배치되고, 반도체 물질을 포함하는 더미 채널층을 각각 포함하는 제1 더미 구조물들; 상기 제2 영역 상에서 상기 게이트 전극들을 관통하며, 상기 제3 영역과 인접하여 배치되고, 상기 제1 더미 구조물들과 다른 형상을 갖는 제2 더미 구조물들; 및 상기 제3 영역 상에서 상기 게이트 전극들을 관통하는 지지 구조물들을 포함하고, 상기 제2 더미 구조물들의 크기는 상기 지지 구조물들의 크기보다 크다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 영역, 제2 영역 및 제3 영역을 갖는 기판; 상기 제1 영역 및 상기 제2 영역 상에서 서로 이격되어 적층되고 상기 제3 영역 상에서 제1 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들; 상기 게이트 전극들과 교대로 적층되는 층간 절연층들; 상기 제1 영역 상에서 상기 게이트 전극들을 관통하며 반도체 물질을 포함하는 채널층을 포함하는 채널 구조물들; 상기 제2 영역 상에서 상기 게이트 전극들을 관통하며, 상기 제1 영역과 인접하여 배치되고, 반도체 물질을 포함하는 더미 채널층을 각각 포함하는 제1 더미 구조물들; 상기 제2 영역 상에서 상기 게이트 전극들을 관통하며, 상기 제3 영역과 인접하여 배치되고, 상기 제1 더미 구조물들과 다른 형상을 갖는 제2 더미 구조물들; 및 상기 제3 영역 상에서 상기 게이트 전극들을 관통하는 지지 구조물들을 포함하고, 상기 제2 더미 구조물들의 크기는 상기 지지 구조물들의 크기보다 클 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 영역, 제2 영역 및 제3 영역을 갖는 기판; 상기 제1 영역 및 상기 제2 영역 상에서 서로 이격되어 적층되고 상기 제3 영역 상에서 제1 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들; 상기 게이트 전극들과 교대로 적층되는 층간 절연층들; 상기 제1 영역 상에서 상기 게이트 전극들을 관통하고, 채널층을 포함하며 제1 패턴으로 배치되는 채널 구조물들; 상기 제2 영역 상에서 상기 게이트 전극들을 관통하며 상기 제1 패턴과 다른 제2 패턴으로 배치되는 더미 구조물들; 및 상기 제3 영역 상에서 상기 게이트 전극들을 관통하는 지지 구조물들을 포함하고, 상기 제2 영역은 상기 제1 영역 및 상기 제3 영역 사이에 배치되고, 상기 더미 구조물들 중 적어도 일부는 상기 지지 구조물들의 크기보다 클 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 베이스 기판; 상기 베이스 기판 상의 회로 소자들; 상기 회로 소자들의 상부에 배치되며 제1 영역, 제2 영역 및 제3 영역을 갖는 기판; 상기 제1 영역 및 상기 제2 영역 상에서 서로 이격되어 적층되고 상기 제3 영역 상에서 제1 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들; 상기 게이트 전극들과 교대로 적층되는 층간 절연층들; 상기 제1 영역 상에서 상기 게이트 전극들을 관통하며 채널층을 포함하며 제1 패턴으로 배치되는 채널 구조물들; 상기 제2 영역 상에서 상기 게이트 전극들을 관통하며 상기 제1 패턴과 다른 제2 패턴으로 배치되는 더미 구조물들; 상기 제3 영역 상에서 상기 게이트 전극들을 관통하는 지지 구조물들; 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치; 및 상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하고, 상기 제2 영역은 상기 제1 영역 및 상기 제3 영역 사이에 배치되고, 상기 더미 구조물들 중 적어도 일부는 상기 지지 구조물들의 크기보다 클 수 있다.
셀 영역에 배치된 채널 구조물 및 계단 영역에 배치된 지지 구조물 사이에 이원화 된 더미 구조물 패턴을 형성하여 적층 구조물의 구조적 안정성을 향상시킴으로써, 신뢰성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도의 부분 확대도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도의 부분 확대도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도의 부분 확대도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11a 내지 도 11d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 13은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 14 및 도 15는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다. 도 2는 도 1의 'X' 영역을 확대하여 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 3은 도 1의 절단선 Ⅰ-Ⅰ'를 따른 단면을 도시한다. 도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다. 도 4a는 도 3의 'A' 영역을 확대하여 도시하며, 도 4b는 도 3의 'B' 영역을 확대하여 도시한다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 5는 도 1의 절단선 Ⅱ-Ⅱ'를 따른 단면을 도시한다.
도 1 내지 도 5를 참조하면, 반도체 장치(100)는 베이스 기판(11)을 포함하는 주변 회로 구조물(PERI) 및 기판(101)을 포함하는 메모리 셀 구조물(CELL)을 포함할 수 있다. 메모리 셀 구조물(CELL)은 주변 회로 구조물(PERI) 상에 배치될 수 있다. 예시적인 실시예에서, 이와 반대로 메모리 셀 구조물(CELL)이 주변 회로 구조물(PERI)의 하부에 배치될 수도 있다.
주변 회로 구조물(PERI)은, 베이스 기판(11), 베이스 기판(11) 상에 배치된 회로 소자들(20), 회로 콘택 플러그들(40), 회로 배선 라인들(50), 주변 영역 절연층(90)을 포함할 수 있다.
베이스 기판(11)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(11)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다.
회로 소자들(20)은 트랜지스터를 포함할 수 있다. 예를 들어, 회로 소자들(20) 중 트랜지스터는 회로 게이트 유전층(22), 회로 게이트 전극(25) 및 소스/드레인 영역들(30)을 포함할 수 있다. 소스/드레인 영역들(30)은 회로 게이트 전극(25)의 양 측의 베이스 기판(11) 내에 배치될 수 있다. 주변 회로 구조물(PERI)의 회로 소자들(20)은 회로 게이트 전극(25)의 측면 상에 배치되는 스페이서층(24)을 더 포함할 수 있다.
주변 회로 구조물(PERI)은 베이스 기판(11) 상에서 회로 소자(20)를 덮는 주변 영역 절연층(90)을 더 포함할 수 있다. 회로 콘택 플러그들(40)은 주변 영역 절연층(90)의 일부를 관통하여 회로 소자들(20)에 전기적으로 연결될 수 있다. 회로 콘택 플러그들(40)에 의해 회로 소자(20)에 전기적 신호가 인가될 수 있다. 회로 배선 라인들(50)은 회로 콘택 플러그들(40)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
메모리 셀 구조물(CELL)은, 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 갖는 기판(101), 기판(101) 상에 교대로 적층된 층간 절연층들(120, 220) 및 게이트 전극들(130, 230)을 포함하는 적층 구조물(GS1, GS2), 제1 영역(R1)에서 게이트 전극들(130, 230)을 관통하도록 배치되는 채널 구조물들(CH), 적층 구조물(GS)을 관통하며 연장되는 분리 구조물들(MS), 제2 영역(R2)에서 게이트 전극들(130, 230)을 관통하도록 배치되는 더미 구조물들(DM1, DM2), 및 제3 영역(R3)에서 게이트 전극들(130, 230)을 관통하도록 배치되는 지지 구조물들(SP)을 포함할 수 있다. 메모리 셀 구조물(CELL)은 상부 분리 영역들(SS), 상부 콘택 구조물들(282), 상부 배선들(284), 및 캡핑 절연층(290)을 더 포함할 수 있다.
기판(101)의 제1 영역(R1) 및 제2 영역(R2) 상에 게이트 전극들(130, 230)이 수직하게 적층될 수 있다. 제1 영역(R1)은 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치될 수 있다. 제2 영역(R2)은 제1 영역(R1) 및 제3 영역(R3) 사이에 배치되며, 더미 구조물들(DM1, DM2)이 배치되는 영역일 수 있다. 기판(101)의 제3 영역(R3) 상에 제1 영역(R1) 및 제2 영역(R2) 상의 게이트 전극들(130, 230)이 계단 형태를 이루며 연장될 수 있다. 제3 영역(R3) 상에서 게이트 전극들(130, 230)은 제1 방향, 예를 들어, x 방향에서 서로 다른 길이로 연장될 수 있다. 제3 영역(R3)은 상기 메모리 셀들을 주변 회로 구조물(PERI)과 전기적으로 연결하기 위한 영역일 수 있다.
예시적인 실시예에서, 제1 영역(R1) 및 제2 영역(R2)은 '메모리 셀 영역' 또는 '메모리 셀 어레이 영역'으로 지칭될 수 있고, 제3 영역(R3)은 게이트 전극들(130, 230)이 계단 형태를 이루는 '계단 영역', 게이트 전극들(130, 230)이 서로 다른 길이로 연장되는 '연장 영역' 또는 '연결 영역'으로 지칭될 수 있다. 상기 메모리 셀 영역에 채널 구조물들(CH) 및 더미 구조물들(DM1, DM2)이 배치될 수 있고, 상기 계단 영역에 지지 구조물들(SP)이 배치될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 실리콘 층을 포함할 수 있다. 기판(101)은 불순물들을 더 포함할 수 있다. 예를 들어, 기판(101)은 n형의 도전형을 갖는 실리콘 층을 포함할 수 있다. 기판(101)은 n형의 도전형을 갖는 다결정 실리콘 층을 포함할 수 있다. 예시적인 실시예들에서, 기판(101)은 베이스 기판(11)보다 얇은 두께를 가질 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 수평 도전층들(102, 104)은 기판(101) 상에 순차적으로 적층되어 배치될 수 있다.
제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 4a에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제2 수평 도전층(104)은, 도 3에 도시된 것과 같이, 제1 수평 도전층(102)이 배치되지 않는 일부 영역들에서 기판(101)과 접촉할 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 제1 및 제2 수평 도전층들(102, 104)은 모두 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 예시적인 실시예들에서, 제2 수평 도전층(104)은 절연층으로 대체될 수 있다.
수평 절연층(110)은 제2 영역(R2)의 적어도 일부 및 제3 영역(R3)에서 제1 수평 도전층(102)과 나란하게 기판(101) 상에 배치될 수 있다. 수평 절연층(110)은, 도 3 및 도 4b에 도시된 것과 같이, 기판(101)의 제2 영역(R2) 및 제3 영역(R3) 상에 순차적으로 적층된 제1 내지 제3 수평 절연층들(111, 112, 113)을 포함할 수 있다. 수평 절연층(110)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다.
수평 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 및 제3 수평 절연층들(111, 113)과 제2 수평 절연층(112)은 서로 다른 절연 물질을 포함할 수 있다. 제1 및 제3 수평 절연층들(111, 113)은 서로 동일한 물질을 포함할 수 있다.
적층 구조물(GS1, GS2)은 하부 층간 절연층들(120)과 제1 게이트 전극들(130)을 포함하는 하부 적층 구조물(GS1) 및 상부 층간 절연층들(220)과 제2 게이트 전극들(230)을 포함하는 상부 적층 구조물(GS2)을 포함할 수 있다. 상부 적층 구조물(GS2)은 하부 적층 구조물(GS1) 상에 배치될 수 있다.
층간 절연층들(120, 220)은 기판(101)의 상면에 수직한 방향에서 서로 이격되고, x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120, 220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
층간 절연층들(120)은 하부 층간 절연층들(120), 상부 층간 절연층들(220), 및 하부 층간 절연층들(120)과 상부 층간 절연층들(220) 사이에 배치되는 중간 층간 절연층(125)을 포함할 수 있다. 예시적인 실시예에서, 중간 층간 절연층(125)의 두께는 하부 층간 절연층들(120) 및 상부 층간 절연층들(220)보다 두꺼울 수 있다.
게이트 전극들(130, 230)은 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물(GS1, GS2)을 이룰 수 있다. 제1 게이트 전극들(130)은 제2 기판(101) 상에 수직으로 이격되어 적층되어 하부 적층 구조물(GS1)을 이룰 수 있다. 제2 게이트 전극들(230)은 하부 적층 구조물(GS1) 상에 수직으로 이격되어 적층되어 상부 적층 구조물(GS2)을 이룰 수 있다. 게이트 전극들(130, 230)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극(130L), 복수의 메모리 셀들을 형성하기 위한 메모리 게이트 전극들(130, 230), 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들(230U)을 포함할 수 있다. 반도체 장치(100)의 데이터 저장 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극들(130, 230)의 개수가 결정될 수 있다. 실시예에 따라, 하부 및 상부 게이트 전극들(130L, 230U)은 각각 1개 내지 4개 또는 그 이상일 수 있으며, 메모리 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다.
게이트 전극들(130, 230)은 제1 영역(R1) 및 제2 영역(R2) 상에 수직하게 서로 이격되어 적층되며, 제2 영역(R2)으로부터 제3 영역(R3)으로 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130. 230)은, 도 3에 도시된 것과 같이, x 방향을 따라 게이트 전극들(130, 230) 사이에 단차 구조를 형성할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130, 230) 중 적어도 일부는, 일정 개수, 예를 들어 두 개 내지 여섯 개의 게이트 전극들(130, 230)이 하나의 게이트 그룹을 이루어, x 방향을 따라 상기 게이트 그룹들 사이에 단차 구조를 형성할 수 있다. 이 경우, 하나의 상기 게이트 그룹을 이루는 게이트 전극들(130, 230)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 상기 단차 구조에 의해, 게이트 전극들(130, 230)은 하부의 게이트 전극(130, 230)이 상부의 게이트 전극(130, 230)보다 길게 연장되는 계단 형태를 이루며 층간 절연층들(120, 220)로부터 상부로 노출되는 단부들을 제공할 수 있다. 예시적인 실시예들에서, 상기 단부들에서, 게이트 전극들(130, 230)은 상향된 두께를 가질 수 있다.
도 5에 도시된 것과 같이, 게이트 전극들(130, 230)은 x 방향으로 연장되는 분리 구조물들(MS)에 의하여 y 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 분리 구조물들(MS) 사이의 게이트 전극들(130, 230)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다.
게이트 전극들(130, 230)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130, 230)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130, 230)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예에서, 게이트 전극들(130, 230)은 알루미늄 산화물과 같은 금속 산화물층을 더 포함할 수 있다.
본 실시예에서, 반도체 장치(100)는 제1 게이트 전극들(130)을 포함하는 하부 적층 구조물(GS1) 및 제2 게이트 전극들(230)을 포함하는 상부 적층 구조물(GS2)을 포함하여, 게이트 적층 구조물이 2단으로 배치된 것으로 설명하였지만, 게이트 전극들(130, 230)의 게이트 적층 구조물은 다른 복수의 단(예, 3단 또는 4단)의 구조를 가질 수도 있다. 다시 말해, z 방향을 따라 적층되는 적층 구조물의 개수 및 채널 구조물들의 개수는 다양하게 변경될 수 있다.
채널 구조물들(CH)은 기판(101)의 제1 영역(R1) 상에서 기판(101)의 상면 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다.
예시적인 실시예에서, 채널 구조물들(CH)은 제1 패턴으로 배치될 수 있다. 본 명세서에서, "~ 패턴으로 배치"된다는 것은, 이격 거리, 배열 방식 등을 포함하는 배열 형태, 배열 양식, 또는 배열 스타일을 의미할 수 있다. 상기 제1 패턴은 채널 구조물들(CH) 중 y 방향을 따라 인접한 한 쌍의 채널 구조물들(CH) 간의 거리(d1)가 채널 구조물들(CH) 중 x 방향 및 y 방향 사이의 사선 방향을 따라 인접한 한 쌍의 채널 구조물들(CH) 간의 거리(d2)보다 큰 패턴으로 정의될 수 있다.
채널 구조물들(CH)은 제1 더미 구조물들(DM1)과 최소 이격 거리를 갖는 제1 채널 구조물들(CHa), 제1 채널 구조물들(CHa) 각각과 최소 이격 거리를 갖는 제2 채널 구조물들(CHb), 및 제3 채널 구조물들(CHc)을 포함할 수 있다.
제1 채널 구조물들(CHa) 및 제2 채널 구조물들(CHb)은 기판(101)의 제2 영역(R2)에 인접하여 배치될 수 있다. 제1 채널 구조물들(CHa)은 y 방향을 따라 일렬로 배열될 수 있다. 제2 채널 구조물들(CHb)은 y 방향을 따라 일렬로 배열될 수 있으며, 제1 채널 구조물들(CHa)보다 제1 더미 구조물들(DM1)로부터 멀리 이격될 수 있다.
제3 채널 구조물들(CHc)은 제1 채널 구조물들(CHa) 및 제2 채널 구조물들(CHb)보다 상대적으로 제2 영역(R2)으로부터 멀리 배치될 수 있다. 즉, 제3 채널 구조물들(CHc)은 제1 및 제2 채널 구조물들(CHa, CHb)보다 제1 더미 구조물들(DM1)과의 거리가 더 멀 수 있다.
예시적인 실시예에서, 제1 채널 구조물들(CHa), 제2 채널 구조물들(CHb), 및 제3 채널 구조물들(CHc) 각각의 크기는 제1 더미 구조물들(DM1)의 크기(S2)보다 작을 수 있다.
예시적인 실시예에서, 제1 채널 구조물들(CHa)의 크기(S1a)는 제2 채널 구조물들(CHb)의 크기(S1b)보다 클 수 있다. 예시적인 실시예에서, 제2 채널 구조물들(CHb)의 크기(S1b)는 제3 채널 구조물들(CHc)의 크기(S1c)보다 클 수 있다. 제2 영역(R2)에 인접한 제1 및 제2 채널 구조물들(CHa, CHb)의 크기를 제3 채널 구조물들(CHc)보다 크게 형성하므로, 하부 채널 구조물(CH1)이 기판(101)의 상면까지 연장되도록 형성될 수 있으며, 하부 채널 구조물들(CH1) 및 상부 채널 구조물(CH2)의 연결 구조가 보다 안정적으로 형성될 수 있다.
예시적인 실시예에서, 채널 구조물들(CH)의 크기(S1)는 서로 동일할 수 있다. 예를 들어, 제1 채널 구조물들(CHa)의 크기(S1a), 제2 채널 구조물들(CHb)의 크기(S1b), 및 제3 채널 구조물들(CHc)의 크기(S1c)는 실질적으로 동일할 수 있다.
채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 구조물들(CH) 각각은 게이트 전극들(130, 230)의 하부 및 상부 적층 구조물(GS1, GS2)을 각각 관통하는 하부 채널 구조물(CH1) 및 상부 채널 구조물(CH2)을 포함할 수 있다. 예시적인 실시예들에서, 채널 구조물들(CH) 중 일부는 더미 채널일 수 있다.
도 3의 단면도 상에서 하부 채널 구조물(CH1) 및 상부 채널 구조물(CH2) 각각은 z 방향을 따라 폭이 감소하는 영역과 폭이 증가하는 영역을 갖도록 도시되어 있으나, 이에 한정하지 않으며, 하부 채널 구조물들(CH1) 및 상부 채널 구조물들(CH2)은 기판(101)의 상면까지 연속적으로 변화하는 폭을 가질 수 있다.
도 4a에 도시된 것과 같이, 채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 매립 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
도 4a에 도시된 것과 같이, 채널 구조물들(CH)은 하부의 하부 채널 구조물들(CH1)과 상부의 상부 채널 구조물들(CH2)이 연결된 형태를 가질 수 있다. 하부 채널 구조물들(CH1)은 하부 채널 구조물들로, 상부 채널 구조물들(CH2)은 상부 채널 구조물들로 지칭될 수 있다. 도 11a에서 설명하는 공정 단계에서, 제1 및 제2 채널 구조물들(CH1, CH2)은 각각 다른 단계에서 식각 공정을 수행하여 채널 홀을 형성하므로, 하부 채널 구조물(CH1)의 상단 및 상부 채널 구조물(CH2)의 하단의 폭은 차이 날 수 있다. 상기 폭의 차이에 의해, 채널 구조물들(CH)은 하부 채널 구조물(CH1)의 상단 및 상부 채널 구조물(CH2)의 하단을 연결하는 영역에서 절곡부를 가질 수 있다. 하부 채널 구조물(CH1)과 상부 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 매립 절연층(150)이 서로 연결된 상태일 수 있다.
채널 패드(255)는 상부의 상부 채널 구조물(CH2)의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 하부 채널 구조물(CH1) 및 상부 채널 구조물(CH2)은 각각 채널 패드(255)를 포함할 수도 있으며, 이 경우, 하부 채널 구조물(CH1)의 채널 패드(255)는 상부 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다. 채널 패드들(255)은 채널 매립 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(255)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130, 230)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130, 230)을 따라 수평 방향으로 연장될 수 있다.
더미 구조물들(DM)은 기판(101)의 제2 영역(R2) 상에서 적층 구조물(GS)의 게이트 전극들(130, 230)을 관통하며 배치될 수 있다. 더미 구조물들(DM)은 기판(101)의 제1 영역(R1) 상에 배치되는 채널 구조물들(CH) 및 기판(101)의 제3 영역(R3) 상에서 게이트 전극들(130, 230)을 관통하도록 배치되는 지지 구조물들(SP) 사이에 배치될 수 있다.
예시적인 실시예에서, 더미 구조물들(DM)은 채널 구조물들(CH)의 상기 제1 패턴과 다른 제2 패턴으로 배치될 수 있다. 예시적인 실시예에서, 상기 제2 패턴은 더미 구조물들(DM) 중 y 방향을 따라 인접한 한 쌍의 더미 구조물들(DM) 간의 거리가 더미 구조물들(DM) 중 x 방향 및 y 방향 사이의 사선 방향을 따라 인접한 한 쌍의 더미 구조물들(DM) 간의 거리보다 작은 패턴으로 정의될 수 있다. 상기 제2 패턴은 도시된 것에 한정하지 않으며, 다양하게 변경될 수 있다. 예를 들어, 상기 제2 패턴은 규칙적으로 배열되어 있으나, 불규칙적으로 배열된 패턴일 수 있다.
더미 구조물들(DM)은 제1 영역(R1)과 인접하여 배치되는 제1 더미 구조물들(DM1) 및 제3 영역(R3)과 인접하여 배치되는 제2 더미 구조물들(DM2)을 포함할 수 있다. 기판(101)의 제2 영역(R2)에서, 더미 구조물들(DM)은 각각 채널 구조물들(CH)보다 큰 제1 더미 구조물들(DM1) 및 지지 구조물들(SP)보다 큰 제2 더미 구조물들(DM2)을 포함하므로, 채널 구조물들(CH)의 전기적 안정성과 지지 구조물들(SP)에 의한 적층 구조물(GS1, GS2)의 구조적 안정성을 동시에 향상시킬 수 있다.
제1 더미 구조물들(DM1)의 크기(S2)는 채널 구조물들(CH)의 크기(S1)보다 클 수 있다. 본 명세서에서 크기는 최대 폭 또는 평균 폭으로 정의될 수 있다. 예시적인 실시예에서, 제1 더미 구조물들(DM1)의 크기(S2)는 제2 더미 구조물들(DM2)의 크기(S3)보다 작을 수 있다. 제1 더미 구조물들(DM1)은 도 1의 평면도 상에서 원형으로 도시되어 있으나, 이에 한정하지 않으며, 타원형 또는 사각형 등의 형태를 가질 수 있다.
예시적인 실시예에서, 제1 더미 구조물들(DM1)의 형상은 채널 구조물들(CH)의 형상과 실질적으로 동일하거나 유사할 수 있다. 상기 형상은 단면도 상에서의 형상 또는 평면도에서의 형상을 의미할 수 있다. 본 명세서에서 단면도 상에서의 형상은 z 방향을 따라 변하는 폭을 갖는 구성요소들의 양 측벽의 형태를 의미할 수 있다. 본 명세서에서 평면도 상에서의 형상은 각 구성요소들의 x 축 방향을 따른 폭 및 y 축 방향을 따른 폭 등을 고려한 형상을 의미할 수 있다.
제1 더미 구조물들(DM1) 및 채널 구조물들(CH)은 도 11a 및 도 11b를 참조하여 설명한 것과 같이, 동일한 단계의 식각 공정에 의하여 관통 홀들을 형성하고, 동일한 물질들을 순차적으로 매립하여 형성하므로, 도 3의 단면도 상에서와 같이 서로 유사한 형상을 가질 수 있다. 예를 들어, 제1 더미 구조물들(DM1)은 채널 구조물들(CH)과 유사하게 중간 층간 절연층(125)과 인접한 영역에서 폭이 불연속적으로 변경되는 형상을 가질 수 있다.
제1 더미 구조물들(DM1)은 게이트 전극들(130, 230)의 하부 및 상부 적층 구조물(GS1, GS2)을 각각 관통하는 제1 하부 더미 구조물(DML1) 및 제1 상부 더미 구조물(DMU1)을 포함할 수 있다. 제1 하부 더미 구조물(DML1) 및 제1 상부 더미 구조물(DMU1)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이 또는 변경에 의한 절곡부를 가질 수 있다.
제1 더미 구조물들(DM1)의 크기(S2)가 채널 구조물들(CH)의 크기(S1)보다 크게 형성되므로, 도 11a를 참조하여 설명하는 제1 더미 구조물들(DM1) 및 채널 구조물들(CH)을 형성하기 위한 복수의 채널 홀들의 형성 단계에서, 상기 채널 홀들이 하부 적층 구조물(GS1)의 상단까지 안정적으로 형성될 수 있다. 이에 따라, 제1 더미 구조물들(DM1)의 제1 하부 더미 구조물(DML1) 및 제1 상부 더미 구조물(DMU1)의 연결 구조가 안정적으로 형성될 수 있고, 채널 구조물들(CH)의 하부 채널 구조물(CH1) 및 상부 채널 구조물(CH2)의 연결 구조 또한 안정적으로 형성될 수 있다. 하부 및 상부 채널 구조물(CH1, CH2)의 연결 구조가 안정적으로 형성되므로, 채널 구조물들(CH)의 전기적 특성이 저하되는 것을 방지할 수 있다.
제1 더미 구조물들(DM1) 중 서로 인접한 한 쌍의 제1 더미 구조물들(DM1) 간의 최소 이격 거리는 채널 구조물들(CH) 중 서로 인접한 한 쌍의 채널 구조물들(CH) 간의 최소 이격 거리보다 클 수 있다. 예시적인 실시예에서, 상기 제1 더미 구조물들(DM1) 간의 최소 이격 거리는 y 방향을 따른 인접한 한 쌍의 제1 더미 구조물들(DM1) 간의 거리(d3) 또는 x 방향을 따른 인접한 한 쌍의 제1 더미 구조물들(DM1) 간의 거리(d4)일 수 있다.
제1 더미 구조물들(DM1) 중 y 방향을 따라 인접한 한 쌍의 제1 더미 구조물들(DM1) 간의 거리(d3)는 제1 더미 구조물들(DM1) 중 x 방향 및 y 방향 사이의 사선 방향을 따라 인접한 한 쌍의 제1 더미 구조물들(DM1) 간의 거리(d5)보다 작을 수 있다. 제1 더미 구조물들(DM1) 중 x 방향을 따라 인접한 한 쌍의 제1 더미 구조물들(DM1) 간의 거리(d4)는 제1 더미 구조물들(DM1) 중 x 방향 및 y 방향 사이의 사선 방향을 따라 인접한 한 쌍의 제1 더미 구조물들(DM1) 간의 거리(d5)보다 작을 수 있다.
예시적인 실시예에서, 제1 더미 구조물들(DM1) 중 y 방향을 따라 인접한 한 쌍의 제1 더미 구조물들(DM1) 간의 거리(d3)는 제1 더미 구조물들(DM1) 중 x 방향을 따라 인접한 한쌍의 제1 더미 구조물들(DM1) 간의 거리(d4)와 실질적으로 동일할 수 있으나 이에 한정하지 않는다.
제1 더미 구조물들(DM1)의 패턴은 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, y 방향을 따른 제1 더미 구조물들(DM1) 간의 거리(d3)와 x 방향을 따른 제1 더미 구조물들(DM1) 간의 거리(d4)는 서로 다를 수 있다. 도 1 및 도 2에서 제1 더미 구조물들(DM1)은 규칙적으로 배치되어 있으나, 이에 한정하지 않으며, 불규칙적으로 배치될 수 있다. 예를 들어, 인접한 한 쌍의 제1 더미 구조물들(DM1) 간의 y 방향을 따른 거리는 각각의 제1 더미 구조물들(DM1)마다 서로 다를 수 있고, 인접한 한 쌍의 제1 더미 구조물들(DM1) 간의 x 방향을 따른 거리는 각각의 제1 더미 구조물들(DM1)마다 서로 다를 수 있다.
도 4a에 도시된 것과 같이, 제1 더미 구조물들(DM1)은 채널 구조물들(CH)과 동일한 물질로 이루어진 구성요소들을 포함할 수 있다. 제1 더미 구조물들(DM1) 및 채널 구조물들(CH)은 실질적으로 동일한 구조 또는 유사한 구조를 가질 수 있다. 본 명세서에서 "동일한 구조를 갖는" 것에서 "구조"는 각 구성요소가 포함하는 물질 및 상기 물질들을 포함하는 구성요소들의 배치 관계 등을 의미한다. 즉, 제1 더미 구조물들(DM1)의 구성요소들은 채널 구조물들(CH)과 동일 또는 유사하게 배치될 수 있다. 제1 더미 구조물들(DM1) 내에는 더미 채널층(140a)이 배치될 수 있다. 제1 더미 구조물들(DM1) 내에서 더미 채널층(140a)은 내부의 더미 채널 매립 절연층(150)을 둘러싸는 환형으로 형성될 수 있다. 더미 채널층(140a)은 채널층(140)과 동일한 물질을 포함할 수 있으며, 예를 들어, 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
도 4a에 도시된 것과 같이, 제1 더미 구조물들(DM1)은 제1 하부 더미 구조물들(DML1)과 제1 상부 더미 구조물들(DMU1)이 연결된 형태를 가질 수 있다. 도 11a에서 설명하는 공정 단계에서, 제1 더미 구조물들(DM1)은 제1 및 제2 채널 구조물들(CH1, CH2)과 같이, 제1 하부 더미 구조물들(DML1)과 제1 상부 더미 구조물들(DMU1)이 각각 다른 단계에서 식각 공정을 수행하여 제1 더미 홀을 형성하므로, 제1 하부 더미 구조물(DML1)의 상단 및 제1 상부 더미 구조물(DMU1)의 하단의 폭은 차이 날 수 있다. 상기 폭의 차이에 의해, 제1 더미 구조물들(DM)은 제1 하부 더미 구조물(DML1)의 상단 및 제1 상부 더미 구조물(DMU1)의 하단을 연결하는 영역에서 절곡부를 가질 수 있다. 제1 하부 더미 구조물(DML1)과 제1 상부 더미 구조물(DMU1)의 사이에서 더미 채널층(140a), 더미 게이트 유전층(145a), 및 더미 채널 매립 절연층(150a)이 서로 연결된 상태일 수 있다.
더미 채널 패드(255a)는 상부의 제1 상부 더미 구조물(DMU1)의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 하부 더미 구조물(DML1) 및 제1 상부 더미 구조물(DMU1)은 각각 더미 채널 패드(255a)를 포함할 수도 있으며, 이 경우, 제1 하부 더미 구조물(DML1)의 더미 채널 패드(255a)는 제1 상부 더미 구조물(DMU1)의 더미 채널층(140a)과 연결될 수 있다. 더미 채널 패드들(255a)은 더미 채널 매립 절연층(150a)의 상면을 덮고 더미 채널층(140a)과 연결되도록 배치될 수 있다. 채널 패드들(255a)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
더미 게이트 유전층(145a)은 게이트 전극들(130, 230)과 더미 채널층(140a)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 더미 게이트 유전층(145a)은, 게이트 유전층(145)과 동일 또는 유사하게, 더미 채널층(140a)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다.
제2 더미 구조물들(DM2)의 크기(S3)는 지지 구조물들(SP)의 크기(S4)보다 클 수 있다. 지지 구조물들(SP)의 크기(S4)는 예시적인 실시예에서, 제2 더미 구조물들(DM2)의 크기(S3)는 채널 구조물들(CH) 및 제1 더미 구조물들(DM1)보다 클 수 있다. 제2 더미 구조물들(DM2)은 y 방향을 따른 폭(S3b)이 길게 연장된 바(bar) 형태의 타원형으로 도시되어 있으나, 이에 한정하지 않으며, 원형 또는 사각형 등의 형태를 가질 수 있다.
제2 더미 구조물들(DM2)의 크기(S3)가 지지 구조물들(SP)의 크기(S4)보다 크게 형성되므로, 도 11c를 참조하여 설명하는 제2 더미 구조물들(DM2) 및 지지 구조물들(SP)을 형성하기 위한 관통 홀 형성 단계에서, 상기 관통 홀이 기판(101)의 상면까지 안정적으로 형성될 수 있다. 이에 따라, 제2 더미 구조물들(DM2) 및 지지 구조물들(SP)은 기판(101)의 일부를 리세스하도록 형성될 수 있다. 제2 더미 구조물들(DM2) 및 지지 구조물들(SP)이 기판(101)의 상면까지 연장되도록 형성되어, 적층 구조물(GS)의 안정성을 높일 수 있다.
예시적인 실시예에서, 제2 더미 구조물들(DM2)의 x 방향을 따른 폭(S3a)은 y 방향을 따른 폭(S3b)보다 작을 수 있다.
예시적인 실시예에서, 제2 더미 구조물들(DM2)의 x 방향을 따른 최대 폭(S3a)은 지지 구조물들(SP)의 x 방향을 따른 최대 폭(S4a)과 실질적으로 동일할 수 있다. 예시적인 실시예에서, 제2 더미 구조물들(DM2)의 x 방향을 따른 최대 폭(S3a)은 지지 구조물들(SP)의 x 방향을 따른 최대 폭(S4a)보다 클 수 있다.
예시적인 실시예에서, 제2 더미 구조물들(DM2)의 y 방향을 따른 최대 폭(S3b)은 지지 구조물들(SP)의 y 방향을 따른 최대 폭(S4b)보다 클 수 있다. 예시적인 실시예에서, 하나의 제2 더미 구조물(DM2)은 x 방향에서 2개의 지지 구조물들(SP)과 중첩될 수 있다. 본 실시예에서, 제2 더미 구조물들(DM2)의 y 방향을 따른 폭(S3b)은 지지 구조물들(SP)의 y 방향을 따른 폭(S4b)의 약 2배보다 큰 것으로 도시되어 있으나, 이에 한정하지 않으며, 실시예에 따라 다양하게 변경될 수 있다.
제2 더미 구조물들(DM2) 중 y 방향을 따라 서로 인접한 한 쌍의 제2 더미 구조물들(DM2) 간의 거리(d6)는 지지 구조물들(SP) 중 y 방향을 따라 서로 인접한 한 쌍의 지지 구조물들(SP) 간의 거리(d7)보다 클 수 있다. 제2 더미 구조물들(DM2)의 크기(S3)가 지지 구조물들(SP)의 크기(S4)보다 크므로, 제2 더미 구조물들(DM2) 간의 거리는 지지 구조물들(SP) 간의 거리보다 멀게 배치되어, 제2 더미 구조물들(DM2)의 구조적 안정성을 높일 수 있다.
제2 더미 구조물들(DM2)의 패턴은 실시예들에 따라 다양하게 변경될 수 있다. 도 1 및 도 2에서 제2 더미 구조물들(DM2)은 규칙적으로 배치되어 있으나, 이에 한정하지 않으며, 불규칙적으로 배치될 수 있다. 예를 들어, 인접한 한 쌍의 제2 더미 구조물들(DM2) 간의 y 방향을 따른 거리는 각각의 제2 더미 구조물들(DM2)마다 서로 다를 수 있고, 인접한 한 쌍의 제2 더미 구조물들(DM2) 간의 x 방향을 따른 거리는 각각의 제2 더미 구조물들(DM2)마다 서로 다를 수 있다.
예시적인 실시예에서, 제2 더미 구조물들(DM2)은 제1 더미 구조물들(DM1) 및 채널 구조물들(CH)과 다른 형상을 가질 수 있다. 제2 더미 구조물들(DM2)은 도 11a 내지 도 11c를 참조하여 설명한 것과 같이, 서로 다른 단계의 식각 공정에 의하여 형성되므로, 도 3의 단면도 상에서 제1 더미 구조물들(DM1)과 다른 형상을 가질 수 있다. 예를 들어, 제1 더미 구조물들(DM1)은 중간 층간 절연층(125)과 인접한 영역에서 폭이 불연속적으로 변화하는 형상을 가지는 것과 달리, 제2 더미 구조물들(Dm2)은 중간 층간 절연층(125)과 인접한 영역에서 폭이 연속적으로 변화하는 형상을 가질 수 있다.
제2 더미 구조물들(DM2)은 도 11c를 참조하여 설명하는 공정 단계에서, 하부 및 상부 적층 구조물(GS1, GS2)을 동시에 관통하도록 식각 공정 진행하여 형성되므로, 제2 더미 구조물들(DM2)은 하부 적층 구조물(GS1) 및 상부 적층 구조물(GS2)이 연결되는 경계에서 연속적인 폭을 가질 수 있다. 채널 구조물들(CH) 및 제1 더미 구조물들(DM1)과 달리, 중간 층간 절연층(125)과 인접한 영역에서, 제2 더미 구조물들(DM2)의 폭은 연속적으로 작아질 수 있다. 즉, 제2 더미 구조물들(DM2)은 중간 층간 절연층(125)과 인접한 영역에서, 절곡부를 포함하지 않을 수 있다.
제2 더미 구조물들(DM2)의 상면은 채널 구조물들(CH) 및 제1 더미 구조물들(DM1)의 상면보다 더 높은 레벨에 배치될 수 있다.
제2 더미 구조물들(DM2)은 제1 더미 구조물들(DM1)과 서로 다른 구조를 가질 수 있다. 예시적인 실시예에서, 제1 더미 구조물들(DM1)은 채널 구조물들(CH)과 유사하게 반도체 물질을 포함한 더미 채널층(140a) 및 절연 물질을 포함한 더미 채널 매립층(150a)을 포함하는 반면, 제2 더미 구조물들(DM2)은 반도체 물질층 없이 절연성 물질층으로만 이루어질 수 있다. 예시적인 실시예에서, 제2 더미 구조물들(DM2) 및 지지 구조물들(SP)은 실질적으로 동일한 구조 또는 유사한 구조를 가질 수 있다.
제2 더미 구조물들(DM2)은 지지 구조물들(SP)과 동일한 물질을 포함할 수 있다. 제2 더미 구조물들(DM2)은 절연성 물질층(165a)을 포함할 수 있다. 상기 절연 물질층(165a)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
지지 구조물들(SP)의 크기(S4)는 채널 구조물들(CH)의 크기(S1)보다 클 수 있다. 지지 구조물들(SP)의 크기(S4)가 채널 구조물들(CH)의 크기(S1)보다 크게 형성되므로, 도 11c를 참조하여 설명하는 관통 홀 형성 단계에서 기판(101) 상면까지 안정적으로 연장될 수 있다.
지지 구조물들(SP)은, 제2 더미 구조물들(DM2)과 유사하게, 도 11c를 참조하여 설명하는 공정 단계에서, 하부 및 상부 적층 구조물(GS1, GS2)을 동시에 관통하도록 식각 공정 진행하여 형성될 수 있다. 이에 따라, 지지 구조물들(SP)은 하부 적층 구조물(GS1) 및 상부 적층 구조물(GS2)이 연결되는 경계에서 연속적인 폭을 가질 수 있다. 채널 구조물들(CH) 및 제1 더미 구조물들(DM1)과 달리, 중간 층간 절연층(125)과 인접한 영역에서, 지지 구조물들(SP)의 폭은 연속적으로 작아질 수 있다. 즉, 지지 구조물들(SP)은 중간 층간 절연층(125)과 인접한 영역에서, 절곡부를 포함하지 않을 수 있다.
지지 구조물들(SP)의 상면은 채널 구조물들(CH) 및 제1 더미 구조물들(DM1)의 상면보다 더 높은 레벨에 배치될 수 있다. 예시적인 실시예에서, 지지 구조물들(SP)의 상면은 제2 더미 구조물들(DM2)의 상면과 동일한 레벨에 배치될 수 있다.
지지 구조물들(SP)은 절연성 물질층(165)을 포함할 수 있다. 절연 물질층(165)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
계단 영역에 해당하는 제3 영역(R2, R3)에 절연성 물질층(165)을 포함하는 지지 구조물들(SP)이 배치되는 경우, 상기 계단 영역에 연결되는 컨택 플러그들(180)의 전기적 신뢰성은 높아질 수 있다.
예시적인 실시예에서, 채널 구조물들(CH) 및 제1 더미 구조물들(DM1) 중 서로 인접한 채널 구조물(CH) 및 제1 더미 구조물(DM1) 사이의 거리(da)는 제2 더미 구조물들(DM2) 및 지지 구조물들(SP) 중 서로 인접한 제2 더미 구조물(DM2) 및 지지 구조물(SP) 사이의 거리(Dc)보다 작을 수 있다. 예시적인 실시예에서, 제1 더미 구조물들(DM1) 및 제2 더미 구조물들(DM2) 중 서로 인접한 제1 더미 구조물(DM1) 및 제2 더미 구조물(DM2) 사이의 거리(Db)는 제2 더미 구조물들(DM2) 및 지지 구조물들(SP) 중 서로 인접한 제2 더미 구조물(DM2) 및 지지 구조물(SP) 사이의 거리(Dc)보다 작을 수 있다.
분리 구조물(MS)은, 도 1 및 도 5에 도시된 것과 같이, 게이트 전극들(130, 230)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 분리 구조물(MS)은, 도 1에 도시된 것과 같이, 복수개가 평면도 상에서 서로 평행하게 배치될 수 있다. 분리 구조물(MS)의 개수 및 배치는 도시된 것에 한정하지 않으며, 실시예에 따라 다양하게 변경될 수 있다.
도 5에 도시된 것과 같이, 분리 구조물(MS)은 기판(101)의 하면 상에 적층된 게이트 전극들(130, 230) 전체를 관통하여 기판(101)과 연결될 수 있다. 분리 구조물(MS)은 게이트 전극들(130, 230)의 상기 하부 및 상부 적층 구조물들(GS1, GS2)에서 절곡부 없이 연장될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 분리 구조물(MS)도 채널 구조물들(CH)과 유사하게 하부 및 상부 분리 영역들이 연결된 형태를 가질 수도 있을 것이다.
분리 구조물(MS)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있다. 분리 구조물(MS)은 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 예시적인 실시예들에서, 분리 구조물(MS)에는 도전층이 더 배치될 수도 있다. 이 경우, 상기 도전층은 반도체 장치(100)의 공통 소스 라인 또는 공통 소스 라인과 연결되는 콘택 플러그로 기능할 수 있다.
상부 분리 영역들(SS)은, 도 1 및 도 5에 도시된 것과 같이, 분리 구조물들(MS) 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130, 230) 중 최상부의 상부 게이트 전극(230U)을 포함한 게이트 전극들(230)의 일부를 관통하도록 배치될 수 있다. 상부 분리 영역들(SS)은, 도 5에 도시된 것과 같이, 예를 들어, 상부 게이트 전극들(230U)을 포함하여 총 네 개의 게이트 전극들(230)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극들(230)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역들(SS)에 의해 분리된 상부 게이트 전극들(230U)은 서로 다른 스트링 선택 라인을 이룰 수 있다. 상부 분리 영역들(SS)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
콘택 구조물들(280)은 제3 영역(R3) 상에서 상부로부터 캡핑 절연층(290)의 일부를 관통하여 계단 형태를 이루는 게이트 전극들(130, 230)의 상면들과 각각 연결될 수 있다. 콘택 구조물들(280)은, 도시되지 않은 단면에서, 게이트 전극들(130, 230)을 일부 리세스하며 게이트 전극들(130, 230)과 연결될 수 있다. 콘택 구조물들(280)은 상부에서 상부 배선들(184)과 전기적으로 연결될 수 있다. 콘택 구조물들(280)은 게이트 전극들(130)을 주변 회로 구조물(PERI)의 회로 소자들(20)과 전기적으로 연결할 수 있다. 콘택 구조물들(280)의 배치 위치, 개수, 및 형상은 다양하게 변경될 수 있다. 콘택 구조물들(280)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 콘택 구조물들(280)은 금속 질화물로 이루어진 배리어 금속층을 더 포함할 수 있다.
상부 콘택 구조물들(282)은 캡핑 절연층(290)을 관통하여 채널 구조물들(CH) 및 콘택 구조물들(280)과 각각 연결될 수 있다. 상부 콘택 구조물들(282)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
상부 배선들(284)은 메모리 셀 구조물(CELL) 내의 메모리 셀들과 전기적으로 연결되는 상부 배선 구조물을 형성할 수 있다. 상부 배선들(284)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
캡핑 절연층(290)은 기판(101) 및 기판(101) 상의 게이트 전극들(130, 230)을 덮도록 배치될 수 있다. 캡핑 절연층(290)은 절연성 물질로 이루어질 수 있으며, 복수의 절연 층들로 이루어질 수 있다.
도 6 내지 도 10에 도시된 구성요소들 중 도 1 내지 도 5의 동일한 참조번호를 갖는 구성요소들의 경우, 도 1 내지 도 5에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략하며, 변경된 구성요소를 중심으로 설명한다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도의 부분 확대도이다. 도 6은 도 1의 'X' 영역에 대응되는 영역을 확대하여 도시한다.
도 6을 참조하면, 반도체 장치(100a)는 한 쌍의 분리 구조물들(MS) 사이에서 y 방향으로 길게 연장된 하나의 제2 더미 구조물(MS2)을 포함할 수 있다. 복수의 제2 더미 구조물들(MS2)은 x 방향을 따라 평행하게 이격되어 배치될 수 있다.
예시적인 실시예에서, 제2 더미 구조물들(DM2)의 x 방향을 따른 최대 폭(S3a)은 지지 구조물들(SP)의 x 방향을 따른 최대 폭(S4a)과 실질적으로 동일할 수 있다. 예시적인 실시예에서, 제2 더미 구조물들(DM2)의 x 방향을 따른 최대 폭(S3a)은 지지 구조물들(SP)의 x 방향을 따른 최대 폭(S4a)보다 클 수 있다.
예시적인 실시예에서, 제2 더미 구조물들(DM2)의 y 방향을 따른 최대 폭(S3b)은 지지 구조물들(SP)의 y 방향을 따른 최대 폭(S4b)보다 클 수 있다. 예시적인 실시예에서, 하나의 제2 더미 구조물(DM2)은 x 방향에서 4개의 지지 구조물들(SP)과 중첩될 수 있다. 본 실시예에서, 하나의 제2 더미 구조물(DM2)의 y 방향을 따른 폭(S3b)은 4개의 지지 구조물들(SP)의 y 방향을 따른 폭(S4b)의 합보다 클 수 있다.
예시적인 실시예에서, 제2 더미 구조물들(DM2)은 상부 분리 영역들(SS)의 적어도 일부를 관통할 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도의 부분 확대도이다. 도 7은 도 1의 'X' 영역에 대응되는 영역을 확대하여 도시한다.
도 7을 참조하면, 반도체 장치(100b)는 복수의 제2 더미 구조물들(MS2)은 지지 구조물들(SP)과 기판(101)의 상면 상에서 행과 열을 이루며 배치될 수 있다.
예시적인 실시예에서, 제2 더미 구조물들(DM2)의 x 방향을 따른 최대 폭(S3a)은 지지 구조물들(SP)의 x 방향을 따른 최대 폭(S4a)과 실질적으로 동일할 수 있다. 예시적인 실시예에서, 제2 더미 구조물들(DM2)의 x 방향을 따른 최대 폭(S3a)은 지지 구조물들(SP)의 x 방향을 따른 최대 폭(S4a)보다 클 수 있다.
예시적인 실시예에서, 제2 더미 구조물들(DM2)의 y 방향을 따른 최대 폭(S3b)은 지지 구조물들(SP)의 y 방향을 따른 최대 폭(S4b)보다 클 수 있다. 예시적인 실시예에서, 하나의 제2 더미 구조물(DM2)은 x 방향에서 하나의 지지 구조물들(SP)과 중첩될 수 있다. 즉, 한 쌍의 분리 구조물들(MS) 사이에 y 방향을 따라 배치된 제2 더미 구조물들(DM2) 및 지지 구조물들(SP) 각각의 개수는 동일할 수 있다.
예시적인 실시예에서, 제2 더미 구조물들(DM2)의 크기가 커질수록 인접한 더미 구조물들(DM2) 간의 거리(d8)는 커질 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도의 부분 확대도이다. 도 8은 도 1의 'X' 영역에 대응되는 영역을 확대하여 도시한다.
도 8을 참조하면, 반도체 장치(100c)는 서로 다른 크기의 제2 더미 구조물들(MS2)을 포함할 수 있다. 예를 들어, 반도체 장치(100c)는 2개 이상의 지지 구조물들(SP)과 x 방향에서 중첩되도록, y 방향을 따라 길게 연장된 바(bar) 형태의 제2 더미 구조물(MS2) 및 하나의 지지 구조물(SP)과 x 방향에서 중첩되도록 배치된 제2 더미 구조물(MS2)을 포함할 수 있다. 제2 더미 구조물들(MS2) 중 일부는 3개의 지지 구조물들(SP)과 중첩되도록 도시되어 있으나 이에 한정하지 않으며, 제2 더미 구조물들(MS2)의 배치와 크기는 다양하게 변경될 수 있다. 예시적인 실시예에서, 서로 다른 크기의 제2 더미 구조물들(MS2)이 x 방향을 따라 교대로 배치될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 9를 참조하면, 반도체 장치(100d)는 주 분리 영역들(MS1), 제1 보조 분리 영역들(MS2a), 및 제2 보조 분리 영역들(MS2b)을 포함할 수 있다.
주 분리 영역들(MS1), 제1 보조 분리 영역들(MS2a), 및 제2 보조 분리 영역들(MS2b)은 도 3을 참조하여 설명하는 제1 및 제2 적층 구조물(GS1, GS2)을 관통할 수 있다.
주 분리 영역들(MS1)은 평면도 상에서 x 방향을 따라 연장되고, y 방향에서 서로 이격되어 배치될 수 있다.
제1 보조 분리 영역들(MS2a) 및 제2 보조 분리 영역들(MS2b) 각각은 한 쌍의 주 분리 영역들(MS1)의 사이에서 x 방향을 따라 연장되며 y 방향에서 서로 이격되어 배치될 수 있다. 제2 보조 분리 영역들(MS2b)은 제1 보조 분리 영역들(MS2a)과 엇갈려 배치될 수 있다. 계단 영역인 기판(101)의 제3 영역(R3)에서 제2 보조 분리 영역들(MS2b)이 제1 보조 분리 영역들(MS2a)과 엇갈려 배치될 수 있다. 제1 보조 분리 영역들(MS2a) 및 제2 보조 분리 영역들(MS2b)은 y 방향을 따라 서로 쉬프트(shift)되어 배치될 수 있다.
예시적인 실시예에서, 제1 보조 분리 영역들(MS2a)은 한 쌍의 주 분리 영역들(MS1)의 사이에서 y 방향을 따라 서로 제1 거리를 갖도록 배열되고, 제2 보조 분리 영역들(MS2b)은 한 쌍의 주 분리 영역들(MS1)의 사이에서 y 방향을 따라 서로 제1 거리와 크기가 다른 제2 거리를 갖도록 배열될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 10을 참조하면, 반도체 장치(100e)에서, 도 1 내지 도 5를 참조하여 설명한 더미 구조물들(DM) 및 지지 구조물들(SP)을 포함하는 메모리 셀 구조물(CELL)과 주변 회로 구조물(PERI)은 본딩 구조물을 통해 서로 접합될 수 있다. 반도체 장치(100e)의 메모리 셀 구조물(CELL)은 도 3의 반도체 장치(100)의 메모리 셀 구조물(CELL)을 상하 반전시켜 도시되었으며, 상부 배선들(284)과 연결되는 상부 본딩 구조물(153, 156)을 더 포함할 수 있다. 주변 회로 구조물(PERI)은 상부 본딩 구조물(153, 156)과 접합되며 회로 배선 라인들(50)과 연결되는 하부 본딩 구조물(143, 146)을 더 포함할 수 있다.
하부 본딩 구조물(143, 146)은 회로 배선 라인들(50)과 연결되는 하부 본딩 비아(143) 및 하부 본딩 비아(143)와 연결되는 하부 본딩 패드(146)를 포함할 수 있다. 상부 본딩 구조물(153, 156)은 상부 배선들(284)과 연결되는 상부 본딩 비아(153) 및 상부 본딩 비아(153)와 연결되는 상부 본딩 패드(156)를 포함할 수 있다. 하부 본딩 구조물(143, 146) 및 상부 본딩 구조물(153, 156)은 각각 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다. 하부 본딩 패드(146) 및 상부 본딩 패드(156)는 주변 회로 구조물(PERI)과 메모리 셀 구조물(CELL)의 접합을 위한 본딩층으로 기능할 수 있다. 또한, 하부 본딩 패드(146) 및 상부 본딩 패드(156)는 주변 회로 구조물(PERI)과 메모리 셀 구조물(CELL) 사이의 전기적 연결 경로를 제공할 수 있다.
도 10의 실시예는 도 1 내지 도 9를 참조하여 설명한 반도체 장치에 동일하게 적용될 수 있다.
도 11a 내지 도 11d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 11a 내지 도 11d는 도 3에 대응하는 영역을 나타낸다.
도 11a를 참조하면, 베이스 기판(11) 상에 회로 소자들(20) 및 하부 배선 구조물들을 포함하는 주변 회로 구조물(PERI)을 형성하고, 주변 회로 구조물(PERI)의 상부에 메모리 셀 구조물(CELL)이 제공되는 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)을 형성한 후, 희생 절연층들(118) 및 제1 층간 절연층들(120)을 교대로 적층하여 제1 적층 구조물(GS1)을 형성할 수 있다. 다음으로, 희생 절연층들(118) 및 제1 층간 절연층들(120)의 제1 적층 구조물(GS1)을 일부 제거한 후, 관통 희생층들(119a, 119b)을 형성할 수 있다. 다음으로, 제1 적층 구조물(GS1) 상에 제2 희생 절연층들(218) 상부 층간 절연층들(220)을 교대로 적층하여 제2 적층 구조물(GS2)을 형성한 후, 채널 홀들(CHH) 및 제1 더미 홀들(DMH1)을 형성할 수 있다.
먼저, 베이스 기판(11) 내에 소자 분리층들을 형성하고, 베이스 기판(11) 상에 회로 게이트 유전층(22) 및 회로 게이트 전극(25)을 순차적으로 형성할 수 있다. 상기 소자 분리층들은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(22)과 회로 게이트 전극(25)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(22)은 실리콘 산화물로 형성되고, 회로 게이트 전극(25)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(22)과 회로 게이트 전극(25)의 양 측벽에 스페이서층(24) 및 소스/드레인 영역들(30)을 형성할 수 있다. 실시예들에 따라, 스페이서층(24)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(30)을 형성할 수 있다.
상기 하부 배선 구조물들 중 회로 콘택 플러그들(40)은 주변 영역 절연층(90)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(50)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(90)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(90)은 상기 하부 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 회로 배선 라인(50)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(20) 및 상기 하부 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 기판(101)은 주변 영역 절연층(90) 상에 형성될 수 있다. 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 기판(101)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다.
수평 절연층(110)을 이루는 제1 내지 제3 수평 절연층들(111, 112, 113)은 순차적으로 기판(101) 상에 적층될 수 있다. 수평 절연층(110)은 후속 공정을 통해 일부가 도 3의 제1 수평 도전층(102)으로 교체되는 층들일 수 있다. 제1 및 제3 수평 절연층들(111, 113)은 제2 수평 절연층(112)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 및 제3 수평 절연층들(111, 113)은 하부 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 희생 절연층들(118)과 동일한 물질로 이루어질 수 있다. 수평 절연층(110)은 일부 영역들에서 패터닝 공정에 의해 제거될 수 있다.
제2 수평 도전층(104)은 수평 절연층(110) 상에 형성되며, 수평 절연층(110)이 제거된 영역에서 제2 기판(101)과 접촉될 수 있다. 이에 따라, 제2 수평 도전층(104)은 수평 절연층(110)의 단부들을 따라 절곡되며, 상기 단부들을 덮고 제2 기판(101) 상으로 연장될 수 있다.
다음으로, 제1 희생 절연층들(118)은 후속 공정을 통해 일부가 제1 게이트 전극들(130)(도 3 참조)로 교체되는 층일 수 있다. 희생 절연층들(118)은 하부 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 하부 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 하부 층간 절연층들(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 제1 희생 절연층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 하부 층간 절연층들(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 하부 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 하부 층간 절연층들(120) 및 제1 희생 절연층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
기판(101)의 제3 영역(R3)에서, 상부의 제1 희생 절연층들(118)이 하부의 제1 희생 절연층들(118)보다 짧게 연장되도록, 마스크층을 이용하여 제1 희생 절연층들(118)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 제1 희생 절연층들(118)은 계단 형상을 이룰 수 있다.
다음으로, 제1 희생 절연층들(118)과 하부 층간 절연층들(120)의 적층 구조물 상부를 덮는 캡핑 절연층(290)의 일부를 형성할 수 있다.
제1 및 제2 관통 희생층들(119a, 119b)은 각각 도 3의 하부 채널 구조물들(CH1) 및 제1 하부 더미 구조물(DML1)에 대응되는 위치에서, 제1 적층 구조물(GS1)을 관통하도록 형성될 수 있다.
먼저, 하부 채널 구조물들(CH1) 및 제1 하부 더미 구조물들(DML1)에 대응되는 관통 홀들을 형성할 수 있다. 하부 채널 구조물들(CH1)에 대응되는 관통 홀들의 폭은 제1 하부 더미 구조물들(DML1)에 대응되는 관통 홀들의 폭보다 작을 수 있다.
제1 적층 구조물(GS1)의 높이로 인하여, 상기 관통 홀들의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 상기 제1 하부 더미 구조물들(DML1)에 대응되는 관통 홀들의 폭이 하부 채널 구조물들(CH1)에 대응되는 관통 홀들의 폭보다 크므로, 안정적으로 상기 관통 홀들은 기판(101)까지 연장되도록 형성될 수 있다. 예시적인 실시예들에서, 상기 관통 홀들은 기판(101)의 일부를 리세스하도록 형성될 수도 있다. 관통 희생층들(119a, 119b)은 상기 관통 홀에 절연물질을 채워 형성할 수 있다.
상부 층간 절연층들(220) 및 제2 희생 절연층들(218)은, 제1 적층 구조물(GS1)에서와 유사하게 교대로 적층되어 형성될 수 있다. 희생 절연층들(118, 218)과 층간 절연층들(120, 220)의 적층 구조물(GS1, GS2) 상부를 덮는 캡핑 절연층(290)을 형성할 수 있다.
제2 희생 절연층들(218)은 후속 공정을 통해 제2 게이트 전극들(230)로 교체되는 층일 수 있다. 제2 희생 절연층들(218)은 상부 층간 절연층들(220)과 다른 물질로 형성될 수 있다. 예를 들어, 하부 층간 절연층들(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 제2 희생 절연층들(218)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 상부 층간 절연층들(220)과 다른 물질로 이루어질 수 있다. 실시예들에서, 상부 층간 절연층들(220)의 두께는 모두 동일하지 않을 수 있다.
기판(101)의 제3 영역(R3)에서, 상부의 제2 희생 절연층들(218)이 하부의 제2 희생 절연층들(218)보다 짧게 연장되도록, 마스크층을 이용하여 제2 희생 절연층들(218)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 제2 희생 절연층들(218)은 계단 형상을 이룰 수 있다.
관통 홀들을 형성하는 식각 공정 전, 식각되지 않는 영역, 예를 들어, 제2 영역(R2)의 적어도 일부 및 제3 영역(R3)의 적층 구조물(GS1, GS2) 상에 비정질 탄소막(Amorphous Carbon Layer, ACL) 등을 포함하는 제1 마스크 층이 형성될 수 있다.
다음으로, 제1 적층 구조물(GS1)에서와 유사하게 도 3의 상부 채널 구조물들(CH2) 및 제1 상부 더미 구조물(DMU1)에 대응되는 위치에서 식각 공정을 진행하여, 관통 홀이 제2 적층 구조물(GS2)을 관통하도록 형성될 수 있다. 상부 채널 구조물들(CH2)에 대응되는 채널 홀들(CHH)의 폭은 제1 상부 더미 구조물들(DMU1)에 대응되는 제1 더미 홀(DMH1)들의 폭보다 작을 수 있다.
제1 더미 홀들(DMH1)의 폭이 채널 홀들(CHH)의 폭보다 크므로, 안정적으로 제1 더미 홀들(DMH1) 및 채널 홀들(CHH)은 관통 희생층들(119a, 119b)까지 연장되도록 형성될 수 있다. 즉, 상기 제1 마스크 층에 인접하여 형성되는 제1 더미 홀들(DMH1)의 크기를 상대적으로 더 크게 형성하므로, 제1 더미 홀들(DMH1) 및 채널 홀들(CHH)을 포함하는 상기 관통 홀들은 안정적으로 기판(101)의 상면 또는 제1 적층 구조물(GS1)의 상단까지 연장되도록 형성될 수 있다.
예시적인 실시예에서, 제1 더미 홀들(DMH1) 및 채널 홀들(CHH)은 관통 희생층들(119a, 119b)의 상단의 적어도 일부를 리세스하도록 형성될 수 있다.
상기 제2 적층 구조물(GS2)을 관통하는 관통 홀의 측벽은 제2 적층 구조물(GS2)의 높이로 인하여, 제1 적층 구조물(GS1)의 상면에 수직하지 않을 수 있다. 따라서, 관통 희생층들(119)의 상면 및 제2 적층 구조물(GS1)의 관통 홀의 하부의 폭은 불연속적일 수 있다.
도 11b를 참조하면, 기판(101)의 제1 영역(R1)에 배치되는 채널 구조물들(CH) 및 기판(101)의 제2 영역(R2)에 배치되는 제1 더미 구조물들(DM1)을 형성할 수 있다.
채널 구조물들(CH) 및 제1 더미 구조물들(DM1)은 제1 적층 구조물(GS1)의 제1 및 제2 관통 희생층들(119a, 119b) 각각을 제거하여 제1 적층 구조물(GS1)로부터 제2 적층 구조물(GS2)까지 연장된 관통 홀을 형성한 후 이를 매립함으로써 형성될 수 있다.
채널 구조물들(CH) 및 제1 더미 구조물들(DM1)은 제1 적층 구조물(GS1) 및 제2 적층 구조물(GS2)에서 각각 두 번의 식각 공정에 의하여 헝성되므로, 제1 적층 구조물(GS1) 및 제2 적층 구조물(GS2)의 경계에서 절곡부를 가질 수 있다.
상기 제1 영역(R1)에 배치된 관통 홀들 내에 채널층(140), 게이트 유전층(145), 채널 절연층(150), 및 채널 패드들(255)을 형성하여 채널 구조물들(CH)을 형성할 수 있다. 게이트 유전층(145)은 균일한 두께를 가지도록 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다.
상기 제2 영역(R2)에 배치된 관통 홀들 내에 더미 채널층(140a), 더미 게이트 유전층(145a), 더미 채널 절연층(150a), 및 더미 채널 패드들(255a)을 형성하여 제1 더미 구조물들(DM1)을 형성할 수 있다. 상기 제1 더미 구조물들(DM1)의 구성요소는 채널 구조물들(CH)의 구성요소와 동일하게 형성되어 동일한 물질을 포함할 수 있다.
도 11c를 참조하면, 기판(101)의 제2 영역(R2)에서 제2 더미 홀(DMH2)을 형성하고, 기판(101)의 제3 영역(R3)에서 더미 관통 홀들(H)을 형성할 수 있다.
제2 더미 홀(DMH2) 및 더미 관통 홀들(H)을 형성하는 식각 공정 전, 식각되지 않는 영역, 예를 들어, 제2 영역(R2)의 적어도 일부 및 제1 영역(R1)의 적층 구조물(GS1, GS2) 상에 비정질 탄소막(Amorphous Carbon Layer, ACL) 등을 포함하는 제2 마스크 층이 형성될 수 있다.
더미 관통 홀들(H)은 도 3의 지지 구조물들(SP)과 대응되는 기판(101)의 제3 영역(R3)에서 제1 적층 구조물(GS1) 및 제2 적층 구조물(GS2)을 동시에 관통하도록 식각 공정 진행하여 형성될 수 있다. 더미 관통 홀들(H)의 폭은 채널 구조물들(CH)의 폭보다 크게 형성될 수 있다.
제2 더미 홀들(DMH2)은 도 3의 제2 더미 구조물들(DM2)과 대응되는 기판(101)의 제2 영역(R2)에서 제1 적층 구조물(GS1) 및 제2 적층 구조물(GS2)을 동시에 관통하도록 식각 공정 진행하여 형성될 수 있다. 제2 더미 홀들(DMH2)은 더미 관통 홀(H)보다 크게 형성될 수 있다.
제2 더미 홀들(DMH2)의 폭이 더미 관통 홀들(H)의 폭보다 크므로, 안정적으로 제2 더미 홀들(DMH2) 및 더미 관통 홀들(H)은 기판(101)의 상면까지 연장되도록 형성될 수 있다. 즉, 상기 제2 마스크 층에 인접하여 형성되는 제2 더미 홀들(DMH2)의 크기를 상대적으로 더 크게 형성하므로, 제2 더미 홀들(DMH2) 및 더미 관통 홀들(H)은 안정적으로 기판(101)의 상면까지 연장되도록 형성될 수 있다.
예시적인 실시예에서, 제2 더미 홀들(DMH2) 및 더미 관통 홀들(H)은 기판(101)의 상면의 적어도 일부를 리세스하도록 형성될 수 있다.
제2 더미 홀들(DMH2) 및 더미 관통 홀들(H)은 제1 적층 구조물(GS1) 및 제2 적층 구조물(GS2)을 동시에 관통하므로, 중간 층간 절연층(125)에서 절곡부 없이 연속적으로 감소하는 형태를 가질 수 있다.
도 11d를 참조하면, 제2 더미 홀들(DMH2) 및 더미 관통 홀들(H)에 절연 물질을 매립하여 제2 더미 구조물들(DM2) 및 지지 구조물들(SP)을 형성할 수 있다. 다음으로, 적어도 일부 영역에서 제1 내지 제3 수평 절연층들(111, 112, 113)을 제거한 후, 제1 수평 도전층(102)을 형성할 수 있다. 다음으로, 희생 절연층들(118, 218)을 도전성 물질로 치환하여 게이트 전극들(130, 230)을 형성할 수 있다.
제2 더미 홀들(DMH2) 및 더미 관통 홀들(H)에 동일한 절연 물질을 매립하여 각각 더미 절연성 물질층(165a) 및 절연성 물질층(165)을 포함하는 제2 더미 구조물들(DM2) 및 지지 구조물들(SP)을 형성할 수 있다.
도 11c에서 설명하는 제2 더미 홀들(DMH2) 및 더미 관통 홀들(H)의 형태에 따라, 제2 더미 구조물들(DM2) 및 지지 구조물들(SP)은 중간 층간 절연층(125)에서 절곡부 없이 연속적으로 감소하는 형태를 가질 수 있다.
다음으로, 분리 구조물(MS)(도 1 및 도 5 참조)과 대응되는 영역에서 개구부를 형성할 수 있다.
상기 개구부를 통해 제1 내지 제3 수평 절연층들(111, 112, 113)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 및 제3 수평 절연층들(111, 113)의 제거 공정 시에, 제2 수평 절연층(112)이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다. 제1 내지 제3 수평 절연층들(111, 112, 113)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 상기 개구부들 내에서 상기 희생 스페이서층들을 제거할 수 있다.
다음으로, 희생 절연층들(118, 218)은 습식 식각 공정을 이용하여, 층간 절연층들(120, 220) 및 제2 수평 도전층(104)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120, 220) 사이에 복수의 터널부들이 형성될 수 있다. 게이트 전극들(130, 230)을 이루는 도전성 물질은 상기 터널부들을 채울 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
다음으로, 도 3을 함께 참조하면, 상기 개구부 내에 절연 물질을 채워 분리 구조물(MS)을 형성할 수 있다. 다음으로, 캡핑 절연층(290)을 관통하는 콘택 홀들을 형성하고, 상기 콘택 홀들 내에 도전성 물질을 증착하여 콘택 구조물들(280)을 형성할 수 있다. 다음으로, 상부 콘택 구조물(282) 및 상부 배선들(284)을 형성하여 도 3의 반도체 장치(100)를 제조할 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 12를 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 11d를 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(110F) 및 제1 구조물(110F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(110F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 13은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 13을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 12의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 10을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 14 및 도 15는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 14 및 도 15는 도 13의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 13의 반도체 패키지(2003)를 절단선 Ⅲ-Ⅲ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 14를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 13 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 13과 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 적층 구조물(3210), 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 적층 구조물(3210)의 워드라인들(WL)(도 12 참조)과 전기적으로 연결되는 게이트 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 5를 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각은, 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 갖는 기판(101), 제2 영역(R2)에서 게이트 전극들(130, 230)을 관통하도록 배치되는 더미 구조물들(DM1, DM2), 및 제3 영역(R3)에서 게이트 전극들(130, 230)을 관통하도록 배치되는 지지 구조물들(SP)을 포함하며, 더미 구조물들(DM1, DM2)은 채널 구조물들(CH)보다 큰 제1 더미 구조물들(DM1) 및 지지 구조물들(SP)보다 큰 제2 더미 구조물들(DM2)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 적층 구조물(3210)의 외측에 배치될 수 있으며, 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 13 참조)를 더 포함할 수 있다.
도 15를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 적층 구조물(4210), 적층 구조물(4210)을 관통하는 채널 구조물들(4220)과 분리 구조물(4230), 및 채널 구조물들(4220) 및 적층 구조물(4210)의 워드라인들(도 12의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 메모리 채널 구조물들(4220)과 전기적으로 연결되는 비트라인들(4240) 및 워드라인들(도 12의 WL)과 전기적으로 연결되는 게이트 연결 배선들(4235)을 통하여, 각각 메모리 채널 구조물들(4220) 및 워드라인들(도 12의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
반도체 칩들(2200a) 각각은 확대도에 도시된 것과 같이, 제1 더미 구조물들(DM1), 제2 더미 구조물들(DM2) 및 지지 구조물들(SP)을 더 포함할 수 있다. 다른 예에서, 반도체 칩들(2200a) 각각은 도 10의 반도체 장치를 포함할 수 있다. 다른 예에서, 반도체 칩들(2200a) 각각은 도 1 내지 도 9의 실시예들이 도 10의 실시예들에 적용된 반도체 장치를 포함할 수도 있다. 반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 13의 2210)를 더 포함할 수 있다.
도 14의 반도체 칩들(2200) 및 도 15의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 14의 반도체 칩들(2200) 및 도 15의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치
MS: 분리 영역
CH: 채널 구조물
DM1: 제1 더미 구조물
DM2: 제2 더미 구조물
SP: 지지 구조물
GS1, GS2: 적층 구조물
140: 채널층
140a: 더미 채널층
165: 절연성 물질층
165a: 더미 절연성 물질층

Claims (10)

  1. 제1 영역, 제2 영역 및 제3 영역을 갖는 기판;
    상기 제1 영역 및 상기 제2 영역 상에서 서로 이격되어 적층되고 상기 제3 영역 상에서 제1 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들;
    상기 게이트 전극들과 교대로 적층되는 층간 절연층들;
    상기 제1 영역 상에서 상기 게이트 전극들을 관통하며 반도체 물질을 포함하는 채널층을 포함하는 채널 구조물들;
    상기 제2 영역 상에서 상기 게이트 전극들을 관통하며, 상기 제1 영역과 인접하여 배치되고, 반도체 물질을 포함하는 더미 채널층을 각각 포함하는 제1 더미 구조물들;
    상기 제2 영역 상에서 상기 게이트 전극들을 관통하며, 상기 제3 영역과 인접하여 배치되고, 상기 제1 더미 구조물들과 다른 형상을 갖는 제2 더미 구조물들; 및
    상기 제3 영역 상에서 상기 게이트 전극들을 관통하는 지지 구조물들을 포함하고,
    상기 제2 더미 구조물들의 크기는 상기 지지 구조물들의 크기보다 큰 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 더미 구조물들의 크기는 상기 채널 구조물들의 크기보다 큰 반도체 장치.
  3. 제2 항에 있어서,
    상기 제2 더미 구조물들의 크기는 상기 제1 더미 구조물들의 크기보다 큰 반도체 장치.

  4. 제1 항에 있어서,
    상기 지지 구조물들의 크기는 상기 채널 구조물들의 크기보다 큰 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 더미 구조물들 중 상기 제1 방향과 수직한 제2 방향에서 인접한 제1 더미 구조물들 간의 거리는, 상기 제1 더미 구조물들 중 상기 제1 방향 및 상기 제2 방향 사이의 사선 방향인 제3 방향에서 인접한 상기 제1 더미 구조물들 간의 거리보다 작은 반도체 장치.
  6. 제1 항에 있어서,
    상기 제2 더미 구조물들 중 상기 제1 방향과 수직한 제2 방향에서 인접한 제2 더미 구조물들 간의 거리는 상기 제2 더미 구조물들 중 상기 제1 방향 및 상기 제2 방향 사이의 사선 방향인 제3 방향에서 인접한 상기 제2 더미 구조물들 간의 거리보다 작은 반도체 장치.
  7. 제1 항에 있어서,
    상기 채널 구조물들은 상기 제1 더미 구조물들과 최소 이격 거리를 갖는 제1 채널 구조물 및 상기 제1 채널 구조물과 최소 이격 거리를 갖는 제2 채널 구조물을 포함하고,
    상기 제1 채널 구조물의 크기는 상기 제2 채널 구조물의 크기보다 큰 반도체 장치.
  8. 제1 항에 있어서,
    상기 층간 절연층들은 하부 층간 절연층들, 상부 층간 절연층들, 및 상기 하부 층간 절연층들 및 상부 층간 절연층들 사이에 배치되고 상기 하부 층간 절연층들 및 상부 층간 절연층들보다 두꺼운 중간 층간 절연층을 포함하고,
    상기 채널 구조물들 및 상기 제1 더미 구조물들 각각은 상기 중간 층간 절연층과 인접한 영역에서 크기 차이에 의한 절곡부를 포함하고,
    상기 제2 더미 구조물들 및 상기 지지 구조물들 각각은 상기 중간 층간 절연층과 인접한 영역에서 연속적으로 작아지는 크기를 갖는 반도체 장치.
  9. 제1 영역, 제2 영역 및 제3 영역을 갖는 기판;
    상기 제1 영역 및 상기 제2 영역 상에서 서로 이격되어 적층되고 상기 제3 영역 상에서 제1 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들;
    상기 게이트 전극들과 교대로 적층되는 층간 절연층들;
    상기 제1 영역 상에서 상기 게이트 전극들을 관통하고, 채널층을 포함하며 제1 패턴으로 배치되는 채널 구조물들;
    상기 제2 영역 상에서 상기 게이트 전극들을 관통하며 상기 제1 패턴과 다른 제2 패턴으로 배치되는 더미 구조물들; 및
    상기 제3 영역 상에서 상기 게이트 전극들을 관통하는 지지 구조물들을 포함하고,
    상기 제2 영역은 상기 제1 영역 및 상기 제3 영역 사이에 배치되고,
    상기 더미 구조물들 중 적어도 일부는 상기 지지 구조물들의 크기보다 큰 반도체 장치.
  10. 베이스 기판; 상기 베이스 기판 상의 회로 소자들; 상기 회로 소자들의 상부에 배치되며 제1 영역, 제2 영역 및 제3 영역을 갖는 기판; 상기 제1 영역 및 상기 제2 영역 상에서 서로 이격되어 적층되고 상기 제3 영역 상에서 제1 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들; 상기 게이트 전극들과 교대로 적층되는 층간 절연층들; 상기 제1 영역 상에서 상기 게이트 전극들을 관통하며 채널층을 포함하며 제1 패턴으로 배치되는 채널 구조물들; 상기 제2 영역 상에서 상기 게이트 전극들을 관통하며 상기 제1 패턴과 다른 제2 패턴으로 배치되는 더미 구조물들; 상기 제3 영역 상에서 상기 게이트 전극들을 관통하는 지지 구조물들; 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하고,
    상기 제2 영역은 상기 제1 영역 및 상기 제3 영역 사이에 배치되고,
    상기 더미 구조물들 중 적어도 일부는 상기 지지 구조물들의 크기보다 큰 데이터 저장 시스템.

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