KR20220166892A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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KR20220166892A
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손용훈
김준형
임준성
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 갖는 기판, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역 상에서 제2 방향을 따라 서로 다른 길이로 연장되어, 상면들이 상부로 노출되는 패드 영역들을 갖는 게이트 전극들, 상기 제1 영역 상에서, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들의 상기 패드 영역들을 관통하여 상기 제1 방향으로 연장되는 콘택 플러그들, 및 상기 콘택 플러그들을 둘러싸는 콘택 절연층들을 포함하고, 상기 게이트 전극들은, 상기 패드 영역들에서, 아래의 상기 게이트 전극들보다 상기 콘택 플러그들을 향하여 돌출된 측면들을 갖는다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상의 회로 소자들, 및 하부 배선 라인들을 포함하는 제1 반도체 구조물, 및 상기 제1 반도체 구조물 상에 배치되는 제2 반도체 구조물을 포함하고, 상기 제2 반도체 구조물은, 제1 영역 및 제2 영역을 갖는 제2 기판, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역 상에서 제2 방향을 따라 서로 다른 길이로 연장되어, 상면들이 상부로 노출되는 패드 영역들을 갖는 게이트 전극들, 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 상기 제1 영역 상에서, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되는 분리 영역들, 상기 게이트 전극들의 상기 패드 영역들과 각각 연결되며, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장되는 콘택 플러그들, 및 상기 콘택 플러그들을 둘러싸는 콘택 절연층들을 포함하고, 상기 패드 영역들은, 상기 패드 영역들 아래의 상기 게이트 전극들보다 상기 콘택 플러그들을 향하여 돌출되어 상기 제1 방향에서 상기 콘택 플러그들과 중첩되는 제1 패드부들 및 상기 제1 패드부들을 둘러싸는 제2 패드부들을 갖고, 상기 게이트 전극들은, 상기 제1 영역 상에서 제1 두께를 갖고, 상기 제2 패드부들에서 상기 제1 두께보다 큰 제2 두께를 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 영역 및 제2 영역을 갖는 기판, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역 상에서 제2 방향을 따라 서로 다른 길이로 연장되어, 상면들이 상부로 노출되는 패드 영역들을 갖는 게이트 전극들, 상기 제1 영역 상에서, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들의 상기 패드 영역들을 관통하여 상기 제1 방향으로 연장되는 콘택 플러그들, 및 상기 콘택 플러그들을 둘러싸는 콘택 절연층들을 포함하고, 상기 게이트 전극들은, 상기 패드 영역들에서, 아래의 상기 게이트 전극들보다 상기 콘택 플러그들을 향하여 돌출된 측면들을 가질 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 제1 영역 및 제2 영역을 갖는 기판, 상기 기판의 일 측의 회로 소자들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치, 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고, 상기 반도체 저장 장치는, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역 상에서 제2 방향을 따라 서로 다른 길이로 연장되어, 상면들이 상부로 노출되는 패드 영역들을 갖는 게이트 전극들, 상기 제1 영역 상에서, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들의 상기 패드 영역들을 관통하여 상기 제1 방향으로 연장되는 콘택 플러그들, 및 상기 콘택 플러그들을 둘러싸는 콘택 절연층들을 더 포함하고, 상기 게이트 전극들은, 상기 패드 영역들에서, 아래의 상기 게이트 전극들보다 상기 콘택 플러그들을 향하여 돌출된 측면들을 가질 수 있다.
게이트 전극의 패드 영역에서, 콘택 플러그와 연결되는 부분을 하부의 게이트 전극들보다 돌출된 구조를 갖게 함으로써, 신뢰성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대도 및 사시도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대도이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대도들이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11a 내지 도 11l은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 13은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 14는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 2a는 도 1의 절단선 Ⅰ-Ⅰ'를 따른 단면을 도시하고, 도 2b는 도 1의 절단선 Ⅱ-Ⅱ'를 따른 단면을 도시한다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대도 및 사시도이다. 도 3a에서는 도 2a의 'A' 영역을 확대하여 도시하고, 도 3b에서는 'A' 영역의 사시도를 도시한다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대도이다. 도 4에서는 도 3a에서는 도 2a의 'B' 영역을 확대하여 도시한다.
도 1 내지 도 4를 참조하면, 반도체 장치(100)는 제1 기판(201)을 포함하는 제1 반도체 구조물인 주변 회로 영역(PERI) 및 제2 기판(101)을 포함하는 제2 반도체 구조물인 메모리 셀 영역(CELL)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
주변 회로 영역(PERI)은, 제1 기판(201), 제1 기판(201) 내의 소스/드레인 영역들(205) 및 소자 분리층들(210), 제1 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270), 회로 배선 라인들(280), 및 주변 영역 절연층(290)을 포함할 수 있다.
제1 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(201)에는 소자 분리층들(210)에 의해 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 제1 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 제1 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
회로 콘택 플러그들(270) 및 회로 배선 라인들(280)은, 회로 소자들(220) 및 소스/드레인 영역들(205)과 전기적으로 연결되는 하부 배선 구조물을 이룰 수 있다. 회로 콘택 플러그들(270)은 원기둥 형상을 갖고, 회로 배선 라인들(280)은 라인 형태를 가질 수 있다. 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 다만, 예시적인 실시예들에서, 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
주변 영역 절연층(290)은 제1 기판(201) 상에서 회로 소자(220)를 덮도록 배치될 수 있다. 주변 영역 절연층(290)은 절연성 물질로 이루어질 수 있으며, 하나 이상의 절연층을 포함할 수 있다.
메모리 셀 영역(CELL)은, 제1 영역(R1) 및 제2 영역(R2)을 갖는 제2 기판(101), 제2 기판(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 게이트 전극들(130)의 적층 구조물을 관통하도록 배치되는 채널 구조물들(CH), 게이트 전극들(130)의 상기 적층 구조물을 관통하며 연장되는 분리 영역들(MS), 제2 영역(R2)에서 게이트 전극들(130)의 패드 영역들(130P)과 연결되며 수직하게 연장되는 콘택 플러그들(170), 및 콘택 플러그들(170)을 둘러싸는 콘택 절연층들(160)을 포함할 수 있다.
메모리 셀 영역(CELL)은 기판 절연층(121), 제1 영역(R1) 상에서 게이트 전극들(130)의 하부에 배치되는 제1 및 제2 수평 도전층들(102, 104), 제2 영역(R2) 상에서 게이트 전극들(130)의 하부에 배치되는 수평 절연층(110), 게이트 전극들(130)의 일부를 관통하는 상부 분리 영역들(SS), 게이트 전극들(130) 외측의 희생 절연층들(118), 제2 기판(101)과 연결되는 기판 콘택들(175), 희생 절연층들(118)을 관통하는 관통 비아들(180), 관통 비아들(180)을 둘러싸는 비아 절연층들(168), 콘택 플러그들(170) 상의 상부 배선들(185), 및 게이트 전극들(130)을 덮는 셀 영역 절연층(190)을 더 포함할 수 있다.
제2 기판(101)의 제1 영역(R1)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있다. 제2 기판(101)의 제2 영역(R2)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로 상기 메모리 셀들을 주변 회로 영역(PERI)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(R2)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다. 제2 기판(101)은 플레이트층의 형태로, 반도체 장치(100)의 공통 소스 라인의 적어도 일부로 기능할 수 있다.
제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제2 기판(101)은 불순물들을 더 포함할 수 있다. 제2 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 제2 기판(101)의 제1 영역(R1)의 상면 상에 순차적으로 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 제2 기판(101)의 제2 영역(R2)으로 연장되지 않고, 제2 수평 도전층(104)은 제2 영역(R2)으로 연장될 수 있다. 제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 2b의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제2 수평 도전층(104)은, 제1 수평 도전층(102) 및 수평 절연층(110)이 배치되지 않는 일부 영역들에서 제2 기판(101)과 접촉할 수 있다. 제2 수평 도전층(104)은 상기 일부 영역들에서 제1 수평 도전층(102) 또는 수평 절연층(110)의 단부를 덮으며 절곡되어 제2 기판(101) 상으로 연장될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 제2 기판(101)과 동일한 도전형의 불순물들로 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전층(104)의 물질은 반도체 물질에 한정되지는 않으며, 절연층으로 대체되는 것도 가능하다.
수평 절연층(110)은 제2 영역(R2)의 적어도 일부에서 제1 수평 도전층(102)과 나란하게 제2 기판(101) 상에 배치될 수 있다. 수평 절연층(110)은, 제2 기판(101)의 제2 영역(R2) 상에 교대로 적층된 제1 및 제2 수평 절연층들(111, 112)을 포함할 수 있다. 수평 절연층(110)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다.
수평 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 수평 절연층들(111)과 제2 수평 절연층(112)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 제1 수평 절연층들(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있다.
기판 절연층(121)은, 제2 영역(R2)의 적어도 일부에서, z 방향으로 연장되며 제2 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)을 관통하도록 배치될 수 있다. 또한, 기판 절연층(121)은 제2 기판(101)이 제거된 영역인 메모리 셀 영역(CELL)의 제3 영역(R3)에 배치될 수 있다. 제3 영역(R3)은, 예를 들어, 제2 기판(101)의 외측의 영역이거나, 제1 영역(R1) 및 제2 영역(R2)으로 둘러싸이도록 위치하는 관통 배선 영역일 수 있다. 기판 절연층(121)의 하면은 제2 기판(101)의 하면과 공면이거나 제2 기판(101)의 하면보다 낮은 레벨에 위치할 수 있다.
제2 영역(R2)에서 기판 절연층(121)은, 콘택 플러그들(170)을 둘러싸도록 배치될 수 있다. 기판 절연층(121)은 콘택 플러그들(170)의 전체 또는 각각을 둘러싸도록 배치될 수 있다. 기판 절연층(121)에 의해, 서로 다른 게이트 전극들(130)과 연결되는 콘택 플러그들(170) 사이의 전기적 분리가 강화될 수 있다. 다만, 실시예들에 따라, 제2 영역(R2)에서 기판 절연층(121)은 생략될 수도 있다. 이 경우, 콘택 플러그들(170)은 콘택 절연층들(160)에 의해 제2 기판(101) 및 제2 수평 도전층(104)과 전기적으로 분리될 수 있다. 기판 절연층(121)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다.
게이트 전극들(130)은 제2 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물을 이룰 수 있다. 게이트 전극들(130)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극들, 복수의 메모리 셀들을 이루는 메모리 게이트 전극들, 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 상기 메모리 게이트 전극들의 개수가 결정될 수 있다. 실시예에 따라, 상기 상부 및 하부 게이트 전극들은 각각 1개 내지 4개 또는 그 이상일 수 있으며, 상기 메모리 게이트 전극들과 동일하거나 상이한 구조를 가질 수 있다.
예시적인 실시예들에서, 게이트 전극들(130)은 상기 상부 게이트 전극들의 상부 및/또는 상기 하부 게이트 전극들의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 소거 게이트 전극을 더 포함할 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 상기 상부 또는 하부 게이트 전극들에 인접한 메모리 게이트 전극들(130)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은, 분리 영역들(MS) 중 제1 영역(R1) 및 제2 영역(R2)에서 연속적으로 연장되는 분리 영역들(MS)에 의하여, y 방향에서 서로 분리되어 배치될 수 있다. 상기 분리 영역들(MS) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 상기 메모리 게이트 전극들은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다.
게이트 전극들(130)은 제1 영역(R1) 및 제2 영역(R2) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장되어 제2 영역(R2)의 일부에서 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다.
상기 단차 구조에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되어, 층간 절연층들(120)로부터 상부로 상면들이 노출되는 영역들을 각각 가질 수 있으며, 상기 영역들은 패드 영역들(130P)로 지칭될 수 있다. 각각의 게이트 전극(130)에서, 패드 영역(130P)은 x 방향을 따른 단부를 포함하는 영역일 수 있다. 패드 영역(130P)은, 제2 기판(101)의 제2 영역(R2)에서 상기 적층 구조물을 이루는 게이트 전극들(130) 중, 각 영역에서 최상부에 위치하는 게이트 전극(130)의 일부분에 해당할 수 있다. 게이트 전극들(130)은 패드 영역들(130P)에서 콘택 플러그들(170)과 각각 연결될 수 있다. 게이트 전극들(130)은 패드 영역들(130P)에서 증가된 두께를 가질 수 있다. 게이트 전극들(130)은 각각 하면의 레벨이 일정하면서, 상면의 레벨이 높아지는 형태로 두께가 증가될 수 있다.
도 3a 및 도 3b에 도시된 것과 같이, 게이트 전극들(130)은 제1 영역(R1)으로부터 제2 영역(R2)을 향하여 제1 두께(T1)로 연장되며, 도 3a 및 도 3b에 점선으로 경계가 표시된 패드 영역(130P)에서 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다. 예를 들어, 제2 두께(T2)는 제1 두께(T1)의 약 120 % 내지 약 180 %의 범위일 수 있다. 제2 두께(T2)는, 게이트 전극들(130) 중 가장 두꺼운 게이트 전극(130)의 제1 영역(R1)에서의 두께보다 클 수 있다.
패드 영역(130P)은, 콘택 플러그(170)를 향하여 패드 영역(130P) 아래의 게이트 전극들(130)보다 돌출된 외측면들을 갖는 제1 패드부(130P1) 및 제1 패드부(130P1)를 둘러싸는 제2 패드부(130P2)를 포함할 수 있다. 제1 패드부(130P1)는 z 방향에서 콘택 플러그(170) 및 콘택 절연층(160)과 중첩되는 영역일 수 있다. 도 3b에 도시된 것과 같이, 제1 패드부(130P1)는 콘택 플러그(170)를 둘러싸며 환형으로 제2 패드부(130P2)로부터 돌출될 수 있다. 제2 패드부(130P2)는 패드 영역(130P)에서 제1 패드부(130P1) 외의 영역으로, 제2 두께(T2)를 갖는 영역에 해당할 수 있다. 제1 패드부(130P1)는 제2 두께(T2)보다 작은 제3 두께(T3)를 가질 수 있다. 제3 두께(T3)는 제1 두께(T1)보다도 작을 수 있으나, 이에 한정되지는 않는다.
제1 패드부(130P1)의 상면은 콘택 플러그(170) 및 콘택 절연층(160)과 접하고, 외측면은 콘택 플러그(170)와 접할 수 있다. 제1 패드부(130P1)의 하면은 콘택 절연층(160) 및 제2 게이트 유전층(145B)과 접할 수 있다. 제1 패드부(130P1)는 콘택 절연층(160) 및 콘택 플러그(170)와 접하는 영역에서, 상면의 레벨이 낮아지고 하면의 레벨이 높아지는 형태를 가질 수 있다. 본 실시예에서, 상기 상면의 레벨이 낮아지는 지점과 상기 하면의 레벨이 높아지는 지점은, z 방향을 따라 일직선 상에 위치하지 않고 x 방향으로 서로 쉬프트되어 위치할 수 있다. 실시예들에 따라, 제1 패드부(130P1)는 돌출 방향을 따라 두께가 점진적으로 얇아지는 형상을 가질 수도 있으며, 제1 패드부(130P1)의 구체적인 형상은 도 3a에 도시된 것에 한정되지 않는다.
실시예들에서, 제1 패드부(130P1)의 상기 외측면이 하부의 게이트 전극들(130)의 측면으로부터 돌출된 길이(L1)는 다양하게 변경될 수 있다. 예를 들어, 상기 돌출된 길이(L1)는, 제1 패드부(130P1)로 둘러싸인 영역에서 콘택 플러그(170)의 직경이 확보되면서, 콘택 플러그(170)와 접촉하는 제1 패드부(130P1)의 상면의 면적이 확보되는 범위에서 다양하게 변경될 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
희생 절연층들(118)은, 제3 영역(R3)에서 게이트 전극들(130)과 동일 높이 레벨에 동일 두께로 위치하며, 도시되지 않은 영역에서 게이트 전극들(130)과 측면이 접하도록 배치될 수 있다. 희생 절연층들(118)은 하부의 기판 절연층(121)과 동일하거나 다른 폭으로 배치될 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 다른 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
분리 영역들(MS)은 제1 영역(R1) 및 제2 영역(R2)에서 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 도 1에 도시된 것과 같이, 분리 영역들(MS)은 서로 평행하게 배치될 수 있다. 분리 영역들(MS) 중 일부는 제1 영역(R1) 및 제2 영역(R2)을 따라 하나로 연장되고, 다른 일부는 제2 영역(R2)의 일부까지만 연장되거나, 제1 영역(R1) 및 제2 영역(R2)에서 단속적으로 배치될 수 있다. 다만, 예시적인 실시예들에서, 분리 영역들(MS)의 배치 순서, 배치 간격 등은 다양하게 변경될 수 있다. 분리 영역들(MS)은, 도 2b에 도시된 것과 같이, 제2 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 제2 기판(101)과 연결될 수 있다. 분리 영역들(MS)에는 분리 절연층(105)이 배치될 수 있다.
상부 분리 영역들(SS)은 분리 영역들(MS)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 최상부 게이트 전극(130)을 포함한 일부의 게이트 전극들(130)을 관통하도록, 제2 영역(R2)의 일부와 제1 영역(R1)에 배치될 수 있다. 상부 분리 영역들(SS)은, 도 2b에 도시된 것과 같이, 예를 들어, 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역들(SS)은 상부 분리 절연층(103)을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(R1) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 도 1에 도시된 것과 같이, 제2 영역(R2)에는 더미 채널들(DCH)이 배치될 수 있다. 더미 채널들(DCH)은 제2 영역(R2)에도 배치되어 반도체 장치(100)의 제조 공정 시 지지대의 역할을 수행할 수 있으며, 채널 구조물들(CH)과 동일하거나 다른 구조를 가질 수 있다. 예시적인 실시예들에서, 제1 영역(R1)의 단부에 인접하게 배치된 채널 구조물들(CH)도 실질적으로 메모리 셀 스트링을 이루지 않는 더미 채널들일 수 있다.
채널 구조물들(CH)은 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 채널 구조물들(CH)은 하부의 제1 채널 구조물들(CH1)과 상부의 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 다만, 실시예들에 따라, z 방향을 따라 적층되는 채널 구조물들의 개수는 다양하게 변경될 수 있다.
채널 구조물들(CH) 각각은 채널 홀 내에 배치된 채널층(140), 제1 게이트 유전층(145A), 채널 매립 절연층(150), 및 채널 패드(155)를 포함할 수 있다. 도 2b의 확대도에 도시된 것과 같이, 채널층(140)은 내부의 채널 매립 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
제1 게이트 유전층(145A)은 제2 게이트 유전층(145B)과 함께, 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 제1 게이트 유전층(145A)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
채널 패드(155)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 채널 패드(155)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 매립 절연층(150)이 서로 연결된 상태일 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 두께 및 형태는 실시예들에서 다양하게 변경될 수 있다.
제2 게이트 유전층(145B)은 게이트 전극들(130)의 상하면을 따라 수평하게 연장되며, 채널 구조물(CH)과 마주하는 게이트 전극들(130)의 측면들 및 게이트 전극들(130)의 단부의 측면들을 덮을 수 있다.
도 3a에 도시된 것과 같이, 제2 게이트 유전층(145B)은, 패드 영역들(130P)에서, 제2 패드부(130P2)를 따라서 연장되지만, 제1 패드부(130P1)로는 연장되지 않을 수 있다. 제2 게이트 유전층(145B)은, 제1 패드부(130P1)의 하면의 적어도 일부 및 상면으로부터 제거되어 게이트 전극들(130)을 노출시킬 수 있다. 패드 영역들(130P)의 아래의 게이트 전극들(130)의 측면들은, 제2 게이트 유전층(145B)의 개재없이 콘택 절연층(160)과 직접 접촉할 수 있다.
콘택 플러그들(170)은 제2 영역(R2)에서 최상부의 게이트 전극들(130)의 패드 영역들(130P)과 연결될 수 있다. 콘택 플러그들(170)은 셀 영역 절연층(190)의 적어도 일부를 관통하고, 상부로 노출된 게이트 전극들(130)의 패드 영역들(130P) 각각과 연결될 수 있다. 콘택 플러그들(170)은 패드 영역들(130P)의 아래에서 게이트 전극들(130)을 관통하고, 수평 절연층(110), 제2 수평 도전층(104), 및 제2 기판(101)을 관통하여, 주변 회로 영역(PERI) 내의 회로 배선 라인들(280)과 연결될 수 있다. 콘택 플러그들(170)은, 콘택 절연층들(160)에 의해 패드 영역들(130P) 아래의 게이트 전극들(130)과 이격될 수 있다. 콘택 플러그들(170)은, 콘택 절연층들(160) 및 기판 절연층(121)에 의해 수평 절연층(110), 제2 수평 도전층(104), 및 제2 기판(101)과 이격될 수 있다.
콘택 플러그들(170)은 제1 및 제2 채널 구조물들(CH1, CH2)에 대응되는 높이에 위치하는 하부 및 상부 콘택 플러그들을 포함할 수 있으며, 하부 및 상부 콘택 플러그들 사이에는 폭이 변경됨에 따른 절곡부가 형성될 수 있다. 콘택 플러그들(170)은, 종횡비로 인하여, 제2 기판(101)을 향하면서 폭이 감소하는 원통형의 형상을 가질 수 있다. 콘택 플러그(170)는 제1 패드부(130P1)를 중심으로 상하에서 폭이 불연속적으로 변경될 수 있다.
도 3a에 도시된 것과 같이, 콘택 플러그(170)는, 제2 게이트 유전층(145B)이 제거된 제1 패드부(130P1)의 상면 및 외측면을 따라 절곡되어, 제1 패드부(130P1)로 둘러싸인 영역에서 감소된 직경을 가질 수 있다. 콘택 플러그(170)는 제1 패드부(130P1)의 아래에서 다시 직경이 증가한 후, 제2 기판(101)을 향하면서 폭이 감소하는 형태를 가질 수 있다. 본 실시예에서, 콘택 플러그(170)는 패드 영역(130P) 상에서 제1 폭(W1) 또는 제1 직경을 갖고, 패드 영역(130P)의 아래에서는 제1 폭(W1)보다 작은 제2 폭(W2) 또는 제2 직경을 가질 수 있다. 이는, 반도체 장치(100)의 제조 시에, 셀 영역 절연층(190)과 층간 절연층들(120)의 상대적인 식각 정도에 의한 것일 수 있다. 콘택 플러그(170)는 패드 영역(130P)에 대응되는 높이에서는 제1 폭(W1) 및 제2 폭(W2)보다 작은 제3 폭(W3) 또는 제3 직경을 가질 수 있다.
콘택 플러그들(170)은 콘택 플러그들(170)이 배치되는 콘택홀들의 측벽 및 바닥면 상의 배리어층(172) 및 배리어층(172) 상에서 상기 콘택홀들을 채우는 콘택 도전층(174)을 포함할 수 있다. 배리어층(172)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다. 콘택 도전층(174)은 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 및 이의 합금 중 적어도 하나를 포함할 수 있다. 콘택 플러그들(170)은 내부에 에어 갭(SE) 영역을 가질 수 있다. 다만, 에어 갭(SE) 영역의 유무 및 크기는, 콘택 플러그들(170)의 직경, 종횡비, 및 물질 등에 따라 다양하게 변경될 수 있다.
콘택 플러그들(170)은 게이트 전극들(130)을 관통하도록 배치되면서, 패드 영역들(130P)에 자기-정렬(self-align)되어 배치되고, 돌출된 영역인 제1 패드부들(130P1)의 상면 및 측면과 접촉되므로, 연결되는 게이트 전극들(130)과의 접촉 면적이 확보될 수 있다.
기판 콘택들(175)은 게이트 전극들(130)의 외측에서 제2 기판(101)과 연결되도록 배치될 수 있다. 기판 콘택들(175)의 하단은 제2 기판(101) 내에 위치할 수 있다.
관통 비아들(180)은 제3 영역(R3)에 배치되며, 메모리 셀 영역(CELL)을 관통하여 주변 회로 영역(PERI)으로 연장될 수 있다. 관통 비아들(180)은 메모리 셀 영역(CELL)의 상부 배선들(185)과 주변 회로 영역(PERI)의 회로 배선 라인들(280)을 연결하도록 배치될 수 있다. 관통 비아들(180)은 희생 절연층들(118)이 게이트 전극들(130)로 교체되지 않고 잔존하는 영역에서, 희생 절연층들(118) 및 층간 절연층들(120)의 적층 구조물을 관통하도록 배치될 수 있다.
도 4에 도시된 것과 같이, 관통 비아(180)의 둘레에서, 희생 절연층들(118)의 측면들은 층간 절연층들(120)의 측면들보다 관통 비아(180)를 향해 돌출된 형태를 가질 수 있다. 이에 따라, 관통 비아(180)의 외측면은 층간 절연층들(120)에 대응되는 돌출부들을 가질 수 있다. 다만, 실시예들에서, 희생 절연층들(118)의 측면들이 돌출된 정도, 비아 절연층(168)의 두께 등에 따라 관통 비아(180)의 상기 돌출부들의 유무 및 돌출 정도는 다양하게 변경될 수 있다.
기판 콘택들(175) 및 관통 비아들(180)도 콘택 플러그들(170)과 유사하게, 제1 및 제2 채널 구조물들(CH1, CH2)의 경계에 대응되는 높이에 위치하는 절곡부를 가질 수 있다.
기판 콘택들(175) 및 관통 비아들(180)은 콘택 플러그들(170)과 동일한 공정 단계에서 형성되어, 동일한 물질을 포함할 수 있다. 예를 들어, 관통 비아들(180)은, 콘택 플러그들(170)과 유사하게, 관통 비아들(180)이 배치되는 비아홀들의 측벽 및 바닥면 상의 비아 배리어층(182) 및 비아 배리어층(182) 상에서 상기 비아 홀들을 채우는 비아 도전층(184)을 포함할 수 있다. 비아 배리어층(182) 및 비아 도전층(184)의 물질을 상술한 콘택 플러그들(170)의 물질이 동일하게 적용될 수 있다. 기판 콘택들(175)도, 자세히 도시하지는 않았으나, 콘택 플러그들(170) 및 관통 비아들(180)과 유사하게, 배리어층 및 도전층을 포함할 수 있다.
콘택 절연층들(160)은 콘택 플러그들(170)의 측면들을 둘러싸도록 배치될 수 있다. 각각의 콘택 플러그(170)를 둘러싸는 콘택 절연층들(160)은 상하로 이격되어 배치될 수 있다. 구체적으로, 도 3a에 도시된 것과 같이, 콘택 절연층(160)은, 콘택 플러그(170)를 따라 패드 영역(130P)의 상면까지 연장되는 상부 콘택 절연층(160U) 및 패드 영역(130P)의 아래에서 제1 패드부(130P1)의 하면으로부터 절곡되어 연장되는 하부 콘택 절연층(160L)을 포함할 수 있다. 하부 콘택 절연층(160L)은 제1 패드부(130P1)의 하면으로부터 절곡되는 절곡부를 가지며, 게이트 전극들(130) 및 층간 절연층들(120)과 콘택 플러그(170)의 사이에서 z 방향으로 연장될 수 있다. 하부 콘택 절연층(160L)에 의해, 패드 영역들(130P)의 아래에서 게이트 전극들(130)이 콘택 플러그(170)와 전기적으로 분리될 수 있다.
기판 콘택 절연층(165)은 기판 콘택들(175)을 둘러싸도록 배치될 수 있다.
비아 절연층들(168)은 관통 비아들(180)의 측면들을 둘러싸도록 배치될 수 있다. 각각의 관통 비아(180)를 둘러싸는 비아 절연층들(168)은 상하로 이격되어 배치될 수 있다. 도 4에 도시된 것과 같이, 비아 절연층들(168)은 최상부의 희생 절연층(118)의 상면 상으로 연장되는 상부 비아 절연층 및 상기 최상부의 희생 절연층(118)의 측면으로부터 아래로 연장되는 하부 비아 절연층을 포함할 수 있다.
콘택 절연층들(160), 기판 콘택 절연층(165), 및 비아 절연층들(168)은 동일한 공정 단계에서 형성되어, 동일한 물질을 포함할 수 있다. 콘택 절연층들(160), 기판 콘택 절연층(165), 및 비아 절연층들(168)은 절연 물질을 포함하며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상부 배선들(185)은 메모리 셀 구조물(CELL) 내의 메모리 셀들과 전기적으로 연결되는 상부 배선 구조물을 구성할 수 있다. 상부 배선들(185)은 콘택 플러그들(170), 기판 콘택들(175), 및 관통 비아들(180)과 연결되며, 게이트 전극들(130)과 전기적으로 연결될 수 있다. 상부 배선들(185)은 도시되지 않은 영역에서 채널 구조물들(CH)과도 연결될 수 있다. 예시적인 실시예들에서, 상기 상부 배선 구조물을 구성하는 콘택 플러그들 및 배선 라인들의 개수는 다양하게 변경될 수 있다. 예를 들어, 상부 배선들(185)과 콘택 플러그들(170)의 사이에 별도의 콘택 플러그들이 더 배치될 수도 있을 것이다. 상부 배선들(185)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
셀 영역 절연층(190)은 제2 기판(101), 제2 기판(101) 상의 게이트 전극들(130) 및 주변 영역 절연층(290)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있으며, 복수의 절연층들로 이루어질 수도 있다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대도들이다. 도 5a 및 도 5b는 도 3a에 대응하는 영역을 도시한다.
도 5a를 참조하면, 반도체 장치(100a)에서, 패드 영역(130P)의 제1 패드부(130P1), 콘택 플러그(170), 및 콘택 절연층(160)의 형상이 도 3a의 실시예에서와 다를 수 있다.
제1 패드부(130P1)에서, 상면의 레벨이 낮아지는 지점과 하면의 레벨이 높아지는 지점은, z 방향을 따라 일직선 상에 위치할 수 있다. 예를 들어, 상기 두 지점은 콘택 플러그(170) 측면의 경사를 따른 일직선 상에 위치할 수 있다. 또한, 제1 패드부(130P1)의 외측면이 하부의 게이트 전극들(130)의 측면으로부터 돌출된 길이(L1a)도 상대적으로 감소할 수 있다.
콘택 플러그(170)는, 패드 영역(130P) 상에서의 제1 폭(W1a)과, 패드 영역(130P)의 아래에서의 제2 폭(W2)의 차이가 최소화된 형태를 가질 수 있다. 예를 들어, 제1 폭(W1a)과 제2 폭(W2)은 콘택 플러그(170)의 경사에 의한 폭의 차이만을 가질 수 있다. 콘택 절연층들(160)에서, 하부 콘택 절연층(160L)과 상부 콘택 절연층(160U)은 z 방향을 따라 콘택 플러그(170) 측면의 경사를 따른 일직선 상에 위치할 수 있다.
이러한 제1 패드부(130P1), 콘택 플러그(170), 및 콘택 절연층(160)의 형태는, 도 11h를 참조하여 하기에 설명하는 제조 공정 중에, 패드 영역(130P) 상에서의 x 방향을 따른 셀 영역 절연층(190)의 제거 정도와 층간 절연층들(120)의 제거 정도가 비슷한 경우 형성될 수 있다. 이와 같이, 실시예들에서, 제1 패드부(130P1)의 형상 및 제1 패드부(130P1) 주위에서의 콘택 플러그(170)의 폭은 다양하게 변경될 수 있다.
도 5b를 참조하면, 반도체 장치(100b)에서, 패드 영역(130P)의 제1 패드부(130P1)의 아래에서, 게이트 전극들(130)은 층간 절연층들(120)보다 상대적으로 리세스된 형태를 가질 수 있다. 이에 따라, 층간 절연층들(120)의 측면은 게이트 전극들(130)의 측면보다 소정 길이(L2)로 돌출된 형태를 가질 수 있다. 콘택 절연층(160)은 리세스된 형태를 따른 굴곡을 가질 수 있으며, 콘택 플러그(170)도 이에 따른 굴곡을 가질 수 있으나, 이에 한정되지는 않는다.
이러한 게이트 전극들(130)의 형태는, 도 11i를 참조하여 하기에 설명하는 제조 공정 중에, 게이트 전극들(130)의 식각 정도에 따라 형성될 수 있다. 이와 같이, 실시예들에서, 게이트 전극들(130)의 측면들 및 층간 절연층들(120)의 측면들의 상대적인 위치, 및 이에 따른 콘택 절연층(160)의 형상은 다양하게 변경될 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 6은 도 2a에 대응되는 단면을 도시한다.
도 6을 참조하면, 반도체 장치(100c)에서, 게이트 전극들(130)은, 패드 영역들(130P)을 제외한 영역에서, 적어도 일부가 서로 다른 두께를 가질 수 있다. 예를 들어, 최하부의 게이트 전극(130) 및 최상부의 게이트 전극(130)은 다른 게이트 전극들(130)에 비하여 상대적으로 두꺼운 두께를 가질 수 있다. 예를 들어, 최하부의 게이트 전극(130)이 게이트 전극들(130) 중 가장 두꺼운 두께인 최대 두께(Tmax)를 가질 수 있다. 이 경우, 게이트 전극들(130)의 패드 영역들(130P)에서의 제2 두께(T2c)는, 최대 두께(Tmax)보다 클 수 있다. 즉, 제2 두께(T2c)는, 동일한 게이트 전극(130) 내에서의 제1 영역(R1)에서의 제1 두께(T1c)보다 클뿐 아니라, 전체 게이트 전극들(130)의 제1 영역(R1)에서의 최대 두께(Tmax)보다 클 수 있다.
이는 도 11i를 참조하여 하기에 설명하는 제조 공정 중에, 제1 패드부(131P)가 잔존하면서 하부의 게이트 전극들(130)이 트리밍(trimming)되어 돌출되지 않도록 형성하기 위한 조건일 수 있다. 따라서, 본 실시예는 게이트 전극들(130)의 두께가 일정하지 않은 모든 실시예들에 적용될 수 있을 것이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 7은 도 2a에 대응되는 단면을 도시한다.
도 7을 참조하면, 반도체 장치(100d)에서, 콘택 플러그들(170)은 주변 회로 영역(PERI) 내로 연장되지 않고, 콘택 플러그들(170)의 하단은 기판 절연층(121) 내에 위치할 수 있다. 실시예들에 따라, 콘택 플러그들(170)의 하단은 기판 절연층(121)의 상면 상에 위치할 수도 있다.
실시예들에 따라, 콘택 플러그들(170)의 하단은 기판 절연층(121)이 아니라, 기판 절연층(121)이 형성되지 않은 제2 기판(101) 내에 위치할 수도 있다. 이 경우, 제2 기판(101)은 제2 영역(R2)에서, 콘택 플러그들(170)이 서로 전기적으로 연결되지 않도록, 복수개로 분할된 형태를 가질 수 있다. 또는, 콘택 플러그들(170)의 하단은 제2 기판(101)의 상면으로부터 연장되는 제2 기판(101) 내의 절연 영역 내에 위치할 수도 있다.
본 실시예에서, 콘택 플러그들(170)은 상부의 상부 배선들(185) 및 관통 비아들(180)을 통해 주변 회로 영역(PERI)의 회로 소자들(220)과 전기적으로 연결될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 8은 도 2a에 대응되는 단면을 도시한다.
도 8을 참조하면, 반도체 장치(100e)에서, 관통 비아들(180)은 도 2a 및 도 4의 실시예에서와 다른 형태 및/또는 구조를 가질 수 있다. 관통 비아들(180)은 측면의 돌출부 없이 희생 절연층들(118) 및 층간 절연층들(120)을 관통하도록 배치될 수 있다. 또한, 관통 비아들(180)을 둘러싸는 비아 절연층들(168)(도 2a 참조)도 생략될 수 있다. 또한, 관통 비아들(180) 제1 및 제2 채널 구조물들(CH1, CH2)의 경계에 해당하는 높이에서의 절곡부도 갖지 않을 수 있다. 관통 비아들(180)의 내부 구조 및 물질은 콘택 플러그들(170)과 동일하거나 다를 수 있다.
이러한 관통 비아들(180)의 구조는, 관통 비아들(180)이 콘택 플러그들(170)과 다른 공정 단계에서 별도로 형성됨에 따른 것일 수 있다. 실시예들에 따라, 기판 콘택들(175)도 콘택 플러그들(170)과 다른 형태를 가질 수 있으며, 이에 따라 기판 콘택 절연층들(165)도 생략될 수 있을 것이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 9는 도 2b에 대응되는 단면을 도시한다.
도 9를 참조하면, 반도체 장치(100f)에서, 메모리 셀 구조물(CELL)은 도 2a의 실시예에서와 달리, 제2 기판(101) 상의 제1 및 제2 수평 도전층들(102, 104)을 포함하지 않을 수 있다. 또한, 채널 구조물(CHf)은 에피택셜층(107)을 더 포함할 수 있다. 기판 절연층(121)은 제2 기판(101)을 관통하도록 배치될 수 있다.
에피택셜층(107)은 채널 구조물(CHf)의 하단에서 제2 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(107)은 제2 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(107)의 하면의 높이는 최하부의 게이트 전극(130)의 상면보다 높고 그 상부의 게이트 전극(130)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 에피택셜층(107)은 상면을 통해 채널층(140)과 연결될 수 있다. 에피택셜층(107)과 접하는 게이트 전극(130)의 사이에는 게이트 절연층(141)이 더 배치될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 10은 도 2a에 대응되는 단면을 도시한다.
도 10을 참조하면, 반도체 장치(100g)는 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)이 상하로 본딩된 구조를 가질 수 있다. 이를 위하여, 주변 회로 영역(PERI)은 제1 본딩 금속층들(295)을 더 포함할 수 있으며, 메모리 셀 영역(CELL)은 본딩 비아들(187), 제2 본딩 금속층들(195), 및 제2 기판(101) 상의 패시베이션층(198)을 더 포함할 수 있다.
제1 본딩 금속층들(295)은 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)의 상부에 배치되어, 상면이 주변 영역 절연층(290)을 통해 주변 회로 영역(PERI)의 상면으로 노출될 수 있다. 제2 본딩 금속층들(195)은 본딩 비아들(187)의 아래에 배치되어, 하면이 셀 영역 절연층(190)을 통해 메모리 셀 영역(CELL)의 하면으로 노출될 수 있다. 제1 본딩 금속층들(295) 및 제2 본딩 금속층들(195)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다. 예시적인 실시예들에서, 주변 영역 절연층(290) 및 셀 영역 절연층(190)은 각각 제1 본딩 금속층들(295) 및 제2 본딩 금속층들(195)을 둘러싸며 일 면으로부터 소정 깊이로 배치되는 본딩 유전층을 더 포함할 수 있다. 상기 본딩 유전층은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다. 패시베이션층(198)은 제2 기판(101)을 보호하도록 제2 기판(101) 상에 배치될 수 있으며, 절연 물질을 포함할 수 있다.
주변 회로 영역(PERI) 및 메모리 셀 영역(CELL)은, 제1 본딩 금속층들(295)과 제2 본딩 금속층들(195)의 접합 및 상기 본딩 유전층들 사이의 접합에 의해 본딩될 수 있다. 제1 본딩 금속층들(295)과 제2 본딩 금속층들(195)의 접합은, 예를 들어 구리(Cu)-구리(Cu) 본딩일 수 있으며, 상기 본딩 유전층들의 접합은, 예를 들어 SiCN-SiCN 본딩과 같은 유전체-유전체 본딩일 수 있다. 주변 회로 구조물(PERI) 및 메모리 셀 구조물(CELL)은 구리(Cu)-구리(Cu) 본딩 및 유전체-유전체 본딩을 포함하는 하이브리드 본딩에 의해 접합될 수 있다.
제3 영역(R3)에서, 관통 비아들(180)은 상면이 패시베이션층(198)을 통해 노출되어 입출력 패드 등으로 이용될 수 있다. 다만, 관통 비아들(180)의 상단의 구조는 반드시 노출되어야하는 것은 아니며, 실시예들에서 다양하게 변경될 수 있을 것이다.
도 11a 내지 도 11l은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 11a 내지 도 11l은 도 2a에 대응되는 단면을 도시한다.
도 11a를 참조하면, 제1 기판(201) 상에 회로 소자들(220) 및 하부 배선 구조물들을 포함하는 주변 회로 영역(PERI)을 형성하고, 주변 회로 영역(PERI)의 상부에, 메모리 셀 영역(CELL)이 제공되는 제2 기판(101), 수평 절연층(110), 제2 수평 도전층(104), 및 기판 절연층(121)을 형성할 수 있다.
먼저, 제1 기판(201) 내에 소자 분리층들(210)을 형성하고, 제1 기판(201) 상에 회로 게이트 유전층(222) 및 회로 게이트 전극(225)을 순차적으로 형성할 수 있다. 소자 분리층들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224) 및 소스/드레인 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(205)을 형성할 수 있다.
상기 하부 배선 구조물들 중 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(290)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(290)은 상기 하부 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 회로 배선 라인(280)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(220) 및 상기 하부 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 제2 기판(101)은 주변 영역 절연층(290) 상에 형성될 수 있다. 제2 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 제2 기판(101)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다.
수평 절연층(110)을 이루는 제1 및 제2 수평 절연층들(111, 112)은 교대로 제2 기판(101) 상에 적층될 수 있다. 수평 절연층(110)은 후속 공정을 통해 일부가 도 2a의 제1 수평 도전층(102)으로 교체되는 층들일 수 있다. 제1 수평 절연층들(111)은 제2 수평 절연층(112)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 수평 절연층들(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 후속의 희생 절연층들(118)과 동일한 물질로 이루어질 수 있다. 수평 절연층(110)은 일부 영역들, 예를 들어 제2 기판(101)의 제2 영역(R2)에서 일부가 패터닝 공정에 의해 제거될 수 있다.
제2 수평 도전층(104)은 수평 절연층(110) 상에 형성되며, 수평 절연층(110)이 제거된 영역에서 제2 기판(101)과 접촉될 수 있다. 이에 따라, 제2 수평 도전층(104)은 수평 절연층(110)의 단부들을 따라 절곡되며, 상기 단부들을 덮고 제2 기판(101) 상으로 연장될 수 있다.
기판 절연층(121)은 메모리 셀 구조물(CELL)의 제3 영역(R3), 및 제2 영역(R2) 중 콘택 플러그들(170)(도 2a 참조)이 배치될 영역들에서, 제2 기판(101)을 관통하도록 형성될 수 있다. 기판 절연층(121)은 제2 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)의 일부를 제거한 후, 절연 물질을 매립함으로써 형성할 수 있다. 상기 절연 물질의 매립 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 평탄화 공정을 더 수행할 수 있다. 이에 의해 기판 절연층(121)의 상면은 제2 수평 도전층(104)의 상면과 실질적으로 공면을 이룰 수 있다.
도 11b를 참조하면, 제2 수평 도전층(104) 상에 하부 적층 구조물을 이루는 희생 절연층들(118) 및 층간 절연층들(120)을 교대로 적층하고, 단차 구조를 형성한 후, 희생 패드 영역들(118P)을 형성할 수 있다.
본 단계에서는 제1 채널 구조물들(CH1)(도 2b 참조)이 배치되는 영역에서 희생 절연층들(118) 및 층간 절연층들(120)이 형성될 수 있다. 최상부에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 형성될 수 있다. 희생 절연층들(118)은 후속 공정을 통해 게이트 전극들(130)(도 2a 참조)로 교체되는 층일 수 있다.
희생 절연층들(118)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있다. 예를 들어, 층간 절연층(120) 및 상부 층간 절연층(125)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 또한, 층간 절연층들(120) 및 희생 절연층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
다음으로, 제2 영역(R2)에서 상부의 희생 절연층들(118)이 하부의 희생 절연층들(118)보다 짧게 연장되도록, 마스크층을 이용하여 희생 절연층들(118)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생 절연층들(118)은 소정 단위로 계단 형상의 단차 구조를 이룰 수 있다.
다음으로, 상기 단차 구조 상에 희생 절연층들(118)을 더 형성하여 각 영역에서 최상부에 위치하는 희생 패드 영역들(118P)을 형성할 수 있다. 희생 패드 영역들(118P)은, 예를 들어, 상기 하부 적층 구조물의 계단 형상을 따라 희생 절연층들(118)의 노출된 상면 및 측면을 덮는 질화물층을 형성하는 단계 및 상기 질화물층을 일부 제거하여 희생 절연층들(118)의 상면 상에만 상기 질화물층을 잔존시키는 단계에 의해 형성될 수 있다. 상기 질화물층의 두께는 희생 절연층들(118)의 두께의 약 20 % 내지 약 110 %의 범위일 수 있으나, 이에 한정되지는 않는다. 상기 질화물층의 일부 제거 공정은, 예를 들어, 플라즈마를 이용하여 상기 질화물층 중 수평하게 증착된 영역들의 물성을 변화시킨 후 수행될 수 있다. 이에 의해, 희생 절연층들(118)은 희생 패드 영역들(118P)에서 상대적으로 두꺼운 두께를 가질 수 있다.
도 11c를 참조하면, 상기 하부 적층 구조물을 관통하는 제1 수직 희생층들(116a)을 형성할 수 있다.
먼저, 희생 절연층들(118)과 층간 절연층들(120)의 상기 하부 적층 구조물을 덮는 셀 영역 절연층(190)의 일부를 형성할 수 있다.
다음으로, 제1 수직 희생층들(116a)은, 제1 영역(R1)에서 도 2a의 제1 채널 구조물들(CH1)에 대응되는 영역에 형성될 수 있으며, 제2 영역(R2)에서 콘택 플러그들(170), 기판 콘택(175), 및 관통 비아들(180)이 배치되는 영역에 형성될 수 있다. 제1 수직 희생층들(116a)은 형성되는 영역에 따라, 서로 다른 크기로 형성될 수 있다.
제1 수직 희생층들(116a)은 상기 하부 적층 구조물을 관통하도록 하부 홀들을 형성한 후, 상기 하부 홀들에 제1 수직 희생층들(116a)을 이루는 물질을 증착함으로써 형성될 수 있다. 제1 수직 희생층들(116a)은 예를 들어, 다결정 실리콘을 포함할 수 있다.
도 11d를 참조하면, 상부 적층 구조물을 형성하고, 상기 상부 적층 구조물을 관통하는 제2 수직 희생층들(116b)을 형성할 수 있다.
상기 하부 적층 구조물 상에, 상기 상부 적층 구조물을 이루는 희생 절연층들(118) 및 층간 절연층들(120)을 교대로 적층한 후 단차 구조를 형성하고, 희생 패드 영역들(118P)을 형성할 수 있다. 본 단계에서는, 제2 채널 구조물들(CH2)(도 2a 참조)이 배치되는 상부 영역에서, 도 11b를 참조하여 상술한 하부 적층 구조물에 대한 공정이 동일하게 수행될 수 있다.
다음으로, 희생 절연층들(118)과 층간 절연층들(120)의 상기 상부 적층 구조물을 덮는 셀 영역 절연층(190)의 일부를 더 형성하고, 제2 수직 희생층들(116b)을 형성할 수 있다.
제2 수직 희생층들(116b)은, 상기 상부 적층 구조물을 관통하여 제1 수직 희생층들(116a)의 상단이 노출되도록 상부 홀들을 형성한 후, 상기 상부 홀들에 제2 수직 희생층들(116b)을 이루는 물질을 증착함으로써 형성될 수 있다. 제2 수직 희생층들(116b)은 예를 들어, 다결정 실리콘을 포함할 수 있다.
도 11e를 참조하면, 제1 영역(R1)에서, 제1 및 제2 수직 희생층들(116a, 116b)을 제거하고 채널 구조물들(CH)을 형성할 수 있다.
먼저, 희생 절연층들(118) 및 층간 절연층들(120)의 일부를 제거하여 상부 분리 영역(SS)(도 2b 참조)을 형성할 수 있다. 상부 분리 영역(SS)을 형성하기 위하여, 별도의 마스크층을 이용하여 상부 분리 영역(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생 절연층들(118) 및 층간 절연층들(120)을 제거한 후, 절연 물질을 증착하여 상부 분리 절연층(103)(도 2b 참조)을 형성할 수 있다.
다음으로, 상기 상부 적층 구조물 상에, 제1 영역(R1)을 노출시키는 마스크층(ML)을 형성하고, 제1 영역(R1)에서 채널 구조물들(CH)을 형성할 수 있다. 채널 구조물들(CH)은 제1 및 제2 수직 희생층들(116a, 116b)을 제거하여 채널 홀들을 형성한 후, 상기 채널 홀들을 매립함으로써 형성될 수 있다. 구체적으로, 상기 채널 홀들 내에 제1 게이트 유전층(145A), 채널층(140), 채널 매립 절연층(150), 및 채널 패드들(155)을 순차적으로 형성하여 채널 구조물들(CH)을 형성할 수 있다. 채널층(140)은 채널 구조물들(CH) 내에서 제1 게이트 유전층(145A) 상에 형성될 수 있다. 채널 매립 절연층(150)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 매립 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이의 공간을 매립할 수도 있다. 채널 패드들(155)은 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 11f를 참조하면, 수평 절연층(110)을 일부 제거하여 제1 수평 도전층(102)을 형성하고, 희생 절연층들(118)을 제거하여 게이트 전극들(130)을 형성할 수 있다.
먼저, 셀 영역 절연층(190)을 더 형성하고, 분리 영역들(MS)(도 1 참조)에 대응되는 위치에 희생 절연층들(118) 및 층간 절연층들(120)을 관통하여 제2 기판(101)으로 연장되는 개구부들을 형성할 수 있다.
다음으로, 상기 개구부들 내에 별도의 희생 스페이서층들을 형성하면서 에치-백 공정을 수행하여, 제1 영역(R1)에서, 제2 수평 절연층(112)을 노출시킬 수 있다. 노출된 영역으로부터 제2 수평 절연층(112)을 선택적으로 제거하고, 그 후에 상하의 제1 수평 절연층들(111)을 제거할 수 있다. 제1 및 제2 수평 절연층들(111, 112)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 및 제2 수평 절연층들(111, 112)의 제거 공정 시에, 제2 수평 절연층(112)이 제거된 영역에서 노출된 제1 게이트 유전층(145A)의 일부도 함께 제거될 수 있다. 제1 및 제2 수평 절연층들(111, 112)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 상기 개구부들 내에서 상기 희생 스페이서층들을 제거할 수 있다. 본 공정에 의해, 제1 영역(R1)에는 제1 수평 도전층(102)이 형성될 수 있다.
다음으로, 희생 패드 영역들(118P)을 포함하는 희생 절연층들(118)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120), 제2 수평 도전층(104), 및 기판 절연층(121)에 대하여 선택적으로 제거될 수 있다.
희생 절연층들(118)이 제거된 영역에, 제2 게이트 유전층들(145B)(도 3a 참조) 및 게이트 전극들(130)을 형성할 수 있다. 제2 게이트 유전층들(145B)은 게이트 전극들(130)보다 먼저 증착되어, 게이트 전극들(130)의 상면, 하면, 및 측면을 덮도록 형성될 수 있다. 게이트 전극들(130)은 도전성 물질은 예를 들어, 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(130)을 형성한 후, 분리 영역들(MS)의 영역에 형성된 상기 개구부들 내에 분리 절연층(105)을 형성할 수 있다.
도 11g를 참조하면, 제2 영역(R2)에서 상부 개구부들(OP)을 형성하고, 제1 및 제2 수직 희생층들(116a, 116b)을 제거하여 콘택 홀들(MCH)을 형성할 수 있다.
상부 개구부들(OP)은, 제2 영역(R2)에서 제2 수직 희생층들(116b) 상에 셀 영역 절연층(190) 및/또는 공정 상의 다른 층들이 형성된 경우, 이를 제거하여, 상부의 제2 수직 희생층들(116b)을 노출시키기 위하여 형성할 수 있다. 따라서, 실시예들에 따라, 상부 개구부들(OP)의 구체적인 형상 및 깊이는 다양하게 변경될 수 있다.
콘택 홀들(MCH)은 상부 개구부들(OP)을 통해 노출된 제1 및 제2 수직 희생층들(116a, 116b)을 제거함으로써 형성할 수 있다.
도 11h를 참조하면, 콘택 홀들(MCH)을 통해 노출된 층간 절연층들(120)을 측면으로(laterally) 일부 제거할 수 있다.
콘택 홀들(MCH)을 통해 식각제를 유입하여, 콘택 홀들(MCH)의 둘레에서 콘택 홀들(MCH)을 통해 노출된 층간 절연층들(120) 및 셀 영역 절연층(190)을 x 방향을 따라 소정 길이로 제거할 수 있다. 이에 따라, 패드 영역들(130P)의 아래에서 층간 절연층들(120)이 리세스되어, 게이트 전극들(130)이 층간 절연층들(120)보다 돌출된 구조가 형성될 수 있다.
패드 영역들(130P)의 상부에서는 상대적으로 식각제의 유입이 많아 셀 영역 절연층(190)은 상대적으로 많이 제거되고, 층간 절연층들(120)은 상대적으로 적게 제거될 수 있다. 다만, 도 5a의 실시예에서와 같이, 셀 영역 절연층(190)과 층간 절연층들(120)이 유사한 길이로 제거될 수도 있을 것이다.
도 11i를 참조하면, 콘택 홀들(MCH)로부터 게이트 전극들(130)을 일부 제거하여 패드 영역들(130P)의 제1 패드부들(130P1)을 형성할 수 있다.
콘택 홀들(MCH)을 따라 패드 영역들(130P)의 아래에서 게이트 전극들(130)의 돌출된 영역들이, 예를 들어, 습식 식각 공정에 의한 비등방성(anisotropic) 식각 공정에 의해 트리밍되어 제거될 수 있다. 그 동안, 상대적으로 두꺼운 두께를 갖는 패드 영역들(130P)에서는 게이트 전극들(130)이 잔존하여 제1 패드부들(130P1)을 이룰 수 있다.
상기 식각 공정은, 패드 영역들(130P)의 아래에서 게이트 전극들(130)의 돌출된 영역들이 모두 제거되고, 패드 영역들(130P)에서 제1 패드부들(130P1)이 잔존하는 공정 조건으로 수행될 수 있다. 이에 의해, 패드 영역들(130P)에서, 콘택 홀들(MCH) 내로 돌출되며 상대적으로 두께가 감소된 제1 패드부들(130P1)이 형성되고, 그 이외의 영역인 제2 패드부들(130P2)이 정의될 수 있다.
도 11j를 참조하면, 콘택 홀들(MCH)의 측벽을 따라 절연층들(SL)을 형성할 수 있다.
절연층들(SL)은 도 2a의 콘택 절연층들(160), 기판 콘택 절연층(16 5), 및 비아 절연층들(168)을 형성하기 위한 층일 수 있다. 절연층들(SL)은, 예를 들어, ALD 공정을 이용하여, 상대적으로 얇은 두께로, 콘택 홀들(MCH)의 측벽 및 바닥면을 따라 형성될 수 있다. 또한, 절연층들(SL)은 제1 패드부들(130P1)의 상면, 측면, 및 하면을 덮도록 형성될 수 있다.
도 11k를 참조하면, 절연층들(SL)을 일부 제거하여, 콘택 절연층들(160), 기판 콘택 절연층(165), 및 비아 절연층들(168)을 형성할 수 있다.
콘택 절연층들(160), 기판 콘택 절연층(165), 및 비아 절연층들(168)은 절연층들(SL)에 대하여, 에치-백(etch-back) 공정을 수행함으로써 형성할 수 있다. 이에 의해, 콘택 홀들(MCH)의 바닥면에서는 절연층들(SL)이 제거되어, 콘택 절연층들(160), 기판 콘택 절연층(165), 및 비아 절연층들(168)이 형성되지 않을 수 있다. 또한, 콘택 절연층들(160)은 제1 패드부들(130P1)의 상면 및 측면으로부터 제거될 수 있다.
도 11l을 참조하면, 콘택 홀들(MCH)에 도전성 물질을 증착하여, 콘택 플러그들(170), 기판 콘택(175), 및 관통 비아들(180)을 형성할 수 있다.
콘택 플러그들(170), 기판 콘택(175), 및 관통 비아들(180)은 도 3a 및 도 4를 참조하여 상술한 것과 같이, 배리어층을 포함하는 구조를 가질 수 있다. 콘택 플러그들(170), 기판 콘택(175), 및 관통 비아들(180)은 함께 형성되어, 동일한 구조를 가질 수 있다. 본 실시예에서는, 제1 및 제2 수직 희생층들(116a, 116b)을 먼저 형성한 후, 이로부터 도 11h 내지 도 11l의 공정을 수행하여 콘택 플러그들(170)을 형성하므로, 콘택 플러그들(170)이 게이트 전극들(130)에 자기-정렬되어 형성될 수 있다.
다음으로, 도 2a를 함께 참조하면, 콘택 플러그들(170), 기판 콘택(175), 및 관통 비아들(180) 상에 상부 배선들(185) 등의 상부 배선 구조물을 더 형성하여 반도체 장치(100)가 제조될 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 12를 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 10을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 13은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 13을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 12의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 10을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 14는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 14는 도 13의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 13의 반도체 패키지(2003)를 절단선 Ⅲ-Ⅲ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 14를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 13 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 13과 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 12 참조)과 전기적으로 연결되는 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 10을 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각에서 콘택 플러그들(170)은 돌출된 측면을 갖는 게이트 전극들(130)의 제1 패드부들(130P1)과 연결되며, 게이트 적층 구조물(3210)을 관통하여 제1 구조물(3100) 내로 연장될 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 13 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 제2 기판 102, 104: 수평 도전층
103: 상부 분리 절연층 105: 분리 절연층
110: 수평 절연층 118: 희생 절연층
120: 층간 절연층 121: 기판 절연층
125: 상부 층간 절연층 130: 게이트 전극
130P: 패드 영역 130P1: 제1 패드부
130P2: 제2 패드부 140: 채널층
145A, 145B: 게이트 유전층 150: 채널 매립 절연층
155: 채널 패드 160: 콘택 절연층
165: 기판 콘택 절연층 168: 비아 절연층
170: 콘택 플러그 175: 기판 콘택
180: 관통 비아 185: 상부 배선
190: 셀 영역 절연층

Claims (10)

  1. 제1 기판, 상기 제1 기판 상의 회로 소자들, 및 하부 배선 라인들을 포함하는 제1 반도체 구조물; 및
    상기 제1 반도체 구조물 상에 배치되는 제2 반도체 구조물을 포함하고,
    상기 제2 반도체 구조물은,
    제1 영역 및 제2 영역을 갖는 제2 기판;
    상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역 상에서 제2 방향을 따라 서로 다른 길이로 연장되어, 상면들이 상부로 노출되는 패드 영역들을 갖는 게이트 전극들;
    상기 게이트 전극들과 교대로 적층되는 층간 절연층들;
    상기 제1 영역 상에서, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들;
    상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되는 분리 영역들;
    상기 게이트 전극들의 상기 패드 영역들과 각각 연결되며, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장되는 콘택 플러그들; 및
    상기 콘택 플러그들을 둘러싸는 콘택 절연층들을 포함하고,
    상기 패드 영역들은, 상기 패드 영역들 아래의 상기 게이트 전극들보다 상기 콘택 플러그들을 향하여 돌출되어 상기 제1 방향에서 상기 콘택 플러그들과 중첩되는 제1 패드부들 및 상기 제1 패드부들을 둘러싸는 제2 패드부들을 갖고,
    상기 게이트 전극들은, 상기 제1 영역 상에서 제1 두께를 갖고, 상기 제2 패드부들에서 상기 제1 두께보다 큰 제2 두께를 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 게이트 전극들은 상기 제1 패드부들에서 상기 제2 두께보다 작은 제3 두께를 갖는 반도체 장치.
  3. 제1 항에 있어서,
    상기 콘택 플러그들은, 상기 제1 패드부들의 상면들 및 측면들과 접하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 콘택 절연층들은, 상기 게이트 전극들 및 상기 층간 절연층들과, 상기 콘택 플러그들의 사이에서 상기 제1 방향으로 연장되며, 상기 제1 패드부들의 하면을 따라 절곡된 반도체 장치.
  5. 제1 항에 있어서,
    상기 콘택 절연층들은, 상기 패드 영역들 아래의 하부 콘택 절연층들 및 상기 패드 영역들 상의 상부 콘택 절연층들을 포함하고,
    상기 하부 콘택 절연층들 및 상기 상부 콘택 절연층들은 서로 이격된 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 전극들 중 가장 두꺼운 게이트 전극은 상기 제1 영역에서 최대 게이트 두께를 갖고, 상기 제2 두께는 상기 최대 게이트 두께보다 큰 반도체 장치.
  7. 제1 항에 있어서,
    상기 제2 반도체 구조물은, 상기 게이트 전극들의 상면들 및 하면들을 따라 연장되는 게이트 유전층들을 더 포함하고,
    상기 제1 패드부들의 상면들은 상기 게이트 유전층들로부터 노출되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 콘택 플러그들은 상기 제1 반도체 구조물 내로 연장되는 반도체 장치.
  9. 제1 영역 및 제2 영역을 갖는 기판;
    상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역 상에서 제2 방향을 따라 서로 다른 길이로 연장되어, 상면들이 상부로 노출되는 패드 영역들을 갖는 게이트 전극들;
    상기 제1 영역 상에서, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들;
    상기 게이트 전극들의 상기 패드 영역들을 관통하여 상기 제1 방향으로 연장되는 콘택 플러그들; 및
    상기 콘택 플러그들을 둘러싸는 콘택 절연층들을 포함하고,
    상기 게이트 전극들은, 상기 패드 영역들에서, 아래의 상기 게이트 전극들보다 상기 콘택 플러그들을 향하여 돌출된 측면들을 갖는 반도체 장치.
  10. 제1 영역 및 제2 영역을 갖는 기판, 상기 기판의 일 측의 회로 소자들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 반도체 저장 장치는,
    상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역 상에서 제2 방향을 따라 서로 다른 길이로 연장되어, 상면들이 상부로 노출되는 패드 영역들을 갖는 게이트 전극들;
    상기 제1 영역 상에서, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들;
    상기 게이트 전극들의 상기 패드 영역들을 관통하여 상기 제1 방향으로 연장되는 콘택 플러그들; 및
    상기 콘택 플러그들을 둘러싸는 콘택 절연층들을 더 포함하고,
    상기 게이트 전극들은, 상기 패드 영역들에서, 아래의 상기 게이트 전극들보다 상기 콘택 플러그들을 향하여 돌출된 측면들을 갖는 데이터 저장 시스템.
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