KR102650421B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 제1 콘택 영역 및 제2 콘택 영역을 포함하는 제1 계단 구조; 상기 제1 계단 구조의 상기 제2 콘택 영역 상에 위치되고 상기 제1 콘택 영역을 노출시키는 제2 계단 구조; 상기 제1 계단 구조의 상기 제1 콘택 영역을 관통하고, 측벽이 일정한 기울기를 갖는 제1 지지체; 및 상기 제1 계단 구조의 상기 제2 콘택 영역 및 상기 제2 계단 구조를 관통하고, 측벽의 기울기가 적어도 하나의 변곡점을 갖는 제2 지지체를 포함하고, 상기 제1 지지체의 상면의 직경은 상기 제2 지지체의 상면의 직경보다 큰 것을 특징으로 한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 콘택 영역 및 제2 콘택 영역을 포함하는 제1 계단 구조; 상기 제1 계단 구조의 상기 제2 콘택 영역 상에 위치되고 상기 제1 콘택 영역을 노출시키는 제2 계단 구조; 상기 제1 계단 구조의 상기 제1 콘택 영역을 관통하고, 측벽이 일정한 기울기를 갖는 제1 지지체; 및 상기 제1 계단 구조의 상기 제2 콘택 영역 및 상기 제2 계단 구조를 관통하고, 측벽의 기울기가 적어도 하나의 변곡점을 갖는 제2 지지체를 포함하고, 상기 제1 지지체의 상면의 직경은 상기 제2 지지체의 상면의 직경보다 큰 것을 특징으로 한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 셀 영역, 제1 콘택 영역 및 제2 콘택 영역을 포함하는 제1 적층물을 형성하는 단계; 상기 제1 적층물의 상기 제2 콘택 영역을 관통하는 제1 개구부를 형성하는 단계; 상기 제1 적층물의 상기 셀 영역 및 상기 제2 콘택 영역 상에 위치되고, 상기 제1 콘택 영역을 노출시키는 제2 적층물을 형성하는 단계; 상기 제2 적층물을 관통하고 상기 제1 개구부와 연결된 제2 개구부를 형성하는 단계; 및 상기 제2 개구부를 형성할 때, 상기 제1 적층물의 상기 제1 콘택 영역을 관통하고, 상기 제2 개구부의 상면의 직경보다 넓은 상면의 직경을 가지는 제3 개구부를 형성하는 단계단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다.
도 2a 내지 도 4a, 도 2b 내지 도 4b 및 도 5 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 8a, 도 8b, 도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 계단 구조(S1), 제2 계단 구조(S2), 제1 지지체들(SP1) 및 제2 지지체들(SP2)를 포함한다. 또한, 반도체 장치는 절연막(19) 및 콘택 플러그들(CP1, CP2)을 더 포함할 수 있다. 참고로, 본 도면에는 도시되지 않았으나, 제1 계단 구조(S1)의 하부에 하부 구조물이 위치될 수 있다. 하부 구조물은 기판, 소스막, 주변 회로 등을 포함할 수 있다. 또는, 하부 구조물은 제1 지지체들(SP1)을 상호 연결시키거나 제2 지지체들(SP2)을 상호 연결시키거나, 지1 지지체들(SP1)과 제2 지지체들(SP2)을 상호 연결시키는 연결 패턴을 포함할 수 있다.
제1 계단 구조(S1)는 제1 콘택 영역(CT1) 및 제2 콘택 영역(CT2)을 포함한다. 제1 계단 구조(S1)는 교대로 적층된 제1 도전막들(11A) 및 제1 절연막들(12A)을 포함할 수 있다. 여기서, 제1 도전막들(11A)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극이거나, 이들과 연결된 패드일 수 있다. 제1 도전막들(11A)은 폴리실리콘을 포함하거나, 텅스텐 등의 금속을 포함할 수 있다. 제1 절연막들(12A)은 산화물 등의 절연 물질을 포함할 수 있다.
제1 계단 구조(S1)의 제1 콘택 영역(CT1)은 제1 도전막들(11A)이 각각 노출된 구조를 가질 수 있다. 예를 들어, 제1 계단 구조(S1)의 제1 콘택 영역(CT1)은 계단 형태를 가질 수 있다. 또한, 제1 계단 구조(S1)의 제2 콘택 영역(CT2)은 균일한 높이를 가질 수 있다. 제1 콘택 플러그들(CP1)은 제1 콘택 영역(CT1)에서 제1 도전막들(11A)과 전기적으로 연결될 수 있다.
제2 계단 구조(S2)는 제1 계단 구조(S1)의 상부에 위치된다. 예를 들어, 제2 계단 구조(S2)가 제1 계단 구조(S1)의 제2 콘택 영역(CT2) 상에 위치되고, 제1 콘택 영역(CT1)을 노출시킬 수 있다. 제2 계단 구조(S2)는 교대로 적층된 제2 도전막들(11B) 및 제2 절연막들(12B)을 포함할 수 있다. 여기서, 제2 도전막들(11B)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극이거나, 이들과 연결된 패드일 수 있다. 제2 도전막들(11B)은 폴리실리콘을 포함하거나, 텅스텐 등의 금속을 포함할 수 있다. 제2 절연막들(12B)은 산화물 등의 절연 물질을 포함할 수 있다.
제2 계단 구조(S2)의 제2 콘택 영역(CT2)은 제2 도전막들(11B)이 각각 노출된 구조를 가질 수 있다. 예를 들어, 제2 계단 구조(S2)의 제2 콘택 영역(CT2)은 계단 형태를 가질 수 있다. 제2 콘택 플러그들(CP2)은 제2 콘택 영역(CT2)에서 제2 도전막들(11B)과 전기적으로 연결될 수 있다.
제1 지지체(SP1)는 제1 계단 구조(S1)의 제1 콘택 영역(CT1)을 관통할 수 있다. 제1 지지체(SP1)는 제1 반도체 패턴(16), 제1 반도체 패턴(16) 내의 제1 갭필막(17) 및 제1 반도체 패턴(16)의 측벽을 감싸는 제1 유전막(18)을 포함할 수 있다. 제1 유전막(18)은 단일막이거나 다층막일 수 있다.
제1 지지체(SP1)는 하부로 갈수록 직경이 감소할 수 있다. 예를 들어, 제1 지지체(SP1)의 측벽이 일정한 기울기(θ)를 가질 수 있다. 측벽의 기울기(θ)는 양의 값을 유지하거나 음의 값을 유지할 수 있다. 즉, 제1 지지체(SP1)의 측벽은 기울기(θ)가 양에서 음으로 변하거나 음에서 양으로 변하는 변곡점을 갖지 않으며, 매끄러운 측벽(S)을 가질 수 있다.
제1 지지체(SP1)는 제2 지지체(SP2)와 동일한 직경을 갖거나 상이한 직경을 갖는다. 제1 지지체(SP1)의 상부면은 제2 지지체(SP2)의 상부면에 비해 큰 직경(W1>W2)을 가질 수 있다. 또한, 제1 플러그(P1)의 상부면은 제1 지지체(SP1)의 상부면과 실질적으로 동일한 직경(W1=W9)을 가질 수 있다. 이러한 경우, 동일한 레벨에서, 제1 플러그(P1)가 제1 지지체(SP1)에 비해 큰 직경을 가질 수 있다. 또한, 동일한 레벨에서, 제2 플러그(P2)가 제2 지지체(SP2)에 비해 작은 직경을 가질 수 있다.
제2 지지체(SP2)는 제1 계단 구조(S1)의 제2 콘택 영역(CT2) 및 제2 계단 구조(S2)를 관통할 수 있다. 제2 지지체(SP2)는 제1 플러그(P1) 및 제1 플러그(P1)와 연결된 제2 플러그(P2)를 포함할 수 있다. 제1 플러그(P1)는 제1 계단 구조(S1)의 제2 콘택 영역(CT2)을 관통할 수 있다. 제2 플러그(P2)는 제2 플러그(P2)는 제1 플러그(P1)의 상부에 위치되고, 제2 계단 구조(S2)를 관통할 수 있다. 제1 플러그(P1)의 상부면과 제1 계단 구조(S1)의 제2 콘택 영역(CT2)의 상부면이 실질적으로 동일한 레벨에 위치될 수 있다. 제2 플러그(P2)의 상부면과 제1 지지체(SP1)의 상부면은 실질적으로 동일한 레벨에 위치될 수 있다.
제1 및 제2 플러그들(P1, P2) 각각은 하부로 갈수록 직경이 감소할 수 있다. 제1 플러그(P1)의 측벽은 일정한 기울기(θ1)를 가질 수 있고, 제2 플러그(P2)의 측벽은 일정한 기울기(θ2)을 가질 수 있다. 여기서, 기울기(θ1)와 기울기(θ2)는 동일하거나 상이할 수 있다.
제2 플러그(P2)의 하부면은 제1 플러그(P1)의 상부면에 비해 좁은 직경을 가질 수 있다. 따라서, 제2 지지체(SP2)의 측벽 기울기가 적어도 하나의 변곡점(P)을 가질 수 있다. 예를 들어, 제1 플러그(P1)와 제2 플러그(P2)가 연결되는 지점에 변곡점(P)이 위치될 수 있다. 또는, 제1 계단 구조(S1)와 제2 계단 구조(S2)의 사이에 변곡점(P)이 위치될 수 있다.
제1 플러그(P1)는 제2 반도체 패턴(13A), 제2 갭필막(14A) 및 제2 유전막(15A)을 포함할 수 있다. 제2 플러그(P2)는 제2 반도체 패턴(13B), 제2 갭필막(14B) 및 제2 유전막(15B)을 포함할 수 있다. 따라서, 제2 지지체(SP2)는 제2 반도체 패턴(13A, 13B), 제2 갭필막(14A, 14B) 및 제2 유전막(15A, 15B)을 포함할 수 있다.
제1 플러그(P1)의 막들과 제2 플러그(P2)의 막들은 함께 형성된 것일 수 있다. 제2 반도체 패턴(13A)과 제2 반도체 패턴(13B)은 하나의 막으로 연결될 수 있고, 제2 갭필막(14A)과 제2 갭필막(14B)은 하나의 막으로 연결될 수 있고, 제2 유전막(15A)과 제2 유전막(15B)은 하나의 막으로 연결될 수 있다. 제2 유전막(15A, 15B)은 단일막이거나 다층막일 수 있다.
제2 지지체(SP2)의 막들과 제1 지지체(SP1)의 막들은 함께 형성된 것일 수 있다. 제2 반도체 패턴(13A, 13B)은 제1 반도체 패턴(16)과 함께 형성된 것일 수 있고, 동일한 물질을 포함할 수 있다. 제2 갭필막(14A, 14B)은 제1 갭필막(17)과 함께 형성된 것일 수 있고, 동일한 물질을 포함할 수 있다. 제2 유전막(15A, 15B)은 제1 유전막(18)과 함께 형성된 것일 수 있고, 동일한 물질을 포함할 수 있다.
제1 계단 구조(S1) 및 제2 계단 구조(S2)의 상부에 절연막(19)이 위치될 수 있다. 절연막(19)은 산화물 등의 절연 물질을 포함한다. 제1 및 제2 지지체들(SP1, SP2)은 절연막(19)을 관통할 수 있다. 제1 지지체들(SP1)은 절연막(19) 및 제1 계단 구조(S1)의 제1 콘택 영역(CT1)을 관통할 수 있다. 제2 지지체들(SP2)은 절연막(19), 제2 계단 구조(S2)의 제2 콘택 영역(CT2) 및 제1 계단 구조(S1)의 제2 콘택 영역(CT2)을 관통할 수 있다. 제1 지지체들(SP1)과 제2 지지체들(SP2)은 동일한 높이를 가질 수 있다. 또는, 제1 지지체들(SP1)의 상부면과 제2 지지체들(SP2)의 상부면이 실질적으로 동일한 레벨에 위치될 수 있다.
도 1b를 참조하면, 제2 지지체(SP2)는 제1 플러그(P1) 및 제2 플러그(P2)를 포함하고, 제1 플러그(P1)와 제2 플러그(P2)의 사이에 계면이 존재할 수 있다. 예를 들어, 제1 플러그(P1)의 막들과 제2 플러그(P2)의 막들은 별도의 공정으로 형성될 수 있다.
제1 플러그(P1)는 제2 반도체 패턴(13A), 제2 반도체 패턴(13A) 내의 제2 갭필막(14A), 제2 반도체 패턴(13A)의 측벽을 감싸는 제2 유전막(15A)을 포함할 수 있다. 제2 플러그(P2)는 제2 반도체 패턴(13B), 제2 반도체 패턴(13B) 내의 제2 갭필막(14B), 제2 반도체 패턴(13B)의 측벽을 감싸는 제2 유전막(15B)을 포함할 수 있다.
제2 반도체 패턴(13A)과 제2 반도체 패턴(13B) 간에 계면이 존재할 수 있고, 별도의 공정으로 형성된 막일 수 있다. 제2 반도체 패턴(13A)은 제2 반도체 패턴(13B)과의 오버레이 마진을 확보하기 위한 패드를 포함할 수 있다. 제2 갭필막(14A)과 제2 갭필막(14B)이 상호 분리될 수 있으며, 별도의 공정으로 형성된 막 일 수 있다. 제2 유전막(15A)과 제2 유전막(15B)이 상호 분리될 수 있으며, 별도의 공정으로 형성된 막일 수 있다.
제2 플러그(P2)의 막들은 제1 지지체(SP1)의 막들과 함께 형성될 수 있다. 제2 반도체 패턴(13B)은 제1 반도체 패턴(16)과 동일한 공정으로 형성된 막일 수 있고, 동일한 물질을 포함할 수 있다. 제2 갭필막(14B)은 제1 갭필막(17)과 동일한 공정으로 형성된 막일 수 있고, 동일한 물질을 포함할 수 있다. 제2 유전막(15B)은 제1 유전막(18)과 동일한 공정으로 형성된 막일 수 있고, 동일한 물질을 포함할 수 있다.
그 외의 구조는 앞서 도 1a를 참조하여 설명된 바와 유사하므로, 중복된 설명은 생략하도록 한다.
도 1c를 참조하면, 반도체 장치가 셀 영역(C)에 위치된 셀 적층물(CST)을 포함할 수 있다. 셀 적층물(CST)은 제1 셀 구조(CS1) 및 제1 셀 구조(CS1)의 상부에 위치된 제2 셀 구조(CS2)을 포함할 수 있다. 제1 셀 구조(CS1)는 교대로 적층된 제3 도전막들(21A) 및 제3 절연막들(22A)을 포함할 수 있다. 제2 셀 구조(CS2)는 교대로 적층된 제4 도전막들(21B) 및 제4 절연막들(22B)을 포함할 수 있다. 제3 도전막들(21A) 및 제4 도전막들(21B)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극일 수 있다.
제1 셀 구조(CS1)는 제1 계단 구조(S1)와 연결될 수 있다. 제3 도전막들(21A)은 제1 도전막들(11A)와 각각 연결될 수 있다. 동일한 레벨에 위치된 제3 도전막(21A)과 제1 도전막(11A)은 하나의 막일 수 있다. 제3 절연막들(22A)은 제1 절연막들(12A)과 각각 연결될 수 있다. 동일한 레벨에 위치된 제3 절연막(22A)과 제1 절연막(12A)은 하나의 막일 수 있다.
제2 셀 구조(CS2)는 제2 계단 구조(S2)와 연결될 수 있다. 제4 도전막들(21B)은 제2 도전막들(11B)과 각각 연결될 수 있다. 동일한 레벨에 위치된 제4 도전막(21B)과 제2 도전막(11B)은 하나의 막일 수 있다. 제4 절연막들(22B)은 제2 절연막들(12B)과 각각 연결될 수 있다. 동일한 레벨에 위치된 제4 절연막(22B)과 제2 절연막(12B)은 하나의 막일 수 있다.
반도체 장치는 채널 구조들(CH)을 포함할 수 있다. 채널 구조들(CH)은 셀 영역(C)에 위치되고, 셀 적층물(CST)을 관통한다. 채널 구조들(CH)은 제1 지지체들(SP1) 및 제2 지지체들(SP2)과 동일한 높이를 가질 수 있다. 채널 구조들(CH)의 상부면은 제1 지지체들(SP1)의 상부면 및 제2 지지체들(SP2)의 상부면과 실질적으로 동일한 레벨에 위치될 수 있다.
채널 구조(CH)는 제1 플러그(PL1) 및 제1 플러그(PL1)와 연결된 제2 플러그(PL2)를 포함할 수 있다. 제1 플러그(PL1)는 제1 셀 구조(CS1)를 관통할 수 있다. 제1 플러그(PL1)의 상부면과 제1 셀 구조(CS1)의 상부면이 실질적으로 동일한 레벨에 위치될 수 있다. 또한, 제1 플러그(PL1)의 상부면은 제1 플러그(P1)의 상부면과 실질적으로 동일한 레벨에 위치될 수 있다.
제2 플러그(PL2)는 제1 플러그(PL1)의 상부에 위치되고, 제2 셀 구조(CS2)를 관통할 수 있다. 제2 플러그(PL2)의 상부면과 제2 셀 구조(CS2)의 상부면이 실질적으로 동일한 레벨에 위치될 수 있다. 제2 플러그(PL2)의 상부면과 제2 플러그(PL2)의 상부면이 실질적으로 동일한 레벨에 위치될 수 있다. 또한, 제2 플러그(PL2)의 상부면과 제1 및 제2 지지체들(SP1, SP2)의 상부면이 실질적으로 동일한 레벨에 위치될 수 있다.
제1 및 제2 플러그들(PL1, PL2) 각각은 하부로 갈수록 직경이 감소할 수 있다. 따라서, 제2 지지체(SP2)와 마찬가지로, 채널 구조들(CH)은 측벽의 기울기가 적어도 하나의 변곡점을 가질 수 있다.
채널 구조(CH)는 제1 및 제2 지지체들(SP1, SP2)과 동일한 직경을 갖거나, 상이한 직경을 갖는다. 제1 플러그(PL1)의 상부면은 제1 플러그(P1)의 상부면에 비해 좁은 직경(W10<W9)을 가질 수 있다. 이러한 경우, 동일한 레벨에서, 제1 플러그(PL1)가 제1 플러그(P1)에 비해 좁은 직경을 갖게 된다. 제2 플러그(PL2)의 상부면은 제2 플러그(P2)의 상부면에 비해 좁은 직경(W11<W2)을 가질 수 있다. 이러한 경우, 동일한 레벨에서, 제2 플러그(PL2)가 제2 플러그(P2)에 비해 좁은 직경을 갖게 된다. 제1 플러그(PL1)의 상부면 및 제2 플러그(PL2)의 상부면은 제1 지지체(SP1)의 상부면에 비해 좁은 직경(W11<W10<W1)을 가질 수 있다. 이러한 경우, 동일한 레벨에서, 제1 지지체(SP1)가 채널 구조(CH)에 비해 큰 직경을 갖게 된다.
제1 플러그(PL1)는 제1 채널막(23A), 제1 갭필막(24A) 및 제1 메모리막(25A)을 포함할 수 있다. 제2 플러그(PL2)는 제2 채널막(23B), 제2 갭필막(24B) 및 제2 메모리막(25B)을 포함할 수 있다. 따라서, 채널 구조(CH)는 채널막(23A, 23B), 갭필막(24A, 24B) 및 메모리막(25A, 25B)을 포함할 수 있다. 여기서, 메모리막(25A, 25B)은 터널절연막, 데이터 저장막 및 전하차단막을 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 상변화 물질, 가변 저항 물질, 나노 닷 등을 포함할 수 있다.
채널 구조들(CH)은 도 1a 및 도 1b를 참조하여 설명한 제2 지지체들(SP2)과 유사한 구조를 가질 수 있다.
도 1a와 유사하게, 제1 플러그(PL1)의 막들과 제2 플러그(PL2)의 막들은 함께 형성된 것일 수 있다. 제1 채널막(23A)과 제2 채널막(23B)는 하나의 막으로 연결될 수 있고, 제1 갭필막(24A)과 제2 갭필막(24B)은 하나의 막으로 연결될 수 있고, 제1 메모리막(25A)과 제2 메모리막(25B)은 하나의 막으로 연결될 수 있다.
채널 구조(CH)의 막들은 제1 및 제2 지지체들(SP1, SP2)의 막들과 함께 형성된 것일 수 있다. 채널막(23A, 23B)은 제2 반도체 패턴(13A, 13B) 및 제1 반도체 패턴(16)과 함께 형성된 것일 수 있고, 동일한 물질을 포함할 수 있다. 갭필막(24A, 24B)은 제1 갭필막(17) 및 제2 갭필막(14A, 14B)과 함께 형성된 것일 수 있고, 동일한 물질을 포함할 수 있다. 메모리막(25A, 25B)은 제1 유전막(18) 및 제2 유전막(15)과 함께 형성된 것일 수 있고, 동일한 물질을 포함할 수 있다.
도 1b와 유사하게, 채널 구조(CH)의 제1 플러그(PL1)과 제2 플러그(PL2)는 별도의 공정으로 형성된 것일 수 있다. 제1 채널막(23A)과 제2 채널막(23B)의 사이에 계면이 존재할 수 있고, 별도의 공정으로 형성된 막일 수 있다. 제1 채널막(23A)은 제2 채널막(23B)과의 오버레이 마진을 확보하기 위한 패드를 포함할 수 있다. 제1 갭필막(24A)과 제2 갭필막(24B)이 상호 분리될 수 있으며, 별도의 공정으로 형성된 막 일 수 있다. 제1 메모리막(25A)과 제2 메모리막(25B)이 상호 분리될 수 있으며, 별도의 공정으로 형성된 막일 수 있다.
채널 구조(CH)의 제1 플러그(PL1)의 막들은 제2 지지체(SP2)의 제1 플러그(P1)의 막들과 함께 형성될 수 있다. 제1 채널막(23A)은 제2 반도체 패턴(13A)과 함께 형성된 것일 수 있고, 동일한 물질을 포함할 수 있다. 제1 갭필막(24A)은 제2 갭필막(14A)과 함께 형성된 것일 수 있고, 동일한 물질을 포함할 수 있다. 제1 메모리막(25A)은 제2 유전막(15A)과 함께 형성된 것일 수 있고, 동일한 물질을 포함할 수 있다.
채널 구조(CH)의 제2 플러그(PL2)의 막들은 제2 지지체(SP2)의 제2 플러그(P2)의 막들 및 제1 지지체(SP1)의 막들과 함께 형성된 것일 수 있다. 제2 채널막(23B)은 제2 반도체 패턴(13B) 및 제1 반도체 패턴(16)과 함께 형성된 것일 수 있고, 동일한 물질을 포함할 수 있다. 제2 갭필막(24B)은 제2 갭필막(14B) 및 제1 갭필막(17)과 함께 형성된 것일 수 있고, 동일한 물질을 포함할 수 있다. 제2 메모리막(25B)은 제2 유전막(15B) 및 제1 유전막(18)과 함께 형성된 것일 수 있고, 동일한 물질을 포함할 수 있다.
도 2a 내지 도 4a, 도 2b 내지 도 4b 및 도 5 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 2a 내지 도 4a는 레이아웃이고, 도 2b 내지 도 4b 및 도 5 내지 도 7은 단면도이다.
도 2a 및 도 2b를 참조하면, 베이스(30) 상에 제1 적층물(ST1)을 형성한다. 베이스(30)는 기판, 주변 회로, 소스막, 희생막, 인터커넥션 구조 등을 포함할 수 있다. 여기서, 희생막은 후속 공정에서 소스막, 연결 패턴 등으로 대체하기 위한 것일 수 있다. 제1 적층물(ST1)은 제1 콘택 영역(CT1) 및 제2 콘택 영역(CT2)을 포함할 수 있다. 제1 콘택 영역(CT1)과 제2 콘택 영역(CT2)은 제1 방향(I)으로 이웃할 수 있다.
제1 적층물(ST1)은 교대로 적층된 제1 물질막들(31) 및 제2 물질막들(32)을 포함할 수 있다. 제1 물질막들(31)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(32)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 제1 물질막들(31)은 제2 물질막들(32)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(31)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(32)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(31)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제2 물질막들(32)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(31)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제2 물질막들(32)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다.
이어서, 제1 적층물(ST1) 상에 제1 마스크 패턴(33)을 형성한다. 제1 마스크 패턴(33)은 제1 콘택 영역(CT1)을 덮도록 형성되고, 제2 콘택 영역(CT2)에 위치된 개구부들을 포함할 수 있다.
이어서, 제1 마스크 패턴(33)을 식각 베리어로 제1 적층물(ST1)을 식각하여 제1 개구부들(OP1)을 형성한다. 제1 마스크 패턴(33)은 포토레지스트 패턴일 수 있다. 제1 개구부들(OP1)은 제1 적층물(ST1)을 완전히 관통하거나, 일부만 관통할 수 있다. 제1 개구부들(OP1)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 제1 개구부들(OP1)은 제1 적층물(ST1)을 제3 방향(Ⅲ)으로 관통할 수 있다. 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)과 교차된 방향일 수 있고, 적층 방향일 수 있다.
도 3a 및 도 3b를 참조하면, 제1 마스크 패턴(33)을 제거한 후, 제1 개구부들(OP1) 내에 희생 패턴들(34)을 각각 형성한다. 희생 패턴들(34)을 형성하기 전에, 세정 공정을 수행할 수 있다. 희생 패턴들(34)은 제1 내지 제4 물질막들(31, 32, 35, 36)에 대해 식각 선택비가 큰 물질을 포함할 수 있다. 예를 들어, 희생 패턴들(34)은 텅스텐을 포함할 수 있다. 참고로, 희생 패턴들(34) 대신에 제1 플러그(도 1b의 "P1" 참조)를 형성하는 것도 가능하다.
이어서, 제1 적층물(ST1) 상에 제2 적층물(ST2)을 형성한다. 제2 적층물(ST2)은 교대로 적층된 제3 물질막들(35) 및 제4 물질막들(36)을 포함할 수 있다. 제3 물질막들(35)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제4 물질막들(36)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 제3 물질막들(35)은 제1 물질막들(31)과 동일한 물질로 형성되고, 제4 물질막들(36)은 제2 물질막들(32)과 동일한 물질로 형성될 수 있다.
제3 물질막들(35)은 제4 물질막들(36)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제3 물질막들(35)은 질화물 등을 포함하는 희생막이고, 제4 물질막들(36)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제3 물질막들(35)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제4 물질막들(36)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제3 물질막들(35)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제4 물질막들(36)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다.
이어서, 제1 적층물(ST1) 및 제2 적층물(ST2)을 계단 형태로 패터닝한다. 이때, 하나의 마스크 패턴을 이용하여 식각 공정 및 마스크 패턴 축소 공정을 반복 수행함으로써, 패터닝 공정을 수행할 수 있다. 따라서, 하나의 마스크 패턴으로 제1 적층물(ST1) 및 제2 적층물(ST2)을 패터닝할 수 있다.
이를 통해, 제1 적층물(ST1)의 제1 콘택 영역(CT1) 및 제2 적층물(ST2)의 제2 콘택 영역(CT2)이 계단 형태로 패터닝되고, 제1 계단 구조(S1) 및 제2 계단 구조(S2)가 형성된다. 제1 계단 구조(S1)는 제1 콘택 영역(CT1) 및 제2 콘택 영역(CT2)을 포함할 수 있다. 제2 계단 구조(S2)는 제1 계단 구조의 제2 콘택 영역(CT2) 상에 위치되고, 제1 콘택 영역(CT1)을 노출시킬 수 있다.
도 4a 및 도 4b를 참조하면, 제1 적층물(ST1) 및 제2 적층물(ST2) 상에 절연막(37)을 형성한다. 예를 들어, 절연막(37)을 형성한 후, 평탄화 공정을 수행한다. 절연막(37)은 산화물을 포함할 수 있다. 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정일 수 있다.
이어서, 절연막(37) 상에 제2 마스크 패턴(38)을 형성한다. 제2 마스크 패턴(38)은 포토레지스트 패턴일 수 있다. 제2 마스크 패턴(38)은 제1 콘택 영역(CT1)에 위치된 개구부들(A) 및 제2 콘택 영역(CT2)에 위치된 개구부들(B)을 포함할 수 있다. 개구부들(A)은 개구부들(B)에 비해 큰 직경(W3>W4)을 가질 수 있다.
이어서, 제2 마스크 패턴(38)을 식각 베리어로 절연막(37), 제2 적층물(ST2) 및 제1 적층물(ST1)을 식각한다. 이를 통해, 절연막(37) 및 제2 적층물(ST2)의 제2 콘택 영역(CT2)을 관통하는 제2 개구부들(OP2)이 형성된다. 또한, 제2 개구부들(OP2)을 형성할 때, 절연막(37) 및 제1 적층물(ST1)의 제1 콘택 영역(CT1)을 관통하는 제3 개구부들(OP3)이 형성된다. 제2 개구부들(OP2)은 제1 개구부들(OP1)에 각각 대응되도록 형성될 수 있다.
식각 공정 시, 제2 마스크 패턴(38)의 개구부들(A, B)의 직경에 따라 식각량이 상이할 수 있다. 식각 로딩(Etch Loading) 차이에 의해, 직경이 클수록 식각량이 많을 수 있다. 따라서, 개구부들(A)에서 개구부들(B)에 비해 식각량이 많을 수 있고, 제3 개구부들(OP3)이 제2 개구부들(OP2)에 비해 더 깊은 깊이로 형성될 수 있다. 따라서, 제2 개구부들(OP2)은 희생 패턴들(34)을 노출시키는 깊이로 형성될 수 있고, 제3 개구부들(OP3)은 베이스(30)를 노출시키는 깊이로 형성될 수 있다.
도 5를 참조하면, 제2 마스크 패턴(38)을 제거한 후, 제2 개구부들(OP2)을 통해 희생 패턴들(34)을 제거한다. 희생 패턴들(34)을 제거하기 전에, 세정 공정을 수행할 수 있다. 이어서, 제1 지지체들(SP1) 및 제2 지지체들(SP2)을 형성한다.
제1 지지체들(SP1)은 제3 개구부(OP3) 내에 형성될 수 있다. 제1 지지체들(SP1)은 절연막(37) 및 제1 적층물(ST1)의 제1 콘택 영역(CT1)을 관통할 수 있다. 각각의 제1 지지체들(SP1)은 제1 반도체 패턴(39A), 제1 갭필막(40A) 및 제1 유전막(41A)을 포함할 수 있다.
제2 지지체들(SP2)은 제1 및 제2 개구부들(OP1, OP2) 내에 형성될 수 있다. 제2 지지체들(SP2)은 절연막(37), 제2 적층물(ST2)의 제2 콘택 영역(CT2) 및 제1 적층물(ST1)의 제2 콘택 영역(CT2)을 관통할 수 있다. 각각의 제2 지지체들(SP2)은 제2 반도체 패턴(39B), 제2 갭필막(40B) 및 제2 유전막(41B)을 포함할 수 있다.
예를 들어, 제1 내지 제3 개구부들(OP1~OP3)을 포함하는 중간 결과물 상에, 유전막, 반도체막 및 갭필막을 차례로 형성한다. 이어서, 갭필막을 일부 식각한 후 반도체막을 추가로 형성한다. 이어서, 절연막(37)의 표면이 노출될 때까지 평탄화 공정을 수행한다. 이를 통해, 제1 지지체들(SP1)과 제2 지지체들(SP2)을 함께 형성할 수 있다.
참고로, 제1 개구부들(OP1) 내에 희생 패턴들(34) 대신에 제1 플러그들을 형성한 경우, 제1 플러그들은 제거하지 않는다. 또한, 제2 개구부들(OP2) 내에 제2 플러그들을 형성함으로써, 제1 플러그 및 제2 플러그를 포함하는 제2 지지체들(SP2)을 형성할 수 있다.
또한, 본 도면에서는 유전막(41A, 41B)이 반도체 패턴(39A, 39B)을 완전히 감싸는 구조가 도시되었으나, 유전막(41A, 41B)이 반도체 패턴(39A, 39B)의 측벽만 감싸도록 형성되는 것도 가능하다. 베이스(30)가 반도체 기판 또는 소스인 경우, 제1 반도체 패턴(39A)과 베이스(30)의 사이에 에피택셜 패턴이 형성될 수 있다. 에피택셜 패턴은 베이스(30)로부터 에피택셜 방식으로 성장된 실리콘막일 수 있다.
도 6을 참조하면, 제1 및 제3 물질막들(31, 35) 또는 제2 및 제4 물질막들(32, 36)을 제5 물질막들(43)로 대체한다. 예를 들어, 제1 지지체들(SP1)과 제2 지지체들(SP2)을 덮도록 절연막(37)을 추로 형성한 후, 마스크 패턴을 형성한다. 이어서, 마스크 패턴을 식각 베리어로 절연막(37), 제2 적층물(ST2) 및 제1 적층물(ST1)을 식각하여 슬릿을 형성한다. 이어서, 슬릿을 통해 제1 및 제3 물질막들(31, 35) 또는 제2 및 제4 물질막들(32, 36)을 제5 물질막들(43)로 대체한다
일 예로, 제1 및 제3 물질막들(31, 35)이 희생막이고 제2 및 제4 물질막들(32, 36)이 절연막인 경우, 먼저, 제1 및 제3 물질막들(31, 35)을 제거하여 개구부들을 형성한다. 이때, 제1 및 제2 지지체들(SP1, SP2)이 제2 및 제4 물질막들(32, 36)을 지지하는 지지체로서 사용될 수 있다. 이어서, 개구부들 내에 도전막들을 형성한다. 다른 예로, 제1 및 제3 물질막들(31, 35)이 도전막이고 제2 및 제4 물질막들(32, 36)이 절연막인 경우, 제1 및 제3 물질막들(31, 35)을 실리사이드화한다. 또 다른 예로, 제1 및 제3 물질막들(31, 35)이 도전막이고 제2 및 제4 물질막들(32, 36)이 희생막인 경우, 제2 및 제4 물질막들(32, 36)을 절연막들로 대체한다.
도 7을 참조하면, 콘택 플러그들(44)을 형성한다. 콘택 플러그들(44)은 절연막들(37)을 관통하고, 제5 물질막들(43)과 각각 연결될 수 있다. 예를 들어, 절연막들(37)을 관통하고 제5 물질막들을 각각 노출시키는 개구부들을 형성한 후, 개구부들을 채우도록 도전막을 형성한다. 이어서, 절연막(37)의 표면이 노출되도록 평탄화 공정을 수행하여, 콘택 플러그들(44)을 형성한다. 콘택 플러그들(44)은 텅스텐 등의 금속을 포함할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제2 지지체들(SP2)을 형성할 때 제1 지지체들(SP1)을 형성할 수 있다. 또한, 제2 지지체들(SP2)과 제1 지지체들(SP1)을 상이한 구조로 형성할 수 있다.
도 8a, 도 8b, 도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 8a 및 도 9a는 레이아웃이고, 도 8b 및 도 9b는 단면도이다.
앞서 도 4a 및 도 4b를 참조하여 설명한 바와 같이, 식각 로딩 차이를 이용하여 제2 개구부들(OP2) 및 제3 개구부들(OP3)을 형성할 경우, 제3 개구부들(OP3)이 충분한 깊이로 형성되지 않을 수 있다. 도 8a 및 도 8b를 참조하면, 제3 개구부들(OP3')이 제1 적층물(ST1)의 일부만 관통할 수 있고, 베이스(30)가 노출되지 않을 수 있다(C). 따라서, 제3 개구부들(OP3')의 깊이를 증가시키기 위한 추가 식각 공정을 실시한다.
도 9a 및 도 9b를 참조하면, 제2 마스크 패턴(38)을 제거한 후, 제3 마스크 패턴(51)을 형성한다. 제3 마스크 패턴(51)은 제2 개구부들(OP2)을 덮고 제3 개구부들(OP3')을 노출시키는 개구부들(D)을 포함한다. 각각의 개구부들(D)은 적어도 한 개의 제3 개구부(OP3')를 노출시킬 수 있다. 예를 들어, 하나의 개구부(D)가 두 개의 제3 개구부들(OP3')을 노출시킨다.
이어서, 제3 마스크 패턴(51)을 식각 베리어로 절연막(37) 및 제1 적층물(ST1)을 식각한다. 이를 통해, 제3 개구부들(OP3')이 하부로 확장된다. 확장된 제3 개구부들(OP3")을 통해 베이스(30)가 노출될 수 있다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10a를 참조하면, 베이스(60) 상에 제1 적층물(ST1)을 형성한다. 제1 적층물(ST1)은 제1 콘택 영역(CT1), 제2 콘택 영역(CT2) 및 셀 영역(C)을 포함할 수 있다. 제2 콘택 영역(CT2)은 셀 영역(C)과 제1 콘택 영역(CT1)의 사이에 위치될 수 있다. 제1 적층물(ST1)은 교대로 적층된 제1 물질막들(61) 및 제2 물질막들(62)을 포함할 수 있다.
이어서, 제1 적층물(ST1) 상에 제1 마스크 패턴(63)을 형성한다. 제1 마스크 패턴(63)은 제1 콘택 영역(CT1)을 덮도록 형성되고, 셀 영역(C)에 위치된 개구부들(F) 및 제2 콘택 영역(CT2)에 위치된 개구부들(E)을 포함할 수 있다. 개구부들(E, F)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열될 수 있다. 개구부들(E)은 개구부들(F)에 큰 직경(W4>W5)을 가질 수 있다. 개구부들(E)은 개구부들(F)에 비해 넓은 간격(D1>D2)으로 배열될 수 있다.
이어서, 제1 마스크 패턴(63)을 식각 베리어로 제1 적층물(ST1)을 식각하여 제1 개구부들(OP1) 및 제4 개구부들(OP4)을 형성한다. 제1 개구부들(OP1)은 제1 콘택 영역(CT1)에 위치될 수 있고, 제4 개구부들(OP4)은 셀 영역(C)에 위치될 수 있다. 제1 개구부들(OP1)을 형성할 때 제4 개구부들(OP4)을 형성할 수 있다. 또한, 제1 및 제4 개구부들(OP1, OP4)은 베이스(60)를 노출시키는 깊이로 형성될 수 있다.
도 10b를 참조하면, 제1 마스크 패턴(63)을 제거한 후, 제1 및 제4 개구부들(OP1, OP4) 내에 희생 패턴들(64)을 각각 형성한다. 이어서, 제1 적층물(ST1) 상에 제2 적층물(ST2)을 형성한다. 제2 적층물(ST2)은 교대로 적층된 제3 물질막들(65) 및 제4 물질막들(66)을 포함할 수 있다. 이어서, 제1 적층물(ST1) 및 제2 적층물(ST2)을 계단 형태로 패터닝한다. 이를 통해, 제1 적층물(ST1)의 제1 콘택 영역(CT1) 및 제2 적층물(ST2)의 제2 콘택 영역(CT2)이 계단 형태로 패터닝될 수 있다.
도 10c를 참조하면, 제1 적층물(ST1) 및 제2 적층물(ST2) 상에 절연막(67)을 형성한다. 이어서, 절연막(67) 상에 제2 마스크 패턴(68)을 형성한다. 제2 마스크 패턴(68)은 포토레지스트 패턴일 수 있다.
이어서, 제2 마스크 패턴(68)을 식각 베리어로 절연막(67), 제2 적층물(ST2) 및 제1 적층물(ST1)을 식각한다. 이를 통해, 절연막(67) 및 제2 적층물(ST2)의 제2 콘택 영역(CT2)을 관통하는 제2 개구부들(OP2)이 형성된다. 제2 개구부들(OP2)은 제1 개구부들(OP1)에 각각 대응되도록 형성될 수 있다. 제2 개구부들(OP2)을 형성할 때, 절연막(67) 및 제1 적층물(ST1)의 제1 콘택 영역(CT1)을 관통하는 제3 개구부들(OP3)이 형성된다. 또한, 제2 개구부들(OP2)을 형성할 때, 절연막(67) 및 제2 적층물(ST2)의 셀 영역(C)을 관통하는 제5 개구부들(OP5)이 형성된다. 제5 개구부들(OP5)은 제4 개구부들(OP4)에 각각 대응되도록 형성될 수 있다.
제3 개구부들(OP3)은 제2 개구부들(OP2) 및 제5 개구부들(OP5)에 비해 큰 직경(W6>W7≥W8)을 가질 수 있다. 제3 개구부들(OP3)은 제2 개구부들(OP2) 및 제5 개구부들(OP5)에 비해 깊은 깊이를 가질 수 있다. 제2 개구부들(OP2) 및 제5 개구부들(OP5)은 희생 패턴들(64)을 노출시키는 깊이로 형성될 수 있고, 제3 개구부들(OP3)은 베이스(60)를 노출시키는 깊이로 형성될 수 있다.
도 10d를 참조하면, 제2 마스크 패턴(68)을 제거한 후, 제2 및 제5 개구부들(OP2, OP5)을 통해 희생 패턴들(64)을 제거한다. 이어서, 제1 지지체들(SP1), 제2 지지체들(SP2) 및 채널 구조들(CH)을 형성한다.
제1 지지체들(SP1)은 제3 개구부(OP3) 내에 형성될 수 있다. 제1 지지체들(SP1)은 절연막(67) 및 제1 적층물(ST1)의 제1 콘택 영역(CT1)을 관통할 수 있다. 각각의 제1 지지체들(SP1)은 제1 반도체 패턴(69A), 제1 갭필막(70A) 및 제1 유전막(71A)을 포함할 수 있다.
제2 지지체들(SP2)은 제1 및 제2 개구부들(OP1, OP2) 내에 형성될 수 있다. 제2 지지체들(SP2)은 절연막(67), 제2 적층물(ST2)의 제2 콘택 영역(CT2) 및 제1 적층물(ST1)의 제2 콘택 영역(CT2)을 관통할 수 있다. 각각의 제2 지지체들(SP2)은 제2 반도체 패턴(69B), 제2 갭필막(70B) 및 제2 유전막(71B)을 포함할 수 있다.
채널 구조들(CH)은 제4 및 제5 개구부들(OP4, OP5) 내에 형성될 수 있다. 채널 구조들(CH)은 절연막(67), 제2 적층물(ST2)의 셀 영역(C) 및 제1 적층물(ST1)의 셀 영역(C)을 관통할 수 있다. 각각의 채널 구조들(CH)은 채널막(69C), 갭필막(70C) 및 메모리막(71C)을 포함할 수 있다.
예를 들어, 제1 내지 제5 개구부들(OP1~OP5)을 포함하는 중간 결과물 상에, 메모리막, 채널막 및 갭필막을 차례로 형성한다. 이어서, 갭필막을 일부 식각한 후 채널막을 추가로 형성한다. 이어서, 절연막(67)의 표면이 노출될 때까지 평탄화 공정을 수행한다. 이를 통해, 채널 구조들(CH), 제1 지지체들(SP1) 및 제2 지지체들(SP2)을 함께 형성할 수 있다. 따라서, 제1 및 제2 반도체 패턴들(69A, 69B)은 채널막(69C)은 동일한 물질로 형성될 수 있다. 또한, 제1 및 제2 유전막들(71A, 71B)은 메모리막(71C)과 동일한 물질로 형성될 수 있다.
이어서, 절연막(67)을 추가로 형성한 후, 제1 및 제3 물질막들(61, 65) 또는 제2 및 제4 물질막들(62, 66)을 제5 물질막들(73)로 대체한다.
참고로, 본 도면에는 도시되지 않았으나, 베이스(60)의 물질에 따라 추가 공정이 수행될 수 있다. 예를 들어, 베이스(60)가 희생막인 경우, 베이스(60)를 제거하여 개구부를 형성하고, 개구부를 통해 노출된 메모리막(71C)을 제거한다. 이어서, 개구부 내에 채널막(69C)과 연결된 소스막을 형성할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 채널 구조들(CH)을 형성할 때 제1 지지체들(SP1) 및 제2 지지체들(SP2)을 형성할 수 있다. 또한, 채널 구조들(CH)과 제2 지지체들(SP2)을 유사한 구조로 형성하고, 채널 구조들(CH)과 제1 지지체들(SP1)을 상이한 구조로 형성할 수 있다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
앞서 도 10c를 참조하여 설명한 바와 같이, 제5 개구부들(OP5), 제2 개구부들(OP2) 및 제3 개구부들(OP3)을 함께 형성할 경우, 제3 개구부들(OP3)이 충분한 깊이로 형성되지 않을 수 있다. 도 11a를 참조하면, 제3 개구부들(OP3')이 제1 적층물(ST1)의 일부만 관통할 수 있고, 베이스(60)가 노출되지 않을 수 있다(G). 따라서, 제3 개구부들(OP3')의 깊이를 증가시키기 위한 추가 식각 공정을 실시한다.
도 11b를 참조하면, 제2 마스크 패턴(68)을 제거한 후, 보호막(81)을 형성한다. 보호막(81)은 제5 개구부들(OP5)을 채우고, 제2 개구부들(OP2) 및 제3 개구부들(OP3')을 노출시키도록 형성될 수 있다. 보호막(81)은 증착 공정을 이용하여 형성될 수 있다. 제5 개구부들(OP5)에 비해 제3 및 제4 개구부들(OP3', OP4)의 직경이 클 경우, 증착 공정의 특성 상 제5 개구부들(OP5)이 먼저 채워진다. 따라서, 제4 개구부들(OP4) 및 제3 개구부들(OP3')을 노출시키는 보호막(81)을 형성할 수 있다. 보호막(81)은 비정질 카본(amorphous carbon)을 포함할 수 있다.
이어서, 보호막(81)을 식각 베리어로 제1 적층물(ST1)을 식각한다. 이를 통해, 제3 개구부들(OP3')이 하부로 확장되고, 확장된 제3 개구부들(OP3")을 통해 베이스(60)가 노출될 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 11b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 11b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 제1 콘택 영역 및 제2 콘택 영역을 포함하는 제1 계단 구조; 상기 제1 계단 구조의 상기 제2 콘택 영역 상에 위치되고 상기 제1 콘택 영역을 노출시키는 제2 계단 구조; 상기 제1 계단 구조의 상기 제1 콘택 영역을 관통하고, 측벽이 일정한 기울기를 갖는 제1 지지체; 및 상기 제1 계단 구조의 상기 제2 콘택 영역 및 상기 제2 계단 구조를 관통하고, 측벽의 기울기가 적어도 하나의 변곡점을 갖는 제2 지지체를 포함하도록 구성될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus)프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 11b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 11b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 제1 콘택 영역 및 제2 콘택 영역을 포함하는 제1 계단 구조; 상기 제1 계단 구조의 상기 제2 콘택 영역 상에 위치되고 상기 제1 콘택 영역을 노출시키는 제2 계단 구조; 상기 제1 계단 구조의 상기 제1 콘택 영역을 관통하고, 측벽이 일정한 기울기를 갖는 제1 지지체; 및 상기 제1 계단 구조의 상기 제2 콘택 영역 및 상기 제2 계단 구조를 관통하고, 측벽의 기울기가 적어도 하나의 변곡점을 갖는 제2 지지체를 포함하도록 구성될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 11b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 11b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 제1 콘택 영역 및 제2 콘택 영역을 포함하는 제1 계단 구조; 상기 제1 계단 구조의 상기 제2 콘택 영역 상에 위치되고 상기 제1 콘택 영역을 노출시키는 제2 계단 구조; 상기 제1 계단 구조의 상기 제1 콘택 영역을 관통하고, 측벽이 일정한 기울기를 갖는 제1 지지체; 및 상기 제1 계단 구조의 상기 제2 콘택 영역 및 상기 제2 계단 구조를 관통하고, 측벽의 기울기가 적어도 하나의 변곡점을 갖는 제2 지지체를 포함하도록 구성될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 13을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable MultimediaPlayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 11b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 11b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 제1 콘택 영역 및 제2 콘택 영역을 포함하는 제1 계단 구조; 상기 제1 계단 구조의 상기 제2 콘택 영역 상에 위치되고 상기 제1 콘택 영역을 노출시키는 제2 계단 구조; 상기 제1 계단 구조의 상기 제1 콘택 영역을 관통하고, 측벽이 일정한 기울기를 갖는 제1 지지체; 및 상기 제1 계단 구조의 상기 제2 콘택 영역 및 상기 제2 계단 구조를 관통하고, 측벽의 기울기가 적어도 하나의 변곡점을 갖는 제2 지지체를 포함하도록 구성될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11A: 제1 도전막 11B: 제2 도전막
12A: 제1 절연막 12B: 제2 절연막
13A, 13B: 제2 반도체 패턴 14A, 14B: 제2 갭필막
15A, 15B: 제2 유전막 16: 제1 반도체 패턴
17: 제1 갭필막 18: 제1 유전막
19: 절연막 21A: 제3 도전막
21B: 제4 도전막 22A: 제3 절연막
22B: 제4 절연막 23A: 제1 채널막
23B: 제2 채널막 24A: 제1 갭필막
24B: 제2 갭필막 25A: 제1 메모리막
25B: 제2 메모리막

Claims (32)

  1. 제1 콘택 영역 및 제2 콘택 영역을 포함하는 제1 계단 구조;
    상기 제1 계단 구조의 상기 제2 콘택 영역 상에 위치되고 상기 제1 콘택 영역을 노출시키는 제2 계단 구조;
    상기 제1 계단 구조의 상기 제1 콘택 영역을 관통하고, 측벽이 일정한 기울기를 갖는 제1 지지체; 및
    상기 제1 계단 구조의 상기 제2 콘택 영역 및 상기 제2 계단 구조를 관통하고, 측벽의 기울기가 적어도 하나의 변곡점을 갖는 제2 지지체를 포함하고,
    상기 제1 지지체의 상면의 직경은 상기 제2 지지체의 상면의 직경보다 큰 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 지지체는,
    상기 제1 계단 구조의 상기 제2 콘택 영역을 관통하는 제1 플러그; 및
    상기 제2 계단 구조를 관통하는 제2 플러그를 포함하는
    반도체 장치.
  3. 제2항에 있어서,
    상기 제2 지지체는 상기 제1 플러그와 상기 제2 플러그가 연결되는 지점에서 상기 변곡점을 갖는
    반도체 장치.
  4. 제2항에 있어서,
    상기 제1 계단 구조의 상기 제2 콘택 영역의 상부면과 상기 제1 플러그의 상부면이 동일한 레벨에 위치된
    반도체 장치.
  5. 제2항에 있어서,
    상기 제1 지지체의 상부면과 상기 제2 플러그의 상부면이 동일한 레벨에 위치된
    반도체 장치.
  6. 제1항에 있어서,
    상기 제2 지지체는 상기 제1 계단 구조와 상기 제2 계단 구조의 사이에서 상기 변곡점을 갖는
    반도체 장치.
  7. 제1항에 있어서,
    상기 제1 계단 구조의 상기 제2 콘택 영역은 균일한 높이를 갖고, 상기 제1 콘택 영역은 계단 형태를 갖는
    반도체 장치.
  8. 제1항에 있어서,
    상기 제1 지지체와 상기 제2 지지체는 동일한 높이를 갖는
    반도체 장치.
  9. 제1항에 있어서,
    상기 제1 지지체와 상기 제2 지지체는 상부면이 동일한 레벨에 위치된
    반도체 장치.
  10. 삭제
  11. 제1항에 있어서,
    상기 제1 계단 구조 및 상기 제2 계단 구조 상에 형성된 절연막을 더 포함하고,
    상기 제1 및 제2 지지체들은 상기 절연막을 관통하는
    반도체 장치.
  12. 제1항에 있어서,
    상기 제1 계단 구조 및 상기 제2 계단 구조와 연결된 셀 적층물; 및
    상기 셀 적층물을 관통하는 채널막들
    을 더 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 지지체 및 상기 제2 지지체는 상기 채널막들에 비해 큰 직경을 갖는
    반도체 장치.
  14. 제1항에 있어서,
    상기 제1 계단 구조는 교대로 적층된 제1 도전막들 및 제1 절연막들을 포함하고, 상기 제1 콘택 영역에서 상기 제1 도전막들이 각각 노출된
    반도체 장치.
  15. 제14항에 있어서,
    상기 제1 도전막들과 각각 연결된 제1 콘택 플러그들
    을 더 포함하는 반도체 장치.
  16. 제1항에 있어서,
    상기 제2 계단 구조는 교대로 적층된 제2 도전막들 및 제2 절연막들을 포함하는
    반도체 장치.
  17. 제16항에 있어서,
    상기 제2 도전막들과 각각 연결된 제2 콘택 플러그들
    을 더 포함하는 반도체 장치.
  18. 셀 영역, 제1 콘택 영역 및 제2 콘택 영역을 포함하는 제1 적층물을 형성하는 단계;
    상기 제1 적층물의 상기 제2 콘택 영역을 관통하는 제1 개구부를 형성하는 단계;
    상기 제1 적층물의 상기 셀 영역 및 상기 제2 콘택 영역 상에 위치되고, 상기 제1 콘택 영역을 노출시키는 제2 적층물을 형성하는 단계;
    상기 제2 적층물을 관통하고 상기 제1 개구부와 연결된 제2 개구부를 형성하는 단계; 및
    상기 제2 개구부를 형성할 때, 상기 제1 적층물의 상기 제1 콘택 영역을 관통하고, 상기 제2 개구부의 상면의 직경보다 넓은 상면의 직경을 가지는 제3 개구부를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 개구부 내에 희생 패턴을 형성하는 단계;
    상기 제2 개구부 및 상기 제3 개구부를 형성한 후, 상기 희생 패턴을 제거하는 단계; 및
    상기 제3 개구부 내에 위치된 제1 지지체 및 상기 제1 및 제2 개구부들 내에 위치된 제2 지지체를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 제2 적층물을 형성하기 전에, 상기 제1 개구부 내에 제1 플러그를 형성하는 단계;
    상기 제2 개구부 내에 상기 제1 플러그와 연결된 제2 플러그를 형성하는 단계; 및
    상기 제2 플러그를 형성할 때, 상기 제3 개구부 내에 제1 지지체를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  21. 제18항에 있어서,
    상기 제2 개구부를 형성하기 전, 상기 제2 적층물 및 상기 제1 적층물을 계단 형태로 패터닝하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 제1 적층물의 상기 제1 콘택 영역 및 상기 제2 적층물의 상기 제2 콘택 영역을 계단 형태로 패터닝하는
    반도체 장치의 제조 방법.
  23. 제18항에 있어서,
    상기 제3 개구부는 상기 제2 개구부에 비해 깊은 깊이로 형성되는
    반도체 장치의 제조 방법.
  24. 제18항에 있어서,
    상기 제2 적층물 상에 절연막을 형성하는 단계를 더 포함하고,
    상기 제2 개구부는 상기 절연막 및 상기 제2 적층물을 관통하고, 상기 제3 개구부는 상기 절연막 및 상기 제1 적층물을 관통하는
    반도체 장치의 제조 방법.
  25. 제18항에 있어서,
    상기 제2 및 제3 개구부들을 형성한 후, 상기 제2 개구부를 덮고 상기 제3 개구부를 노출시키는 마스크 패턴을 형성하는 단계; 및
    상기 제3 개구부를 하부로 확장시키도록, 상기 마스크 패턴을 식각 베리어로 상기 제1 적층물을 식각하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  26. 제18항에 있어서,
    상기 제1 개구부를 형성할 때, 상기 제1 적층물의 상기 셀 영역을 관통하는 제4 개구부를 형성하는 단계; 및
    상기 제2 및 제3 개구부들을 형성할 때, 상기 제2 적층물의 상기 셀 영역을 관통하고 상기 제4 개구부와 연결된 제5 개구부를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 제1 개구부는 상기 제4 개구부에 비해 큰 직경을 갖는
    반도체 장치의 제조 방법.
  28. 제26항에 있어서,
    상기 제2 및 제3 개구부들은 상기 제5 개구부에 비해 큰 직경을 갖는
    반도체 장치의 제조 방법.
  29. 제26항에 있어서,
    상기 제4 및 제5 개구부들 내에 채널 구조를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 채널 구조를 형성할 때, 상기 제3 개구부 내에 위치된 제1 지지체 및 상기 제1 및 제2 개구부들 내에 위치된 제2 지지체를 형성하는
    반도체 장치의 제조 방법.
  31. 제18항에 있어서,
    상기 제2 및 제3 개구부들을 형성할 때, 상기 제2 적층물의 상기 셀 영역을 관통하는 제5 개구부를 형성하는 단계;
    상기 제2 및 제3 개구부들을 형성한 후, 상기 제5 개구부를 채우고 상기 제2 및 제3 개구부들을 노출시키는 보호막을 형성하는 단계;
    상기 제2 및 제3 개구부들을 하부로 확장시키도록, 상기 보호막을 식각 베리어로 상기 제1 적층물을 식각하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  32. 제31항에 있어서,
    상기 보호막은 비정질 카본을 포함하는
    반도체 장치의 제조 방법.
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