KR20240051093A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 메모리 블록들을 제1 방향을 따라 구분하는 제1 슬릿 절연막; 및 상기 메모리 블록들을 상기 제1 방향에 직교하는 제2 방향을 따라 구분하고, 상기 제1 슬릿 절연막과 교차하는 제2 슬릿 절연막을 포함하고, 상기 제1 슬릿 절연막은 상기 제2 슬릿 절연막에 의해 나뉘어지고, 상기 제1 및 제2 슬릿 절연막들이 서로 교차하지 않는 비교차 영역에 위치한 상기 제1 슬릿 절연막의 일부는 상기 제1 및 제2 슬릿 절연막들이 서로 교차하는 교차 영역의 폭보다 넓은 폭을 가지는 반도체 장치 및 그 제조 방법을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는, 메모리 블록들을 제1 방향을 따라 구분하는 제1 슬릿 절연막; 및 상기 메모리 블록들을 상기 제1 방향에 직교하는 제2 방향을 따라 구분하고, 상기 제1 슬릿 절연막과 교차하는 제2 슬릿 절연막을 포함하고, 상기 제1 슬릿 절연막은 상기 제2 슬릿 절연막에 의해 나뉘어지고, 상기 제1 및 제2 슬릿 절연막들이 서로 교차하지 않는 비교차 영역에 위치한 상기 제1 슬릿 절연막의 일부는 상기 제1 및 제2 슬릿 절연막들이 서로 교차하는 교차 영역의 폭보다 넓은 폭을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 및 상기 적층물을 관통하고 서로 교차된 제1 슬릿 절연막 및 제2 슬릿 절연막을 포함하고, 상기 제2 슬릿 절연막은 일정한 폭을 가지고, 상기 제1 슬릿 절연막 중에서 상기 제1 및 제2 슬릿 절연막들의 비교차 영역의 일부는 상기 제1 및 제2 슬릿 절연막들의 교차 영역에 비해 넓은 폭을 가지고, 상기 제1 및 제2 슬릿 절연막들 각각은 단일막으로 이루어질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 적층물을 형성하는 단계; 상기 적층물을 관통하고 제1 방향으로 확장되고, 폭이 일정하지 않으며, 단일막으로 이루어진 제1 슬릿 절연막을 형성하는 단계; 및 상기 적층물을 관통하고, 상기 제1 방향과 교차하는 제2 방향으로 일정한 폭을 가지고 확장되며, 상기 제1 슬릿 절연막과 교차하는 단일막으로 이루어진 제2 슬릿 절연막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 적층물을 형성하는 단계; 상기 적층물을 관통하고, 폭이 일정하지 않은 제1 슬릿 절연막을 형성하는 단계; 및 상기 적층물을 관통하고, 상기 제1 슬릿 절연막과 교차하고 일정한 폭을 가지는 제2 슬릿 절연막을 형성하는 단계를 포함할 수 있다.
반도체 장치가 제1 패턴 및 제2 패턴이 교차된 교차 패턴을 포함하고, 제2 패턴의 교차 영역은 비교차 영역에 비해 좁은 폭을 갖는다. 따라서, 교차 패턴 내의 심 위치를 조절할 수 있고, 하부 구조물이 손상되는 것을 방지할 수 있다. 또한, 소자들 간의 브릿지가 유발되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 교차 패턴의 구조를 설명하기 위한 사시도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 교차 패턴의 구조를 설명하기 위한 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 교차 패턴(10)은 제1 방향(I-I')으로 확장된 제1 패턴(11) 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 확장된 제2 패턴(12)을 포함한다. 교차 패턴(10)은 소정의 폭(w) 및 두께(t)를 가지며, 영역에 따라 폭(w) 및/또는 두께(t)가 상이할 수 있다. 또한, 폭(W)에 비해 두께(t)가 큰 값을 가질 수 있으며, 종횡비(aspect ratio)가 큰 형태를 가질 수 있다.
또한, 제1 패턴(11)과 제2 패턴(12)은 동일한 물성을 갖는 물질로 형성될 수 있다. 예를 들어, 교차 패턴(10)은 산화물 등의 절연 물질을 포함할 수 있고, 종횡비가 큰 적층물 내에 형성된 슬릿 절연막일 수 있다.
교차 패턴(10)은 교차 영역(A)과 비교차 영역들(B, C, D, E)을 포함하며, 비교차 영역들(B, C, D, E) 중 적어도 하나의 비교차 영역(B)은 교차 영역(A)에 비해 넓은 폭을 갖는다. 예를 들어, 교차 영역(A)이 불균일한 폭을 갖는 경우, 교차 영역(A)은 사다리꼴, 리본 형태 등의 단면을 가질 수 있다. 또한, 비교차 영역(B)은 교차 영역(A)으로부터 멀어질수록 폭이 증가되는 형태를 가질 수 있다. 예를 들어, 비교차 영역(B)은 일정한 비율로 폭이 증가되는 형태를 가질 수 있고, 비교차 영역(B)은 교차 영역(A)의 최대 폭과 동일하거나 그보다 큰 폭을 가질 수 있다.
제1 패턴(11)과 제2 패턴(12)은 동시에 형성되거나 별도의 공정으로 형성될 수 있다. 따라서, 제1 패턴(11)과 제2 패턴(12)은 동일한 물질로 형성되거나 상이한 물질로 형성될 수 있다. 일 예로, 제1 패턴(11)을 형성한 후에 제2 패턴(12)을 형성한다면, 교차 영역(A)과 비교차 영역(B, C)이 동일한 물질로 형성된다. 다른 예로, 제2 패턴(12)을 형성한 후에 제1 패턴(11)을 형성한다면, 교차 영역(A)과 비교차 영역(D, E)이 동일한 물질로 형성된다.
참고로, 비교차 영역(C, D, E) 또한 교차 영역(A)으로부터 멀어질수록 폭이 증가하는 형태를 가질 수 있다. 또한, 교차 영역(A)을 사이에 두고 마주하는 비교차 영역(C)과 비교차 영역(B)이 대칭 형태를 갖거나 비대칭 형태를 가질 수 있다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면으로서, 교차 패턴의 단면 형태를 나타낸 레이아웃이다.
도 2a 내지 도 2f를 참조하면, 본 발명의 일 실시예에 따른 교차 패턴(20)은 제1 방향(I-I')으로 확장된 제1 패턴(21) 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 확장된 제2 패턴(22)을 포함한다. 이하에서는, 설명의 편의를 위해, 제2 패턴(22)을 중심으로 교차 영역과 비교차 영역의 폭 및 형태를 설명하도록 한다.
도 2a를 참조하면, 제2 패턴(22)은 교차 영역(A)과 비교차 영역들(B, C)을 포함하며, 제2 방향(Ⅱ-Ⅱ')을 따라 폭이 증가하는 테이퍼 형태를 가질 수 있다. 또한, 제2 패턴(22)의 교차 영역(A)은 균일한 기울기로 폭이 증가할 수 있으며, 사다리꼴 형태를 가질 수 있다.
제1 패턴(21)은 균일한 폭의 라인 형태를 갖고, 평행하게 확장되는 제1 엣지(E1) 및 제2 엣지(E2)를 가질 수 있다. 따라서, 제1 엣지(E1) 및 제2 엣지(E2)를 기준으로, 교차 영역(A)과 비교차 영역(B, C)이 결정된다. 제2 패턴(22)은 제1 패턴(21)의 제1 엣지(E1)에서 제1 폭(W1)을 갖고, 제2 패턴(22)의 제2 엣지(E2)에서 제2 폭(W2)을 갖는다. 여기서, 제1 폭(W1)은 제2 폭(W2)에 비해 큰 값을 가질 수 있다. 또한, 제1 라인 패턴(21)의 제1 엣지(E1)와 인접한 제2 패턴(22)의 끝단은 제3 폭(W3)을 갖는다. 여기서, 제3 폭(W3)은 제1 폭(W1)에 비해 큰 값을 가질 수 있다.
도 2b를 참조하면, 제2 패턴(22)은 제1 엣지(E1)에서 제1 폭(W1)을 갖고, 제2 패턴(22)의 끝단은 제3 폭(W3)을 갖는다. 여기서, 제1 폭(W1)과 제3 폭(W3)은 실질적으로 동일한 값을 가질 수 있다. "실질적으로 동일한"은 두 개의 값이 공정상의 오차가 포함된 범위 내에 속하는 것을 의미한다. 이러한 경우, 비교차 영역(B)은 균일한 폭을 갖게 된다.
도 2c를 참조하면, 제2 패턴(22)은 제1 패턴(21)의 제1 엣지(E1)에서 제1 폭(W1)을 갖고, 제2 패턴(22)의 제2 엣지(E2)에서 제2 폭(W2)을 갖고, 끝단에서 제3 폭(W3)을 갖고, 제1 엣지(E1)와 제2 패턴(22)의 끝단 사이의 거리가 제4 폭(W4)을 갖는다. 여기서, 제1 폭(W1)은 제2 폭(W2)에 비해 큰 값을 갖고, 제4 폭(W4)은 제1 폭(W1)의 1/2에 비해 큰 값을 가질 수 있다. 예를 들어, 제2 패턴(22)을 먼저 형성하는 경우 제4 폭(W4)이 제1 폭(W1)의 1/2에 비해 큰 값을 가질 수 있고, 제1 패턴(21)을 먼저 형성하는 경우 제4 폭(W4)이 제1 폭(W1)에 비해 큰 값을 가질 수 있다. 또한, 제3 폭(W3)은 제1 폭(W1)에 비해 작은 값을 갖고, 제2 폭(W2)에 비해 큰 값을 가질 수 있다.
도 2d를 참조하면, 제2 패턴(22)은 교차 영역(A)의 센터에서 최소 폭을 갖고, 양측 끝단으로 갈수록 폭이 증가하는 형태를 가질 수 있다. 예를 들어, 제2 패턴(22)은 리본 형태의 단면을 가질 수 있다.
제2 패턴(22)은 제1 패턴(21)의 제1 엣지(E1)에서 제1 폭(W1)을 갖고, 제1 패턴(21)의 제2 엣지(E2)에서 제2 폭(W2)을 갖고, 제1 엣지(E1)와 제2 엣지(E2)의 사이에서 제3 폭(W3)을 갖고, 끝단에서 제4 폭(W4)을 갖는다. 여기서, 제3 폭(W3)은 제1 폭(W1) 및 제2 폭(W2)에 비해 작은 값을 가질 수 있다. 제4 폭(W4)는 제1 폭(W1)에 비해 큰 값을 갖거나, 실질적으로 동일한 값을 가질 수 있다. 또한, 제1 폭(W1)과 제2 폭(W2)은 실질적으로 동일한 값을 갖거나 상이한 값을 가질 수 있다.
도 2e를 참조하면, 제2 패턴(22)은 제1 패턴(21)의 제1 엣지(E1)에서 제1 폭(W1)을 갖고, 제1 패턴(21)의 제2 엣지(E2)에서 제2 폭(W2)을 갖고, 제1 엣지(E1)와 제2 엣지(E2)의 사이에서 제3 폭(W3)을 갖고, 끝단에서 제4 폭(W4)을 갖고, 제1 엣지(E1)와 제2 패턴(22)의 끝단 사이의 거리가 제5 폭(W5)을 갖는다. 여기서, 제5 폭(W5)은 제1 폭(W1)의 1/2에 비해 큰 값을 가질 수 있다. 또한, 제4 폭(W4)은 제1 폭(W1)에 비해 작은 값을 갖고, 제3 폭(W3)에 비해 큰 값을 가질 수 있다.
도 2f를 참조하면, 교차 패턴(20)은 제1 방향(I-I')으로 확장된 복수의 제1 패턴들(21) 및 제2 방향(Ⅱ-Ⅱ')으로 확장된 제2 패턴(22)을 포함한다. 또한, 제2 패턴(22)은 제1 폭(W1)의 제1 교차 영역(A1), 제2 폭(W2)의 제2 교차 영역(A2) 및 제1 교차 영역(A1)과 제2 교차 영역(A2)의 사이에 위치된 제3 폭(W3)의 비교차 영역(B)을 포함한다. 여기서, 제1 폭(W1) 및 제2 폭(W2)은 제3 폭(W3)에 비해 작은 값을 갖고, 제1 폭(W1)과 제2 폭(W2)은 실질적으로 동일하거나 상이한 값을 가질 수 있다.
전술한 바와 같은 구조에 따르면, 제2 패턴(22)은 비교차 영역(B)이 교차 영역(A)에 비해 큰 폭을 갖는다. 따라서, 제2 패턴(22)의 형성 과정에서, 교차 영역(A) 내에 빈 공간, 즉, 심(seam)이 형성되는 것을 억제할 수 있다. 또한, 심이 형성되더라도, 심이 비교차 영역(B) 내에 위치하게 된다.
참고로, 본 실시예에서는 제1 패턴(21)이 균일한 폭을 갖고, 제2 패턴(22)이 불균일한 폭을 갖는 경우에 대해 설명하였는데, 제1 패턴(21) 또한 불균일한 폭을 가질 수 있다. 즉, 제1 패턴(21) 또한 영역에 따라 상이한 폭을 가질 수 있으며, 교차 영역에서 상대적으로 좁은 폭을 가질 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면으로, 도 3a는 레이아웃도이고 도 3b는 사시도이다.
도 3a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 셀 영역(CELL) 및 콘택 영역(CT)을 포함한다. 여기서, 셀 영역(CELL)은 적층된 메모리 셀들이 위치되는 영역이고, 콘택 영역(CT)은 적층된 메모리 셀들의 구동 바이어스를 인가하기 위해 콘택 플러그 등의 인터커넥션이 위치되는 영역이다. 셀 영역(CELL)의 양 측에 콘택 영역들(CT)이 위치되거나, 일 측에 한해 콘택 영역(CT)이 위치될 수 있다.
셀 영역(CELL) 및 콘택 영역(CT)에 게이트 전극들 및 절연막들이 교대로 적층된 적층물이 위치되고, 콘택 영역(CT)의 적층물은 각 층의 게이트 전극들이 각각 노출되도록 계단 형태로 패터닝될 수 있다. 여기서, 각 게이트 전극의 노출된 영역이 패드가 되고, 패드에 콘택 플러그가 연결된다.
또한, 반도체 장치는 복수의 메모리 블록들(MB1, MB2)을 포함한다. 여기서, 메모리 블록들(MB1, MB2)은 소거 동작이 수행되는 단위로, 소거 동작시, 하나의 메모리 블록(MB1, MB2)에 포함된 메모리 셀들의 데이터가 소거된다. 참고로, 각각의 메모리 블록들(MB1, MB2)은 복수의 페이지들을 포함하며, 페이지 단위로 프로그램 및 리드 동작이 수행될 수 있다.
반도체 장치는 적층물을 관통하는 다양한 형태, 다양한 기능의 슬릿 절연막들을 포함한다. 슬릿 절연막은 제1 메모리 블록(MB1)에 위치된 제1 적층물과 제2 메모리 블록(MB2)에 위치된 제2 적층물을 상호 전기적으로 분리시키도록, 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)의 경계에 위치될 수 있다. 슬릿 절연막은 U 형태로 배열된 메모리 스트링의 소스 사이드 게이트 전극과 드레인 사이드 게이트 전극을 상호 분리시키기 위해 셀 영역(CELL) 내에 위치될 수 있다. 슬릿 절연막은 적층된 희생막들을 적층된 게이트 전극들로 교체하기 위한 통로로서 사용된 슬릿을 채우기 위해 형성된 것일 수 있으며, 셀 영역(CELL) 또는 콘택 영역(CT) 내에 위치될 수 있다. 또한, 슬릿 절연막은 적층된 희생막들을 적층된 게이트 전극들로 교체하는 과정에서 잔류된 절연막들을 지지하기 위한 지지체로서, 셀 영역(CELL) 또는 콘택 영역(CT) 내에 위치될 수 있다. 또한, 복수의 슬릿 절연막들은 상호 교차되어 교차 패턴을 형성할 수 있다.
도 3b를 참조하면, 적층물(ST)은 교대로 적층된 도전막들(33) 및 절연막들(34)을 포함한다. 여기서, 도전막들(33)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있고, 절연막들(34)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다.
교차 패턴(30)은 적층물(ST)을 적층 방향으로 관통하며, 적어도 두 개의 패턴들이 교차된 구조를 갖는다. 또한, 교차 패턴(30)은 상호 교차된 제1 슬릿 절연막(31) 및 제2 슬릿 절연막(32)을 포함할 수 있다. 예를 들어, 제1 슬릿 절연막(31)은 지지체로서 사용되기 위한 것이고, 제2 슬릿 절연막(32)은 희생막들을 도전막들로 대체하기 위한 통로로서 사용된 슬릿 내에 채워진 것일 수 있다. 이러한 경우, 제1 슬릿 절연막(31)을 형성한 후에 제2 슬릿 절연막(32)을 형성하게 된다.
참고로, 본 도면에서는 앞서 도 2a를 참조하여 설명한 교차 패턴(30)의 형태를 도시하였으나, 교차 패턴(30)의 형태는 앞서 도 2a 내지 도 2f를 참조하여 설명한 실시예를 바탕으로 다양하게 변경될 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다. 이하, 영역에 따라 상이한 폭을 갖는 제2 패턴을 형성한 후에 균일한 폭을 갖는 제1 패턴을 형성하는 실시예에 대해 살펴보도록 한다. 앞서 설명한 내용과 중복된 내용은 생략하여 설명한다.
도 4a를 참조하면, 제1 물질막들(41) 및 제2 물질막들(42)을 교대로 적층하여 적층물(ST)을 형성한다. 여기서, 제1 물질막들(41)은 워드라인, 선택 라인, 패드 등의 도전막들을 형성하기 위한 것일 수 있고, 제2 물질막들(42)은 적층된 도전막들을 상호 절연시키기 위한 절연막들을 형성하기 위한 것일 수 있다. 예를 들어, 제1 물질막들(41)은 질화물 등을 포함하는 희생막으로 형성되고, 제2 물질막들(42)은 산화물 등을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(41)은 폴리실리콘, 텅스텐 등을 포함하는 도전막으로 형성되고, 제2 물질막들(42)은 산화물 등을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(41)은 도프드 폴리실리콘 등을 포함하는 도전막으로 형성되고, 제2 물질막들(42)은 언도프드 폴리실리콘 등을 포함하는 희생막으로 형성될 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 적층물(ST)을 관통하는 채널막들 및 채널막들의 측벽을 감싸는 데이터 저장막들을 형성할 수 있다. 여기서, 데이터 저장막은 실리콘을 포함하는 플로팅 게이트, 질화물 등의 전하 트랩물, 상변화 물질, 나노 닷 등을 포함할 수 있다.
이어서, 적층물(ST)을 관통하는 제1 슬릿(SL1)를 형성한다. 제1 슬릿(SL1)은 적층 방향으로 적층물(ST)을 관통하며, 폭에 비해 깊이가 깊은, 종횡비가 큰 구조를 가질 수 있다. 또한, 제1 슬릿(SL1)은 제1 슬릿(SL1)은 제1 방향(I-I')으로 확장될 수 있으며, 후속 공정에서 형성될 제2 슬릿(점선 참조)과 교차된다.
제1 슬릿(SL1)은 영역에 따라 상이한 폭을 갖는다. 제1 슬릿(SL1)은 일부 영역에서 제1 폭(W1)을 갖고, 일부 영역에서 제1 폭(W1) 보다 큰 값의 제2 폭(W2)을 갖는다. 예를 들어, 제1 슬릿(SL1)은 제2 슬릿과의 교차 영역에서 제1 폭(W1)을 갖고, 비교차 영역에서 제1 폭(W1) 보다 큰 값의 제2 폭(W2)을 갖는다. 제1 슬릿(SL1)의 형태는 앞서 설명한 바와 같이, 테이퍼, 리본 형태 등 다양하게 변경될 수 있다.
도 4b를 참조하면, 제1 슬릿(SL1) 내에 제1 슬릿 절연막(43)을 형성한다. 제1 슬릿 절연막(43)은 제1 슬릿(SL1)과 마찬가지로 영역에 따라 상이한 폭을 갖는다. 예를 들어, 제1 슬릿 절연막(43)은 후속 공정에서 형성될 제2 슬릿 절연막과 교차되며, 교차 영역에서 제1 폭(W1)을 갖고 비교차 영역에서 제2 폭(W2)을 갖는다. 또한, 제1 슬릿 절연막(43)은 산화물 등의 절연 물질을 포함한다.
제1 슬릿 절연막(43)은 원자층 증착(Atomic Layer Deposition) 등의 증착 공정을 이용하여 형성될 수 있다. 이러한 경우, 제1 슬릿(SL1)의 내면을 따라 절연 물질이 증착되어 제1 슬릿(SL1)의 내부를 채우게 되는데, 제1 슬릿(SL1)의 내부가 완전히 채워지지 못하고 빈 공간, 즉, 심(S)이 형성될 수 있다. 그런데, 제1 슬릿 절연막(43)이 심(S)을 포함할 경우, 후속 식각 공정에서 심(S)이 노출되어 식각 프로파일에 영향을 줄 수 있다. 따라서, 본 발명의 일 실시예에서는, 제1 슬릿(SL1)의 형태를 변경하여 심(S)의 형성을 억제하거나, 심(S)의 위치를 조절한다.
앞서 설명한 바와 같이, 제1 슬릿(SL1)을 불균일한 폭으로 형성함으로써 상대적으로 넓은 폭을 갖는 영역 내에 심(S)이 위치하도록 조절할 수 있다. 예를 들어, 제1 슬릿(SL1)의 교차 영역의 폭이 비교차 영역에 비해 좁은 폭을 갖도록 형성하면, 제1 슬릿 절연막(43)이 심(S)을 포함하더라도, 심(S)이 비교차 영역 내에 위치하게 된다.
도 4c를 참조하면, 적층물(ST) 및 제1 슬릿 절연막(43)을 관통하는 제2 슬릿(SL2)을 형성한다. 제2 슬릿(SL2)은 적층물(ST) 및 제1 슬릿 절연막(43)을 적층 방향으로 관통하며, 제1 물질막들(41)을 모두 노출시키는 깊이로 형성될 수 있다. 여기서, 제2 슬릿(SL2)은 제1 슬릿 절연막(43)과 교차하여 제2 방향(Ⅱ-Ⅱ')으로 확장된다.
제2 슬릿(SL2)은 식각 공정을 이용하여 형성될 수 있다. 이때, 심(S)이 존재하는 영역을 식각하여 제2 슬릿(SL2)을 형성하면, 식각 공정 중에 심(S)이 노출되고, 심(S)의 주변의 식각량이 증가하게 된다. 따라서, 교차 영역 내에 심(S)이 존재할 경우, 비교차 영역에 비해 교차 영역에서의 식각량이 상대적으로 증가하여, 하부 구조물이 노출될 수 있다. 반면에, 본 발명의 일 실시예에 따르면, 제1 슬릿 절연막(43) 중 심(S)이 존재하지 않는 영역, 즉, 상대적으로 좁은 폭을 갖는 영역이 식각되도록, 제2 슬릿(SL2)을 형성한다. 따라서, 식각 과정에서 심(S)이 노출되는 것을 방지할 수 있으며, 균일한 프로파일로 제2 슬릿(SL2)을 형성할 수 있다.
도 4d를 참조하면, 제2 슬릿(SL2) 내에 제2 슬릿 절연막(45)을 형성한다. 이로써, 제1 슬릿 절연막(43) 및 제2 슬릿 절연막(45)을 포함하는 교차 패턴이 형성된다.
참고로, 제1 물질막들(41) 및 제2 물질막들(42)의 물질 종류에 따라 제2 슬릿 절연막(45)을 형성하기 전에 추가 공정을 실시할 수 있다. 예를 들어, 제1 물질막들(41)이 희생막이고 제2 물질막들(42)이 절연막인 경우, 제2 슬릿(SL2)을 통해 제1 물질막들(41)을 도전막들(44)로 대체하는 공정을 실시한다. 제1 물질막들(41)이 도전막이고 제2 물질막들(42)이 절연막인 경우, 제2 슬릿(SL2)을 통해 제1 물질막들(41)을 실리사이드화하는 공정을 실시한다. 제1 물질막들(41)이 도전막이고 제2 물질막들(42)이 희생막인 경우, 제2 슬릿(SL2)을 통해 희생막들을 절연막들로 대체하는 공정을 실시한다.
참고로, 본 실시예에서는 적층물을 관통하도록 제1 슬릿 절연막(43) 및 제2 슬릿 절연막(45)을 형성하는 경우에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 단일층을 관통하는 제1 패턴을 형성한 후에 제2 패턴을 형성하거나, 영역에 따라 상이한 폭을 갖는 제1 패턴을 형성한 후에 제2 패턴을 형성하는 것도 가능하다. 또한, 제1 패턴 및 제2 패턴은 동일한 물성을 갖는 재료를 선택하여 형성할 수 있으며, 절연 물질 뿐만 아니라, 반도체 물질, 도전 물질 등을 포함할 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다. 이하, 제1 패턴을 형성한 후에 영역에 따라 상이한 폭을 갖는 제2 패턴을 형성하는 실시예에 대해 살펴보도록 한다. 앞서 설명한 내용과 중복된 내용은 생략하여 설명한다.
도 5a를 참조하면, 제1 물질막들(51) 및 제2 물질막들(52)을 교대로 적층하여 적층물(ST)을 형성한다. 이어서, 적층물(ST)을 관통하는 제1 슬릿(SL1)를 형성한다. 제1 슬릿(SL1)은 제1 방향(I-I')으로 확장된다. 여기서, 제1 슬릿(SL1)은 균일한 폭을 갖거나, 영역에 따라 상이한 폭을 가질 수 있다. 이어서, 제1 슬릿(SL1) 내에 제1 슬릿 절연막(53)을 형성한다.
도 5b를 참조하면, 적층물(ST) 및 제1 슬릿 절연막(53)을 관통하고, 제2 방향(Ⅱ-Ⅱ')으로 확장된 제2 슬릿(SL2)을 형성한다. 제2 슬릿(SL2)는 제1 슬릿 절연막(53)과 교차되며, 제2 슬릿(SL2) 내에 제1 슬릿 절연막(53), 제1 물질막들(51) 및 제2 물질막들(52)이 노출된다.
여기서, 제2 슬릿(SL2)은 영역에 따라 상이한 폭을 갖는다. 예를 들어, 제1 슬릿 절연막(53)과의 교차 영역이 제1 폭(W1)을 갖고, 비교차 영역이 제1 폭(W1)에 비해 큰 값을 갖는 제2 폭(W2)을 갖는다. 제2 슬릿(SL2)의 형태는 앞서 설명한 바와 같이, 테이퍼, 리본 형태 등 다양하게 변경될 수 있다.
이때, 제1 슬릿 절연막(53)의 내부에 심이 존재하는 경우, 제2 슬릿(SL2)을 통해 심이 노출되어 심 주변의 식각량이 증가될 수 있다. 또한, 상이한 물질막들이 적층된 적층물(ST)에 비해 제1 슬릿 절연막(53)이 상대적으로 많은 양 식각될 수 있다. 따라서, 본 실시예에 따르면, 교차 영역에서 상대적으로 좁은 폭을 갖는 형태로 제2 슬릿(SL2)을 형성하여 제2 슬릿(SL2) 내에 노출되는 제1 슬릿 절연막(53)의 면적을 최소화함으로써, 제1 슬릿 절연막(53)이 과도하게 식각되는 것을 방지할 수 있다.
도 5c를 참조하면, 제2 슬릿(SL2) 내에 제2 슬릿 절연막(55)을 형성한다. 제2 슬릿 절연막(55)은 영역에 따라 상이한 폭을 갖는다. 참고로, 제2 슬릿 절연막(55)을 형성하기 전에, 제2 슬릿(SL2)을 통해 제1 물질막들(51)을 도전막들(54)로 대체할 수 있다.
제2 슬릿 절연막(55)은 제1 슬릿 절연막(53)과 교차되며, 교차 영역에서 제1 폭(W1)을 갖고 비교차 영역에서 제1 폭(W1) 보다 큰 값의 제2 폭(W2)을 가질 수 있다. 또한, 제2 슬릿 절연막(55)은 산화물 등의 절연 물질을 포함할 수 있고, 원자층 증착(Atomic Layer Deposition) 등의 증착 공정을 이용하여 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 5c를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 제1 절연 패턴; 및 상기 제1 절연 패턴과 교차되고, 상기 제1 절연 패턴과의 교차 영역 및 비교차 영역을 포함하고, 상기 교차 영역이 상기 비교차 영역에 비해 좁은 폭을 갖는 제2 절연 패턴을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer System Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 5c를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 제1 절연 패턴; 및 상기 제1 절연 패턴과 교차되고, 상기 제1 절연 패턴과의 교차 영역 및 비교차 영역을 포함하고, 상기 교차 영역이 상기 비교차 영역에 비해 좁은 폭을 갖는 제2 절연 패턴을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 5c를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 제1 절연 패턴; 및 상기 제1 절연 패턴과 교차되고, 상기 제1 절연 패턴과의 교차 영역 및 비교차 영역을 포함하고, 상기 교차 영역이 상기 비교차 영역에 비해 좁은 폭을 갖는 제2 절연 패턴을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 7을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 5c를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 제1 절연 패턴; 및 상기 제1 절연 패턴과 교차되고, 상기 제1 절연 패턴과의 교차 영역 및 비교차 영역을 포함하고, 상기 교차 영역이 상기 비교차 영역에 비해 좁은 폭을 갖는 제2 절연 패턴을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20: 교차 패턴 21: 제1 패턴
22: 제2 패턴 30: 교차 패턴
31: 제1 슬릿 절연막 32: 제2 슬릿 절연막
33: 도전막 34: 절연막
41: 제1 물질막 42: 제2 물질막
43: 제1 슬릿 절연막 44: 도전막
45: 제2 슬릿 절연막 51: 제1 물질막
52: 제2 물질막 53: 제1 슬릿 절연막
54: 도전막

Claims (31)

  1. 메모리 블록들을 제1 방향을 따라 구분하는 제1 슬릿 절연막; 및
    상기 메모리 블록들을 상기 제1 방향에 직교하는 제2 방향을 따라 구분하고, 상기 제1 슬릿 절연막과 교차하는 제2 슬릿 절연막을 포함하고,
    상기 제1 슬릿 절연막은 상기 제2 슬릿 절연막에 의해 나뉘어지고,
    상기 제1 및 제2 슬릿 절연막들이 서로 교차하지 않는 비교차 영역에 위치한 상기 제1 슬릿 절연막의 일부는 상기 제1 및 제2 슬릿 절연막들이 서로 교차하는 교차 영역의 폭보다 넓은 폭을 가지는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 슬릿 절연막은 길이 방향을 따라 폭이 증가하는 테이퍼 형태를 가지고,
    상기 제2 슬릿 절연막은 길이 방향을 따라 일정한 폭을 가지는
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 슬릿 절연막은,
    상기 제2 슬릿 절연막의 제1 엣지에서 제1 폭을 갖고, 상기 제2 슬릿 절연막의 제2 엣지에서 제2 폭을 갖고, 상기 제1 폭은 상기 제2 폭에 비해 큰 값을 갖는
    반도체 장치.
  4. 제3항에 있어서,
    상기 제1 엣지에 인접한 상기 제1 슬릿 절연막의 끝단은 제3 폭을 갖고, 상기 제3 폭은 상기 제1 폭과 동일하거나 상기 제1 폭에 비해 큰 값을 갖는
    반도체 장치.
  5. 제3항에 있어서,
    상기 제1 엣지와 상기 제1 슬릿 절연막의 끝단 사이의 거리가 제4 폭을 갖고, 상기 제4 폭은 상기 제1 폭의 1/2에 비해 큰 값을 갖는
    반도체 장치.
  6. 제1항에 있어서,
    상기 제1 슬릿 절연막은 상기 교차 영역의 센터에서 최소 폭을 갖고, 양측 끝단으로 갈수록 폭이 증가하는 형태를 갖는
    반도체 장치.
  7. 제1항에 있어서,
    상기 제1 슬릿 절연막은,
    상기 제2 슬릿 절연막의 제1 엣지에서 제1 폭을 갖고, 제2 엣지에서 제2 폭을 갖고, 상기 제1 엣지와 상기 제2 엣지의 사이에서 제3 폭을 갖고, 상기 제3 폭이 상기 제1 폭 및 제2 폭에 비해 작은 값을 갖는
    반도체 장치.
  8. 제7항에 있어서,
    상기 제1 슬릿 절연막의 끝단은 제4 폭을 갖고, 상기 제4 폭은 상기 제1 폭과 동일하거나 상기 제1 폭에 비해 큰 값을 갖는
    반도체 장치.
  9. 제8항에 있어서,
    상기 제1 엣지와 상기 제1 슬릿 절연막의 끝단 사이의 거리가 제5 폭을 갖고, 상기 제5 폭은 상기 제1 폭의 1/2에 비해 큰 값을 갖는
    반도체 장치.
  10. 제1항에 있어서,
    교대로 적층된 도전막들 및 절연막들을 포함하는 적층물을 더 포함하고, 상기 제1 슬릿 절연막 및 상기 제2 슬릿 절연막은 상기 적층물을 관통하는
    반도체 장치.
  11. 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 및
    상기 적층물을 관통하고 서로 교차된 제1 슬릿 절연막 및 제2 슬릿 절연막을 포함하고,
    상기 제2 슬릿 절연막은 일정한 폭을 가지고,
    상기 제1 슬릿 절연막 중에서 상기 제1 및 제2 슬릿 절연막들의 비교차 영역의 일부는 상기 제1 및 제2 슬릿 절연막들의 교차 영역에 비해 넓은 폭을 가지고,
    상기 제1 및 제2 슬릿 절연막들 각각은 단일막으로 이루어진 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 슬릿 절연막은 길이 방향을 따라 폭이 증가하는 테이퍼 형태를 갖는
    반도체 장치.
  13. 제11항에 있어서,
    상기 제1 슬릿 절연막은 상기 교차 영역의 센터에서 최소 폭을 갖고, 양측 끝단으로 갈수록 폭이 증가하는 형태를 갖는
    반도체 장치.
  14. 적층물을 형성하는 단계;
    상기 적층물을 관통하고 제1 방향으로 확장되고, 폭이 일정하지 않으며, 단일막으로 이루어진 제1 슬릿 절연막을 형성하는 단계; 및
    상기 적층물을 관통하고, 상기 제1 방향과 교차하는 제2 방향으로 일정한 폭을 가지고 확장되며, 상기 제1 슬릿 절연막과 교차하는 단일막으로 이루어진 제2 슬릿 절연막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 슬릿 절연막은 상기 제1 방향을 따라 폭이 증가하는 테이퍼 형태를 갖는
    반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 제1 슬릿 절연막은,
    상기 제2 슬릿 절연막의 제1 엣지에서 제1 폭을 갖고, 상기 제2 슬릿 절연막의 제2 엣지에서 제2 폭을 갖고, 상기 제1 폭은 상기 제2 폭에 비해 큰 값을 갖는
    반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 엣지와 인접한 상기 제1 슬릿 절연막의 끝단은 제3 폭을 갖고, 상기 제3 폭은 상기 제1 폭과 동일하거나 상기 제1 폭에 비해 큰 값을 갖는
    반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 제1 엣지와 상기 제1 슬릿 절연막의 끝단 사이의 거리가 제4 폭을 갖고, 상기 제4 폭은 상기 제1 폭의 1/2에 비해 큰 값을 갖는
    반도체 장치의 제조 방법.
  19. 제14항에 있어서,
    상기 제1 슬릿 절연막은 상기 제1 및 제2 슬릿 절연막들이 서로 교차하는 영역에서 최소 폭을 갖고, 양측 끝단으로 갈수록 폭이 증가하는
    반도체 장치의 제조 방법.
  20. 제14항에 있어서,
    상기 제1 슬릿 절연막은,
    상기 제2 슬릿 절연막의 제1 엣지에서 제1 폭을 갖고, 제2 엣지에서 제2 폭을 갖고, 상기 제1 엣지와 상기 제2 엣지의 사이에서 제3 폭을 갖고, 상기 제3 폭이 상기 제1 폭 및 제2 폭에 비해 작은 값을 갖는
    반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 제1 슬릿 절연막의 끝단은 제4 폭을 갖고, 상기 제4 폭은 상기 제1 폭과 동일하거나 상기 제1 폭에 비해 큰 값을 갖는
    반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 제1 엣지와 상기 제1 슬릿 절연막의 끝단 사이의 거리가 제5 폭을 갖고, 상기 제5 폭은 상기 제1 폭의 1/2에 비해 큰 값을 갖는
    반도체 장치의 제조 방법.
  23. 적층물을 형성하는 단계;
    상기 적층물을 관통하고, 폭이 일정하지 않은 제1 슬릿 절연막을 형성하는 단계; 및
    상기 적층물을 관통하고, 상기 제1 슬릿 절연막과 교차하고 일정한 폭을 가지는 제2 슬릿 절연막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 제1 슬릿 절연막은 길이 방향을 따라 폭이 증가하는 테이퍼 형태를 갖는
    반도체 장치의 제조 방법.
  25. 제23항에 있어서,
    상기 제1 슬릿 절연막은,
    상기 제2 슬릿 절연막의 제1 엣지에서 제1 폭을 갖고, 상기 제2 슬릿 절연막의 제2 엣지에서 제2 폭을 갖고, 상기 제1 폭은 상기 제2 폭에 비해 큰 값을 갖는
    반도체 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 제1 엣지와 인접한 상기 제1 슬릿 절연막의 끝단은 제3 폭을 갖고, 상기 제3 폭은 상기 제1 폭과 동일하거나 상기 제1 폭에 비해 큰 값을 갖는
    반도체 장치의 제조 방법.
  27. 제25항에 있어서,
    상기 제1 엣지와 상기 제2 슬릿 절연막의 끝단 사이의 거리가 제4 폭을 갖고, 상기 제4 폭은 상기 제1 폭의 1/2에 비해 큰 값을 갖는
    반도체 장치의 제조 방법.
  28. 제23항에 있어서,
    상기 제1 슬릿 절연막은 양측 끝단으로 갈수록 폭이 증가하는
    반도체 장치의 제조 방법.
  29. 제23항에 있어서,
    상기 제1 슬릿 절연막은,
    상기 제2 슬릿 절연막의 제1 엣지에서 제1 폭을 갖고, 제2 엣지에서 제2 폭을 갖고, 상기 제1 엣지와 상기 제2 엣지의 사이에서 제3 폭을 갖고, 상기 제3 폭이 상기 제1 폭 및 제2 폭에 비해 작은 값을 갖는
    반도체 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 제1 슬릿 절연막의 끝단은 제4 폭을 갖고, 상기 제4 폭은 상기 제1 폭과 동일하거나 상기 제1 폭에 비해 큰 값을 갖는
    반도체 장치의 제조 방법.
  31. 제30항에 있어서,
    상기 제1 엣지와 상기 제1 슬릿 절연막의 끝단 사이의 거리가 제5 폭을 갖고, 상기 제5 폭은 상기 제1 폭의 1/2에 비해 큰 값을 갖는
    반도체 장치의 제조 방법.
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