KR20150058597A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 액티브 층으로부터 돌출된 형상으로 제1 방향으로 연장되어 배치된 액티브 핀, 액티브 핀 상에, 제1 방향과 교차하는 제2 방향으로 연장되어 배치된 게이트 구조물, 및 게이트 구조물의 적어도 일측에 배치된 스페이서를 포함하되, 액티브 핀은, 제1 영역과, 제1 영역에 제1 방향으로 인접한 제2 영역을 포함하고, 제1 영역의 제2 방향 폭은 제2 영역의 제2 방향 폭과 다르다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
이렇게 향상된 장치의 집적도는 반도체 장치 중의 하나인 전계 효과 트랜지스터(FET)에 숏 채널 효과(short channel effect) 등을 야기할 수 있다. 따라서, 이를 극복하기 위해 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터(Fin FET)에 대한 연구가 활발하게 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 액티브 핀의 폭으로 그 상부에 형성되는 트랜지스터의 다양한 특성(예를 들어, 문턱 전압(Vth), 누설 전류(leakage current) 등)이 조절되는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 용이한 방법으로 다양한 특성을 갖는 트랜지스터를 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 액티브 층으로부터 돌출된 형상으로 제1 방향으로 연장되어 배치된 액티브 핀, 액티브 핀 상에, 제1 방향과 교차하는 제2 방향으로 연장되어 배치된 게이트 구조물, 및 게이트 구조물의 적어도 일측에 배치된 스페이서를 포함하되, 액티브 핀은, 제1 영역과, 제1 영역에 제1 방향으로 인접한 제2 영역을 포함하고, 제1 영역의 제2 방향 폭은 제2 영역의 제2 방향 폭과 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 트랜지스터, 및 제2 트랜지스터를 포함하되, 제1 트랜지스터는, 제1 방향으로 연장되어 배치되는 제1 액티브 핀을 포함하고, 제2 트랜지스터는, 제1 액티브 핀과 제1 방향으로 정렬되어 배치된 제2 액티브 핀을 포함하고, 제1 액티브 핀의 제1 방향과 교차하는 제2 방향 폭은, 제2 액티브 핀의 제2 방향 폭과 다르다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 액티브 층 상에 제1 방향으로 연장되는 더미 구조물을 형성하고, 더미 구조물 양측에 상기 제1 방향으로 연장되는 더미 스페이서를 형성하고, 더미 스페이서의 일부 영역에 대해 제1 방향과 교차하는 제2 방향 폭을 변화시키고, 더미 구조물을 제거하여 액티브 층의 상면을 노출시키고, 더미 스페이서를 마스크로 액티브 층을 식각하여 액티브 핀을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 1b는 도 1a의 일부 액티브 핀에 대한 부분 사시도이다.
도 2는 도 1a의 A영역에 대한 부분 사시도이다.
도 3은 도 2의 B-B선을 따라 절단한 단면도이다.
도 4는 도 2의 C-C선을 따라 절단한 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 7은 도 6의 D-D선을 따라 절단한 단면도이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 10은 도 9에 도시된 반도체 장치의 레이아웃도이다.
도 11은 본 발명의 제6 실시예에 따른 반도체 장치의 개념도이다.
도 12는 도 11의 제1 SRAM 메모리 셀의 회로도이다.
도 13은 도 11의 제1 SRAM 메모리 셀의 레이아웃도이다.
도 14는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 통신 디바이스를 도시한 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템을 도시한 블록도이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 19 내지 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 22 내지 도 32는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
먼저, 도 1a 내지 도 4를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 장치의 부분 레이아웃도이다. 도 1b는 도 1a의 일부 액티브 핀에 대한 부분 사시도이다. 도 2는 도 1a의 A영역에 대한 부분 사시도이다. 도 3은 도 2의 B-B선을 따라 절단한 단면도이다. 도 4는 도 2의 C-C선을 따라 절단한 단면도이다.
이하에서는 본 실시예에 따른 반도체 장치(1)가 핀형 트랜지스터(FinFET)를 포함하는 것을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 기술적 사상은, 도시된 핀형 트랜지스터 외에도 입체 형상을 갖는 다른 반도체 소자(예를 들어, 나노 와이어를 이용한 트랜지스터 등)를 포함하는 반도체 장치에도 적용될 수 있다.
도 1a 내지 도 4을 참조하면, 반도체 장치(1)는 액티브 핀(F1~F4), 게이트 구조물(192), 스페이서(115) 등을 포함할 수 있다.
액티브 핀(F1~F4)은 액티브 층(100)으로부터 제3 방향(Z)돌출된 형상으로 형성될 수 있다. 본 발명의 몇몇 실시예에서, 액티브 핀(F1~F4)은 액티브 층(100)의 일부가 식각되어 형성된 것일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 액티브 층(100)은 반도체 기판일 수 있다. 이렇게 액티브 층(100)이 반도체 기판으로 이루어질 경우, 반도체 기판은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다.
한편, 본 발명의 다른 몇몇 실시예에서, 액티브 층(100)은 반도체 물질로 이루어진 에피층(epitaxial layer)일 수 있다. 이 때, 이러한 에피층은 예를 들어 절연 기판 상에 형성될 수 있다. 다시 말해, 액티브 층(100)은 SOI(Silicon On Insulator) 기판으로 구성될 수 있다.
이렇게 엑티브 층(100)이 SOI 기판으로 구성될 경우, 반도체 장치(1)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
액티브 핀(F1~F4)은 도시된 것과 같이 제1 방향(Y)으로 연장되어 배치될 수 있다. 그리고, 액티브 핀(F1~F4)은 도시된 것과 같이 제2 방향(X)으로 서로 이격되어 배치될 수 있다.
본 실시예에서, 액티브 핀(F1~F4)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 여기서, 제2 영역(II)은 도시된 것과 같이 제1 영역(I)에 제1 방향(Y)으로 인접하여 배치될 수 있다.
본 실시예에서, 제1 영역(I)의 제2 방향(X) 폭(W1)과 제2 영역(II)의 제2 방향(X) 폭(W2)은 다를 수 있다. 구체적으로, 제1 영역(I)의 제2 방향(X) 폭(W1)은 제2 영역(II)의 제2 방향(X) 폭(W2)보다 작을 수 있다.
한편, 본 실시예에서, 제1 영역(I)은 액티브 핀(F1~F4)의 중심선을 기준으로 비대칭 형상으로 배치될 수 있다. 다시 말해, 액티브 핀(F1~F4)의 중심선을 기준으로 제1 영역(I)의 일측까지의 거리와 제1 영역(I)의 타측까지의 거리는 서로 다를 수 있다.
또한, 본 실시예에서, 액티브 핀(F1~F4)은 도시된 것과 같이 2개씩 그룹핑되어 형성될 수 있다. 이렇게 액티브 핀(F1~F4)이 2개씩 그룹핑되어 형성되는 것은, 맨드렐(mandrel)이라고 지칭되는 하나의 더미 구조물(도 22의 10)로부터 2개의 액티브 핀(F1~F4)이 형성되기 때문일 수 있다. 이에 관한 구체적인 설명은 후술하도록 한다.
본 실시예에서는 이처럼 제1 영역(I)이 액티브 핀(F1~F4)의 중심선을 기준으로 비대칭 형상으로 배치되고, 액티브 핀(F1~F4)이 2개씩 그룹핑되어 형성되므로, 제1 액티브 핀(F1)의 제1 영역(I)과 제2 액티브 핀(F2)의 제1 영역(I) 사이의 제1 간격(L1)은, 제2 액티브 핀(F2)의 제1 영역(I)과 제3 액티브 핀(F3)의 제1 영역(I) 사이의 제2 간격(L2)과 다를 수 있다. 구체적으로, 본 실시예에서, 제1 간격(L1)은 제2 간격(L2)보다 작을 수 있다.
소자 분리막(101)은 액티브 핀(F1~F4)의 측면을 덮을 수 있다. 구체적으로, 소자 분리막(101)은 도 3 등에 도시된 것과 같이 액티브 핀(F1~F4)의 하부를 덮을 수 있다. 본 발명의 몇몇 실시예에서, 소자 분리막(101)은 예를 들어, 절연막일 수 있다. 더욱 구체적으로, 소자 분리막(101)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 산질화막(SiON) 등일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도면에서는 액티브 핀(F1~F4)의 단면 형상이 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상인 것이 도시되어 있으나, 본 발명이 이러한 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 액티브 핀(F1~F4)의 단면 형상은 사각형으로 변형될 수도 있다. 또한 본 발명의 다른 몇몇 실시예에서, 액티브 핀(F1~F4)의 단면 형상은 모따기된 형상일 수 있다. 즉, 액티브 핀(F1~F4)의 모서리 부분이 둥글게 된 형상일 수 있다
게이트 구조물(192)은 도시된 것과 같이 액티브 핀(F1~F4) 상에, 제2 방향(X)으로 연장되어 배치될 수 있다. 그리고, 스페이서(115)는 게이트 구조물(192)의 양측에 배치될 수 있다. 스페이서(115)는 액티브 핀(F1~F4) 상에, 제2 방향(X)으로 연장되어 배치될 수 있다.
본 발명의 몇몇 실시예에서, 액티브 핀(F1~F4)의 제1 영역(I)은 도시된 것과 같이 게이트 구조물(192) 하부에 배치되고, 제2 영역(II)은 스페이서(115) 하부에 배치될 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 액티브 핀(F1~F4)의 제1 영역(I) 중 일부는 스페이서(115) 하부에 배치될 수 있다. 다시 말해, 액티브 핀(F1~F4)의 제1 영역(I)과 제2 영역(II)의 경계는 스페이서(115) 하부에 형성될 수 있다.
본 실시예에서, 액티브 핀(F1~F4)의 제1 영역(I)과 제2 영역(II) 일부에는 트랜지스터가 형성될 수 있다. 이러한 트랜지스터는, 게이트 구조물(192), 스페이서(115), 및 소오스/드레인(161)을 포함할 수 있다.
게이트 구조물(192)은 액티브 핀(F1~F4) 상에 순차적으로 형성된 인터페이스막 (120), 게이트 절연막(132), 일함수 조절막(142) 및 게이트 전극(162)을 포함할 수 있다.
인터페이스막(120)은 소자 분리막(101)과 액티브 핀(F1~F4) 상에 제1 방향(Y)으로 연장된 형상으로 배치될 수 있다. 인터페이스막(120)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(120)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
게이트 절연막(132)은 인터페이스막(120) 상에 배치될 수 있다. 구체적으로, 게이트 절연막(132)은 제2 방향(X)으로 연장되어 배치되되, 액티브 핀(F1~F4)의 상부 일부를 덮는 형상으로 배치될 수 있다. 그리고, 게이트 절연막(132)은 도 4에 도시된 것과 같이 게이트 전극(162)의 양 측에 배치된 스페이서(115)의 측벽을 따라 상부로 연장된 형상으로 배치될 수 있다. 본 실시예에서, 게이트 절연막(132)의 형상이 이러한 것은, 게이트 절연막(132)이 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성된 것이기 때문일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 게이트 절연막(132)의 형상은 얼마든지 다른 형태로 변형될 수 있다.
즉, 본 발명의 다른 몇몇 실시예에서, 게이트 절연막(132)의 형상은 게이트 퍼스트 공정(gate first process)을 사용함으로써, 도 4에 도시된 것과 같이 스페이서(115)의 측벽을 따라 상부로 연장되지 않을 수 있다.
이러한 게이트 절연막(132)은 예를 들어, 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 게이트 절연막(132)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 절연막(132) 상에는 일함수 조절막(142)이 배치될 수 있다. 일함수 조절막(142)은 제2 방향(X)으로 연장되어 배치되되, 액티브 핀(F1~F4)의 상부 일부를 덮는 형상으로 배치될 수 있다. 그리고, 일함수 조절막(142)은 게이트 절연막(132)과 동일하게 스페이서(115)의 측벽을 따라 상부로 연장된 형상으로 배치될 수 있다. 본 실시예에서, 일함수 조절막(142)의 형상이 이러한 것은, 일함수 조절막(142)이 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성된 것이기 때문일 수 있다. 그러나, 역시 본 발명이 이에 제한되는 것은 아니며, 일함수 조절막(142)의 형상은 얼마든지 다른 형태로 변형될 수 있다.
일함수 조절막(142)은 트랜지스터의 일함수(work function)을 조절하는데 이용되는 막일 수 있다. 이러한 일함수 조절막(142)은 n형(n-type) 일함수 조절막과, p형(p-type) 일함수 조절막 중 적어도 하나일 수 있다. 본 실시예에 따른 일함수 조절막(142)이 n형 일함수 조절막일 경우, 일함수 조절막(142)은, 예를 들어, TiAl, TiAlN, TaC, TaAlN, TiC, HfSi 등 일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
한편, 본 실시예에 따른 일함수 조절막(142)이 p형 일함수 조절막일 경우, 일함수 조절막(142)은, 예를 들어, 메탈 질화물을 포함할 수 있다. 구체적으로, 본 발명의 몇몇 실시예에서, 일함수 조절막(142)은 예를 들어, TiN, TaN 중 적어도 하나를 포함도록 구성될 수 있다. 더욱 구체적으로, 일함수 조절막(142)은 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
일함수 조절막(142) 상에는 게이트 전극(162)이 배치될 수 있다 게이트 전극(162)은 제2 방향(X)으로 연장되어 배치되되, 액티브 핀(F1~F4)의 상부 일부를 덮는 형상으로 배치될 수 있다.
게이트 전극(162)은 전도성이 높은 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 게이트 전극(162)은 메탈을 포함할 수 있다. 이러한 메탈의 예로는 Al, W 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
리세스(125)는 게이트 구조물(192) 양측의 액티브 핀(F1~F4) 내에 형성될 수 있다. 리세스(125)의 측벽은 경사져 있어서, 리세스(125)의 형상은 액티브 층(100)에서 멀어질수록 넓어질 수 있다. 도 2에 도시된 것처럼, 리세스(125)의 폭은 액티브 핀(F1~F4)의 폭보다 넓을 수 있다.
소오스/드레인(161)은 리세스(125) 내에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 소오스/드레인(161)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(161)의 상면은 액티브 핀(F1~F4)의 상면보다 높을 수 있다. 또한, 소오스/드레인(161)과 게이트 구조물(192)은 스페이서(115)에 의하여 절연될 수 있다.
형성된 트랜지스터가 p형 트랜지스터인 경우, 소오스/드레인(161)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 액티브 핀(F1~F4)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
한편, 형성된 트랜지스터가 n형 트랜지스터인 경우, 소오스/드레인(161)은 액티브 층(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 액티브 층(100)이 Si를 포함할 때, 소오스/드레인(161)은 Si을 포함하거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다.
본 실시예에서는, 액티브 핀(F1~F4)에 리세스(125)가 형성되고 리세스(125) 내에 소오스/드레인(161)이 형성된 예가 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 소오스/드레인(161)은 액티브 핀(F1~F4) 내에 불순물이 직접 주입됨으로써 액티브 핀(F1~F4) 내에 형성될 수도 있다.
비록 도 2에서는, 이해의 편의를 위해 층간 절연막(102)의 일부만을 도시하였으나, 층간 절연막(102)은 소오스/드레인(161) 및 게이트 구조물(192)를 덮도록 배치될 수 있다.
이와 같은 본 실시예에 따른 반도체 장치(1)에서는, 액티브 핀(F1~F4)의 제2 방향(X) 폭(W1, W2)에 따라 다양한 문턱 전압(Vt; threshold voltage)을 갖는 트랜지스터가 배치될 수 있다. 예를 들어, 도 1a에서 액티브 핀(F1~F4)의 제2 영역(II)에, 제2 방향(X)으로 연장되는 게이트 구조물(192)과 스페이서(115)가 도 6과 같이 배치된다면, 액티브 핀(F1~F4)의 제2 영역(II)에 형성되는 트랜지스터는 액티브 핀(F1~F4)의 제1 영역(I)에 형성되는 트랜지스터와 서로 다른 유효 채널 폭(effective channel width)을 갖게된다. 따라서, 액티브 핀(F1~F4)의 제2 영역(II)에 형성되는 트랜지스터의 문턱 전압과, 액티브 핀(F1~F4)의 제1 영역(I)에 형성되는 트랜지스터의 문턱 전압은 서로 다를 수 있다. 또한, 액티브 핀(F1~F4)의 제2 영역(II)에 형성되는 트랜지스터의 누설 전류와, 액티브 핀(F1~F4)의 제1 영역(I)에 형성되는 트랜지스터의 누설 전류도 서로 달라질 수 있다.
다시 말해, 본 실시예에 따른 반도체 장치(1)에서는, 액티브 핀(F1~F4)의 제2 방향(X) 폭(W1, W2)이 다르게 변형됨으로써 다양한 특성을 갖는 복수의 트랜지스터가 배치될 수 있게된다.
다음, 도 5를 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 부분 레이아웃도이다. 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 위주로 설명하도록 한다.
도 5를 참조하면, 본 실시예에 따른 반도체 장치(2)에서는 액티브 핀(F1~F4)의 제1 영역(I) 형상이 앞서 설명한 실시예와 다를 수 있다. 즉, 앞서 설명한 실시예에서, 액티브 핀(도 1a의 F1~F4)의 제1 영역(도 1a의 I)은 액티브 핀(도 1a의 F1~F4)의 중심선을 기준으로 비대칭 형상으로 배치되었으나, 본 실시예서는, 액티브 핀(도 1a의 F1~F4)의 제1 영역(I)은 액티브 핀(F1~F4)의 중심선을 기준으로 대칭 형상으로 배치될 수 있다. 다시 말해, 액티브 핀(F1~F4)의 중심선을 기준으로 제1 영역(I)의 일측까지의 거리와 제1 영역(I)의 타측까지의 거리가 도시된 것과 같이 동일할 수 있다.
이처럼 제1 영역(I)이 액티브 핀(F1~F4)의 중심선을 기준으로 대칭 형상으로 형성되므로, 본 실시예에서는, 제1 액티브 핀(F1)의 제1 영역(I)과 제2 액티브 핀(F2)의 제1 영역(I) 사이의 제3 간격(L3)과, 제2 액티브 핀(F2)의 제1 영역(I)과 제3 액티브 핀(F3)의 제1 영역(I) 사이의 제4 간격(L4)이 동일할 수 있다. 이렇게 액티브 핀(F1~F4) 간의 간격을 서로 동일하게 유지할 경우, 동일한 특성을 갖는 복수의 트랜지스터를 하나의 게이트 구조물(192)을 이용하여 형성할 수 있는 장점이 있다.
한편, 본 실시예에서도, 도시된 것과 같이 액티브 핀(F1~F4)의 제1 영역(I)의 제2 방향(X) 폭(W3)은 액티브 핀(F1~F4)의 제2 영역(II)의 제2 방향(X) 폭(W4)과 다를 수 있다. 구체적으로, 액티브 핀(F1~F4)의 제1 영역(I)의 제2 방향(X) 폭(W3)은 액티브 핀(F1~F4)의 제2 영역(II)의 제2 방향(X) 폭(W4)보다 작을 수 있다. 이에 따라 본 실시예에서도, 액티브 핀(F1~F4)의 제2 방향(X) 폭(W3, W4)에 따라 다양한 특성을 갖는 트랜지스터가 배치될 수 있다.
다음, 도 6 및 도 7을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 부분 레이아웃도이다. 도 7은 도 6의 D-D선을 따라 절단한 단면도이다. 이하에서도 앞서 설명한 실시예들과 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 위주로 설명하도록 한다.
도 6을 참조하면, 본 실시예에 따른 반도체 장치(3)에서, 액티브 핀(F11~F13, F21~F23, F31~F33)은 도시된 것과 같이 제1 방향(Y)으로 서로 이격되어 배치될 수 있다. 다시 말해, 앞서 설명한 실시예의 제1 액티브 핀(도 5의 F1)은 제1 방향(Y)으로 서로 이격된 제11 내지 제13 액티브 핀(F11~F13)으로 구성될 수 있고, 제2 액티브 핀(도 5의 F2)은 제1 방향(Y)으로 서로 이격된 제21 내지 제23 액티브 핀(F21~F23)으로 구성될 수 있고, 제3 액티브 핀(도 5의 F3)은 제1 방향(Y)으로 서로 이격된 제31 내지 제33 액티브 핀(F31~F33)으로 구성될 수 있고, 제4 액티브 핀(도 5의 F4)은 제1 방향(Y)으로 서로 이격된 제41 내지 제43 액티브 핀(F41~F43)으로 구성될 수 있다.
한편, 본 실시예에서, 제1 방향(Y)으로 서로 이격된 액티브 핀(F11~F13, F21~F23, F31~F33) 사이에는 액티브 핀(F11~F13, F21~F23, F31~F33)을 서로 전기적으로 접속시키기 위한 자기 정렬 컨택(Self Aligned Contact)(177)이 배치될 수 있다. 이러한 자기 정력 컨택(177)은 게이트 전극(162) 상에 형성된 캐핑막(179)을 이용하여 형성될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 이러한 자기 정렬 컨택(177)은 필요에 따라 생략되는 것도 가능하다.
본 실시예에서, 제1 영역(I)에 배치된 액티브 핀(F12~F42)의 제2 방향(X) 폭(W5)은 제2 영역(II)에 배치된 액티브 핀(F11~F41, F13~F43)의 제2 방향(X) 폭(W6)과 다를 수 있다. 구체적으로, 제1 영역(I)에 배치된 액티브 핀(F12~F42)의 제2 방향(X) 폭(W5)은 제2 영역(II)에 배치된 액티브 핀(F11~F41, F13~F43)의 제2 방향(X) 폭(W6)보다 작을 수 있다. 이에 따라 본 실시예에서도, 제1 영역(I)에 배치된 액티브 핀(F12~F42)에 형성된 트랜지스터와 제2 영역(II)에 배치된 액티브 핀(F11~F41, F13~F43)에 형성된 트랜지스터의 특성이 서로 다를 수 있다.
한편, 본 실시예에서, 제1 영역(I)에 배치된 액티브 핀(F12~F42)의 일측과 제2 영역(II)에 배치된 액티브 핀(F11~F41, F13~F43)의 일측은 도시된 것과 같이 제1 방향(Y)으로 정렬되어 배치되나, 제1 영역(I)에 배치된 액티브 핀(F12~F42)의 타측과 제2 영역(II)에 배치된 액티브 핀(F11~F41, F13~F43)의 타측은 제1 방향(Y)으로 정렬되지 않도록 배치될 수 있다.
그리고, 제2 영역(II)에 배치된 제13 액티브 핀(F13)과 제23 액티브 핀(F23)의 간격인 제5 간격(L5)과, 제23 액티브 핀(F23)과 제33 액티브 핀(F33)의 간격인 제6 간격(L6)은 서로 동일할 수 있다. 따라서, 동일한 특성을 갖는 복수의 트랜지스터를 하나의 게이트 구조물(192)을 이용하여 형성할 수 있는 장점이 있다.
다음, 도 8을 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치의 부분 레이아웃도이다. 이하에서도 앞서 설명한 실시예들과 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 위주로 설명하도록 한다.
도 8을 참조하면, 본 실시예에 따른 반도체 장치(4)에서, 제2 영역(II)에 배치된 액티브 핀(F11~F41, F13~F43)은 제1 영역(I)에 배치된 액티브 핀(F12~F42)의 중심선을 기준으로 비대칭 형상으로 배치될 수 있다.
다시 말해, 제1 영역(I)에 배치된 액티브 핀(F12~F42)의 일측과 제2 영역(II)에 배치된 액티브 핀(F11~F41, F13~F43)의 일측은 도시된 것과 같이 제1 방향(Y)으로 정렬되어 배치되나, 제1 영역(I)에 배치된 액티브 핀(F12~F42)의 타측과 제2 영역(II)에 배치된 액티브 핀(F11~F41, F13~F43)의 타측은 제1 방향(Y)으로 정렬되지 않도록 배치될 수 있다.
또한, 본 실시예에서, 액티브 핀(F11~F41, F12~F42, F13~F43)은 도시된 것과 같이 2개씩 그룹핑되어 형성될 수 있다. 이렇게 액티브 핀(F11~F41, F12~F42, F13~F43)이 2개씩 그룹핑되어 형성되는 것도, 앞서 설명한 것과 같이 하나의 더미 구조물(도 22의 10)로부터 쌍으로 액티브 핀(F11~F41, F12~F42, F13~F43)이 형성되기 때문일 수 있다.
이와 같은 액티브 핀(F11~F41, F12~F42, F13~F43)의 형상으로 인해, 제2 방향(X)으로 이격된 각 액티브 핀(F11~F13, F21~F23, F31~F33) 간의 간격은 서로 다를 수 있다. 구체적으로, 제2 영역(II)에 배치된, 제13 액티브 핀(F13)과 제23 액티브 핀(F23)의 간격인 제7 간격(L7)과, 제23 액티브 핀(F23)과 제33 액티브 핀(F33)의 간격인 제8 간격(L8)은 서로 다를 수 있다. 더욱 구체적으로, 제7 간격(L7)은 도시된 것과 같이 제8 간격(L8)보다 클 수 있다.
다음 도 9 및 도 10을 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치에 대해 설명한다.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 10은 도 9에 도시된 반도체 장치의 레이아웃도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 9 및 도 10을 참조하면, 반도체 장치(5)는 전원 노드(VCC)와 접지 노드(VSS) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BLb)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
여기서, 도 9 및 도 10을 참조하면, 서로 이격된 제1 액티브 핀(210), 제2 액티브 핀(220), 제3 액티브 핀(230), 제4 액티브 핀(240)은 일 방향(예를 들어, 도 10의 상하방향)으로 길게 연장되도록 형성될 수 있다. 제2 액티브 핀(220), 제3 액티브 핀(230)은 제1 액티브 핀(210), 제4 액티브 핀(240)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(251), 제2 게이트 전극(252), 제3 게이트 전극(253), 제4 게이트 전극(254)은 타 방향(예를 들어, 도 10의 좌우 방향)으로 길게 연장되고, 제1 액티브 핀(210) 내지 제4 액티브 핀(240)을 교차하도록 형성될 수 있다. 구체적으로, 제1 게이트 전극(251)은 제1 액티브 핀(210)과 제2 액티브 핀(220)을 완전히 교차하고, 제3 액티브 핀(230)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(253)은 제4 액티브 핀(240)과 제3 액티브 핀(230)을 완전히 교차하고, 제2 액티브 핀(220)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(252), 제4 게이트 전극(254)은 각각 제1 액티브 핀(210), 제4 액티브 핀(240)을 교차하도록 형성될 수 있다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(251)과 제2 액티브 핀(220)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(251)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(252)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의될 수 있다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(253)과 제3 액티브 핀(230)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(253)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(254)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의될 수 있다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(251~254)과, 제1 내지 제4 액티브 핀(210, 220, 230, 240)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있으며, 다수의 컨택(250)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(261)은 제2 액티브 핀(220), 제3 게이트 라인(253)과, 배선(271)을 동시에 연결할 수 있다. 제2 공유 컨택(262)은 제3 액티브 핀(230), 제1 게이트 라인(251)과, 배선(272)을 동시에 연결할 수 있다.
이러한 반도체 장치(5)는 예를 들어, SRAM(Static Random Access Memory)으로 사용될 수 있다. 그리고, 반도체 장치(5)에 포함된 적어도 하나의 트랜지스터(PU1~2, PD1~2, PS1~2)는 앞서 설명한 실시예들에 따른 구성을 채용할 수 있다. 예를 들어, 도 10에 도시된 제1 패스 트랜지스터(PS1)는 도 6의 제13 액티브 핀(F13) 상에 형성되고, 제1 풀다운 트랜지스터(PD1)는 도 6의 제12 액티브 핀(F12) 상에 형성될 수 있다. 또한, 예를 들어, 도 10에 도시된 제2 풀다운 트랜지스터(PD2)는 도 8의 제13 액티브 핀(F13) 상에 형성되고, 제2 패스 트랜지스터(PS2)는 도 8의 제12 액티브 핀(F12) 상에 형성될 수 있다.
다음 도 11 내지 도 13을 참조하여, 본 발명의 제6 실시예에 따른 반도체 장치에 대해 설명한다.
도 11은 본 발명의 제6 실시예에 따른 반도체 장치의 개념도이다. 도 12는 도 11의 제1 SRAM 메모리 셀의 회로도이다. 도 13은 도 11의 제1 SRAM 메모리 셀의 레이아웃도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
이하에서는 각 메모리 셀 어레이 영역(MR)에 SRAM 소자가 배치된 것을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다. 또한, 이하에서는 각 메모리 셀 어레이 영역(MR)에 8개의 트랜지스터로 구성된 8T SRAM 소자가 배치된 것을 예로 들어 설명할 것이나, 역시 본 발명이 이에 제한되는 것은 아니다.
먼저, 도 11을 참조하면, 반도체 장치(6)의 메모리 셀 어레이 영역(MR)에는 복수의 SRAM 메모리 셀 영역(SMC1, SMC2)이 배치될 수 있다. 이러한 복수의 SRAM 메모리 셀 영역(SMC1, SMC2)은 도시된 것과 같이 격자 형상으로 정렬되어 배치되어 어레이 형태를 가질 수 있다.
다음, 도 12를 참조하면, 각 SRAM 메모리 셀 영역(예를 들어, 제1 SRAM 메모리 셀 영역(SMC1))은 전원 노드(VDD)와 접지 노드(VSS) 사이에 병렬 연결된 제1 및 제2 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 선택 트랜지스터(PS1) 및 제2 선택 트랜지스터(PS2)와, 제1 인버터(INV1)의 출력에 의해 제어되는 드라이브(drvie) 트랜지스터(DT)와, 드라이브 트랜지스터(DT)의 출력 노드에 연결된 패스(pass) 트랜지스터(PT)를 포함할 수 있다. 즉 본 실시예에서, 각 SRAM 메모리 셀 영역(예를 들어, 제1 SRAM 메모리 셀 영역(SMC1))은 8개의 트랜지스터로 구성된 SRAM 소자를 포함할 수 있다.
제1 선택 트랜지스터(PS1)와 제2 선택 트랜지스터(PS2)는 각각 비트 라인(BL) 및 상보 비트 라인(BLb)과 연결될 수 있다. 제1 선택 트랜지스터(PS1)와 제2 선택 트랜지스터(PS2)의 게이트는 라이트 워드 라인(WWL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀-업(pull-up) 트랜지스터(PU1)와 제1 풀-다운(pull-down) 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀-업 트랜지스터(PU2)와 제2 풀-다운 트랜지스터(PD2)를 포함한다. 제1 풀-업 트랜지스터(PU1)와 제2 풀-업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀-다운 트랜지스터(PD1)와 제2 풀-다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
드라이브 트랜지스터(DT)와 패스 트랜지스터(PT)는 제1 인버터(INV1) 및 제2 인버터(INV2)로 구성된 래치회로에 저장된 데이터를 리드하는데 이용될 수 있다. 드라이브 트랜지스터(DT)의 게이트는 제1 인버터(INV1)의 출력 노드에 연결될 수 있으며, 패스 트랜지스터(PT)의 게이트는 리드 워드 라인(RWL)에 연결될 수 있다. 드라이브 트랜지스터(D1)의 출력은 도시된 것과 같이 접지 노드(VSS)에 연결될 수 있고, 패스 트랜지스터(PT)의 출력은 도시된 것과 같이 리드 비트 라인(RBL)에 연결될 수 있다.
이와 같은 회로 구성에 의해, 본 실시예에 따른 반도체 장치(6)에서는, 두 개의 포트(예를 들어, 더블 포트)를 통해 SRAM 소자에 저장된 데이터에 접근이 가능하다. 먼저, 라이트 워드 라인(WWL), 비트 라인(BL) 및 상보 비트 라인(BLb)을 선택함으로써 제1 인버터(INV1) 및 제2 인버터(INV2)로 구성된 래치회로에 대헤 데이터를 라이트하거나, 래치회로에 저장된 데이터를 리드하는 것이 가능하다. 즉, 이 경로가 첫 번째 포트로 이용될 수 있다. 그리고, 리드 워드 라인(RWL) 및 리드 비트 라인(RBL)을 선택함으로써 역시 제1 인버터(INV1) 및 제2 인버터(INV2)로 구성된 래치회로에 저장된 데이터를 리드하는 것이 가능하다. 즉, 이 경로가 두 번째 포트로 이용될 수 있다.
이러한 SRAM 소자에서는 두 번째 포트에 기초하여 데이터를 읽는 동작이 첫 번째 포트의 동작과는 독립적으로 수행될 수 있기 때문에, 래치회로에 저장된 데이터에는 아무런 영향을 끼치지 않게 된다. 다시 말해, 래치회로에 저장된 데이터를 리드하는 동작과 래치회로에 데이터를 라이트하는 동작이 독립적으로 수행될 수 있다.
다음 도 13을 추가로 참조하면, 각 SRAM 메모리 셀 영역(예를 들어, 제1 SRAM 메모리 셀 영역(SMC1))은 9개의 액티브 핀(F1~F9)과, 5개의 게이트 전극(G1~G5), 및 복수의 컨택(300, 302, 304, 306, 308, 310, 312, 314, 316, 318, 320, 322, 324, 326)을 포함할 수 있다.
제1 내지 제9 액티브 핀(F1~F9)는 제1 방향(Y)으로 연장된 형상으로 배치될 수 있다.
제1 게이트 전극(G1)은 제1 내지 제3 액티브 핀(F1~F3)과 오버랩되며 제2 방향(X)으로 연장된 형상으로 배치될 수 있다. 제1 및 제2 액티브 액티브 핀(F1~F4)과 제1 게이트 전극(G1)이 교차하는 영역에 제1 풀-다운(pull-down) 트랜지스터(PD1)가 형성되고, 제3 액티브 핀(F3)과 제1 게이트 전극(G1)이 교차하는 영역에 제1 풀-업(pull-up) 트랜지스터(PU1)가 형성될 수 있다.
제1 풀-다운 트랜지스터(PD1)의 소오스는 제2 컨택(302)과 연결될 수 있다. 여기서 제2 컨택(302)은 접지 노드(VSS)에 연결될 수 있다. 제1 풀-업 트랜지스터(PU1)의 소오스는 제5 컨택(308)과 연결될 수 있다. 여기서 제5 컨택(308)은 전원 노드(VDD)에 연결될 수 있다. 제1 풀-다운 트랜지스터(PD1)의 드레인과 제1 풀-업 트랜지스터(PU1)의 드레인은 제1 컨택(300)에 연결될 수 있다. 즉, 제1 풀-다운 트랜지스터(PD1)와 제1 풀-업 트랜지스터(PU1)는 제1 컨택(300)을 공유할 수 있다.
한편, 제1 및 제2 액티브 액티브 핀(F1~F4)과 제2 게이트 전극(G2)이 교차하는 영역에 제1 선택 트랜지스터(PS1)가 형성될 수 있다. 제1 선택 트랜지스터(PS1)의 드레인은 제1 컨택(300)에 연결될 수 있다. 즉, 제1 풀-다운 트랜지스터(PD1), 제1 풀-업 트랜지스터(PU1), 및 제1 선택 트랜지스터(PS1)는 제1 컨택(300)을 공유할 수 있다. 제1 선택 트랜지스터(PS1)의 소오스는 제4 컨택(306)에 연결될 수 있다. 그리고, 제4 컨택(306)은 비트 라인(BL)에 접속될 수 있다. 한편, 제2 게이트 전극(G2)은 제3 컨택(304)에 연결될 수 있다. 제3 컨택(304)은 라이트 워드 라인(WWL)에 접속될 수 있다.
여기서, 제1 풀-다운 트랜지스터(PD1)와 제1 선택 트랜지스터(PS1)는 두 개의 액티브 액티브 핀(F1~F4)를 이용하여 형성되고, 제1 풀-업 트랜지스터(PU1)는 한 개의 액티브 핀(F3)을 이용하여 형성될 수 있다. 따라서, 제1 풀-다운 트랜지스터(PD1) 및 제1 선택 트랜지스터(PS1)의 크기는 제1 풀-업 트랜지스터(PU1)보다 클 수 있다.
제6 컨택(310)은 제3 액티브 핀(F3)을 통해 제1 컨택(300)과 연결될 수 있다. 그리고, 제6 컨택(310)은 제5 게이트 전극(G5)에 연결될 수 있다. 제5 게이트 전극(G5)은 제4 내지 제9 액티브 핀(F4~F9)와 교차하는 형태로 제2 방향(X)으로 연장된 형상으로 배치될 수 있다.
제4 액티브 핀(F4)과 제5 게이트 전극(G5)이 교차하는 영역에 제2 풀-업 트랜지스터(PU2)가 형성되고, 제5 및 제6 액티브 핀(F5, F6)과 제5 게이트 전극(G5)이 교차하는 영역에 제2 풀-다운 트랜지스터(PD2)가 형성되고, 제7 내지 제9 액티브 핀(F7~F9)과 제5 게이트 전극(G5)이 교차하는 영역에 드라이브 트랜지스터(DT)가 형성될 수 있다.
앞서, 제1 컨택(300)이 제3 액티브 핀(F3)과 제6 컨택(310)을 통해 제5 게이트 전극(G5)에 연결되므로, 제1 풀-업 트랜지스터(PU1), 제1 풀-다운 트랜지스터(PD1), 및 제1 선택 트랜지스터(PS1)의 출력은, 제2 풀-업 트랜지스터(PU2), 제2 풀-다운 트랜지스터(PD2), 및 드라이브 트랜지스터(DT)의 게이트에 인가될 수 있다.
제2 풀-업 트랜지스터(PU2)의 드레인과, 제2 풀-다운 트랜지스터(PD2)의 드레인은 제7 컨택(312) 및 제14 컨택(326)에 연결될 수 있다. 그리고, 제7 컨택(312)은 제1 게이트 전극(G1)에 연결될 수 있다. 따라서, 제2 풀-업 트랜지스터(PU2)의 출력과, 제2 풀-다운 트랜지스터(PD2)의 출력은, 제1 풀-업 트랜지스터(PU1)와 제1 풀-다운 트랜지스터(PD1)의 게이트에 인가될 수 있다.
제2 풀-업 트랜지스터(PU2)의 소오스는 제8 컨택(314)에 연결될 수 있다. 그리고, 제8 컨택(314)은 전원 노드(VDD)에 접속될 수 있다. 제2 풀-다운 트랜지스터(PD2)의 소오스와, 드라이브 트랜지스터(DT)의 소오스는 제13 컨택(324)에 연결될 수 있다. 그리고, 제13 컨택(324)은 접지 노드(VSS)에 접속될 수 있다.
제5 및 제6 액티브 핀(F5, F6)과 제3 게이트 전극(G3)이 교차하는 영역에 제2 선택 트랜지스터(PS2)가 형성되고, 제7 내지 제9 액티브 핀(F7~F9)과 제4 게이트 전극(G4)이 교차하는 영역에 패스 트랜지스터(PT)가 형성될 수 있다.
제2 선택 트랜지스터(PS2)의 소오스는 제9 컨택(316)에 연결될 수 있다. 그리고, 제9 컨택(316)은 상보 비트 라인(BLb)에 접속될 수 있다. 제2 선택 트랜지스터(PS2)의 드레인은 제14 컨택(326)에 연결될 수 있다. 앞서, 제14 컨택(326)은 제4 액티브 핀(F4)을 통해 제7 컨택(312)에 연결되므로, 제2 선택 트랜지스터(PS2)의 출력은, 제1 풀-업 트랜지스터(PU1)와 제1 풀-다운 트랜지스터(PD1)의 게이트에 인가될 수 있다. 한편, 제3 게이트 전극(G3)은 도시된 것과 같이 제10 컨택(318)에 연결될 수 있다. 이러한 제10 컨택(318)은 라이트 워드 라인(WWL)에 접속될 수 있다. 다시 말해, 제10 컨택(318)과 제4 컨택(306)은 서로 전기적으로 접속될 수 있다.
패스 트랜지스터(PT)의 소오스는 제11 컨택(320)에 연결될 수 있다. 그리고, 제11 컨택(320)은 리드 비트 라인(RBL)에 접속될 수 있다. 패스 트랜지스터(PT)의 드레인은 드라이브 트랜지스터(DT)의 드레인과 연결될 수 있다.
제4 게이트 전극(G4)은 제12 컨택(322)과 연결될 수 있다. 그리고 이러한 제12 컨택(322)은 리드 워드 라인(RWL)에 접속될 수 있다. 본 실시에에서, 제1 SRAM 메모리 셀 영역(SMC1)과 제2 SRAM 메모리 셀 영역(SMC2)은 제12 컨택(322)과 제13 컨택(324)을 공유할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 이는 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 다른 몇몇 실시예에서는, 제1 SRAM 메모리 셀 영역(SMC1)과 제2 SRAM 메모리 셀 영역(SMC2)이 서로 컨택을 공유하지 않고 별도의 컨택을 통해 각각 라이트 워드 라인(RWL)과 접지 노드(VSS)에 접속될 수도 있다.
한편, 드라이브 트랜지스터(DT)와 패스 트랜지스터(PT)는 세 개의 액티브 핀(F7~F9)을 이용하여 형성되고, 제2 풀-다운 트랜지스터(PD2)와 제2 선택 트랜지스터(PS2)는 두 개의 액티브 핀(F5, F6)을 이용하여 형성되고, 제2 풀-업 트랜지스터(PU2)는 한 개의 액티브 핀(F4)을 이용하여 형성될 수 있다. 따라서, 드라이브 트랜지스터(DT)와 패스 트랜지스터(PT)의 크기는 제2 풀-다운 트랜지스터(PD2)와 제2 선택 트랜지스터(PS2)의 크기보다 크고, 제2 풀-다운 트랜지스터(PD2)와 제2 선택 트랜지스터(PS2)의 크기는 제2 풀-업 트랜지스터(PU2)의 크기보다 클 수 있다. 다시 말해 본 실시예에서는, 제1 SRAM 메모리 셀 영역(SMC1)과 제2 SRAM 메모리 셀 영역(SMC2)의 경계에 배치된 트랜지스터의 크기가 제1 SRAM 메모리 셀 영역(SMC1)과 제2 SRAM 메모리 셀 영역(SMC2)의 경계로부터 멀리 떨어진 트랜지스터의 크기보다 클 수 있다.
이러한 반도체 장치(6)에 포함된 적어도 하나의 트랜지스터(PU1~2, PD1~2, PS1~2, PT, DT)는 앞서 설명한 실시예들에 따른 구성을 채용할 수 있다.
다음 도 14 및 도 15를 참조하여, 본 발명의 제7 및 제8 실시예에 따른 반도체 장치에 대해 설명한다.
도 14는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 15은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
먼저, 도 14를 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)는 로직 영역(410)과 SRAM 형성 영역(420)을 포함할 수 있다. 로직 영역(410)에는 제1 트랜지스터(411)가 배치되고, SRAM 형성 영역(420)에는 제2 트랜지스터(421)가 배치될 수 있다.
다음, 도 15를 참조하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)는 로직 영역(410)을 포함하되, 로직 영역(410) 내에는 서로 다른 제3 및 제4 트랜지스터(412, 422)가 배치될 수 있다. 한편, 별도로 도시하지 않았으나, SRAM 영역 내에서도 서로 다른 제3 및 제4 트랜지스터(412, 422)가 배치될 수도 있다.
여기서, 제1 트랜지스터(411)는 전술한 본 발명의 실시예들에 따른 반도체 장치(1~4) 중 어느 하나이고, 제2 트랜지스터(421)는 전술한 본 발명의 실시예들에 따른 반도체 장치(5~6) 중 어느 하나일 수 있다. 예를 들어, 제1 트랜지스터(411)는 도 1a의 반도체 장치(1)이고, 제2 트랜지스터(421)는 도 9 및 도 10의 반도체 장치(5)일 수 있다.
한편, 제3 트랜지스터(412)도 전술한 본 발명의 실시예들에 따른 반도체 장치(1~4) 중 어느 하나이고, 제4 트랜지스터(422)도 전술한 본 발명의 실시예들에 따른 반도체 장치(1~4) 중 다른 하나일 수 있다.
한편, 도 14에서는, 예시적으로 로직 영역(410)과 SRAM형성 영역(420)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(410)과, 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 통신 디바이스를 도시한 블록도이다.
도 16을 참조하면, 디바이스(900)는, 셀룰러 전화기, 스마트폰 단말기, 핸드셋, 개인 휴대 정보 단말기(PDA), 랩탑 컴퓨터, 비디오 게임 유닛 또는 기타 다른 디바이스일 수도 있다. 디바이스(900)는, 코드 분할 다중 액세스(CDMA), 이동 통신을 위한 글로벌시스템(GSM) 과 같은 시분할 다중 액세스(TDMA), 또는 기타 다른 무선 통신 표준을 사용할 수도 있다.
디바이스(900)는 수신 경로 및 송신 경로를 통해 양-방향 통신을 제공할 수 있다. 수신 경로 상에서 하나 이상의 기지국들에 의해 송신된 신호들은 안테나(911)에 의해 수신될 수도 있고 수신기(RCVR, 913)에 제공될 수도 있다. 수신기(913)는 수신 신호를 컨디셔닝 및 디지털화하고, 추가적인 프로세싱을 위해 디지털 섹션(920)에 샘플들을 제공할 수 있다. 송신 경로 상에서, 송신기(TMTR, 915)는 디지털 섹션(920)으로부터 송신된 데이터를 수신하고, 그 데이터를 프로세싱 및 컨디셔닝하고, 변조된 신호를 생성하며, 그 변조된 신호는 안테나(911)를 통해 하나 이상의 기지국들로 송신될 수 있다.
디지털 섹션(920)은 하나 이상의 디지털 신호 프로세서(DSP), 마이크로-프로세서, 감소된 명령 세트 컴퓨터(RISC) 등으로 구현될 수 있다. 또한, 디지털 섹션(920)은 하나 이상의 주문형 집적 회로 (ASIC) 또는 기타 다른 타입의 집적 회로(IC) 상에서 제조될 수도 있다.
디지털 섹션(920)은, 예를 들어, 모뎀 프로세서(934), 비디오 프로세서 (922), 애플리케이션 프로세서(924), 디스플레이 프로세서(928), 제어기/멀티코어 프로세서(926), 센트럴 프로세싱 유닛(930), 및 외부 버스 인터페이스(EBI, 932)와 같은 다양한 프로세싱 및 인터페이스 유닛들을 포함할 수 있다.
비디오 프로세서(922)는 그래픽 애플리케이션들에 대한 프로세싱을 수행할 수 있다. 일반적으로, 비디오 프로세서(922)는 임의의 세트의 그래픽 동작들에 대한 임의의 수의 프로세싱 유닛들 또는 모듈들을 포함할 수 있다. 비디오 프로세서(922)의 특정 부분은 펌웨어 및/또는 소프트웨어로 구현될 수도 있다. 예를 들어, 제어 유닛은 앞서 설명한 기능들을 수행하는 펌웨어 및/또는 소프트웨어 모듈들(예를 들어, 절차, 함수 등)로 구현될 수 있다. 펌웨어 및/또는 소프트웨어 코드들은 메모리에 저장될 수도 있고, 프로세서(예를 들어, 멀티-코어 프로세서(926))에 의해 실행될 수도 있다. 메모리는 프로세서 내에 구현될 수 있거나 프로세서 외부에 구현될 수도 있다.
비디오 프로세서(922)는 오픈 그래픽 라이브러리(OpenGL), Direct3D 등과 같은 소프트웨어 인터페이스를 구현할 수 있다. 센트럴 프로세싱 유닛(930)은 비디오 프로세서(922)와 함께 일련의 그래픽 처리 동작들을 수행할 수 있다. 제어기/멀티코어 프로세서(926)는 적어도 두 개의 코어를 포함하여 제어기/멀티코어 프로세서(926)가 처리해야하는 워크로드에 따라서 두 개의 코어에 워크로드를 배당하여 동시에 해당하는 워크로드를 처리할 수 있다.
비록 도면에서는 애플리케이션 프로세서(924)를 디지털 섹션(920)에 포함된 하나의 구성요소로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 디지털 섹션(920)은 하나의 애플리케이션 프로세서(924) 또는 애플리캐이션 칩으로 통합되어 구현될 수도 있다.
모뎀 프로세서(934)는 수신기(913) 및 송신기(915)와 디지털 섹션(920) 사이의 데이터 전달 과정에서 필요한 연산을 수행할 수 있다. 디스플레이 프로세서(928)는 디스플레이(910)를 구동시키는데 필요한 연산을 수행할 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~14)는 도시된 프로세서들(922, 924, 926, 928, 930, 934)의 연산에 이용되는 캐쉬 메모리 또는 버퍼 메모리 등으로 사용될 수 있다.
다음 도 17을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템에 대해 설명하도록 한다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템을 도시한 블록도이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(1000)은 센트럴 프로세싱 유닛(CPU, 1002), 시스템 메모리(system memory, 1004), 그래픽 시스템(1010), 디스플레이 장치(1006)를 포함한다.
센트럴 프로세싱 유닛(1002)은 컴퓨팅 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 시스템 메모리(1004)는 데이터를 저장하도록 구성될 수 있다. 시스템 메모리(1004)는 센트럴 프로세싱 유닛(1002)에 의해 처리되는 데이터를 저장할 수 있다. 시스템 메모리(1004)는 센트럴 프로세싱 유닛(1002)의 동작 메모리로서 역할을 수행할 수 있다. 시스템 메모리(1004)는 DDR SDRAM(Double Data Rate Static DRAM), SDR SDRAM(Single Data Rate SDRAM)과 같은 하나 이상의 휘발성 메모리 장치 및/또는 EEPROM(Electrical Erasable Programmable ROM), 플래시 메모리(flash memory)과 같은 하나 이상의 비휘발성 메모리 장치를 포함할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~8) 중 어느 하나는 이러한 시스템 메모리(1004)의 구성 요소로 채용될 수 있다.
그래픽 시스템(1010)은 그래픽 프로세싱 유닛(1011; GPU), 그래픽 메모리(1012; graphic memory), 디스플레이 컨트롤러(1013; display controller), 그래픽 인터페이스(1014; graphic interface), 그래픽 메모리 컨트롤러(1015; graphic memory controller)를 포함할 수 있다.
그래픽 프로세싱 유닛(1011)은 컴퓨팅 시스템(1000)에 필요한 그래픽 연산 처리를 수행할 수 있다. 구체적으로, 그래픽 프로세싱 유닛(1011)은 적어도 하나의 버텍스들로 구성되는 프리미티브를 조립하고, 조립된 프리미티브들을 이용하여 렌더링을 수행할 수 있다.
그래픽 메모리(1012)는 그래픽 프로세싱 유닛(1011)에 의해 처리되는 그래픽 데이터를 저장하거나, 그래픽 프로세싱 유닛(1011)에 제공되는 그래픽 데이터를 저장할 수 있다. 또는, 그래픽 메모리(1012)는 그래픽 프로세싱 유닛(1011)의 동작 메모리로서 역할을 수행할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~8) 중 어느 하나는 이러한 그래픽 메모리(1012)의 구성 요소로 채용될 수 있다.
디스플레이 컨트롤러(1013)는 렌더링된 이미지 프레임이 디스플레이될 수 있도록, 디스플레이 장치(1006)를 제어할 수 있다.
그래픽 인터페이스(1014)는 센트럴 프로세싱 유닛(1002)과 그래픽 프로세싱 유닛(1011) 사이를 인터페이싱하고, 그래픽 메모리 컨트롤러(1015)는 시스템 메모리(1004)와 그래픽 프로세싱 유닛(1011) 사이에서 메모리 액세스를 제공할 수 있다.
도 17에는 명확하게 도시하지 않았으나, 컴퓨팅 시스템(1000)은 버튼, 터치 스크린, 마이크와 같은 하나 이상의 입력 장치, 및/또는 스피커와 같은 하나 이상의 출력 장치를 더 포함할 수 있다. 또한, 컴퓨팅 시스템(1000)은 유선 또는 무선으로 외부 장치와 데이터를 교환하기 위한 인터페이스 장치를 더 포함할 수 있다. 인터페이스 장치는 예를 들어, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
실시예에 따라, 컴퓨팅 시스템(1000)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 데스크톱(Desktop), 노트북(Notebook), 태블릿(Tablet) 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
다음 도 18을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 어느 하나가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~8) 중 어느 하나는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19 내지 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 19는 태블릿 PC(1200)을 도시한 도면이고, 도 20은 노트북(1300)을 도시한 도면이며, 도 21은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~8) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
다음 도 22 내지 도 30을 참조하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 22 내지 도 30은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 여기서, 도 23은 도 22의 E-E선을 따라 절단한 단면도이고, 도 25는 도 24의 F-F선을 따라 절단한 단면도이다.
먼저, 도 22 내지 도 27을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치(도 1a의 1)를 제조하는 방법에 대해 설명한다.
도 22 및 도 23을 참조하면, 액티브 층(100) 상에 CVD, PECVD 등의 공정을 이용하여 제1 절연막(미도시)을 형성한다. 그리고, 형성된 제1 절연막(미도시)을 패터닝(patterning)하여 제1 방향(Y)으로 연장되는 더미 구조물(10)을 형성한다.
여기서, 더미 구조물(10)은 맨드렐(mandrel)로 지칭될 수 있다. 이러한 더미 구조물(10)은 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있도 있고, 유기물질인 SOH, 포토레지스트(photoresist) 등으로 이루어질 수도 있으나, 본 발명이 이에 제한되는 것은 아니다.
이어서 더미 구조물(10) 상에 더미 구조물(10)을 덮는 제2 절연막(미도시)을 형성한다. 그리고, 형성된 제2 절연막(미도시)을 패터닝함으로써, 도시된 것과 같이 더미 구조물(10) 양 측에 제1 방향(Y)으로 연장되는 더미 스페이서(20)를 형성한다. 이러한 더미 스페이서(20)를 형성하는 데에는 예를 들어, 이방성(anisotropic) 식각이 이용될 수 있다.
이러한 더미 스페이서(20)는 예를 들어, 산질화막으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음 도 24 및 도 25를 참조하면, 더미 구조물(10)과 더미 스페이서(20) 상에 더미 스페이서(20)의 일부 영역을 노출 시키는 제1 마스크(30)를 형성한다. 이 때, 도시된 것과 같이, 더미 구조물(10)의 일부 영역도 같이 노출될 수 있다.
이어서, 노출된 더미 스페이서(20)의 일측을 식각한다. 이에 따라, 노출된 더미 스페이서(20)의 제2 방향(X) 폭은 도시된 것과 같이 작아지게 된다. 한편, 이러한 더미 스페이서(20)의 식각 과정에서, 더미 스페이서(20)의 높이 또한 도 25에 도시된 것과 같이 낮아질 수 있다.
다음 도 26을 참조하면, 더미 구조물(10)을 제거하여 액티브 층(100)의 상면을 노출시킨다. 이어서 도 27을 참조하면, 더미 스페이서(20)를 마스크로 노출된 액티브 층(100)을 식각하여 액티브 핀(F)을 형성한다. 이렇게 액티브 층(100)을 식각하는 데에는 예를 들어, 반응이온식각(RIE)과 같은 이방성 식각이 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이러한 공정을 통해 액티브 핀(F)은 더미 스페이서(20)의 형상과 동일하게 형성된다. 앞서, 도 24 및 도 25를 참조하여 설명한 공정에서, 더미 스페이서(20)의 일부 영역의 제2 방향(X) 폭이 다른 영역에 비해 작아지므로, 최종적으로 형성되는 액티브 핀(F)의 형상도 도 1a의 제1 및 제2 액티브 핀(F1, F2)과 동일할 것이다. 이후, 도 1a 내지 도 4를 참조하여 설명한 다른 구성 요소들을 형성하면 앞서 설명한 본 발명의 제1 실시예에 따른 반도체 장치(1)을 형성할 수 있게 된다.
이와 같은 제조 방법을 따라 반도체 장치를 제조할 경우, 액티브 핀(F)의 폭을 조절하는 것과 같이, 비교적 용이한 방법으로 다양한 특성을을 갖는 복수의 트랜지스터를 형성할 수 있게 된다.
다음, 도 28a 내지 도 28d를 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치(도 5의 2)를 제조하는 방법에 대해 설명한다.
먼저, 도 28a를 참조하면, 제1 레이아웃 디자인 단계에서, 더미 구조물(12)의 일부 영역에 마커(13)를 설정한다. 그리고, 마커(13)가 설정된 영역에 대해 오프셋(offset)(W10)을 결정한다.
다음 도 28b를 참조하면, 앞서 설명한 제1 레이아웃 디자인 단계에 후속하는 제2 레아아웃 디자인 단계에서, 마커(13)가 설정된 더미 구조물(12)의 일부 영역의 폭을 오프셋(W10)만큼 연장시킨다. 그리고, 이어서 더미 구조물(12)의 양측에 더미 스페이서(22)를 배치한다.
이 후, 이러한 레이아웃 디자인을 이용하여 더미 구조물(12)과 더미 스페이서(22)를 형성하게 되면, 도 28b과 같은 형상을 얻을 수 있다.
이어서, 도 28c에 도시된 것과 같이, 더미 구조물(12)과 더미 스페이서(22) 상에 더미 스페이서(22)의 일부 영역을 노출 시키는 제1 마스크(30)를 형성하고, 노출된 더미 스페이서(22)의 일측을 식각하게 되면, 더미 스페이서(22)의 형상이 도시된 것과 같이 아령 형상이 된다. 이러한 더미 스페이서(22)를 이용하여 앞서 설명한 방법으로 액티브 핀을 제조할 경우, 도 28d에 도시된 것과 같은 제1 및 제2 액티브 핀(F1, F2)을 제조할 수 있게 된다.
이후, 도 1a 내지 도 4를 참조하여 설명한 다른 구성 요소들을 형성하면 앞서 설명한 본 발명의 제2 실시예에 따른 반도체 장치(도 5의 2)를 형성할 수 있게 된다.
다음, 도 22, 도 29a 내지 도 30을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치(도 6의 3)를 제조하는 방법에 대해 설명한다.
먼저 도 22와 같이 제1 방향(Y)으로 연장되는 더미 구조물(10)과 더미 스페이서(20)를 형성한다.
이어서, 도 29a를 참조하면, 더미 구조물(10)과 더미 스페이서(20)의 일부 영역을 덮는 제2 마스크(32)를 형성한다. 그리고, 제2 마스크(32)에 의해 노출되는 더미 구조물(10)을 제거한다.
이어서, 도 29b를 참조하면, 제2 마스크(도 29b의 32)를 제거한다. 그리고, 도시된 제3 마스크(33)를 형성한다. 이어서, 더미 스페이서(20)와 동일한 물질을 포함하는 절연막을 증착한다. 이에 따라, 더미 스페이서(20)의 일측과 제3 마스크(33)가 인접한 영역에 제1 서브 더미 스페이서(24a)가 형성되고, 더미 스페이서(20)의 타측에 제2 서브 더미 스페이서(24b)가 형성될 수 있다.
다음 도 30을 참조하면, 제3 마스크(도 29b의 33)를 제거하고, 이어서 더미 구조물(도 29a의 10)을 제거한다.
그 다음, 제4 마스크(34)를 형성한다. 이러한 제4 마스크(34)에 의해, 도시된 것과 같이, 빗금친 영역으로 표시된 더미 스페이서(20)의 일부 영역과, 제1 서브 더미 스페이서(24a)의 일부 영역과 제2 서브 더미 스페이서(24b)의 일부 영역이 같이 노출될 수 있다. 이어서, 노출된 더미 스페이서(20)의 일부 영역과, 제1 서브 더미 스페이서(24a)의 일부 영역과 제2 서브 더미 스페이서(24b)의 일부 영역을 식각한다.
이러한 공정에 따라, 더미 스페이서(20) 및 제1 및 제2 서브 더미 스페이서(24a, 24b)는 제1 방향(Y)으로 서로 분리될 수 있다. 그리고, 이러한 공정이 수행되면, 도 30의 상부 및 하부 영역에는 제1 및 제2 서브 더미 스페이서(24a, 24b)와 더미 스페이서(20)가 모두 존재하나, 도 30의 가운데 영역에는 더미 스페이서(20)만 존재하게 된다. 따라서, 도 6에 도시된 제11 내지 제13 액티브 핀(F11~F13)과 제21 내지 제23 액티브 핀(F21~F23)을 형성될 수 있게 된다.
다음, 도 22, 도 31 및 도 32를 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치(도 8의 4)를 제조하는 방법에 대해 설명한다.
먼저 도 22와 같이 제1 방향(Y)으로 연장되는 더미 구조물(10)과 더미 스페이서(20)를 형성한다.
이어서, 도 31을 참조하면, 더미 구조물(10)과 더미 스페이서(20)의 일부 영역을 덮는 제5 마스크(36)를 형성한다. 이어서, 제3 서브 더미 스페이서(26)를 형성한다. 이 때, 제3 서브 더미 스페이서(26)는 도시된 것과 같이 더미 스페이서(20)의 외측면과 제5 마스크(36)의 외측면을 따라 형성될 수 있다.
다음, 제2 방향(X)으로 연장되고 더미 구조물(10), 더미 스페이서(20), 및 제3 서브 더미 스페이서(26)의 일부(빗금으로 표시)를 노출시키는 제5 마스크(38)를 형성한다. 그리고, 노출된 더미 구조물(10)의 일부 영역과, 더미 스페이서(20)의 일부 영역과, 제3 서브 더미 스페이서(26)의 일부 영역을 식각한다.
이후, 남아 있는 더미 구조물(10)을 제거하면, 도 8에 도시된 제11 내지 제13 액티브 핀(F11~F13)과 제21 내지 제23 액티브 핀(F21~F23)을 형성할 수 있게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 액티브 층 115: 스페이서
192: 게이트 구조물 F1~F4: 액티브 핀

Claims (10)

  1. 액티브 층으로부터 돌출된 형상으로 제1 방향으로 연장되어 배치된 액티브 핀;
    상기 액티브 핀 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치된 게이트 구조물; 및
    상기 게이트 구조물의 적어도 일측에 배치된 스페이서를 포함하되,
    상기 액티브 핀은, 제1 영역과, 상기 제1 영역에 상기 제1 방향으로 인접한 제2 영역을 포함하고,
    상기 제1 영역의 상기 제2 방향 폭은 상기 제2 영역의 상기 제2 방향 폭과 다른 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 영역은 상기 게이트 구조물 하부에 배치되고,
    상기 제2 영역은 상기 스페이서 하부에 배치되는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 영역의 일부는 상기 스페이서 하부에 배치되는 반도체 장치.
  4. 제 1항에 있어서,
    상기 액티브 핀은, 상기 제1 방향으로 서로 이격되어 배치되는 제1 및 제2 액티브 핀을 포함하고,
    상기 제1 액티브 핀은 상기 제1 영역에 배치되고,
    상기 제2 액티브 핀은 상기 제2 영역에 배치되는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1 액티브 핀과 상기 제2 액티브 핀을 전기적으로 접속시키는 자기 정렬 컨택(Self Aligned Contact)을 더 포함하는 반도체 장치.
  6. 제1 트랜지스터; 및
    제2 트랜지스터를 포함하되,
    상기 제1 트랜지스터는, 제1 방향으로 연장되어 배치되는 제1 액티브 핀을 포함하고,
    상기 제2 트랜지스터는, 상기 제1 액티브 핀과 상기 제1 방향으로 정렬되어 배치된 제2 액티브 핀을 포함하고,
    상기 제1 액티브 핀의 상기 제1 방향과 교차하는 제2 방향 폭은, 상기 제2 액티브 핀의 상기 제2 방향 폭과 다른 반도체 장치.
  7. 제 6항에 있어서,
    상기 반도체 장치는 SRAM을 포함하고,
    상기 제1 트랜지스터는 풀업 트랜지스터를 포함하고,
    상기 제2 트랜지스터는 풀다운 트랜지스터를 포함하는 반도체 장치.
  8. 액티브 층 상에 제1 방향으로 연장되는 더미 구조물을 형성하고,
    상기 더미 구조물 양측에 상기 제1 방향으로 연장되는 더미 스페이서를 형성하고,
    상기 더미 스페이서의 일부 영역에 대해 상기 제1 방향과 교차하는 제2 방향 폭을 변화시키고,
    상기 더미 구조물을 제거하여 상기 액티브 층의 상면을 노출시키고,
    상기 더미 스페이서를 마스크로 상기 액티브 층을 식각하여 액티브 핀을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 더미 스페이서의 일부 영역에 대해 상기 제2 방향 폭을 변화시키는 것은,
    상기 더미 스페이서의 일부 영역에 대해 상기 더미 스페이서의 일측을 식각함으로써 상기 제2 방향 폭을 변화시키는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제 8항에 있어서,
    상기 더미 스페이서의 일부 영역에 대해 상기 제2 방향 폭을 변화시키는 것은,
    상기 더미 스페이서의 일부 영역에 대해 상기 더미 스페이서의 상기 제2 방향 폭을 증가시키는 것을 포함하는 반도체 장치의 제조 방법.
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