CN108258033B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，半导体器件包括：基底以及位于基底上的层间介质层，基底包括相邻接的NMOS区以及PMOS区，PMOS区包括第一P区以及第二P区；贯穿层间介质层的栅极，栅极分为：位于NMOS区基底上的N区栅极，位于第一P区基底的第一栅极，位于第二P区基底上的第二栅极；N区栅极指向第二栅极的方向为栅极延伸方向，在垂直于栅极延伸方向上，第一栅极的宽度尺寸大于第二栅极的宽度尺寸。本发明提高P型器件的响应速度，改善半导体器件的电学性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。
尽管高k金属栅极的引入能够在一定程度上改善半导体器件的电学性能，但是现有技术形成的半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，提高PMOS器件运行速率，改善半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体器件，包括：基底以及位于所述基底上的层间介质层，所述基底包括相邻接的NMOS区以及PMOS区，所述NMOS区具有N型器件，所述PMOS区具有P型器件，所述PMOS区包括与所述NMOS区相邻接的第一P区以及与所述第一P区相邻接的第二P区；贯穿所述层间介质层的栅极，所述栅极分为：位于所述NMOS区基底上的N区栅极，位于所述第一P区基底上且与所述N区栅极相连通的第一栅极，以及位于所述第二P区基底上且与所述第一栅极相连通的第二栅极；所述N区栅极指向第二栅极的方向为栅极延伸方向，在垂直于所述栅极延伸方向上，所述第一栅极的宽度尺寸大于所述第二栅极的宽度尺寸；位于所述N区栅极相对两侧的基底内的N型源漏掺杂区；位于所述第二栅极相对两侧的基底内的P型源漏掺杂区。
可选的，所述栅极包括：位于所述NMOS区和PMOS区基底上、以及所述层间介质层侧壁上的栅介质层；位于所述第一P区和第二P区的栅介质层上的P型功函数层；位于所述NMOS区的栅介质层上、以及所述P型功函数层上的N型功函数层；位于所述NMOS区的N型功函数层上的栅电极层，且所述栅电极层还位于所述第一P区的N型功函数层上。
相应的，本发明还提供一种半导体器件的形成方法，包括：提供基底以及位于基底上的层间介质层，所述基底包括相邻接的NMOS区以及PMOS区，所述NMOS区用于形成N型器件，所述PMOS区用于形成P型器件；所述PMOS区包括与所述NMOS区相邻接的第一P区以及与所述第一P区相邻接的第二P区，其中，所述NMOS区层间介质层内具有N区开口，所述第一P区层间介质层内具有与所述N区开口相连通的第一开口，所述第二P区层间介质层内具有与所述N区第一开口相连通的第二开口，且N区开口指向第二开口的方向为栅极延伸方向，在垂直于所述栅极延伸方向上，所述第一开口的宽度尺寸大于所述第二开口的宽度尺寸；且在垂直于所述栅极延伸方向上，所述N区开口两侧的基底内具有N型源漏掺杂区，所述第二开口两侧的基底内具有P型源漏掺杂区；在所述N区开口底部和侧壁、第一开口底部和侧壁、以及第二开口底部和侧壁上形成栅介质层；在所述第一开口和第二开口的栅介质层上形成P型功函数层；在所述N区开口的栅介质层上以及所述P型功函数层上形成N型功函数层；在所述N区开口的N型功函数层上形成栅电极层，且所述栅电极层还位于所述第一开口的N型功函数层上。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的技术方案中，具有N型器件的NMOS区具有P型器件的PMOS区相邻接，其中，PMOS区中的第一P区与NMOS区相邻接，PMOS区中的第二P区与第一P区相邻接；且NMOS区基底上具有N区栅极，第一P区基底上具有与N区栅极相连通的第一栅极，第二P区基底上具有与第一栅极相连通的第二栅极，且在垂直于栅极延伸方向上，所述第一栅极的宽度尺寸大于第二栅极的宽度尺寸，且第二栅极的宽度尺寸定义P型器件的沟道长度；所述栅极包括：栅介质层，位于第一P区和第二P区的P型功函数层，位于NMOS区的栅介质层上、所述P型功函数层上的N型功函数层，以及位于所述NMOS区的N型功函数层上、第一P区的N型功函数层上的栅电极层。由于在垂直于所述栅极延伸方向上，所述第一栅极的宽度尺寸大于第二栅极的宽度尺寸，因此第一栅极中可以为栅电极层预留的空间位置比第二栅极中为栅电极层预留的空间位置多，使得栅电极层能够填充于第一P区的N型功函数层上，从而降低与所述N区栅极相邻的P区栅极的电阻，提高P型器件的响应速率，改善半导体器件的电学性能。
可选方案中，在垂直于所述栅极延伸方向上，所述N区栅极的宽度尺寸等于第二栅极的宽度尺寸，所述N区栅极用于定义N型器件的沟道长度，因此本发明提供的半导体器件中N型器件沟道长度与P型器件沟道长度相同，满足半导体器件性能需求。
可选方案中，所述N区栅极分为：与所述第一栅极相连通的第三栅极、以及与所述第三栅极相连通的第四栅极，所述N型源漏掺杂区位于所述第四栅极相对两侧的基底内；其中，在垂直于所述栅极延伸方向上，所述第三栅极的宽度尺寸大于所述第四栅极的宽度尺寸。由于第三栅极与第一栅极相邻接，且所述第三栅极的宽度尺寸较大，从而进一步的提高栅电极层填充于第一P区的N型功函数层上的能力，进一步的降低P型器件的P区栅极电阻，提高P型器件的响应速率。
附图说明
图1及图2为一种半导体器件的结构示意图；
图3至图5为本发明一实施例提供的半导体器件的结构示意图；
图6及图7为本发明另一实施例提供的半导体器件的结构示意图；
图8至图13为本发明实施例提供的半导体器件形成过程的结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的性能有待提高。主要的，当NMOS器件与相邻接的PMOS器件的栅极结构在平行于沟道长度(channel length)方向上的宽度尺寸相同时，PMOS器件存在响应速度慢的问题，影响半导体器件的AC(Alternating Current)性能。尤其是当半导体器件沟道长度不断减小时，上述问题变得越来越严重。
现结合一种半导体器件进行分析，以SRAM器件为例，参考图1及图2，图1为一种SRAM器件的俯视结构示意图，图2为图1中栅极的俯视结构放大示意图，所述SRAM器件包括：
下拉晶体管区11、通道栅晶体管区12以及上拉晶体管区13，其中，下拉晶体管区11以及通道栅晶体管区12为NMOS区域，上拉晶体管区13为PMOS区域，且下拉晶体管区11与上拉晶体管区12相邻接；
若干分立的鳍部20，其中，下拉晶体管区11与通道栅晶体管区12共享两个鳍部20，且所述上拉晶体管区13具有单独的鳍部20；
横跨所述通道栅晶体管区12鳍部20的第一栅极21；
横跨所述下拉晶体管区11的鳍部20以及上拉晶体管区13的鳍部20的第二栅极22，所述下拉晶体管区11与上拉晶体管区13共享同一个第二栅极22。
结合参考图2，所述第二栅极22包括：位于下拉晶体管区11以及上拉晶体管区13的栅介质层31，位于所述栅介质层31上的阻挡层32，位于上拉晶体管区13的阻挡层32上的P型功函数层33，位于下拉晶体管区11的阻挡层32上以及上拉晶体管区13的P型功函数层33上的N型功函数层34；填充满所述下拉晶体管区11的N型功函数层34围成的开口的栅电极层35。
经分析，由于位于上拉晶体管区13的第二栅极22中的膜层较下拉晶体管区11中的第二栅极22中的膜层更多，使得上拉晶体管区13的N型功函数层34围成的开口尺寸明显小于下拉晶体管区11的N型功函数层34围成的开口尺寸，所述开口尺寸指的是沿沟道长度方向上的尺寸；因此，在填充栅电极层35的工艺过程中，所述栅电极层35易填充至下拉晶体管区11的N型功函数层34围成的开口内，而上拉晶体管区13的N型功函数层34围成的开口内难以填充栅电极层35。
因此，在所述下拉晶体管区11与上拉晶体管区13交界区域10，所述上拉晶体管区13上的N型功函数层34未被栅电极层35覆盖，上拉晶体管区13的第二栅极22中具有露出所述N型功函数层34的孔隙36；因此，所述交界区域10处的上拉晶体管区13的第二栅极22的电阻较大，造成所述上拉晶体管区13形成的上拉晶体管的响应速度慢，影响SRAM器件的电学性能。
进一步分析发现，若所述交界区域10处的上拉晶体管区13的N型功函数层34也被栅电极层35覆盖，将有助于减小所述上拉晶体管的第二栅极22的电阻，提高上拉晶体管的响应速度。
为解决上述问题，本发明提供一种半导体器件，提高半导体器件中PMOS器件的响应速度，从而改善半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图5为本发明一实施例提供的半导体器件的结构示意图。
参考图3至图5，所述半导体器件包括：
基底以及位于所述基底上的层间介质层104，所述基底包括相邻接的NMOS区I以及PMOS区II，所述NMOS区I具有N型器件，所述PMOS区II具有P型器件，所述PMOS区II包括与所述NMOS区I相邻接的第一P区II1以及与所述第一P区II1相邻接的第二P区II2；
贯穿所述层间介质层104的栅极，所述栅极分为：位于所述NMOS区I基底上的N区栅极105，位于所述第一P区II1基底上且与所述N区栅极105相连通的第一栅极106，以及位于所述第二P区II2基底上且与所述第一栅极106相连通的第二栅极107；所述N区栅极105指向第二栅极107的方向为栅极延伸方向0L，在垂直于所述栅极延伸方向0L上，所述第一栅极106的宽度尺寸W1大于所述第二栅极107的宽度尺寸W2；
位于所述N区栅极105相对两侧的基底内的N型源漏掺杂区108；位于所述第二栅极107相对两侧的基底内的P型源漏掺杂区109；
其中，所述栅极包括：
位于所述NMOS区I和PMOS区II基底上、以及所述层间介质层104侧壁上的栅介质层111；
位于所述第一P区II1和第二P区II2的栅介质层111上的P型功函数层113；
位于所述NMOS区I的栅介质层111上、以及所述P型功函数层113上的N型功函数层114；
位于所述NMOS区I的N型功函数层114上的栅电极层115，且所述栅电极层115还位于所述第一P区II1的N型功函数层114。
以下将结合附图对本发明实施例提供的半导体器件进行详细说明。
其中，图3为俯视结构示意图，图4为图3中栅极的俯视结构放大示意图，图5中左侧图为图3中沿切割线AA1切割的剖面结构示意图，图5中中间图为图3中沿切割线BB1切割的剖面结构示意图，图5中右侧图为图3中沿切割线CC1切割的剖面结构示意图。
本实施例中，以所述半导体器件为鳍式场效应管为例，所述基底包括衬底101以及凸出于所述衬底101上的鳍部102，且所述基底还包括，位于相邻鳍部102之间的衬底101上的隔离结构103，所述隔离结构103覆盖鳍部102的部分侧壁，且所述隔离结构103顶部低于所述鳍部102顶部。
所述NMOS区I以及第二P区II2均具有鳍部102，且所述鳍部102相互平行。
相应的，所述栅极位于所述隔离结构103上且横跨所述鳍部102，且所述栅极覆盖鳍部102的部分顶部和侧壁。具体地，所述N区栅极105位于所述NMOS区I隔离结构103上，且横跨所述NMOS区I的鳍部102；所述第一栅极106位于所述第一P区II1隔离结构103上；所述第二栅极107位于所述第二P区II2隔离结构103上，且横跨所述第二P区II2的鳍部102。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底101为硅衬底，所述鳍部102的材料为硅。
所述隔离结构103的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离结构103的材料为氧化硅。
在其他实施例中，所述半导体器件为平面器件时，所述基底为平面衬底。
所述层间介质层104的材料为氧化硅、氮化硅或氮氧化硅，所述层间介质层104的材料还可以为低k介质材料，其中，所述低k介质材料指的是相对介电常数小于氧化硅相对介电常数的材料。本实施例中，所述层间介质层104的材料为氧化硅。
本实施例中，所述层间介质层104顶部与所述栅极顶部齐平。在其他实施例中，所述层间介质层顶部还可以低于所述栅极顶部。
所述栅极延伸方向0L与沟道长度方向相互垂直。本实施例中，位于所述N区栅极105一侧的N型源漏掺杂区108指向位于N区栅极105另一侧的N型源漏掺杂区108的方向与所述栅极延伸方向0L相互垂直，位于所述第二栅极107一侧的P型源漏掺杂区109指向位于第二栅极107另一侧的P型源漏掺杂区109的方向与所述栅极延伸方向0L相互垂直。
所述N型源漏掺杂区108用于作为N型器件的源漏极，所述P型源漏掺杂区109用于作为P型器件的源漏极。本实施例中，所述N型源漏掺杂区108位于所述N区栅极105两侧的鳍部102内，所述P型源漏掺杂区109位于所述第二栅极107两侧的鳍部102内。
本实施例中，在垂直于所述栅极延伸方向0L上，所述N区栅极105的宽度尺寸保持不变。
为了满足半导体器件性能的需求，位于所述N区栅极105两侧的N型源漏掺杂区108之间的距离为第一距离，位于所述第二栅极107两侧的P型源漏掺杂区109之间的距离为第二距离，且所述第二距离等于第一距离。因此，本实施例中，位于相邻N型源漏掺杂区108之间的N区栅极105的宽度尺寸等于位于相邻P型源漏掺杂区109之间的第二栅极107的宽度尺寸，也就是说，本实施例中，在垂直于所述栅极延伸方向0L上，所述N区栅极105的宽度尺寸W等于所述第二栅极107的宽度尺寸。
所述第一栅极106与所述N区栅极105相邻接，在垂直于所述栅极延伸方向0L上，所述第二栅极107的宽度尺寸W2起到实际控制P型器件沟道长度的作用。在垂直于所述栅极延伸方向0L上，所述N区栅极105的宽度尺寸W起到实际控制N型器件沟道长度的作用。
本实施例中，所述栅介质层111包括界面层(IL，Interfacial Layer)(未标示)以及位于所述界面层表面的高k栅介质层(未标示)。
所述界面层的材料为氧化硅或氮氧化硅；所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
在其他实施例中，所述栅介质层还可以为高k栅介质层的单层结构。
本实施例中，为了对所述栅介质层111提供保护作用，防止不期望离子扩散进入栅介质层111内，所述半导体器件还包括：位于所述NMOS区I、第一P区II1以及第二P区II2的栅介质层111上的阻挡层112，其中，所述P型功函数层113位于所述第一P区I1以及第二P区II2的阻挡层112上。
本实施例中，所述阻挡层112的材料为TiN，所述阻挡层112的厚度为5埃～30埃。在其他实施例中，所述阻挡层的材料还可以为TaN。
所述P型功函数层113位于所述PMOS区II，用于调节P型器件的阈值电压。所述P型功函数层113的材料功函数值范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV；所述P型功函数层113的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。
本实施例中，所述P型功函数层113的材料为TiN，所述P型功函数层113的厚度为10埃～30埃。
为了避免所述P型功函数层113对N型器件的阈值电压造成不良影响，所述P型功函数层113仅位于所述PMOS区II。
所述N型功函数层114用于调节N型器件的阈值电压。所述N型功函数层114的材料功函数值为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV；所述N型功函数层114的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种。
本实施例中，所述N型功函数层114的材料为TiAl，所述N型功函数层114的厚度为20埃～70埃。
由于所述N型功函数层114对P型器件的阈值电压的影响较小，且为了减少形成所述半导体器件的工艺步骤，所述N型功函数层114除位于NMOS区I外，所述N型功函数层114还位于PMOS区II。
因此，所述N区栅极105包括：位于NMOS区I的栅介质层111、阻挡层112以及N型功函数层114；所述第一栅极106包括：位于所述第一P区II1的栅介质层111、阻挡层112、P型功函数层113以及N功函数层114；所述第二栅极107包括：位于所述第二P区II2的栅介质层111、阻挡层112、P型功函数层113以及N型功函数层114。
所述栅电极层115的材料为铜、铝或者钨，起到电连接所述N区栅极105与外部器件或电路的作用，还起到电连接所述第一栅极106与外部器件或电路的作用，以及起到电连接所述第二栅极107与外部器件或电路的作用。
所述第一栅极106以及第二栅极107共同构成所述P型器件的P区栅极。
由于在垂直于所述栅极延伸方向0L上，所述第二栅极107的宽度尺寸W2等于所述N区栅极105的宽度尺寸W；显然的，所述第二栅极107中可以为栅电极层115提供的空间位置较所述N区栅极105中可以为栅电极层115提供的空间位置少。
在垂直于所述栅极延伸方向0L上，所述第一栅极106的宽度尺寸W1大于所述第二栅极107的宽度尺寸W2，因此，所述第一栅极106中可以为栅电极层115提供的空间位置较第二栅极107中可以为栅电极层115提供的空间位置多。因此，所述栅电极层115可以填充至所述第一P区II1的N型功函数层114围成的开口内，使得所述栅电极层115不仅位于NMOS区I的N型功函数层114上，还位于所述第一P区II1的N型功函数层114上。
本实施例中，所述栅电极层115顶部与位于所述NMOS区I的层间介质层104侧壁上的N型功函数层114顶部齐平，也可以认为，所述栅电极层115填充于所述NMOS区I的N型功函数层114围成的开口内。本实施例中，位于所述NMOS区I的栅电极层115填充满所述N型功函数层114围成的开口。在其他实施例中，位于所述NMOS区的栅电极层内还可以具有孔隙。
且所述栅电极层115顶部还与位于所述第一P区II1的层间介质层104侧壁上的N型功函数层114顶部齐平，也可以认为，所述栅电极层115填充于所述第一P区II1的N型功函数层114围成的开口内。位于所述第一P区II1的栅电极层115可以填充满所述N型功函数层114围成的开口，或者，位于所述第一P区II1的栅电极层115内还可以具有孔隙。
所述栅电极层115还可以位于所述第二P区II2的N型功函数层214上。
本实施例中，在垂直于所述栅极延伸方向0L上，所述第一栅极106的宽度尺寸W1大于所述N区栅极105的宽度尺寸W，且所述N区栅极105的宽度尺寸W等于所述第二栅极107的宽度尺寸W2。
在垂直于所述栅极延伸方向0L上，所述第一栅极106的宽度尺寸W1与所述第二栅极107的宽度尺寸W2之差不宜过小也不宜过大。若所述第一栅极106的宽度尺寸W1与所述第二栅极107的宽度尺寸W2之差过小，则第二栅极107可以为栅电极层115提供的空间位置仍较小，不利于在第一P区II1填充栅电极层115；若所述第二栅极106的宽度尺寸W1与所述第二栅极107的宽度尺寸W2过大，则所述P区栅极占据的空间位置过大，不利于器件小型化微型化的发展。
为此，本实施例中，在垂直于所述栅极延伸方向0L上，所述第一栅极106的宽度尺寸W1与所述第二栅极107的宽度尺寸W2之差为1nm～5nm。
在平行于所述栅极延伸方向0L上，所述第一栅极106的长度尺寸L不宜过小，也不宜过大。若所述第一栅极106的长度尺寸L过小，则所述第一栅极106中能够为所述栅电极层115提供的空间位置过小，不利于在第一P区II1上填充栅电极层115；若所述第一栅极106的长度尺寸L过大，则所述第一栅极106会影响P型器件的沟道长度。
为此，本实施例中，在平行于所述栅极延伸方向0L上，所述第一栅极106的长度尺寸L为3nm～5nm。
本实施例中，在平行于所述基底表面方向上，所述栅极的剖面形状为十字型，其中，所述N区栅极105以及第二栅极107构成所述十字型中的“一”部，所述第一栅极106构成所述十字型中的“丨”部。
由于所述P区栅极的第一栅极106中具有栅电极层115，所述栅电极层115有利于降低所述P区栅极的电阻，具体地，位于所述第一P区II1的栅电极层115有利于降低与所述N区栅极105交界处的P区栅极的电阻，从而有利于提高P型器件的运行速率，改善半导体器件的电学性能，例如半导体器件的交流电性能得到改善。此外，本实施例中，所述P型器件的沟道长度仍满足器件需求。
本发明另一实施例还提供一种半导体器件，图6及图7为本发明另一实施例提供的半导体器件的结构示意图。
参考图6及图7，所述半导体器件包括：
基底以及位于所述基底上的层间介质层(未图示)，所述基底包括相邻接的NMOS区I以及PMOS区II，所述NMOS区I具有N型器件，所述PMOS区II具有P型器件，所述PMOS区II包括与所述NMOS区I相邻接的第一P区II1以及与所述第一P区II1相邻接的第二P区II2；
贯穿所述层间介质层的栅极，所述栅极分为：位于所述NMOS区I基底上的N区栅极(未标示)，位于所述第一P区II1基底上且与所述N区栅极相连通的第一栅极206，以及位于所述第二P区II2基底上且与所述第一栅极206相连通的第二栅极207；所述N区栅极指向第二栅极207的方向为栅极延伸方向0L，在垂直于所述栅极延伸方向0L上，所述第一栅极206的宽度尺寸W1大于所述第二栅极207的宽度尺寸W2；
位于所述N区栅极相对两侧的基底内的N型源漏掺杂区208；位于所述第二栅极207相对两侧的基底内的P型源漏掺杂区209；
其中，所述栅极包括：
位于所述NMOS区I和PMOS区II基底上、以及所述层间介质层204侧壁上的栅介质层211；
位于所述第一P区II1和第二P区II2的栅介质层211上的P型功函数层213；
位于所述NMOS区I的栅介质层211上、以及所述P型功函数层213上的N型功函数层214；
位于所述NMOS区I的N型功函数层214上的栅电极层215，且所述栅电极层215还位于所述第一P区II1的N型功函数层214上。
以下将结合附图对本实施例提供的半导体器件进行详细说明，其中，图6为本实施例提供的半导体器件的俯视结构示意图，图7为图6中栅极的俯视结构放大示意图，且为了便于图示和说明，图6中未示出层间介质层。
本实施例中，所述基底包括衬底(未图示)以及凸出于衬底上的鳍部202，所述基底还包括，位于相邻鳍部202之间的衬底上的隔离结构(未图示)。
所述半导体器件还包括：位于所述NMOS区I、第一P区II1以及第二P区II2的栅介质层211上的阻挡层212，其中，所述P型功函数层212位于所述第一P区II1以及第二P区II2的阻挡层212上。所述阻挡层212的材料为TiN或者TaN。
有关所述基底、层间介质层、N型源漏掺杂区208、P型源漏掺杂区209、栅介质层211、阻挡层212、P型功函数层213以及N型功函数层214的相应描述可参考前一实施例的相应说明，在此不再赘述。
在垂直于所述栅极延伸方向0L上，所述第一栅极206的宽度尺寸W1与所述第二栅极207的宽度尺寸W2之差为1nm～5nm；在平行于所述栅极延伸方向0L上，所述第一栅极206的长度尺寸L为3nm～5nm。
与前一实施例不同的是，本实施例中，所述N区栅极分为：与所述第一栅极206相连通的第三栅极235、以及与所述第三栅极235相连通的第四栅极245，所述N型源漏掺杂区208位于所述第四栅极245相对两侧的基底内；其中，在垂直于所述栅极延伸方向0L上，所述第三栅极235的宽度尺寸W3大于所述第四栅极245的宽度尺寸W4。
本实施例中，在垂直于所述栅极沿方向0L上，所述第四栅极245的宽度尺寸W4等于所述第二栅极207的宽度尺寸W2，使得N型器件的沟道长度与所述P型器件的沟道长度相等，满足器件性能的需求。
本实施例中，在垂直于所述栅极延伸方向0L上，所述第三栅极235的宽度尺寸W3等于所述第一栅极206的宽度尺寸W1，使得形成所述半导体器件的栅极时采用的工艺更为简单。
在平行于所述栅极延伸方向0L上，所述第三栅极235的长度尺寸不宜过长也不宜过短。若所述第三栅极235的长度尺寸过长，所述第三栅极235会对N型器件沟道长度造成不良影响；若所述第三栅极235的长度尺寸过短，则对提高第一栅极206中栅电极层215填充能力的效果不明显。为此，本实施例中，在平行于所述栅极沿方向0L上，所述第三栅极235的长度尺寸为1nm～5nm。
本实施例中，所述栅电极层215顶部与位于所述NMOS区I的层间介质层204侧壁上的N型功函数层214顶部齐平；所述栅电极层215顶部还与位于所述第一P区II1的层间介质层204侧壁上的N型功函数层214顶部齐平。所述栅电极层215还可以位于所述第二P区II2的N型功函数层214上。
有关所述栅电极层215的描述可参考前一实施例的相应描述。
本实施例中，在平行于所述基底表面方向上，所述栅极的剖面形状为十字型，其中，所述第四栅极245与所述第二栅极207构成所述十字型中的“一”部，所述第三栅极235与所述第一栅极206构成所述十字型中的“丨”部。
本实施例中，所述第三栅极235紧挨所述第一栅极205，且由于所述第三栅极235的宽度尺寸W3大于第四栅极245的宽度尺寸W4，使得所述第三栅极235可以为栅电极层215提供的空间位置较第四栅极245可以为栅电极层215提供的空间位置大；且由于所述第三栅极235紧挨所述第一栅极206，相应的使得位于第一P区II1的栅电极层215也更易填充于第一P区II1内，进一步的提高第一栅极206中的栅电极层215的填充效果，从而进一步的减小所述第一栅极206的电阻，相应的进一步减小P区栅极的电阻，进一步的提高P型器件的运行速率。
相应的，本发明还提供一种半导体器件的形成方法，图8至图13为本发明实施例提供的半导体器件形成过程的结构示意图。
参考图8及图9，提供基底以及位于基底上的层间介质层304，所述基底包括相邻接的NMOS区I以及PMOS区II，所述NMOS区I用于形成N型器件，所述PMOS区II用于形成P型器件；所述PMOS区II包括与所述NMOS区I相邻接的第一P区II1以及与所述第一P区II1相邻接的第二P区II2，其中，所述NMOS区I层间介质层304内具有N区开口305，所述第一P区II1层间介质层304内具有与所述N区开口305相连通的第一开口306，所述第二P区II2层间介质层304内具有与所述第一开口306相连通的第二开口307，且N区开口305指向第二开口307的方向为栅极延伸方向0L，在垂直于所述栅极延伸方向0L上，所述第一开口306的宽度尺寸w1大于所述第二开口307的宽度尺寸w2；且在垂直于所述栅极延伸方向0L上，所述N区开口305两侧的基底内具有N型源漏掺杂区308，所述第二开口307两侧的基底内具有P型源漏掺杂区309。
图8为俯视结构示意图，图9中左侧图为图8中沿切割线AA1切割的剖面结构示意图，图9中中间图为图8中沿切割线BB1切割的剖面结构示意图，图9中右侧图为图8中沿切割线CC1切割的剖面结构示意图，且为了便于图示和说明，图8中未示出层间介质层。
本实施例中，所述基底包括衬底301以及凸出于所述衬底301上的鳍部302，所述基底还包括，位于相邻鳍部302之间的衬底301上的隔离结构303，所述隔离结构303覆盖鳍部302的部分侧壁，且所述隔离结构303顶部低于所述鳍部302顶部。
所述N区开口305为后续形成N区栅极提供工艺基础；所述第一开口306为后续形成第一栅极提供工艺基础；所述第二开口307为后续形成第二栅极提供工艺基础；且所述第二栅极以及第一栅极共同构成P型器件的P区栅极。
本实施例中，在垂直于所述栅极延伸方向0L上，后续形成的N区栅极的宽度尺寸保持一致时，在垂直于所述栅极延伸方向0L上，所述N区开口305的宽度尺寸保持一致；且在垂直于所述栅极延伸方向上0L上，所述N区开口305的宽度尺寸w等于所述第二开口307的宽度尺寸w2，使得后续形成的N型器件沟道长度与后续形成的P型器件沟道长度相等；此外，在垂直于所述栅极延伸方向0L上，所述第一开口306的宽度尺寸w1大于所述N区开口305的宽度尺寸w。
本实施例中，在垂直于所述栅极延伸方向0L上，所述第一开口306的宽度尺寸w1与所述第二开口307的宽度尺寸w2之差为1nm～5nm；在垂直于所述栅极延伸方向0L上，所述第一开口306的长度尺寸l为3nm～5nm。
需要说明的是，在其他实施例中，后续形成的N区栅极包括与第一栅极相连通的第三栅极、以及与第三栅极相连通的第四栅极，所述第四栅极用于定义N型器件的沟道长度时，所述N区开口包括：与所述第一开口相连通的第三开口、以及与所述第三开口相连通的第四开口，形成的所述N型源漏掺杂区位于所述第三第四开口两侧的基底内；其中，在垂直于所述栅极延伸方向上，所述第三开口的宽度尺寸大于所述第四开口的宽度尺寸；所述第三开口的宽度尺寸等于所述第一开口的宽度尺寸；且所述第四开口的宽度尺寸等于所述第二开口的宽度尺寸。
形成所述层间介质层304、N区开口305、第一开口306、第二开口307、N型源漏掺杂区308以及P型源漏掺杂区309的工艺步骤包括：
在所述基底上形成伪栅，所述伪栅分为：位于所述NMOS区I基底上的N区伪栅，位于所述第一P区II1基底上且与所述N区伪栅相连通的第一伪栅，以及位于所述第二P区II2基底上且与所述第一伪栅相连通的第二伪栅；所述N区伪栅指向第二伪栅的方向为栅极延伸方向0L，在垂直于所述栅极延伸方向0L上，所述第一伪栅的宽度尺寸大于所述第二伪栅的宽度尺寸；在垂直于所述栅极延伸方向0L上，在所述N区伪栅两侧的基底内形成N型源漏掺杂区308；在垂直于所述栅极延伸方向0L上，在所述第二伪栅两侧的基底内形成P型源漏掺杂区309；在所述伪栅露出的基底上形成层间介质层304，且所述层间介质层304露出所述N区伪栅顶部、第一伪栅顶部以及第二伪栅顶部；去除所述N区伪栅形成所述N区开口305，去除所述第一伪栅形成所述第一开口306，去除所述第二伪栅形成所述第二开口307。
如无特别说明，后续的工艺步骤均为在图9基础上的结构示意图。
参考图10，在所述N区开口305底部和侧壁、第一开口306底部和侧壁、以及第二开口307底部和侧壁上形成栅介质层311。
形成的所述栅介质层311还位于所述层间介质层305顶部上，后续会去除位于层间介质层305顶部上的栅介质层311。
本实施例中，所述栅介质层311包括界面层以及位于所述界面层上的高k栅介质层。且在形成所述栅介质层311的工艺步骤中，所述栅介质层311横跨所述鳍部302，且覆盖所述鳍部302的部分顶部表面和侧壁表面。
所述界面层为形成所述高k栅介质层提供良好的界面基础，从而提高所述高k栅介质层的质量，减小所述高k栅介质层与鳍部302之间的界面态密度，且避免所述高k栅介质层与鳍部302直接接触造成的不良影响。
有关所述界面层以及高k栅介质层的材料可参考前述实施例的相应描述。
本实施例中，采用氧化工艺形成所述界面层，所形成的界面层仅形成于暴露出的鳍部302顶部表面和侧壁表面。在其他实施例中，还可以采用沉积工艺形成所述界面层，例如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，所形成的界面层还位于所述隔离结构302上。
本实施例中，采用原子层沉积工艺形成所述高k栅介质层。在其他实施例中，还可以采用化学气相沉积或物理气相沉积工艺形成所述高k栅介质层。
在形成所述栅介质层311之后，还可以包括：在所述NMOS区I、第一P区II1以及第二P区II2的栅介质层311上形成阻挡层312，所述阻挡层312可以对所述栅介质层311提供保护作用。所述阻挡层312的材料为TiN或者TaN。
参考图11，在所述第一开口306和第二开口307的栅介质层311上形成P型功函数层313。
本实施例中，所述P型功函数层313仅位于所述PMOS区II，且所述P型功函数层313还位于所述PMOS区II的层间介质层304顶部上。
形成所述P型功函数层313的工艺步骤包括：在所述N区开口205、第一开口306和第二开口307的阻挡层312上形成P型功函数膜；刻蚀去除位于所述NMOS区I的P型功函数膜，形成所述P型功函数层313。
本实施例中，采用原子层沉积工艺，形成所述P型功函数层313。在其他实施例中，还可以采用化学气相沉积或者与物理气相沉积工艺形成所述P型功函数层。
继续参考图11，在所述N区开口305的栅介质层311上以及所述P型功函数层313上形成N型功函数层314。
本实施例中，由于所述N区开口的栅介质层311上形成有阻挡层312，相应的在形成所述N型功函数层314的工艺步骤中，在所述N区开口305的阻挡层312上以及所述P型功函数层313上形成所述N型功函数层314。
本实施例中，采用原子层沉积工艺，形成所述N型功函数层314。在其他实施例中，还可以采用化学气相沉积工艺或者物理气相沉积工艺形成所述N型功函数层。
参考图12及图13，图12为栅极的俯视结构放大示意图，图13为在图11基础上的结构示意图，在所述N区开口305(参考图11)的N型功函数层314上形成栅电极层315，且所述栅电极层315还位于所述第一开口306(参考图11)的N型功函数层314上。
所述栅电极层315的材料为铜、铝或者钨。
形成所述栅电极层315的工艺步骤包括：在所述N区开口305、第一开口306以及第二开口307内填充栅电极膜，且所述栅电极膜顶部高于层间介质层304顶部；研磨去除高于所述层间介质层304顶部的栅电极膜，形成所述栅电极层315。且在研磨去除高于所述层间介质层304顶部的栅电极膜的工艺过程中，还去除高于层间介质层304顶部的N型功函数层314、P型功函数层313、阻挡层312以及栅介质层311。
所述栅介质层311、阻挡层312、P型功函数层313、N型功函数层314以及栅电极层315构成栅极，其中，位于所述NMOS区I的栅极为N区栅极，位于所述第一P区II1的栅极为第一栅极，位于所述第二P区II2的栅极为第二栅极；在垂直于所述栅极延伸方向0L上，所述第一栅极的宽度尺寸大于所述第二栅极的宽度尺寸。
本实施例中，在垂直于所述栅极延伸方向0L上，所述N区栅极的宽度尺寸等于所述第二栅极的宽度尺寸，所述第一栅极的宽度尺寸大于所述N区栅极的宽度尺寸。
本实施例中，在形成所述栅电极层315之前，所述N区开口305内的膜层数量较第二开口307内的膜层数量少，因此所述N区开口305内为形成栅电极层315预留的空间位置比第二开口307为形成栅电极层315预留的空间位置大，使得栅电极层315易填充满所述N区开口305，因此所述栅电极层315顶部与所述N区开口305侧壁上的N型功函数层314顶部齐平。由于所述第二开口307为形成栅电极层315预留的空间位置小，使得所述栅电极层315填充至第二开口307内的难度增加，所述栅电极层315不易填充至第二开口307内。
在形成所述栅电极层315之前，所述第一开口306内的膜层数量与所述第二开口307内的膜层数量相同。由于在垂直于所述栅极延伸方向0L上，所述第一开口306的宽度尺寸大于所述第二开口307的宽度尺寸，使得在所述第一开口306内填充栅电极层315的难度较低，因此可以在所述第一P区II1的N型功函数层314上形成栅电极层315，从而降低第一栅极的电阻，提高P型器件的运行速率。
本实施例中，所述栅电极层315填充满所述第一开口306。在其他实施例中，位于所述第一P区的栅电极层内还可以具有孔隙。
本实施例中，所述栅电极层315还可以位于所述第二P区II2的N型功函数层314上。
此外，由于在垂直于所述栅极延伸方向0L上，所述第二开口307的宽度尺寸等于所述N区开口305的宽度尺寸，使得形成的N型器件沟道长度与形成的P型器件沟道长度相等，从而满足器件性能需求。
在其他实施例中，所述N区开口分为与所述第一开口相连通的第三开口、以及与所述第三开口相连通的第四开口时，在垂直于所述栅极延伸方向上，所述第三开口的宽度尺寸大于所述第四开口的宽度尺寸，由于所述第三开口与所述第一开口相邻，因此可以进一步的降低在所述第一开口内填充栅电极层的工艺难度，保证所述栅电极层填充满所述第一开口，进一步的提高形成的P型器件的运行速率。相应的，所述N区栅极分为：与所述第一栅极相连通的第三栅极、以及与所述第三栅极相连通的第四栅极，所述N型源漏掺杂区位于所述第四栅极相对两侧的基底内；其中，在垂直于所述栅极延伸方向上，所述第三栅极的宽度尺寸大于所述第四栅极的宽度尺寸；在垂直于所述栅极延伸方向上，所述第四栅极的宽度尺寸等于所述第二栅极的宽度尺寸；在垂直于所述栅极延伸方向上，所述第三栅极的宽度尺寸等于所述第一栅极的宽度尺寸。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体器件，其特征在于，包括：
基底以及位于所述基底上的层间介质层，所述基底包括相邻接的NMOS区以及PMOS区，所述NMOS区具有N型器件，所述PMOS区具有P型器件，所述PMOS区包括与所述NMOS区相邻接的第一P区以及与所述第一P区相邻接的第二P区；
贯穿所述层间介质层的栅极，所述栅极分为：位于所述NMOS区基底上的N区栅极，位于所述第一P区基底上且与所述N区栅极相连通的第一栅极，以及位于所述第二P区基底上且与所述第一栅极相连通的第二栅极；所述N区栅极指向第二栅极的方向为栅极延伸方向，在垂直于所述栅极延伸方向上，所述第一栅极的宽度尺寸大于所述第二栅极的宽度尺寸；
位于所述N区栅极相对两侧的基底内的N型源漏掺杂区；
位于所述第二栅极相对两侧的基底内的P型源漏掺杂区；
其中，所述栅极包括：位于所述NMOS区和PMOS区基底上、以及所述层间介质层侧壁上的栅介质层；位于所述第一P区和第二P区的栅介质层上的P型功函数层；位于所述NMOS区的栅介质层上、以及所述P型功函数层上的N型功函数层；位于所述NMOS区的N型功函数层上的栅电极层，且所述栅电极层还位于所述第一P区的N型功函数层上。
2.如权利要求1所述的半导体器件，其特征在于，所述栅电极层顶部与位于NMOS区的层间介质层侧壁上的N型功函数层顶部齐平。
3.如权利要求2所述的半导体器件，其特征在于，所述栅电极层顶部还与位于第一P区的层间介质层侧壁上的N型功函数层顶部齐平。
4.如权利要求1所述的半导体器件，其特征在于，在垂直于所述栅极延伸方向上，所述N区栅极的宽度尺寸等于所述第二栅极的宽度尺寸。
5.如权利要求1所述的半导体器件，其特征在于，在垂直于所述栅极延伸方向上，所述第一栅极的宽度尺寸大于所述N区栅极的宽度尺寸。
6.如权利要求1所述的半导体器件，其特征在于，在垂直于所述栅极延伸方向上，所述第一栅极的宽度尺寸与所述第二栅极的宽度尺寸之差为1nm～5nm。
7.如权利要求1或5所述的半导体器件，其特征在于，在平行于所述栅极延伸方向上，所述第一栅极的长度尺寸为3nm～5nm。
8.如权利要求1所述的半导体器件，其特征在于，所述N区栅极分为：与所述第一栅极相连通的第三栅极、以及与所述第三栅极相连通的第四栅极，所述N型源漏掺杂区位于所述第四栅极相对两侧的基底内；其中，在垂直于所述栅极延伸方向上，所述第三栅极的宽度尺寸大于所述第四栅极的宽度尺寸。
9.如权利要求8所述的半导体器件，其特征在于，在垂直于所述栅极延伸方向上，所述第四栅极的宽度尺寸等于所述第二栅极的宽度尺寸。
10.如权利要求8所述的半导体器件，其特征在于，在垂直于所述栅极延伸方向上，所述第三栅极的宽度尺寸等于所述第一栅极的宽度尺寸。
11.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：位于所述NMOS区、第一P区以及第二P区的栅介质层上的阻挡层，其中，所述P型功函数层位于所述第一P区以及第二P区的阻挡层上。
12.如权利要求11所述的半导体器件，其特征在于，所述阻挡层的材料为TiN或者TaN。
13.如权利要求1所述的半导体器件，其特征在于，在平行于所述基底表面方向上，所述栅极的剖面形状为十字型。
14.如权利要求1所述的半导体器件，其特征在于，所述基底包括衬底以及凸出于所述衬底上的鳍部。
15.一种半导体器件的形成方法，其特征在于，包括：
提供基底以及位于基底上的层间介质层，所述基底包括相邻接的NMOS区以及PMOS区，所述NMOS区用于形成N型器件，所述PMOS区用于形成P型器件；所述PMOS区包括与所述NMOS区相邻接的第一P区以及与所述第一P区相邻接的第二P区，其中，所述NMOS区层间介质层内具有N区开口，所述第一P区层间介质层内具有与所述N区开口相连通的第一开口，所述第二P区层间介质层内具有与所述第一开口相连通的第二开口，且N区开口指向第二开口的方向为栅极延伸方向，在垂直于所述栅极延伸方向上，所述第一开口的宽度尺寸大于所述第二开口的宽度尺寸；且在垂直于所述栅极延伸方向上，所述N区开口两侧的基底内具有N型源漏掺杂区，所述第二开口两侧的基底内具有P型源漏掺杂区；
在所述N区开口底部和侧壁、第一开口底部和侧壁、以及第二开口底部和侧壁上形成栅介质层；
在所述第一开口和第二开口的栅介质层上形成P型功函数层；
在所述N区开口的栅介质层上以及所述P型功函数层上形成N型功函数层；
在所述N区开口的N型功函数层上形成栅电极层，且所述栅电极层还位于所述第一开口的N型功函数层上。
16.如权利要求15所述的形成方法，其特征在于，形成的所述栅电极层填充满所述N区开口以及第一开口。
17.如权利要求15所述的形成方法，其特征在于，形成所述层间介质层、N区开口、第一开口、第二开口、N型源漏掺杂区以及P型源漏掺杂区的工艺步骤包括：
在所述基底上形成伪栅，所述伪栅分为：位于所述NMOS区基底上的N区伪栅，位于所述第一P区基底上且与所述N区伪栅相连通的第一伪栅，以及位于所述第二P区基底上且与所述第一伪栅相连通的第二伪栅；所述N区伪栅指向第二伪栅的方向为栅极延伸方向，在垂直于所述栅极延伸方向上，所述第一伪栅的宽度尺寸大于所述第二伪栅的宽度尺寸；
在垂直于所述栅极延伸方向上，在所述N区伪栅两侧的基底内形成N型源漏掺杂区；
在垂直于所述栅极延伸方向上，在所述第二伪栅两侧的基底内形成P型源漏掺杂区；
在所述伪栅露出的基底上形成层间介质层，且所述层间介质层露出所述N区伪栅顶部、第一伪栅顶部以及第二伪栅顶部；
去除所述N区伪栅形成所述N区开口，去除所述第一伪栅形成所述第一开口，去除所述第二伪栅形成所述第二开口。
18.如权利要求15所述的形成方法，其特征在于，在垂直于所述栅极延伸方向上，所述第一开口的宽度尺寸大于所述N区开口的宽度尺寸；或者，在垂直于所述栅极延伸方向上，所述N区开口的宽度尺寸等于所述第二开口的宽度尺寸。
19.如权利要求15所述的形成方法，其特征在于，所述N区开口包括：与所述第一开口相连通的第三开口、以及与所述第三开口相连通的第四开口，形成的所述N型源漏掺杂区位于所述第四开口两侧的基底内；其中，
在垂直于所述栅极延伸方向上，所述第三开口的宽度尺寸大于所述第四开口的宽度尺寸；所述第三开口的宽度尺寸等于所述第一开口的宽度尺寸；且所述第四开口的宽度尺寸等于所述第二开口的宽度尺寸。
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