CN107492499A - 半导体器件的形成方法 - Google Patents

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Abstract

一种半导体器件的形成方法，包括：提供包括第一区域和第二区域的基底，基底上形成有层间介质层，且第一区域层间介质层内具有贯穿所述层间介质层的第一开口，第二区域的层间介质层内形成第二开口；在所述第一开口底部和侧壁上、以及第二开口底部和侧壁上形成高k栅介质层；在所述高k栅介质层上形成第一功函数层；在所述第一功函数层上形成填充满所述第一开口和第二开口的填充层；去除位于所述第一开口内的填充层以及第一功函数层；去除所述第二开口内的填充层，暴露出第二开口内的第一功函数层；形成填充满所述第一开口和第二开口的金属层。本发明在满足不同器件对阈值电压的要求的同时，还降低了工艺复杂度。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制作技术领域，特别涉及一种半导体器件的形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，各种因为半导体器件的物理极限所带来的二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体器件漏电流大的问题。半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体器件的漏电流。
尽管高k金属栅极的引入能够在一定程度上改善半导体器件的电学性能，但是现有技术形成的半导体器件的工艺复杂度高。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，降低工艺复杂度。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括第一区域和第二区域，所述基底上形成有层间介质层，且所述第一区域层间介质层内形成有贯穿所述层间介质层的第一开口，所述第二区域的层间介质层内形成有贯穿所述层间介质层的第二开口；在所述第一开口底部和侧壁上、以及第二开口底部和侧壁上形成高k栅介质层；在所述高k栅介质层上形成第一功函数层；在所述第一功函数层上形成填充满所述第一开口和第二开口的填充层；去除位于所述第一开口内的填充层以及第一功函数层；去除所述第二开口内的填充层，暴露出第二开口内的第一功函数层；形成填充满所述第一开口和第二开口的金属层。
可选的，所述填充层的材料为非晶硅。
可选的，在形成所述填充层之后、刻蚀去除位于所述第一开口内的填充层以及第一功函数层之前，还包括步骤：对所述基底进行退火处理。
可选的，形成所述填充层的工艺步骤包括：形成填充满所述第一开口和第二开口的填充膜，所述填充膜还位于所述层间介质层顶部上；研磨去除高于所述层间介质层顶部的填充膜，形成所述填充层。
可选的，去除位于所述第一开口内的填充层以及第一功函数层的工艺步骤包括：在所述第二区域的填充层上形成光刻胶层；以所述光刻胶层为掩膜，刻蚀去除位于所述第一开口内的填充层以及第一功函数层；接着，去除所述光刻胶层。
可选的，所述第一功函数层的材料为P型功函数材料。
可选的，所述P型功函数材料包括TiN、TaN、TiSiN或TaSiN。
可选的，所述第一区域为NMOS区域；所述第二区域为PMOS区域。
可选的，所述第二开口内的金属层位于所述第一功函数层表面；所述第一开口内的金属层位于所述高k栅介质层表面。
可选的，在形成所述金属层之前，还包括步骤，在所述第一开口的高k栅介质层上形成第二功函数层，所述第二功函数层的材料为N型功函数材料；接着，在所述第二开口的第一功函数层上以及第一开口的第二功函数层上形成所述金属层。
可选的，在形成所述第二功函数层的工艺步骤中，形成的所述第二功函数层还位于第二开口内的第一功函数层上。
可选的，在形成所述第二功函数层之前，还包括步骤：在所述第二开口的第一功函数层上、以及第一开口的高k栅介质层上形成第三功函数层，所述第三功函数层的材料为P型功函数材料，其中，位于所述第一开口内的第三功函数层作为阻挡层。
可选的，所述N型功函数材料包括TiAl、TaAl、TiAlC、AlN、TiAlN或TaAlN。
可选的，所述第一区域为PMOS区域，所述第一区域形成的器件具有第一阈值电压；所述第二区域为PMOS区域，所述第二区域形成的器件具有第二阈值电压，且所述第一阈值电压大于第二阈值电压。
可选的，所述第二开口内的金属层位于所述第一功函数层表面；所述第一开口内的金属层位于所述高k栅介质层表面。
可选的，在形成所述金属层之前，还包括步骤，在所述第二开口的第一功函数层上以及第一开口的高k栅介质层上形成第二功函数层，所述第二功函数层的材料为P型功函数材料；接着，在所述第一开口的第二功函数层上以及第二开口的第二功函数层上形成所述金属层。
可选的，所述金属层的材料为铜、铝或钨。
可选的，所述基底包括：衬底；位于衬底表面的分立的鳍部；位于所述衬底表面的隔离层，所述隔离层覆盖鳍部的部分侧壁表面，且所述隔离层顶部低于鳍部顶部。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法的技术方案中，本发明在第一区域的第一开口内、第二区域的第二开口内形成第一功函数层后，在所述第一功函数层上形成填充满第一开口和第二开口的填充层，位于第二开口内的填充层避免光刻胶层与第一功函数层直接接触，所述第二开口内的填充层对第一功函数层起到保护作用；并且，由于填充层填充满第一开口和第二开口，因此形成所述填充层的工艺难度低，且对所述形成填充层的工艺要求低，半导体器件形成工艺复杂度降低，有利于提高生产效率。此外，在去除第一开口的第一功函数层之后，第二开口内的第一功函数层保留，使得在第一区域形成的器件阈值电压与在第二区域形成的器件阈值电压不同，满足不同器件对阈值电压的要求。
可选方案中，在形成所述金属层之前，还包括步骤，在所述第一开口的高k栅介质层上形成第二功函数层，所述第二功函数层的材料为N型功函数材料，并且，在形成所述第二功函数层之前，还包括步骤：在所述第二开口的第一功函数层上、以及第一开口的高k栅介质层上形成第三功函数层，所述第三功函数层的材料为P型功函数材料，其中，位于所述第一开口内的第三功函数层作为阻挡层，可以阻挡第二功函数层中易扩散的离子向高k栅介质层内扩散，从而提高形成的半导体器件的性能。
附图说明
图1至图9为本发明一实施例提供的半导体器件形成过程的剖面结构示意图；
图10至图11为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成半导体器件的工艺复杂度高。
半导体器件中的不同器件可以具有不同阈值电压。以半导体器件中具有PMOS器件和NMOS器件为例，PMOS器件和NMOS器件对阈值电压(Threshold Voltage)有不同的要求；为了同时满足半导体器件中NMOS器件和PMOS器件改善阈值电压的要求，通常采用不同的金属材料作为NMOS器件和PMOS器件的栅极结构中功函数(WF，Work Function)层材料，使得NMOS器件和PMOS器件具有不同的阈值电压，其中，NMOS器件的金属栅极中具有N型功函数层，PMOS器件的金属栅极中具有P型功函数层。
形成半导体器件的工艺步骤包括：PMOS区域层间介质层内具有第一开口，NMOS区域层间介质层内具有第二开口；在第一开口底部和侧壁上、第二开口底部和侧壁上形成高k栅介质层；在高k栅介质层上形成P型功函数层；然后在P型功函数层上形成薄层非晶硅层，所述薄层非晶硅层未填充满第一开口和第二开口；接着，刻蚀去除NMOS区域的薄层非晶硅层以及P型功函数层；然后在第二开口内的高k栅介质层上形成N型功函数层。
此外，半导体器件中还可以具有阈值电压不同的PMOS器件，为了满足不同PMOS器件对阈值电压的要求，形成半导体器件的工艺步骤包括：第一PMOS区域层间介质层内具有第一开口，第二PMOS区域层间介质层内具有第二开口；在第一开口底部和侧壁上、第二开口底部和侧壁上形成高k栅介质层；在高k栅介质层上形成第一P型功函数层；然后在第一P型功函数层上形成薄层非晶硅层，所述薄层非晶硅层未填充满第一开口和第二开口；接着，刻蚀去除第二PMOS区域的薄层非晶硅层以及第一P型功函数层；然后在第一开口内的第一P型功函数层上形成第二P型功函数层，同时在第二开口内的高k栅介质层上形成第二P型功函数层。
上述方法中，所述薄层非晶硅层厚度与第一P型功函数层厚度相当，且薄层非晶硅层未填充满第一开口和第二开口，使得形成所述薄层非晶硅层的工艺难度较大，特别是随着器件尺寸的不断缩小，采用上述方法形成半导体器件的工艺复杂度越来越高。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括第一区域和第二区域，所述基底上形成有层间介质层，且所述第一区域层间介质层内贯穿所述层间介质层的第一开口，所述第二区域的层间介质层内形成有贯穿所述层间介质层的第二开口；在所述第一开口底部和侧壁上、以及第二开口底部和侧壁上形成高k栅介质层；在所述高k栅介质层上形成第一功函数层；在所述第一功函数层上形成填充满所述第一开口和第二开口的填充层；去除位于所述第一开口内的填充层以及第一功函数层；去除所述第二开口内的填充层，暴露出第二开口内的第一功函数层；形成填充满所述第一开口和第二开口的金属层。
本发明在第一区域的第一开口内、第二区域的第二开口内形成第一功函数层后，在所述第一功函数层上形成填充满第一开口和第二开口的填充层，位于第二开口内的填充层避免光刻胶层与第一功函数层直接接触，所述第二开口内的填充层对第一功函数层起到保护作用；并且，由于填充层填充满第一开口和第二开口，因此形成所述填充层的工艺难度低，且对所述形成填充层的要求低，半导体器件形成工艺复杂度降低，有利于提高生产效率。此外，在去除第一开口的第一功函数层之后，第二开口内的第一功函数层保留，使得在第一区域形成的器件阈值电压与在第二区域形成的器件阈值电压不同，满足不同器件对阈值电压的要求。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图9为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
参考图1，提供基底，所述基底包括第一区域I和第二区域II，所述基底表面形成有层间介质层204，且位于第一区域I的层间介质层204内具有贯穿所述层间介质层204的第一开口210，位于第二区域II的层间介质层204内具有贯穿所述层间介质层204的第二开口220。
本实施例中，以形成的半导体器件为鳍式场效应管为例，所述基底包括：衬底201、以及位于衬底201表面的鳍部202。
所述衬底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底201还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部202的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底201为硅衬底，所述鳍部202的材料为硅。
本实施例中，形成所述衬底201、鳍部202的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底201，位于衬底201表面的凸起作为鳍部202。
本实施例中，所述鳍部202的顶部尺寸小于底部尺寸。在其他实施例中，所述鳍部的侧壁还能够与衬底表面相垂直，即鳍部的顶部尺寸等于底部尺寸。
所述基底还包括：位于所述衬底201表面的隔离层203，所述隔离层203覆盖鳍部202的部分侧壁表面，且所述隔离层203顶部低于鳍部202顶部。所述隔离层203作为CMOS器件的隔离结构。所述隔离层203的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层203的材料为氧化硅。本实施例中，所述隔离层203将第一区域I和第二区域II隔离开。
后续在所述第一区域I形成的器件具有第一阈值电压，在第二区域II形成的器件具有第二阈值电压，且第一阈值电压大于第二阈值电压。本实施例中，以所述第一区域I为NMOS区域，第二区域II为PMOS区域作为示例进行说明，后续在第一区域I形成NMOS器件，在第二区域II形成PMOS器件，其中，NMOS器件的阈值电压大于PMOS器件的阈值电压。
在另一实施例中，形成的半导体器件为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。
所述第一开口210暴露出第一区域I部分基底表面，本实施例中，所述第一开口210暴露出第一区域I部分鳍部202表面以及隔离层203表面，所述第一开口210为后续形成第一栅极结构预留空间位置。所述第二开口220暴露出第二区域II部分基底表面，本实施例中，所述第二开口220暴露出第二区域II部分鳍部202表面以及隔离层203表面，所述第二开口220为后续形成第二栅极结构预留空间位置。
所述第一开口210侧壁上还形成有侧墙200，且第二开口220侧壁上也形成有侧墙200。本实施例中，所述侧墙200的材料为氮化硅。
所述第一开口210两侧的鳍部202内还形成有第一源漏掺杂区211，所述第二开口220两侧的鳍部202内还形成有第二源漏掺杂区212。本实施例中，所述第一区域I为NMOS区域，所述第一源漏掺杂区211的掺杂离子为N型离子，例如为P、As或Sb；所述第二区域II为PMOS区域，所述第二源漏掺杂区212的掺杂离子为P型离子，例如为B、Ga或In。
形成所述层间介质层204、第一开口210以及第二开口220的工艺步骤包括：在所述第一区域I部分基底表面形成第一伪栅，本实施例中，所述第一伪栅横跨第一区域I鳍部202，且覆盖第一区域I鳍部202部分顶部和侧壁；在所述第二区域II部分基底表面形成第二伪栅，本实施例中，所述第二伪栅横跨第二区域II鳍部202，且覆盖第二区域II鳍部202部分顶部和侧壁；在所述第一伪栅两侧的第一区域I基底内形成第一源漏掺杂区211；在所述第二伪栅两侧的第二区域II基底内形成第二源漏掺杂区212；在所述基底表面形成层间介质层，所述层间介质层覆盖第一伪栅侧壁表面以及第二伪栅侧壁表面；刻蚀去除所述第一伪栅，形成所述第一开口210；刻蚀去除所述第二伪栅，形成所述第二开口220。
参考图2，在所述第一开口210底部和侧壁上、以及第二开口220底部和侧壁上形成高k栅介质层206。
所述高k栅介质层206的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，所述高k栅介质层206的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，所述高k栅介质层206的材料为HfO2，所述高k栅介质层206的厚度为5埃至15埃，采用原子层沉积工艺形成所述高k栅介质层206。所述高k栅介质层206除位于第一开口210内以及第二开口220内，还位于所述层间介质层204顶部上。
为了使得形成的高k栅介质层206与基底之间具有良好的界面性能，为提高形成的高k栅介质层206的质量，在形成所述高k栅介质层206之前，还可以在所述第一开口210底部以及第二开口220底部形成界面层205。本实施例中，采用热氧化工艺形成所述界面层205，所述界面层205的材料为氧化硅。
参考图3，在所述高k栅介质层206上形成第一功函数层207。
所述第一功函数层207的材料为P型功函数材料，后续去除第一开口210内的第一功函数层207，保留第二开口220内的第一功函数层207，从而使得第一开口210和第二开口220内的第一功函数层207的厚度不同，具体的，后续第一开口210内的第一功函数层207的厚度为0，因此所述第一功函数层207对第一区域I和第二区域II阈值电压的影响不同。
所述P型功函数材料的功函数值范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。本实施例中，采用原子层沉积工艺形成所述第一功函数层207，所述第一功函数层207的材料为TiN，所述第一功函数层207的厚度为10埃～100埃。
在其他实施例中，所述第一功函数层的材料还可以为TaN、TiSiN或TaSiN；还可以采用化学气相沉积工艺或物理气相沉积工艺形成所述第一功函数层。
参考图4，在所述第一功函数层207上形成填充满所述第一开口210(参考图3)和第二开口220(参考图3)的填充层208。
所述填充层208的材料与第一功函数层207的材料不同，且所述填充层208的材料为易于被去除的材料，使得后续去除第二开口220内的填充层208的工艺不会对第一功函数层207造成损伤。
本实施例中，所述填充层208的材料为非晶硅(amorphous silicon)，采用化学气相沉积工艺形成所述填充层208。
在一具体实施例中，形成所述填充层208的工艺步骤包括：形成填充满所述第一开口210和第二开口220的填充膜，所述填充膜还位于层间介质层204顶部上；对所述填充膜顶部表面进行平坦化处理，形成所述填充层208。
对所述填充膜顶部进行平坦化处理的好处在于：减小后续形成光刻胶层的曝光工艺过程中的不期望的反射或散射，使得形成的光刻胶层209具有较高的位置精确度和形貌精确度。
本实施例中，由于层间介质层204顶部上还形成有高k栅介质层206以及第一功函数层207，因此研磨去除高于第一功函数层207顶部的填充膜即可，使得形成的填充层208顶部与第一功函数层207顶部齐平，因此填充层208顶部高于层间介质层204顶部。在其他实施例中，前述形成的填充膜与层间介质层顶部表面直接接触时，形成的填充层顶部与层间介质层顶部齐平。或者，在其他实施例中，所述填充层的顶部还可以高于第一功函数层顶部。
需要说明的是，在其他实施例中，还可以采用原子层沉积工艺或化学气相沉积工艺形成所述填充层。在形成所述填充层之后，还可以对所述基底进行热处理工艺(thermal process)，所述热处理工艺有利于提高形成的半导体器件的可靠性。
参考图5，在所述第二区域II的填充层208上形成光刻胶层209。
所述光刻胶层209作为后续去除第一开口210(参考图3)内的填充层208以及第一功函数层207的掩膜。
本实施例中，为了使得形成的光刻胶层209的宽度尺寸较大，减小形成光刻胶层209的工艺难度，所述光刻胶层209除位于第二区域II的填充层208上之外，还位于第二区域II的层间介质层204顶部上。在其他实施例中，所述光刻胶层也可以仅位于第二区域的填充层上。
所述位于第二开口220(参考图3)内的填充层208避免了光刻胶层209与第一功函数层207直接接触，避免形成光刻胶层209的工艺步骤或者后续去除光刻胶层209的工艺步骤对第一功函数层207造成不良影响，使得第二开口220内的填充层208保持良好性能。
参考图6，去除位于所述第一开口210内的填充层208以及第一功函数层207。
具体的，以所述光刻胶层209(参考图5)为掩膜，采用干法刻蚀工艺，刻蚀去除位于所述第一开口210内的填充层208以及第一功函数层207。接着，去除所述光刻胶层209。
参考图7，去除位于所述第二开口220内的填充层208(参考图6)，暴露出第二开口220内的第一功函数层207表面。
本实施例中，采用干法刻蚀工艺刻蚀去除所述第一开口210内的填充层208。在一具体实施例中，所述干法刻蚀工艺采用的刻蚀气体包括CF4或CHF3。
在其他实施例中，还可以采用湿法刻蚀工艺刻蚀去除所述第一开口内的填充层。
本实施例中，由于第一开口210的第一功函数层207被刻蚀去除，也就是说第一开口210内的第一功函数层207的厚度为0，而保留第二开口220内的第一功函数层207，由于第一开口210内第一功函数层207的厚度与第二开口220内第一功函数层207的厚度不同，通过所述不同厚度的第一功函数层207，使得在第一区域I和第二区域II形成的器件具有不同阈值电压。
参考图8，在所述第一开口210内的高k栅介质层206上形成第二功函数层302，所述第二功函数层302的材料为N型功函数材料。
由于第二开口220内的第二功函数层302与沟道区之间的距离较远，使得第二开口220内的第二功函数层302对第二区域II阈值电压的影响小甚至可以忽略不计。因此，为了节约工艺中所需的光罩数量，简化工艺步骤，形成的所述第二功函数层302还位于第二开口220内的第一功函数层207上。
位于所述第一开口210内的第二功函数层302用于调节第一区域I形成的器件的阈值电压。所述N型功函数材料的功函数值范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。本实施例中，采用原子层沉积工艺形成所述第二功函数层302，所述第二功函数层302的材料为TiAl，所述第二功函数层302的厚度为10埃～50埃。
在其他实施例中，所述第二功函数层的材料还可以为TaAl、TiAlC、AlN、TiAlN或TaAlN；还可以采用化学气相沉积工艺或物理气相沉积工艺形成所述第二功函数层。
本实施例中，由于第二功函数层302中的Al离子易扩散进入高k栅介质层206内，为避免所述Al离子对高k栅介质层206的性能造成不良影响，在形成所述第二功函数层302之前，还包括步骤：在所述第一开口210的高k栅介质层206上、第二开口220的第一功函数层207上形成第三功函数层301，所述第三功函数层301的材料为P型功函数材料，例如为TiN或TaN，其中，位于所述第一开口210内的第三功函数层301作为阻挡层，起到阻挡第二功函数层302中的Al离子向高k栅介质层206内扩散的作用。
需要说明的是，在其他实施例中，形成的第二功函数层中不存在易向高k栅介质层内扩散的离子时，则可以不形成前述的第三功函数层。
参考图9，形成填充满所述第一开口210(参考图8)和第二开口220(参考图8)的金属层303。
具体的，在所述第二开口220的第一功函数层207上以及第一开口210的第二功函数层302上形成金属层303。本实施例中，所述金属层303位于第一开口210的第二功函数层302表面，所述金属层303还位于第二开口220内的第二功函数层302表面。
所述金属层303的材料为铜、铝或钨。在一具体实施例中，形成所述金属层303的工艺步骤包括：在所述第一开口210和第二开口220内填充满金属膜，所述金属膜顶部高于层间介质层204顶部；研磨去除高于层间介质层204顶部的金属膜形成所述金属层303，且还研磨去除高于层间介质层204顶部的第二功函数层302、第三功函数层301、第一功函数层207以及高k栅介质层206。
其中，第一开口210内的高k栅介质层206、第三功函数层301、第二功函数层302以及金属层303构成第一栅极结构，位于第二开口220内的高k栅介质层206、第一功函数层207、第三功函数层302、第二功函数层301以及金属层303构成第二栅极结构。第一栅极结构的等效功函数值主要由第二功函数层302确定，第二栅极结构的等效功函数值主要由第一功函数层207确定，从而形成满足不同器件阈值电压需求的半导体器件。
需要说明的是，在其他实施例中，还可以不形成前述的第二功函数层，直接在第一区域的高k栅介质层上形成金属层，使得第一开口内的金属层位于高k栅介质层表面；直接在第二开口内的第一功函数层表面形成金属层，使得第二开口内的金属层位于所述第一功函数层表面。
本实施例提供的半导体器件的形成方法，在高k栅介质层上形成第一功函数层后，在第一开口和第二开口内填充满填充层，与仅在第一功函数层上形成薄层非晶硅层相比，本实施例形成填充层的工艺难度明显更低，降低了工艺复杂程度，使得形成工艺更为简单。
本发明另一实施例还提供一种半导体器件的形成方法，图10至图11为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
参考图1，提供基底，所述基底包括第一区域I和第二区域II，所述基底表面形成有层间介质层204，且位于第一区域I的层间介质层204内具有贯穿所述层间介质层204的第一开口210，位于第二区域II的层间介质层204内具有贯穿所述层间介质层204的第二开口220。
本实施例中，以形成的半导体器件为鳍式场效应管为例，所述基底包括：衬底201、以及位于衬底201表面的鳍部202。所述基底还包括：位于所述衬底201表面的隔离层203，所述隔离层203覆盖鳍部202的部分侧壁表面，且所述隔离层203顶部低于鳍部202顶部。
本实施例中，所述第一区域I为PMOS区域，所述第一区域I形成的器件具有第一阈值电压，所述第二区域II为PMOS区域，所述第二区域II形成的器件具有第二阈值电压，且第一阈值电压大于第二阈值电压。
本实施例中，所述第一源漏掺杂区211的掺杂离子为P型离子，所述第二源漏掺杂区212的掺杂离子为P型离子。
结合参考图2至图7，在所述第一开口210底部和侧壁上、以及第二开口220底部和侧壁上形成高k栅介质层206；在所述高k栅介质层206上形成第一功函数层207；在所述第一功函数层207上形成填充满所述第一开口210(参考图3)和第二开口220(参考图3)的填充层208；在所述第二区域II的填充层208上形成光刻胶层209；去除位于所述第一开口210内的填充层208以及第一功函数层207；去除位于所述第二开口220内的填充层208(参考图6)，暴露出第二开口220内的第一功函数层207表面。
参考图10，在所述第二开口220的第一功函数层207上以及第一开口210内的高k栅介质层206上形成第二功函数层401，所述第二功函数层401的材料为P型功函数材料。
有关第二功函数层401的材料可参考前一实施例对P型功函数材料的相应说明。
本实施例中，所述第二功函数层401的材料为TiN。
参考图11，在所述第一开口210(参考图10)的第二功函数层401上以及第二开口220(参考图10)内的第二功函数层401上形成金属层403。
有关形成金属层403的工艺步骤可参考前一实施例的相应说明，在此不再赘述。
本实施例中，第一开口210内的高k栅介质层206、第二功函数层402以及金属层403构成第一栅极结构；第二开口220内的高k栅介质层206、第一功函数层207、第二功函数层401以及金属层403构成第二栅极结构。其中，第一栅极结构的等效功函数值由第二功函数层401确定，第二栅极结构的等效功函数值由第一功函数层207和第二功函数层401确定，因此，在第一区域I形成的PMOS器件的阈值电压高于在第二区域II形成的PMOS器件的阈值电压。
需要说明的是，在其他实施例中，还可以不形成上述第二功函数层，直接在所述第一开口内的高k栅介质层上形成金属层，直接在第二开口内的第一功函数层上形成金属层，使得第一开口内的金属层位于高k栅介质层表面，第二开口内的金属层位于高k栅介质层表面。由于第一开口和第二开口内的第一功函数层的厚度不同，具体的，第一开口内的第一功函数层的厚度为0，第二开口内的第一功函数层厚度更大，使得在第二区域形成的PMOS器件的阈值电压小于在第一区域形成的PMOS器件的阈值电压。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区域和第二区域，所述基底上形成有层间介质层，且所述第一区域层间介质层内形成有贯穿所述层间介质层的第一开口，所述第二区域的层间介质层内形成有贯穿所述层间介质层的第二开口；
在所述第一开口底部和侧壁上、以及第二开口底部和侧壁上形成高k栅介质层；
在所述高k栅介质层上形成第一功函数层；
在所述第一功函数层上形成填充满所述第一开口和第二开口的填充层；
去除位于所述第一开口内的填充层以及第一功函数层；
去除所述第二开口内的填充层，暴露出第二开口内的第一功函数层；
形成填充满所述第一开口和第二开口的金属层。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述填充层的材料为非晶硅。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，在形成所述填充层之后、刻蚀去除位于所述第一开口内的填充层以及第一功函数层之前，还包括步骤：对所述基底进行退火处理。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述填充层的工艺步骤包括：形成填充满所述第一开口和第二开口的填充膜，所述填充膜还位于所述层间介质层顶部上；对所述填充膜顶部表面进行平坦化处理，形成所述填充层。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，去除位于所述第一开口内的填充层以及第一功函数层的工艺步骤包括：在所述第二区域的填充层上形成光刻胶层；以所述光刻胶层为掩膜，刻蚀去除位于所述第一开口内的填充层以及第一功函数层；接着，去除所述光刻胶层。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一功函数层的材料为P型功函数材料。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述P型功函数材料包括TiN、TaN、TiSiN或TaSiN。
8.如权利要求6所述的半导体器件的形成方法，其特征在于，所述第一区域为NMOS区域；所述第二区域为PMOS区域。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述第二开口内的金属层位于所述第一功函数层表面；所述第一开口内的金属层位于所述高k栅介质层表面。
10.如权利要求8所述的半导体器件的形成方法，其特征在于，在形成所述金属层之前，还包括步骤，在所述第一开口的高k栅介质层上形成第二功函数层，所述第二功函数层的材料为N型功函数材料；接着，在所述第二开口的第一功函数层上以及第一开口的第二功函数层上形成所述金属层。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，在形成所述第二功函数层的工艺步骤中，形成的所述第二功函数层还位于第二开口内的第一功函数层上。
12.如权利要求10所述的半导体器件的形成方法，其特征在于，在形成所述第二功函数层之前，还包括步骤：在所述第二开口的第一功函数层上、以及第一开口的高k栅介质层上形成第三功函数层，所述第三功函数层的材料为P型功函数材料，其中，位于所述第一开口内的第三功函数层作为阻挡层。
13.如权利要求10所述的半导体器件的形成方法，其特征在于，所述N型功函数材料包括TiAl、TaAl、TiAlC、AlN、TiAlN或TaAlN。
14.如权利要求6所述的半导体器件的形成方法，其特征在于，所述第一区域为PMOS区域，所述第一区域形成的器件具有第一阈值电压；所述第二区域为PMOS区域，所述第二区域形成的器件具有第二阈值电压，且所述第一阈值电压大于第二阈值电压。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，所述第二开口内的金属层位于所述第一功函数层表面；所述第一开口内的金属层位于所述高k栅介质层表面。
16.如权利要求14所述的半导体器件的形成方法，其特征在于，在形成所述金属层之前，还包括步骤，在所述第二开口的第一功函数层上以及第一开口的高k栅介质层上形成第二功函数层，所述第二功函数层的材料为P型功函数材料；接着，在所述第一开口的第二功函数层上以及第二开口的第二功函数层上形成所述金属层。
17.如权利要求1所述的半导体器件的形成方法，其特征在于，所述金属层的材料为铜、铝或钨。
18.如权利要求1所述的半导体器件的形成方法，其特征在于，所述基底包括：衬底；位于衬底表面的分立的鳍部；位于所述衬底表面的隔离层，所述隔离层覆盖鳍部的部分侧壁表面，且所述隔离层顶部低于鳍部顶部。
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