CN108074816B - 晶体管及其形成方法 - Google Patents

晶体管及其形成方法 Download PDF

Info

Publication number
CN108074816B
CN108074816B CN201611033736.4A CN201611033736A CN108074816B CN 108074816 B CN108074816 B CN 108074816B CN 201611033736 A CN201611033736 A CN 201611033736A CN 108074816 B CN108074816 B CN 108074816B
Authority
CN
China
Prior art keywords
layer
forming
work function
nitride
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611033736.4A
Other languages
English (en)
Other versions
CN108074816A (zh
Inventor
徐建华
邓浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201611033736.4A priority Critical patent/CN108074816B/zh
Publication of CN108074816A publication Critical patent/CN108074816A/zh
Application granted granted Critical
Publication of CN108074816B publication Critical patent/CN108074816B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种晶体管及其形成方法，其中形成方法包括：提供基底；在所述基底上形成栅介质层；在所述栅介质层上形成功函数层；在所述功函数层上形成氮化层；在所述氮化层上形成阻挡层；在所述阻挡层上形成金属层；所述金属层、所述阻挡层、所述氮化层、所述功函数层以及所述栅介质层用于形成栅极结构。本发明技术方案能够减少易扩散离子对晶体管阈值电压的影响，有利于降低所述功函数层的功函数值，进而降低所形成晶体管的阈值电压，提高所形成半导体结构的性能。

Description

晶体管及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种晶体管及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，各种因为半导体器件的物理极限所带来的二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体器件漏电流大的问题。半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高K栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高K材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高K金属栅的引入，减小了半导体器件的漏电流。
然而，引入高K金属栅的半导体结构中，仍有许多问题亟待解决，其中一个就是功函数的匹配问题，因为功函数将直接影响器件的阈值电压(Vt)和晶体管的性能。因此功函数必须调整到半导体器件的合适工作范围内。
现有技术中，通过在晶体管栅极结构中形成功函数层以实现所述晶体管阈值电压的调节，但是现有技术引入高K金属栅的晶体管存在电学性能不良的问题。
发明内容
本发明解决的问题是提供一种晶体管及其形成方法，以改善所形成晶体管的电学性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：
提供基底；在所述基底上形成栅介质层；在所述栅介质层上形成功函数层；在所述功函数层上形成氮化层；在所述氮化层上形成阻挡层；在所述阻挡层上形成金属层；所述金属层、所述阻挡层、所述氮化层、所述功函数层以及所述栅介质层用于形成栅极结构。
可选的，形成所述氮化层的步骤中，所述氮化层的材料为含Al氮化物。
可选的，形成所述氮化层的步骤中，所述氮化层的材料为AlN。
可选的，形成所述氮化层的步骤中，所述氮化层的材料为富Al的AlN。
可选的，形成所述氮化层的步骤中，所述氮化层中Al原子数与N原子数的比值在1.2到1.5范围内。
可选的，形成所述氮化层的步骤中，所述氮化层的厚度在
Figure BDA0001156582220000024
到
Figure BDA0001156582220000023
范围内。
可选的，形成所述氮化层的步骤包括：通过原子层沉积的方式形成所述氮化层。
可选的，形成所述阻挡层的步骤中，所述阻挡层的材料为TiN或TiSiN。
可选的，形成所述阻挡层的步骤中，所述阻挡层的厚度在
Figure BDA0001156582220000021
到
Figure BDA0001156582220000022
范围内。
可选的，所述晶体管为NMOS晶体管，形成所述功函数层的步骤中，所述功函数层的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种；或者，所述半导体结构为PMOS晶体管，所述功函数层的材料为TIN、TaN、TaSiN和TiSIN中的一种或多种。
可选的，形成所述金属层的步骤包括：采用含氟的工艺气体形成所述金属层。
可选的，形成所述金属层的步骤中，所述金属层的材料为W；形成所述金属层的步骤中，所采用的工艺气体包括WF6。
可选的，提供基底之后，形成栅介质层之前，所述形成方法还包括：在所述基底上形成伪栅结构；在所述伪栅结构两侧的基底内形成源漏掺杂区；形成所述源漏掺杂区后，在未被所述伪栅结构覆盖的基底上形成层间介质层，所述层间介质层露出所述伪栅结构；去除所述伪栅结构，在所述层间介质层内形成露出所述基底的开口；在所述基底上依次形成所述栅介质层、所述功函数层、所述氮化层、所述阻挡层以及所述金属层的步骤中，在所述开口底部和侧壁上依次形成所述栅介质层、所述功函数层、所述氮化层、所述阻挡层以及所述金属层，所述开口内的所述栅介质层、所述功函数层、所述氮化层、所述阻挡层以及所述金属层用于形成所述栅极结构。
可选的，所述晶体管为鳍式场效应晶体管，提供基底的步骤中，所述基底包括衬底以及位于所述衬底上分立的鳍部；形成伪栅结构的步骤中，所述伪栅结构横跨所述鳍部且覆盖所述鳍部顶部和侧壁的部分表面；形成所述源漏掺杂区的步骤中，在所述伪栅结构两侧的鳍部内形成所述源漏掺杂区；去除所述伪栅结构的步骤中，所述开口底部露出所述鳍部顶部和侧壁的部分表面。
相应的，本发明还提供一种晶体管，包括：
基底；位于所述基底上的栅极结构，所述栅极结构包括位于所述基底上的栅介质层、位于所述栅介质层上的功函数层、位于所述功函数层上的氮化层、位于所述氮化层上的阻挡层、以及位于所述阻挡层上的金属层。
可选的，所述氮化层的材料为含Al氮化物。
可选的，所述氮化层的材料包括AlN。
可选的，所述氮化层的材料为富Al的AlN。
可选的，所述氮化层中Al原子数与N原子数的比值在1.2到1.5范围内。
可选的，所述氮化层的厚度在
Figure BDA0001156582220000032
到
Figure BDA0001156582220000031
范围内。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案在形成功函数之后，在形成阻挡层之前，形成氮化层；形成所述金属层的过程中，通过所述阻挡层和所述氮化层实现对易扩散离子的阻挡。由于氮化层的致密度较高，阻挡能力较强，因此所述氮化层的加入能够有效的提高对易扩散离子的阻挡能力，防止所述易扩散离子进入功函数层，从而减少所述易扩散离子对所形成晶体管阈值电压的影响，有利于降低所述功函数层的功函数值，进而降低所形成晶体管的阈值电压，提高所形成半导体结构的性能。
本发明可选方案中，所述氮化层的材料为Al的氮化物，例如AlN；所述功函数层的材料包括Al元素，所述阻挡层的材料包括N元素。所以将所述氮化层的材料设置为AlN的做法，能够避免引入额外元素，避免额外元素对器件性能造成不良影响，有利于提高形成半导体结构的良率。
本发明可选方案中，所述功函数层的材料为富Al的AlN，通过调整所述氮化层内Al原子和N原子的原子数量比，能够改变所述氮化层的导电性能，减少所述氮化层的加入对所形成晶体管电学性能的影响，有利于提高半导体结构的性能。
附图说明
图1是一种NMOS晶体管栅极结构的结构示意图；
图2至图8是本发明晶体管形成方法一实施例各个步骤的结构示意图。
具体实施方式
由背景技术可知，现有技术中引入高K金属栅的晶体管存在电学性能不良的问题。现结合一种NMOS晶体管栅极结构的结构示意图分析其电学性能不良问题的原因：
参考图1，示出了一种NMOS晶体管栅极结构的结构示意图。
所述NMOS晶体管包括：
基底10；位于所述基底10上的栅介质层11；位于所述栅介质层11上的帽层12；位于所述帽层12上的功函数层13；位于所述功函数层13上的阻挡层15；位于所述阻挡层15上的金属层16，所述金属层16、所述阻挡层15、所述功函数层13、所述帽层12以及所述栅介质层11用于形成栅极结构。
所述NMOS晶体管具有高K金属栅极，因此所述栅介质层11的材料包括高K介质材料；所述金属层16的材料为金属；所述功函数层的材料为TiAl、TaAlC或TiAlC等。
形成金属层16所采用的工艺中，常常有易扩散离子，例如，当所述金属层16的材料为W时，通常采用WF6沉积形成所述金属层16，F离子即为所述易扩散离子。所述阻挡层15用于防止所述易扩散离子向所述功函数层13内扩散，从而减少所述NMOS晶体管出现阈值电压上升问题的可能。因此所述阻挡层15的厚度不能太小，当所述阻挡层15的厚度过小(例如，小于
Figure BDA0001156582220000051
)时，所述阻挡层15就难以起到防止所述易扩散离子向所述功函数层13内扩散的功能。
此外，在形成NMOS晶体管的过程中，当所述功函数层13和所述阻挡层15之间出现破真空(vacuum break)现象时，部分厚度的所述功函数层13会被氧化而转变为氧化层。所述功函数层13表面所形成的氧化层，也能够起到阻挡易扩散离子扩散的作用。
但是形成一定厚度的阻挡层15或者在所述功函数层13上形成氧化层的做法，都会增大形成所述金属层16的工艺难度，从而影响所形成栅极结构的性能，造成所述NMOS晶体管性能的下降。
而且功函数层13的材料往往为TiN或TiSiN，所述氧化层的材料往往为金属氧化物，其金属元素为所述功函数层13的材料元素。因此所述功函数层13材料和所述氧化层材料的功函数相对较高，接近于上能带边缘(upper band edge)，不利于所形成N型晶体管阈值电压的减小。
为了避免引入易扩散离子，例如F离子，一种方法是在金属层16的形成过程中采用不含易扩散离子的材料进行沉积，例如，采用WC代替WF6形成所述金属层16。但是这种做法会引入新的杂质，例如C，从而会影响所形成栅极结构电阻的增大，也会造成所述NMOS晶体管性能不良。
为解决所述技术问题，本发明提供一种晶体管的形成方法，包括：
提供基底；在所述基底上形成栅介质层；在所述栅介质层上形成功函数层；在所述功函数层上形成氮化层；在所述氮化层上形成阻挡层；在所述阻挡层上形成金属层；所述金属层、所述阻挡层、所述氮化层、所述功函数层以及所述栅介质层用于形成栅极结构。
本发明技术方案在形成功函数之后，在形成阻挡层之前，形成氮化层；形成所述金属层的过程中，通过所述阻挡层和所述氮化层实现对易扩散离子的阻挡。由于氮化层的致密度较高，阻挡能力较强，因此所述氮化层的加入能够有效的提高对易扩散离子的阻挡能力，防止所述易扩散离子进入功函数层，从而减少所述易扩散离子对所形成晶体管阈值电压的影响，有利于降低所述功函数层的功函数值，进而降低所形成晶体管的阈值电压，提高所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图2至图8，示出了本发明晶体管形成方法一实施例各个步骤的结构示意图。
参考图2，提供基底。
所述基底用于提供工艺操作基础。
本实施例中，所述晶体管为鳍式场效应晶体管，所以所述基底包括衬底100以及位于所述衬底100上分立的鳍部101。本发明其他实施例中，所述晶体管也可以是平面晶体管，所述基底为平面基底。
所述衬底100用于提供工艺操作平台。
本实施例中，所述衬底100的材料为单晶硅。本发明其他实施例中，所述衬底还可以是多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III－V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部101用于提供所述鳍式场效应晶体管的沟道。
本实施例中，所述鳍部101的材料与所述衬底100的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同，可以选自锗、锗硅、碳硅或砷化镓等适宜于形成鳍部的材料。
具体的，所述衬底100和所述鳍部101可以同时形成。形成所述衬底100和所述鳍部101的步骤包括：提供初始衬底；在所述初始衬底表面形成鳍部掩膜层(图中未示出)；以所述鳍部掩膜层为掩膜刻蚀所述初始衬底，形成所述衬底100以及位于所述衬底100上的鳍部101。
所述鳍部掩膜层用于定义所述鳍部101的尺寸和位置。
形成所述鳍部掩膜层的步骤包括：在所述初始衬底上形成掩膜材料层；在所述掩膜材料层上形成图形层；以所述图形层为掩膜，刻蚀所述掩膜材料层，露出所述初始衬底，以形成所述鳍部掩膜层。
所述图形层用于对所述掩膜材料层进行图形化，以定义所述鳍部的尺寸和位置。
本实施例中，所述图形层为图形化的光刻胶层，可以通过涂布工艺和光刻工艺形成。本发明其他实施例中，所述图形层还可以为多重图形化掩膜工艺所形成的掩膜，以缩小鳍部的特征尺寸以及相邻鳍部之间的距离，提高所形成半导体结构的集成度。其中多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。
需要说明的是，本实施例中，形成所述衬底100和所述鳍部101之后，保留所述鳍部101顶部的鳍部掩膜层。所述鳍部掩膜层的材料为氮化硅，用于在后续工艺中定义平坦化工艺的停止层位置，并起到保护鳍部101的作用。
需要说明的是，在形成所述衬底100和所述鳍部101后，所述形成方法还包括：在未被所述鳍部101覆盖的衬底100上形成隔离层(图中未标示)，所述隔离层顶部低于所述鳍部101的顶部且覆盖所述鳍部101侧壁的部分表面。
所述隔离层用于实现鳍部101之间以及半导体结构之间的电隔离。本实施例中，所述隔离层的材料为氧化硅。本发明其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅等材料。
形成所述隔离层的步骤包括：通过化学气相沉积(例如：流体化学气相沉积)等方法在未被所述鳍部101覆盖的衬底100上形成隔离材料层，所述隔离材料层覆盖所述鳍部掩膜层；通过化学机械研磨等方式去除高于所述鳍部掩膜层的隔离材料层；通过回刻的方式去除剩余隔离材料层的部分厚度以形成隔离层。
需要说明的是，本实施例中，以先形成源漏掺杂区后形成栅极结构的后栅工艺为例进行说明。本发明其他实施例中，所述形成方法也可以用于前栅工艺中。
所以结合参考图2和图3，所述形成方法还包括：在所述基底上形成伪栅结构102；在所述伪栅结构102两侧的基底内形成源漏掺杂区103；形成所述源漏掺杂区103之后，在未被所述伪栅结构102覆盖的基底上形成层间介质层104，所述层间介质层104露出所述伪栅结构102；去除所述伪栅结构102，在所述层间介质层104内形成露出所述基底的开口200。
所述伪栅结构102用于为后续所形成晶体管的栅极结构占据空间位置。
本实施例中，所述晶体管为鳍式场效应晶体管，所述基底100包括所述衬底100和所述鳍部101，所以形成所述伪栅结构102的步骤中，所述伪栅结构102横跨所述鳍部101，且覆盖所述鳍部101顶部和侧壁的部分表面。
所述伪栅结构102为单层结构，包括多晶硅材料的伪栅极。本发明其他实施例中，所述伪栅极的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。本发明另一些实施例中，所述伪栅结构还可以为叠层结构，包括伪栅极以及位于所述伪栅极上的伪氧化层，所述伪氧化层的材料可以为氧化硅和氮氧化硅。
形成所述伪栅结构102的步骤包括：在所述基底上形成伪栅材料层；在所述伪栅材料层上形成伪栅掩膜层，以所述伪栅掩膜层为掩膜，刻蚀所述伪栅材料层，形成所述伪栅结构。
需要说明的是，形成所述伪栅结构102后，还在所述伪栅结构102的侧壁上形成侧墙(图中未标示)。所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。
所述源漏掺杂区103用于形成所述晶体管的源区或漏区。
本实施例中，所述晶体管为鳍式场效应晶体管，所述形成所述源漏掺杂区103的步骤包括：在所述伪栅结构102两侧的鳍部101内形成所述源漏掺杂区103。
此外，所述晶体管为NMOS晶体管，所以所述源漏掺杂区103的掺杂离子为N型离子，例如P、As或Sb。本发明其他实施例中，所述晶体管也可以为PMOS晶体管，所以所述源漏掺杂区103的掺杂离子为P型离子，例如B、Ga或In。
所述层间介质层104用于实现相邻半导体结构之间的电隔离。
本实施例中，所述层间介质层104的材料为氧化硅。本发明其他实施例中，所述层间介质层的材料还可以选自氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
形成所述层间介质层104的步骤包括：通过化学气相沉积(例如：流体化学气相沉积)等方法在未被所述伪栅结构102覆盖的基底上形成介质材料层，所述介质材料层覆盖所述伪栅结构102；通过化学机械研磨等方式去除高于所述伪栅结构102的所述介质材料层，露出所述伪栅结构102，形成所述层间介质层104。
如图3所示，去除所述伪栅结构102(如图2所示)的步骤用于为后续栅极结构的形成提供工艺空间。
具体的，去除所述伪栅结构102所形成的开口200贯穿所述层间介质层104，所以所述开口104底部露出所述鳍部101顶部和侧壁的部分表面，所述开口200为后续形成栅极结构提供空间位置。
本实施例中，所述伪栅结构102为单层结构，包括多晶硅材料的伪栅极。所以所述伪栅结构102通过干法刻蚀工艺、湿法刻蚀或干法刻蚀工艺和湿法刻蚀相结合的工艺去除。由于所述刻蚀工艺对所述伪栅结构102具有较高刻蚀选择比，也就是说，所述刻蚀工艺对所述伪栅结构102的刻蚀速率大于对所述层间介质层104的刻蚀速率，从而在去除所述伪栅结构102时，可以减小对所述层间介质层104的损耗。
参考图4，在所述基底上形成栅介质层210。
所述栅介质层210用于实现所形成栅极结构与基底内沟道之间的电隔离。
本实施例中，采用后栅工艺形成所述栅极结构，所以形成所述栅介质层210的步骤包括：在所述开口200底部和侧壁上形成所述栅介质层210。此外，所述晶体管为鳍式场效应晶体管，所以所述栅介质层210横跨所述鳍部101，且覆盖所述开口200底部露出的所述鳍部101表面。
所述栅介质层210的材料为高K介质材料。其中，高K介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体的，所述栅介质层210的材料为HfO2。本发明其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或Al2O3等。
所述栅介质层210可以通过原子层沉积的方式形成于所述开口底部。本发明其他实施例中，所述栅介质层210还可以通过化学气相沉积或物理气相沉积等其他膜层沉积方式形成。
需要说明的是，本实施例中，形成所述开口200之后，形成所述栅介质层210之前，所述形成方法还包括：在所述开口底部形成界面层(IL，Interfacial Layer)(图中未标示)。所述界面层为所述栅介质层210的形成提供良好的界面基础，以改善所述栅介质层210的质量，提高所述栅介质层210和所述鳍部101之间的界面性能；此外，所述界面层还用于与所述栅介质层210构成叠层结构，以实现所形成栅极结构与基底内沟道之间的电隔离。
本实施例中，所述界面层的材料为氧化硅，通过热氧化的方式形成。本发明其他实施例中，所述界面层的材料还可以为碳氮氧化硅等其他材料，可以通过化学气相沉积、物理气相沉积或原子层沉积等膜层沉积工艺形成。
所以，形成所述栅介质层210的步骤包括：在开口200侧壁和底部的界面层上形成所述栅介质层210。
参考图5，在所述栅介质层210上形成功函数层220。
所述功函数层220用于调节所形成晶体管的阈值电压。
在所述开口200内的所述栅介质层210上形成所述功函数层220。具体的，所述晶体管为NMOS晶体管，所以所述功函数层220的材料为N型功函数材料。N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。
本实施例中，所述功函数层220的材料为TiAl。本发明其他实施例中，所述功函数层的材料还可以选自TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种。
本发明其他实施例中，所述晶体管为PMOS晶体管，所述功函数层的材料为P型功函数材料。P型功函数材料功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所以所述功函数层的材料可以为TiN、TaN、TaSiN和TiSiN中的一种或几种。
本实施例中，形成所述功函数层220的步骤包括：通过原子层沉积的方式进行形成。采用原子层沉积的方式形成所述功函数层220的做法能够提高所述功函数层220的阶梯覆盖性能，从而能够扩大后续膜层形成的工艺窗口。本发明其他实施例中，所述功函数层也可以通过化学气相沉积或物理气相沉积等其他膜层沉积方式形成。
需要说明的是，如图5所示，本实施例中，在形成所述栅介质层210之后，在形成所述功函数层220之前，所述形成方法还包括：在所述栅介质层210上形成帽层221。具体的，在所述开口200内的栅介质层210上形成所述帽层221。
所述帽层221用于实现所述栅介质层210和所述功函数层220之间的隔离：用于阻挡所述功函数层220内的金属离子扩散进入所述栅介质层210，从而降低所述栅介质层210电隔离性能退化的几率；还用于防止所述栅介质层210内的氧原子扩散进入所述功函数层220内，减少所述栅介质层210中氧空位增加的可能。
本实施例中，所述帽层221的材料为TiN，通过原子层沉积的方式形成。本发明其他实施例中，所述帽层221的材料还可以选自TiSiN或TaN中的一种或多种；所述帽层210也可以通过化学气相沉积或物理气相沉积等其他膜层沉积方式形成。
参考图6，在所述功函数层220上形成氮化层231。
所述氮化层231用于保护所述功函数层220，防止后续工艺中的易扩散离子扩散至所述功函数层170内，从而有利于降低所述功函数层220的功函数值，进而降低所形成晶体管的阈值电压。
所述氮化层231的材料为含Al氮化物。所以所述氮化层231材料的致密度较高，阻挡能力较强，能够有效的实现对易扩散离子的阻挡功能，有利于降低易扩散离子扩散进入功函数层220的几率，有利于降低所形成晶体管的阈值电压，有利于提高所形成半导体结构的性能。
本实施例中，所述氮化层231的材料为AlN，以避免在所述氮化层231中引入额外元素，避免额外元素对所形成晶体管造成不良影响，有利于提高所形成晶体管的性能。
具体的，所述氮化层231的材料为富Al的AlN，即所述氮化层231中Al原子数量大于N原子数量，以降低所述氮化层231的绝缘性能，提高所述氮化层231的导电性能，减少所述氮化层231的加入对所形成晶体管电学性能的影响，有利于提高半导体结构的性能。
本实施例中，所述氮化层231中Al原子数与N原子数的比值在1.2到1.5范围内。所以，调整所述氮化层231内Al原子和N原子的原子数量比，能够改变所述氮化层231的导电性能，从而达到改善所形成晶体管性能的目的。
需要说明的是，所述氮化层231的厚度不宜过大也不宜过小。
如果所述氮化层231的厚度过小，则难以在后续工艺中实现防止易扩散离子的功能，难以起到阻挡的作用，不利于降低所形成晶体管的阈值电压；如果所述氮化层231的厚度过大，则会引起材料浪费、增加工艺难度的问题，而且会占据过大的开口200的空间，造成形成氮化层231后开口200深宽比的增大，不利于后续膜层的形成。本实施例中，所述氮化层231的厚度在
Figure BDA0001156582220000121
到
Figure BDA0001156582220000122
范围内。
由于本实施例中，采用后栅工艺形成所述晶体管，所以形成所述氮化层231的步骤包括：在所述开口200内的功函数层220上形成所述氮化层231。具体的，通过原子层沉积的方式在所述开口220底部和侧壁上形成所述氮化层231，以提高所形成氮化层231的阶梯覆盖性能，扩大后续膜层的工艺窗口。
参考图7，在所述氮化层231上形成阻挡层232。
所述阻挡层232用于对所述功函数层220起到保护作用，防止后续工艺中可以易扩散离子扩散进入所述功函数层220，有利于降低功函数层220的功函数值，有利于降低所形成晶体管的阈值电压；所述阻挡层232还用于实现后续所形成金属层的粘附性，有利于提高所形成栅极结构的可靠性。
本实施例中，所述阻挡层232的材料为TiN，可以通过原子层沉积的方式进行形成。本发明其他实施例中，所述阻挡层的材料还可以为TiSiN，还可以通过化学气相沉积或物理气相沉积等膜层沉积方式形成。
需要说明的是，所述阻挡层232的材料为氮化物，所述功函数层的材料为含Al化合物，所以将所述氮化层231的材料设置为AlN的做法，能够避免在所述氮化层231的形成中引入额外元素，从而避免额外元素对器件性能造成不良影响，有利于提高形成半导体结构的良率。
所述阻挡层232的厚度不宜过大也不宜过小。
如果所述阻挡层232的厚度过小，则难以在后续工艺中实现防止易扩散离子的功能，难以起到阻挡的作用，不利于降低所形成晶体管的阈值电压，而且也不利于增强后续所形成金属层的粘附性，不利于提高所形成晶体管的可靠性；如果所述阻挡层232的厚度过大，则会引起材料浪费、增加工艺难度的问题，而且会占据过大的开口200的空间，造成形成阻挡层232后开口200深宽比的增大，不利于后续膜层的形成。本实施例中，所述阻挡层232的厚度在
Figure BDA0001156582220000132
到
Figure BDA0001156582220000131
范围内。
由于本实施例中，采用后栅工艺形成所述晶体管，所以形成所述阻挡层232的步骤包括：在所述开口200内的氮化层231上形成所述阻挡层232。
参考图8，在所述阻挡层232上形成金属层240；所述金属层240、所述阻挡层232、所述氮化层231、所述功函数层220以及所述栅介质层210用于形成栅极结构。
所述金属层240用作为电极，实现与外部电路的电连接。
本实施例中，所述金属层240的材料为W。本发明其他实施例中，所述金属层240的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
具体的，形成所述金属层的步骤包括：向所述开口200内填充导电材料，所述导电材料还位于所述层间介质层104上；去除高于所述层间介质层104的导电材料，露出所述层间介质层104，形成填充满所述开口200的金属层240。
具体的，形成所述金属层240的步骤包括：采用化学气相沉积的方式形成所述金属层240，也就是说，通过化学气相沉积的方式填充所述导电材料。本发明其他实施例中，形成所述金属层的步骤中，还可以采用物理气相沉积、原子层沉积或电镀等其他方式进行填充。
本实施例中，形成所述金属层240的步骤包括：采用含氟的工艺气体形成所述金属层240。具体的，所述金属层240的材料为W，所以形成所述金属层240的步骤中，所采用的工艺气体包括WF6。
形成所述金属层240的过程中，F离子很容易扩散，为易扩散离子。所述氮化层231和所述阻挡层232的设置，能够有效的实现对F离子扩散的阻挡，降低F离子进入功函数层220的几率，减小功函数层220内F离子的含量，有利于降低所述功函数层220的功函数值，有利于降低所形成晶体管的阈值电压。
需要说明的是，填充导电材料之前，所述开口200底部和侧壁上依次形成有栅介质层210、帽层221、功函数层220、氮化层231以及阻挡层232。所以所述开口200底部和侧壁上的所述栅介质层210、所述帽层221、所述功函数层220、所述氮化层231以及所述阻挡层232和所述金属层240构成所述栅极结构。
此外，本实施例中，所述晶体管为鳍式场效应晶体管，所以所形成的栅极结构横跨所述鳍部101，且覆盖所述鳍部101部分顶部和部分侧壁的表面。
相应的，本发明还提供一种晶体管。
参考图8，示出了本发明晶体管一实施例的剖面结构示意图。
基底；位于所述基底上的栅极结构，所述栅极结构包括位于所述基底上的栅介质层210、位于所述栅介质层210上的功函数层220、位于所述功函数层220上的氮化层231、位于所述氮化层231上的阻挡层232、以及位于所述阻挡层232上的金属层240。
所述基底用于提供工艺操作基础。
本实施例中，所述晶体管为鳍式场效应晶体管，所以所述基底包括衬底100以及位于所述衬底100上分立的鳍部101。本发明其他实施例中，所述晶体管也可以是平面晶体管，所述基底为平面基底。
所述衬底100用于提供工艺操作平台。本实施例中，所述衬底100的材料为单晶硅。本发明其他实施例中，所述衬底还可以是多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III－V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部101用于提供所述鳍式场效应晶体管的沟道。
本实施例中，所述鳍部101的材料与所述衬底100的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同，可以选自锗、锗硅、碳硅或砷化镓等适宜于形成鳍部的材料。
所述晶体管还包括：位于鳍部101之间衬底100上的隔离层(图中未标示)，所述隔离层顶部低于所述鳍部101的顶部且覆盖所述鳍部101侧壁的部分表面。
所述隔离层用于实现鳍部101之间以及半导体结构之间的电隔离。
本实施例中，所述隔离层的材料为氧化硅。本发明其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅等材料。
所述栅极结构用于控制所述晶体管沟道的导通和截断。
本实施例中，所述晶体管为鳍式场效应晶体管，所以所述栅极结构横跨所述鳍部101，且覆盖所述鳍部101部分顶部和部分侧壁的表面。
所述栅极结构包括：位于所述基底上的栅介质层210、位于所述栅介质层210上的功函数层220、位于所述功函数层220上的氮化层231、位于所述氮化层231上的阻挡层232、以及位于所述阻挡层232上的金属层240。
需要说明的是，所述晶体管为鳍式场效应晶体管，所以所述栅极结构横跨所述鳍部101且覆盖所述鳍部101部分顶部和部分侧壁的表面，即所述栅介质层210、所述功函数层220、所述氮化层231、所述阻挡层232以及所述金属层240均横跨所述鳍部101且依次覆盖所述鳍部101部分顶部和部分侧壁的表面。
所述栅介质层210用于实现所述栅极结构与基底内沟道之间的电隔离。
本实施例中，所述栅介质层210的材料为高K介质材料。其中，高K介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体的，本实施例中，所述栅介质层210的材料为HfO2。本发明其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或Al2O3等。
需要说明的是，本实施例中，所述栅极结构还包括：位于所述栅介质层210和所述鳍部101之间的界面层(IL，Interfacial Layer)(图中未标示)。所述界面层用于改善所述栅介质层210和所述鳍部101之间的界面性能，以提高所述栅介质层210的质量；此外，所述界面层还用于与所述栅介质层210构成叠层结构，以实现所述栅极结构与基底内沟道之间的电隔离。
本实施例中，所述界面层的材料为氧化硅。本发明其他实施例中，所述界面层的材料还可以为碳氮氧化硅等其他材料。
所述功函数层220用于调节所述晶体管的阈值电压。
具体的，所述晶体管为NMOS晶体管，所以所述功函数层220的材料为N型功函数材料。N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。
本实施例中，所述功函数层220的材料为TiAl。本发明其他实施例中，所述功函数层的材料还可以选自TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种。
本发明其他实施例中，所述晶体管为PMOS晶体管，所述功函数层的材料为P型功函数材料。P型功函数材料功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所以所述功函数层的材料可以为TiN、TaN、TaSiN和TiSiN中的一种或几种。
需要说明的是，本实施例中，所述栅极结构还包括：位于所述栅介质层210和所述功函数层220之间的帽层221。
所述帽层221用于实现所述栅介质层210和所述功函数层220之间的隔离，用于阻挡所述功函数层220内的金属离子扩散进入所述栅介质层210，从而降低所述栅介质层210电隔离性能退化的几率；还用于防止所述栅介质层210内的氧原子扩散进入所述功函数层220内，减少所述栅介质层210中氧空位增加的可能。本实施例中，所述帽层221的材料为TiN，本发明其他实施例中，所述帽层221的材料还可以选自TiSiN或TaN中的一种或多种。
所述氮化层231用于保护所述功函数层220，防止半导体工艺中的易扩散离子扩散至所述功函数层170内，从而有利于降低所述功函数层220的功函数值，进而降低所述晶体管的阈值电压。
所述氮化层231的材料为含Al氮化物。所以所述氮化层231材料的致密度较高，阻挡能力较强，能够有效的实现对易扩散离子的阻挡功能，有利于降低易扩散离子扩散进入功函数层220的几率，有利于降低所述晶体管的阈值电压，有利于提高所述半导体结构的性能。
本实施例中，所述氮化层231的材料为AlN，以避免在所述氮化层231中引入额外元素，避免额外元素对所述晶体管造成不良影响，有利于提高所述晶体管的性能。
具体的，所述氮化层231的材料为富Al的AlN，即所述氮化层231中Al原子数量大于N原子数量，以降低所述氮化层231的绝缘性能，提高所述氮化层231的导电性能，减少所述氮化层231的加入对所述晶体管电学性能的影响，有利于提高半导体结构的性能。
所述氮化层231中Al原子数与N原子数的比值在1.2到1.5范围内。所以，调整所述氮化层231内Al原子和N原子的原子数量比，能够改变所述氮化层231的导电性能，从而达到改善所述晶体管性能的目的。
需要说明的是，所述氮化层231的厚度不宜过大也不宜过小。
如果所述氮化层231的厚度过小，则难以实现防止易扩散离子扩散的功能，难以起到阻挡的作用，不利于降低所述晶体管的阈值电压；如果所述氮化层231的厚度过大，则会引起材料浪费、增加工艺难度的问题。本实施例中，所述氮化层231的厚度在
Figure BDA0001156582220000181
到
Figure BDA0001156582220000182
范围内。
所述阻挡层232用于对所述功函数层220起到保护作用，防止后续工艺中可以扩散离子扩散进入所述功函数层220，有利于降低功函数层220的功函数值，有利于降低所述晶体管的阈值电压；所述阻挡层232还用于提高所述金属层240的粘附性，有利于提高所述栅极结构的可靠性。
本实施例中，所述阻挡层232的材料为TiN，本发明其他实施例中，所述阻挡层的材料还可以为TiSiN。
需要说明的是，所述阻挡层232的材料为氮化物，所述功函数层220的材料为含Al化合物，所以将所述氮化层231的材料设置为AlN的做法，能够避免在所述氮化层231的设置引入额外元素，从而避免额外元素对器件性能造成不良影响，有利于提高所述半导体结构的良率。
所述阻挡层232的厚度不宜过大也不宜过小。
如果所述阻挡层232的厚度过小，则难以实现防止易扩散离子扩散的功能，难以起到阻挡的作用，不利于降低所述晶体管的阈值电压，而且也不利于增强所述金属层240的粘附性，不利于提高所述晶体管的可靠性；如果所述阻挡层232的厚度过大，则会引起材料浪费、增加工艺难度的问题。本实施例中，所述阻挡层232的厚度在
Figure BDA0001156582220000183
到
Figure BDA0001156582220000184
范围内。
所述金属层240用作为电极，实现与外部电路的电连接。
本实施例中，所述金属层240的材料为W。本发明其他实施例中，所述金属层240的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，如图8所示，本实施例中，所述晶体管还包括：位于栅极结构两侧基底内的源漏掺杂区103以及位于所述栅极结构露出基底上的层间介质层104。
所述源漏掺杂区103用于形成所述晶体管的源区或漏区。
由于所述晶体管为鳍式场效应晶体管，所以所述源漏掺杂区103位于栅极结构两侧的鳍部101内。
此外，所述晶体管为NMOS晶体管，所以所述源漏掺杂区103的掺杂离子为N型离子，例如P、As或Sb。本发明其他实施例中，所述晶体管也可以为PMOS晶体管，所以所述源漏掺杂区103的掺杂离子为P型离子，例如B、Ga或In。
所述层间介质层104用于实现相邻半导体结构之间的电隔离。
本实施例中，所述层间介质层104的材料为氧化硅。本发明其他实施例中，所述层间介质层的材料还可以选自氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
所述层间介质层104覆盖所述隔离层、所述鳍部101和所述源漏掺杂区103，且露出所述栅极结构。
综上，本发明技术方案在形成功函数之后，在形成阻挡层之前，形成氮化层；形成所述金属层的过程中，通过所述阻挡层和所述氮化层实现对易扩散离子的阻挡。由于氮化层的致密度较高，阻挡能力较强，因此所述氮化层的加入能够有效的提高对易扩散离子的阻挡能力，防止所述易扩散离子进入功函数层，从而减少所述易扩散离子对所形成晶体管阈值电压的影响，有利于降低所述功函数层的功函数值，进而降低所形成晶体管的阈值电压，提高所形成半导体结构的性能。而且，本发明可选方案中，所述氮化层的材料为Al的氮化物，例如AlN；所述功函数层的材料包括Al元素，所述阻挡层的材料包括N元素。所以将所述氮化层的材料设置为AlN的做法，能够避免引入额外元素，避免额外元素对器件性能造成不良影响，有利于提高形成半导体结构的良率。此外，本发明可选方案中，所述功函数层的材料为富Al的AlN，通过调整所述氮化层内Al原子和N原子的原子数量比，能够改变所述氮化层的导电性能，减少所述氮化层的加入对所形成晶体管电学性能的影响，有利于提高半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种晶体管的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成栅介质层；
在所述栅介质层上形成功函数层；
在所述功函数层上形成氮化层；
在所述氮化层上形成阻挡层；
在所述阻挡层上形成金属层；所述金属层、所述阻挡层、所述氮化层、所述功函数层以及所述栅介质层用于形成栅极结构；
形成所述氮化层的步骤中，所述氮化层的材料为含Al氮化物；所述氮化层的材料为AlN。
2.如权利要求1所述的形成方法，其特征在于，形成所述氮化层的步骤中，所述氮化层的材料为富Al的AlN。
3.如权利要求2所述的形成方法，其特征在于，形成所述氮化层的步骤中，所述氮化层中Al原子数与N原子数的比值在1.2到1.5范围内。
4.如权利要求1所述的形成方法，其特征在于，形成所述氮化层的步骤中，所述氮化层的厚度在
Figure FDA0002699331480000011
到
Figure FDA0002699331480000012
范围内。
5.如权利要求1所述的形成方法，其特征在于，形成所述氮化层的步骤包括：通过原子层沉积的方式形成所述氮化层。
6.如权利要求1所述的形成方法，其特征在于，形成所述阻挡层的步骤中，所述阻挡层的材料为TiN或TiSiN。
7.如权利要求1所述的形成方法，其特征在于，形成所述阻挡层的步骤中，所述阻挡层的厚度在
Figure FDA0002699331480000013
到
Figure FDA0002699331480000014
范围内。
8.如权利要求1所述的形成方法，其特征在于，所述晶体管为NMOS晶体管，形成所述功函数层的步骤中，所述功函数层的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种；
或者，所述晶体管为PMOS晶体管，所述功函数层的材料为TiN、TaN、TaSiN和TiSiN中的一种或多种。
9.如权利要求1所述的形成方法，其特征在于，形成所述金属层的步骤包括：采用含氟的工艺气体形成所述金属层。
10.如权利要求9所述的形成方法，其特征在于，形成所述金属层的步骤中，所述金属层的材料为W；
形成所述金属层的步骤中，所采用的工艺气体包括WF6。
11.如权利要求1所述的形成方法，其特征在于，提供基底之后，形成栅介质层之前，所述形成方法还包括：
在所述基底上形成伪栅结构；
在所述伪栅结构两侧的基底内形成源漏掺杂区；
形成所述源漏掺杂区后，在未被所述伪栅结构覆盖的基底上形成层间介质层，所述层间介质层露出所述伪栅结构；
去除所述伪栅结构，在所述层间介质层内形成露出所述基底的开口；
在所述基底上依次形成所述栅介质层、所述功函数层、所述氮化层、所述阻挡层以及所述金属层的步骤中，在所述开口底部和侧壁上依次形成所述栅介质层、所述功函数层、所述氮化层、所述阻挡层以及所述金属层，所述开口内的所述栅介质层、所述功函数层、所述氮化层、所述阻挡层以及所述金属层用于形成所述栅极结构。
12.如权利要求11所述的形成方法，其特征在于，所述晶体管为鳍式场效应晶体管，提供基底的步骤中，所述基底包括衬底以及位于所述衬底上分立的鳍部；
形成伪栅结构的步骤中，所述伪栅结构横跨所述鳍部且覆盖所述鳍部顶部和侧壁的部分表面；
形成所述源漏掺杂区的步骤中，在所述伪栅结构两侧的鳍部内形成所述源漏掺杂区；
去除所述伪栅结构的步骤中，所述开口底部露出所述鳍部顶部和侧壁的部分表面。
13.一种晶体管，其特征在于，包括：
基底；
位于所述基底上的栅极结构，所述栅极结构包括位于所述基底上的栅介质层、位于所述栅介质层上的功函数层、位于所述功函数层上的氮化层、位于所述氮化层上的阻挡层、以及位于所述阻挡层上的金属层；
所述氮化层的材料为含Al氮化物；所述氮化层的材料包括AlN。
14.如权利要求13所述的晶体管，其特征在于，所述氮化层的材料为富Al的AlN。
15.如权利要求14所述的晶体管，其特征在于，所述氮化层中Al原子数与N原子数的比值在1.2到1.5范围内。
16.如权利要求14所述的晶体管，其特征在于，所述氮化层的厚度在
Figure FDA0002699331480000031
到
Figure FDA0002699331480000032
范围内。
CN201611033736.4A 2016-11-18 2016-11-18 晶体管及其形成方法 Active CN108074816B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611033736.4A CN108074816B (zh) 2016-11-18 2016-11-18 晶体管及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611033736.4A CN108074816B (zh) 2016-11-18 2016-11-18 晶体管及其形成方法

Publications (2)

Publication Number Publication Date
CN108074816A CN108074816A (zh) 2018-05-25
CN108074816B true CN108074816B (zh) 2020-11-27

Family

ID=62161347

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611033736.4A Active CN108074816B (zh) 2016-11-18 2016-11-18 晶体管及其形成方法

Country Status (1)

Country Link
CN (1) CN108074816B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113629136B (zh) * 2020-05-06 2024-02-27 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9755039B2 (en) * 2011-07-28 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a metal gate electrode stack
CN104217954A (zh) * 2013-06-05 2014-12-17 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN104218000B (zh) * 2013-06-05 2017-06-13 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US9384984B2 (en) * 2013-09-03 2016-07-05 United Microelectronics Corp. Semiconductor structure and method of forming the same
US9105720B2 (en) * 2013-09-11 2015-08-11 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
CN104810368B (zh) * 2014-01-28 2017-12-29 中芯国际集成电路制造(上海)有限公司 Cmos晶体管及其形成方法

Also Published As

Publication number Publication date
CN108074816A (zh) 2018-05-25

Similar Documents

Publication Publication Date Title
US9947766B2 (en) Semiconductor device and fabricating method thereof
KR101710763B1 (ko) 터널 전계효과 트랜지스터 및 이를 제조하는 방법
CN108281478B (zh) 半导体结构及其形成方法
US7947588B2 (en) Structure and method for a CMOS device with doped conducting metal oxide as the gate electrode
TWI397951B (zh) 製造半導體裝置的方法
US20170207126A1 (en) Finfet with source/drain structure and method of fabrication thereof
CN108010884B (zh) 半导体结构及其形成方法
KR20150095171A (ko) 다양한 폭을 갖는 게이트 구조 및 그 형성 방법
CN109427653B (zh) 半导体结构及其形成方法
CN108257916B (zh) 半导体结构及其形成方法
CN107346783B (zh) 半导体结构及其制造方法
CN108074815B (zh) 半导体结构及其形成方法
CN107591366B (zh) 半导体结构及其形成方法
CN107437562B (zh) 半导体器件的形成方法
CN107591370B (zh) 半导体器件及其形成方法
CN108155235B (zh) 半导体结构及其形成方法
US8889554B2 (en) Semiconductor structure and method for manufacturing the same
CN108573910B (zh) 半导体结构及其形成方法
CN108074816B (zh) 晶体管及其形成方法
CN108257918B (zh) 半导体结构及其形成方法
CN107919323B (zh) 半导体结构及其形成方法
CN108258033B (zh) 半导体器件及其形成方法
CN107492523B (zh) 半导体器件及其形成方法
CN108389835B (zh) 半导体结构及其形成方法
CN109671673B (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant