CN107591370B - 半导体器件及其形成方法 - Google Patents

Abstract

一种半导体器件及其形成方法，形成方法包括：在层间介质层内形成第一导电插塞，所述第一导电插塞与源漏掺杂区电连接；在形成第一导电插塞之前或之后，刻蚀去除第一厚度的栅电极层，且在刻蚀后的栅电极层顶部形成阻挡层；在所述层间介质层以及阻挡层上形成上层介质层；在所述上层介质层内形成贯穿所述上层介质层的第二导电插塞；进行退火处理，所述退火处理在含有钝化离子的氛围下进行，且所述钝化离子经由第二导电插塞以及第一导电插塞扩散至栅极结构下方的基底内，且位于所述基底内的钝化离子扩散至栅介质层内。本发明在改善栅极结构与基底之间界面性能的同时，防止钝化离子扩散至栅电极层内，从而改善形成的半导体器件的电学性能。

Description

半导体器件及其形成方法

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法。

背景技术

集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。

当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。

尽管高k金属栅极的引入能够在一定程度上改善器件的电学性能，但是现有技术形成的器件的电学性能仍有待提高。

发明内容

本发明解决的问题是提供一种半导体器件及其形成方法，改善形成的半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述源漏掺杂区上具有位于栅极结构侧壁的层间介质层，其中，所述栅极结构包括栅介质层以及位于栅介质层上的栅电极层；在所述层间介质层内形成第一导电插塞，所述第一导电插塞与所述源漏掺杂区电连接；在形成所述第一导电插塞之前或之后，刻蚀去除第一厚度的栅电极层，且在刻蚀后的栅电极层顶部形成阻挡层；在所述层间介质层以及阻挡层上形成上层介质层；在所述上层介质层内形成贯穿所述上层介质层的第二导电插塞，所述第二导电插塞与所述第一导电插塞电连接；进行退火处理，所述退火处理在含有钝化离子的氛围下进行，且所述钝化离子经由第二导电插塞以及第一导电插塞扩散至栅极结构下方的基底内，且位于所述基底内的钝化离子扩散至栅介质层内。

可选的，在形成所述第一导电插塞之前，形成所述阻挡层；形成所述第一导电插塞、阻挡层、上层介质层以及第二导电插塞的工艺步骤包括：刻蚀去除第一厚度的栅电极层，在所述层间介质层内形成凹槽；形成填充满所述凹槽的阻挡层；刻蚀所述层间介质层，形成暴露出所述源漏掺杂区的第一通孔；形成填充满所述第一通孔的第一导电插塞；在所述层间介质层、第一导电插塞以及阻挡层上形成所述上层介质层；刻蚀所述上层介质层，形成暴露出所述第一导电插塞的第二通孔；形成填充满所述第二通孔的第二导电插塞。

可选的，在形成所述第一导电插塞之前，形成所述阻挡层；形成所述第一导电插塞、第二导电插塞以及阻挡层的工艺步骤包括：刻蚀去除第一厚度的栅电极层，在所述层间介质层内形成凹槽；形成填充满所述凹槽的阻挡层；在所述层间介质层以及阻挡层上形成所述上层介质层；刻蚀所述上层介质层，形成暴露出所述源漏掺杂区表面的通孔；在所述通孔内形成所述第一导电插塞以及位于第一导电插塞上的所述第二导电插塞，其中，所述第一导电插塞位于所述层间介质层内，所述第二导电插塞位于所述上层介质层内。

可选的，在形成所述第一导电插塞之后，形成所述阻挡层；形成所述阻挡层、上层介质层以及第二导电插塞的工艺步骤包括：刻蚀去除第一厚度的栅电极层，在所述层间介质层内形成凹槽；形成填充满所述凹槽的阻挡层；在所述第一导电插塞、层间介质层以及阻挡层上形成上层介质层；刻蚀所述上层介质层，形成暴露出所述第一导电插塞的第二通孔；形成填充满所述第二通孔的第二导电插塞。

可选的，形成所述第一导电插塞的工艺步骤包括：在所述栅极结构顶部以及层间介质层顶部形成保护层；在所述保护层上形成第一图形层，所述第一图形层内具有第一开口；以所述第一图形层为掩膜，沿所述第一开口刻蚀所述保护层以及层间介质层，在所述层间介质层内形成暴露出源漏掺杂区的第一通孔；去除所述第一图形层；形成填充满所述第一通孔的导电膜，且所述导电膜还位于保护层上；采用平坦化工艺，去除高于所述栅极结构的导电膜以及保护层，形成填充满所述第一通孔的第一导电插塞。

本发明还提供一种半导体器件，包括：基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，其中，所述栅极结构包括栅介质层以及位于栅介质层上的栅电极层；位于所述栅电极层顶部的阻挡层；位于所述基底上的层间介质层，且所述层间介质层位于所述栅极结构侧壁以及阻挡层侧壁；位于所述层间介质层内的第一导电插塞，且所述第一导电插塞与所述源漏掺杂区电连接；位于所述第一导电插塞、阻挡层以及层间介质层上的上层介质层；位于所述上层介质层内且贯穿所述上层介质层的第二导电插塞，且所述第二导电插塞与所述第一导电插塞电连接

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体器件的形成方法的技术方案中，在层间介质层内形成与源漏掺杂区电连接的第一导电插塞之前或之后，刻蚀去除第一厚度的栅电极层，且还在刻蚀后的栅电极层顶部形成阻挡层；在阻挡层以及层间介质层上形成上层介质层；在所述上层介质层内形成与第一导电插塞电连接的第二导电插塞；还包括，进行退火处理，所述退火处理在含有钝化离子的氛围下进行，且所述钝化离子经由第二导电插塞以及第一导电插塞扩散至栅极结构下方的基底内，且位于基底内的钝化离子扩散至栅介质层内，所述钝化离子对栅介质层内的缺陷起到钝化作用；并且，所述钝化离子还可以对栅介质层与基底之间的界面缺陷起到钝化作用，降低栅极结构与基底之间的界面态密度，改善栅极结构与基底之间的界面性能。同时，在退火处理中所述阻挡层还阻挡钝化离子经由上层介质层扩散至栅电极层内，使得栅电极层保持良好的导电性能以及稳定的功函数值。因此，本发明形成的半导体器件具有优异的电学性能。

可选方案中，所述阻挡层的厚度为50埃～500埃，使得阻挡层具有足够强的阻挡钝化离子扩散的能力，并且所述阻挡层占据栅极结构的尺寸适中，因此刻蚀去除的栅电极层的厚度适中。

可选方案中，在形成所述第一导电插塞之前形成所述阻挡层，使得在形成第一导电插塞的工艺过程中，所述阻挡层对所述栅电极层起到保护作用，避免形成第一导电插塞的工艺对栅电极层造成污染或损伤。

附图说明

图1为一种半导体器件的剖面结构示意图；

图2至图11为本发明一实施例提供的半导体器件形成过程的剖面结构示意图；

图12至图15为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。

具体实施方式

根据背景技术，现有技术形成的半导体器件的电学性能有待提高。

参考图1，图1为一种半导体器件的剖面结构示意图，所述半导体器件包括：衬底101、位于衬底101上的鳍部102；位于衬底101上且覆盖鳍部102部分侧壁的隔离层103；横跨所述鳍部102的栅极结构，所述栅极结构覆盖鳍部部分顶部和侧壁，其中，所述栅极结构至少包括，高k栅介质层111、位于高k栅介质层111上的栅电极层112；位于所述栅极结构两侧的鳍部102内的源漏掺杂区104；位于所述隔离层103以及鳍部102上的介质层105，所述介质层105还覆盖栅极结构的顶部和侧壁；位于所述介质层105内且贯穿所述介质层的导电插塞106，所述导电插塞106与所述源漏掺杂区104电连接。

经分析，在形成所述导电插塞106之后，为了改善栅极结构与鳍部102之间的界面态(surface state)，通常对半导体器件进行退火处理，所述退火处理在含有氢离子或氢的同位素离子的氛围下进行；其中，改善所述界面态包括，改善高k栅介质层111与鳍部102之间的界面性能，当所述高k栅介质层111与鳍部102之间还具有界面层100时，还需要改善界面层100与所述鳍部102之间的界面性能。在退火处理过程中，氢离子或氢的同位素离子经由导电插塞106扩散至栅极结构下方的鳍部102内，图1中带箭头的虚线示出了氢离子以及氢的同位素离子的扩散路径，扩散至鳍部102内的氢离子或氢的同位素离子继续向栅极结构底部扩散，从而起到钝化高k栅介质层107或者界面层的作用，进而改善栅极结构与鳍部102之间的界面态性能。

进一步分析发现，在退火处理过程中，氢离子以及氢的同位素离子还经由介质层105向栅极结构内扩散，使得栅电极层112内具有氢离子或氢的同位素离子，从而影响了栅极结构的性能。特别是当栅电极层112包括功函数层(work function layer)时，扩散至功函数层内的氢离子或氢的同位素离子将造成功函数层的功函数值发生变化，造成形成的半导体器件的阈值电压发生变化，造成器件阈值电压失配等问题。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述源漏掺杂区上具有位于栅极结构侧壁的层间介质层，其中，所述栅极结构包括栅介质层以及位于栅介质层上的栅电极层；在所述层间介质层内形成第一导电插塞，所述第一导电插塞与所述源漏掺杂区电连接；在形成所述第一导电插塞之前或之后，刻蚀去除第一厚度的栅电极层，且在刻蚀后的栅电极层顶部形成阻挡层；在所述层间介质层以及阻挡层上形成上层介质层；在所述上层介质层内形成贯穿所述上层介质层的第二导电插塞，所述第二导电插塞与所述第一导电插塞电连接；进行退火处理，所述退火处理在含有钝化离子的氛围下进行，且所述钝化离子经由第二导电插塞以及第一导电插塞扩散至栅极结构下方的基底内，且位于所述基底内的钝化离子扩散至栅介质层内。

本发明在改善栅极结构与基底之间的界面性能的同时，阻挡钝化离子经由上层介质层扩散至栅电极层内，使得栅电极层保持良好的性能，例如栅电极层保持稳定的导电性以及具有稳定的功函数值，从而进一步提高形成的半导体器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图11为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。

参考图2，提供基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述源漏掺杂区上具有位于栅极结构侧壁的层间介质层204。

本实施例中，以形成的半导体器件为CMOS器件为例，所述基底包括PMOS区域I以及NMOS区域II。在其他实施例中，形成的半导体还可以为PMOS器件，所述基底包括PMOS区域；或者形成的半导体器件为NMOS器件，所述基底包括NMOS区域。

以形成的半导体器件为鳍式场效应管为例，所述基底包括衬底201、以及位于衬底201上的分立的鳍部202，所述基底还包括，位于衬底201上且覆盖鳍部202部分侧壁的隔离层203，且所述隔离层203顶部低于所述鳍部202顶部。在其他实施例中，形成的半导体器件为平面晶体管时，所述基底为平面基底。

所述衬底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底201还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部202的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底201为硅衬底，所述鳍部202的材料为硅。

所述隔离层203的材料为氧化硅、氮化硅或氮氧化硅。

本实施例中，所述栅极结构包括：位于PMOS区域I基底上的第一栅极结构以及位于NMOS区域I基底上的第二栅极结构。所述源漏掺杂区包括：位于第一栅极结构两侧的PMOS区域I鳍部202内的第一源漏掺杂区211；以及位于第二栅极结构两侧的NMOS区域II鳍部202内的第二源漏掺杂区212。

其中，所述第一源漏掺杂区211的掺杂离子为P型离子，P型离子为B、Ga或In；且所述第一源漏掺杂区211内还可以形成有第一应力层，所述第一应力层的材料为SiGe或SiGeB。所述第二源漏掺杂区212的掺杂离子为N型离子，N型离子为P、As或Sb；且所述第二源漏掺杂区212内还可以形成有第二应力层，所述第二应力层的材料为SiC或SiCP。

所述第一栅极结构包括：第一高k栅介质层216以及位于第一高k栅介质层216上的第一栅电极层，本实施例中为了调节PMOS器件的阈值电压，所述第一栅电极层包括第一功函数层217以及位于第一功函数层217上的第一金属层218。在其他实施例中，所述第一栅电极层还可以仅包括第一金属层。

本实施例中，为了改善高第一高k栅介质层216与基底之间的界面性能，所述第一栅极结构还包括，位于所述第一高k栅介质层216与所述基底之间的界面层205；其中，所述界面层205以及位于界面层205上的第一高k栅介质层216作为第一栅介质层。

所述第二栅极结构包括：第二高k栅介质层226以及位于第二高k栅介质层226上的第二栅电极层，本实施例中，为了调节NMOS器件的阈值电压，所述第二栅电极层包括第二功函数层227以及位于第二功函数层上的第二金属层228。在其他实施例中，所述第二栅电极层还可以仅包括第二金属层。

本实施例中，为了改善第二高k栅介质层226与基底之间的界面性能，所述第二栅极结构还包括，位于所述第二高k栅介质层226与所述基底之间的界面层205；其中，所述界面层205以及位于界面层205上的第二高k栅介质层226作为第二栅介质层。

所述第一高k栅介质层216以及第二高k栅介质层226的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，所述高k栅介质材料为HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。

所述第一功函数层217的材料为P型功函数材料，包括TiN、TaN、TaSiN或TiSiN；所述第二功函数层227的材料为N型功函数材料，包括TiAl、TiAlN或TiAlC。所述第一金属层218以及第二金属层228的材料为导电材料，包括铜、铝或钨。本实施例中，所述第一金属层218的材料为含有氟离子的钨；所述第二金属层328的材料为含有氟离子的钨。

本实施例中，所述第一栅极结构侧壁还形成有侧墙200，所述侧墙200位于所述第一栅极结构与层间介质层204之间；且所述第二栅极结构侧壁也形成有侧墙200，所述侧墙200位于所述第二栅极结构与层间介质层204之间。

本实施例中，所述层间介质层204的材料为氧化硅，且所述层间介质层204顶部与第一栅极结构顶部以及第二栅极结构顶部齐平。

本实施例中，以采用后栅(gate last)工艺的方法形成所述第一栅极结构和第二栅极结构。所述第一高k栅介质层216除位于基底上外，还位于PMOS区域I的侧墙200侧壁；所述第一高k栅介质层216、第一功函数层217以及第一栅电极层218顶部齐平。所述第二高k栅介质层226除位于基底上外，还位于NMOS区域II的侧墙200侧壁；所述第二高k栅介质层226、第二功函数层227以及第二栅电极层228顶部齐平。

此外，在其他实施例中，还可以采用先栅(gate first)工艺的方法形成所述第一栅极结构和第二栅极结构，其中，所述第一高k栅介质层仅位于PMOS区域基底上，第二高k栅介质层仅位于NMOS区域基底上。

后续的工艺步骤包括：在所述层间介质层204内形成第一导电插塞，所述第一导电插塞与所述源漏掺杂区电连接；并且，在形成所述第一导电插塞之前或之后，刻蚀去除第一厚度的栅电极层，且在刻蚀后的栅电极层顶部形成阻挡层。本实施例中，将以先形成所述第一导电插塞后形成所述阻挡层作为示例进行详细说明。

参考图3，在所述层间介质层204上以及栅极结构上形成第一图形层302，所述第一图形层302内具有第一开口303。

所述第一图形层302作为后续刻蚀层间介质层204形成第一通孔的掩膜，所述第一通孔为形成第一导电插塞提供工艺基础。

本实施例中，所述第一图形层302的材料为光刻胶材料。在其他实施例中，所述第一图形层还可以为底部抗反射涂层以及位于底部抗反射涂层上的光刻胶层的叠层结构。

本实施例中，为了避免所述第一图形层302对栅极结构造成污染，例如，避免形成第一图形层302的工艺或者后续去除第一图形层302的工艺对栅极结构造成污染，在形成所述第一图形层302之前，在所述第一栅极结构顶部以及第二栅极结构顶部上形成保护层301，所述保护层301还位于层间介质层204顶部上。

所述保护层301的材料为后续易于被去除的材料，且去除所述保护层301的工艺不会对第一栅极结构或第二栅极结构引入不必要的损伤。本实施例中，所述保护层301的材料为氧化硅，采用化学气相沉积工艺形成所述保护层301。

参考图4，以所述第一图形层302(参考图3)为掩膜，沿所述第一开口303(参考图3)刻蚀所述保护层301以及层间介质层204，在所述层间介质层204内形成暴露出所述源漏掺杂区的第一通孔304。

本实施例中，采用干法刻蚀工艺，在所述层间介质层204内形成暴露出第一源漏掺杂区211以及第二源漏掺杂区212的第一通孔304。

为保证所述第一通孔304暴露出第一源漏掺杂区211表面以及第二源漏掺杂区212表面，还对所述第一源漏掺杂区211以及第二源漏掺杂区212进行过刻蚀处理，刻蚀去除部分厚度的第一源漏掺杂区211以及第二源漏掺杂区212。

在形成所述第一通孔304之后，去除所述第一图形层301。采用湿法去胶或灰化工艺，去除所述第一图形层301；在去除所述第一图形层301的工艺过程中，所述保护层301对第一栅极结构以及第二栅极结构提供保护作用，避免第一栅极结构以及第二栅极结构暴露在去除第一图形层301的环境中。

参考图5，形成填充满所述第一通孔304(参考图4)的第一导电插塞305。

本实施例中，形成与所述第一源漏掺杂区211电连接的第一导电插塞305，且还形成与所述第二源漏掺杂区212电连接的第一导电插塞205；所述第一导电插塞305位于所述层间介质层204内且贯穿所述层间介质层204。

所述第一导电插塞305的材料包括铜、铝或钨。本实施例中，所述第一导电插塞305的材料为钨。形成所述第一导电插塞305的工艺步骤包括：形成填充满所述第一通孔304的导电膜，所述导电膜305还位于保护层301(参考图4)上；采用平坦化工艺，去除高于栅极结构的保护层301以及导电膜，形成填充满所述第一通孔304的第一导电插塞305。

参考图6，刻蚀去除第一厚度的栅电极层，在所述层间介质层204内形成凹槽306。

本实施例中，刻蚀去除第一厚度的第一栅电极层，在所述PMOS区域I层间介质层204内形成凹槽306；且还刻蚀去除第一厚度的第二栅电极层，在所述NMOS区域II层间介质层204内形成凹槽306。

由于所述第一栅电极层包括第一功函数层217以及第一金属层218，为此，本实施例中，刻蚀去除第一厚度的第一金属层218以及第一功函数层217；为了降低刻蚀工艺难度，还可以刻蚀去除第一厚度的第一高k栅介质层216。

同样的，本实施例中，刻蚀去除第一厚度的第二金属层228以及第二功函数层227；且为了降低刻蚀工艺难度，还可以刻蚀去除第一厚度的第二高k栅介质层226。

本实施例中，采用无掩膜刻蚀工艺刻蚀去除第一厚度的栅电极层，且在刻蚀去除第一厚度的第一栅电极层以及第二栅电极层的工艺过程中，还刻蚀去除部分厚度的第一导电插塞305。采用无掩膜刻蚀工艺，可以节约光罩数量，简化工艺步骤，提高生产效率减小工艺成本。

所述凹槽306的深度与后续形成的阻挡层的厚度相同。为了保证第一栅极结构以及第二栅极结构的电学性能不会受到影响，所述凹槽306的深度不宜过深；若所述凹槽306的深度过浅，则后续形成的阻挡层的厚度过薄，所述阻挡层不足以阻挡钝化离子向栅电极层内扩散。为此，本实施例中，所述凹槽306的深度为50埃～500埃，也可以认为，所述第一厚度为50埃～500埃。

参考图7，在刻蚀后的栅电极层顶部形成阻挡层307。

本实施例中，形成填充满所述凹槽306(参考图6)的阻挡层307，且所述阻挡层307还位于刻蚀后的第一导电插塞305上。

形成所述阻挡层307的工艺步骤包括：形成填充满所述凹槽306的阻挡膜，所述阻挡膜位于刻蚀后的第一导电插塞305上，且还位于层间介质层204顶部上；去除高于所述层间介质层204顶部的阻挡膜，形成填充满所述凹槽306的阻挡层307。

本实施例中，采用化学气相沉积工艺形成所述阻挡膜。

所述阻挡层307用于后续阻挡钝化离子经由后续形成的上层介质层扩散至栅电极层内，所述阻挡层307的材料致密度大于所述层间介质层204的材料致密度。本实施例中，所述阻挡层307的材料包括氮化硅、氮氧化硅、氧化铪或者含氟的氧化锆。

所述阻挡层307的厚度不宜过薄，若所述阻挡层307的厚度过薄，则所述阻挡层307阻挡钝化离子扩散的能力弱；若所述阻挡层307的厚度过厚，则所述阻挡层307占据栅极结构的体积过大，导致栅极结构对沟道区的控制能力过差。为此，本实施例中，所述阻挡层307的厚度为50埃～500埃。

参考图8，在所述层间介质层204以及阻挡层307上形成上层介质层308。

本实施例中，所述上层介质层308的材料为氧化硅，采用化学气相沉积工艺形成所述上层介质层308。在其他实施例中，还可以采用物理气相沉积工艺或者原子层沉积工艺形成所述上层介质层308。

参考图9，刻蚀所述上层介质层308，且还刻蚀去除位于第一导电插塞305上的阻挡层307，形成暴露出所述第一导电插塞305的第二通孔309。

所述第二通孔309为后续形成第二导电插塞提供工艺基础。

具体的，形成所述第二通孔309的工艺步骤包括：在所述上层介质层308上形成第二图形层，所述第二图形层内具有第二开口；以所述第二图形层为掩膜，沿所述第二开口刻蚀所述上层介质层308，直至暴露出位于第一导电插塞305上的阻挡层307；继续刻蚀去除位于所述第一导电插塞305上的阻挡层307，形成暴露出所述第一导电插塞305的第二通孔309；去除所述第二图形层。

参考图10，在所述上层介质层308内形成贯穿所述上层介质层308的第二导电插塞310，所述第二导电插塞310与第一导电插塞305电连接。

本实施例中，形成填充满所述第二通孔309(参考图9)的第二导电插塞310。

本实施例中，所述第二导电插塞310的材料为钨。在其他实施例中，所述第二导电插塞的材料还可以为铜或铝。

形成所述第二导电插塞310的工艺步骤包括：在所述第二通孔309内填充满导电膜，所述导电膜还位于上层介质层208顶部上；对所述导电膜进行平坦化工艺，去除高于所述上层介质层308顶部的导电膜，形成填充满所述第二通孔309的第二导电插塞310。

参考图11，进行退火处理311，所述退火处理311在含有钝化离子的氛围下进行，且所述钝化离子经由第二导电插塞310和第一导电插塞305扩散至栅极结构下方的基底内，且位于所述基底内的钝化离子扩散至栅介质层内。

本实施例中，所述钝化离子经由第二导电插塞310和第一导电插塞305扩散至第一栅极结构下方的鳍部202内，且位于所述鳍部202内的钝化离子扩散至第一栅介质层内。具体的，所述钝化离子扩散至界面层205以及第一高k栅介质层216内，从而起到钝化所述界面层205以及第一高k栅介质层216的作用，降低第一栅极结构与鳍部202之间的界面态密度，改善第一栅极结构与鳍部202之间的界面性能，从而提高PMOS器件的载流子迁移率，且PMOS器件的可靠性得到改善。

同时，所述钝化离子经由第二导电插塞310和第一导电插塞305扩散至第二栅极结构下方的鳍部202内，且位于鳍部202内的钝化离子扩散至第二栅介质层内。具体的，所述钝化离子扩散至界面层205以及第二高k栅介质层226内，从而起到钝化所述界面层205以及第二高k栅介质层226的作用，降低第二栅极结构与鳍部202之间的界面态密度，改善第二栅极结构与鳍部202之间的界面性能，从而提高NMOS器件的载流子迁移率，且NMOS器件的可靠性得到改善。

所述钝化离子包括氢离子或氢的同位素离子，例如氘离子或氚离子。相应的，所述退火处理311的退火氛围气体包括H₂或D₂。

在退火处理311过程中，所述阻挡层307适于阻挡所述钝化离子经由上层介质层308扩散至栅电极层内。具体的，位于PMOS区域I的阻挡层307阻挡钝化离子扩散至第一金属层318或者第一功函数层317内，从而避免第一金属层318的导电性能受到影响，且还防止第一功函数层317的功函数值发生变化，使得PMOS器件的阈值电压处于预设目标值内。位于NMOS区域II的阻挡层207阻挡钝化离子扩散至第二金属层318或者第二功函数层327内，从而避免第二金属层328的导电性能受到影响，且还防止第二功函数层327的功函数值发生变化，使得NMOS器件的阈值电压处于预设目标值内。

所述退火处理311的退火温度不宜过低，否则钝化离子的扩散能力较弱，到达第一栅介质层或第二栅介质层内的钝化离子含量较少；并且，为了避免钝化离子经由第一栅介质层继续扩散至第一栅电极层内，避免钝化离子经由第二栅介质层继续扩散至第二栅电极层内，所述退火处理311的退火温度也不宜过高；此外，若所述退火处理311的退火温度过高，容易造成第一源漏掺杂区211或第二源漏掺杂区212内的掺杂离子浓度再扩散。

为此，本实施例中，所述退火处理311的退火温度为350℃～500℃，例如为400℃。

需要说明的是，在其他实施例中，在刻蚀去除所述第一厚度的栅极结构之前，还在所述第一导电插塞上形成掩膜层，避免刻蚀去除第一厚度的栅极结构的工艺对第一导电插塞造成刻蚀；在形成上层介质层之前，去除所述掩膜层。相应的，后续形成的上层介质层位于第一导电插塞、阻挡层以及层间介质层上。具体的，形成所述阻挡层、上层介质层以及第二导电插塞的工艺步骤包括：在所述第一导电插塞上形成掩膜层；刻蚀去除第一厚度的栅电极层，在所述层间介质层内形成凹槽；形成填充满所述凹槽的所述阻挡层；去除所述掩膜层；在所述第一导电插塞、层间介质层以及阻挡层上形成上层介质层；刻蚀所述上层介质层，形成暴露出所述第一导电插塞的第二通孔；形成填充满所述第二通孔的第二导电插塞。

在退火处理311之后，所述第一栅极结构与基底之间的界面性能得到改善，例如，第一栅极结构与基底之间的界面缺陷或体缺陷被所述钝化离子钝化；且所述钝化离子还有利于钝化所述界面层205或者第一高k栅介质层216内的缺陷。因此，在PMOS区域I形成的PMOS器件的电学性能得到改善，例如PMOS器件的载流子迁移率提高，负偏压温度不稳定性(NBTI，Negative Bias Temperature Instability)或者与时间相关电介质击穿(TDDB，time dependent dielectric breakdown)问题得到改善。

同时，在退火处理311过程中，所述阻挡层307还阻挡钝化离子扩散至第一栅电极层内，使得第一栅极结构保持良好的导电性能且具有稳定的功函数值，避免PMOS器件的阈值电压发生变化，从而避免半导体器件中的阈值电压失配问题。

同样的，在退火处理311之后，所述第二栅极结构与基底之间的界面性能得到改善，例如，第二栅极结构与基底之间的界面缺陷或体缺陷被所述钝化离子钝化；且所述钝化离子还有利于钝化所述界面层205或者第二高k栅介质层226内的缺陷。因此，在NMOS区域II形成的NMOS器件的电学性能得到改善，例如NMOS器件的载流子迁移率提高，正偏压温度不稳定性(PBTI，Positive Bias Temperature Instability)或者与时间相关电介质击穿问题得到改善。

并且，在退火处理311过程中，所述阻挡层307还阻挡钝化离子扩散至第二栅电极层内，使得第二栅极结构保持良好的导电性能且具有稳定的功函数值，避免NMOS器件的阈值电压发生变化，从而避免半导体器件中的阈值电压失配问题。

相应的，本实施例还提供一种半导体器件，参考图11，所述半导体器件包括：

基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，其中，所述栅极结构包括栅介质层以及栅介质层上的栅电极层；位于所述栅电极层顶部的阻挡层307；位于所述基底上的层间介质层204，且所述层间介质层204覆盖位于栅极结构侧壁以及阻挡层307侧壁；位于所述层间介质层204内的第一导电插塞305，且所述第一导电插塞305与所述源漏掺杂区电连接；位于所述第一导电插塞305、阻挡层307以及层间介质层204上的上层介质层308；位于所述上层介质层308内且贯穿所述上层介质层308的第二导电插塞310，且所述第二导电插塞310与所述第一导电插塞305电连接。

以下将结合附图对本实施例提供的半导体器件进行详细说明。

所述半导体器件可以为CMOS器件、PMOS器件或NMOS器件。本实施例中，以所述半导体器件为CMOS器件为例，所述基底包括PMOS区域I以及NMOS区域II。

所述半导体器件为鳍式场效应管，所述基底包括衬底201以及位于衬底201上的鳍部202，且还包括，位于衬底201上且覆盖鳍部202部分侧壁的隔离层203。在其他实施例中，所述半导体器件为平面器件时，所述基底还可以仅包括平面基底。

相应的，所述栅极结构包括，位于PMOS区域I鳍部202上的第一栅极结构，所述第一栅极结构包括第一栅介质层以及位于第一栅介质层上的第一栅电极层。本实施例中，所述第一栅介质层包括界面层205以及位于界面层205上的第一高k栅介质层216，所述第一栅电极层包括第一功函数层217以及位于第一功函数层217上的第一金属层218。

所述栅极结构还包括，位于NMOS区域II鳍部202上的第二栅极结构，所述第二栅极结构包括第二栅介质层以及位于第二栅介质层上的第二栅电极层。本实施例中，所述第二栅介质层包括界面层205以及位于界面层205上的第二高k栅介质层226，所述第二栅电极层包括第二功函数层227以及位于第二功函数层227上的第二金属层228。

所述第一金属层218的材料包括铜、铝或钨；所述第二金属层228的材料包括铜、铝或钨。

所述源漏掺杂区包括：位于第一栅极结构两侧的基底内的第一源漏掺杂区211、以及位于第二栅极结构两侧的基底内的第二源漏掺杂区212。

本实施例中，所述阻挡层307位于第一功函数层217以及第一金属层218顶部上，且还可以位于第一高k栅介质层216顶部上；所述阻挡层307位于第二功函数层227以及第二金属层228上，且还可以位于第二高k栅介质层226顶部上。

所述阻挡层307顶部与所述层间介质层204顶部齐平。所述阻挡层307的材料包括氮化硅、氮氧化硅、氧化铪或含氟的氧化锆。所述阻挡层307的厚度为50埃～500埃。

所述第一导电插塞305的材料包括铜、铝或钨。本实施例中，所述第一导电插塞305贯穿所述层间介质层204，所述第一导电插塞305顶部与所述层间介质层204顶部齐平。在其他实施例中，所述第一导电插塞顶部还可以低于所述层间介质层顶部，相应的，所述第二导电插塞除贯穿所述上层介质层外，还位于部分厚度的层间介质层内，使得第二导电插塞与所述第一导电插塞相接触。

所述第二导电插塞310位于所述上层介质层308内，所述第二导电插塞310的材料包括铜、铝或钨。

所述上层介质层308的材料为氧化硅，且所述上层介质层308内具有钝化离子，所述钝化离子包括氢离子或氢的同位素离子，例如氘离子或氚离子。

本实施例中，所述阻挡层307阻挡所述上层介质层308中的钝化离子扩散至栅电极层内，具体的，所述阻挡层307阻挡钝化离子向第一功函数层217或第一金属层218内扩散，且还阻挡钝化离子向第二功函数层227或第二金属层228内扩散。因此，本实施例中第一栅电极层和第二栅电极层保持良好的性能，具体的，避免所述钝化离子扩散至第一金属层218或第二金属层228内，使得所述第一金属层218或第二金属层228保持良好的导电性能；且避免所述钝化离子扩散至第一功函数层217或第二功函数层227内，从而防止第一功函数层217或第二功函数层227的功函数值发生变化，防止半导体器件的阈值电压发生变化，避免阈值电压失配的问题。

本发明另一实施例还提供一种半导体器件的形成方法，图12至图15为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。

与前一实施例不同的是，本实施例中以先形成所述阻挡层后形成所述第一导电插塞为例。以下将结合附图进行详细说明。

参考图2，提供基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述源漏掺杂区上具有位于栅极结构侧壁的层间介质层204，所述栅极结构包括栅介质层以及位于栅介质层上的栅电极层。

有关基底、栅极结构、源漏掺杂区以及层间介质层204的描述请参考前一实施例的相应描述，在此不再赘述。

参考图12，刻蚀去除第一厚度的栅电极层，在所述层间介质层204内形成凹槽；形成填充满所述凹槽的阻挡层401。

采用无掩膜刻蚀工艺，刻蚀去除第一厚度的栅电极层。具体的，本实施例中，采用无掩膜刻蚀工艺，刻蚀去除第一厚度的第一功函数层217以及第一金属层218，且还可以刻蚀去除第一厚度的第一高k栅介质层216；采用无掩膜刻蚀工艺，刻蚀去除第一厚度的第二功函数层227以及第二金属层228，且还可以刻蚀去除第一厚度的第二高k栅介质层226。

本实施例中，所述第一厚度不宜过厚也不宜过薄，有关第一厚度的选取原则可参考前一实施例的相应说明，在此不再赘述。本实施例中，所述第一厚度为50埃～500埃；相应的，形成的所述阻挡层401的厚度为50埃～500埃。

所述阻挡层401的材料包括氮化硅、氮氧化硅、氧化铪或含氟的氧化锆。

参考图13，刻蚀所述层间介质层204，形成暴露出所述源漏掺杂区的第一通孔；形成填充满所述第一通孔的第一导电插塞402。

具体的，在所述层间介质层204顶部以及阻挡层401上形成第一图形层，所述第一图形层内具有第一开口；以所述第一图形层为掩膜，沿所述第一开口刻蚀所述层间介质层204，形成暴露出所述第一源漏掺杂区211以及第二源漏掺杂区212的第一通孔；去除所述第一图形层；形成填充满所述第一通孔的导电膜，且所述导电膜还位于层间介质层204顶部上；去除高于所述层间介质层204顶部的导电膜，形成填充满所述第一通孔的第一导电插塞402。

所述第一导电插塞402的材料包括铜、铝或钨。

需要说明的是，本实施例中，在形成所述阻挡层401之后形成所述第一导电插塞402，使得所述阻挡层401能够为第一栅极结构以及第二栅极结构提供保护，避免形成第一导电插塞402的工艺对所述第一栅极结构或第二栅极结构造成污染或损伤。

参考图14，在所述层间介质层204、第一导电插塞402以及阻挡层401上形成上层介质层403；刻蚀所述上层介质层403，形成暴露出所述第一导电插塞402的第二通孔；形成填充满所述第二通孔的第二导电插塞404。

本实施例中，所述上层介质层403的材料为氧化硅。

所述第二导电插塞404的材料包括铜、铝或钨。本实施例中，所述第二导电插塞404的材料为钨。

本实施例中，在形成所述上层介质层403之前先形成所述第一导电插塞402，因此仅需要在上层介质层403内形成贯穿所述上层介质层403的第二导电插塞404，所述第二导电插塞404与第一导电插塞402电连接，即可以使源漏掺杂区与外部进行电连接。本实施例中，所述第一导电插塞402和第二导电插塞404为分开形成的，与刻蚀上层介质层403以及层间介质层204相比较，仅刻蚀上层介质层403的工艺难度明显降低。

需要说明的是，在其他实施例中，在形成所述第一导电插塞之前形成所述阻挡层；且形成所述第一导电插塞、第二导电插塞以及阻挡层的工艺步骤还可以包括：刻蚀去除第一厚度的栅电极层，在所述层间介质层内形成凹槽；形成填充满所述凹槽的阻挡层；在所述层间介质层以及阻挡层上形成上层介质层；刻蚀所述上层介质层以及层间介质层，形成暴露出所述源漏掺杂区表面的通孔；在所述通孔内形成所述第一导电插塞以及位于第一导电插塞上的第二导电插塞，其中，所述第一导电插塞位于所述层间介质层内，所述第二导电插塞位于所述上层介质层内。

参考图15，进行退火处理411，所述退火处理411在含有钝化离子的氛围下进行，且所述钝化离子经由第二导电插塞404和第一导电插塞402扩散至栅极结构下方的基底内，且位于所述基底内的钝化离子扩散至栅介质层内。

有关退火处理411的作用以及工艺参数请参考前一实施例的相应说明，在此不再赘述。

本实施例形成的半导体器件中，栅极结构与基底之间的界面性能得到改善，且栅介质层内的缺陷被钝化，从而使得半导体器件的载流子迁移率得到提高，NBTI、PBTI或TDDB性能得到改善。此外，由于所述阻挡层401的阻挡作用，阻挡钝化离子扩散至栅电极层内，使得栅极结构保持良好的导电性能且具有稳定的功函数值，因此形成的半导体器件的阈值电压保持稳定，避免出现阈值电压失配的问题。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件的形成方法，其特征在于，包括：

提供基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述源漏掺杂区上具有位于栅极结构侧壁的层间介质层，其中，所述栅极结构包括栅介质层以及位于栅介质层上的栅电极层；

在所述层间介质层内形成第一导电插塞，所述第一导电插塞与所述源漏掺杂区电连接；

在形成所述第一导电插塞之前或之后，刻蚀去除第一厚度的栅电极层，且在刻蚀后的栅电极层顶部形成阻挡层；

在所述层间介质层以及阻挡层上形成上层介质层；

在所述上层介质层内形成贯穿所述上层介质层的第二导电插塞，所述第二导电插塞与所述第一导电插塞电连接；

进行退火处理，所述退火处理在含有钝化离子的氛围下进行，所述钝化离子经由第二导电插塞以及第一导电插塞扩散至栅极结构下方的基底内，且位于所述基底内的钝化离子扩散至栅介质层内，所述阻挡层用于在退火处理中阻挡钝化离子经由上层介质层扩散至栅电极层内。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述钝化离子包括氢离子或氢的同位素离子。

3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述退火处理的工艺参数包括：退火氛围气体包括H₂或D₂，退火温度为350℃～500℃。

4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料包括氮化硅、氮氧化硅、氧化铪或含氟的氧化锆。

5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层的厚度为50埃～500埃。

6.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第一导电插塞之前，形成所述阻挡层；

形成所述第一导电插塞、阻挡层、上层介质层以及第二导电插塞的工艺步骤包括：

刻蚀去除第一厚度的栅电极层，在所述层间介质层内形成凹槽；

形成填充满所述凹槽的阻挡层；

刻蚀所述层间介质层，形成暴露出所述源漏掺杂区的第一通孔；

形成填充满所述第一通孔的第一导电插塞；

在所述层间介质层、第一导电插塞以及阻挡层上形成所述上层介质层；

刻蚀所述上层介质层，形成暴露出所述第一导电插塞的第二通孔；

形成填充满所述第二通孔的第二导电插塞。

7.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第一导电插塞之前，形成所述阻挡层；

形成所述第一导电插塞、第二导电插塞以及阻挡层的工艺步骤包括：

刻蚀去除第一厚度的栅电极层，在所述层间介质层内形成凹槽；

形成填充满所述凹槽的阻挡层；

在所述层间介质层以及阻挡层上形成所述上层介质层；

刻蚀所述上层介质层以及层间介质层，形成暴露出所述源漏掺杂区表面的通孔；

在所述通孔内形成所述第一导电插塞以及位于第一导电插塞上的所述第二导电插塞，其中，所述第一导电插塞位于所述层间介质层内，所述第二导电插塞位于所述上层介质层内。

8.如权利要求6或7所述的半导体器件的形成方法，其特征在于，采用无掩膜刻蚀工艺，刻蚀去除所述第一厚度的栅电极层。

9.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第一导电插塞之后，形成所述阻挡层；

形成所述阻挡层、上层介质层以及第二导电插塞的工艺步骤包括：

刻蚀去除第一厚度的栅电极层，在所述层间介质层内形成凹槽；

形成填充满所述凹槽的阻挡层；

在所述第一导电插塞、层间介质层以及阻挡层上形成上层介质层；

刻蚀所述上层介质层，形成暴露出所述第一导电插塞的第二通孔；

形成填充满所述第二通孔的第二导电插塞。

10.如权利要求9所述的半导体器件的形成方法，其特征在于，采用无掩膜刻蚀工艺，刻蚀去除第一厚度的栅电极层，且还刻蚀去除部分厚度的第一导电插塞；在形成填充满所述凹槽的阻挡层的工艺过程中，还在刻蚀后的第一导电插塞上形成阻挡层；在形成所述第二通孔的工艺过程中，还刻蚀去除位于所述第一导电插塞上的阻挡层。

11.如权利要求9所述的半导体器件的形成方法，其特征在于，在刻蚀去除所述第一厚度的栅电极层之前，还在所述第一导电插塞上形成掩膜层；且在形成所述凹槽之后、形成所述上层介质层之前，去除所述掩膜层。

12.如权利要求9所述的半导体器件的形成方法，其特征在于，形成所述第一导电插塞的工艺步骤包括：在所述栅极结构顶部以及层间介质层顶部形成保护层；在所述保护层上形成第一图形层，所述第一图形层内具有第一开口；以所述第一图形层为掩膜，沿所述第一开口刻蚀所述保护层以及层间介质层，在所述层间介质层内形成暴露出源漏掺杂区的第一通孔；去除所述第一图形层；形成填充满所述第一通孔的导电膜，且所述导电膜还位于保护层上；采用平坦化工艺，去除高于所述栅极结构的导电膜以及保护层，形成填充满所述第一通孔的第一导电插塞。

13.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅介质层包括界面层以及位于界面层上的高k栅介质层；所述栅电极层包括功函数层以及位于功函数层上的金属层。

14.如权利要求13所述的半导体器件的形成方法，其特征在于，所述金属层的材料包括铜、铝或钨；所述第一导电插塞的材料包括铜、铝或钨；所述第二导电插塞的材料包括铜、铝或钨。

15.一种半导体器件，其特征在于，包括：

基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，其中，所述栅极结构包括栅介质层以及位于栅介质层上的栅电极层；

位于所述栅电极层顶部的阻挡层；

位于所述基底上的层间介质层，且所述层间介质层位于所述栅极结构侧壁以及阻挡层侧壁；

位于所述层间介质层内的第一导电插塞，且所述第一导电插塞与所述源漏掺杂区电连接；

位于所述第一导电插塞、阻挡层以及层间介质层上的上层介质层；

位于所述上层介质层内且贯穿所述上层介质层的第二导电插塞，且所述第二导电插塞与所述第一导电插塞电连接；

位于所述阻挡层上方的上层介质层内具有钝化离子。

16.如权利要求15所述的半导体器件，其特征在于，所述阻挡层顶部与所述层间介质层顶部齐平。

17.如权利要求15所述的半导体器件，其特征在于，所述钝化离子包括氢离子以及氢的同位素离子。

18.如权利要求15所述的半导体器件，其特征在于，所述阻挡层的材料包括氮化硅、氮氧化硅、氧化铪或含氟的氧化锆；所述阻挡层的厚度为50埃～500埃。

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