CN107492523B - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，其中半导体器件的形成方法包括：回刻蚀去除PMOS区域的第一开口侧壁上第一厚度的P型功函数层以及N型功函数层；在所述第二开口的N型功函数层上形成盖帽层，所述盖帽层还位于回刻蚀后的第一开口内的N型功函数层上以及P型功函数层上；在所述盖帽层上形成填充满所述第一开口和第二开口的第一金属层；在所述第一金属层上以及层间介质层上形成顶层介质层；形成贯穿所述顶层介质层以及层间介质层的接触通孔，所述接触通孔暴露出PMOS区域的第一金属层顶部以及位于第一开口一侧的第一源漏掺杂区顶部；形成填充满所述接触通孔的接触插塞。本发明改善了电信号响应延迟问题，从而提高形成的半导体器件的电学性能。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。
尽管高k金属栅极的引入能够在一定程度上改善半导体器件的电学性能，但是现有技术形成的半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，减小半导体器件的响应延迟问题，改善半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供包括PMOS区域和NMOS区域的基底，所述基底上形成有层间介质层，所述PMOS区域层间介质层内形成有贯穿层间介质层的第一开口，所述NMOS区域层间介质层内形成有贯穿层间介质层的第二开口，所述第一开口两侧的PMOS区域基底内形成有第一源漏掺杂区，其中，所述第一开口底部和侧壁上、以及第二开口底部和侧壁上形成有高k栅介质层，所述第一开口的高k栅介质层上形成有P型功函数层，所述P型功函数层上以及第二开口的高k栅介质层上形成有N型功函数层；回刻蚀去除位于所述第一开口侧壁上第一厚度的P型功函数层以及N型功函数层；；在所述第二开口的N型功函数层上形成盖帽层，所述盖帽层还位于回刻蚀后的第一开口内的N型功函数层上以及P型功函数层上；在所述盖帽层上形成填充满所述第一开口和第二开口的第一金属层；在所述第一金属层上以及层间介质层上形成顶层介质层；形成贯穿所述顶层介质层以及层间介质层的接触通孔，所述接触通孔暴露出PMOS区域的第一金属层顶部以及位于第一开口一侧的第一源漏掺杂区顶部；形成填充满所述接触通孔的接触插塞。
可选的，在形成所述第一金属层之后、形成所述顶层介质层之前，还包括步骤，回刻蚀去除位于所述PMOS区域高k栅介质层侧壁上的盖帽层，在所述高k栅介质层与第一金属层之间形成第一凹槽；形成填充满所述第一凹槽的第二金属层。可选的，所述接触通孔还暴露出所述第二金属层顶部。可选的，在回刻蚀所述PMOS区域的盖帽层的过程中，还回刻蚀去除NMOS区域的盖帽层，且保证NMOS区域剩余盖帽层覆盖第二开口内N型功函数层表面，在所述NMOS区域的高k栅介质层与第一金属层之间形成第二凹槽；且所述第二金属层还填充满所述第二凹槽。
可选的，在回刻蚀所述PMOS区域的盖帽层的过程中，还回刻蚀去除部分第一金属层；所述第二金属层还位于回刻蚀后的第一金属层上，且所述第二金属层顶部与层间介质层顶部齐平。可选的，所述盖帽层的材料为TiN或TaN。可选的，所述第一厚度范围为10nm～20nm。
可选的，在回刻蚀去除第一开口侧壁上第一厚度的P型功函数层以及N型功函数层的同时，还刻蚀去除位于第二开口侧壁上第一厚度的N型功函数层。可选的，所述第二开口内高k栅介质层上还形成有阻挡层，且所述阻挡层位于所述高k栅介质层与N型功函数层之间。可选的，在回刻蚀去除第一开口侧壁上第一厚度的P型功函数层以及N型功函数层的工艺过程中，还刻蚀去除位于第二开口侧壁上第一厚度的N型功函数层以及阻挡层。
可选的，形成所述P型功函数层、N型功函数层以及阻挡层的工艺步骤包括：在所述第一开口以及第二开口的高k栅介质层上形成第一功函数层；刻蚀去除位于第二开口内的第一功函数层；接着，在所述第一功函数层上以及第二开口的高k栅介质层上形成第二功函数层，其中，位于第一开口内的第一功函数层以及第二功函数层作为P型功函数层，位于第二开口内的第二功函数层作为阻挡层；在所述第一开口以及第二开口的第二功函数层上形成N型功函数层。
可选的，所述第一功函数层的材料为TiN、TaN、TiSiN或TaSiN；所述第二功函数层的材料为TiN、TaN、TiSiN或TaSiN。可选的，回刻蚀去除所述第一开口内第一厚度的P型功函数层以及N型功函数层的工艺步骤包括：在所述N型功函数层上形成填充满第一开口的填充层；刻蚀位于所述填充层与第一开口侧壁之间的第一厚度的P型功函数层以及N型功函数层；接着，去除所述填充层。可选的，所述填充层的材料为ODL材料、BARC材料或DUO材料。可选的，所述接触插塞与所述PMOS区域的第一金属层部分顶部表面相接触。可选的，所述接触插塞与所述第一金属层顶部交界面位于所述第一金属层顶部中间位置。可选的，所述PMOS区域为形成上拉晶体管提供工艺平台；所述NMOS区域为形成下拉晶体管或传送门晶体管提供工艺平台。
本发明还提供一种半导体器件，包括：包括PMOS区域和NMOS区域的基底，所述基底上形成有层间介质层，所述PMOS区域层间介质层内形成有贯穿层间介质层的第一开口，所述NMOS区域层间介质层内形成有贯穿层间介质层的第二开口，所述第一开口两侧的PMOS区域基底内形成有第一源漏掺杂区，其中，所述第一开口底部和侧壁上、以及第二开口底部和侧壁上形成有高k栅介质层，所述第一开口的高k栅介质层上形成有P型功函数层，所述P型功函数上以及第二开口的高k栅介质层上形成有N型功函数层，且所述第一开口内的P型功函数层顶部表面低于第一开口顶部，所述第一开口内的N型功函数层顶部表面低于第一开口顶部；位于所述第一开口内的N型功函数层上的盖帽层，且所述盖帽层还位于第二开口的N型功函数层上；位于所述盖帽层上且填充满第一开口和第二开口的第一金属层；位于所述第一金属层上以及层间介质层上的顶层介质层；贯穿所述顶层介质层以及层间介质层的接触通孔，所述接触通孔暴露出PMOS区域的第一金属层顶部以及位于第一开口一侧的第一源漏掺杂区顶部；填充满所述接触通孔的接触插塞。
可选的，所述第一开口内的P型功函数层顶部上还形成有第二金属层，且所述第二金属层位于所述第一金属层与高k栅介质层侧壁之间。可选的，所述接触通孔还暴露出所述第二金属层顶部。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法的技术方案中，回刻蚀去除PMOS区域的第一开口侧壁上第一厚度的P型功函数层以及N型功函数层；然后在第二开口的N型功函数层上形成盖帽层，所述盖帽层还位于回刻蚀后的第一开口内的N型功函数层上以及P型功函数层；接着在盖帽层上形成填充满第一开口和第二开口的第一金属层，由于回刻蚀去除了第一开口侧壁上第一厚度的N型功函数层以及P型功函数层，使得在所述第一开口内形成第一金属层的工艺窗口变大，因此本发明能够在第一开口内填充满第一金属层，所述第一金属层将第一开口内的P型功函数层以及N型功函数层电连接；接着，在第一金属层上以及层间介质层上形成顶层介质层，形成贯穿所述顶层介质层以及层间介质层的接触通孔，所述接触通孔暴露出PMOS区域的第一金属层顶部以及位于第一开口一侧的第一源漏掺杂区顶部；形成填充满所述接触通孔的接触插塞。所述接触插塞与第一开口内的第一金属层电连接，且所述第一金属层将第一开口内的P型功函数层以及N型功函数层电连接，因此第一开口内的P型功函数层以及N型功函数层的电信号传递路径变短，从而改善电信号响应延迟问题，提高形成的半导体器件的电学性能。
可选方案中，还包括步骤，回刻蚀去除位于所述PMOS区域高k栅介质层侧壁上的盖帽层，在所述高k栅介质层与第一金属层之间形成第一凹槽；形成填充满所述第一凹槽的第二金属层，所述接触通孔还暴露出第二金属层顶部，因此形成的接触插塞除与第一金属层相接触外还与第二金属层相接触，从而减小了接触插塞与PMOS区域的栅极结构之间的接触电阻，进一步改善响应延迟问题。
附图说明
图1为一种PMOS管的剖面结构示意图；
图2至图9为本发明一实施例提供的半导体器件形成过程的剖面结构示意图；
图10至图12为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的电学性能有待提高，例如现有技术形成的半导体器件的良率较低、电信号响应延迟问题显著。
参考图1，图1为一种PMOS管的剖面结构示意图，所述PMOS管可以为SRAM器件的一部分。所述PMOS管包括：
衬底101、位于衬底101上的鳍部102、位于衬底101上且覆盖鳍部102部分侧壁的隔离层103；横跨鳍部102的栅极结构，且所述栅极结构覆盖鳍部102的部分顶部和侧壁，其中，所述栅极结构包括：界面层106、位于界面层106上的高k栅介质层107、位于高k栅介质层107上的P型功函数层108、位于P型功函数层108上的N型功函数层109、位于N型功函数层109上的盖帽层110；所述栅极结构侧壁上形成有侧墙100；位于所述栅极结构两侧的鳍部102内的源漏掺杂区105；覆盖所述源漏掺杂区105以及栅极结构的第一介质层104；位于所述第一介质层104上的第二介质层111；接触插塞112，所述接触插塞112电连接所述栅极结构以及位于栅极结构一侧的源漏掺杂区105。
通常的，所述接触插塞112并非与栅极结构顶部表面全部接触。例如，所述接触插塞112与所述栅极结构交界处位于所述栅极结构顶部表面的中间位置，使得1/2栅极结构与源漏掺杂区105电连接。
随着器件尺寸的不断减小，所述栅极结构中位于盖帽层110上方的金属层难以填充进去，使得栅极结构中金属层缺失因而具有孔隙10。特别对于PMOS管而言，PMOS管的栅极结构中还需要为NMOS管的N型功函数层109以及盖帽层110预留空间位置，因此PMOS管中的所述孔隙10的纵宽比较大，导致在PMOS管的孔隙10内填充金属层的工艺难度更大，造成所述孔隙10内几乎难以填充金属层。
由于所述孔隙10的存在，PMOS管中栅极结构的电信号传递路径为P型功函数层108的总长度、N型功函数层109的总长度或者盖帽层110的总长度，使得所述栅极结构与接触插塞112之间的电信号响应时间变长，造成RC响应延时问题，并且甚至还会造成半导体器件的良率下降。
为解决上述问题，本发明提供一种半导体器件的形成方法，提供包括PMOS区域和NMOS区域的基底，所述基底上形成有层间介质层，所述PMOS区域层间介质层内形成有贯穿层间介质层的第一开口，所述NMOS区域层间介质层内形成有贯穿层间介质层的第二开口，所述第一开口两侧的PMOS区域基底内形成有第一源漏掺杂区，其中，所述第一开口底部和侧壁上、以及第二开口底部和侧壁上形成有高k栅介质层，所述第一开口的高k栅介质层上形成有P型功函数层，所述P型功函数层上以及第二开口的高k栅介质层上形成有N型功函数层；回刻蚀去除第一开口侧壁上第一厚度的P型功函数层以及N型功函数层；在所述第二开口的N型功函数层上形成盖帽层，所述盖帽层还位于回刻蚀后的第一开口内的N型功函数层上以及P型功函数层上；在所述盖帽层上形成填充满所述第一开口和第二开口的第一金属层；在所述第一金属层上以及层间介质层上形成顶层介质层；形成贯穿所述顶层介质层以及层间介质层的接触通孔，所述接触通孔暴露出PMOS区域的第一金属层顶部以及位于第一开口一侧的第一源漏掺杂区顶部；形成填充满所述接触通孔的接触插塞。
本发明中，回刻蚀去除第一开口侧壁上第一厚度的P型功函数层以及N型功函数层；然后在第二开口的N型功函数层上形成盖帽层，所述盖帽层还位于回刻蚀后的第一开口内的N型功函数层上以及P型功函数层；接着在盖帽层上形成填充满第一开口和第二开口的第一金属层，由于回刻蚀去除了第一开口侧壁上第一厚度的N型功函数层以及P型功函数层，使得在所述第一开口内形成第一金属层的工艺窗口变大，因此本发明能够在第一开口内填充满第一金属层，所述第一金属层将第一开口内的P型功函数层以及N型功函数层电连接；接着，在第一金属层上以及层间介质层上形成顶层介质层，形成贯穿所述顶层介质层以及层间介质层的接触通孔，所述接触通孔暴露出PMOS区域的第一金属层顶部以及位于第一开口一侧的第一源漏掺杂区顶部；形成填充满所述接触通孔的接触插塞。所述接触插塞与第一开口内的第一金属层电连接，且所述第一金属层将第一开口内的P型功函数层以及N型功函数层电连接，因此第一开口内的P型功函数层以及N型功函数层的电信号传递路径变短，从而改善电信号响应延迟问题，提高形成的半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
参考图2，提供包括PMOS区域I和NMOS区域II的基底，所述基底上形成有层间介质层204，所述PMSO区域I层间介质层204内形成有贯穿所述层间介质层204的第一开口210，所述NMOS区域层间介质层204内形成有贯穿所述层间介质层204的第二开口220，且所述第一开口210两侧的PMOS区域I基底内形成有第一源漏掺杂区211，所述第二开口220两侧的NMOS区域II基底内形成有第二源漏掺杂区212。
本实施例中，以形成的半导体结构为鳍式场效应管为例，所述基底包括：衬底201、以及位于衬底201表面的鳍部202。
所述衬底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底201还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部202的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底201为硅衬底，所述鳍部202的材料为硅。
本实施例中，形成所述衬底201、鳍部202的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底201，位于衬底201表面的凸起作为鳍部202。
所述基底还包括：位于所述衬底201表面的隔离层203，所述隔离层203覆盖鳍部202的部分侧壁表面，且所述隔离层203顶部低于鳍部202顶部。所述隔离层203作为PMOS区域I与NMOS区域II之间的隔离结构。所述隔离层203的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层203的材料为氧化硅。
本实施例中，以形成的半导体器件为SRAM器件为例，所述PMOS区域I为形成上拉晶体管提供工艺平台，所述NMOS区域II为形成下拉晶体管或传送门晶体管提供工艺平台。
在另一实施例中，形成的半导体器件为平面晶体管，所述基底为平面基底。
所述第一开口210暴露出PMOS区域I部分基底表面。本实施例中，所述第一开口210暴露出PMOS区域I部分鳍部202表面以及隔离层203表面，所述第一开口210为后续形成第一栅极结构预留空间位置。所述第二开口220暴露出NMOS区域II部分基底表面，本实施例中，所述第二开口220暴露出NMOS区域II部分鳍部202表面以及隔离层203表面，所述第二开口220为后续形成第二栅极结构预留空间位置。
所述第一源漏掺杂区211位于第一开口210两侧的鳍部202内，所述第一源漏掺杂区211的掺杂离子为P型离子，例如为B、Ga或In；所述第二源漏掺杂区212位于第二开口220两侧的鳍部202内，所述第二源漏掺杂区212的掺杂离子为N型离子，例如为P、As或Sb。
本实施例中，所述第一开口210侧壁上以及第二开口220侧壁上还形成有侧墙200，所述侧墙200的材料为氮化硅。
所述第一开口210底部和侧壁上、第二开口210底部和侧壁上形成有高k栅介质层，所述第一开口210的高k栅介质层上形成有P型功函数层，所述P型功函数层上以及第二开口的高k栅介质层上形成有N型功函数层。以下将结合附图进行详细说明。本实施例中，为了避免N型功函数层内易扩散离子扩散至第二开口的高k栅介质层内，在所述第二开口的高k栅介质层以及N型功函数层之间还形成有阻挡层。
参考图3，在所述第一开口210的底部和侧壁上、以及第二开口220的底部和侧壁上形成高k栅介质层206；在所述第一开口201内的高k栅介质层206上形成P型功函数层；在所述第二开口220内的高k栅介质层206上形成阻挡层；在所述P型功函数层上以及阻挡层上形成N型功函数层209。
为了使得高k栅介质层206与基底之间具有良好的界面性能，为提高形成的高k栅介质层206的质量，在形成所述高k栅介质层206之前，还可以在所述第一开口210底部以及第二开口220底部形成界面层205。本实施例中，采用热氧化工艺形成所述界面层205，所述界面层205的材料为氧化硅。
所述高k栅介质层206的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，所述高k栅介质层206的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，所述高k栅介质层206的材料为HfO2，所述高k栅介质层206的厚度为5埃至15埃，采用原子层沉积工艺形成所述高k栅介质层206。所述高k栅介质层206除位于第一开口210内以及第二开口220内，还位于所述层间介质层204顶部上。
本实施例中，所述P型功函数层包括：位于第一开口210内的第一功函数层207以及位于第一功函数层207上的第二功函数层208。所述第二功函数层208还位于第二开口220内的高k栅介质层206上，且位于所述第二开口220内的第二功函数层208作为所述阻挡层。
具体的，形成所述P型功函数层以及阻挡层的工艺步骤包括：在所述高k栅介质层206上形成第一功函数层207，所述第一功函数层207位于第一开口210内以及第二开口220内；在所述PMOS区域I上形成图形层，所述图形层覆盖位于PMOS区域I的第一功函数层207；以所述图形层为掩膜，刻蚀去除位于第二开口220内的第一功函数层207，还刻蚀去除位于NMOS区域II层间介质层204顶部上的第一功函数层207；接着，去除所述图形层；在所述第一开口210的第一功函数层207上、以及第二开口220的高k栅介质层206上形成第二功函数层208，且所述第二功函数层208还位于层间介质层204顶部上方。
所述第一功函数层207的材料为P型功函数材料，所述第二功函数层208的材料为P型功函数材料。其中，P型功函数材料的功函数值范围为5.1ev～5.5ev，例如，5.2ev、5.3ev或5.4ev。
所述第一功函数层207的材料为TiN、TaN、TaSiN或TiSiN；所述第二功函数层208的材料为TiN、TaN、TiSiN或TaSiN；采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第一功函数层207。本实施例中，所述第一功函数层207的材料为TiN，所述第二功函数层208的材料为TiN。
所述第一功函数层207的厚度不宜过厚，否则刻蚀去除位于第二开口220内的第一功函数层207所需的刻蚀时间过长；若所述第一功函数层207的厚度过薄，则为满足PMOS管对阈值电压的要求，后续形成的第二功函数层208的厚度将较厚，第二开口220内过厚的第二功函数层208对NMOS管的阈值电压带来不利影响。为此，本实施例中，所述第一功函数层207的厚度为15埃～40埃。
位于所述第二开口210内的第二功函数层208作为阻挡层，起到阻挡N型功函数层209中易扩散离子向第二开口210内的高k栅介质层206中扩散的作用。为此，所述第二功函数层208的厚度不宜过薄，由上述分析可知所述第二功函数层208的厚度也不宜过厚。为此，本实施例中，所述第二功函数层208的厚度为5埃～20埃。
在所述第二功函数层208表面形成N型功函数层209。所述N型功函数层209的材料为N型功函数材料，N型功函数材料的功函数值范围为3.9ev～4.5ev，例如为4ev、4.1ev或4.3ev。采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述N型功函数层209；所述N型功函数层209的材料为TiAl、TiAlN、TiAlC或AlN中的一种或几种。
本实施例中，所述N型功函数层209的材料为TiAlC，所述N型功函数层209的厚度为15埃～60埃。
在半导体制造工艺过程中，为了降低工艺难度节约光罩，采用沉积工艺在第二功函数层208上形成N型功函数层209后，保留位于第一开口210内的N型功函数层209。因此，在形成所述高k栅介质层206之前，第一开口210的纵宽比与第二开口220的纵宽比相同；在形成所述高k栅介质层206、P型功函数层、N型功函数层、阻挡层之后，明显第一开口210的纵宽比大于第二开口220的纵宽比，因此在第一开口210内填充金属层的工艺难度大于在第二开口220内填充金属层的工艺难度。
后续的工艺步骤包括，回刻蚀去除第一开口210内第一厚度的P型功函数层以及N型功函数层209。且本实施例中，在回刻蚀去除第一开口210内第一厚度的P型功函数层以及N型功函数层209的工艺过程中，还回刻蚀去除第二开口220内第一厚度的N型功函数层209。为了防止对不期望区域造成刻蚀，本实施例中，在第一开口210内填充满填充层，所述填充层对不期望刻蚀区域进行保护。以下将结合附图进行详细说明。
参考图4，在所述N型功函数层209上形成填充满所述第一开口210(参考图3)的填充层301。
所述填充层301还填充满所述第二开口220(参考图3)。所述填充层301的材料为易于被去除的材料，且去除所述填充层301的工艺不会对N型功函数层209造成损伤。
为此，所述填充层211的材料为ODL(Organic Dielectric Layer)材料、BARC(Bottom Anti-Reflective Coating)材料或DUO(Deep UV Light Absorbing Oxide)材料；采用旋转涂覆工艺形成所述填充层301。其中，所述DUO材料是一种硅氧烷聚合体材料，包括CH3-SiOX、Si-OH、或SiOH3等。
本实施例中，所述填充层301的材料为ODL材料。所述填充层301顶部与层间介质层204顶部齐平，且在形成所述填充层301的工艺过程中，还去除高于层间介质层204顶部的N型功函数层209.第二功函数层208、第一功函数层207以及高k栅介质层206。
具体的，形成所述填充层301的工艺步骤包括：在所述N型功函数层209上形成填充膜，所述填充膜填充满所述第一开口210和第二开口220，且所述填充膜顶部高于层间介质层204顶部；研磨去除高于层间介质层204顶部的填充膜形成所述填充层301，还研磨去除高于层间介质层204顶部的N型功函数层209、第二功函数层208、第一功函数层207以及高k栅介质层206。
参考图5，回刻蚀去除第一开口210侧壁上第一厚度的P型功函数层以及N型功函数层209。
具体的，刻蚀去除所述填充层301与第一开口210侧壁之间的第一厚度的P型功函数层以及N型功函数层209。其中，P型功函数层为第一功函数层207以及位于第一功函数层207上的第二功函数层208。
回刻蚀去除第一开口210侧壁上第一厚度的P型功函数层以及N型功函数层209的作用在于：在回刻蚀去除所述第一厚度的P型功函数层以及N型功函数层209之后，后续在第一开口210内填充第一金属层的工艺窗口将变大，因此能够实现后续形成填充满所述第一开口210的第一金属层的工艺步骤。
本实施例中，在回刻蚀去除第一开口210侧壁上第一厚度的P型功函数层以及N型功函数层209的同时，还刻蚀去除位于第二开口220侧壁上第一厚度的N型功函数层209，使得后续在第二开口220内填充第一金属层的工艺窗口也变大，并且还省去了将第二开口220内的N型功函数层209盖住的光罩。由于第二开口220侧壁上还形成有阻挡层，为此，所述回刻蚀工艺还刻蚀去除第一厚度的阻挡层。
所述回刻蚀工艺为干法刻蚀工艺或湿法刻蚀工艺中的一种或两种。
在去除所述填充层301与所述第一开口210侧壁之间的第一厚度的P型功函数层以及N型功函数层209的工艺过程中，还刻蚀去除部分填充层301。在其他实施例中，当所述回刻蚀工艺对P型功函数层、N型功函数层209与填充层301之间的刻蚀选择比足够高时，则所述回刻蚀工艺对填充层301的刻蚀速率很小甚至为零。
若所述第一厚度过大，则被刻蚀去除的P型功函数层和N型功函数层的量较大，对器件的电学性能带来不良影响。为此，本实施例中，所述第一厚度范围为10nm～20nm。
参考图6，去除所述填充层301(参考图5)。
本实施例中，采用灰化工艺去除所述填充层301，所述灰化工艺采用的气体为O2。
参考图7，在所述第二开口220(参考图6)的N型功函数层209上形成盖帽层302，所述盖帽层302还位于回刻蚀后的第一开口210(参考图6)内的N型功函数层209以及P型功函数层上；在所述盖帽层302上形成填充满所述第一开口210和第二开口220的第一金属层303。
所述盖帽层302的作用在于，后续形成的第一金属层中具有易扩散离子，所述盖帽层302阻挡所述易扩散离子向N型功函数层209内扩撒，防止N型功函数层209的材料功函数值变大。
所述盖帽层302的材料为TiN或TaN。本实施例中，所述盖帽层302的材料为TiN，所述盖帽层302的厚度为10埃～50埃。
本实施例中，所述第一开口210内的盖帽层302位于P型功函数层(即第一功函数层207以及第二功函数层208的叠层结构)顶部上以及N型功函数层209表面；所述第二开口220内的盖帽层302位于阻挡层(即第二功函数层208)顶部上以及N型功函数层209表面。
与现有技术相比，本实施例在形成所述盖帽层302之后，第一开口210的顶部区域尺寸更大，因此在所述盖帽层302上形成填充满第一开口210的第一金属层303的工艺窗口增加，具体的，第一开口210的顶部区域增加的尺寸为：第一功函数层207、第二功函数层208以及N型功函数层209的厚度之和的两倍，使得本实施例能够在第一开口210内填充第一金属层303。而现有技术中，在形成盖帽层之后，第一开口顶部区域尺寸很小，造成无法在第一开口内填充第一金属层。
同样的，在第二开口220内填充第一金属层303的工艺窗口也变大，使得在第二开口220内形成的第一金属层303的性能变好，例如第二开口220内的第一金属层303的致密度变好且空洞变少。
所述第一金属层303的材料为Cu、Al或W。本实施例中，所述第一金属层303的材料为W，采用化学气相沉积工艺形成所述第一金属层303。
具体的，形成所述第一金属层303以及盖帽层302的工艺步骤包括：在所述第二开口210的N型功函数层209上形成盖帽层302，所述盖帽层302还位于回刻蚀后的第一开口210内的N型功函数层209以及P型功函数层上，且所述盖帽层302还位于层间介质层204顶部上；在所述盖帽层302上形成填充满第一开口210以及第二开口220的第一金属层303，所述第一金属层303还位于层间介质层204顶部上；研磨去除高于层间介质层204顶部的第一金属层303以及盖帽层302。
本实施例中，在所述第一开口210内形成第一栅极结构，所述第一栅极结构包括高k栅介质层206、P型功函数层(即位于PMOS区域I上的第一功函数层207和第二功函数层208)、N型功函数层209、盖帽层302以及第一金属层303。在所述第二开口220内形成第二栅极结构，所述第二栅极结构包括高k栅介质层206、阻挡层(即NMOS区域II上的第二功函数层208)、N型功函数层209、盖帽层302以及第一金属层303。
参考图8，在所述第一金属层303上以及层间介质层204上形成顶层介质层401。
本实施例中，所述顶层介质层401还位于侧墙200上方、高k栅介质层206上方以及盖帽层302上方。
所述顶层介质层401的材料为绝缘材料，例如为氧化硅、氮化硅或氮氧化硅。本实施例中，采用化学气相沉积工艺形成所述顶层介质层401，所述顶层介质层401的材料为氧化硅。
参考图9，形成贯穿所述顶层介质层401以及层间介质层204的接触通孔，所述接触通孔暴露出PMOS区域I的第一金属层303顶部，所述接触通孔还暴露出第一开口210(参考图2)一侧的第一源漏掺杂区211表面；形成填充满所述接触通孔的接触插塞402。
所述接触通孔为形成所述接触插塞402提供工艺基础，使得PMOS区域I的第一栅极结构与位于第一开口210一侧的第一源漏掺杂区211电连接。所述接触通孔露出PMOS区域I的第一金属层303部分顶部表面。
参见前述说明，由于本实施例中形成第一金属层303的工艺窗口较现有技术更大，因此本实施例中的第一栅极结构包括第一金属层303，通过第一金属层303将位于第一开口侧壁上的P型功函数层、N型功函数层209以及盖帽层302电连接，而由于接触通孔露出第一金属层303顶部，因此在所述接触通孔内形成的接触插塞401将与第一金属层303电连接，进而使得位于第一开口侧壁上的P型功函数层、N型功函数层209以及盖帽层302之间的电信号传递路径变短，改善RC延迟效应问题。
本实施例中，所述PMOS区域为形成上拉晶体管的区域，所述接触通孔露出所述第一栅极结构的中间位置，也就是说，在位于第一开口210一侧的第一源漏掺杂区211指向另一侧的第一源漏掺杂区211的方向上，所述接触通孔与所述第一栅极结构交界面位于所述第一栅极结构顶部的中间位置。
现有技术中，由于第一栅极结构的金属层的填充工艺窗口小，导致第一开口中无法形成金属层，因此当接触通孔露出位于第一开口一侧的第一源漏区顶部时，所述接触通孔仅露出靠近所述第一源漏区的第一开口侧壁上的P型功函数层、N型功函数层以及盖帽层，因此第一开口内的P型功函数层、N型功函数层以及盖帽层上的电信号传递路径变长，所述传递路径将几乎与P型功函数层的物理长度相同。
本实施例中，利用侧墙200采用自对准工艺形成所述接触通孔。在形成所述接触通孔的工艺过程中，还形成暴露出第二开口220(参考图2)两侧的第二源漏掺杂区212的导电通孔。
所述接触插塞402的材料为导电材料，例如为铜、铝或钨。本实施例中，所述接触插塞402的材料为钨。形成所述接触插塞402的工艺步骤包括：在所述接触通孔内填充满导电材料，且所述导电材料还位于顶层介质层401顶部上，研磨去除高于所述顶层介质层401的导电材料，形成填充满所述接触通孔的接触插塞402。在其他实施例中，在研磨去除高于所述顶层介质层的研磨工艺过程中，还可以研磨去除部分厚度或全部厚度的顶层介质层。
所述接触插塞402与所述PMOS区域I的第一金属层303部分顶部表面相接触。本实施例中，所述接触插塞402与所述第一金属层303交界处位于所述第一金属层303顶部的中间位置。参见前述分析，本实施例中，所述接触插塞402与第一金属层303相接触，使得位于第一开口内的P型功函数层、N型功函数层209以及盖帽层302内的电信号传递路径短，从而改善RC延迟效应问题，提高形成的半导体器件的良率。
本实施例中，在形成填充满所述接触通孔的接触插塞402的工艺过程中，还形成填充满所述导电通孔的导电插塞403。所述导电插塞403的材料为导电材料，例如为铜、铝或钨。本实施例中，所述导电插塞403的材料为钨。
本实施例还提供一种半导体器件，参考图9，所述半导体器件包括：
包括PMOS区域I和NMOS区域II的基底，所述基底上形成有层间介质层204，所述PMOS区域I层间介质层204内形成有贯穿层间介质层204的第一开口，所述NMOS区域II层间介质层204内形成有贯穿层间介质层204的第二开口，所述第一开口两侧的PMOS区域I基底内形成有第一源漏掺杂区211，所述第二开口两侧的NMOS区域II基底内形成有第二源漏掺杂区212。
本实施例中，以半导体器件为鳍式场效应管为例，所述基底包括衬底201以及位于衬底201表面分立的鳍部202，所述基底还包括位于衬底201上且覆盖鳍部202部分侧壁的隔离层203，所述隔离层顶部低于鳍部202顶部。所述第一开口侧壁上以及第二开口侧壁上还形成有侧墙200。
其中，所述第一开口底部和侧壁上、以及第二开口底部和侧壁上形成有高k栅介质层206，所述第一开口的高k栅介质层206上形成有P型功函数层，所述P型功函数层上以及第二开口的高k栅介质层206上形成有N型功函数层209，且所述第一开口内的P型功函数层顶部表面低于第一开口顶部，所述第一开口内的N型功函数层209顶部表面低于第一开口顶部。
本实施例中，所述高k栅介质层206与基底之间还形成有界面层205。所述P型功函数层包括位于第一开口内的第一功函数层207以及位于第一功函数层207上的第二功函数层208。所述第二开口内的N型功函数层209与高k栅介质层206之间还形成有阻挡层，所述阻挡层为位于第二开口内的第二功函数层208。本实施例中，所述第二开口内的N型功函数层209顶部以及阻挡层的顶部表面低于第二开口顶部。
还包括：位于所述第一开口内的N型功函数层209上以及P型功函数层上的盖帽层302，且所述盖帽层302还位于第二开口的N型功函数层209上。
所述盖帽层302的材料为TiN或TaN。本实施例中，所述第一开口内的盖帽层302除位于N型功函数层209表面以及顶部上外，还位于P型功函数层顶部上以及高k栅介质层206侧壁上。位于第二开口内的盖帽层302除位于N型功函数层209表面以及顶部上外，还位于阻挡层顶部上以及高k栅介质层206侧壁上。
还包括：位于所述盖帽层302上且填充满第一开口和第二开口的第一金属层303。所述第一金属层303的材料为铜、铝或钨。由于第一开口内的P型功函数层顶部以及N型功函数层209顶部低于第一开口顶部，使得第一金属层303具有较大的顶部表面面积。还包括：位于所述第一金属层303上以及层间介质层204上的顶层介质层401。所述顶层介质层401的材料为氧化硅、氮化硅或氮氧化硅。
还包括：贯穿所述顶层介质层401以及层间介质层204的接触通孔，所述接触通孔露出PMOS区域I的第一金属层301顶部以及位于第一开口一侧的第一源漏掺杂区211顶部；所述接触通孔暴露出第一金属层303部分顶部表面。本实施例中，所述接触通孔与所述第一金属层303顶部之间的交界面位于所述第一金属层顶部的中间位置。
还包括：填充满所述接触通孔的接触插塞402。所述接触插塞402的材料为导电材料，例如为铜、铝或钨。所述接触插塞402电连接所述第一金属层303以及位于第一开口一侧的第一源漏掺杂区211。所述接触插塞402暴露出第一金属层303的部分顶部表面。本实施例中，所述接触插塞402与第一金属层303顶部的交界面位于所述第一金属层303顶部的中间位置。
所述半导体器件还包括：贯穿所述顶层介质层401以及层间介质层204的导电通孔，所述导电通孔暴露出第二开口两侧的第二源漏掺杂区212顶部；填充满所述导电通孔的导电插塞403。
本实施例中所述接触插塞402与所述第一金属层303顶部表面相接触；由于PMOS区域I中的第一金属层303将所述P型功函数层、N型功函数层209以及盖帽层302电连接，因此P型功函数层、N型功函数层209内以及盖帽层302内的电信号传递路径变短，从而避免了电信号响应延迟问题。
本发明另一实施例中，在形成所述第一金属层之后、形成顶层介质层之前，还包括步骤，回刻蚀去除位于所述PMOS区域高k栅介质层侧壁上的盖帽层，在所述高k栅介质层与第一金属层之间形成第一凹槽；形成填充满所述第一凹槽的第二金属层。以下将结合附图进行详细说明，图10至图12为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
结合参考图1至图7以及图10，回刻蚀去除位于所述PMOS区域I高k栅介质层206侧壁上的盖帽层302，在所述高k栅介质层206与第一金属层303之间形成第一凹槽304。
本实施例中，采用干法刻蚀工艺回刻蚀所述盖帽层302。后续在所述第一凹槽304内填充满第二金属层，所述第二金属层与第一金属层303共同组成第一栅极结构的金属层，从而进一步增加第一栅极结构的金属层顶部表面面积。
在其他实施例中，为了降低后续在第一凹槽内填充第二金属层的工艺难度，在回刻蚀所述PMOS区域的盖帽层的过程中，还回刻蚀去除部分第一金属层，增加形成的第一凹槽的体积，从而使得后续形成第二金属层的工艺窗口增加。
本实施例中，在回刻蚀所述PMOS区域I的盖帽层302的过程中，还回刻蚀去除NMOS区域II的盖帽层302，在所述NMOS区域II的高k栅介质层206与第一金属层303之间形成第二凹槽502；且保证NMOS区域II剩余盖帽层302覆盖第二开口220内的N型功函数层209表面，使得后续在第二开口内形成的第二金属层与N型功函数层209之间被盖帽层302隔离开。
参考图11，形成填充满所述第一凹槽304(参考图10)的第二金属层503。
所述第二金属层503的材料为导电材料，例如为铜、铝或钨；采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第二金属层503。
本实施例中，所述第一金属层303顶部、第二金属层503顶部以及层间介质层204顶部齐平。在其他实施例中，在刻蚀形成第一凹槽的工艺过程中还刻蚀去除部分第一金属层时，形成的第二金属层除填充满所述第一凹槽外还覆盖第一金属层顶部上，且第二金属层顶部与层间介质层顶部齐平。
在一具体实施例中，形成所述第二金属层503的工艺步骤包括：形成填充满所述第一凹槽304的导电材料，所述导电材料还位于顶层介质层401顶部上；研磨去除高于顶层介质层401的导电材料，形成所述第二金属层503。
本实施例中，在形成填充满所述第一凹槽304的第二金属层503的工艺过程中，所述第二金属层503还填充满所述第二凹槽502(参考图10)。
参考图12，在所述第一金属层303上、第二金属层503上以及层间介质层401上形成顶层介质层504。
本实施例中，所述顶层介质层504还位于侧墙200上方以及高k栅介质层206上方。所述顶层介质层504的材料为氧化硅、氮化硅或氮氧化硅。
继续参考图12，形成贯穿所述顶层介质层504以及层间介质层204的接触通孔，所述接触通孔暴露出PMOS区域I的第一金属层303顶部，且还暴露出位于第一开口210(参考图2)一侧的第一源漏掺杂区211顶部。
由于PMOS区域I的第二金属层503与第一金属层303相连，因此PMOS区域I的第二金属层503和第一金属层303均与位于第一开口内的P型功函数层、N型功函数层209电连接。本实施例中，所述接触通孔还暴露出所述PMOS区域I的第二金属层503顶部，因此后续在所述接触通孔内形成的接触插塞与第一栅极结构之间的接触电阻减小，从而进一步能够改善响应延迟问题。本实施例中，所述接触通孔与所述第一金属层303顶部交界面位于所述第一金属层303顶部中间位置。
在形成所述接触通孔的工艺过程中，还形成贯穿所述顶层介质层504以及层间介质层204的导电通孔，所述导电通孔暴露出位于第二开口220(参考图2)两侧的第二源漏掺杂区212。
继续参考图12，形成填充满所述接触通孔的接触插塞505。
所述接触插塞505的材料为导电材料，例如为铜、铝或钨。所述接触插塞505与所述PMOS区域I的第一金属层303部分顶部表面相接触，所述接触插塞505还位于所述PMOS区域I的第二金属层503顶部上。本实施例中，所述接触插塞505与第一金属层303的交界处位于所述第一金属层303顶部的中间位置。
本实施例中，在形成所述接触插塞505的工艺过程中，还形成填充满所述导电通孔的导电插塞506。
由于所述接触插塞505不仅与第一金属层303相接触，还与所述第二金属层503相接触，因此所述接触插塞505与第一栅极结构之间的接触面积增加，从而减小了接触插塞505与所述第一栅极结构之间的接触电阻，使得PMOS器件的响应延迟问题得到进一步改善。
本实施例还提供一种半导体器件，参考图12，与前一实施例不同的是，在所述第一开口内的P型功函数层顶部上还形成有第二金属层503，所述第二金属层503位于所述第一金属层303与高k栅介质层206侧壁之间；速搜第二金属层503还位于所述第二开口内的第一金属层303与高k栅介质层206之间。所述接触通孔贯穿所述顶层介质层504以及层间介质层204，所述接触通孔暴露出PMOS区域I的第一金属层303顶部以及第二金属层503顶部，所述接触通孔还暴露出位于第一开口一侧的第一源漏掺杂区211。本实施例中，所述接触通孔与所述第一金属层303交界处位于所述第一金属层303顶部中间位置。
所述半导体器件还包括：贯穿所述顶层介质层504以及层间介质层204的导电通孔，所述导电通孔暴露出位于第二开口两侧的第二源漏掺杂区212；以及填充满所述导电通孔的导电插塞506。
与前一实施例相比，本实施例提供的半导体器件中，所述接触插塞不仅与第一金属层303相接触还与第二金属层503相接触，从而减小了接触插塞与第一栅极结构的接触电阻，进一步改善半导体器件的响应延迟问题。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体器件的形成方法，其特征在于，包括：
提供包括PMOS区域和NMOS区域的基底，所述基底上形成有层间介质层，所述PMOS区域层间介质层内形成有贯穿层间介质层的第一开口，所述NMOS区域层间介质层内形成有贯穿层间介质层的第二开口，所述第一开口两侧的PMOS区域基底内形成有第一源漏掺杂区，其中，所述第一开口底部和侧壁上、以及第二开口底部和侧壁上形成有高k栅介质层，所述第一开口的高k栅介质层上形成有P型功函数层，所述P型功函数层上以及第二开口的高k栅介质层上形成有N型功函数层；
回刻蚀去除位于所述第一开口侧壁上第一厚度的P型功函数层以及N型功函数层，使所述第一开口内的P型功函数层顶部表面低于第一开口顶部，所述第一开口内的N型功函数层顶部表面低于第一开口顶部；
在所述第二开口的N型功函数层上形成盖帽层，所述盖帽层还位于回刻蚀后的第一开口内的N型功函数层上以及P型功函数层上；
在所述盖帽层上形成填充满所述第一开口和第二开口的第一金属层；
回刻蚀去除位于所述PMOS区域高k栅介质层侧壁上的盖帽层，在所述高k栅介质层与第一金属层之间形成第一凹槽；形成填充满所述第一凹槽的第二金属层；
在所述第一金属层上以及层间介质层上形成顶层介质层；
形成贯穿所述顶层介质层以及层间介质层的接触通孔，所述接触通孔暴露出PMOS区域的第一金属层顶部以及位于第一开口一侧的第一源漏掺杂区顶部；
形成填充满所述接触通孔的接触插塞。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述接触通孔还暴露出所述第二金属层顶部。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，在回刻蚀所述PMOS区域的盖帽层的过程中，还回刻蚀去除NMOS区域的盖帽层，且保证NMOS区域剩余盖帽层覆盖第二开口内N型功函数层表面，在所述NMOS区域的高k栅介质层与第一金属层之间形成第二凹槽；且所述第二金属层还填充满所述第二凹槽。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，在回刻蚀所述PMOS区域的盖帽层的过程中，还回刻蚀去除部分第一金属层；所述第二金属层还位于回刻蚀后的第一金属层上，且所述第二金属层顶部与层间介质层顶部齐平。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述盖帽层的材料为TiN或TaN。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一厚度范围为10nm～20nm。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，在回刻蚀去除第一开口侧壁上第一厚度的P型功函数层以及N型功函数层的同时，还刻蚀去除位于第二开口侧壁上第一厚度的N型功函数层。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二开口内高k栅介质层上还形成有阻挡层，且所述阻挡层位于所述高k栅介质层与N型功函数层之间。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，在回刻蚀去除第一开口侧壁上第一厚度的P型功函数层以及N型功函数层的工艺过程中，还刻蚀去除位于第二开口侧壁上第一厚度的N型功函数层以及阻挡层。
10.如权利要求8所述的半导体器件的形成方法，其特征在于，形成所述P型功函数层、N型功函数层以及阻挡层的工艺步骤包括：在所述第一开口以及第二开口的高k栅介质层上形成第一功函数层；刻蚀去除位于第二开口内的第一功函数层；接着，在所述第一功函数层上以及第二开口的高k栅介质层上形成第二功函数层，其中，位于第一开口内的第一功函数层以及第二功函数层作为P型功函数层，位于第二开口内的第二功函数层作为阻挡层；在所述第一开口以及第二开口的第二功函数层上形成N型功函数层。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，所述第一功函数层的材料为TiN、TaN、TiSiN或TaSiN；所述第二功函数层的材料为TiN、TaN、TiSiN或TaSiN。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，回刻蚀去除所述第一开口侧壁上第一厚度的P型功函数层以及N型功函数层的工艺步骤包括：在所述N型功函数层上形成填充满第一开口的填充层；刻蚀位于所述填充层与第一开口侧壁之间的第一厚度的P型功函数层以及N型功函数层；接着，去除所述填充层。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，所述填充层的材料为ODL材料、BARC材料或DUO材料。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，所述接触插塞与所述PMOS区域的第一金属层部分顶部表面相接触。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，所述接触插塞与所述第一金属层顶部交界面位于所述第一金属层顶部中间位置。
16.如权利要求1所述的半导体器件的形成方法，其特征在于，所述PMOS区域为形成上拉晶体管提供工艺平台；所述NMOS区域为形成下拉晶体管或传送门晶体管提供工艺平台。
17.一种半导体器件，其特征在于，包括：
包括PMOS区域和NMOS区域的基底，所述基底上形成有层间介质层，所述PMOS区域层间介质层内形成有贯穿层间介质层的第一开口，所述NMOS区域层间介质层内形成有贯穿层间介质层的第二开口，所述第一开口两侧的PMOS区域基底内形成有第一源漏掺杂区，其中，所述第一开口底部和侧壁上、以及第二开口底部和侧壁上形成有高k栅介质层，所述第一开口的高k栅介质层上形成有P型功函数层，所述P型功函数上以及第二开口的高k栅介质层上形成有N型功函数层，且所述第一开口内的P型功函数层顶部表面低于第一开口顶部，所述第一开口内的N型功函数层顶部表面低于第一开口顶部；
位于所述第一开口内的N型功函数层上的盖帽层，且所述盖帽层还位于第二开口的N型功函数层上；
位于所述盖帽层上且填充满第一开口和第二开口的第一金属层；
所述第一开口内的P型功函数层顶部上形成有第二金属层，且所述第二金属层位于所述第一金属层与高k栅介质层侧壁之间；
位于所述第一金属层上以及层间介质层上的顶层介质层；
贯穿所述顶层介质层以及层间介质层的接触通孔，所述接触通孔暴露出PMOS区域的第一金属层顶部以及位于第一开口一侧的第一源漏掺杂区顶部；
填充满所述接触通孔的接触插塞。
18.如权利要求17所述的半导体器件，其特征在于，所述接触通孔还暴露出所述第二金属层顶部。
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| CN103187367A (zh) * | 2011-12-29 | 2013-07-03 | 联华电子股份有限公司 | 具有金属栅极的半导体元件的制作方法 |
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