KR102449519B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps

Abstract

핀 전계 효과 트랜지스터를 포함하는 반도체 장치는, 제 1 방향으로 연장되는 제 1 게이트 구조물, 제 1 방향으로 연장되고 제 1 방향으로 제 1 게이트 구조물과 정렬되는 제 2 게이트 구조물, 제 1 방향으로 연장되고 제 1 방향과 교차하는 제 2 방향으로 제 1 게이트 구조물과 평행하게 배열된 제 3 게이트 구조물, 제 1 방향으로 연장되고, 제 3 게이트 구조물과 정렬되고 제 2 게이트 구조물과 평행하게 배치된 제 4 게이트 구조물, 제 1 내지 제 4 게이트 전극 사이에 배치된 층간 유전체 층, 및 층간 유전체 층과 상이한 물질로 제조되고 제 1 및 상기 제 3 게이트 구조물과 제 2 및 제 4 게이트 구조물 사이에 배치된 분리 벽을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
다양한 실시예는, 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 산업이 더 높은 장치 밀도, 더 높은 성능 및 더 낮은 비용을 추구하는 나노미터 기술 공정 노드(node)로 발전함에 따라 제조 및 설계 문제로 인해 핀 전계 효과 트랜지스터(Fin FET)와 같은 3차원 설계가 개발되었다. 핀 FET 장치는 전형적으로 종횡비(aspect ratio)가 높고 반도체 트랜지스터 장치의 채널 및 소스/드레인 영역이 형성되는 반도체 핀을 포함한다. 게이트는 채널 및 소스/드레인 영역의 증가된 표면적의 이점을 이용하여 핀 구조물(예를 들어, 래핑(wrapping))의 측면 상에 그리고 이를 따라 형성되어 보다 빠르고, 신뢰성 있고, 더 잘 제어되는 반도체 트랜지스터 장치를 생성한다. 높은 전기 유전 상수를 갖는 하이-케이 게이트 유전체(high-k gate dielectric)와 함께 금속 게이트 구조가 핀 FET 장치에서 종종 사용되며, 게이트 대체 기술에 의해 제조된다.
본 발명의 다양한 실시예에 따른 핀 전계 효과 트랜지스터를 포함하는 반도체 장치는, 제 1 방향으로 연장되는 제 1 게이트 구조물, 상기 제 1 방향으로 연장되고 상기 제 1 방향으로 상기 제 1 게이트 구조물과 정렬되는 제 2 게이트 구조물, 상기 제 1 방향으로 연장되고 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 1 게이트 구조물과 평행하게 배열된 제 3 게이트 구조물, 상기 제 1 방향으로 연장되고, 상기 제 3 게이트 구조물과 정렬되고 상기 제 2 게이트 구조물과 평행하게 배치된 제 4 게이트 구조물, 상기 제 1 내지 제 4 게이트 전극 사이에 배치된 층간 유전체 층, 및 상기 층간 유전체 층과 상이한 물질로 제조되고 상기 제 1 및 제 3 게이트 구조물과 상기 제 2 및 제 4 게이트 구조물 사이에 배치된 분리 벽을 포함할 수 있다.
본 발명의 다양한 실시예에 따른 반도체 장치는, 제 1 방향으로 연장되고 상기 제 1 방향과 교차하는 제 2 방향으로 배열된 복수의 핀 구조물, 상기 제 2 방향으로 연장되고 상기 제 1 방향으로 배열된 복수의 게이트 구조물, 및 게이트 구조물 쌍 및 또 다른 게이트 구조물 쌍을 분리하는 복수의 분리 벽을 포함하고, 상기 복수의 분리 벽은 엇갈린 방식(staggered manner)으로 배열될 수 있다.
본 발명의 다양한 실시예에 따른 반도체 장치를 제조하는 방법은, 희생 게이트 구조물 쌍을, 기판 위에 형성된 채널 영역 위에 형성하는 단계 - 상기 희생 게이트 구조물 쌍 각각의 희생 게이트 구조물은 희생 게이트 전극 층, 희생 게이트 유전체 층 및 상기 희생 게이트 전극 층의 양 측에 배치된 측벽 스페이서 층을 포함함 -, 층간 유전체 층을 상기 희생 게이트 구조물 쌍의 양 측에 형성하는 단계, 상기 희생 게이트 구조물 쌍 및 층간 유전체 층을 패터닝하여 상기 희생 게이트 구조물 쌍이 적어도, 분리 개구부에 의해 분리된 제 1 희생 게이트 구조물 및 제 2 희생 게이트 구조물과 상기 분리 개구부에 의해 분리된 제 3 희생 게이트 구조물 및 제 4 희생 게이트 구조물로 분할되도록 하는 단계, 제 1 절연 물질 및 상기 제 1 절연 물질과 상이한 제 2 절연 물질로 상기 분리 개구부를 충전하여 분리 벽을 형성하는 단계, 상기 희생 게이트 전극 층 및 상기 희생 게이트 유전체 층을 상기 제 1 내지 제 4 희생 게이트 구조물로부터 제거하여, 제 1 전극 공간 및 제 2 전극 공간이 형성되고 상기 분리 벽이 상기 제 1 전극 공간과 상기 제 2 전극 공간 사이에 노출되고 제 3 전극 공간 및 제 4 전극 공간이 형성되고 상기 분리 벽이 상기 제 3 전극 공간과 상기 제 4 전극 공간 사이에 노출되도록 하는 단계, 및 제 1 게이트 구조물, 제 2 게이트 구조물, 제 3 게이트 구조물 및 제 4 게이트 구조물을 각각 상기 제 1 전극 공간, 상기 제 2 전극 공간, 상기 제 3 전극 공간 및 상기 제 4 전극 공간에 형성하는 단계를 포함하고, 상기 희생 게이트 유전체 층을 제거하는 동안, 상기 제 1 내지 제 4 전극 공간에 노출된 상기 제 1 절연 물질의 부분이 제거될 수 있다.
본 발명은 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 특징들이 크기에 맞지 않게 도시되며 단지 예시 목적으로 사용될 수 있다. 실제로, 다양한 특징들의 치수는 명확한 논의를 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 발명의 일실시예에 따른 FET 장치를 제조하기 위한 순차적 공정의 다양한 단계들 중 하나의 단면도를 도시한다.
도 2는 본 발명의 일실시예에 따른 FET 장치를 제조하기 위한 순차적인 공정의 다양한 단계들 중 하나의 단면도를 도시한다.
도 3은 본 발명의 일실시예에 따른 FET 장치를 제조하기 위한 순차적 공정의 다양한 단계들 중 하나의 단면도를 도시한다.
도 4a, 도 4b, 도 4c 및 도 4d는 본 발명의 일실시예에 따른 FET 장치를 제조하기 위한 순차적 공정의 다양한 단계들 중 하나에 대한 다양한 도면들을 도시한다.
도 5a, 도 5b, 및 도 5c는 본 발명의 일실시예에 따른 FET 장치를 제조하기 위한 순차적 공정의 다양한 단계들 중 하나에 대한 다양한 도면들을 도시한다.
도 6a, 도 6b, 도 6c 및 도 6d는 본 발명의 일실시예에 따른 FET 장치를 제조하기 위한 순차적 공정의 다양한 단계들 중 하나에 대한 다양한 도면들을 도시한다.
도 7a 및 도 7b는 본 발명의 일실시예에 따른 FET 장치를 제조하기 위한 순차적 공정의 다양한 단계들 중 하나에 대한 다양한 도면들을 도시한다.
도 8a 및 도 8b는 본 발명의 일실시예에 따른 FET 장치를 제조하기 위한 순차적 공정의 다양한 단계들 중 하나에 대한 다양한 도면들을 도시한다.
도 9a 및 도 9b는 본 발명의 일실시예에 따른 FET 장치를 제조하기 위한 순차적 공정의 다양한 단계들 중 하나에 대한 다양한 도면들을 도시한다.
도 10a, 도 10b 및 도 10c는 본 발명의 일실시예에 따른 FET 장치를 제조하기 위한 순차적 공정의 다양한 단계들 중 하나에 대한 다양한 도면들을 도시한다.
도 11a 및 도 11b는 본 발명의 일실시예에 따른 반도체 장치의 구조들을 도시한다.
도 11c, 도 11d 및 도 11e는 본 발명의 일실시예에 따른 분리 벽의 구조들을 도시한다.
도 12는 본 발명의 일실시예에 따른 FET 장치의 단면도를 도시한다.
도 13은 본 발명의 다른 실시예에 따른 FET 장치의 단면도를 도시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다는 것을 이해해야 한다. 본 개시를 단순화하기 위해 구성 요소 및 배열의 특정 실시예 또는 예가 아래에 설명된다. 이들은 물론 예시일 뿐이며 제한하려는 것이 아니다. 예를 들어, 요소의 치수는 개시된 범위 또는 값으로 제한되지 않고, 공정 조건 및/또는 장치의 바람직한 특성에 의존할 수 있다. 또한, 이하의 설명에서 제2 특징 위에의 또는 제2 특징 상에의 제1 특징의 형성은 제1 및 제2 특징이 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징이 직접 접촉하지 않도록 추가적인 특징이 제1 및 제2 특징 사이에 형성되는 실시예를 포함할 수 있다. 단순화 및 명확화를 위해, 다양한 특징들이 다양한 스케일로 임의로 도시될 수 있다.
또한, 본 명세서에서 "아래(beneath)", "아래(below)", "아래(lower)", "위(above)", "위(upper)"등과 같은 공간적으로 상대적인 용어는 설명의 편의를 위해 도면에 도시된 바와 같은 하나의 구성 요소 또는 특징과는 상이한 구성(들) 또는 특징(들) 과의 관계를 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향 외에 사용 또는 동작 중인 장치의 상이한 방향을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 회전되거나 다른 배향으로), 이하에서 사용되는 공간적으로 상대적인 디스크립터도 마찬가지로 해석될 수 있다. 또한, "~으로 제조되는(made of)"는 "포함하는(comprising)" 또는 "구성되는(consisting of)"을 의미할 수 있다. 본 개시에서, 문구 "A, B 및 C 중 하나"는 "A, B 및/또는 C(A, B, C, A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)"를 의미하며, 달리 언급되지 않는 한 A로부터 하나의 요소, B로부터 하나의 요소, C로부터 하나의 요소를 의미하지 않는다. 전체 개시에서, 소스와 드레인이 상호 교환 가능하게 사용되며, 소스/드레인은 소스와 드레인 중 하나 또는 둘 모두를 지칭한다.
도 1 내지 도 10d는 본 발명의 일실시예에 따른, FET와 같은 반도체 장치의 순차적인 제조 공정의 단면도 및/또는 평면도를 도시한다. 도 1 내지 도 10d에 도시된 공정 이전, 도중 및 이후에 추가적인 작업이 제공될 수 있는 것으로 이해될 수 있고, 상기 방법의 추가적인 실시예를 위해, 이하에서 설명되는 일부 작업이 대체되거나 제거될 수 있다. 작업/공정의 순서는 상호 교환 가능할 수 있다.
도 1은 본 발명의 일부 실시예에 따라 핀 구조물(20)이 기판(10) 상에 형성되는 단면도를 도시한다.
기판(10)은 예를 들어, 불순물 농도가 약 1 Х 1015 cm-3 내지 약 5 Х 1015 cm-3 범위 내인 p형 실리콘 기판이다. 다른 실시예들에서, 기판은 불순물 농도가 약 1 Х 1015 cm-3 내지 약 5 Х 1015 cm-3 범위 내인 n형 실리콘 기판이다.
대안적으로, 기판(10)은 게르마늄과 같은 또 다른 원소 반도체; SiC 및 SiGe와 같은 IV-IV족 화합물 반도체를 포함하는 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 일실시예에서, 기판(10)은 실리콘 온 인슐레이터 (silicon-on insulator, SOI) 기판의 실리콘 층이다. SOI 기판이 사용될 때, 핀 구조물은 SOI 기판의 실리콘 층으로부터 돌출되거나 SOI 기판의 절연체 층으로부터 돌출될 수 있다. 후자의 경우, SOI 기판의 실리콘 층은 핀 구조물을 형성하는데 사용된다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판, 또는 실리콘 산화물과 같은 절연 물질이 또한 기판(10)으로서 사용될 수 있다. 기판(10)은 불순물(예를 들어, p형 또는 n 형 전도성)이 적절하게 도핑된 다양한 영역들을 포함할 수 있다.
핀 구조물(20)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물은 이중 패터닝 또는 다중 패터닝 공정를 포함하는 하나 이상의 포토 리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 더블 패터닝 또는 다중 패터닝 공정은 포토 리소그래피 및 자체 정렬(self-aligned) 공정을 결합하여, 직접 단일의 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 만들 수 있다. 예를 들어, 일실시예에서, 희생 층이 기판 상에 형성되고 포토 리소그래피 공정을 사용하여 패터닝된다. 스페이서들은 자체 정렬 공정을 사용하여 패터닝된 희생 층과 함께 형성된다. 희생 층이 제거되고, 남은 스페이서들을 사용하여 핀 구조물을 패터닝하는데 사용될 수 있다. 일부 실시예에서, 남은 스페이서들은 하드 마스크 층(100)을 패터닝하는데 사용되고 기판은 패터닝된 하드 마스크층(100)을 사용하여 패터닝된다.
하드 마스크 층(100)은, 예를 들어, 일부 실시예에서 패드 산화물(예를 들어, 실리콘 산화물) 층(106) 및 실리콘 질화물(silicon nitride) 마스크 층(107)을 포함한다. 패드 산화물 층(106)은 열산화 또는 CVD 공정을 사용하여 형성될 수 있다. 실리콘 질화물 마스크 층(107)은 스터퍼링 방법과 같은 물리 기상 증착(PVD); 플라즈마 강화 화학 기상 증착(PECVD), 대기압 화학 기상 증착(APCVD), 저압 CVD(LPCVD), 및 고밀도 플라즈마 CVD(HDPCVD)와 같은 CVD, 원자 층 증착(ALD) 및/또는 또 다른 공정에 의해 형성될 수 있다.
일부 실시예에서, 패드 산화물 층(106)의 두께는 약 2nm 내지 약 15nm의 범위 내에 있고, 실리콘 질화물 마스크 층(107)의 두께는 약 2nm 내지 약 50nm의 범위 내에 있다. 하드 마스크 패턴(100)을 에칭 마스크로 사용함으로써, 기판(10)은 건식 에칭 방법 및/또는 습식 에칭 방법을 사용하는 트렌치 에칭에 의해 핀 구조물(20)로 패터닝된다.
일실시예에서, 기판(10) 상에 배치된 핀 구조물(20)은 기판(10)과 동일한 물질로 제조되고 기판(10)으로부터 연석적으로 연장된다. 핀 구조물(20)은 진성(intrinsic)이거나, n형 불순물 또는 p형 불순물로 적절히 도핑될 수 있다.
도 1에서, 4개의 핀 구조물(20)이 배치된다. 이러한 핀 구조물은 p형 핀 FET 및/또는 n형 핀 FET에 사용된다. 핀 구조물(20)의 수는 4개로 제한되지 않는다. 상기 수는 1이거나, 4 이상일 수 있다. 또한, 일부 실시예에서, 패터닝 공정에서 패턴 충실도(pattern fidelity)를 향상시키기 위해 하나 이상의 더미 핀 구조물이 핀 구조물(20)의 양 측면에 인접하게 배치된다. 일부 실시예에서 핀 구조물(20)의 폭(W1)은 약 5nm 내지 약 40nm범위 내에 있을 수 있고, 특정 실시예에서 약 7nm 내지 약 20nm 범위 내에 있을 수 있다. 일부 실시예에서 핀 구조물(20)의 높이(H1)는 약 100nm 내지 약 300nm 범위 내에 있고, 또 다른 실시예에서 약 50nm 내지 100nm의 범위 내에 있다. 핀 구조물(20)의 높이가 균일하지 않은 경우, 기판으로부터의 높이는 핀 구조물의 평균 높이에 대응하는 평면으로부터 측정될 수 있다.
그러면, 도 2에 도시된 바와 같이, 핀 구조물(20)을 완전히 덮도록 격리 절연 층을 형성하기 위한 절연 물질 층(50)이 기판(10) 상에 형성된다.
격리 절연 층(50)에 대한 절연 물질은 예를 들어 저압 화학 기상 증착(LPCVD), 플라즈마-CVD 도는 유동성 CVD에 의해 형성된 이산화 규소물로 제조된다. 유동성 CVD에서, 실리콘 산화물 대신 유동성 유전체 물질이 증착된다. 유동성 유전체 물질은 그 명칭에서 알 수 있듯이, 높은 종횡비로 갭 또는 공간을 채우기 위해 증착 중에 "흐를" 수 있다. 대게, 증착된 막을 유동시키기 위해 다양한 화학 물질이 실리콘 함유 전구체에 첨가된다. 일부 실시예에서, 수소화 질소 결합이 첨가된다. 유동성 유전체 전구체, 특히 유동성 실리콘 산화물 전구체의 예는 실리케이트(silicate), 실록산(siloxane), 메틸 실 세스 퀴 옥산(MSQ), 수소 실 세스 퀴 옥산(HSQ), MSQ/HSQ, 퍼 하이드로 실라 잔(TCPS), 퍼 하이드로-폴리 실라 잔(PSZ), 테트라 에틸 오르토 실리케이트(TEOS), 또는 트리 실릴 아민(TSA)와 같은 실릴-아민을 포함한다. 이러한 유동성 산화 규소 물질은 다중 작동 공정(multiple-operation process)로 형성된다. 유동성 필름이 증착된 후, 경화되고 그 후 어닐링되어 원하지 않는 요소(들)을 제거하여 실리콘 산화물을 형성한다. 원하지 않는 요소(들)이 제거될 때, 유동성 필름은 치밀화되고 수축된다. 일부 실시예에서, 다중 어닐링 공정이 수행된다. 유동성 필름은 두 번 이상 경화 및 어닐링된다. 격리 절연 층(50)은 SOG, SiO, SiON, SiOCN 또는 불소 도핑 규산염 유리(FSG)일 수 있다. 격리 절연 층(50)은 붕소 및/또는 인으로 도핑될 수 있다.
격리 절연 층(50)을 형성한 후, 패드 절연 층(106) 및 실리콘 질화물 마스크 층(107)을 포함하는 격리 절연 층(50) 및 마스크 층(100)의 상부를 제거하도록 평탄화 작업이 수행된다. 그리고, 도 3에 도시된 바와 같이, 채널 영역이 되는 핀 구조물(20)의 상부가 노출되도록 격리 절연 층(50)이 추가로 제거된다.
격리 절연 층(50)을 형성한 후, 격리 절연 층(50)의 품질을 향상시키기 위해 열 공정, 예를 들어 어닐링 공정이 선택적으로 수행된다. 특정 실시예에서, 열 공정은 불활성 기체 주위, 예를 들어 N2, Ar 또는 He 조명(ambient)과 같은 비활성 기체 조명에서 약 900°C 내지 약 1050°C 범위의 온도에서 약 1.5초 내지 약 10초 동안 급속 열 어닐링(RTA)을 사용하여 수행된다.
도 4A 내지 도 4D에 도시된 바와 같이, 핀 구조물(20)의 상부가 격리 절연 층(50)으로부터 노출된 후에, 희생 게이트 절연 층(105) 및 폴리 실리콘 층이 격리 절연 층(50) 및 노출된 핀 구조물(20) 상에 형성되고, 폴리 실리콘으로 제조된희생 게이트 층(110)을 얻기 위해 패터닝 작업이 수행된다. 희생 게이트 절연 층(105)은 CVD, PVD, ALD, e-빔 증발 또는 또 다른 적절한 공정에 의해 형성된 실리콘 산화물일 수 있다. 일부 실시예에서, 폴리 실리콘 층의 두께는 약 5nm 내지 100nm 범위 내에 있다. 도 9a 내지 10d에서 기술되는 게이트 교체 기술에서, 희생 게이트 절연 층(105) 및 희생 게이트 층(110)은 모두 나중에 제거되는 더미 층이다.
폴리 실리콘 층을 패터닝한 후, 측벽 절연 층(80)(게이트 측벽 스페이서)이 또한 희생 게이트 층(110)의 양 측면에 형성된다. 측벽 절연 층(80)은 SiN, SiCN, SiON 또는 SiOCN와 같은 물질들에 기초하는 실리콘 산화물 또는 실리콘 질화물의 하나 이상의 층으로 이루어진다. 일실시예에서, 실리콘 질화물이 사용된다.
측벽 절연 층(80)이 형성된 후에, 일부 실시예에서, 폴리 실리콘 층(110) 및 측벽 절연 층(80) 상에 콘택 에칭 정지 층(contact-etch stop layer, CESL)으로서 사용되는 절연 층(90)이 형성된다. CESL 층(90)은 SiN, SiCN, SiON 또는 SiOCN과 같은 실리콘 산화물 또는 실리콘 질화물계 물질의 하나 이상의 층으로 구성된다. 일실시예에서, 실리콘 질화물이 사용된다.
또한, 측벽 절연 층(80)과 CESL(90)을 갖는 희생 게이트 층(110) 사이의 공간 및 희생 게이트 층(110) 상에 층간 유전체층(ILD)(70)이 형성된다. ILD 층(70)은 실리콘 산화물, 실리콘을 포함할 수 있다. 질화물, 실리콘 산 실화물(SiON), SiOCN, 불소 도핑된 실리케이트 유리(FSG), 또는 로우-케이(low-k) 유전체 물질이며, CVD 또는 또 다른 적절한 공정으로 제조될 수 있다. 격리 절연 층(50)의 절연 물질은 ILD 층(70)의 절연 물질과 동일하거나 상이할 수 있다.
도 4a 내지 도 4d에 도시된 구조를 획득하기 위해, 에치백 공정 및/또는 화학 기계적 연마(CMP)와 같은 평탄화 공정이 수행된다. 도 4a 및 도 4b는 희생 게이트 층(110) 및 층간 유전체층(70)이 형성되고 CMP 공정이 수행된 후의 핀 FET 장치의 평면도(상면도) 및 사시도이다. 도 1 내지 도 3 및 도 4c는 도 4a의 X1-X1 선에 따른 단면도에 대응한다. 도 4d는 도 1의 Y1-Y1 선에 따른 도 4a의 밀폐부 B1에 대응한다. 도 4a 내지 도 4b에서, CESL(90)은 생략된다.
도 4a 및 도 4b에 도시된 바와 같이, 희생 게이트 층(110)은 일정한 피치로 일 방향(X 방향)으로 연장되는 라인-앤-스페이스(line-and-space) 배열로 형성된다. 희생 게이트 층(110)은 일 방향에 수직인 또 다른 방향(Y 방향)으로 연장되는 또 다른 라인-앤-스페이스 배열 및 다른 치수를 갖는 또 다른 라인-앤-스페이스 배열을 포함할 수 있다.
희생 게이트 층(110)은 핀 구조물(20)로 형성된 핀 FET의 채널 영역을 커버한다. 다시 말해, 희생 게이트 층(110)은 채널 영역 위에 형성된다. 게이트 층에 의해 커버되지 않는 핀 구조물은 적절한 소스/드레인 제조 공정들에 의해 소스/드레인 영역이 될 것이다.
다음으로, 도 5a 내지 도 5c에 도시된 바와 같이, 마스크 패턴(120)이 도 4a 내지 도 4d에 도시된 구조 위에 형성된다. 도 5a는 도 4a의 X1-X1 라인에 대응하는 단면도이고, 도 5b는 도 4a의 Y1-Y1 라인에 대응하는 단면도이고, 도 5c는 평면도이다. 마스크 패턴(120)은, 예를 들어 폴리 실리콘에 대한 높은 에칭 선택성을 갖는 물질로 형성된다. 일실시예에서, 마스크 패턴(120)은 실리콘 질화물로 제조된다. 마스크 패턴(120)은 개구(125)를 갖는다. X 방향을 따른 개구(125)의 폭(W2)은, 게이트 구조물의 피치에 따라, 일부 실시예에서 약 5nm 내지 약 100nm 범위 내에 있고, 다른 실시예에서는 약 10nm 내지 약 30 nm 범위 내에 있다. Y 방향을 따른 개구(125)의 폭(W2)은 바람직한 수의 게이트 구조를 노출시키도록 조정된다. 도 5c에서, Y 방향을 따른 개구(125)의 폭은 2 개의 게이트 구조물이 개구(125)에 노출되는 길이이고, Y 방향의 개구의 에지는 ILD 층(70) 위의 인접한 게이트 구조물 사이에 위치된다. 일부 실시예에서, 폭(W2)은 2L+S < W2 < 2L+3S를 만족하고, 여기서 L은 게이트 구조물의 폭이고, S는 인접한 게이트 구조물 사이의 공간이다. 또 다른 실시예에서, 개구(125)는 3개 이상의 게이트 구조물, 예를 들어 3개 이상, 예를 들어 3개, 4개, 5개 또는 6개의 게이트 구조물 상에 배치된다. Y 방향을 따른 개구(125)의 폭(W3)은, 핀 구조물의 피치에 따라, 일부 실시예에서 약 10nm 내지 약 50nm 범위 내에 있고, 다른 실시예에서는 약 15nm 내지 30nm 범위 내에 있다.
그리고, 도 6a 및 도 6b에 도시된 바와 같이, 마스크 패턴(120)을 에칭 마스크로서 사용하여, 희생 게이트 층(110)의 일부, 게이트 절연 층(105), 게이트 측벽 스페이서(80), 에칭 정지 층(90) 및 ILD 층(70)이 제거된다. 일부 실시예에서, 게이트 층의 에칭은 3 내지 20mTorr의 압력 하에, CH4, CF4, CH2F2, CHF3, O2, HBr, Cl2, NF3, N2 및/또는 He를 포함하는 가스를 사용한 플라즈마 에칭에 의해 수행된다. 다양한 물질이 에칭되기 때문에, 일부 실시예에서 에칭 작업은 상이한 애칭제를 사용하는 다중 에칭 작업을 포함한다. 에칭 작업은 하나 이상의 습식 에칭 및/또는 건식 에칭 작업을 포함한다.
분리 개구부(130)를 형성하기 위한 에칭은 게이트 절연 층(105)을 포함하는(폴리 실리콘 에칭 및/또는 실리콘 질화물 에칭과 상이한 에칭 조건을 갖는) 산화층을 에칭하는 것을 수반한다. 도 6a 및 도 6b에 도시된 바와 같이, 일부 실시예에서 산화물 에칭 동안, 격리 절연 층(50)의 표면 부분(51)도 에칭된다. 격리 절연 층(50)의 표면 부분(51)의 에칭 깊이인 깊이(D1)는 약 1nm 내지 약 10nm의 범위 내에 있다.
도 6에는 분리 개구부(130)의 단면도가 직사각형 형상을 가짐이 도시되어 있지만, 일부 실시예에서는, 분리 개구부(130)는 더 큰 상부 크기 및 더 작은 하부를 크기를 갖는 테이퍼 형상을 갖는다. 또한, 도 6b에 도시된 바와 같이, 측벽 절연 층(80) 및 CESL(90)은 개구부(130)에 유지된다.
또한, 도 6c 및 도 6d에 도시된 바와 같이, 분리 개구부(130)의 바닥은 게이트 구조물을 반영하는 볼록 및 오목 부분을 갖는다. 일부 실시예에서, 도 6c에 도시된 바와 같이 분리 개구부(130)의 바닥은 게이트 구조물에 대응하는 위치에 돌출부를 포함하고, 그리고 다른 실시예에서는, 도 6d에 도시된 바와 같이 분리 개구부(130)의 바닥은 게이트 구조물에 대응하는 위치에 리세스를 포함한다. 일부 실시예에서, 분리 개구부(130)의 바닥의 요철은 약 5nm 내지 약 20nm(최대-최소 값)의 범위 내에 있다.
그리고, 도 7a 및 도 7b에 도시된 바와 같이, 얇은 필링 절연 층(filling insulating layer)(140) 및 두꺼운 필링 절연 층(150)이 도 6a 및 도 6b의 결과 구조 위에 형성된다.
얇은 절연 층(140)은, 예를 들어, 게이트 절연 층(105)과 동일한 물질으로 제조된다. 이 실시예에서, 실리콘 산화물이 사용된다. 얇은 필링 절연 층(140)은 CVD 또는 ALD로 제조된다. 특정 실시예에서, ALD가 사용된다. 얇은 절연 층의 바람직한 두께 및/또는 커버리지에 따라, 일부 실시예에서 ALD는 약 25°C(실온) 내지 약 400°C 범위 내의 기판 온도에서 수행되고, 또 다른 실시예에서 온도는 65°C 내지 150°C 범위 내이다. 일부 실시예에서, 얇은 층의 바람직한 두께 및/또는 커버리지에 따라, ALD는 약 1500mTorr 내지 약 4000mTorr 범위 내의 압력에서 수행된다. 일부 실시예에서, 전구체(예: SiH4, Si2H6, O2)는 가스 펄스로서 공급되고, ALD 공정의 한 사이클은 Si 전구체를 공급하는 하나의 펄스 및 O 전구체를 공급하는 하나의 펄스를 포함한다. 일부 실시예에서, 얇은 절연 층의 바람직한 두께에 따라, 2 내지 30 사이클의 ALD 공정이 수행된다. 일부 실시예에서, 마스크 패턴(120) 상에 형성된 얇은 필링 절연 층(140)의 표면 거칠기는 약 0.1 nm 내지 약 2.5 nm의 범위 내에 있다.
일부 실시예에서, 얇은 필링 절연 층(140)의 두께는 약 0.5nm 내지 약 5nm의 범위 내이고, 또 다른 실시예에서는 약 1nm 내지 3nm 내의 범위이다. 도 7a 및 도 7b에 도시된 바와 같이, 얇은 필링 충전 절연 층(140)은 분리 개구부(130)에서 마스크 패턴(120) 위에 컨포멀하게(conformally) 형성된다.
두꺼운 필링 절연 층(150)은 얇은 필링 절연 물질(140)과 또 다른 물질으로 제조되고 SiN, SiCN, SiON 또는 SiOCN과 같은 질화규소계 물질을 포함한다. 일실시예에서, 실리콘 질화물이 사용된다. 두꺼운 필링 절연 물질(150)는 CVD 또는 ALD에 의해 제조된다. 특정 실시예에서, ALD가 사용된다. 두꺼운 필링 절연 층(150)은 분리 개구부(130)에서 얇은 충전 절연 층(140) 위에 그리고 마스크 패턴(120) 위에 컨포멀하게 형성된다. 일부 실시예에서, 얇은 필링 절연 층(140)의 바닥은 분리 개구부(130)의 바닥의 불균일성을 반영하는 불균일성을 갖는다.
분리 충전부(130)가 얇은 필링 절연 층(140) 및 두꺼운 필링 절연 층(150)에 의해 채워진 후 CMP 공정과 같은 평탄화 작업이 수행되어 도 8a 및 도 8b에 도시된 바와 같이 희생 게이트 층(110)의 상부 표면을 노출시킨다. 다시 말해, 희생 게이트 층(100)은 CMP 공정을 위한 스토퍼로서 기능한다. 평탄화 작업에 의해, 분리 벽(155)이 형성된다.
희생 게이트 층(110)을 누출시키기 위한 평탄화 작업 후에, 희생 게이트 층(110) 및 희생 게이트 절연 층(105)은 건식 에칭 및/또는 습식 에칭을 사용하여 제거되어, 도 9a 및 도 9b에 도시된 바와 같이 게이트 개구부(145)를 형성한다. 희생 게이트 절연 층(105)을 제거하는 동안, 얇은 필링 절연 층(140)은 희생 게이트 절연 층(105)(예를 들어, 실리콘 산화물)과 동일한 물질로 제조되므로, 에칭 공정에 노출되는 얇은 필링 절연 층(140)의 일부 또한 제거된다. 도 9a에 도시된 바와 같이, 희생 게이트 층(110)과 두꺼운 충전 절연 층(150) 사이에 배치된 얇은 필링 절연 층(140)이 제거된다.
다음으로, 도 10a-10d에 도시된 바와 같이, 게이트 유전체 층(160) 및 금속 게이트 전극 층(170)을 포함하는 금속 게이트 구조물이 형성된다.
특정 실시예에서, 게이트 유전체 층(160)은 실리콘 산화물, 실리콘 질화물, 또는 하이-케이 유전체 물질, 또 다른 적합한 유전체 물질 및/또는 이들의 조합과 같은 유전체 물질의 하나 이상의 층을 포함한다. 하이-케이 유전체 물질의 예시는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 산화 지르코늄, 산화 알루미늄, 산화 티타늄, 이산화 하프늄-알루미나(HfO2-Al2O3) 합금, 기타 적합한 하이-케이 유전체 물질 및/또는 이들의 조합을 포함한다.
금속 게이트 전극 층(170)은 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 또 다른 적합한 물질 및/또는 이들의 조합을 포함한다.
특정 실시 예에서, 하나 이상의 일함수 조절 층(도시되지 않음)이 또한 게이트 유전체 층(160)과 금속 게이트 전극 층(170) 사이에 배치된다. 일함수 조절 층은 단일 층의 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC과 같은 전도성 물질 또는 이러한 물질 중 2 이상의 다중 층으로 제조된다. n-채널 FET의 경우, 일함수 조절 층으로서 TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 사용되고, p-채널 FET의 경우 하나 이상의 TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co이 사용된다. 일함수 조절 층은 ALD, PVD, CVD, e-빔 증발 또는 또 다른 적절한 공정에 의해 형성될 수 있다. 또한, 일함수 조절 층은 서로 다른 금속 층을 사용할 수 있는 n-채널 핀 FET 및 p-채널 핀 FET에 대해 별도로 형성될 수 있다.
금속 게이트 구조물을 형성함에 있어서, 게이트 유전체 층, 일 함수 조절 층 및 게이트 전극 층은 적합한 막 형성 방법, 예를 들어 게이트 유전체 층을 위한 CVD 또는 ALD 및 CVD, PVD, ALD 또는 전기 도금에 의해 형성된다. 금속 층들과 CMP와 같은 평탄화 작업이 수행된다.
일부 실시예에서, 도 10a에 도시된 바와 같이 게이트 유전체 층(160)은 얇은 필링 절연 층(140)과 접촉한다.
도 10c 및 도 10d는 금속 게이트 구조물이 형성된 후의 평면도를 도시한다. 도 10d는 도 10c의 밀폐부(B2)의 확대도이다. 도 10c 및 도 10d에 도시된 바와 같이, 금속 게이트 구조물(160, 170)은 연속 분리 벽(155)에 의해 분리된다.
도 10d에 도시된 바와 같이, X 방향을 따른 분리 벽(155)의 폭(W4)(얇은 필링 절연 층(140)을 포함함)은, 게이트 구조물의 피치에 따라, 일부 실시예에서 약 5nm 내지 약 100nm의 범위 내에 있고, 또 다른 실시예에서 약 10nm 내지 약 30nm의 범위 내에 있다. Y 방향을 따른 분리 벽(155)의 폭(W5)은 일부 실시예에서 약 8nm 내지 약 40nm의 범위 내에 있고, 또 다른 실시예에서 약 12nm 내지 25nm 범위 내에 있다. 일부 실시예에서, 비율 W4/W5는 약 2 내지 약 5 범위 내에 있다. 일부 실시예에서, 게이트 전극의 피치에 따라, 에칭 정지 층(90)과 분리 벽(155)의 단부 사이의 돌출 양(protrusion amount)(W6)은 약 2nm 내지 약 10nm 범위에 있다.
도 10a-10d에 도시된 구조물은 상호 접속 비아, 상호 접속 금속 층, 패시베이션 층(passivation layer) 등과 같은 다양한 특징을 형성하기 위한 추가 CMOS 공정을 겪는 것으로 이해된다.
전술한 실시예에서, 희생 게이트 층(110)은 2 개의 게이트 층으로 분리된다. 그러나, 또 다른 실시예에서, 희생 게이트 층(110)은 도 6a-8b의 패터닝 작업에 의해 2 개 이상의 게이트 층으로 분리된다. 이러한 경우, 도 11a에 도시된 바와 같이, 게이트 전극 층(170)을 각각 포함하는 다중 게이트 구조물은 분리 벽(155)에 의해 정렬 및 분리된다.
일부 실시예에서, 하나의 분리 벽(155)은 도 11a에 도시된 바와 같이 게이트 전극 쌍(170)을 분리한다. 일부 실시예에서, 분리 벽(155)은 도 11a에 도시된 바와 같이 엇갈린 방식으로 배열된다. 일부 실시예에서, X 방향으로 분리된 분리 벽(155)의 피치는 핀 구조물(20)의 피치의 약 2배이다. 또 다른 실시예에서, X 방향의 분리 벽(155)의 피치는 핀 구조물(20)의 피치의 약 3배 또는 4배이다.
일부 실시예에서, 도 11a의 회로는 정적 랜덤 액세스 메모리(SRAM)을 위한 것이다.
또한, 희생 게이트 층(110)은 분리 에칭 동작 전에 종 방향(X 방향)으로 2 개의 단부를 갖는다. 일부 실시예에서, 분리 벽(155)은 도 11a의 B3 영역에 도시된 바와 같이 이들 단부 중 적어도 하나에 형성된다. 이러한 경우, 게이트 전극 층(170)을 포함하는 게이트 구조물은 2개의 분리 벽(155)에 의해 샌드위치된다. 일부 실시예에서, 양 단부는 분리 벽(155)을 갖는다.
다른 실시예에서, 분리 벽(155)은 도 11a의 B4 영역에 도시된 바와 같이 적어도 하나의 단부에 형성되지 않는다. 이 경우, 게이트 전극 층(170)을 포함하는 게이트 구조의 일단은 분리 벽(155)을 가지며, 게이트 구조의 타단은 도 11b에 도시된 구조를 갖는다. 도 11b는 도 11a의 라인 B5의 단면도이다. 도 11b에 도시된 바와 같이, 게이트 구조물, 특히 게이트 유전체 층(160)은 ILD 층(70)과 접촉한다. 일부 실시예에서, 양 단부는 분리 벽(155)을 갖지 않는다. 일부 실시예에서, 게이트 구조물의 단부에 형성된 분리 벽(155)은 단부 이외의 영역에 형성된 분리벽(155) 보다 Y 방향으로 더 긴 폭을 갖는다. 일부 실시예에서, 게이트 구조물의 단부에 형성된 분리 벽(155)은 2 개 이상의 게이트 구조물(예를 들어, 4-16)을 덮는다.
도 11c 내지 도 11e는 다양한 실시예에 따른 분리 벽들(155)(두꺼운 필링 절연 층부만이 도시됨)의 평면도들을 도시한다. 일부 실시예에서, 도 11c에 도시된 바와 같이, 분리 벽(155)은 둥근 모서리를 갖는 직사각형 형상을 갖는다. 또 다른 실시예에서, 분리 벽(155)은 도 11d에 도시된 바와 같이 직사각형 본체부와 2 개의 반원형 또는 반원형 단부를 갖는다. 또 다른 실시예에서, 분리 벽(155)은 도 1에 도시된 바와 같이 타원형이다. 분리 벽의 너비는 X 및 Y 방향의 최대 길이이다.
또 다른 실시 예에서, 희생 게이트 절연 층 (105)은 더미 층이 아니며 FET 장치에서 최종적으로 사용되는 유전체 물질로 제조된다. 그러한 경우에, 상술한 하이-케이 유전체 물질이 사용될 수 있다. 게이트 절연 층 (105)이 더미 층이 아닌 경우, 게이트 절연 층(105)은 얇은 필링 절연 층(140)과는 상이한 물질로 이루어질 수있다. 도 9a 및 도 9b의 작업에서, 개구부(145)에서 게이트 절연막 (105) (예를 들어, 하이-케이 유전체 물질)은 제거되지 않는다. 다음으로, 얇은 필링 절연 층(140)을 제거하기 위한 추가 작업이 수행되어 게이트 절연 층(105)의 존재를 제외하고 도 9a와 유사한 구조를 얻는다. 이 경우, 게이트 유전체 층(160)(도 10a 참조)의 형성이 필요하지 않기 때문에, 금속 게이트 전극층(170)은 도 12에 도시된 바와 같이 분리 벽(155)과 접촉한다.
상술한 실시예에서, 핀 FET가 사용된다. 그러나, 도 13에 도시된 바와 같이, 전술한 기술은 평면형 FET에도 적용될 수 있다. 도 13에 도시된 바와 같이, FET은 반도체 기판의 채널 영역(22) 및 채널 영역(22) 위에 형성된 게이트 유전체 층(160') 및 게이트 유전체 층(160') 위에 형성된 게이트 전극 층(170')을 포함하는 게이트 구조물을 포함한다. 채널 영역은 분리 절연 층(50)에 의해 분리되고 2 개의 게이트 구조는 분리 벽(155)에 의해 분리된다.
본 명세서에 기술 된 다양한 실시예 또는 예는 기존 기술에 비해 몇 가지 이점을 제공한다. 예를 들어, 이후에 얇은 필링 충전 층(140)이 제거되므로, 금속 게이트 물질로 채워지는 게이트 공간의 Y 방향의 폭이 더 커질 수있다. 게이트 개구부가 커지면, 공극(void)을 형성하지 않고 금속 게이트 전극 물질와 같은 금속 게이트 물질을 개구부에 완전히 채울 수 있다.
모든 이점이 본 명세서에서 반드시 논의 된 것은 아니며, 모든 실시 예 또는 예에 대해 특별한 이점이 요구되지 않으며, 또 다른 실시예 또는 예는 또 다른 이점을 제공할 수 있음을 이해할 것이다.
본 개시의 일 양태에 따르면, 핀 전계 효과 트랜지스터를 포함하는 반도체 장치는, 제 1 방향으로 연장되는 제 1 게이트 구조물, 제 1 방향으로 연장되고 제 1 방향으로 제 1 게이트 구조물과 정렬되는 제 2 게이트 구조물, 제 1 방향으로 연장되고 제 1 방향과 교차하는 제 2 방향으로 상기 제 1 게이트 구조물과 평행하게 배열된 제 3 게이트 구조물, 상기 제 1 방향으로 연장되고, 상기 제 3 게이트 구조물과 정렬되고 상기 제 2 게이트 구조물과 평행하게 배치된 제 4 게이트 구조물, 제 1 내지 제 4 게이트 전극 사이에 배치된 층간 유전체 층, 및 층간 유전체 층과 상이한 물질로 제조되고 제 1 및 제 3 게이트 구조물과 제 2 및 제 4 게이트 구조물 사이에 배치된 분리 벽을 포함한다. 상기 및 하기 실시예들 중 하나 이상에서, 분리 벽은 제 1 내지 제 4 게이트 구조물과 접촉하고 제 1 내지 제 4 게이트 구조물 이외의 게이트 구조물과는 접촉하지 않는다. 상기 및 하기 실시예 중 하나 이상에서, 측면 층이 분리 벽의 제 2 방향으로의 측면 상에 배치되고, 분리 벽의 코어 부분을 형성하는 물질은 측면 층을 형성하는 물질과 상이하다. 상기 및 하기 실시예 중 하나 이상에서, 분리 벽의 코어 부분은 질화규소계 물질로 제조되고 측면 층은 산화규소로 제조된다. 상기 및 하기 실시예 중 하나 이상에서, 분리 벽의 제 1 방향의 측면은 제 1 내지 제 4 게이트 구조물 각각의 게이트 유전층과 접촉한다. 상기 및 하기 실시예 중 하나 이상에서, 하부 층은 분리 벽의 하부 부분 아래에 제공되며, 하부 층을 형성하는 물질은 측면 층을 형성하는 물질과 동일하다. 상기 및 하기 실시예 중 하나 이상에서, 제 1 내지 제 4 게이트 구조물 각각은 게이트 측벽 스페이서를 포함하고, 게이트 측벽 스페이서는 분리 벽과 접촉한다. 상기 및 하기 실시 예들 중 하나 이상에서, 제 1 내지 제 4 게이트 구조물은 격리 절연 층의 상부 표면 상에 배치되고, 분리 벽의 바닥은 격리 절연 층의 상부 표면 아래에 위치된다. 상기 및 하기 실시예 중 하나 이상에서, 제 1 게이트 구조물은 제 1 방향으로 제 1 단부 및 제 2 단부를 가지며, 제 1 게이트 구조물의 제 1 단부는 분리 벽과 접촉하고, 제 1 게이트 구조물의 제 2 단부는 분리 벽과는 상이한 층간 유전체 층과 접촉한다. 상기 및 하기 실시 양태 중 하나 이상에서, 분리 벽의 단부는 층간 유전층 내로 침투한다. 상기 및 하기 실시예 중 하나 이상에서, 제 1 내지 제 4 게이트 구조물 각각은 제 2 방향으로 연장되는 2 개의 핀 구조물 위에 배치된다.
본 개시의 또 다른 양태에 따르면, 반도체 장치는 제 1 방향으로 연장되고 제 1 방향과 교차하는 제 2 방향으로 배열된 복수의 핀 구조물, 제 2 방향으로 연장되고 제 1 방향으로 배열된 복수의 게이트 구조물, 및 게이트 구조물 쌍 및 또 다른 게이트 구조물 쌍을 분리하는 복수의 분리 벽을 포함한다. 복수의 분리 벽은 엇갈린 방식으로 배열된다. 상기 및 하기 실시예 중 하나 이상에서, 제 2 방향으로 연장되는 라인을 따른 복수의 분리 벽의 피치는 복수의 핀 구조물의 피치의 2 배이다. 상기 및 하기 실시예 중 하나 이상에서, 복수의 분리 벽 각각은 게이트 구조물 쌍 및 또 다른 게이트 구조물 쌍과 접촉하고, 게이트 구조물 쌍 및 또 다른 게이트 구조물 쌍 이외의 게이트 구조물과 접촉하지 않는다. 상기 및 하기 실시예 중 하나 이상에서, 반도체 장치는 일 측면 및 또 다른 측면을 갖는 단부 분리 벽을 더 포함하고, 일 측면은 게이트 구조물 쌍과 접촉하고 또 다른 측면은 층간 유전체 층과 접촉한다.
본 개시의 또 다른 양태에 따르면, 반도체 장치를 제조하는 방법에 있어서, 희생 게이트 구조물 쌍이 기판 위에 형성된 채널 영역 위에 형성된다. 희생 게이트 구조물 쌍의 각각의 희생 게이트 구조물은 희생 게이트 전극 층, 희생 게이트 유전체 층 및 희생 게이트 전극 층의 양 측에 배치된 측벽 스페이서 층을 포함한다. 층간 유전체 층은 희생 게이트 구조물 쌍의 양 측에 있다. 희생 게이트 구조물 쌍 및 층간 유전체 층은 패터닝되어 희생 게이트 구조물 쌍이 분리 개구부에 의해 분리된 제 1 희생 게이트 구조물 및 제 2 희생 게이트 구조물과 분리 개구부에 의해 분리된 제 3 희생 게이트 구조물 및 제 4 희생 게이트 구조물로 분할되도록 한다. 분리 벽은 제 1 절연 물질 및 제 1 절연 물질과 상이한 제 2 절연 물질로 분리 개구부를 충전함으로써 형성된다. 희생 게이트 전극 층 및 희생 게이트 유전체 층은 제 1 내지 제 4 희생 게이트 구조물로부터 제거되어, 제 1 전극 공간 및 제 2 전극 공간이 형성되고 분리 벽이 제 1 전극 공간과 제 2 전극 공간 사이에 노출되고 제 3 전극 공간 및 제 4 전극 공간이 형성되고 분리 벽이 제 3 전극 공간과 제 4 전극 공간 사이에 노출된다. 제 1 게이트 구조물, 제 2 게이트 구조물, 제 3 게이트 구조물 및 제 4 게이트 구조물이 제 1 전극 공간, 제 2 전극 공간, 제 3 전극 공간 및 제 4 전극 공간에 각각 형성된다. 희생 게이트 유전체 층을 제거하는 동안, 제 1 내지 제 4 전극 공간에 노출된 제 1 절연 물질의 부분이 제거된다. 상기 및 하기 실시예들 중 하나 이상에서, 희생 게이트 유전체 층 및 제 1 절연 물질은 동일한 물질로 제조된다. 상기 및 하기 실시예들 중 하나 이상에서, 희생 게이트 구조물 쌍을 패터닝하기 전에 희생 게이트 구조물 쌍 위에 제 3 절연 층이 형성된다. 상기 및 하기 실시예 중 하나 이상에서, 핀 구조물이 기판 위에 형성되고, 기판 상에 격리 절연 층이 형성되어 핀 구조물의 상부가 격리 절연 층으로부터 노출되고, 채널 영역이 핀 구조물의 노출 된 상부 부분에 포함된다. 상기 및 하기 실시예 중 하나 이상에서, 희생 게이트 구조물 쌍을 패터닝하는데 있어서, 격리 절연 층의 상부 표면이 부분적으로 에칭되어 분리 개구부의 바닥이 격리 절연 층의 상부 표면 아래에 위치된다.
전술 한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시예 또는 예의 특징을 개략적으로 설명한다. 당업자는 본 발명이 동일한 목적을 수행하고 및/또는 본 명세서에 도입 된 실시 예 또는 예의 동일한 장점을 달성하기 위한 또 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있음을 이해해야한다. 당업자는 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.

Claims (10)

  1. 핀 전계 효과 트랜지스터를 포함하는 반도체 장치에 있어서,
    제 1 방향으로 연장되는 제 1 게이트 구조물;
    상기 제 1 방향으로 연장되고 상기 제 1 방향으로 상기 제 1 게이트 구조물과 정렬되는 제 2 게이트 구조물;
    상기 제 1 방향으로 연장되고 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 1 게이트 구조물과 평행하게 배열된 제 3 게이트 구조물;
    상기 제 1 방향으로 연장되고, 상기 제 3 게이트 구조물과 정렬되고 상기 제 2 게이트 구조물과 평행하게 배열된 제 4 게이트 구조물;
    상기 제 1 내지 제 4 게이트 구조물 사이에 배치된 층간 유전체 층; 및
    상기 층간 유전체 층과 상이한 물질로 제조되고 상기 제 1 및 제 2 게이트 구조물 및 상기 제 3 및 제 4 게이트 구조물 사이에 배치된 분리 벽
    을 포함하고
    상기 제 1 내지 제 4 게이트 구조물 각각은 게이트 측벽 스페이서들을 포함하고,
    상기 제 1 게이트 구조물의 게이트 측벽 스페이서들 및 상기 제 2 게이트 구조물의 게이트 측벽 스페이서들은 상기 분리 벽에 의해 분리되고 불연속적이며,
    상기 분리 벽은 코어 부분 및 측면 층들을 포함하고, 상기 측면 층들은 상기 제 1 방향으로 연장되는 상기 코어 부분의 제 1 측면들 상에 배치되고,
    상기 분리 벽의 코어 부분을 형성하는 물질은 상기 측면 층들을 형성하는 물질과 상이하고,
    상기 측면 층들은 상기 층간 유전체 층과 직접 접촉하는, 핀 전계 효과 트랜지스터를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 분리 벽은 상기 제 1 내지 제 4 게이트 구조물과 접촉하고, 상기 제 1 내지 제 4 게이트 구조물 이외의 게이트 구조물과는 접촉하지 않는, 핀 전계 효과 트랜지스터를 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 코어 부분의 일부는 상기 층간 유전체 층과 직접 접촉하는, 핀 전계 효과 트랜지스터를 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 방향으로 연장되는 상기 코어 부분의 제 2 측면들은 상기 층간 유전체 층 및 상기 제 1 내지 제 4 게이트 구조물 각각의 게이트 유전체 층과 접촉하는, 핀 전계 효과 트랜지스터를 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 내지 제 4 게이트 구조물은 격리 절연 층의 상부 표면 상에 배치되고,
    상기 분리 벽의 바닥은 상기 격리 절연 층의 상기 상부 표면 아래에 위치되는, 핀 전계 효과 트랜지스터를 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 게이트 구조물은 상기 제 1 방향으로 제 1 단부 및 제 2 단부를 가지며,
    상기 제 1 게이트 구조물의 상기 제 1 단부는 상기 분리 벽과 접촉하고,
    상기 제 1 게이트 구조물의 상기 제 2 단부는 상기 층간 유전체 층과 접촉하는, 핀 전계 효과 트랜지스터를 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 분리 벽의 단부는 상기 층간 유전체 층 내로 침투하는, 핀 전계 효과 트랜지스터를 포함하는 반도체 장치.
  8. 반도체 장치에 있어서,
    제 1 방향으로 연장되고 상기 제 1 방향과 교차하는 제 2 방향으로 배열된 복수의 핀 구조물들;
    상기 제 2 방향으로 연장되고 상기 제 1 방향으로 배열된 복수의 게이트 구조물들; 및
    복수의 분리 벽들 - 상기 복수의 분리 벽들 각각의 분리 벽은 게이트 구조물 쌍 및 또 다른 게이트 구조물 쌍을 분리하고, 상기 게이트 구조물 쌍 및 상기 또 다른 게이트 구조물 쌍과 접촉함 -
    을 포함하고,
    상기 복수의 분리 벽들은 엇갈린 방식(staggered manner)으로 배열되는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 복수의 분리 벽들의 각각의 분리 벽은 상기 게이트 구조물 쌍 및 상기 또 다른 게이트 구조물 쌍과 접촉하고, 상기 게이트 구조물 쌍 및 상기 또 다른 게이트 구조물 쌍 이외의 게이트 구조물과는 접촉하지 않는, 반도체 장치.
  10. 반도체 장치를 제조하는 방법에 있어서,
    희생 게이트 구조물 쌍을, 기판 위에 형성된 채널 영역 위에 형성하는 단계 - 상기 희생 게이트 구조물 쌍의 각각의 희생 게이트 구조물은 희생 게이트 전극 층, 희생 게이트 유전체 층 및 상기 희생 게이트 전극 층의 양 측에 배치된 측벽 스페이서 층들을 포함함 -;
    층간 유전체 층들을 상기 희생 게이트 구조물 쌍의 양 측에 형성하는 단계;
    상기 희생 게이트 구조물 쌍 및 층간 유전체 층을 패터닝하여 상기 희생 게이트 구조물 쌍이 적어도, 분리 개구부에 의해 분리된 제 1 희생 게이트 구조물 및 제 2 희생 게이트 구조물과 상기 분리 개구부에 의해 분리된 제 3 희생 게이트 구조물 및 제 4 희생 게이트 구조물로 분할되도록 하는 단계 - 상기 분리 개구부는 상기 제 1 희생 게이트 구조물과 상기 제 2 희생 게이트 구조물 사이에서부터 상기 제 3 희생 게이트 구조물과 상기 제 4 희생 게이트 구조물 사이까지 직선으로 연장됨 -;
    제 1 절연 물질 및 상기 제 1 절연 물질과 상이한 제 2 절연 물질로 상기 분리 개구부를 충전하여 분리 벽을 형성하는 단계;
    상기 희생 게이트 전극 층 및 상기 희생 게이트 유전체 층을 상기 제 1 내지 제 4 희생 게이트 구조물로부터 제거하여, 제 1 전극 공간 및 제 2 전극 공간이 형성되고 상기 분리 벽이 상기 제 1 전극 공간과 상기 제 2 전극 공간 사이에 노출되고 제 3 전극 공간 및 제 4 전극 공간이 형성되고 상기 분리 벽이 상기 제 3 전극 공간과 상기 제 4 전극 공간 사이에 노출되도록 하는 단계; 및
    제 1 게이트 구조물, 제 2 게이트 구조물, 제 3 게이트 구조물 및 제 4 게이트 구조물을 각각 상기 제 1 전극 공간, 상기 제 2 전극 공간, 상기 제 3 전극 공간 및 상기 제 4 전극 공간에 형성하는 단계를 포함하고,
    상기 희생 게이트 유전체 층을 제거하는 동안, 상기 제 1 내지 제 4 전극 공간에 노출된 상기 제 1 절연 물질의 부분들이 제거되는, 반도체 장치를 제조하는 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160133632A1 (en) * 2014-11-12 2016-05-12 Hong-bae Park Integrated circuit device and method of manufacturing the same
US20170125411A1 (en) 2015-11-04 2017-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20190006345A1 (en) 2017-06-29 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
US20190206867A1 (en) * 2017-12-29 2019-07-04 Samsung Electronics Co., Ltd. Semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9868542B2 (en) 2013-08-14 2018-01-16 Bell Helicopter Textron Inc. Tiltrotor aircraft having pillow block mounted pylon assemblies
US9331074B1 (en) * 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9461043B1 (en) 2015-03-20 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10269802B2 (en) 2015-05-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10026737B1 (en) 2016-12-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
LU100063B1 (en) 2017-02-02 2018-09-27 Wurth Paul Sa Method of charging a coke oven
US10083874B1 (en) 2017-03-23 2018-09-25 Globalfoundries Inc. Gate cut method
US10038079B1 (en) 2017-04-07 2018-07-31 Taiwan Semicondutor Manufacturing Co., Ltd Semiconductor device and manufacturing method thereof
US10403714B2 (en) 2017-08-29 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Fill fins for semiconductor devices
KR102402763B1 (ko) * 2018-03-27 2022-05-26 삼성전자주식회사 반도체 장치
US11315933B2 (en) 2018-06-29 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure and method for forming the same
US11171236B2 (en) 2018-07-31 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-fin isolation regions and method forming same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160133632A1 (en) * 2014-11-12 2016-05-12 Hong-bae Park Integrated circuit device and method of manufacturing the same
US20170125411A1 (en) 2015-11-04 2017-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20190006345A1 (en) 2017-06-29 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
US20190206867A1 (en) * 2017-12-29 2019-07-04 Samsung Electronics Co., Ltd. Semiconductor device

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