CN106252231B - 包括鳍结构的半导体器件及其制造方法 - Google Patents

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Abstract

制造半导体FinFET的方法包括在衬底上方形成鳍结构。鳍结构包括部分从隔离绝缘层暴露的上层。在部分鳍结构上方形成伪栅极结构。伪栅极结构包括伪栅电极层和伪栅极介电层。形成源极和漏极。去除伪栅电极以使由伪栅极介电层覆盖的上层暴露。去除鳍结构的上层以产生由伪栅极介电层形成的凹槽。部分上层保留在凹槽的底部处。在凹槽中形成沟道层。去除伪栅极介电层。在沟道层上方形成栅极结构。本发明的实施例还涉及包括鳍结构的半导体器件及其制造方法。

Description

包括鳍结构的半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路，以及更具体地，涉及具有鳍结构的半导体器件及其制造工艺。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET器件通常包括具有高高宽比的半导体鳍，并且在该半导体鳍中形成半导体晶体管器件的沟道和源极/漏极区域。在鳍结构上方以及沿着鳍结构的侧面(例如，包裹)形成栅极，利用沟道和源极/漏极区域的增大的表面积的优势，以产生更快、更可靠和更易控制的半导体晶体管器件。在一些器件中，FinFET的源极/漏极(S/D)部分中的应变材料(例如，利用硅锗(SiGe)、碳化硅(SiC)和/或磷化硅(SiP))可以用于增强载流子迁移率。例如，施加至PMOS器件的沟道的压缩应力有利地增强沟道中的空穴迁移率。类似地，施加至NMOS器件的沟道的拉伸应力有利地增强沟道中的电子迁移率。然而，在互补金属氧化物半导体(CMOS)制造中实现这样的部件和工艺存在挑战。
发明内容
本发明的实施例提供了一种制造包括FinFET的半导体器件的方法，所述方法包括：在衬底上方形成鳍结构，所述鳍结构在第一方向上延伸并且包括上层，部分所述上层从隔离绝缘层暴露；在部分所述鳍结构上方形成伪栅极结构，所述伪栅极结构包括伪栅电极层和伪栅极介电层，所述伪栅极结构在垂直于所述第一方向的第二方向上延伸；形成源极和漏极；在所述伪栅极结构、所述鳍结构和所述隔离绝缘层上方形成界面绝缘层；去除所述伪栅电极层以使由所述伪栅极介电层覆盖的所述上层暴露；使所述上层凹进以产生由所述伪栅极介电层形成的凹槽，部分所述上层保留在所述凹槽的底部处；在所述凹槽中形成沟道层；去除所述伪栅极介电层；以及在所述沟道层上方形成栅极结构。
本发明的另一实施例提供了一种制造包括FinFET的半导体器件的方法，所述方法包括：在衬底上方形成鳍结构，所述鳍结构在第一方向上延伸并且包括上层，部分所述上层从隔离绝缘层暴露；在部分所述鳍结构上方形成伪栅极结构，所述伪栅极结构包括伪栅电极层和伪栅极介电层，所述伪栅极结构在垂直于所述第一方向的第二方向上延伸；形成源极和漏极；在所述伪栅极结构、所述鳍结构和所述隔离绝缘层上方形成界面绝缘层；去除所述伪栅电极层以使由所述伪栅极介电层覆盖的所述上层暴露；在暴露的伪栅极介电层上方形成硬掩模层；图案化所述硬掩模层和所述伪栅极介电层以使所述上层的上表面暴露；使所述上层凹进以产生由所述伪栅极介电层形成的凹槽，部分所述上层保留在所述凹槽的底部处；在所述凹槽中形成沟道层；去除所述硬掩模层和所述伪栅极介电层；以及在所述沟道层上方形成栅极结构。
本发明的又一实施例提供了一种包括FinFET的半导体器件，包括：鳍结构，设置在衬底上方，所述鳍结构在第一方向上延伸并且包括应力源层以及设置在所述应力源层上方的沟道层；栅极结构，包括栅电极层和栅极介电层，覆盖部分所述鳍结构并且在垂直于所述第一方向的第二方向上延伸；源极和漏极，均包括应力源材料，其中，在所述应力源层和所述沟道层之间的界面处的所述鳍结构的侧表面上未形成梯级。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是用于制造具有鳍结构(FinFET)的半导体FET器件的示例性工艺流程图。
图2至图12示出了根据本发明的一个实施例的用于制造FinFET器件的示例性工艺。
图13至图16示出了根据本发明的另一个实施例的用于制造FinFET器件的示例性工艺。
图17和图18示出了根据本发明的另一个实施例的用于制造FinFET器件的示例性工艺。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于公开的范围或值，但可能依赖工艺条件和/或器件的期望的性质。更多地，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。为了简单和清楚的目的，各个部件可以任意地以不同的比例绘制。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”和类似的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可以意味着“包括”或“由…组成”。
图1是用于制造具有鳍结构的半导体FET器件(FinFET)的示例性流程图。该流程图仅示出了用于FinFET器件的整个制造工艺的相关部分。应该理解，在由图1示出的工艺之前、期间和之后可以提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。
在图1的S101中，如图2所示，在衬底10上方制造鳍结构。图2是根据一个实施例的处于制造工艺的各个阶段的一个阶段的FinFET器件的示例性立体图。
鳍结构20形成在衬底10上方并且突出于隔离绝缘层50。在一个实施例中，每个鳍结构20包括基层20B、中间层25和上层20A。在本实施例中，基层20B和上层20A包括硅，以及中间层25包括Si1-xGex，其中，x为0.1至0.9。在下文中，Si1-xGex可以简称为SiGe。在一些实施例中，中间层25是可选的。
根据一个实施例，为了制造鳍结构，在设置在衬底10上方的Si/SiGe/Si多层的堆叠件上方形成掩模层。掩模层通过例如热氧化工艺和/或化学汽相沉积(CVD)工艺形成。衬底10是例如杂质浓度在从约1×1015cm-3至约1×1018cm-3范围内的p-型硅衬底。在其他实施例中，衬底10是杂质浓度在从约1×1015cm-3至约1×1018cm-3范围内的n-型硅衬底。Si/SiGe/Si的堆叠件的每层都通过外延生长形成。在一些实施例中，例如，掩模层包括垫氧化物(例如，氧化硅)层和氮化硅掩模层。
可选地，衬底10可以包括诸如锗的另一元素半导体；化合物半导体，包括IV-IV族化合物半导体(诸如SiC和SiGe)、III-V族化合物半导体(诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN,、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍结构可以突出于SOI衬底的硅层或可以突出于SOI衬底的绝缘层。在后一种情况下，SOI衬底的硅层用于形成鳍结构。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已适当掺杂有杂质(例如，p-型或n-型电导率)的各个区域。
垫氧化物层可以通过使用热氧化或CVD工艺形成。氮化硅掩模层可以通过诸如溅射法的物理汽相沉积(PVD)、CVD、等离子体增强化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其它工艺形成。
在一些实施例中，垫氧化物层的厚度在从约2nm至约15nm的范围内，并且氮化硅掩模层的厚度在从约2nm至约50nm的范围内。在掩模层上方还形成掩模图案。例如，掩模图案为通过光刻操作形成的光刻胶图案。
通过使用掩模图案作为蚀刻掩模，形成了垫氧化物层和氮化硅掩模层的硬掩模图案。在一些实施例中，硬掩模图案的宽度在从约5nm至约40nm的范围内。在某些实施例中，硬掩模图案的宽度在从约7nm至约12nm的范围内。
通过使用硬掩模图案作为蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将Si/SiGe/Si的堆叠件图案化成鳍结构20。鳍结构20的高度在从约20nm至约300nm的范围内。在某些实施例中，鳍结构20的高度在从约30nm至约60nm的范围内。当鳍结构的高度不均匀时，从衬底的高度可以从对应于鳍结构的平均高度的平面测量。鳍结构20的宽度在从约7nm至约15nm的范围内。
在这个实施例中，块状硅晶圆用作衬底10。然而，在一些实施例中，其它类型的衬底可以用作衬底10。例如，绝缘体上硅(SOI)晶圆可以用作起始材料，并且SOI晶圆的绝缘层构成衬底10以及SOI晶圆的硅层用于鳍结构20。Si/SiGe/Si堆叠件的每层均被适当地掺杂。
如图2所示，在X方向上延伸的三个鳍结构20设置为在Y方向上彼此邻近。然而，鳍结构的数量不限于三个。数量可以是一个、两个、四个、五个或更多。此外，一个或多个伪鳍结构可以设置为邻近鳍结构20的两侧以提高图案化工艺中的图案保真度。在一些实施例中，鳍结构20的宽度在从约5nm至约40nm的范围内，以及在某些实施例中，鳍结构20的宽度可以在从约7nm至约15nm的范围内。在一些实施例中，鳍结构20的高度在从约100nm至约300nm的范围内，以及在其它实施例中，鳍结构20的高度可以在从约50nm至约100nm的范围内。在一些实施例中，鳍结构20之间的间隔在从约5nm至约80nm的范围内，以及在其它实施例中，鳍结构20之间的间隔可以在从约7nm至约15nm的范围内。然而，本领域技术人员将认识到，贯穿说明书列举的尺寸和值仅仅是实例，并且可以改变以适应不同规模的集成电路。
在这个实施例中，FinFET器件是p-型FinFET。然而，在此处公开的技术也适用于n-型FinFET。
在形成鳍结构20之后，在鳍结构20上方形成隔离绝缘层50。
隔离绝缘层50包括一层或多层绝缘材料，例如，通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的二氧化硅、氮氧化硅和/或氮化硅。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料可以在沉积期间“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或诸如三甲硅烷基胺(TSA)的甲硅烷基胺。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜致密和收缩。在一些实施例中，实施多个退火工艺。使可流动膜固化和退火多于一次。可流动膜可以由硼和/或磷掺杂。在一些实施例中，隔离绝缘层50可以由SOG、SiO、SiON、SiOCN或氟掺杂的硅酸盐玻璃(FSG)的一层或多层形成。
在鳍结构20上方形成隔离绝缘层50之后，实施平坦化操作以去除隔离绝缘层50的部分和掩模层(垫氧化物层和氮化硅掩模层)。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀刻工艺。之后，如图2所示，进一步去除隔离绝缘层50以暴露鳍结构20的上层20A。
在某些实施例中，可以使用湿蚀刻工艺实施部分地去除隔离绝缘层50，例如，通过将衬底浸在氢氟酸(HF)中。在另一个实施例中，可以使用干蚀刻工艺实施部分地去除隔离绝缘层50。例如，可以使用CHF3或BF3用作蚀刻气体的干蚀刻工艺。
在形成隔离绝缘层50之后，可以实施例如退火工艺的热工艺以提高隔离绝缘层50的质量。在某些实施例中，通过在诸如N2、Ar或He环境的惰性气体环境中在从约900℃至约1050℃的范围内的温度下使用快速热退火(RTA)实施热工艺约1.5秒至约10秒。
在图1的S102中，如图3所示，在部分鳍结构20上方形成伪栅极结构40。图3是根据一个实施例的处于制造工艺的各个阶段的一个阶段的FinFET器件的示例性立体图。图4是沿着图3的线a-a的示例性截面图。
在隔离绝缘层50和暴露的鳍结构20A上方形成介电层和多晶硅层，以及之后实施图案化操作以获得包括由多晶硅制成的伪栅电极层45和伪栅极介电层30的伪栅极结构40。在一些实施例中，多晶硅层的图案化通过使用包括在氧化物层上方形成的氮化硅层的硬掩模实施。在其它实施例中，硬掩模可以包括在氮化物层上方形成的氧化硅层。伪栅极介电层30可以是通过CVD、PVD、ALD、电子束蒸发或其它合适的工艺形成的氧化硅。在一些实施例中，栅极介电层30可以包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。在一些实施例中，栅极介电层的厚度在从约5nm至约20nm的范围内，在其它实施例中，栅极介电层的厚度在从约5nm至约10nm的范围内。
在一些实施例中，伪栅电极层45可以包括单层或多层结构。伪栅电极层45可以是均匀或非均匀掺杂的掺杂多晶硅。伪栅电极层45可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成。在本实施例中，伪栅电极层45的宽度在从约30nm至约60nm的范围内。在一些实施例中，栅电极层的厚度在从约30nm至约50nm的范围内。
伪栅极结构40还包括设置在伪栅电极45的两个主侧面上方的侧壁绝缘层47。侧壁绝缘层47可以包括氧化硅、氮化硅、氮氧化硅或其它合适的材料的一层或多层。侧壁绝缘层47可以包括单层或多层结构。侧壁绝缘材料的毯状层可以通过CVD、PVD、ALD或其它合适的技术形成。之后，对侧壁绝缘材料实施各向异性蚀刻以在栅极结构的两个主侧面上形成一对侧壁绝缘层47。在一些实施例中，侧壁绝缘层47的厚度在从约5nm至约30nm的范围内，以及在其它实施例中，侧壁绝缘层47的厚度在从约10nm至约20nm的范围内。
在图1的S103中，如图5所示，形成源极/漏极结构。图5是根据一个实施例的处于制造工艺的各个阶段的一个阶段的FinFET器件的示例性立体图。
向下蚀刻未由伪栅极结构40覆盖的部分上层20A以形成凹进部分。在一些实施例中，鳍结构的上层20A蚀刻至基层20B的水平。
之后，在凹进部分中形成适当的应变层60。在一些实施例中，应变层包括多层(包括Si或SiGe)。在这个实施例中，在凹进部分中外延形成Si。
在图5中，应变层60形成在隔离绝缘层50之上并且与邻近的应变层合并。然而，应变层60可以不合并并且可以从相应的凹进部分单独形成。应变层60成为FinFET器件的源极或漏极。
在图1的S104中，如图6所示，去除伪栅电极45。图6是根据一个实施例的处于制造工艺的各个阶段的一个阶段的沿着Y方向的示例性截面图。
可以通过湿蚀刻和/或干蚀刻去除伪栅电极45的多晶硅。在伪栅电极45的蚀刻期间，应变层60可以由诸如光刻胶、氮化硅或氧化硅的覆盖层覆盖。
在图1的S105中，使鳍结构20的上层20A凹进。图7和图8是根据一个实施例的处于制造工艺的各个阶段的沿着Y方向的示例性截面图。
如图7所示，通过使用例如各向异性干蚀刻去除覆盖上层20A的顶面的伪栅极介电层30的顶部。
如图8所示，将鳍结构20的部分上层20A去除(向下凹进)至隔离绝缘层50的上表面下面。在一些实施例中，可以在约1毫托至10毫托的压力下通过使用含氟气体(例如，NF3)蚀刻伪栅极介电层30，以及可以在约200毫托至600毫托的压力下通过使用含氟气体(例如，NF3)、H2和惰性气体(例如，Ar)蚀刻上层20A。
在一些实施例中，从隔离绝缘层50的上表面测量的凹槽的深度在从5nm至50nm的范围内，以及在其它实施例中，凹槽的深度在从10nm至30nm的范围内。
在图1的S106中，如图9和图10所示，形成沟道层70。图9和图10是根据一个实施例的处于制造工艺的各个阶段的沿着Y方向的示例性截面图。
如图9所示，在通过去除鳍结构20的部分上层20A形成的凹槽中形成沟道层70。在一个实施例中，沟道层70包括外延生长的SiGe。SiGe层的外延生长可以通过在从约500℃至约700℃范围内的温度下以及在从约10托至约100托(约133Pa至约1333Pa)的范围内的压力下使用SiH4和/或SiH2Cl2和GeH4作为源气体来实施。SiGe沟道层70表示为Si1-xGex，其中，在一些实施例中，X在从约0.1至约0.9的范围内，以及在其它实施例中，X在从约0.3至约0.5的范围内。沟道层可以包括诸如SiC、SiP、SiCP、GaAs、InGaAs、InP或GaN的化合物半导体的一层或多层。
在一些实施例中，SiGe沟道层70可以形成在与伪栅极介电层30相同的高度处，以及在其它实施例中，SiGe沟道层70可以形成在略低于伪栅极介电层30的高度。
因为SiGe沟道层70形成在由上层20A填充的间隔(凹槽)中，所以SiGe沟道层70的宽度基本与剩余的上层20A的宽度相同。在SiGe沟道层70和剩余的上层20A的界面处的侧表面上，基本没有梯级或不连续(以及，即使有，只有几埃)。在一些实施例中，剩余的上层20A的厚度在从约1nm至约50nm的范围内，以及可以在从约20nm至约40nm的范围内。
如图10所示，通过例如湿蚀刻去除伪栅极介电层30，从而使得暴露SiGe沟道层70。如图10所示，SiGe沟道层70的底部嵌入在隔离绝缘层50内。相应地，形成包括SiGe沟道层70、Si应变层20A、SiGe层25和Si层20B的半导体鳍结构。
在图1的S107中，如图11所示，形成覆盖层80。图11是根据一个实施例的处于制造工艺的各个阶段的一个阶段的沿着Y方向的示例性截面图。在一些实施例中，可以不形成覆盖层80。
在本发明的一个实施例中，覆盖层80包括外延生长的Si或硅化合物(例如，SiC、SiP或SiCP)。当由SiGe形成沟道层70时，覆盖层80可以抑制锗在随后的热操作中的扩散以及可以改进沟道和栅极电介质之间的界面结构。Si覆盖层80的外延生长可以通过在从约500℃至约700℃的范围内的温度下以及在从约10托至约100托(约133Pa至约1333Pa)的范围内的压力下使用SiH4和/或SiH2Cl2作为源气体来实施。在一些实施例中，Si覆盖层80的厚度在从0.1nm至50nm的范围内，以及在其它实施例中，Si覆盖层80的厚度在从约0.5nm至约2nm的范围内。Si覆盖层80可以通过原子层沉积(ALD)方法形成。在某些实施例中，未形成覆盖层80。
在图1的S108中，如图12所示，形成金属栅极结构。图12是根据一个实施例的处于制造工艺的各个阶段的一个阶段的沿着Y方向的示例性截面图。
在设置在沟道层70上方的界面层(未示出)上方形成栅极介电层90。在一些实施例中，界面层可以包括厚度在从0.2nm至1.5nm的氧化硅。氧化硅界面层可以通过氧化Si覆盖层80形成。在其它实施例中，界面层的厚度在从约0.5nm至约1.0nm的范围内。栅极介电层90包括诸如氧化硅、氮化硅或高k介电材料的介电材料、其它合适的介电材料和/或它们的组合的一层或多层。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。栅极介电层90通过例如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、其它合适的方法和/或它们的组合形成。在一些实施例中，栅极介电层90的厚度在从约1nm至约10nm的范围内，以及在其它实施例中，栅极介电层90的厚度可以在从约2nm至约7nm的范围内。在一些实施例中，栅极介电层90可以包括由二氧化硅制成的界面层。
如图12所示，在栅极介电层90上方形成栅电极100。栅电极100包括诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合的任何合适的材料的一层或多层。
在本发明的某些实施例中，一个或多个功函调整层(未示出)可以介入在栅极介电层90和栅电极100之间。功函调整层由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料的两层或更多的多层的导电材料制成。对于p-FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种可以用作功函调整层。
应该理解，FinFET器件可以经受进一步的CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各个部件。
图13至图16示出了根据本发明的另一个实施例的用于制造FinFET器件的示例性工艺。
如图13所示，在如图6所示地去除伪栅电极45之后，在伪栅极介电层30上方形成硬掩模层110。图13是根据一个实施例的处于制造工艺的各个阶段的一个阶段的沿着Y方向的示例性截面图。
在本发明的一个实施例中，硬掩模层110包括金属氮化物、金属氮氧化物或金属碳氮氧化物的一层或多层，诸如氮化钛(TiN)、氮化硅(SiN)、SiCN、SiOCN、SiON或氮化钽(TaN)。在这个实施例中，使用TiN。在一些实施例中，硬掩模层110的厚度在从约1nm至约5nm的范围内，以及在其它实施例中，硬掩模层110的厚度在从约1nm至约3nm的范围内。硬掩模层110通过例如CVD、包括溅射的PVD、ALD、HDPCVD、其它合适的方法和/或它们的组合形成。
图14是根据一个实施例的处于制造工艺的各个阶段的一个阶段的沿着Y方向的示例性截面图。如图14所示，通过使用例如干蚀刻去除覆盖上层20A的顶面的伪栅极介电层30和硬掩模层110的顶部。因为鳍顶部的蚀刻速率快于鳍侧面的蚀刻速率，因此基本仅去除鳍的顶部。
图15是根据一个实施例的处于制造工艺的各个阶段的一个阶段的沿着Y方向的示例性截面图。如图15所示，类似于图8，通过使用含氟气体(例如，NF3)、H2和惰性气体(例如，Ar)将鳍结构20的部分上层20A去除(向下凹进)至隔离绝缘层50的上表面的下面。
图16是根据一个实施例的处于制造工艺的各个阶段的一个阶段的沿着Y方向的示例性截面图。如图16所示，去除硬掩模层110。在本发明的一个实施例中，湿蚀刻用于去除TiN硬掩模层110。
在去除硬掩模层110之后，实施参照图8至图12描述的操作。
图17和图18示出了根据本发明另一个实施例的用于制造FinFET器件的示例性工艺。
图17是根据一个实施例的处于制造工艺的各个阶段的一个阶段的沿着Y方向的示例性截面图。在如图10所示地形成沟道层70之后，修整沟道层70以使沟道层70的宽度减小。当沟道层70是SiGe时，使用例如NH4OH、H2O2和H2O的混合物实施湿蚀刻以修整沟道层70。在一些实施例中，通过这个湿蚀刻，SiGe沟道层70的宽度的减小量为约0.5nm至约5nm。在其它实施例中，减小量在从约1nm至约3nm的范围内。
如图17所示，在减小沟道层70的宽度之后，类似于图11，形成覆盖层80。在这个实施例中，覆盖层80是硅。
图18是根据一个实施例的处于制造工艺的各个阶段的一个阶段的沿着Y方向的示例性截面图。类似于图12，形成金属栅极结构。
在这个实施例中，调整SiGe沟道层70的减小量和Si覆盖层80的厚度，从而使得SiGe沟道层70的总宽度变成期望的宽度。
在此处描述的各个实施例或实例提供了超越现有技术的若干优势。例如，在本发明中，由于在形成源极/漏极之后形成SiGe沟道层，因此SiGe层不会经受许多热操作(例如，用于源极/漏极的外延生长等)。如果首先形成SiGe沟道层并且之后形成源极/漏极，则SiGe沟道层中的锗可能扩散至伪栅电极(例如，多晶硅伪栅电极)内。如果锗扩散至多晶硅伪栅电极内，则在去除伪栅电极之后，多晶硅残留物趋于保留在鳍结构之间，这将降低FET的性能。此外，由于许多热操作，SiGe沟道层的表面粗糙度趋于增加。SiGe沟道层的表面粗糙度(RMS)可以大于0.2nm。
然而，在本发明中，避免锗通过伪栅极介电层扩散至伪多晶硅栅电极内是可能的。此外，由于SiGe沟道层经受较少的热操作，保持SiGe沟道层的平滑表面是可能的。在一些实施例中，本发明中的SiGe沟道层的表面粗糙度(RMS)小于0.2nm，以及在其它实施例中，SiGe沟道层的表面粗糙度(RMS)可以小于0.15nm。此外，更精确地控制SiGe沟道层的宽度是可能的。
应该理解，不是所有的优势都必需在这里讨论，没有特殊的优势对于所有实施例或实例都是需要的，并且其它实施例或实例可以提供不同的优势。
根据本发明的一个方面，制造包括FinFET的半导体器件的方法包括在衬底上方形成鳍结构。鳍结构在第一方向上延伸并且包括上层。部分上层从隔离绝缘层暴露。在部分鳍结构上方形成伪栅极结构。伪栅极结构包括伪栅电极层和伪栅极介电层。伪栅极结构在垂直于第一方向的第二方向上延伸。形成源极和漏极。在伪栅极结构、鳍结构和隔离绝缘层上方形成界面绝缘层。去除伪栅电极以使由伪栅极介电层覆盖的上层暴露。使上层凹进以产生由伪栅极介电层形成的凹槽。部分上层保留在凹槽的底部处。在凹槽中形成沟道层。去除伪栅极介电层。在沟道层上方形成栅极结构。
在上述方法中，其中，所述沟道层包括化合物半导体。
在上述方法中，其中，所述沟道层包括Si1-xGex，其中，x为0.1至0.9。
在上述方法中，其中，所述沟道层包括化合物半导体，其中：所述鳍结构的所述上层包括Si，以及所述沟道层设置在剩余的上层上。
在上述方法中，其中，所述沟道层包括化合物半导体，还包括形成覆盖层以覆盖所述沟道层，其中，在覆盖所述沟道层的所述覆盖层上方形成所述栅极结构。
在上述方法中，其中，所述沟道层包括化合物半导体，还包括形成覆盖层以覆盖所述沟道层，其中，在覆盖所述沟道层的所述覆盖层上方形成所述栅极结构，其中，所述覆盖层包括Si或硅化合物。
在上述方法中，其中，所述沟道层包括Si1-xGex，其中，x为0.1至0.9，其中，所述鳍结构还包括：设置在所述上层下方的中间层；以及设置在所述中间层下方的基层。
在上述方法中，其中，所述沟道层包括Si1-xGex，其中，x为0.1至0.9，其中，所述鳍结构还包括：设置在所述上层下方的中间层；以及设置在所述中间层下方的基层，所述中间层包括Si1-xGex或包含Si和Ge的化合物，其中，x为0.1至0.9。
在上述方法中，还包括：修整所述沟道层以减小所述沟道层的宽度；以及形成覆盖层以覆盖修整的沟道层，其中，所述栅极结构形成在覆盖所述修整的沟道层的所述覆盖层上方。
根据本发明的另一个方面，制造包括FinFET的半导体器件的方法包括在衬底上方形成鳍结构。鳍结构在第一方向上延伸并且包括上层。部分上层从隔离绝缘层暴露，在部分鳍结构上方形成伪栅极结构。伪栅极结构包括伪栅电极层和伪栅极介电层。伪栅极结构在垂直于第一方向的第二方向上延伸。形成源极和漏极。在伪栅极结构、鳍结构和隔离绝缘层上方形成界面绝缘层。去除伪栅电极以使由伪栅极介电层覆盖的上层暴露。在暴露的伪栅极介电层上方形成硬掩模层。图案化硬掩模层和伪栅极介电层以使上层的上表面暴露。使上层凹进以产生由伪栅极介电层形成的凹槽。部分上层保留在凹槽的底部处。在凹槽中形成沟道层。去除硬掩模层和伪栅极介电层。在沟道层上方形成栅极结构。
在上述方法中，其中，所述沟道层包括Si1-xGex或包含Si和Ge的化合物，其中，x为0.1至0.9。
在上述方法中，其中，所述沟道层包括Si1-xGex或包含Si和Ge的化合物，其中，x为0.1至0.9，其中：所述鳍结构的所述上层包括Si或硅化合物，以及所述沟道层设置在剩余的上层上。
在上述方法中，其中，所述伪栅电极层包括多晶硅。
在上述方法中，其中，所述沟道层包括Si1-xGex或包含Si和Ge的化合物，其中，x为0.1至0.9，所述方法还包括形成覆盖层以覆盖所述沟道层，其中，在覆盖所述沟道层的所述覆盖层上方形成所述栅极结构。
在上述方法中，其中，所述沟道层包括Si1-xGex或包含Si和Ge的化合物，其中，x为0.1至0.9，其中：所述鳍结构的所述上层包括Si或硅化合物，以及所述沟道层设置在剩余的上层上，其中，所述鳍结构还包括：设置在所述上层下方的中间层；以及设置在所述中间层下方的基层。
在上述方法中，还包括：修整所述沟道层以减小所述沟道层的宽度；以及形成覆盖层以覆盖修整的沟道层，其中，在覆盖所述修整的沟道层的所述覆盖层上方形成所述栅极结构。
在上述方法中，其中，所述硬掩模层包括选自由金属氮化物、金属氮氧化物和金属碳氮氧化物组成的组的至少一种。
根据本发明的另一个方面。包括FinFET的半导体器件包括设置在衬底上方的鳍结构、栅极结构以及源极和漏极。鳍结构在第一方向上延伸并且包括应力源层和设置在应力源层上方的沟道层。栅极结构包括栅电极层和栅极介电层，栅极结构覆盖部分鳍结构，并且在垂直于第一方向的第二方向上延伸。每个源极和漏极都包括应力源材料。在应力源层和沟道层之间的界面处的鳍结构的侧表面上未形成梯级。
在上述半导体器件中，其中：所述应力源层包括Si或硅化合物，以及所述沟道层包括Si1-xGex或包含Si和Ge的化合物，其中，x为0.1至0.9。
在上述半导体器件中，还包括覆盖所述沟道层的覆盖层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (23)

1.一种制造包括FinFET的半导体器件的方法，所述方法包括：
在衬底上方形成鳍结构，所述鳍结构在第一方向上延伸并且包括上层，部分所述上层从隔离绝缘层暴露；
在部分所述鳍结构上方形成伪栅极结构，所述伪栅极结构包括伪栅电极层和伪栅极介电层，所述伪栅极结构在垂直于所述第一方向的第二方向上延伸；
形成源极和漏极；
在所述伪栅极结构、所述鳍结构和所述隔离绝缘层上方形成界面绝缘层；
去除所述伪栅电极层使得所述伪栅极介电层暴露；
去除所述伪栅极介电层的顶部以使由所述伪栅极介电层覆盖的所述上层暴露；
使所述上层凹进以产生由所述伪栅极介电层形成的凹槽，部分所述上层保留在所述凹槽的底部处并且所述凹槽的底部低于所述隔离绝缘层的上表面；
在所述凹槽中形成沟道层使得所述沟道层从所述隔离绝缘层突出，并且所述沟道层的侧壁与所述伪栅极介电层的未去除部分接触；
去除所述伪栅极介电层的未去除部分使得所述沟道层的侧壁暴露；以及
在所述沟道层上方形成栅极结构以覆盖所述沟道层的暴露的侧壁，
其中，形成所述源极和所述漏极之后形成所述沟道层。
2.根据权利要求1所述的方法，其中，所述沟道层包括化合物半导体。
3.根据权利要求1所述的方法，其中，所述沟道层包括Si1-xGex，其中，x为0.1至0.9。
4.根据权利要求2所述的方法，其中：
所述鳍结构的所述上层包括Si，以及
所述沟道层设置在剩余的上层上。
5.根据权利要求2所述的方法，还包括形成覆盖层以覆盖所述沟道层，其中，在覆盖所述沟道层的所述覆盖层上方形成所述栅极结构。
6.根据权利要求5所述的方法，其中，所述覆盖层包括Si或硅化合物。
7.根据权利要求3所述的方法，其中，所述鳍结构还包括：
设置在所述上层下方的中间层；以及
设置在所述中间层下方的基层。
8.根据权利要求7所述的方法，其中，所述中间层包括Si1-xGex，其中，x为0.1至0.9。
9.根据权利要求7所述的方法，其中，所述中间层包括包含Si和Ge的化合物。
10.根据权利要求1所述的方法，还包括：
修整所述沟道层以减小所述沟道层的宽度；以及
形成覆盖层以覆盖修整的沟道层，
其中，所述栅极结构形成在覆盖所述修整的沟道层的所述覆盖层上方。
11.一种制造包括FinFET的半导体器件的方法，所述方法包括：
在衬底上方形成鳍结构，所述鳍结构在第一方向上延伸并且包括上层，部分所述上层从隔离绝缘层暴露；
在部分所述鳍结构上方形成伪栅极结构，所述伪栅极结构包括伪栅电极层和伪栅极介电层，所述伪栅极结构在垂直于所述第一方向的第二方向上延伸；
形成源极和漏极；
在所述伪栅极结构、所述鳍结构和所述隔离绝缘层上方形成界面绝缘层；
去除所述伪栅电极层使得所述伪栅极介电层暴露；
在暴露的伪栅极介电层上方形成硬掩模层；
图案化所述硬掩模层的顶部和所述伪栅极介电层的顶部以使所述上层的上表面暴露；
使所述上层凹进以产生由所述伪栅极介电层形成的凹槽，部分所述上层保留在所述凹槽的底部处并且所述凹槽的底部低于所述隔离绝缘层的上表面；
在所述凹槽中形成沟道层使得所述沟道层从所述隔离绝缘层突出，并且所述沟道层的侧壁与所述伪栅极介电层的未去除部分接触；
去除所述硬掩模层和所述伪栅极介电层的未去除部分使得所述沟道层的侧壁暴露；以及
在所述沟道层上方形成栅极结构以覆盖所述沟道层的暴露的侧壁，
其中，形成所述源极和所述漏极之后形成所述沟道层。
12.根据权利要求11所述的方法，其中，所述沟道层包括Si1-xGex，其中，x为0.1至0.9。
13.根据权利要求11所述的方法，其中，所述沟道层包括包含Si和Ge的化合物。
14.根据权利要求12所述的方法，其中：
所述鳍结构的所述上层包括Si或硅化合物，以及
所述沟道层设置在剩余的上层上。
15.根据权利要求11所述的方法，其中，所述伪栅电极层包括多晶硅。
16.根据权利要求12所述的方法，还包括形成覆盖层以覆盖所述沟道层，其中，在覆盖所述沟道层的所述覆盖层上方形成所述栅极结构。
17.根据权利要求14所述的方法，其中，所述鳍结构还包括：
设置在所述上层下方的中间层；以及
设置在所述中间层下方的基层。
18.根据权利要求11所述的方法，还包括：
修整所述沟道层以减小所述沟道层的宽度；以及
形成覆盖层以覆盖修整的沟道层，
其中，在覆盖所述修整的沟道层的所述覆盖层上方形成所述栅极结构。
19.根据权利要求11所述的方法，其中，所述硬掩模层包括选自由金属氮化物、金属氮氧化物和金属碳氮氧化物组成的组的至少一种。
20.一种包括FinFET的半导体器件，包括：
鳍结构，设置在衬底上方，所述鳍结构在第一方向上延伸并且包括应力源层以及设置在所述应力源层上方的含有锗的沟道层；
隔离绝缘层，所述沟道层从所述隔离绝缘层突出，并且所述沟道层的底部低于所述隔离绝缘层的上表面；
栅极结构，包括栅电极层和栅极介电层，覆盖部分所述鳍结构并且在垂直于所述第一方向的第二方向上延伸；
源极和漏极，均包括应力源材料，
其中，在所述应力源层和所述沟道层之间的界面处的所述鳍结构的侧表面上未形成梯级，
在位于所述隔离绝缘层之上的相邻的所述鳍结构之间：每个互相直接接触的两层之间均不包括含锗元素的多晶硅残余物。
21.根据权利要求20所述的半导体器件，其中：
所述应力源层包括Si或硅化合物，以及
所述沟道层包括Si1-xGex，其中，x为0.1至0.9，所述沟道层的表面粗糙度小于0.2nm。
22.根据权利要求20所述的半导体器件，其中：
所述应力源层包括Si或硅化合物，以及
所述沟道层包括包含Si和Ge的化合物。
23.根据权利要求20所述的半导体器件，还包括覆盖所述沟道层的覆盖层。
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