KR102201112B1 - 핀 기반 nmos 트랜지스터를 위한 고 이동도 변형된 채널 - Google Patents

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해롤드 더블유. 커넬
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윌리 라츠마디
타히르 가니
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Abstract

핀 기반 NMOS 트랜지스터(예를 들어, 더블 게이트, 트라이-게이트 등과 같은 FinFET)들에 고 이동도 변형된 채널들을 통합하기 위한 기술이 개시되며, 응력 재료(stress material)는 핀의 채널 영역 상에 클래딩된다. 하나의 예시적 실시예에서, 게르마늄 또는 실리콘 게르마늄 필름은 다른 핀 및 클래딩 재료가 이용될 수 있을지라도, 핀의 코어에 원하는 인장 변형을 제공하기 위해 실리콘 핀들 상에 클래딩된다. 이 기술들은 전형적인 프로세스 플로우와 호환가능하고, 클래딩 피착은 전형적인 프로세스 플로우 내의 복수의 위치에서 발생할 수 있고, 다양한 실시예에서, 핀들은 트랜지스터 성능을 개선하기 위해 최소 폭으로 형성될 수 있다(또는, 그 뒤에 씨닝된다). 일부 실시예들에서, 씨닝된 핀은 또한, 클래딩된 핀의 코어에 걸친 인장 변형을 증가시킨다. 일부 경우에, 코어 내의 변형은 내장된 실리콘 에피택셜 소스 및 드레인을 추가함으로써 더 개선될 수 있다.

Description

핀 기반 NMOS 트랜지스터를 위한 고 이동도 변형된 채널{HIGH MOBILITY STRAINED CHANNELS FOR FIN-BASED NMOS TRANSISTORS}
반도체 기판상에 형성되는 트랜지스터, 다이오드, 저항, 커패시터, 및 다른 수동 및 능동 전자 디바이스들을 포함하는, 기판상의 회로 디바이스들의 증가된 성능 및 수율은 전형적으로, 이들 디바이스의 설계, 제조, 및 동작 동안에 고려되는 주요 요인이 된다. 예를 들어, 상보형 금속 산화물 반도체(CMOS)(complementary metal oxide semiconductor)에서 사용되는 것들과 같은 금속 산화물 반도체(MOS) 트랜지스터 반도체 디바이스들의 설계 및 제조 또는 형성 동안에, N형 MOS 디바이스(NMOS) 채널들에서 전자(캐리어)들의 이동을 증가시키고 P형 MOS 디바이스(PMOS) 채널들에서 양으로 대전된 정공(hole)(캐리어)들의 이동을 증가시키는 것이 종종 바람직하다. 핀형(finned) 트랜지스터 구성은 반도체 재료의 얇은 스트립(일반적으로 핀으로 언급됨) 주변에 구축되는 트랜지스터를 포함한다. 이 트랜지스터는 게이트, 게이트 유전체, 소스 영역 및 드레인 영역을 포함하는 표준 전계 효과 트랜지스터(FET) 노드들을 포함한다. 디바이스의 전도성 채널은 게이트 유전체 아래의 핀의 외측들에 효과적으로 상주한다. 구체적으로, 전류는 핀의 상부(기판 표면에 실질적으로 평행한 측면)을 따라서 뿐만 아니라 핀의 양 측벽들(기판 표면에 실질적으로 수직한 측면들)을 따라서/그 내에서 흐른다. 그러한 구성들의 전도성 채널은 핀의 3개의 상이한 외부 평면 영역들을 따라 본질적으로 상주하기 때문에, 그러한 구성들은 FinFET 및 트라이-게이트(tri-gate) 트랜지스터들로 칭해졌다. 소위 더블-게이트 FinFET들과 같은 다른 유형들의 핀형 구성들이 또한 사용될 수 있으며, 전도성 채널은 핀의 2개의 측벽을 따라서만 주로 상주한다(예를 들어, 핀의 상부를 따라서는 상주하지 않음).
도 1은 본 개시 내용의 하나 이상의 실시예에 따르는, 핀들의 클래딩 채널 영역을 포함하는 NMOS 핀형 트랜지스터 디바이스(들)를 형성하는 방법을 보여준다.
도 2는 실시예에 따르는, 트렌치 에칭이 (110) 배향된 웨이퍼 상에서 수행된 후의 핀을 포함하는 반도체 기판의 사시도를 도시한다.
도 3은 실시예에 따르는, 절연 재료를 트렌치들에 피착하고 절연 재료를 에칭하여 이를 핀들의 레벨 아래로 리세싱한 후의 도 2의 핀 구조의 사시도를 도시한다.
도 4는 실시예에 따르는, 더미 게이트를 핀들 상에 형성한 후 더미 게이트를 포함하는 도 3의 구조의 사시도를 도시한다.
도 5는 실시예에 따르는, 절연체 층을 더미 게이트의 상부에 피착하고 연마한 후의 절연체 층을 포함하는 도 4의 구조의 사시도를 도시한다.
도 6은 실시예에 따르는, 핀들의 채널 영역을 재노출하기 위해 더미 게이트를 제거한 후의 도 5의 구조의 사시도를 도시한다.
도 7은 도 6의 계속으로서, 실시예에 따르는, 핀들에 대한 선택적 리세스 에치를 수행한 후의 기판의 단면의 사시도를 도시한다.
도 8은 도 7의 계속으로서, 실시예에 따르는, 채널 영역 내의 클래딩 층을 핀들 상에 피착한 후의 최종 구조를 도시한다.
도 9는 도 8의 구조의 단순화된 표현과, 실시예에 따르는, 압축 클래딩에 의해 야기되는 핀 내의 최종 수직 인장 변형(resulting vertical tensile strain)을 도시한다.
도 10은 실시예에 따르는, 반도체 디바이스를 형성하기 위한 추가 처리 이후(예를 들어, 교체 게이트 프로세스 및 소스/드레인 형성을 완료한 후)의 도 6 및 도 7의 구조의 사시도를 도시한다.
도 11은 본 개시 내용의 하나 이상의 실시예에 따라 구성되는 하나 이상의 반도체 디바이스(예를 들어, 트랜지스터)로 구현되는 컴퓨팅 시스템을 도시한다.
핀 기반 NMOS 트랜지스터(예를 들어, 더블 게이트, 트라이-게이트 등과 같은 FinFET)들에 고 이동도 변형된 채널들을 통합하기 위한 기술이 개시되며, 응력 재료(stress material)는 핀의 채널 영역 상에 클래딩된다. 하나의 예시적 실시예에서, 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe) 필름은 다른 클래딩 재료들이 이용될 수 있을지라도, 핀의 코어에 원하는 인장 변형을 제공하기 위해 실리콘 핀들 상에 클래딩된다. 이 기술들은 전형적인 프로세스 플로우(flow)와 호환가능하고, 클래딩 피착은 전형적인 프로세스 플로우 내의 복수의 위치에서 발생할 수 있다. 다양한 실시예에서, 핀들은 트랜지스터 성능을 개선하기 위해 최소 폭으로 형성될 수 있다(또는, 차후 씨닝된다(thinned)). 일부 실시예들에서, 씨닝된 핀은 또한, 클래딩된 핀의 코어에 걸친 인장 변형을 증가시킨다. 일부 경우에, 코어 내의 변형은 내장된 실리콘(Si) 에피택셜 소스 및 드레인을 추가함으로써 더 개선될 수 있다.
일반적 개요
FinFET들을 제조하는 것과 관련되는 사소하지 않은 복수의 쟁점이 존재한다. 예를 들어, 높은 이동도 PMOS 채널은 채널 영역 위에 변형된 Ge 또는 SiGe 클래딩 층을 이용하여 제작되었다. 그러나, 전형적 프로세스 플로우는 일반적으로 집적화 방식(예를 들어, 포토리소그래피) 또는 사후-피착 에칭을 포함하며, 이것은 Ge 또는 SiGe 층들이 핀들의 NMOS 영역들 상에 형성하는 것을 방지한다. 그 이유는 PMOS 디바이스와 NMOS 디바이스 사이에 반송파 거동을 비교함으로써 이해될 수 있다. PMOS 디바이스의 맥락에서, 캐리어(예를 들어, 양으로 대전된 정공)들은 채널의 표면(게이트 산화물층의 바로 옆)에 상주하고 여기서 주로 전도하는 경향이 있다. 압축 클래딩(예를 들어, Ge 또는 SiGe)이 채널에 도포될 때, 클래딩은 변형 상태 때문에 향상된 캐리어 이동도로 전송을 제공한다. NMOS 디바이스의 맥락에서, 캐리어(예를 들어, 전자)들은 Si 층들을 선호하고 Si 영역들(예를 들어, 핀의 코어) 내에서 전도하는 경향이 있다. 이런 이유로, 추가 고려 사항 없이, 압축 클래딩 층을 NMOS 디바이스에 도포하는 것은 핀의 Si 코어에서의 인장 변형 때문에 미미한 이동도 향상을 제공할 수 있다. 그러나, 본 개시 내용을 고려하여 이해될 수 있는 바와 같이, NMOS 디바이스에서의 캐리어 이동도를 변조하여 이동도를 어느 정도 아니면 호의적으로 향상시키는 것은 변형뿐만 아니라 채널 폭, 조성물 및 기판(결정) 배향의 고려를 포함한다.
따라서, 본 개시 내용의 실시예에 따르면, 클래딩 층은 NMOS 디바이스의 채널 상에 SiGe 또는 Ge 클래딩 층을 피착함으로써 NMOS 디바이스의 채널에 도포된다. 클래딩 층은, 예를 들어 인장 변형이 핀의 Si 코어 내에서 발생하도록 구성된다. 일부 실시예에서, 핀들은 (110) 배향된 실리콘 웨이퍼 상에 형성되고 초기 폭(예를 들어, 4nm 이하)을 갖도록 형성된다. 핀이 최소 폭을 가지면, 클래딩의 상대적으로 얇은 층(예를 들어, 2nm 이하)은 실질적인 인장 변형을 Si 코어에 전할 수 있다. 게다가, 클래딩의 얇은 층을 가진 얇은 핀은 일반적으로 전체가 상대적으로 얇은 폭을 가지게 되고, 트랜지스터 성능 및 확장성을 더욱 향상시킬 수 있다.
다양한 실시예에서, 클래딩 프로세스는 핀 형성 중의 트렌치 에치 후, 핀들을 노출하기 위한 얕은 트렌치 분리(STI)(shallow trench isolation) 재료 리세스 후, 더미 게이트를 추가하기 전(교체 게이트 플로우를 가정하면), 및 더미 게이트의 제거 후를 포함하는 플로우에서 여러 번 발생할 수 있다. 이런 의미에서, 클래딩 피착 프로세스 및 전체 프로세스 플로우는 크게 호환 가능하다. 선택적인 프로세스 경로가 최소량의 Ge-풍부 재료가 피착되는 것을 보장한다 할지라도, 비선택적인 경로들이 클래딩 층을 형성하는 데 이용될 수 있다. 일부 실시예들에서, 핀 내의 인장 변형은 내장된 Si 에피택셜 소스 및 드레인을 추가함으로써 개선된다. 클래딩 층의 도포와 유사하게, 내장된 Si 에피택셜 소스 및 드레인을 추가하는 것은 교체 게이트 프로세스 이전을 포함하는 플로우에서 여러번 수행될 수 있다. 일 실시예에서, 클래딩 층은, 예를 들어 순수 에피택셜 Ge를 포함하는 10-100 원자%의 범위를 갖는 게르마늄 농도를 가진다. 그러한 일부 실시예에서, 실리콘의 옵션 캡(optional cap)은, 예를 들어 반도체 채널과 게이트 유전체 층(예를 들어, 하이 k 유전체일 수 있음) 사이의 계면을 향상시키기 위해 클래딩 층 위에 선택적 또는 비선택적 형태로 제공될 수 있다.
핀들이 형성되고 SiGe 클래딩 층이 채널 영역에 제공되고 나서(이것은 프로세스 동안 한번 이상 발생할 수 있음), FinFET 트랜지스터 프로세스 플로우는, 예를 들어 하이 k 금속 게이트 트랜지스터를 제조하기 위해 실행될 수 있다. 임의의 수의 트랜지스터 유형들 및/또는 형성 프로세스 플로우들은 본 명세서에 제공된 채널 변형 기술들로부터 이익을 얻을 수 있고, 그런 NMOS 트랜지스터 또는 CMOS 구성은 얇은 또는 두꺼운 게이트들로 구성되는지에 상관없이 임의의 수의 지오메트리를 갖는, 동일 플로우 내의 PMOS 및 NMOS 트랜지스터 양자를 포함한다. 소스/드레인 리세스 프로세스를 포함하는 일부 실시예에서, 핀 코어 내의 변형(및 이동도)은 분리된 디바이스들에서 더 증가될 수 있다. 변형의 이런 향상은, 게르마늄-함유 클래딩 층이 효과적으로 탄성 이완되게 하는 얕은 트렌치 분리 프로세스 동안 생성된 자유 표면에 기인한 것으로, 핀 코어에서 전류 흐름 방향을 따라 인장 변형을 증가시킨다. 게다가, 소스/드레인 리세스를 수행하고 에피택셜 성장한 Si로 충전하는 것은 또한, 핀 코어에서 전류 흐름 방향을 따라 인장 변형을 증가시킬 수 있다. 최종 인장 변형의 양은 에피택셜 Si 소스/드레인의 품질 및 그 안의 결함(defect)들에 따라 달라질 수 있고, 결함들은 Ge의 더 많은 탄성 이완 때문에 더 큰 인장 변형을 가능하게 하고, 따라서 핀 코어에서 더 큰 스트레칭(예를 들어, 변형)을 가능하게 한다.
이하에서 더욱 이해되듯이, 많은 재료계는 본 개시 내용을 고려하여 자명할 것처럼 본 명세서에 개시된 기술로부터 이점을 얻을 수 있고, 본 개시 내용은 임의의 특정한 하나 또는 세트에 한정되는 것은 아니다. 오히려, 코어 변형이 도움이 되는 모든 경우에 이 기술이 이용될 수 있다.
이 기술은, 예를 들어 집적 회로들이 만들어지는 팹(fab)에서의 실시에 적합한 방법론에서뿐만 아니라, 트랜지스터, 및 다른 능동 접합 반도체 디바이스들로 제조되는 메모리 및 프로세서 및 다른 그러한 디바이스와 같은 임의의 수의 집적 회로에서 실시될 수 있다. 본 명세서에 설명되는 기술의 사용은 구조적 방식에서 분명해진다. 예를 들어, 투과 전자 현미경(TEM)(transmission electron microscope)으로 제공되는 영상과 같은, 실시예에 따라 형성되는 트랜지스터들의 단면 영상은 종래의 핀 기반 트랜지스터와 비교하여, 핀의 채널 부분 상의 클래딩 층을 보여준다. 마찬가지로, 조성물 매핑은, 예를 들어 Ge 함유 클래딩 층 또는 Si 핀을 갖는 N 도핑된 소스 드레인 영역들을 나타낼 수 있다.
핀 기반 디바이스들 상에 고 이동도 변형된 채널들을 통합하는 것에 대한 변동들은 본 개시 내용을 고려하여 자명할 것이다. 예를 들어, 핀은 기판에 고유할 수 있거나(따라서 기판과 동일한 재료), 또는 기판상에 형성될 수 있다.
핀 구조
도 1은 본 개시 내용의 하나 이상의 실시예들에 따르는, 클래딩 층을 핀들의 채널 영역 상에 피착하는 단계를 포함하는, NMOS 핀형 트랜지스터 디바이스(들)를 형성하는 방법(100)을 보여준다. 앞서 논의한 바와 같이, 핀들의 채널 영역을 클래딩하는 것은 핀 형성 중의 트렌치 에치 후, 핀을 노출하기 위한 얕은 트렌치 분리(STI) 재료 리세스 후, 더미 게이트를 추가하기 전, 및 희생(또는 더미) 게이트 스택의 제거 후를 포함하는 플로우 동안 여러 번 발생할 수 있다. 이하 논의되는 실시예가 더미 게이트 스택의 제거 후에 클래딩 층을 피착하는 것을 포함할지라도, 이것은 본 개시 내용을 제한하는 것으로 봐서는 안 된다. 도 2-10은 일부 실시예에 따르는, 도 1의 프로세스 플로우 또는 방법(100)이 실행될 때 형성되는 예시적 구조들을 도시한다. 도 1의 방법(100) 및 도 2-10에 도시된 구조들이 핀형 트랜지스터 구성들(예를 들어, 트라이-게이트 또는 FinFET)의 맥락에서 본 명세서에 도시되고 설명된다 할지라도, 본 명세서에서 다양하게 설명되는 유사한 원리 및 기술은, 본 개시 내용을 고려하여 자명할 것처럼, 예를 들어 듀얼-게이트, 게이트-올-어라운드(예를 들어, 나노와이어/나노리본), 및 다른 적절한 디바이스들 및 구성을 포함하는, 다른 반도체 디바이스들 및 트랜지스터 구성들에 사용될 수 있다.
도 2는 실시예에 따르는, 핀들(210 및 220)을 기판(200)에 형성하기 위해 트렌치 에치(102)가 (110) 배향된 웨이퍼 상에서 수행된 후에 핀들(210 및 220)을 포함하는 반도체 기판(200)의 사시도를 예시한다. 도시된 바와 같이, 핀들(210 및 220)은 <110> 채널 배향으로 구성된다. 일부 경우에, 방법(100)은 트렌치 에치(102)가 제공된 기판(200)상에서 수행될 수 있도록 초기에 제공된 기판(200)을 포함할 수 있다. 하나의 특정한 예의 경우에, 기판은 벌크 실리콘 기판이다. 다른 예의 경우에, 기판은 실리콘 온 절연체(SOI)(silicon on insulator) 기판이다. 또 다른 예의 경우에, 기판은 벌크 SiGe 기판이다. 또 다른 예의 경우에, 기판은 실리콘 층 상에 SiGe 층을 갖는 다층 기판이다. 또 다른 예의 구성에서, 기판은 절연체(SiGeOI) 기판상의 SiGe이다. 자명할 것처럼, 임의의 수의 구성이 이용될 수 있다.
도 2를 더 참조하면, 전술한 바와 같이, 핀들(210 및 220)은 트렌치 에치(102)가 수행된 후 기판(200)에 형성되었다. 따라서, 본 실시예에서, 핀들(210 및 220)은 기판(200)상에/으로부터 형성된다. 일부 경우에, 트렌치 에치(102)는 핀들(210 및 220)을 형성하기 위해 레지스트 또는 하드마스크(201)를 이용하여 기판(200)의 두께를 패터닝하고 에칭하는 것을 포함할 수 있다. 그러한 일부 경우에, 다수의 레지스트 또는 하드마스크 층들은 패터닝 재료를 위해 이용될 수 있다. 하나의 예시적 실시예에서, 최종 하드마스크(201)는 산화물의 하부 층 및 실리콘 질화물의 상부 층으로 구성된 표준 2층 하드마스크이다. 자명할 것처럼, 임의의 수의 적당한 하드마스크 구성이 이용될 수 있다.
도 2에서 볼 수 있는 바와 같이, 얕은 트렌치들(215)은 핀들(210 및 220)을 형성하기 위해 기판(200) 내에 에칭되었다. 얕은 트렌치 에치는 습식 또는 건신 에칭, 또는 원하는 경우 이들 에칭의 조합을 포함하는 표준 포토리소그래피로 달성될 수 있다. 게다가, 2중 또는 4중 패터닝은 표준 포토리소그래피가 행할 수 있는 것보다 더 얇은 핀들 및/또는 더 밀착된(tighter) 핀 피치들을 형성하는데 사용될 수 있다. 트렌치(215)의 지오메트리(폭, 깊이, 형상 등)는 이해되는 바와 같이 일 실시예와 다음 실시예 사이에서 변할 수 있고, 본 개시 내용은 임의의 특정한 트렌치 지오메트리로 제한된다고 의도되지 않는다. 실리콘 기판, 및 하부 산화물층 및 상부 실리콘 질화물(SiN)로 구현되는 2층 하드마스크를 갖는 하나의 특정한 예시적 실시예에서, 건식 에칭은 기판의 상부 표면 아래에 약 100Å 내지 5000Å의 트렌치를 형성하는데 사용된다. 자명할 것처럼, 임의의 수의 트렌치(또는 핀) 구성이 이용될 수 있다. 핀들이 형성된 후, 하드마스크(201)는 제거될 수 있다. 하드마스크(201)의 이같은 완전한 제거는, 핀의 상부가 트라이-게이트 구조를 형성하도록 클래딩되는 것을 허용한다. 그러나, 다른 실시예에서, 하드마스크(201)의 일부가 뒤에 남을 수 있고, 그래서 핀의 측면들만이 클래딩되어(상부는 클래딩되지 않음) 더블 게이트 구조를 제공하게 된다. 예시된 실시예가 기판으로부터의 거리에 따라 변화하지 않는 폭을 갖는 것으로 핀을 도시하지만, 다른 실시예에서는 핀들이 하부보다 상부에서 더 좁을 수 있고, 다른 실시예에서는 하부보다 상부에서 더 넓을 수 있고, 또는 임의의 다른 폭 변동 및 균일(또는 비균일)도를 가질 수 있다. 또한, 폭 변동이 일부 실시예에서 대칭적 또는 비대칭적일 수 있음에 유의한다. 게다가, 핀들(210 및 220)이 모두 동일한 폭을 갖는 것으로 예시되었지만, 일부 핀은 다른 핀보다 더 넓을 수 있고/있거나 형상이 다를 수 있다. 예를 들어, NMOS 및 PMOS 디바이스 양자를 포함하는 실시예에 따르면, NMOS 트랜지스터들의 생성에 사용될 핀들은 PMOS 트랜지스터들의 생성에 사용될 핀들보다 더 좁을 수 있다.
다른 실시예들에서, 핀들은, 예를 들어 미국 특허 제8,017,463호(발명의 명칭 "Epitaxial Fabrication of Fins for FinFET Devices")에 기술된 바와 같이 에피택셜 성장될 수 있다. 그런 경우에, 핀은 제조 프로세스에서 층으로서 효과적으로 형성된다. 핀 층을 형성함으로써, 핀 두께는 포토리소그래피 프로세스보다 오히려 핀 층을 형성하기 위해 사용되는 프로세스 파라미터의 제어를 통해 결정된다. 예를 들어, 핀이 에피택셜 프로세스로 성장되면, 핀의 두께는 에피택시의 성장 다이내믹에 의해 결정될 것이다. 핀 폭이 포토리소그래피보다 오히려 층 형성을 통해 결정되는 FinFET들은 향상된 최소 피처 크기 및 패킹 밀도를 제공할 수 있다. 다른 실시예들에서, 핀들은, 예를 들어 레이저 또는 반도체 재료들을 미세 커팅할 수 있는 다른 적당한 도구를 이용하는 커팅 또는 애블레이션(ablation)에 의한 재료의 제거에 의해 제조될 수 있다. 최종 핀 지오메트리는 이용되는 형성 기술에 따라 일반적으로 변할 것이다.
또한, 본 개시 내용을 고려하여 자명할 것처럼, 핀들(210 및 220)은, 예를 들어 N형 MOS 디바이스(NMOS), P형 MOS 디바이스들(PMOS) 또는 CMOS 디바이스(예를 들어, 핀(210)은 N형 MOS이고, 핀(220)은 P형 MOS일 것임)에 사용될 수 있다. 또한, 단지 2개의 핀(210 및 220)(및 이들 사이에 형성되는 트렌치(215))이 설명의 용이성을 위해 도시된다 할지라도, 임의의 수의 유사한 핀들 및 트렌치들이 기판(200)상에 형성될 수 있고(예를 들어, 수백 개의 핀, 수천 개의 핀, 수백만 개의 핀 등), 본 명세서에서 기술되는 기법으로부터 이익을 얻을 수 있음에 유의한다.
도 3은 실시예에 따르는, 절연체 재료를 트렌치(215)에 피착하고 절연체 재료를 에칭하여 이를 핀들(210 및 220)의 레벨 아래로 리세싱한(104) 후, 분리 영역들(202)에 의해 제공되는, 얕은 트렌치 분리(STl)을 포함하는 도 2의 핀 구조의 사시도를 예시한다. 일부 실시예들에서, 분리 영역들(202)은, 예를 들어, 실리콘 이산화물(SiO2)과 같은 절연체 또는 다른 적절한 절연 재료를 포함할 수 있다. 분리 영역들(202)을 형성하기 위한 피착(104)은 원자층 피착(ALD)(atomic layer deposition), 화학 기상 증착(CVD)(chemical vapor deposition), 스핀-온 피착(SOD)(spin-on deposition), 고-밀도 플라즈마(HDP)(high-density plasma), 플라즈마 향상 화학적 피착(PECVD)(plasma enhanced chemical deposition) 및/또는 일부 다른 적절한 기술을 포함할 수 있다. 패터닝 하드마스크가 핀들(210 및 220)을 형성하는데 사용되었던 경우, 하드마스크(201)(도 2)는 트렌치 절연체 재료를 피착하기 전에 제거될 수 있다. 일부 경우에, 절연체 재료는, 그 재료를 에칭하여 이를 핀들(210 및 220)의 레벨 아래로 리세싱하기 전에, 핀들(210 및 220)의 상부의 레벨로 연마된 평면일 수 있다(평탄화될 수 있다). 평탄화 후에, 임의의 적절한 에치 프로세스(예를 들어, 습식 및/또는 건식 에치)는 STL를 리세싱하는데 사용될 수 있다. 이들 리세스된 영역은 트랜지스터의 소스/드레인 영역들에 분리를 제공한다. 리세스의 깊이는 원하는 게이트 크기 및 전체 핀의 높이와 같은 팩터들에 따라, 실시예마다 변할 수 있다. 일부 예시적 실시예에서, STI 리세스 깊이는 전체 핀 높이의 35% 내지 85%가 노출되도록 되어야 하지만, 다른 실시예들은 의도된 응용에 적합한 것에 따라서, STI 재료를 거의 제거할 수 있다.
일 실시예에서, Ge 또는 SiGe 클래딩 층은 트렌치 에치(102) 이후와 절연체 재료를 피착하기(104) 전에 옵션으로 피착될 수 있다. 예를 들어, 도 3에 예시된 실시예에서, 핀(220)이 절연체 재료를 피착하기(104) 전에 피착된 클래딩 층으로 도시된 것에 유의한다. 이 경우에, 클래딩은 분리 영역들(202) 아래로 확장될 수 있다. 그런 경우, 트렌치들(215)을 충전하기 위한 연속적으로 성장되거나 아니면 피착된 절연체 재료(또는, 소위 STI 재료)가, 예를 들어 클래딩의 선천적인 산화물(native oxide)과의 호환 가능성에 기초하여 선택될 수 있음에 더 유의한다. 다른 실시예에서, 핀들은, 예를 들어 핀(210)에 대해 도시된 바와 같이, 절연체 재료를 피착하고 리세싱한(104) 후 피착된 클래딩 층을 포함할 수 있다. 도시된 실시예에서, 클래딩은 Si 핀(210)의 노출된 표면들에만 선택적으로 도포되었다. 다른 실시예들에서, 클래딩은 핀의 특정한 영역에 선택적으로 도포될 수 있다. 예를 들어, 도 8의 아래에 예시된 실시예에서와 같이, 핀의 채널 영역만이 클래딩될 수 있다.
일 실시예에서, 절연체 재료를 트렌치들(215)에 피착하고 절연체 재료를 에칭하여 이를 핀들(210 및 220)의 레벨 아래로 리세싱한(104) 후, 클래딩 층의 일부는 노출된다(클래딩 층이 플로우에서 이전에 도포되었다고 가정한다). 본 실시예에서는, 클래딩 층 중 적어도 일부가 핀의 상부에서 평탄화되어있다. 이런 의미에서, 클래딩 층은 에치 스톱으로서 이용될 수 있다. 하드마스크 재료가 핀들의 상부에 남겨지는(더블-게이트 구성을 위한) 또 다른 실시예에서, 하드마스크의 제1 층(예를 들어, 패드 산화물)은 에치 스톱으로서 이용될 수 있으며, 또한 원하는 경우에는 게이트 산화물로서 이용될 수 있다. 또 다른 실시예에서, 패드 산화물은 완전히 제거될 수 있고, 더미 산화물은 더미 게이트 재료를 내려놓기 전에 피착될 수 있다. 다른 실시예에서, 하이 k 유전체 재료는 때때로 행해지는 바와 같이, 이때(또는 프로세스에서 추후에) 게이트 산화물에 대해 피착될 수 있다.
일부 실시예에서, 104에서의 STI 리세스 에칭 프로세스는 노출되는 클래딩 층의 두께를 변경할 수 있고, 그래서 클래딩 층의 노출된 부분들은 클래딩 층의 노출되지 않은 부분들과 다를 수 있다(예를 들어, 더 얇을 수 있다). 일부 실시예에서, 초기 클래딩 층 두께는 후속 처리로 인한 예상된 씨닝(thinning)을 고려한다. 또 다른 실시예에서, 클래딩 층은 후속 처리로 인한 소정 위치에서의 예상된 씨닝을 고려하고자, 불균일 두께로 공급될 수 있다는 점에 또한 유의한다. 예를 들어, 이들 소정 위치에서의 초기 두께는 후속 처리에서 노출되지 않을 영역에서의 초기 두께보다 더 두꺼울 수 있다.
도 3이, 클래딩 층이 더미 게이트 형성 전에 공급될 수 있는 2개의 대안적 실시예를 도시한다 할지라도, 이런 예시적 프로세스 플로우의 나머지는 클래딩 층이 아직 피착되지 않았다고 추정할 것이다. 본 개시 내용을 고려하여 알 수 있는 바와 같이, 클래딩 층은 본 명세서에서 여러 가지로 표시되는 장점을 제공하기 위해 프로세스 내의 임의의 수의 위치에 공급될 수 있다.
도 4는 실시예에 따르는, 더미 게이트 구조(230)를 핀들(210 및 220) 상에 형성한(106) 후 더미 게이트 구조(230)를 포함하는 도 3의 구조의 사시도를 예시한다. 이전에 설명한 바와 같이, 핀들(210 및 220)을 클래딩하기 위해 본 명세서에 개시된 기술들은 교체 게이트 프로세스 동안 수행될 수 있고, 이것은 교체 금속 게이트(RMG)(replacement metal gate) 프로세스로 알려질 수도 있다. 이러한 선택적인 피착 프로세스는, 예를 들어 클래딩 재료를 보존하고 그에 따라 재료 비용을 줄이고/줄이거나 집적 복잡도를 감소시키기 위한 요구가 있을 때 적합할 수 있다. 핀 성형은 또한, 선택적으로(예를 들어, 채널 영역에서만) 수행될 수 있음에 더 유의한다.
하나의 예시적 실시예에서, 더미 게이트 구조(230)는 더미 게이트 전극(예를 들어, 더미 폴리실리콘)에 후행하는 더미 게이트 유전체/산화물(예를 들어, SiO2)을 먼저 피착함으로써 구현된다. 최종 구조는 일반적으로 232로 표시되고, 스페이서 재료(240)는 도 4에 도시된 전체 구조(230)를 형성하기 위해 피착되고 에칭될 수 있다. 도시된 실시예에서는, 더미 게이트 전극의 상부가 에칭되었다. 자명할 것처럼, 그런 피착, 패터닝 및 에칭은 임의의 적절한 기술을 이용하여 행해질 수 있다. 더미 게이트(230)가 참조의 용이성을 위해 스페이서 재료(240)의 상부에 표시된다는 점 외에도, 더미 게이트가 전형적으로 더미 게이트 산화물 및 더미 전극 층만을 포함한다는 점에 더 유의한다.
도 5는 실시예에 따르는, 절연체 층(250)을 더미 게이트(230)의 상부에 피착하고 연마한(108) 후에 절연체 층(250)을 포함하는 도 4의 구조의 사시도를 예시한다. 절연체 층(250)은, ALD, CVD, SOD, HDP, PECVD 및/또는 일부 다른 적절한 기술에 의해 피착되는 SiO2와 같은 임의의 적절한 절연체 재료를 포함할 수 있다.
도 6은 실시예에 따르는, 핀들(210 및 220)의 채널 영역(206)(또는, 디바이스가 완전히 제조되었을 때 채널 영역이 될 수 있는 것)을 재노출하기 위해 더미 게이트(230)를 제거한(110) 후 도 5의 구조의 사시도를 예시한다. 더미 게이트(230)를 제거하는 것(110)은 더미 게이트 구조(232)의 상부에서 임의의 캡핑 층(예를 들어, 스페이서 재료(240)에 의해 형성됨)을 제거하고, 이후 더미 게이트 전극/폴리-Si 및 더미 게이트 산화물을 제거하는 것을 포함할 수 있다. 그런 제거는 임의의 적절한 에치, 연마 및/또는 세척 프로세스를 이용하여 행해질 수 있다.
도시된 실시예에서, 핀들(210 및 220)의 채널 영역(206)은 재노출되었다. 더 보이는 바와 같이, 핀들(210 및 220)은 W1로 표기되는 초기 폭, 및 H1로 표기되는 초기 높이를 포함한다. 핀들(210 및 220)이 동일한 초기 폭 W1 및 높이 H1을 가질 필요는 없을지라도, 이들은 설명의 용이성을 위해 본 실시예에서 동일하다. 본 명세서에서 사용되는 제1 높이 H1은 분리 영역(202)의 상부에서 핀들(210 및 220)의 상부까지의 거리인 것에 유의한다. 또한, 예시적 프로세스 플로우의 이 시점에서, 핀들(210 및 220)의 소스 및 드레인 영역(또는 디바이스가 완전히 제조되었을 때 소스 및 드레인 영역들이 될 수 있는 것)은 핀들(210 및 220)의 채널 영역(206)과 동일한 초기/제1 폭 W1 및 높이 H1을 가진다. 일부 실시예들에서, 본 개시 내용을 고려하여 자명할 것처럼, 제1 폭 Wl은 트렌치 에치(104)에 의해 결정될 수 있으며, 이것은 핀들(210 및 220)을 기판(200)에 형성하기 위해 수행된다. 도 7을 참고하여 이하 논의되는 바와 같이, 추가 에칭 또는 다른 적당한 방법은 임의의 클래딩 재료의 피착 이전에 핀 폭 및/또는 높이를 선택적으로 조절하기 위해 수행될 수 있다.
도 7은 도 6의 계속으로서, 실시예에 따르는, 옵션 Si 리세스 에치를 핀들(210 및 220)에 추가한 후 기판(200)의 단면(700)의 사시도를 예시한다. 도시된 실시예에서, 단면(700)은 채널 영역(206)에서 핀들(210 및 220)의 리세싱된 부분을 잘 보여주기 위해, 기판(200)의 상승된 슬라이스로서 나타냈다. 단면(700)은 Si 리세스 에치에 의한 씨닝 이후에 핀들(210 및 220)의 달리 감춰진 지오메트리를 시각화하기 위해 핀들(210 및 220)에 수직하게 절단된다. 그런 씨닝은 일반적으로 핀을 "네킹(necking)"하는 것으로 본 명세서에서 지칭된다. 본 개시 내용을 고려하여 자명할 것처럼, 다양한 방법은 Si 리세스(예를 들어, 등방성 에치)를 구현하기 위해 이용될 수 있다.
도 7의 실시예에 도시된 바와 같이, W2로 표기되는 제2 폭을 갖는 핀들(210 및 220)이 씨닝된다. 도시된 실시예에서는 핀들(210 및 220)의 채널 영역(206)만이 씨닝될지라도, 다른 실시예에서는 전체 핀(소스 및 드레인 영역들을 포함함)이 씨닝될 수 있다. 이들 실시예에서, 씨닝은, 예를 들어 트렌치 에치(102) 동안과 같은 주어진 플로우 동안 다양한 스테이지에서 수행될 수 있다. 일부 예에서, 핀들의 높이(H1)는 네킹 후 동일하게 유지됨에 유의해야 한다. 다른 예에서, 핀들의 높이는 본 개시 내용에서 자명한 바와 같이 에칭 또는 다른 적절한 수단에 의해 감소될 수 있다. 핀 높이에서의 이런 감소는 의도적이지만, 씨닝 에치의 부산물일 수도 있다. 트랜지스터 성능이 더 얇은 핀에 의해 증가될 수 있다는 점에 유의한다. 아래 논의되는 바와 같이, 얇은 핀은 또한 전체 핀 두께(임의의 클래딩이 더해진 Si)를 최소화하고 인장 변형을 Si 핀의 코어에 전하는데 유리할 수 있다.
도 8은 도 7의 계속으로서, 핀들(210 및 212)의 채널 영역들(206)에 클래딩 층(214 및 224)을 각각 피착(112)한 후에 단면(700)의 최종 구조를 예시한다. 일부 실시예에서, 피착(112)은 본 개시 내용을 고려하여 자명할 것처럼, 원자층 에피택시(ALE), CVD, 금속-유기 화학 기상 증착(MOCVD)(metal-organic chemical vapor deposition), 금속-유기 기상 에피택시(MOVPE)(metal-organic vapor phase epitaxy), 가스 소스-분자 빔 에피택시(GS-MBE)(gas source-molecular beam epitaxy), 급속 열(RT)(rapid-thermal)-CVD, 초고속 진공(UHV)(ultra-high vacuum))-CVD 또는 일부 다른 적절한 기술을 이용하여 포함할 수 있다. 일부 실시예에서, 피착(112)은, 클래딩 층(214 및 224)이 핀들(210 및 220)의 채널 영역들 상에만 피착되거나 이들로부터만 성장하고 산화물 재료(예를 들어, 스페이서(240) 및 절연체 층(250))로부터는 피착되지 않도록 선택적일 수 있다. 그런 일부 실시예에서, 성장 조건(예를 들어, 성장 온도, 가스 플럭스의 압력 등)은 클래딩 층(214 및 224)의 에피택셜 성장의 선택도를 정의할 수 있다. 피착(112)이 핀들(210 및 220) 상에서만 선택적으로 성장되는 일부 실시예에서, 선택적 성장은 하드마스킹을 이용하거나, 또는 산화물층들을 클래딩 재료가 그 위에 피착되는 것이 바람직하지 않은 재료 위에 형성함으로써 달성될 수 있다.
일부 실시예에서, 클래딩 층은 적층 결함 및 전위(dislocation)와 같은 결정 결함(crystalline defect)들이 없다는 점에 유의한다. 이러한 적층 결함 및 전위가 일부 허용 가능한 낮은 레벨로 존재할 순 있지만, 이러한 임계값 위에 이들이 존재한다면 원하는 채널 변형에 악영향을 줄 수 있다. 이런 의미에서, 게르마늄 백분율과 클래딩 층(214 및 224)의 두께 간의 절충이 있다. 이것은 전체적인 전위가 없는(변형된) 두께가 일반적으로 조성물과 층 두께의 곱이기 때문이다. 예를 들어, 50% 게르마늄의 SiGe 클래딩 층이 주어지는 경우에, 약 100옹스트롬(Å) 이하의 클래딩 층 두께는 완전히 변형될 것이지만, 75% 게르마늄의 SiGe 클래딩 층은 결함 피착의 시작 전에 단지 약 50Å 이하의 클래딩 층 두께로 제한될 수 있다. 그러므로, 한 특정 실시예에서, 클래딩 층(214 및 224)은 적층 결함 및 전위와 같은 결정 결함이 없는 SiGe 합금이다. 본 명세서에 사용되는 바와 같이, 그러한 일부 실시예에 따르면, '결정 결함이 없다는 것'은 클래딩 층 내의 결함이 체적으로 0.05% 미만이거나 아니면 주어진 적당한 표준에 의해 측정된 바와 같이, 허용할 수 없는 단락/개방(수율 손실) 및 성능 손실에 이르지 못하는 것을 의미한다. 클래딩 층의 임계 두께가 크게 변화할 수 있고 이들 예가 청구된 발명을 특정한 범위의 층 두께로 제한하는 것이 아니라는 점에 유의한다.
도 8을 더 참조하면, 핀들(210 및 220) 상의 클래딩 층(214 및 224)은 도시된 실시예에서, 제3 폭(W3) 및 제2 높이(H2)를 갖는 클래딩된 핀을 생성한다. W3 및 H2가 각각 도 6에서의 W1 및 H1과 동일한 폭 및 높이일 수 있다는 점을 이해해야 한다. 이를 위해, 일례에서, 클래딩 층(214 및 224)의 추가는 추가 폭 및 높이를 네킹된 핀에 추가할 수 있지만, Si가 네킹 동안 및/또는 플로우의 일부 다른 스테이지에서 제거되었을 때 상실되는 정도까지만 추가될 수 있다. 다른 예들에서, W3은 W1보다 작거나, 같거나 또는 클 수 있다. 마찬가지로, 일부 실시예들에서, H2는 H1보다 작거나, 같거나 또는 클 수 있다. 일부 실시예에서, 클래딩 층(214 및 224)의 두께는 클래딩 층(214 및 224)의 완화 없이 핀들(210 및 220)의 코어에서 인장 변형을 야기하는 두께가 될 수 있다.
도 8에서 더 알 수 있는 바와 같이, 옵션 캡핑 층(204)이 클래딩 층(214 및 224)을 보호하고/하거나 게이트 유전체/반도체 계면을 개선하기 위해 피착될 수 있다. 하나의 그런 실시예에서, 실리콘 캡핑 층은 클래딩 층(224)과 같은 클래딩 층 위에 피착된다. 옵션 캡핑 층(204)을 제공하기 위한 피착 기술은, 예를 들어 클래딩 층을 공급하는데 사용되는 것들(예를 들어, CVD, RT-CVD, GS-MBE 등)과 동일할 수 있다. 캡핑 층(204)의 두께는 또한 실시예들 간에 변할 수 있다. 일부 경우에, 캡핑 층(204)은 10 내지 20Å의 범위의 두께를 갖는다. 이들 경우에, 두께는 캡핑 층(204)이 유전체 계면을 향상시킬 만큼 충분히 두껍지만 Si 변형을 크게 감소시키지 않을 만큼 얇아야 한다는 점을 고려하여 결정될 수 있다.
클래딩 층(214 및 224) 및 옵션 캡핑 층(204)의 공급 후에, 플로우는 일부 실시예에서는 종래의 방식으로, 또는 또 다른 실시예에서는 관례적 또는 독점 방식으로 계속될 수 있다. 알 수 있는 바와 같이, 도 9-10은 옵션 캡핑 층(204)이 제공되지 않은 것을 예시한다. 그러나 캡핑 층(204)을 포함하는 구성이 본 개시 내용을 고려하여 쉽게 자명할 것이다.
일부 실시예에서, 핀의 코어에 전해진 변형은 클래딩 두께 대 핀 폭에 비례할 수 있다. 이들 실시예에서, 핀 폭 대 클래딩 두께의 비는 원하는 인장 변형을 달성하기 위해 선택할 수 있다. 예를 들어, 핀 폭 대 클래딩 두께의 비는 2:1일 수 있다. 하나의 특정한 그러한 예에서, 핀은, 예를 들어 2nm의 클래딩 두께를 갖는 폭이 4nm일 수 있다. 달리 말하자면, 클래딩 층은 2nm의 핀 폭마다 적어도 1nm의 두께를 포함할 수 있다. 그러나 다양한 다른 실시예는 다양한 비를 포함한다. 예를 들어, 핀 폭 대 클래딩 두께의 비는 0.75:1, 0.9:1, 1:1, 3:1, 4:1 등일 수 있다. 원하는 인장 변형을 달성하기 위한 비를 결정하는 위한 팩터들은 핀 두께 및 클래딩 조성물을 포함할 수 있다. 예를 들어, 더 두꺼운 핀은 더 많은 클래딩 재료(예를 들어, 1nm의 핀 폭마다 2nm의 클래딩 두께)를 선호하는 비를 요구할 수 있다. 다른 경우에, 클래딩 층(214 및 224)의 재료는 SiGe(예를 들어, 70 원자% Si 및 30퍼센트 Ge 또는 30 원자% Si 및 70 원자% Ge)일 수 있다. 다른 실시예들에서, 클래딩 층(214 및 224) 내의 Ge의 원자 백분율은 25 원자%와 100 원자% 사이에 있다. 따라서, 클래딩 두께 대 핀 폭의 다양한 비는 원하는 인장 변형을 달성하기 위해 본 개시 내용을 고려하여 쉽게 자명해질 것이다.
도 9는 도 8의 구조의 단순화된 표현과, 실시예에 따르는, 클래딩 층에 의해 야기되는 핀(210)의 Si 코어 내의 최종 인장 변형을 예시한다. 단순화된 표현에서는 하나의 핀(210)만이 설명의 용이성을 위해 예시된다. 도식(260)은 Ge 풍부 클래딩(짙은 회색)의 격자 상수가 핀의 Si 코어의 격자 상수보다 어떻게 큰지(~4.17%보다 큼)를 예시한다. 이런 불일치는 계면이 변형 아래에 있게 되는 결과를 초래하고, 핀 내에 소위 전위(dislocation)의 발생을 야기할 수 있고, Ge 백분율은 디바이스에서 전위를 형성함이 없이 성능 향상을 최대화하기 위해 선택되어야 한다. 마찬가지로, 도식(270)은 클래딩 재료의 인접 층들이 어떻게 클래딩 층(214)에서 압축 변형을 야기하는지를 예시한다. 변형이 Si 핀과 클래딩의 계면에서 가장 큰 효과를 가지기 때문에, 본 명세서에 개시된 클래딩 기술이 핀의 코어에 가장 큰 변형을 전달하고, 따라서 특히 NMOS 디바이스에 대한 캐리어 이동도를 향상시킨다는 본 발명의 유용성을 인식해야 한다. 또한, 클래딩 층 내의 압축 변형이 캐리어(정공) 이동도를 향상시키기 때문에, 클래딩 층이 PMOS 디바이스에도 공통으로 유익할 수 있다는 점에 유의한다. 따라서, 본 명세서에 개시된 기술 및 방법은 인접한 PMOS 영역들(예를 들어, NMOS 디바이스로서의 210 및 PMOS 디바이스로서의 220)뿐만 아니라 NMOS 영역들을 구성할 때 이용될 수 있다.
도 1의 방법(100)은 일부 실시예에 따라, 종래에 행해지는 것과 같이 하나 이상의 반도체 디바이스를 형성하는 것(116)으로 옵션으로 계속될 수 있다. 예를 들면, 도 10은 반도체 디바이스를 형성하기 위한 추가 처리 후(예를 들어, 교체 게이트 프로세스 및 소스/드레인 도핑/형성을 완료한 후) 도 6-7의 구조의 사시도를 예시한다. 이런 예시적 실시예에서는, 핀형 트랜지스터(예를 들어, 트라이-게이트 또는 FinFET)가 형성된다. 도 10에서 알 수 있는 바와 같이, 하나의 핀(210)만이 예시적 목적으로 도시된다. 또한 알 수 있는 바와 같이, 핀(210)은 소스 및 드레인 영역들(208 및 209)에서 제1 폭 W1을 유지했고, 이들 소스/드레인 영역은 피착(112) 동안 클래딩되지 않은 채 남겨졌다(이들 소스/드레인 영역이 클래딩 층의 피착(112) 시에 마스크 오프(masked off)된 것을 상기한다).
도 10을 더 참조하면, 게이트 전극(262)은 본 실시예에서 더미 게이트 전극(232)을 대체하기 위해 피착/형성되었고, 게이트 유전체는 전형적으로 행해지는 바와 같이, 직접 게이트 전극(262) 아래에 형성된다(예를 들어, 일부 실시예에서는 하이 k 게이트 유전체). 또한 알 수 있는 바와 같이, 스페이서(240)는 게이트 스택(260)(이것은 일반적으로 게이트 전극(262) 및 게이트 유전체를 포함함) 주위에 형성되고, 게이트 스택(260)은 또한 그 위에 형성된 하드마스크(270)(이것은 금속 게이트 콘택트를 형성하기 위해 제거될 수 있음)를 갖는다. 게이트 전극(262) 및 게이트 유전체는 임의의 적절한 기술을 이용하여 임의의 적절한 재료로부터 형성될 수 있다. 예를 들어, 교체 게이트(260)는 CVD, 물리적 기상 증착(PVD), 금속 피착 프로세스 및/또는 이들의 임의의 조합을 포함하는 매우 다양한 프로세스들 중 어느 하나를 이용하여 형성될 수 있다. 일부 실시예들에서, 게이트 전극(262)은 폴리실리콘 또는 다양한 적절한 금속(예를 들어, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 구리(Cu) 또는 임의의 다른 적절한 금속 또는 합금)과 같은 매우 다양한 재료 중 임의의 것을 포함할 수 있다. 교체 게이트 또는 교체 금속 게이트(RMG)(replacement metal gate)를 형성하기 위한 다른 적절한 구성들, 재료들 및 기술들은 주어진 애플리케이션에 의존할 것이며, 본 개시 내용을 고려하여 자명할 것이다.
도 10을 더 참조하면, 에칭 프로세스(예를 들어, 임의의 적절한 습식 또는 건식 에칭 프로세스)는 도시된 바와 같이 핀(210)의 소스 및 드레인 영역들(208 및 209)을 노출하도록 수행되었다. 소스/드레인 영역(208/209)은 이전에 설명된 바와 같이 리세스-및-교체 프로세스를 이용하여 형성될 수 있다. 대안적으로, 소스/드레인 영역(208/209)은 에치 프로세스에 의해 노출될 때 이온 주입 프로세스를 이용하여 형성될 수 있다. 반도체 디바이스(구체적으로, 핀형 트랜지스터 디바이스)를 형성하기 위한 방법(100)은 본 발명을 고려하여 자명할 것처럼 추가 또는 대안 프로세스들을 포함할 수 있다. 예를 들어, 방법은 소스/드레인 처리로 계속될 수 있고, 소스/드레인 금속 콘택트 또는 콘택트 층들의 피착을 포함할 수 있다. 소스 및 드레인 콘택트들의 그러한 금속화는, 예를 들어 실리사이드화 프로세스(일반적으로, 콘택트 금속의 피착 및 후속 어닐링)를 이용하여 수행될 수 있다. 예를 들어, 저 저항 실리사이드/저마나이드(silicide/germanide)를 형성하기 위해, 게르마늄 사전-비정질 주입(germanium pre-amorphization implant)을 동반하거나 동반하지 않고, 니켈, 알루미늄, 니켈-백금 또는 니켈-알루미늄, 또는 니켈 및 알루미늄 또는 티타늄의 다른 합금에 의한 실리사이드화가 이용될 수 있다.
NMOS용의 N+ 도핑된 소스/드레인 영역(도시된 바와 같이)을 형성하는 데 있어, 트렌치는 (예를 들어, 반응성 이온 에칭에 의해) 기판 내로 에칭된다. 이 예시적 구성에서, 에칭은 각각의 소스/드레인 영역에 인접하는 이전에 형성된 STI(간략화를 위해 도시되지 않음)에 의해 일 측 상에 제한된다. 그 후, 도 10에 나타난 바와 같이 트렌치를 충전하는 내장된 에피택셜 소스/드레인이 성장될 수 있다. 트렌치는, 예를 들어 NMOS 디바이스들을 위해 코어에서 측면 인장 변형을 최대화하기 위해 실리콘의 성장을 이용하거나, 또는 다른 예에서, PMOS를 위해 10-50% Ge로부터의 SiGe를 이용하여 충전될 수 있다. 소스/드레인 도핑은, 예를 들어 NMOS를 위한 포스핀 소스(Phosphine source) 또는 PMOS를 위한 디보린 소스(diborine source)를 이용하여 인-시튜 도핑(in situ doping)에 의해 행해질 수 있다. 내장된 에피택셜 소스/드레인은, 예를 들어 모든 다른 재료가 마스킹되거나 덮어지기 때문에 트렌치에서만 성장한다. PMOS와 NMOS 양자를 갖는 상보형 디바이스를 제조하는 경우에, NMOS 측은 일부 실시예에서, PMOS 도핑 영역 형성 중에 산화물 마스크에 의해 덮여질 수 있다는 점에 유의한다. 소스/드레인 주입은 일부 실시예에서 이용될 수 있다.
시뮬레이션은 변하는 길이의 핀들(예를 들어, 다중-게이트 핀들)에 기초하여 핀 및 클래딩 층에서 응력 상태를 보여줬다. 예를 들어, 한 예시적 실시예에서는, Si 핀 구조상의 Ge-함유 클래딩에 대한 시뮬레이트된 응력이 결정되었다. 특히, Ge 클래딩 층을 위해, 큰 압축 응력은 단지 3개의 게이트(예를 들어, Ge ~-3.0 GPa 및 Si ~3.2 GPa)에 충분한 길이의 핀을 이용할 때 수직 및 전류 플로우의 양쪽을 따라 핀의 Ge 클래딩 및 Si 코어에서 발생한다. 핀의 길이가 증가함에 따라, 추가 게이트가 그 위에 추가되고, 응력 상태 및 이동도 향상이 감소한다. 예를 들어, 5개의 게이트는 클래딩을 위한 -4.0 GPa 및 Si 핀 코어를 위한 ~2.0 GPa의 응력 상태를 산출한다. 마찬가지로, 9개의 게이트는 클래딩을 위한 ~-5.5 GPa 및 핀의 Si 코어를 위한 ~1.5 GPa의 응력 상태를 산출한다. 이런 관찰된 현상은, 예를 들어 클래딩이 확장되게 하는 짧은 핀에 의해 생성된 자유 표면의 결과일 수 있고, 따라서, 전류 플로우 방향을 따라 인장 변형을 증가시킨다. 이에 따라, 추가 스트레서(예를 들어, 에피택셜 소스/드레인)가 핀 길이에 덜 종속하는 향상을 초래할 것이라는 결론이 내려졌다. 일부 실시예에서, 에지 전위를 포함하는 내장된 Si 에피택셜 소스/드레인 영역들의 추가는 길고 짧음(예를 들어, 분리된 디바이스들)에 상관없이 응력을 더 개선한다.
예시적 시스템
도 11은 본 개시 내용의 실시예에 따라 구성되는 하나 이상의 집적 회로 구조로 구현되는 컴퓨팅 시스템을 예시한다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 하우징한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)(이 예에서는 2개가 도시됨) - 이들 각각은 마더보드(1002)에 물리적 및 전기적으로 결합될 수 있거나, 그렇지 않으면 그 안에 통합됨 - 을 포함하지만, 이들에 한정되지 않은 복수의 컴포넌트를 포함할 수 있다. 알 수 있는 바와 같이, 마더보드(1002)는, 예를 들어 주 기판 또는 주 기판에 장착된 보조 기판 또는 시스템(1000)의 단 하나의 기판 등에 상관없는 임의의 인쇄회로 기판일 수 있다. 그 애플리케이션에 따라, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적 및 전기적으로 결합되거나 결합되지 않을 수 있는 하나 이상의 다른 컴포넌트를 포함할 수 있다. 이들 다른 컴포넌트는 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 스토리지 디바이스(예를 들어, 하드 디스크 드라이브, 콤팩트디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함하지만, 이에 한정되지 않는다. 컴퓨팅 시스템(1000)에 포함되는 임의의 컴포넌트는 본 명세서에 설명된 클래딩된 채널들을 갖는 트랜지스터들로 구성되는 하나 이상의 집적 회로 구조를 포함할 수 있다. 일부 실시예에서, 다수의 기능은 하나 이상의 칩에 통합될 수 있다(예를 들어, 통신 칩(1006)은 프로세서(1004)의 일부이거나 아니면 그 내에 통합될 수 있다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로/으로부터의 데이터의 전송을 위한 무선 통신을 가능케 한다. 용어 "무선(wireless)" 및 그 파생어들은, 논-솔리드 매체를 통한 변조된 전자기 복사(electromagnetic radiation)를 이용하여 데이터를 통신할 수 있는, 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 기술하는데 이용될 수 있다. 그 용어는 관련 디바이스들이 임의의 배선을 포함하지 않음을 내포하진 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(1006)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물뿐만 아니라 3G, 4G, 5G, 및 그 이상으로 표기된 기타 임의의 무선 프로토콜을 포함하지만 이들로 제한되지 않는 복수의 무선 표준이나 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 단거리의 무선 통신에 전용되고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리의 무선 통신에 전용될 수도 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시 내용의 일부 실시예에서, 프로세서(1004)의 집적 회로 다이는 본 명세서에 설명된 바와 같이 SiGe 또는 Ge 클래딩된 채널들(완전히 및/또는 부분적으로 클래딩됨)을 갖는 하나 이상의 트랜지스터를 포함한다. "프로세서"라는 용어는, 예를 들어 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 일부 그러한 예시적 실시예에 따르면, 통신 칩(1006)의 집적 회로 다이는 본 명세서에 설명된 바와 같은 SiGe 또는 Ge 클래딩된 채널들을 갖는 하나 이상의 트랜지스터를 포함한다. 본 개시 내용을 고려하여 이해하겠지만, (예를 들어, 별개의 통신 칩을 갖는 것이 아니라, 프로세서(1004) 내에 임의의 칩(1006)의 기능이 통합되는 경우) 멀티-표준 무선 기능이 프로세서(1004) 내에 직접 통합될 수도 있다는 점에 유의한다. 프로세서(1004)가 그런 무선 능력을 가진 칩 세트일 수 있음에 더 유의한다. 요약하면, 임의의 수의 프로세서(1004) 및/또는 통신 칩(1006)이 이용될 수 있다. 마찬가지로, 어느 하나의 칩 또는 칩 세트가 이에 통합되는 다수의 기능을 가질 수 있다.
다양한 구현에서, 컴퓨팅 시스템(1000)은 랩탑, 넷북, 노트북, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라-모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 리코더일 수 있다. 추가 구현에서, 시스템(1000)은 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있거나, 또는 본 명세서에 설명된 바와 같이 클래딩된 채널들을 갖는 트랜지스터 디바이스들(예를 들어, SiGe 또는 Ge 클래딩된 채널들로 구성되는 NMOS Si 핀 기반 트랜지스터들)을 이용할 수 있다. 본 개시 내용을 고려하여 이해할 수 있는 바와 같이, 본 개시 내용의 다양한 실시예가 응력 향상된 채널 및 증가 이동도를 갖는 트랜지스터를 사용하게 함으로써 임의의 프로세스 노드(예를 들어, 마이크론 범위 또는 서브마이크론 이상)에서 제조된 제품에 관한 성능을 개선하는데 사용될 수 있다.
추가 예시적 실시예들
이하의 예들은, 추가 실시예에 속하며, 이로부터 수많은 치환과 구성이 명백해질 것이다.
예 1은 NMOS 반도체 디바이스로서, 반도체 재료를 포함하고 채널 영역 및 이에 인접한 대응하는 소스/드레인 영역들을 갖는, 기판상의 핀 - 핀은 제1 폭(W1)을 가짐 -; 핀의 채널 영역의 하나 이상의 표면상의 게르마늄 또는 실리콘 게르마늄(SiGe)의 클래딩 층; 클래딩 층 위의 게이트 유전체 층; 게이트 유전체 층상의 게이트 전극; 및 소스/드레인 영역들 각각 내의 N+ 도핑된 소스/드레인 재료를 포함한다.
예 2는 예 1의 주제를 포함하며, 기판은 (110) 배향의 실리콘 웨이퍼로 구성되고, 핀은 <110> 채널 배향으로 구성된다.
예 3은 예들 1-2 중 어느 하나의 주제를 포함하며, 클래딩 층과 게이트 유전체 층 사이의 캡핑 층을 더 포함한다.
예 4는 예들 1-3 중 어느 하나의 주제를 포함하며, 캡핑 층은 실리콘을 포함한다.
예 5는 예들 1-4 중 어느 하나의 주제를 포함하며, 클래딩 층은 10 원자% 내지 90 원자% 사이의 게르마늄으로 구성된다.
예 6은 예들 1-5 중 어느 하나의 주제를 포함하며, 클래딩 층은 채널 영역 내의 핀의 대향 측면 부분들과 상단 부분을 커버한다.
예 7은 예들 1-6 중 어느 하나의 주제를 포함하며, 클래딩 층은 2nm 이하의 두께를 갖는다.
예 8은 예들 1-7 중 어느 하나의 주제를 포함하며, 핀 폭은 비균일하다.
예 9는 예들 1-8 중 어느 하나의 주제를 포함하며, 핀의 베이스는 W1과 동일하고, 핀의 상부는 제2 폭(W2)이다.
예 10은 예들 1-9 중 어느 하나의 주제를 포함하며, W1은 4nm 이상이다.
예 11은 예들 1-9 중 어느 하나의 주제를 포함하며, W1은 4nm 이하이다.
예 12는 예들 1-11 중 어느 하나의 주제를 포함하며, 핀은 제3 폭(W3)을 포함하고, W3은 클래딩 층의 두께와 핀의 폭에 기초하는 전체 폭이다.
예 13은 예 12의 주제를 포함하며, W3은 W1 이하이다.
예 14는 예 12의 주제를 포함하며, W3은 W1 이상이다.
예 15는 예들 1-14 중 어느 하나의 주제를 포함하며, 클래딩 층은 클래딩 두께 대 핀 폭의 비가 2nm의 핀 폭마다 적어도 1nm의 클래딩 층의 비가 되도록 피착된다.
예 16은 예들 1-15 중 어느 하나의 주제를 포함하며, 클래딩 층은 비균일한 두께를 갖는다.
예 17은 예들 1-16 중 어느 하나의 주제를 포함하고, 클래딩 층 재료는 결정 결함이 없다.
예 18은 예들 1-17 중 어느 하나의 NMOS 반도체 디바이스를 포함하는 집적 회로이다.
예 19는 예들 1-17 중 어느 하나의 NMOS 반도체 디바이스를 포함하는 상보형 금속 산화물 반도체(CMOS)이다.
예 20은 예들 1-17 중 어느 하나의 디바이스를 포함하는 모바일 컴퓨팅 시스템이다.
예 21은 NMOS 반도체 디바이스를 형성하는 방법으로서, 기판 내에 또는 기판상에 적어도 하나의 핀을 형성하는 단계 - 적어도 하나의 핀은 제1 폭(W1)을 가짐 -; 절연체 재료를 트렌치에 피착하는 단계; 더미 게이트를 적어도 하나의 핀의 채널 영역 상에 형성하는 단계; 적어도 하나의 핀의 표면들 위에 추가 절연체 재료를 피착하는 단계; 적어도 하나의 핀의 채널 영역을 노출하기 위해 더미 게이트를 제거하는 단계; 및 적어도 하나의 핀의 채널 영역의 하나 이상의 표면상에 클래딩 층을 피착하는 단계를 포함한다.
예 22는 예 21의 주제를 포함하며, 클래딩 층은 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)으로 구성된다.
예 23은 예들 21-22 중 어느 하나의 주제를 포함하며, 클래딩 층은 10% 내지 90% 사이의 Ge로 구성된다.
예 24는 예들 21-23 중 어느 하나의 주제를 포함하며, 기판은 실리콘(Si)을 포함한다.
예 25는 예들 21-24 중 어느 하나의 주제를 포함하며, 기판 내에 또는 기판상에 적어도 하나의 핀을 형성하는 단계는 적어도 하나의 핀을 에피택셜 성장하는 단계를 더 포함한다.
예 26은 예들 21-25 중 어느 하나의 주제를 포함하며, 기판에 또는 기판상에 적어도 하나의 핀을 형성하는 단계는 적어도 하나의 핀을 형성하기 위해 트렌치 에치를 수행하는 단계를 더 포함한다.
예 27은 예들 21-26 중 어느 하나의 주제를 포함하며, 기판에 또는 기판상에 적어도 하나의 핀을 형성하는 단계는 (110) 배향된 Si 웨이퍼로 구성되는 기판을 더 포함한다.
예 28은 예들 21-27 중 어느 하나의 주제를 포함하며, W1은 5 내지 20nm의 범위에 있다.
예 29는 예들 21-28 중 어느 하나의 주제를 포함하며, W1은 10nm 이상이다.
예 30은 예들 21 내지 27 중 어느 하나의 주제를 포함하며, W1은 4nm 이하이다.
예 31은 예들 21 내지 30 중 어느 하나의 주제를 포함하며, 제2 폭(W2)을 갖도록 채널 영역 내의 적어도 하나의 핀을 씨닝하는 단계를 더 포함한다.
예 32는 예들 21-31 중 어느 하나의 주제를 포함하며, 클래딩 층을 적어도 하나의 핀의 채널 영역의 하나 이상의 표면상에 피착하는 단계는 클래딩 층을 채널 영역의 하나 이상의 표면상에 선택적으로 피착하는 단계를 포함한다.
예 33은 예들 21-32 중 어느 하나의 주제를 포함하며, 클래딩 층을 적어도 하나의 핀의 채널 영역의 하나 이상의 표면상에 피착하는 단계는 클래딩 층을 핀의 각각의 표면상에 피착하는 단계를 포함하고, 클래딩의 적어도 일부는 트렌치 내에 피착된 절연 아래로 연장된다.
예 34는 예들 21-33 중 어느 하나의 주제를 포함하며, 클래딩 층을 적어도 하나의 핀의 채널 영역의 하나 이상의 표면상에 피착하는 단계는 클래딩 층을 피착 후에 원하는 두께로 에칭하는 단계를 포함한다.
예 35는 예들 21-34 중 어느 하나의 주제를 포함하며, 클래딩 층은 두께가 2nm 이하이다.
예 36은 예들 21-35 중 어느 하나의 주제를 포함하며, 클래딩 층을 적어도 하나의 핀의 채널 영역의 하나 이상의 표면상에 피착하는 단계는 제3 폭(W3)을 갖는 핀을 포함한다.
예 37은 예 36의 주제를 포함하며, W3은 W1 이하이다.
예 38은 예 36의 주제를 포함하며, W3은 W1 이상이다.
예 39는 예들 21-38 중 어느 하나의 주제를 포함하며, 1nm의 핀 폭마다 2nm의 클래딩 층이 피착되도록 클래딩 층의 두께를 선택하는 단계를 더 포함한다.
예 40은 예들 21-39 중 어느 하나의 주제를 포함하며, 캡핑 층을 클래딩 층상에 피착하는 단계를 더 포함한다.
예 41은 예들 21-40 중 어느 하나의 주제를 포함하며, 캡핑 층은 실리콘을 포함한다.
예 42는 모바일 컴퓨팅 시스템으로서, 인쇄 회로 기판; 인쇄 회로 기판에 동작 가능하게 결합되는 프로세서; 인쇄 회로 기판에 동작 가능하게 결합되고 프로세서와 통신하는 메모리; 및 인쇄 회로 기판에 동작 가능하게 결합되고 프로세서와 통신하는 무선 통신 칩을 포함하고, 프로세서, 무선 통신 칩 및/또는 메모리 중 적어도 하나는 NMOS 반도체 디바이스를 포함하고, NMOS 반도체 디바이스는, 반도체 재료를 포함하고 채널 영역 및 이에 인접한 대응하는 소스/드레인 영역들을 갖는, 기판상의 핀; 핀의 채널 영역의 하나 이상의 표면상의 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)의 클래딩 층; 클래딩 층 위의 게이트 유전체 층; 게이트 유전체 층상의 게이트 전극; 및 소스/드레인 영역들 각각 내의 N+ 도핑된 소스/드레인 재료를 포함한다.
예 43은 예 42의 주제를 포함하며, NMOS 반도체 디바이스는 클래딩 층과 게이트 유전체 층 사이의 캡핑 층을 더 포함하고, 캡핑 층은 실리콘을 포함한다.
예 44는 예들 41-42 중 어느 하나의 주제를 포함하며, 핀은 실리콘이고, 클래딩 층은 SiGe이다.
예 45는 예들 41-44 중 어느 하나의 주제를 포함하며, 소스/드레인 영역들은 내장된 에피택셜 성장 실리콘을 포함한다.
예 46은 예들 41-45 중 어느 하나의 주제를 포함하며, 핀은 핀 전체에 걸쳐 제1 폭(W1)을 포함한다.
예 47은 예들 41-45 중 어느 하나의 주제를 포함하며, 핀은 기판의 베이스에서의 제1 폭(W1)과 핀의 상부에서의 제2 폭(W2)을 포함한다.
예 48은 예들 41-47 중 어느 하나의 주제를 포함하며, W1은 10nm보다 크고 W2는 10nm 이하이다.
예 49는 예들 41-47 중 어느 하나의 주제를 포함하며, W2는 4nm 이하이다.
예 50은 예들 41-49 중 어느 하나의 주제를 포함하며, 핀은 제3 폭(W3)을 포함하고, W3은 클래딩 층의 두께 및 핀의 폭에 기초하는 핀의 전체 폭이다.
예 51은 예 50의 주제를 포함하며, W3은 2nm의 핀 폭마다 적어도 1nm의 클래딩 층의 비를 포함한다.
예 52는 예들 41-51 중 어느 하나의 주제를 포함하며, 클래딩 층은 2nm 이하의 두께를 갖는다.
예시적 실시예들의 전술한 설명은 예시 및 설명을 위해 제시되었다. 이것은 본 개시 내용을 개시된 정확한 형태들로 한정하거나 포괄하는 것으로 의도되지 않는다. 상기 개시 내용을 고려하여 많은 수정과 변형이 가능하다. 본 개시 내용의 범위는 상기 상세한 설명에 의해 제한되는 것이 아니라 첨부된 청구범위에 의해 제한되는 것으로 의도한다. 본 출원의 우선권을 주장하는 장래에 제출될 출원들은 개시된 주제를 상이한 방식으로 주장할 수 있고, 다양하게 개시되거나 아니면 본 명세서에 설명되는 바와 같은 하나 이상의 제한들 중 임의의 세트를 일반적으로 포함할 수 있다.

Claims (25)

  1. NMOS 반도체 디바이스로서,
    반도체 재료를 포함하고 채널 영역 및 상기 채널 영역에 인접한 대응하는 소스/드레인 영역들을 갖는, 기판상의 핀 - 상기 핀은 제1 폭(W1)을 가지고, 상기 핀은 인장 변형(tensile strain)을 포함하고, 상기 W1은 4 nm 이하임 - ;
    상기 핀의 채널 영역의 하나 이상의 표면상의 게르마늄 또는 실리콘 게르마늄(SiGe)의 클래딩 층 - 상기 클래딩 층은 2 nm 이하의 두께를 가짐 - ;
    상기 클래딩 층 위의 게이트 유전체 층;
    상기 게이트 유전체 층상의 게이트 전극; 및
    상기 소스/드레인 영역들 각각 내의 N+ 도핑된 소스/드레인 재료
    를 포함하는 NMOS 반도체 디바이스.
  2. 제1항에 있어서,
    상기 기판은 (110) 배향의 실리콘 웨이퍼로 구성되고, 상기 핀은 <110> 채널 배향으로 구성되는 NMOS 반도체 디바이스.
  3. 제1항에 있어서,
    상기 클래딩 층과 상기 게이트 유전체 층 사이의 캡핑 층을 더 포함하는 NMOS 반도체 디바이스.
  4. 제3항에 있어서,
    상기 캡핑 층은 실리콘을 포함하는 NMOS 반도체 디바이스.
  5. 제1항에 있어서,
    상기 클래딩 층은 10 원자% 내지 90 원자% 사이의 게르마늄으로 구성되는 NMOS 반도체 디바이스.
  6. 삭제
  7. 제1항에 있어서,
    상기 클래딩 층은 상기 채널 영역 내의 상기 핀의 대향 측면 부분들과 상단 부분을 커버(cover)하는 NMOS 반도체 디바이스.
  8. 삭제
  9. 제1항에 있어서,
    상기 핀의 베이스(base)는 W1과 동일하고, 상기 핀의 상부는 제2 폭(W2)인, NMOS 반도체 디바이스.
  10. 삭제
  11. 제1항에 있어서,
    상기 핀은 제3 폭(W3)을 포함하고, 상기 W3은 상기 클래딩 층의 두께와 상기 핀의 폭에 기초하는 전체 폭인, NMOS 반도체 디바이스.
  12. 제1항에 있어서,
    상기 클래딩 층은 클래딩 두께 대 핀 폭의 비가 2nm의 핀 폭마다 적어도 1nm의 클래딩 층의 비가 되도록 피착되는(deposited) NMOS 반도체 디바이스.
  13. NMOS 반도체 디바이스를 형성하는 방법으로서,
    기판 내에 또는 상기 기판상에 적어도 하나의 핀을 형성하는 단계 - 상기 적어도 하나의 핀은 제1 폭(W1)을 가지고, 상기 적어도 하나의 핀은 인장 변형(tensile strain)을 포함하고, 상기 W1은 4 nm 이하임 -;
    절연체 재료를 트렌치들에 피착하는 단계;
    더미 게이트를 상기 적어도 하나의 핀의 채널 영역 상에 형성하는 단계;
    상기 적어도 하나의 핀의 표면들 위에 추가 절연체 재료를 피착하는 단계;
    상기 적어도 하나의 핀의 채널 영역을 노출하기 위해 상기 더미 게이트를 제거하는 단계; 및
    상기 적어도 하나의 핀의 채널 영역의 하나 이상의 표면상에 클래딩 층을 피착하는 단계 - 상기 클래딩 층은 2 nm 이하의 두께를 가짐 -
    를 포함하는 방법.
  14. 제13항에 있어서,
    상기 클래딩 층은 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)으로 구성되는 방법.
  15. 제13항에 있어서,
    상기 클래딩 층은 10% 내지 90% 사이의 Ge로 구성되는 방법.
  16. 제13항에 있어서,
    상기 기판은 실리콘(Si)을 포함하는 방법.
  17. 제13항에 있어서,
    기판 내에 또는 기판상에 상기 적어도 하나의 핀을 형성하는 단계는 (110) 배향된 Si 웨이퍼로 구성되는 상기 기판을 더 포함하는 방법.
  18. 제13항에 있어서,
    제2 폭(W2)을 갖도록 상기 채널 영역 내의 상기 적어도 하나의 핀을 씨닝(thinning)하는 단계를 더 포함하는 방법.
  19. 제13항에 있어서,
    클래딩 층을 상기 적어도 하나의 핀의 채널 영역의 하나 이상의 표면상에 피착하는 단계는 상기 클래딩 층을 상기 채널 영역의 하나 이상의 표면상에 선택적으로 피착하는 단계를 포함하는 방법.
  20. 제13항에 있어서,
    클래딩 층을 상기 적어도 하나의 핀의 채널 영역의 하나 이상의 표면상에 피착하는 단계는 제3 폭(W3)을 갖는 상기 핀을 포함하는 방법.
  21. 모바일 컴퓨팅 시스템으로서,
    인쇄 회로 기판;
    상기 인쇄 회로 기판에 동작 가능하게 결합되는 프로세서;
    상기 인쇄 회로 기판에 동작 가능하게 결합되고 상기 프로세서와 통신하는 메모리; 및
    상기 인쇄 회로 기판에 동작 가능하게 결합되고 상기 프로세서와 통신하는 무선 통신 칩
    을 포함하고,
    상기 프로세서, 상기 무선 통신 칩 및/또는 상기 메모리 중 적어도 하나는 NMOS 반도체 디바이스를 포함하고, 상기 NMOS 반도체 디바이스는,
    반도체 재료를 포함하고 채널 영역 및 상기 채널 영역에 인접한 대응하는 소스/드레인 영역들을 갖는, 기판상의 핀 - 상기 핀은 인장 변형(tensile strain)을 포함하고 4 nm 이하인 제1 폭(W1)을 가짐 -;
    상기 핀의 채널 영역의 하나 이상의 표면상의 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)의 클래딩 층 - 상기 클래딩 층은 2 nm 이하의 두께를 가짐 - ;
    상기 클래딩 층 위의 게이트 유전체 층;
    상기 게이트 유전체 층상의 게이트 전극; 및
    상기 소스/드레인 영역들 각각 내의 N+ 도핑된 소스/드레인 재료
    를 포함하는 모바일 컴퓨팅 시스템.
  22. 제21항에 있어서,
    상기 핀은 실리콘이고, 상기 클래딩 층은 SiGe이고, 상기 소스/드레인 영역들은 내장된 에피택셜 성장 실리콘(embedded epitaxially grown silicon)을 포함하는 모바일 컴퓨팅 시스템.
  23. 제21항에 있어서,
    상기 제1 폭(W1)은 상기 기판의 베이스에서의 폭이고, 상기 핀은 상기 핀의 상부에서의 제2 폭(W2)을 포함하는, 모바일 컴퓨팅 시스템.
  24. 제23항에 있어서,
    상기 핀은 제3 폭(W3)을 포함하고, 상기 W3은 상기 클래딩 층의 두께 및 상기 핀의 폭에 기초하는 상기 핀의 전체 폭인, 모바일 컴퓨팅 시스템.
  25. 제24항에 있어서,
    상기 W3은 2nm의 핀 폭마다 적어도 1nm의 클래딩 층의 비를 포함하는 모바일 컴퓨팅 시스템.
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