CN106030818B - 用于基于鳍状物的nmos晶体管的高移动性应变沟道 - Google Patents

用于基于鳍状物的nmos晶体管的高移动性应变沟道 Download PDF

Info

Publication number
CN106030818B
CN106030818B CN201480076490.1A CN201480076490A CN106030818B CN 106030818 B CN106030818 B CN 106030818B CN 201480076490 A CN201480076490 A CN 201480076490A CN 106030818 B CN106030818 B CN 106030818B
Authority
CN
China
Prior art keywords
fin
layer
cladding layer
semiconductor device
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201480076490.1A
Other languages
English (en)
Other versions
CN106030818A (zh
Inventor
S·M·塞亚
R·科特利尔
H·W·肯内尔
G·A·格拉斯
A·S·默西
W·拉赫马迪
T·加尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN106030818A publication Critical patent/CN106030818A/zh
Application granted granted Critical
Publication of CN106030818B publication Critical patent/CN106030818B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin

Abstract

公开了用于将高移动性应变沟道并入到基于鳍状物的NMOS晶体管(例如，诸如双栅极、三栅极等的FinFET)内的技术，其中，将应力材料包覆到鳍状物的沟道区域上。在一个示例实施例中，将锗或硅锗膜包覆到硅鳍状物上，以便于提供鳍状物的核心中的期望的拉伸应变，虽然可以使用其它鳍状物和包覆材料。技术与典型的过程流程兼容，并且包覆沉积可以出现在典型过程流程内的多个位置处，在各种实施例中，可以形成具有最小宽度(或随后减薄)的鳍状物，以便于提高晶体管性能。在一些实施例中，减薄的鳍状物也增加了跨包覆膜的整个核心的拉伸应变。在一些情况下，可以通过添加嵌入式硅(Si)外延源极和漏极来进一步增强核心中的应变。

Description

用于基于鳍状物的NMOS晶体管的高移动性应变沟道
技术领域
本发明涉及用于基于鳍状物的NMOS晶体管的高移动性应变沟道。
背景技术
衬底上的电路器件(包括晶体管、二极管、电阻器、电容器、以及在半导体衬底上形成的其它无源和有源电子器件)的性能和产量的提高典型地是在那些器件的设计、制造、以及操作期间所考虑的主要因素。例如，在金属-氧化物-半导体(MOS)晶体管半导体器件(例如，在互补型金属-氧化物-半导体(CMOS)器件中所使用的那些)的设计和制造或形成期间，常常期望增加N型MOS器件(NMOS)沟道中的电子(载流子)的运动，并且增加P型MOS器件(PMOS)沟道中的带正电的空穴(载流子)的运动。鳍式晶体管构造包括在半导体材料的薄带(通常被称为鳍状物)周围构建的晶体管。晶体管包括标准场效应晶体管(FET)节点，包括栅极、栅极电介质、源极区、以及漏极区。器件的导电沟道有效地存在于鳍状物的外侧上、栅极电介质下方。具体地，电流沿着鳍状物的两个侧壁(大体上垂直于衬底表面的侧)/在鳍状物的两个侧壁内以及沿着鳍状物的顶部(大体上平行于衬底表面的侧)流动。由于这样的构造的导电沟道实质上沿着鳍状物的三个不同的外部、平面区存在，所以这样的构造被称为FinFET和三栅极晶体管。还可以使用其它类型的鳍式构造，例如所谓的双栅极FinFET，其中导电沟道主要只沿着鳍状物的两个侧壁(并且不是例如沿着鳍状物的顶部)存在。
附图说明
图1示出了根据本公开内容的一个或多个实施例的形成(多个)NMOS鳍式晶体管器件的方法，该方法包括包覆鳍状物的沟道区。
图2示出了根据实施例的在(110)取向晶片上执行沟槽蚀刻之后的包括鳍状物的半导体衬底的透视图。
图3示出了根据实施例的在将绝缘体材料沉积在沟槽中并且蚀刻绝缘体材料以使其凹进到鳍状物的水平面下方之后的图2的鳍状物结构的透视图。
图4示出了根据实施例的在鳍状物上形成虚设栅极之后的包括相同虚设栅极的图3的结构的透视图。
图5示出了根据实施例的在沉积绝缘体层并且将绝缘体层抛光到虚设栅极的顶部之后的包括相同绝缘体层的图4的结构的透视图。
图6示出了根据实施例的在去除虚设栅极以重新暴露鳍状物的沟道区之后的图5的结构的透视图。
图7从图6继续并且示出了根据实施例的在对鳍状物执行可选的凹进蚀刻之后的衬底的横截面的透视图。
图8从图7继续并且示出了根据实施例的在将包覆层沉积在鳍状物上的沟道区中之后的产生的结构。
图9示出了根据实施例的图8的结构的简化表示和在鳍状物中由压缩包覆引起的由此产生的垂直拉伸应变。
图10示出了根据实施例的在进行附加的处理以形成半导体器件之后(例如，在完成置换栅极过程和源极/漏极形成之后)的图6和7的结构的透视图。
图11示出了利用根据本公开内容的一个或多个实施例配置的一个或多个半导体器件(例如，晶体管)而实现的计算系统。
具体实施方式
公开了用于将高移动性应变沟道并入到基于鳍状物的NMOS晶体管(例如，诸如双栅极、三栅极等的FinFET)内的技术，其中，将应力材料包覆到鳍状物的沟道区域上。在一个示例性实施例中，将锗(Ge)或硅锗(SiGe)膜包覆到硅鳍状物上，以便于提供鳍状物的核心中的期望的拉伸应变，虽然可以使用其它鳍状物和包覆材料。技术与典型的过程流程兼容，并且包覆沉积可以出现在典型过程流程内的多个位置处。在各种实施例中，可以形成具有最小宽度(或随后减薄)的鳍状物，以便于提高晶体管性能。在一些实施例中，减薄的鳍状物也增加了跨包覆膜的整个核心的拉伸应变。在一些情况下，可以通过添加嵌入式硅(Si)外延源极和漏极来进一步增强核心中的应变。
总体概述
存在与制造FinFET相关联的多个重要的问题。例如，在沟道区之上使用应变Ge或SiGe包覆层来设计高移动性的PMOS沟道。然而，典型的过程流程通常包括集成方案(例如，光刻法)、或沉积后蚀刻，这会防止Ge或SiGe层在鳍状物的NMOS区上形成。对此的原因可以通过比较PMOS与NMOS器件之间的载流子性能来理解。在PMOS器件的背景下，载流子(带正电的空穴)倾向于主要在沟道的表面处(例如，紧靠栅极氧化物层)存在并传导。当压缩包覆层(例如，Ge或SiGe)被施加到沟道时，由于应变状态而使包覆层提供具有增强的载流子移动性的传输。在NMOS器件的背景下，载流子(例如，电子)倾向于有利于Si层并且在Si区(例如，鳍状物的核心)内传导。由于这个原因，在没有进一步考虑的情况下将压缩包覆层施加到NMOS器件可以由于鳍状物的Si核心中的拉伸应变而提供可忽略的移动性增强。然而，并且如鉴于本公开内容将意识到的，为了调节NMOS器件中的载流子移动性以可测量地或以其它的方式有利地增强移动性包括不只是对应变还有对沟道宽度、成分、以及衬底(晶体)取向的考虑。
因此，并且根据本公开内容的实施例，通过将SiGe或Ge包覆层沉积在NMOS器件的沟道上来将包覆层施加到NMOS器件的沟道。包覆层例如被组成以使得拉伸应变出现在鳍状物的Si核心内。在一些实施例中，鳍状物形成在(110)取向硅晶片上并且被形成为具有初始宽度(例如，4nm或更小)。有具有最小宽度的鳍状物使相对薄(例如，2nm或更小)的包覆层能够将相当大的拉伸应变转移到Si核心。另外，具有薄包覆层的薄鳍状物通常导致总的相对薄的宽度，这可以进一步提高晶体管性能和可扩展性。
在各种实施例中，包覆过程可能出现在流程中的不同时刻，其包括在鳍状物形成期间的沟槽蚀刻之后、在浅沟槽隔离(STI)材料凹进以暴露鳍状物之后、在添加虚设栅极(假定为置换栅极流程)之前、以及在去除虚设栅极之后。在这个意义上，包覆沉积过程和和总过程流程是高度可兼容的。尽管选择性过程路线确保最小量的富含Ge的材料被沉积，但可以在形成包覆层时使用非选择性路线。在一些实施例中，通过添加嵌入式Si外延源极和漏极来增强鳍状物中的拉伸应变。类似于包覆层的施加，可以在流程中的不同时刻(包括在置换栅极过程之前)执行添加嵌入式Si外延源极和漏极。在一个实施例中，包覆层具有范围从例如10到100原子％的锗浓度，包括纯外延Ge。在一些这样的实施例中，可以采用选择性或非选择性方式在包覆层之上提供例如硅的可选的盖以改进半导体沟道与栅极电介质(其可以是例如高k电介质)层之间的界面。
一旦形成鳍状物并且在沟道区域中提供了SiGe包覆层(这可在该过程期间出现一次或多次)，就可以执行FinFET晶体管过程流程以制造例如高k金属栅极晶体管。任何数量的晶体管类型和/或形成过程流程可以受益于本文中所提供的沟道应变技术、在同一流程内包括PMOS和NMOS晶体管的这样的NMOS晶体管或CMOS构造，不管是否配置有薄或厚的栅极以及有任何数量的几何形状。在包括源极/漏极凹进过程的一些实施例中，对于隔离的器件，可以进一步增加鳍状物核心中的应变(和移动性)。应变中的增强是由于在浅沟槽隔离过程期间所创建的自由表面，浅沟槽隔离过程有效地允许含Ge的包覆层弹性弛豫，从而增加了鳍状物核心中的沿着电流流动方向的拉伸应变。另外，执行源极/漏极凹进和用外延生长的Si进行填充也可以增加鳍状物核心中的沿着电流流动方向的拉伸应变。最终拉伸应变的量可以取决于外延Si源极/漏极的质量和其中的缺陷，由于Ge的更加弹性弛豫而实现更高的拉伸应变，并且因而实现鳍状物核心中的更多的伸展(例如，应变)。
如将进一步意识到的，很多材料系统可以受益于本文中所述的技术，如鉴于本公开内容将显而易见的，并且本公开内容并不是要局限于任何特定的一种技术或技术集合。相反，可以采用在核心应变有帮助的任何情况下的技术。
技术可以例如体现在任何数量的集成电路(例如，存储器和处理器以及利用晶体管和其它有源结半导体器件来制造的其它这样的器件)中以及在适合于在实验室(在其中制造集成电路)实践的方法中。对本文中所述的技术的使用表现在结构方式中。例如，与常规的基于鳍状物的晶体管相比，根据实施例而形成的晶体管的横截面图像(例如，利用透射电子显微镜(TEM)提供的图像)展示了鳍状物的沟道部分上的包覆层。同样，复合映射可以显露具有例如含Ge的包覆层或Si鳍状物的N掺杂源极漏极区。
鉴于本公开内容，关于将高移动性应变沟道并入到基于鳍状物的器件上的变化将是显而易见的。例如在一个实施例中，鳍状物可以是衬底固有的(并且因此与衬底具有相同的材料)或可以形成在衬底上。
鳍状物结构
图1示出了根据本公开内容的一个或多个实施例的形成(多个)NMOS鳍式晶体管器件的方法100，该方法包括将包覆层沉积到鳍状物的沟道区上。如以上所讨论的，包覆鳍状物的沟道区可以出现在流程期间的不同时刻，其包括：在鳍状物形成期间的沟槽蚀刻之后、在浅沟槽隔离(STI)材料凹进以暴露鳍状物之后、在添加虚设栅极之前、以及在去除牺牲(或虚设)栅极叠置体之后。尽管以下所讨论的实施例包括在去除虚设栅极叠置体之后对包覆层的沉积，但这在本公开内容中不应被视为限制性的。根据一些实施例，图2-10示出了在执行过程流程或图1的方法100时所形成的示例性结构。如鉴于本公开内容将显而易见的，尽管在鳍式晶体管构造(例如，三栅极或FinFET)的背景下在本文中描绘并描述了图1的方法100和图2-10中所示的结构，但如本文中不同地描述的类似原理和技术可以用于其它半导体器件和晶体管构造，包括例如双栅极、栅极环绕式(例如，纳米线/纳米带)、以及其它适当的器件和构造。
图2示出了根据实施例的在(110)取向晶片上执行沟槽蚀刻102以在衬底200中形成鳍状物210和220之后的包括鳍状物210和220的半导体衬底200的透视图。如图所示，鳍状物210和220被配置有<110>沟道取向。在一些情况下，方法100可以包括最初提供衬底220以使得沟槽蚀刻102可以在所提供的衬底200上执行。在一个具体的示例性情况下，衬底是体硅衬底。在另一种示例性情况下，衬底是绝缘体上硅(SOI)衬底。在另一种示例性情况下，衬底是体SiGe衬底。在另一种示例性情况下，衬底是具有位于硅层上的SiGe层的多层衬底。在另一种示例性情况下，衬底是绝缘体上SiGe(SiGeOI)衬底。如将显而易见的，可以使用任何数量的构造。
进一步参考图2并且如先前所述，在执行沟槽蚀刻102之后，在衬底200中形成鳍状物210和220。因此，在这个实施例中，鳍状物210和220形成在衬底200上并且由衬底200形成。在一些情况下，沟槽蚀刻102可以包括使用抗蚀剂或硬掩模201来图案化和蚀刻衬底200的一定厚度以形成鳍状物210和220。在一些这样的情况下，多种抗蚀剂或硬掩模层可以用于对材料进行图案化。在一个示例性实施例中，由此产生的硬掩模201是配置有底部氧化物层和顶部氮化硅层的标准双层硬掩模。如将显而易见的，可以使用任何数量的适当硬掩模构造。
如图2中可以看到的，浅沟槽215被蚀刻到衬底200中以形成鳍状物210和220。可以使用包括湿法或干法蚀刻的标准光刻法或蚀刻的组合(如果是这样期望的)来完成浅沟槽蚀刻。另外，双重或四重图案化可以用于形成比采用标准光刻法所完成的更薄的鳍状物和/或更紧密的鳍状物间距。如将意识到的，沟槽215的几何尺寸(宽度、深度、形状等)可以从一个实施例到下一个实施例变，并且本公开内容并不是要局限于任何特定的沟槽几何尺寸。在具有硅衬底和利用底部氧化物层和顶部氮化硅(SiN)层实现的双层硬掩模的一个具体的示例性实施例中，干法蚀刻被用于形成位于衬底的顶表面下方大约
Figure GDA0002474522720000061
到
Figure GDA0002474522720000062
的沟槽。如将显而易见的，可以使用任何数量的沟槽(或鳍状物)构造。在形成鳍状物之后，可以去除硬掩模201。这样完全去除硬掩模201允许鳍状物的顶部被包覆，以便于形成三栅极结构。然而，在其它实施例中，注意，可以留下硬掩模201中的一些，从而使只有鳍状物的侧部(而不是顶部)被包覆，以便于提供双栅极结构。尽管所示实施例将鳍状物显示为具有不随着离衬底的距离而改变的宽度，但鳍状物可以在另一个实施例中顶部处比底部更窄，在另一个实施例中顶部处比底部更宽，或具有任何其它宽度变化和均匀(或不均匀)度。进一步注意，在一些实施例中，宽度变化可以是对称的或不对称的。另外，尽管鳍状物210和220被示为都具有相同的宽度，但一些鳍状物可以比其它鳍状物更宽和/或在其它情况下与其它鳍状物不同地成形。例如，根据包括NMOS和PMOS器件两者的实施例，在创建NMOS晶体管时所使用的鳍状物可以比在创建PMOS晶体管时所使用的鳍状物更窄。
在其它实施例中，鳍状物可以是例如外延生长的，例如在标题为“EpitaxialFabrication of Fins for FinFET Devices”的美国专利No.8,017,463中所述的。在这样的情况下，鳍状物在制造过程中有效地被形成为层。通过形成鳍状物层，通过对用于形成鳍状物层的过程参数而不是光刻过程的控制来确定鳍状物厚度。例如，如果利用外延过程来使鳍状物生长，则鳍状物的厚度将由外延的生长动态确定。通过层形成而不是光刻法来确定鳍状物宽度的FinFET可以提供提高的最小特征尺寸和组装密度。在其它实施例中，可以通过由使用例如激光器或能够精细切割半导体材料的其它适当工具切割或消融来去除材料从而制造鳍状物。由此产生的鳍状物几何尺寸通常将根据所采用的形成技术而变化。
如鉴于本公开内容也将显而易见的，鳍状物210和220可以例如用于N型MOS器件(NMOS)、P型MOS器件(PMOS)、或CMOS器件(例如，其中鳍状物210将是N型MOS，并且鳍状物220将是P型MOS)。还要注意，尽管为了便于描述只示出了两个鳍状物210和220(和在其间形成的沟槽215)，但任何数量的类似鳍状物和沟槽(例如，数百个鳍状物、数千个鳍状物、数百万个鳍状物等)可以形成衬底200上并且受益于本文中所述的技术。
图3示出了根据实施例的在将绝缘体材料沉积104在沟槽215中并且蚀刻绝缘体材料以使其凹进到鳍状物210和220的水平面下方之后的由隔离区202提供的浅沟槽隔离(STI)的图2的鳍状物结构的透视图。在一些实施例中，隔离区202可以包括例如绝缘体(例如，二氧化硅(SiO2))或其它适当的绝缘体材料。形成隔离区202的沉积104可以包括原子层沉积(ALD)、化学气相沉积(CVD)、旋涂沉积(SOD)、高密度等离子体(HDP)、等离子体增强化学沉积(PECVD)、和/或一些其它适当的技术。在图案化硬掩模用于形成鳍状物210和220的情况下，可以在沉积沟槽绝缘体材料之前去除硬掩模201(图2)。在一些情况下，在蚀刻材料以使其凹进到鳍状物210和220的水平面下方之前，可以将绝缘体材料抛光平坦(平面化)到鳍状物210和220的顶部的水平面。在平面化之后，任何适当的蚀刻过程(例如，湿法和/或干法蚀刻)可以用于使STI凹进。这些凹进的区为晶体管的源极/漏极区提供隔离。凹进的深度可从一个实施例到另一实施例改变，这取决于诸如期望栅极尺寸和总鳍状物的高度的因素。在一些示例性实施例中，STI凹进深度使得总鳍状物高度的35％到85％被暴露，虽然其它实施例可以去除更多或更少的STI材料，这取决于什么适合于预期应用。
在一个实施例中，在沟槽蚀刻102之后和在沉积104绝缘体材料之前，可以可选地沉积Ge或SiGe包覆层。例如，在图3中所示的实施例中，注意，鳍状物220被示出有在沉积104绝缘体材料之前所沉积的包覆层。在这个实例中，包覆层可以在隔离区202下方延伸。在这样的情况下，还要注意，可以例如基于与包覆层的固有氧化物的兼容性来选择用于填充沟槽215的随后生长或以其它方式沉积的绝缘体材料(或所谓的STI材料)。在另一实施例中，鳍状物可以包括例如关于鳍状物210所示的在绝缘体材料的沉积104和凹进之后所沉积的包覆层。在所示实施例中，选择性地仅将包覆层施加到Si鳍状物210的暴露的表面。在其它实施例中，包覆层可以被选择性地施加到鳍状物的特定区。例如，只有鳍状物的沟道区被包覆，例如在以下图8中所示的实施例中。
在一个实施例中，在将绝缘体材料沉积104在沟槽215中并且蚀刻绝缘体材料以使其凹进到鳍状物210和220的水平面下方之后，包覆层的一部分被暴露(假设包覆层在流程中较早地被施加)。在这个实施例中，平面化留下位于鳍状物的顶部上的包覆层的至少一部分。在这个意义上，包覆层可以被用作蚀刻停止。在硬掩模材料留在鳍状物的顶部上(对于双栅极构造)的又一些其它实施方式中，第一层的硬掩模(例如，焊盘氧化物)可以被用作蚀刻停止，并且其还可以被用作栅极氧化物(如果这样期望)。在又一些其它这样的实施例中，可以完全去除焊盘氧化物，并且可以在放下虚设栅极材料之前沉积虚设氧化物。在其它实施例中，如有时完成的，此时(或在过程中较晚的)可以为栅极氧化物沉积高k电介质材料。
在一些实施例中，在104的STI凹进蚀刻过程可以改变变得暴露的包覆层的厚度，以使得包覆层的暴露的部分可以不同于(例如，薄于)包覆层的未暴露的部分。在一些实施例中，初始包覆层厚度考虑了由于随后的处理而导致的预期减薄。还要注意，在又一些其它实施例中，包覆层可以被设置有不均匀的厚度，以便于考虑由于随后的处理而引起的在某些位置处的预期减薄。例如，在那些某些位置中的初始厚度可以比在不暴露于随后的处理的区域中的初始厚度更厚。
尽管图3示出了两个替代的实施例，其中可以在虚设栅极形成之前供应包覆层，这个示例性过程流程的其余部分将假设包覆层还未被沉积。如鉴于本公开内容将意识到的，可以在该过程内在任何数量的位置处供应包覆层以提供如本文中不同地指示的优点。
图4示出了根据实施例的在鳍状物210和220上形成106虚设栅极结构230之后的包括相同虚设栅极结构230的图3的结构的透视图。如先前所述，可以在置换栅极过程(其也可被称为置换金属栅极(RMG)过程)期间执行本文中所公开的用于包覆鳍状物210和220的技术。例如当有保存包覆材料并且因此减少材料费用和/或降低集成复杂度的需要时，这样的选择性沉积过程可以是适当的。还要注意，也可以选择性地执行鳍状物成形(例如，只在沟道区中)。
在一个示例性实施例中，通过首先沉积虚设栅极电介质/氧化物(例如，SiO2)随后沉积虚设栅极电极(例如，虚设多晶硅)来实现虚设栅极结构230。由此产生的结构通常被指定为232，并且可以沉积并蚀刻间隔体材料240以形成图4中所示的总结构230。在所示实施例中，蚀刻掉虚设栅极电极的顶部。如将显而易见的，可以使用任何适当的技术来完成这样的沉积、图案化、以及蚀刻。注意，为了便于参考，在间隔体材料240的顶部上指示虚设栅极230，但还要注意，虚设栅极典型地只包括虚设栅极氧化物和虚设电极层。
图5示出了根据实施例的在沉积108绝缘体层250并且将层250抛光到虚设栅极230的顶部之后的包括相同绝缘体层250的图4的结构的透视图。绝缘体层250可以包括通过ALD、CVD、SOD、HDP、PECVD、和/或一些其它适当的技术沉积的任何适当的绝缘体材料，例如SiO2。
图6示出了根据实施例的在去除110虚设栅极230以重新暴露鳍状物210和220的沟道区206(或一旦完全制造器件就可能变成沟道区的地方)之后的图5的结构的透视图。去除110虚设栅极230可以包括去除虚设栅极结构232的顶部上的任何覆盖层(例如，由间隔体材料240形成的)并且随后去除虚设栅极电极/多晶Si和虚设栅极氧化物。可以使用任何适当的蚀刻、抛光、和/或清洗过程来完成这样的去除。
在所示实施例中，鳍状物210和220的沟道区206被重新暴露。如还可以看到的，鳍状物210和220包括被标示为W1的初始宽度和被标示为H1的初始高度。尽管鳍状物210和220不需要具有相同的初始宽度W1和高度H1，为了便于描述，它们在这个实施例中是相同的。注意，如本文中所使用的第一高度H1是从隔离区202的顶部到鳍状物210和220的顶部的距离。还要注意，在示例性过程流程的这个点处，鳍状物210和220的源极和漏极区(或一旦完全制造器件就可能变成源极和漏极区的地方)具有与鳍状物210和220的沟道区206相同的初始/第一宽度W1和高度H1。在一些实施例中，并且如鉴于本公开内容将显而易见的，第一宽度W1可以由沟槽蚀刻104确定，沟槽蚀刻104被执行以形成衬底200中的鳍状物210和220。如以下参考图7所讨论的，可以在沉积任何包覆材料之前执行进一步的蚀刻或其它适当的方法以选择性地调节鳍状物宽度和/或高度。
图7从图6继续并且示出了根据实施例的在将可选的Si凹进蚀刻添加到鳍状物210和220之后的衬底200的横截面700的透视图。在所示实施例中，横截面700被示出为衬底200的升高的薄片，以更好地显示沟道区206中的鳍状物210和220的凹进部分。横截面700是垂直于鳍状物210和220被切割的，以便于在通过Si凹进蚀刻而减薄之后以显现鳍状物210和220在其它情况下模糊的几何形状。这样的减薄通常在本文中被称为使鳍状物“变细”。如鉴于本公开内容将显而易见的，可以采用各种方法来实现Si凹进(例如，各向同性蚀刻)。
如图7的实施例中所示，减薄导致鳍状物210和220具有被标示为W2的第二宽度。尽管在所示实施例中只有鳍状物210和220的沟道区206减薄，但在其它实施例中，可以减薄整个鳍状物(包括源极和漏极区)。在这些实施例中，例如，可以在给定流程期间(例如，沟槽蚀刻102)的各个阶段执行减薄。应注意，在一些示例中，鳍状物的高度(H1)在变细之后保持相同。在其它示例中，可以通过蚀刻或如鉴于本公开内容将显而易见的其它适当的手段来减小鳍状物的高度。这种鳍状物高度的减小可以是有意的，但也可以是薄化蚀刻的副作用。注意，晶体管性能可以由减薄的鳍状物而增强。如以下将讨论的，薄鳍状物也可以是对最小化总鳍状物厚度(除了任何包覆层之外的Si)以及将拉伸应变转移到Si鳍状物的核心有利的。
图8从图7继续并且示出了根据实施例的在将包覆层214和224沉积112在鳍状物210和212的沟道区206中之后的横截面700的由此产生的结构。在一些实施例中，沉积112可以包括使用原子层外延(ALD)、CVD、金属有机化学气相沉积(MOCVD)、金属有机气相外延(MOVPE)、气体源分子束外延(GS-MBE)、快速热(RT)-CVE、超高真空(UHV)-CVD或如鉴于本公开内容将显而易见的一些其它适当的技术。在一些实施例中，沉积112可以是选择性的，以使得包覆层214和224只沉积在鳍状物210和220的沟道区上或从沟道区而不从氧化物材料(例如，间隔体240和绝缘体层250)生长。在一些这样的实施例中，生长条件(例如，生长温度、气体焊剂的压力等)可以限定包覆层214和224的外延生长的选择性。在沉积112选择性地只生长在鳍状物210和220上的一些实施例中，可以使用硬掩模或通过在材料之上形成氧化物层来实现选择性生长，所述氧化物层不期望有沉积在其上的包覆材料。
注意，在一些实施例中，包覆层没有晶体缺陷，例如，叠置体缺点和错位。尽管这样的叠置缺点和错位可以存在于一些可接受的低水平，但它们高于这样的阈值的存在可能不利地影响所期望的沟道应变。在这个意义中，在锗百分比与包覆层214和224的厚度之间存在折中方案。这是因为总的无错位(应变)厚度通常是成分和层厚度的结果。例如，给定50％锗的SiGe包覆层，大约100埃
Figure GDA0002474522720000111
或更小的包覆层厚度可以是完全应变的，但处于75％锗的SiGe包覆层在有缺陷的沉积开始之前可能被限制为仅仅大约
Figure GDA0002474522720000112
或更小的包覆层厚度。因此，在一个具体实施例中，包覆层214和224是没有晶体缺陷(例如，叠置体缺点和错位)的SiGe合金。如本文中所使用的并且根据一些这样的实施例，如通过给定的适当标准测量的，“无晶体缺陷”意指包覆层中的缺陷按体积小于0.05％或在其它情况下不导致不可接受的短路/开路(产生损失)和性能损失。还要注意，包覆层临界厚度可以极大地变化，并且这些示例并不是要将所要求保护的公开内容限制到层厚度的特定范围。
进一步参考图8，在所示实施例中，鳍状物210和220上的包覆层214和224产生具有第三宽度(W3)和第二高度(H2)的包覆鳍状物。应理解，W3和H2可以是分别与图6中的W1和H1相同的宽度和高度。为此目的，在一个示例中，包覆层214和224的添加可以将附加的宽度和高度加到变细的鳍状物，但只添加在Si变细期间和/或在流程的一些其它阶段被去除时所失去的宽度和高度的程度。在其它示例中，W3可以小于、等于、或大于W1。同样，在一些实施例中，H2可以小于、等于、或大于H1。在一些实施例中，包覆层214和224的厚度可以是在包覆层214和224不弛豫的情况下引起鳍状物210和220的核心中的拉伸应变的厚度。
如图8中可以进一步看到的，可以沉积可选的覆盖层204以保护包覆层214和224和/或改进栅极电介质/半导体界面。在一个这样的实施例中，硅覆盖层沉积在包覆层(例如，包覆层224)之上。用于提供可选的覆盖层204的沉积技术可以例如与在提供包覆层时所使用的那些技术(例如，CVD、RT-CVD、GS-MBE等)相同。覆盖层204的厚度也可以从一个实施例到另一个实施例变化。在一些情况下，覆盖层204具有在10到
Figure GDA0002474522720000121
的范围内的厚度。在这些情况下，可以通过考虑覆盖层204应足够厚以改进电介质界面但足够薄以不明显减小Si的应变来确定厚度。
在提供包覆层214和224及可选的覆盖层204之后，在一些实施例中，流程可以以常规的方式继续，或在又一些其它实施例中，以定制或专有的方式继续。如可以看到的，图9-10示出了可选的包覆层204未被提供。然而，鉴于本公开内容，包括覆盖层204的构造将是显而易见的。
在一些实施例中，转移到鳍状物的核心的应变可以与包覆层厚度相对于鳍状物宽度的比成比例。在这些实施例中，鳍状物宽度与包覆层厚度之比可以被选择为实现期望的拉伸应变。例如，鳍状物宽度与包覆层厚度之比可以是2:1。在一个具体的这样的示例中，例如鳍状物在宽度上可以是4nm，具有2nm的包覆层厚度。换句话说，对于每2nm的鳍状物宽度，包覆层可以包括至少1nm的厚度。然而，各种其它实施例包括不同的比。例如，鳍状物宽度与包覆层厚度之比可以是0.75:1、0.9:1、1:1、3:1、4:1等。用于确定该比以实现期望的拉伸应变的因素可以包括鳍状物厚度和包覆成分。例如，较厚的鳍状物可能需要更有利于包覆层材料的比(对于每1nm的鳍状物宽度有2nm的包覆厚度)。在另一个实例中，包覆层214和224的材料可以是SiGe(例如，70原子％Si和30％Ge，或30原子％Si和70原子％Ge)。在其它实施例中，在包覆层214和224中的Ge的原子百分比在25原子％与100原子％之间。因此，鉴于公开内容包覆层厚度与鳍状物宽度的各种比将是显而易见的，以实现期望的拉伸应变。
图9示出了根据实施例的图8的结构的简化表示和在鳍状物210的Si核心中由包覆层引起的由此产生的拉伸应变。在简化表示中，为了便于描述，只示出了一个鳍状物210。示意图260示出了富含Ge的包覆层(暗灰)的晶格常数比鳍状物的Si核心的晶格常数大多少(更大约4.17％)。这个失配导致界面处于应变下，并且可能引起鳍状物内的所谓的错位的产生，Ge百分比应被选择为使性能提高最大化，而不在器件中形成错位。同样，示意图270示出了包覆材料的相邻层如何引起包覆层214中的压缩应变。应意识到，受益于本公开内容，因为应变在Si鳍状物和包覆层的界面处具有最大影响，所以本文中所公开的包覆技术将大应变转移到鳍状物的核心，并且因此增强了载流子移动性，特别是对于NMOS器件。此外，应注意，包覆层与PMOS器件也可以相互有益，因为包覆层中的压缩应变增强了载流子(空穴)移动性。因此，当构造NMOS区以及相邻的PMOS区(例如，210作为NMOS器件并且220作为PMOS器件)时，可以利用本文中所公开的技术和方法。
根据一些实施例，图1的方法100可以可选地继续形成116一个或多个半导体器件，如常规完成的。例如，图10示出了在进行附加的处理以形成半导体器件之后(例如，在完成置换栅极过程和源极/漏极掺杂/形成之后)的图6-7的结构的透视图。在这个示例性实施例中，形成了鳍式晶体管(例如，三栅极或FinFET)。如图10中可以看到的，为了说明性目的，只示出了一个鳍状物210。如也可以看到的，鳍状物210在源极和漏极区208和209中维持第一宽度W1，并且这些源极/漏极区在沉积112期间保持未包覆(回想起这些源极/漏极区在包覆层的沉积112的时间被掩蔽)。
进一步参考图10，在这个实施例中，栅极电极262被沉积/形成以代替虚设栅极电极232，并且栅极电介质直接形成在栅极电极262之下，如典型地完成的(例如，高k栅极电介质，在一些实施例中)。如也可以看到的，间隔体240形成在栅极叠置体260(其通常包括栅极电极262和栅极电介质)周围，并且栅极叠置体260也具有形成在其上的硬掩模270(其可以被去除以形成金属栅极接触部)。可以使用任何适当的技术并且由任何适当的材料来形成栅极电极262和栅极电介质。例如，可以使用各种工艺中的任一种(包括CVD、物理气相沉积(PVD)、金属沉积工艺和/或其任何组合)来形成置换栅极260。在一些实施例中，栅极电极262可以包括各种材料中的任一种，例如多晶硅或各种适当的金属(例如，铝(Al)、钨(W)、钛(Ti)、铜(Cu)、或任何其它适当的金属或合金)。用于形成置换栅极或置换金属栅极(RMG)的其它适当的构造、材料和工艺将取决于给定应用并且鉴于本公开内容将是显而易见的。
进一步参考图10，执行蚀刻过程(例如，任何湿法或干法蚀刻过程)以暴露如图所示的鳍状物210的源极和漏极区208和209。可以使用如先前所解释的凹进和置换过程来形成源极/漏极区208/209。替代地，一旦借助于蚀刻过程被暴露，就可以使用离子注入过程来形成源极/漏极区208/209。形成半导体器件(具体地，鳍式晶体管器件)的方法100可以包括如鉴于本公开内容将显而易见的附加的或替代的过程。例如，该方法可以继续源极/漏极处理，并且可以包括源极/漏极金属接触部或接触部层的沉积。可以例如使用硅化过程(通常，接触部金属的沉积和随后的退火)来执行源极和漏极接触部的这样的金属化。例如，在有或没有锗非晶体化前注入剂的情况下使用镍、铝、镍铂或镍铝或镍和铝的其它合金、或钛的硅化可以用于形成低电阻硅化物/锗化物。
关于形成NMOS的N+掺杂源极/漏极区(如图所示)，沟槽被蚀刻到衬底中(例如，通过反应离子蚀刻)。在这个示例性构造中，蚀刻由相邻于每个源极/漏极区(为了简单起见，未示出)的先前所形成的STI约束在一侧上。随后，如图10中所指示的，可以使填充沟槽的嵌入式外延源极/漏极生长。可以例如使用硅的生长以使NMOS器件的核心中的横向拉伸应变最大化或在另一个示例中对PMOS器件使用10-50％Ge的SiGe来填充沟槽。可以例如通过对NMOS使用磷化氢源极或对PMOS使用乙硼烷源极的原位掺杂来完成源极/漏极掺杂。嵌入式外延源极/漏极只在沟槽中生长，因为例如所有其它材料被掩蔽或覆盖。注意，在一些实施例中，如果制造具有PMOS和NMOS两者的互补型器件，则PMOS侧可以在NMOS掺杂区形成期间被氧化物掩模覆盖。在一些实施例中可以使用源极/漏极注入剂。
基于具有变化的长度的鳍状物(例如，多栅极鳍状物)，模拟示出了鳍状物和包覆层中的应变状态。例如，在一个示例性实施例中，确定了位于Si鳍状物结构上的含Ge包覆层的模拟应力。具体而言，对于Ge包覆层，当对仅仅三个栅极使用足够的长度的鳍状物时，大压缩应力沿着垂线和电流流动出现在鳍状物的Ge包覆层和Si核心中(例如，Ge～3.0GPa和Si～3.2GPa)。随着鳍状物的长度增大并且附加的栅极添加在其上时，增强的应变状态和移动性减少。例如，五个栅极对包覆层产生～4.0GPa的应变状态并且对Si鳍状物核心产生～2.0GPa。同样，九个栅极对包覆层产生～5.5GPa的应变状态并且对鳍状物的Si核心产生～1.5GPa。这个观察到的现象可以是例如由短鳍状物产生的自由表面的结果，这允许包覆扩展，并且从而增加了沿着电流流动方向的拉伸应变。因此，可以推断出附加的应力源(例如，外延源极/漏极)将导致与鳍状物长度较不相关的增强。在一些实施例中，不考虑长和短(例如，隔离器件)，包含边缘错位的嵌入式Si外延源极/漏极区的添加进一步增强应力。
示例性系统
图11示出了利用根据本公开内容的一个或多个实施例配置的一个或多个半导体器件(例如，晶体管)而实现的计算系统。如可以看到的，计算系统1000容纳母板1002。母板1002可以包括若干部件，包括但不限于处理器1004和至少一个通信芯片1006(两个在该示例中被示出)，其中的每一个都可以物理地和电气地耦合到母板1002，或者以其它方式集成在其中。如将意识到的，母板1002可以是例如任何印刷电路板，不管是主板、安装在主板上的子板、还是仅仅系统1000的板等等。根据其应用，计算系统1000可以包括一个或多个其它部件，这些部件可以或可以不物理地和电气地耦合到母板1002。这些其它部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码协处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字通用盘(DVD)等等)。包括在计算系统1000中的部件中的任何部件可以包括利用如本文中所描述的具有包覆沟道的晶体管而配置的一个或多个集成电路结构。在一些实施例中，多种功能可以被集成到一个或多个芯片中(例如，注意，通信芯片1006可以是处理器1004的部分或者以其它方式集成到处理器1004中)。
通信芯片1006实现了用于往返于计算系统1000进行数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射来经由非固体介质传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何导线，虽然在一些实施例中它们可能不包含导电。通信芯片1006可以实现若干无线标准或协议中的任一种无线标准或协议，这些标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物、以及被命名为3G、4G、5G及更高代的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短距离的无线通信(例如Wi-Fi和蓝牙)，并且第二通信芯片1006可以专用于较长距离的无线通信(例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等)。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在本公开内容的一些实施例中，处理器1004的集成电路管芯包括具有如本文中所述的SiGe或Ge包覆沟道(完全和/或部分包覆)的一个或多个晶体管。术语“处理器”可以指代对例如来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换成可以被存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的一部分。
通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片1006的集成电路管芯包括具有如本文中所述的SiGe或Ge包覆沟道的一个或多个晶体管。如鉴于本公开内容将意识到的，注意，多标准无线能力可以被直接集成到处理器1004中(例如，在任何芯片1006的功能被集成到处理器1004中的情况下，而不是具有单独的通信芯片)。还要注意，处理器1004可以是具有这样的无线能力的芯片组。简言之，可以使用任何数量的处理器1004和/或通信芯片1006。类似地，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各个实施方式中，计算系统1000可以是膝上型计算机、上网本、笔记本、智能电话、平板设备、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频录像机。在其它的实施方式中，系统1000可以是处理数据或采用具有如本文中所述的包覆沟道的晶体管器件(例如，配置有SiGe或Ge包覆沟道的NMOS Si基于鳍状物的晶体管)。如鉴于本公开内容将显而易见的，本公开内容的各种实施例可以用于通过允许对具有应力增强的沟道和增加移动性的晶体管的使用来提高任何过程节点处(例如，在微米范围内或亚微米和超过亚微米)制造的产品上的性能。
进一步的示例性实施例
以下示例属于进一步的实施例，根据这些实施例中，很多置换和构造将是显而易见的。
示例1是NMOS半导体器件，其包括：位于衬底上的鳍状物，鳍状物包括半导体材料并具有沟道区和邻近于沟道区的相对应的源极区/漏极区，其中鳍状物具有第一宽度(W1)；位于鳍状物的沟道区的一个或多个表面上的锗或硅锗(SiGe)的包覆层；位于包覆层之上的栅极电介质层；位于栅极电介质层上的栅极电极；以及位于源极区/漏极区的每个中的N+掺杂源极材料/漏极材料。
示例2包括示例1的主题，其中衬底包括采用(110)取向的硅晶片，并且其中鳍状物被配置有<110>沟道取向。
示例3包括示例1-2中的任一项的主题，还包括位于包覆层与栅极电介质层之间的包覆层。
示例4包括示例1-3中的任一项的主题，其中覆盖层包括硅。
示例5包括示例1-4中的任一项的主题，其中包覆层包括介于10原子％到90原子％之间的锗。
示例6包括示例1-5中的任一项的主题，其中包覆层覆盖鳍状物位于沟道区中的相对的侧部分和顶部分。
示例7包括示例1-6中的任一项的主题，其中包覆层具有2nm或更小的厚度。
示例8包括示例1-7中的任一项的主题，其中鳍状物宽度是不均匀的。
示例9包括示例1-8中的任一项的主题，其中鳍状物的基部等于W1，并且鳍状物的顶部是第二宽度(W2)。
示例10包括示例1-9中的任一项的主题，其中W1是4nm或更大。
示例11包括示例1-9中的任一项的主题，其中W1小于或等于4nm。
示例12包括示例1-11中的任一项的主题，其中鳍状物包括第三宽度(W3)，其中W3是基于包覆层的厚度和鳍状物的宽度的总宽度。
示例13包括示例12的主题，其中W3等于或小于W1。
示例14包括示例12的主题，其中W3等于或大于W1。
示例15包括示例1-14中的任一项的主题，其中包覆层被沉积，以使得包覆层厚度与鳍状物宽度之比是对于每2nm的鳍状物宽度有至少1nm的包覆层的比。
示例16包括示例1-15中的任一项的主题，其中包覆层具有不均匀的厚度。
示例17包括示例1-16中的任一项的主题，其中包覆层材料没有晶体缺陷。
示例18是包括示例1-17中的任一项的NMOS半导体器件的集成电路。
示例19是包括示例1-17中的任一项的NMOS半导体器件的互补型金属氧化物半导体(CMOS)。
示例20是包括示例1-17中的任一项的器件的移动计算系统。
示例21是形成NMOS半导体器件的方法，该方法包括：在衬底中或上形成至少一个鳍状物，其中至少一个鳍状物具有第一宽度(W1)；在沟槽中沉积绝缘体材料；在至少一个鳍状物的沟道区上形成虚设栅极；在至少一个鳍状物的表面之上沉积附加的绝缘体材料；去除虚设栅极以暴露至少一个鳍状物的沟道区；以及在至少一个鳍状物的沟道区的一个或多个表面上沉积包覆层。
示例22包括示例21的主题，其中包覆层包括锗(Ge)或硅锗(SiGe)。
示例23包括示例21-22中的任一项的主题，其中包覆层包括介于10％到90％之间的锗。
示例24包括示例21-23中的任一项的主题，其中衬底包括硅(Si)。
示例25包括示例21-24中的任一项的主题，其中在衬底中或上形成至少一个鳍状物还包括：使至少一个鳍状物外延地生长。
示例26包括示例21-25中的任一项的主题，其中在衬底中或上形成至少一个鳍状物还包括：执行沟槽蚀刻以形成至少一个鳍状物。
示例27包括示例21-26中的任一项的主题，其中在衬底中或上形成至少一个鳍状物还包括：衬底包括(110)取向的Si晶片。
示例28包括示例21-27中的任一项的主题，其中W1在5到20nm的范围内。
示例29包括示例21-28中的任一项的主题，其中W1等于或大于10nm。
示例30包括示例21-27中的任一项的主题，其中W1等于或小于4nm。
示例31包括示例21-30中的任一项的主题，还包括对沟道区中的至少一个鳍状物进行减薄以具有第二宽度(W2)。
示例32包括示例21-31中的任一项的主题，其中在至少一个鳍状物的沟道区的一个或多个表面上沉积包覆层包括在沟道区的一个或多个表面上选择性地沉积包覆层。
示例33包括示例21-32中的任一项的主题，其中在至少一个鳍状物的沟道区的一个或多个表面上沉积包覆层包括在鳍状物的每个表面上沉积包覆层，并且包覆层的至少一些在沉积在沟槽中的绝缘物下方延伸。
示例34包括示例21-33中的任一项的主题，其中在至少一个鳍状物的沟道区的一个或多个表面上沉积包覆层包括在沉积之后将包覆层蚀刻到期望厚度。
示例35包括示例21-34中的任一项的主题，其中包覆层是2nm厚或更小。
示例36包括示例21-35中的任一项的主题，其中在至少一个鳍状物的沟道区的一个或多个表面上沉积包覆层包括鳍状物具有第三宽度(W3)。
示例37包括示例36的主题，其中W3等于或小于W1。
示例38包括示例36的主题，其中W3等于或大于W1。
示例39包括示例21-38中的任一项的主题，还包括选择包覆层的厚度，以使得对于每1nm的鳍状物宽度有2nm的包覆层被沉积。
示例40包括示例21-39中的任一项的主题，还包括在包覆层上沉积覆盖层。
示例41包括示例21-40中的任一项的主题，其中覆盖层包括硅。
示例42是移动计算系统，其包括：印刷电路板；操作地耦合到印刷电路板的处理器；操作地耦合到印刷电路板并与处理器进行通信的存储器；以及操作地耦合到印刷电路板并与处理器进行通信的无线通信芯片；其中处理器、无线通信芯片和/或存储器的至少其中之一包括NMOS半导体器件，其包括：位于衬底上的鳍状物，鳍状物包括半导体材料并具有沟道区和邻近于沟道区的相对应的源极区/漏极区，位于鳍状物的沟道区的一个或多个表面上的锗或硅锗(SiGe)的包覆层；位于包覆层之上的栅极电介质层；位于栅极电介质层上的栅极电极；以及位于源极区/漏极区中的每个区中的N+掺杂的源极材料/漏极材料。
示例43包括示例42的主题，其中NMOS半导体器件还包括位于包覆层与栅极电介质层之间的包覆层，并且覆盖层包括硅。
示例44包括示例41-42中的任一项的主题，其中鳍状物是硅，并且包覆层是SiGe。
示例45包括示例41-44中的任一项的主题，其中源极区/漏极区包括嵌入式外延生长的硅。
示例46包括示例41-45中的任一项的主题，其中鳍状物包括贯穿整个鳍状物的第一宽度(W1)。
示例47包括示例41-45中的任一项的主题，其中鳍状物包括位于衬底的基部处的第一宽度(W1)和位于鳍状物的顶部处的第二宽度(W2)。
示例48包括示例41-47中的任一项的主题，其中W1大于10nm，并且W2是10nm或更小。
示例49包括示例41-47中的任一项的主题，其中W2是4nm或更小。
示例50包括示例41-49中的任一项的主题，其中鳍状物包括第三宽度(W3)，其中W3是基于包覆层的厚度和鳍状物的宽度的总宽度。
示例51包括示例50的主题，其中W3包括对于每2nm的鳍状物宽度有至少1nm的包覆层的比。
示例52包括示例41-51中的任一项的主题，其中包覆层具有2nm或更小的厚度。
出于说明和描述的目的，已经呈现了对示例性实施例的前述描述。其并非旨在是详尽的或者将本公开内容限于所公开的精确形式。鉴于本公开内容，许多修改和变型是可能的。其旨在本公开内容的范围并不由该具体实施方式限制，而是由其所附权利要求限定。要求保护本申请的优先权的将来提交的申请可以以不同方式来要求保护所公开的主题，并且通常可以包括如本文中各处所公开或以其它方式展示的一个或多个限制的任何集合。

Claims (23)

1.一种NMOS半导体器件，包括：
包括硅的鳍状物；
包括锗或硅锗（SiGe）的层，所述层位于所述鳍状物的一部分之上，其中，所述层具有2nm或更小的厚度，并且所述鳍状物的所述部分具有在所述层的两个部分之间的4 nm或更小的宽度，使得从所述层将期望的拉伸应变转移到所述鳍状物的所述部分的硅核心；
位于所述层之上的栅极结构，所述栅极结构包括栅极电极和栅极电介质，所述栅极电介质位于所述层与所述栅极电极之间；
源极区，其包括半导体材料和n型掺杂剂；以及
漏极区，其包括半导体材料和n型掺杂剂，所述鳍状物的所述部分位于所述源极区与所述漏极区之间。
2.根据权利要求1所述的NMOS半导体器件，其中，所述层包括介于10原子%到90原子%之间的锗。
3.根据权利要求1所述的NMOS半导体器件，其中，所述层包括压缩应变。
4.根据权利要求1所述的NMOS半导体器件，其中，所述鳍状物位于衬底上。
5.根据权利要求1所述的NMOS半导体器件，其中，位于所述鳍状物的所述部分下方的、所述鳍状物的另一部分包括大于10nm的宽度。
6.根据权利要求1所述的NMOS半导体器件，其中，所述源极区和所述漏极区包括外延硅。
7.根据权利要求1所述的NMOS半导体器件，其中，所述鳍状物的所述部分具有在所述层的所述两个部分之间的4nm的宽度，并且所述层具有2nm的厚度。
8.根据权利要求1所述的NMOS半导体器件，其中，所述层被沉积以使得层厚度与鳍状物宽度之比是对于每2 nm的鳍状物宽度有至少1 nm的层厚度的比。
9.根据权利要求1所述的NMOS半导体器件，其中，包括在所述鳍状物的所述部分中的拉伸应变具有2.0 Gpa的压力。
10.根据权利要求1所述的NMOS半导体器件，其中，所述鳍状物从衬底延伸，所述衬底包括（110）取向的硅晶片，并且其中，所述鳍状物被配置有<110>沟道取向。
11.根据权利要求10所述的NMOS半导体器件，其中，所述鳍状物是所述衬底固有的。
12.根据权利要求1所述的NMOS半导体器件，其中，所述层包括介于25原子%到100原子%之间的锗。
13.一种集成电路，所述集成电路包括根据权利要求1-12中的任一项所述的NMOS半导体器件。
14.一种互补型金属氧化物半导体（CMOS），所述互补型金属氧化物半导体（CMOS）包括根据权利要求1-12中的任一项所述的NMOS半导体器件。
15.一种形成NMOS半导体器件的方法，所述方法包括：
在衬底中或衬底上形成至少一个鳍状物，所述至少一个鳍状物包括硅，其中，所述至少一个鳍状物具有第一宽度（W1）；
在沟槽中沉积绝缘体材料；
在所述至少一个鳍状物的沟道区上形成虚设栅极；
在所述至少一个鳍状物的表面之上沉积附加的绝缘体材料；
去除所述虚设栅极以暴露所述至少一个鳍状物的所述沟道区；以及
在所述至少一个鳍状物的一部分之上沉积包括锗或硅锗（SiGe）的包覆层，其中，所述包覆层具有2 nm或更小的厚度，并且所述鳍状物的所述部分具有在所述包覆层的两个部分之间的4 nm或更小的宽度，使得从所述包覆层将期望的拉伸应变转移到所述鳍状物的所述部分的硅核心。
16.根据权利要求15所述的方法，其中，所述包覆层包括压缩应变。
17.根据权利要求15所述的方法，其中，所述包覆层包括介于10 %到90%之间的锗。
18.根据权利要求15所述的方法，其中，在衬底中或衬底上形成所述至少一个鳍状物还包括：所述衬底包括（110）取向的Si晶片。
19.根据权利要求15所述的方法，还包括对所述沟道区中的所述至少一个鳍状物进行减薄以具有第二宽度（W2）。
20.根据权利要求15所述的方法，其中，沉积所述包覆层包括：选择性地沉积所述包覆层。
21.根据权利要求15所述的方法，其中，包括在所述鳍状物的所述部分中的拉伸应变具有2.0 Gpa的压力。
22.根据权利要求15-21中的任一项所述的方法，还包括选择所述包覆层的厚度，以使得对于每1 nm的鳍状物宽度沉积了2 nm的包覆层。
23.一种移动计算系统，包括：
印刷电路板；
处理器，其操作地耦合到所述印刷电路板；
存储器，其操作地耦合到所述印刷电路板并且与所述处理器进行通信；以及
无线通信芯片，其操作地耦合到所述印刷电路板并且与所述处理器进行通信；
其中，所述处理器、所述无线通信芯片、以及所述存储器的至少其中之一包括根据权利要求1-12中的任一项所述的NMOS半导体器件。
CN201480076490.1A 2014-03-27 2014-03-27 用于基于鳍状物的nmos晶体管的高移动性应变沟道 Active CN106030818B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/032039 WO2015147836A1 (en) 2014-03-27 2014-03-27 High mobility strained channels for fin-based nmos transistors

Publications (2)

Publication Number Publication Date
CN106030818A CN106030818A (zh) 2016-10-12
CN106030818B true CN106030818B (zh) 2020-09-01

Family

ID=54196153

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480076490.1A Active CN106030818B (zh) 2014-03-27 2014-03-27 用于基于鳍状物的nmos晶体管的高移动性应变沟道

Country Status (7)

Country Link
US (3) US10153372B2 (zh)
EP (1) EP3123518A4 (zh)
KR (2) KR102201112B1 (zh)
CN (1) CN106030818B (zh)
SG (1) SG11201606392UA (zh)
TW (1) TWI637508B (zh)
WO (1) WO2015147836A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10153372B2 (en) 2014-03-27 2018-12-11 Intel Corporation High mobility strained channels for fin-based NMOS transistors
US10269968B2 (en) * 2015-06-03 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US10361219B2 (en) * 2015-06-30 2019-07-23 International Business Machines Corporation Implementing a hybrid finFET device and nanowire device utilizing selective SGOI
US9859430B2 (en) * 2015-06-30 2018-01-02 International Business Machines Corporation Local germanium condensation for suspended nanowire and finFET devices
US9905649B2 (en) 2016-02-08 2018-02-27 International Business Machines Corporation Tensile strained nFET and compressively strained pFET formed on strain relaxed buffer
CN107104144B (zh) 2016-02-22 2019-12-27 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US20170250268A1 (en) * 2016-02-25 2017-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9917154B2 (en) 2016-06-29 2018-03-13 International Business Machines Corporation Strained and unstrained semiconductor device features formed on the same substrate
TWI624064B (zh) * 2016-08-29 2018-05-11 雋佾科技有限公司 波浪式場效電晶體結構
US11088033B2 (en) * 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
TWI812984B (zh) * 2016-12-12 2023-08-21 美商應用材料股份有限公司 形成應變通道層的方法
US10340384B2 (en) * 2017-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing fin field-effect transistor device
CN110047926B (zh) 2018-01-15 2023-08-29 联华电子股份有限公司 半导体装置以及其制作方法
US10665770B2 (en) * 2018-03-06 2020-05-26 Intel Corporation Fin strain in quantum dot devices
US11054748B2 (en) 2018-09-21 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy insertion for improving throughput of electron beam lithography
US11094597B2 (en) 2018-09-28 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with fin structures
CN109671779B (zh) * 2018-11-22 2022-05-10 长江存储科技有限责任公司 一种半导体器件的形成方法及半导体器件
US11569231B2 (en) 2019-03-15 2023-01-31 Intel Corporation Non-planar transistors with channel regions having varying widths
US11670551B2 (en) * 2019-09-26 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Interface trap charge density reduction
US11670723B2 (en) * 2020-05-12 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon channel tempering
US20230095191A1 (en) * 2021-09-24 2023-03-30 Intel Corporation Transistors with reduced epitaxial source/drain span via etch-back for improved cell scaling

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
CN102832236A (zh) * 2011-06-16 2012-12-19 台湾积体电路制造股份有限公司 应变沟道的场效应晶体管
US20130071980A1 (en) * 2010-02-11 2013-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finfet device
US20140027816A1 (en) * 2012-07-27 2014-01-30 Stephen M. Cea High mobility strained channels for fin-based transistors

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US20060003309A1 (en) 2004-07-02 2006-01-05 Akin James W Method of frozen donor egg banking
KR100618852B1 (ko) * 2004-07-27 2006-09-01 삼성전자주식회사 높은 동작 전류를 갖는 반도체 소자
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
JP5167816B2 (ja) 2005-10-21 2013-03-21 富士通株式会社 フィン型半導体装置及びその製造方法
US8017463B2 (en) 2006-12-29 2011-09-13 Intel Corporation Expitaxial fabrication of fins for FinFET devices
US7897994B2 (en) 2007-06-18 2011-03-01 Texas Instruments Incorporated Method of making (100) NMOS and (110) PMOS sidewall surface on the same fin orientation for multiple gate MOSFET with DSB substrate
US20090001415A1 (en) * 2007-06-30 2009-01-01 Nick Lindert Multi-gate transistor with strained body
US20090152589A1 (en) * 2007-12-17 2009-06-18 Titash Rakshit Systems And Methods To Increase Uniaxial Compressive Stress In Tri-Gate Transistors
CN101853882B (zh) 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
KR101298378B1 (ko) * 2009-09-16 2013-08-20 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법
US8368146B2 (en) * 2010-06-15 2013-02-05 International Business Machines Corporation FinFET devices
KR101222488B1 (ko) 2010-06-29 2013-01-16 한국기계연구원 전자회로 인쇄용 윤전인쇄기로 제작되는 유연면광 무기 ｅｌ디스플레이와 제조방법
DE102010038742B4 (de) 2010-07-30 2016-01-21 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren und Halbleiterbauelement basierend auf einer Verformungstechnologie in dreidimensionalen Transistoren auf der Grundlage eines verformten Kanalhalbleitermaterials
US8349692B2 (en) 2011-03-08 2013-01-08 Globalfoundries Singapore Pte. Ltd. Channel surface technique for fabrication of FinFET devices
KR101700213B1 (ko) * 2011-12-21 2017-01-26 인텔 코포레이션 금속 산화물 반도체 소자 구조용 핀의 형성 방법
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8501607B1 (en) * 2012-11-07 2013-08-06 Globalfoundries Inc. FinFET alignment structures using a double trench flow
US20140264488A1 (en) * 2013-03-15 2014-09-18 Globalfoundries Inc. Methods of forming low defect replacement fins for a finfet semiconductor device and the resulting devices
US20160190319A1 (en) * 2013-09-27 2016-06-30 Intel Corporation Non-Planar Semiconductor Devices having Multi-Layered Compliant Substrates
US9530777B2 (en) * 2014-03-04 2016-12-27 Stmicroelectronics, Inc. FinFETs of different compositions formed on a same substrate
US10153372B2 (en) * 2014-03-27 2018-12-11 Intel Corporation High mobility strained channels for fin-based NMOS transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US20130071980A1 (en) * 2010-02-11 2013-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finfet device
CN102832236A (zh) * 2011-06-16 2012-12-19 台湾积体电路制造股份有限公司 应变沟道的场效应晶体管
US20140027816A1 (en) * 2012-07-27 2014-01-30 Stephen M. Cea High mobility strained channels for fin-based transistors

Also Published As

Publication number Publication date
US20190115466A1 (en) 2019-04-18
TW201543667A (zh) 2015-11-16
CN106030818A (zh) 2016-10-12
US10153372B2 (en) 2018-12-11
KR20160136296A (ko) 2016-11-29
EP3123518A1 (en) 2017-02-01
KR102201112B1 (ko) 2021-01-12
US10854752B2 (en) 2020-12-01
SG11201606392UA (en) 2016-09-29
US20200381549A1 (en) 2020-12-03
WO2015147836A1 (en) 2015-10-01
KR20210005324A (ko) 2021-01-13
TWI637508B (zh) 2018-10-01
EP3123518A4 (en) 2017-11-22
US20160351701A1 (en) 2016-12-01

Similar Documents

Publication Publication Date Title
US10854752B2 (en) High mobility strained channels for fin-based NMOS transistors
US9893149B2 (en) High mobility strained channels for fin-based transistors
US20210210514A1 (en) Fins for metal oxide semiconductor device structures
CN107768426B (zh) 包含具有低带隙包覆层的沟道区的非平面半导体器件
CN106847875B (zh) 非平面栅极全包围器件及其制造方法
JP6312789B2 (ja) ナノワイヤトランジスタのリーク低減構造
US9105723B2 (en) Multi-height FinFETs with coplanar topography
CN105960710B (zh) 用于迁移率改进的n-mos的拉伸的源极漏极iii-v族晶体管
WO2019059920A1 (en) SUBSTRATE DEFECT BLOCKING LAYERS FOR CONCEALED CHANNEL SEMICONDUCTOR DEVICES

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant