CN109671779B - 一种半导体器件的形成方法及半导体器件 - Google Patents
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Abstract
本申请实施例公开了一种半导体器件的形成方法及半导体器件，其中，所述方法包括：通过刻蚀在预设衬底上沉积的介质层和绝缘层，形成第一通道；在所述第一通道内形成具有第一预设厚度的高压栅氧化层；刻蚀掉所述绝缘层；在与刻蚀掉所述绝缘层的位置对应的区域，形成具有第二预设厚度的低压栅氧化层，其中，所述第二预设厚度小于所述第一预设厚度；在所述高压栅氧化层之上形成栅极，在所述低压栅氧化层之下分别形成源极和漏极。
Description
技术领域
本申请实施例涉及半导体技术领域，涉及但不限于一种半导体器件的形成方法及半导体器件。
背景技术
在当前集成电路中，经常会出现超高压(Ultra High Voltage，UHV)器件和低压(Low Voltage，LV)器件集成在一起，以充分发挥LV器件速度快，UHV器件耐压高的优势，从而实现电路的高性能工作。
为了获得更高速度和更好性能的LV器件，工艺上一般采用镍硅(NiSi)或钴硅(CoSi)工艺，利用NiSi或者CoSi更低的接触电阻，来提高器件性能。并且，在当前工艺中，一般会采用加光掩模板的方式来提前减薄UHV器件源极或漏极(Source/Drain，S/D)上氧化层的厚度。
但是，额外加光掩模板和刻蚀工艺，会使得工艺成本增加；并且，在器件的有源区利用加光掩模板和干法刻蚀，容易产生等离子体损伤(Plasma Induced Damage，PID)，从而出现漏电和可靠性的问题。
发明内容
有鉴于此，本申请实施例提供一种半导体器件的形成方法及半导体器件，所述方法能够避免额外的加光掩模板和刻蚀工艺，并使得形成的半导体器件具有高的漏源击穿电压。
本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种半导体器件的形成方法，所述方法包括：
通过刻蚀在预设衬底上沉积的介质层和绝缘层，形成第一通道；
在所述第一通道内形成具有第一预设厚度的高压栅氧化层；
刻蚀掉所述绝缘层；
在与刻蚀掉所述绝缘层的位置对应的区域，形成具有第二预设厚度的低压栅氧化层，其中，所述第二预设厚度小于所述第一预设厚度；
在所述高压栅氧化层之上形成栅极，在所述低压栅氧化层之下分别形成源极和漏极。
在其他实施例中，在刻蚀掉所述绝缘层之前，所述方法还包括：
在所述介质层的侧壁，沿所述第一通道的延伸方向形成浅沟道隔离层；
在所述浅沟道隔离层与所述高压栅氧化层之间形成第二通道。
在其他实施例中，所述在与刻蚀掉所述绝缘层的位置对应的区域，形成具有第二预设厚度的低压栅氧化层，包括：
通过位于所述第二通道的底部，且位于所述浅沟道隔离层与所述高压栅氧化层之间的所述预设衬底上形成所述低压栅氧化层。
在其他实施例中，所述在所述高压栅氧化层之上形成栅极，包括：
在所述高压栅氧化层之上沉积多晶硅层，通过对所述多晶硅层进行刻蚀，形成所述栅极；其中，所述多晶硅层的横截面面积小于或者等于所述高压栅氧化层的横截面面积。
在其他实施例中，所述方法还包括：对所述预设衬底进行第一离子掺杂，形成掺杂区；
对应地，所述在所述低压栅氧化层之下分别形成源极和漏极，包括：
对位于第一低压栅氧化层之下的所述掺杂区的第一区域，进行第二离子掺杂，形成所述源极；
对位于第二低压栅氧化层之下的所述掺杂区的第二区域，进行第二离子掺杂，形成所述漏极；
其中，所述第一低压栅氧化层靠近所述高压栅氧化层的第一端，所述第二低压栅氧化层靠近所述高压栅氧化层的第二端。
在其他实施例中，在所述高压栅氧化层之上形成栅极，在所述低压栅氧化层之下分别形成源极和漏极之后，所述方法还包括：
刻蚀所述源极和所述漏极之上的所述低压栅氧化层；
在所述栅极、所述源极和所述漏极的表面分别沉积栅极接触层、源极接触层和漏极接触层。
第二方面，本申请实施例提供一种半导体器件，所述半导体器件包括：
预设衬底；
通过刻蚀沉积在所述预设衬底之上的介质层和绝缘层，形成的第一通道，在所述第一通道内形成的具有第一预设厚度的高压栅氧化层；
在与刻蚀掉所述绝缘层的位置对应的区域，所形成的具有第二预设厚度的低压栅氧化层，其中，所述第二预设厚度小于所述第一预设厚度；
在所述高压栅氧化层之上所形成的栅极，在所述低压栅氧化层之下分别形成的源极和漏极。
在其他实施例中，所述半导体器件还包括：
在所述介质层的侧壁，沿所述第一通道的延伸方向所形成的浅沟道隔离层；
在所述浅沟道隔离层与所述高压栅氧化层之间所形成的第二通道。
在其他实施例中，所述半导体器件还包括：
对所述预设衬底进行第一离子掺杂，所形成的掺杂区；
对应地，所述源极，为对位于第一低压栅氧化层之下的所述掺杂区的第一区域，进行第二离子掺杂所得到的；
所述漏极，为对位于第二低压栅氧化层之下的所述掺杂区的第二区域，进行第二离子掺杂所得到的。
在其他实施例中，所述半导体器件还包括：在所述栅极、所述源极和所述漏极的表面，分别沉积形成的栅极接触层、源极接触层和漏极接触层。
本申请实施例提供一种半导体器件的形成方法及半导体器件，其中，所述方法包括：通过刻蚀在预设衬底上沉积的介质层和绝缘层，形成第一通道；所述第一通道内形成具有第一预设厚度的高压栅氧化层；刻蚀掉所述绝缘层；在与刻蚀掉所述绝缘层对应区域，形成具有第二预设厚度的低压栅氧化层，其中，所述第二预设厚度小于所述第一预设厚度；在所述高压栅氧化层之上形成栅极，在所述低压栅氧化层之下分别形成源极和漏极。这样，由于所述低压栅氧化层的第二预设厚度小于所述高压栅氧化层的第一预设厚度，因此，可以不用再多一个关于减薄UHV器件S/D上氧化层的厚度的步骤，即不需要额外的加光掩模板和刻蚀工艺；并进一步可以避免产生PID，从而出现漏电和可靠性的问题。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1A为相关技术中减薄UHV器件S/D上氧化层的厚度之前的器件结构图；
图1B为相关技术中减薄UHV器件S/D上氧化层的厚度之后的器件结构图；
图2为本申请实施例所提供的半导体器件的形成方法的实现流程示意图；
图3A为本申请实施例所提供的半导体器件形成第一通道的过程示意图；
图3B为本申请实施例所提供的半导体器件形成HVGOX的过程示意图；
图3C为本申请实施例所提供的半导体器件刻蚀掉绝缘层的过程示意图；
图3D为本申请实施例所提供的半导体器件形成LVGOX的过程示意图；
图3E为本申请实施例所提供的半导体器件形成栅极、源极和漏极的过程示意图；
图4为本申请实施例所提供的半导体器件的形成方法的实现流程示意图；
图5A为本申请实施例所提供的半导体器件形成掺杂区的实现流程示意图；
图5B为本申请实施例所提供的半导体器件在预设衬底上沉积介质层和绝缘层的实现流程示意图；
图5C为本申请实施例所提供的半导体器件形成第一通道的实现流程示意图；
图5D为本申请实施例所提供的半导体器件形成HVGOX的过程示意图；
图5E为本申请实施例所提供的半导体器件形成STI层的过程示意图；
图5F为本申请实施例所提供的半导体器件刻蚀掉所述绝缘层的过程示意图；
图5G为本申请实施例所提供的半导体器件形成LVGOX的过程示意图；
图5H为本申请实施例所提供的半导体器件形成栅极的过程示意图；
图5I为本申请实施例所提供的半导体器件形成源极和漏极的过程示意图；
图5J为本申请实施例所提供的半导体器件形成刻蚀区域的过程示意图；
图5K为本申请实施例所提供的半导体器件形成栅极接触层、源极接触层和漏极接触层的过程示意图；
图5L为本申请实施例所提供的半导体器件形成中间介质层和接触孔的过程示意图；
图6为本申请实施例所提供的半导体器件的结构示意图；
图7A为本申请实施例所提供的半导体器件的布局图；
图7B本申请实施例所提供的半导体器件的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对申请的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般来说，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排他性的罗列，方法或者装置也可能包含其他的步骤或元素。
空间关系术语例如“在……上”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用，从而描述图中所示的一个元件或特征与其他元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。当元件或层被称为“在……上”、“与……相邻”或“连接到”其他元件或层时，其可以直接地在其他元件或层上、与之相邻或连接到其他元件或层，或者可以存在居间的元件或层。
在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
相关技术中，为了获得更高速度和更好性能的LV器件，工艺上一般采用NiSi或CoSi工艺，利用NiSi或者CoSi更低的接触电阻，来提高器件性能。然而，在NiSi或者CoSi工艺中，S/D上氧化层的厚度不能太厚，如果太厚，就会出现硅化金属阻止区(SalicideBlock，SAB)刻蚀不干净，从而导致不能形成欧姆接触。而UHV器件由于栅氧化层(GateOxide，GOX)厚度较厚，最终在自对准硅化物(Salicide)工艺之前S/D上氧化层厚度较厚，很难通过直接刻蚀来降低厚度。因此，在当前工艺中，一般采用加mask的方式来提前减薄UHV器件S/D上氧化层的厚度。
如图1A所示，为相关技术中减薄UHV器件S/D上氧化层的厚度之前的器件结构图，图1B为相关技术中减薄UHV器件S/D上氧化层的厚度之后的器件结构图，同时参照图1A和图1B可以看出，半导体器件有衬底101、硅掺杂区102、轻掺杂漏极(Lightly Doped Drain，LDD)103、漏极104、源极105、位于源极和漏极之上的氧化物层106、位于氧化物层106之上的多晶硅层107、位于衬底两侧的浅沟道隔离(Shallow Trench Isolation，STI)108；其中，在减薄UHV器件S/D上氧化层的厚度之前氧化物层106具有统一的厚度，即氧化物层106位于源极105和漏极104之上的部分也具有较厚的厚度，因此，通过对氧化物层的厚度进行减薄，对位于源极105和漏极104之上的对应区域的氧化物层106进行刻蚀，减薄该区域的氧化物层106的厚度，以形成图1B的结构。
但是，相关技术中在减薄该区域的氧化物层106的厚度时，需要添加额外的加光掩模板和刻蚀工艺，这样会使得工艺成本增加；并且，在器件的有源区利用加光掩模板和干法刻蚀，容易产生等离子体损伤(Plasma Induced Damage，PID)，从而出现漏电和可靠性的问题。
基于相关技术中所存在的上述问题，本实施例提供一种半导体器件的形成方法，所述半导体器件的形成方法通过在源极和漏极之上形成低压栅氧化层(Low Voltage GateOxide，LVGOX)，在栅极底部形成高压栅氧化层(High Voltage Gate Oxide，HVGOX)，HVGOX的厚度大于LVGOX的厚度，进而避免额外的加光掩模板和刻蚀工艺，并使得形成的半导体器件具有高的漏源击穿电压(Drain source breakdown voltage，BVDS)。
图2为本申请实施例所提供的半导体器件的形成方法的实现流程示意图，如图2所示，所述方法包括以下步骤：
步骤S201，通过刻蚀在预设衬底上沉积的介质层和绝缘层，形成第一通道。
如图3A所示，为刻蚀在预设衬底31之上沉积的介质层32和绝缘层33，形成第一通道331。
这里，所述预设衬底31位于所述介质层32和绝缘层33之下，所述预设衬底31的材料可以选择硅(Si)、硅锗合金(SiGe)、碳化硅(SiC)、氧化铝(Al2O3)、氮化铝(AlN)、氧化锌(ZnO)、氧化镓(Ga2O3)、铝酸锂(LiAlO2)等中的一种。由于Si衬底价格低廉，且易于掺杂，同时易于发生反应生成异质的隔离层，因此本实施例中可以选择Si作为预设衬底31。
在预设衬底31之上沉积介质层32，所述介质层32可以采用化学气相沉积(Chemical Vapor Deposition，CVD)形成于所述预设衬底31之上。在介质层32之上沉积形成绝缘层33，所述绝缘层33可以通过CVD、物理气相沉积(Physical Vapor Deposition，PVD)、原子层气相沉积(Atomic Layer Deposition，ALD)等方法形成。
在所述绝缘层33的中间区域，依次刻蚀所述绝缘层33和所述介质层32，形成贯通所述绝缘层33和所述介质层32的所述第一通道331。
本实施例中，对所述绝缘层33和所述介质层32进行刻蚀，可以采用任意一种刻蚀工艺进行，例如，干法刻蚀、湿法刻蚀或者光刻等。当采用光刻工艺进行所述绝缘层33和所述介质层32的刻蚀时，需要在所述绝缘层33的上表面形成图形化的光刻胶，进而根据所述光刻胶的图形进行刻蚀；或者，也可以在所述绝缘层33的上表面形成图形化的光掩模版，进而实现对所述绝缘层33和所述介质层32的刻蚀。
在本申请一实施例中，所述介质层32可以为氧化物层，例如，一氧化硅层(SiO)、二氧化硅层(SiO2)。所述绝缘层33可以为氮化物层，例如氮化硅层，或者，所述绝缘层33也可以包含一介电材料，例如含硅材料、含氮材料、含碳材料等，本实施例中，所述绝缘层33还可以选用碳氮化硅(SiCN)、碳化硅(SiC)、氧氟化硅(SiOF)、氮氧化硅(SiON)等材料。
步骤S202，在所述第一通道内形成具有第一预设厚度的HVGOX。
如图3B所示，在所述第一通道331内形成具有第一预设厚度的HVGOX 332。
这里，所述HVGOX 332可以采用CVD形成于所述第一通道331内。所述HVGOX 332为氧化物层。
所述HVGOX 332的高度(即厚度)为第一预设厚度，所述第一预设厚度小于或者等于所述第一通道自上表面至下表面之间的长度，也就是说，在所述第一通道331内所沉积的所述HVGOX 332的上表面可以与所述第一通道331的上表面位于同一表面，也可以与位于所述第一通道331的上表面之下，可以根据实际需要进行选择，本实施例对此不作具体限定。
步骤S203，刻蚀掉所述绝缘层。
如图3C所示，刻蚀掉所述绝缘层33。
这里，通过刻蚀工艺，刻蚀掉剩余的绝缘层33，使绝缘层33之下的介质层32暴露出来。
步骤S204，在与刻蚀掉所述绝缘层的位置对应的区域，形成具有第二预设厚度的LVGOX。
如图3D所示，在与刻蚀掉所述绝缘层33的位置对应的区域，形成具有第二预设厚度的LVGOX 321。
这里，所形成的LVGOX 321位于刻蚀掉剩余绝缘层的位置对应的区域，也就是说，所述LVGOX 321位于所述HVGOX 332的两侧，而不与所述HVGOX 332有上下重叠的部分。所述LVGOX 321为氧化物。
所述第二预设厚度小于所述第一预设厚度，即所述LVGOX 321的厚度小于所述HVGOX 332的厚度，这样，可以不用再多一个关于减薄UHV器件S/D上氧化层的厚度的步骤，即不需要额外的加光掩模板和刻蚀工艺。
本实施例中，形成LVGOX 321是通过在所述HVGOX 332两侧的所述介质层32的位置形成所述LVGOX 321。也就是说，在生长所述LVGOX 321时，是先将所述HVGOX 332两侧的所述介质层32去除，在去除介质层32之后，在对应位置生长所述LVGOX 321。
步骤S205，在所述HVGOX之上形成栅极，在所述LVGOX之下分别形成源极和漏极。
如图3E所示，为在所述HVGOX 332之上形成栅极333，在所述LVGOX 321之下分别形成源极322和漏极323。
本实施例中，通过在所述HVGOX 332之上沉积多晶硅层，并对多晶硅层进行刻蚀，形成所述栅极333。通过对所述LVGOX 321之下的预设衬底31进行离子掺杂，形成所述源极322和所述漏极323。
本申请实施例提供的半导体器件的形成方法，通过刻蚀在预设衬底上沉积的介质层和绝缘层，形成第一通道；在所述第一通道内形成具有第一预设厚度的HVGOX；刻蚀掉所述绝缘层；在与刻蚀掉所述绝缘层的位置对应的区域，形成具有第二预设厚度的LVGOX，其中，所述第二预设厚度小于所述第一预设厚度；在所述HVGOX之上形成栅极，在所述LVGOX之下分别形成源极和漏极。这样，由于所述LVGOX的第二预设厚度小于所述HVGOX的第一预设厚度，因此，可以不用再多一个关于减薄UHV器件S/D上氧化层的厚度的步骤，即不需要额外的加光掩模板和刻蚀工艺；并进一步可以避免产生PID，从而出现漏电和可靠性的问题。
本实施例提供一种半导体器件的形成方法，所述半导体器件的形成方法通过在源极和漏极之上形成LVGOX，在栅极底部形成HVGOX，HVGOX的厚度大于LVGOX的厚度，进而避免额外的加光掩模板和刻蚀工艺，并使得形成的半导体器件具有高的BVDS。
图4为本申请实施例所提供的半导体器件的形成方法的实现流程示意图，如图4所示，所述方法包括以下步骤：
步骤S401，提供预设衬底，对所述预设衬底进行第一离子掺杂，形成掺杂区。
如图5A所示，提供预设衬底51，对所述预设衬底51进行第一离子掺杂，形成掺杂区511。
这里，所述预设衬底51的材料可以选择Si、SiGe、SiC、Al2O3、AlN、ZnO、Ga2O3、LiAlO2等中的一种。由于Si衬底价格低廉，且易于掺杂，同时易于发生反应生成异质的隔离层，因此本实施例中可以选择Si作为预设衬底51。
对所述预设衬底51进行第一离子掺杂是通过阱区离子注入，以形成所述掺杂区511；采用第一掺杂离子，通过离子注入技术在所述预设衬底51上进行第一离子掺杂。其中，所述第一掺杂离子包括碳(C)和锗(Ge)中的至少一种；所述第一离子掺杂可以采用离子注入技术或者扩散工艺实现，通过调整离子注入或者扩散工艺的工艺参数，可以实现对所述掺杂区511厚度以及所述掺杂区511内掺杂离子浓度的调节。
步骤S402，在预设衬底上沉积介质层和绝缘层。
如图5B所示，为在预设衬底51上沉积介质层52和绝缘层53。
这里，首先在预设衬底51之上沉积介质层52，所述介质层52可以采用CVD技术沉积形成于所述预设衬底51之上。
然后，在介质层52之上沉积形成绝缘层53，所述绝缘层53可以通过CVD、PVD、ALD等方法形成。
在本申请一实施例中，所述介质层52可以为氧化物层，例如，SiO、SiO2。所述绝缘层53可以为氮化物层，例如氮化硅层，或者，所述绝缘层53也可以包含一介电材料，例如含硅材料、含氮材料、含碳材料等，本实施例中，所述绝缘层53还可以选用SiCN、SiC、SiOF、SiON等材料。
步骤S403，刻蚀绝缘层和介质层，形成第一通道。
如图5C所示，为依次刻蚀绝缘层53和介质层52，形成第一通道531。
这里，在所述绝缘层53的中间区域，依次刻蚀所述绝缘层53和所述介质层52，形成贯通所述绝缘层53和所述介质层52的所述第一通道531。
本实施例中，步骤S403刻蚀介质层和绝缘层，形成第一通道，还可以通过以下步骤实现：
步骤S4031，在所述绝缘层的上表面形成图形化的光刻胶(图中未示出)。
步骤S4032，根据所述图形化的光刻胶所覆盖的位置，对应刻蚀所述绝缘层和介质层，形成所述第一通道。
当然，也可以在所述绝缘层53的上表面形成图形化的光掩模版，进而实现对所述绝缘层53和所述介质层52的刻蚀。
步骤S404，在所述第一通道内形成具有第一预设厚度的HVGOX。
如图5D所示，为在所述第一通道531内形成具有第一预设厚度的HVGOX 532。
这里，所述HVGOX 532可以采用CVD形成于所述第一通道531内。所述HVGOX 532为氧化物层。
所述HVGOX 532的高度(即厚度)为第一预设厚度，所述第一预设厚度小于或者等于所述第一通道自上表面至下表面之间的长度，也就是说，在所述第一通道531内所沉积的所述HVGOX 532的上表面可以与所述第一通道531的上表面位于同一表面，也可以与位于所述第一通道531的上表面之下，可以根据实际需要进行选择，本实施例对此不作具体限定。
步骤S405，在所述介质层的侧壁，沿所述第一通道的延伸方向形成STI层。
如图5E所示，为在所述介质层52的侧壁，沿所述第一通道531的延伸方向形成STI层54。
这里，所述STI层54位于所述预设衬底51和介质层52的两侧壁，所述STI层54的生长方向与所述第一通道531的延伸方向平行，即，所述STI层54沿着垂直于所述预设衬底51的上表面的方向生成，且位于所述半导体器件的两个侧边以形成隔离。
通过形成STI层54，且所述STI层54的上表面位于所述介质层上表面之上，这样，即可在所述STI层54与所述HVGOX 532之间形成第二通道533。或者，所述STI层54的上表面与所述绝缘层53的上表面平齐，这样，当后续刻蚀掉所述绝缘层53之后，也可以形成所述第二通道533。
步骤S406，刻蚀掉所述绝缘层。
如图5F所示，为刻蚀掉所述绝缘层53。
这里，通过刻蚀工艺，刻蚀掉剩余的绝缘层53，使绝缘层53之下的介质层52暴露出来。并且，由于刻蚀掉所述绝缘层53，可以在所述STI层54与所述HVGOX 532之间形成第二通道533。
步骤S407，在与刻蚀掉所述绝缘层的位置对应的区域，形成具有第二预设厚度的LVGOX。
如图5G所示，为在与刻蚀掉所述绝缘层53的位置对应的区域，形成具有第二预设厚度的LVGOX 521。
这里，所形成的LVGOX 521位于刻蚀掉剩余绝缘层的位置对应的区域，也就是说，所述LVGOX 521位于所述HVGOX 532的两侧，而不与所述HVGOX 532有上下重叠的部分。
所述第二预设厚度小于所述第一预设厚度，即所述LVGOX 521的厚度小于所述HVGOX 532的厚度，这样，可以不用再多一个关于减薄UHV器件S/D上氧化层的厚度的步骤，即不需要额外的加光掩模板和刻蚀工艺。
本实施例中，形成LVGOX 521是通过在位于所述第二通道533的底部，且在位于所述STI层54与所述HVGOX 532之间的所述介质层52的位置形成所述LVGOX 521。也就是说，在生长所述LVGOX 521时，是先将所述STI层54与所述HVGOX 532之间的所述介质层52去除，在去除介质层52之后，在对应位置生长所述LVGOX 521。
需要说明的是，由于剩余绝缘层包括分别位于HVGOX 532两侧的两部分区域，因此，在刻蚀掉绝缘层之后，在HVGOX 532的两侧形成有两个第二通道533，那么在这两个第二通道533的底部对应的介质层的位置形成两个LVGOX 521，且这两个LVGOX 521均与所述HVGOX 532的侧壁连接。
步骤S408，在所述HVGOX之上沉积多晶硅层，通过所述多晶硅层形成所述栅极。
如图5H所示，为在所述HVGOX 532之上沉积多晶硅层，通过所述多晶硅层形成所述栅极551。
这里，在所述HVGOX 532之上沉积多晶硅层，所述多晶硅层的横截面面积小于或者等于所述HVGOX 532的横截面面积。
在所述HVGOX 532之上沉积多晶硅层之后，对所述多晶硅层进行刻蚀形成栅极551。
步骤S409，对位于所述LVGOX之下的所述掺杂区进行第二离子掺杂，分别形成所述源极和所述漏极。
如图5I所示，为对位于所述LVGOX 521之下的所述掺杂区进行第二离子掺杂，分别形成所述源极522和所述漏极523。
本实施例中，形成所述源极和所述漏极，可以通过以下步骤实现：
步骤S4091，对位于第一LVGOX之下的所述掺杂区的第一区域，以及位于第二LVGOX之下的所述掺杂区的第二区域进行LDD掺杂，形成轻掺杂区。
步骤S4092，对位于第一LVGOX之下的所述掺杂区的第一区域，经过LDD掺杂后形成的轻掺杂区，进行第二离子掺杂，形成所述源极。
这里，所述掺杂区511的第一区域位于所述第一LVGOX 521a之下，所述第一LVGOX521a靠近所述HVGOX 532的第一端(即图5I中所述HVGOX 532的左端)。
本实施例中，采用第二掺杂离子，通过离子注入技术在所述掺杂区511的第一区域进行第二离子掺杂。所述第二掺杂离子为P型掺杂离子，其中，P型掺杂离子包括硼(B)或铝(Al)。
步骤S4093，对位于第二LVGOX之下的所述掺杂区的第二区域，经过LDD掺杂后形成的轻掺杂区，进行第二离子掺杂，形成所述漏极。
这里，所述掺杂区511的第二区域位于所述第二LVGOX 521b之下，所述第二LVGOX521b靠近所述HVGOX的第二端(即图5I中所述HVGOX 532的右端)。
本实施例中，采用与形成栅极相同的第二掺杂离子，通过离子注入技术在所述掺杂区511的第二区域进行第二离子掺杂。即以P型掺杂离子(B或Al)对所述掺杂区511的第二区域进行掺杂。
步骤S410，刻蚀所述源极和所述漏极之上的所述LVGOX。
如图5J所示，为刻蚀所述源极522和所述漏极523之上的所述LVGOX 521，形成刻蚀区域524a和524b。
步骤S411，在所述栅极、所述源极和所述漏极的表面分别沉积栅极接触层、源极接触层和漏极接触层。
如图5K所示，为在所述栅极551、所述源极522和所述漏极523的表面分别沉积栅极接触层552、源极接触层553和漏极接触层554。
本实施例中，通过在所述栅极551的表面，沉积金属硅化物形成栅极接触层552；在对所述源极522刻蚀得到的刻蚀区域524a，沉积金属硅化物形成源极接触层553；在对所述漏极523刻蚀得到的刻蚀区域524b，沉积金属硅化物形成漏极接触层554。
在步骤S411形成栅极接触层、源极接触层和漏极接触层之后，如图5L所示，所述方法还包括：
步骤S4111，在所述STI层、栅极接触层、源极接触层和漏极接触层之上沉积氧化物形成中间介质层56。
步骤S4112，在与所述栅极接触层、源极接触层和漏极接触层对应的位置，刻蚀所述中间介质层，形成接触孔561。
这里，通过对经过上述步骤S401至步骤S411所得到的器件的上表面沉积氧化物，以及进行氧化物表面的平坦化处理之后，在与所述栅极接触层、源极接触层和漏极接触层对应的位置，刻蚀所述中间介质层56，形成接触孔561。即通过刻蚀所述中间介质层，以漏出所述栅极之上的栅极接触层、源极之上的源极接触层、漏极之上的漏极接触层。
本申请实施例提供的半导体器件的形成方法，由于所形成的LVGOX的二预设厚度小于所述HVGOX的第一预设厚度，因此，不需要额外的加光掩模板和刻蚀工艺，方法简单可行，不用增加额外的费用；并且，S/D端采用不同的GOX(第一LVGOX和第二LVGOX)，方便对掺杂过程进行调节，从而使得所形成的半导体器件具有高的BVDS。
本申请实施例提供一种半导体器件，本实施例中，所述半导体器件可以为金属-氧化物-半导体(Metal-Oxide-Semiconductor，MOS)场效应晶体管，例如PMOS晶体管。
图6为本申请实施例所提供的半导体器件的结构示意图，如图6所示，所述半导体器件包括：
预设衬底61；
通过刻蚀沉积在所述预设衬底之上的介质层和绝缘层，形成的第一通道，在所述第一通道内形成的具有第一预设厚度的HVGOX 62；
在与刻蚀掉所述绝缘层的位置对应的区域，所形成的具有第二预设厚度的LVGOX63；
在所述HVGOX 62之上所形成的栅极64，在所述LVGOX 63之下分别形成的源极65和漏极66。
这里，预设衬底61的材料可以选择Si、SiGe、SiC、Al2O3、AlN、ZnO、Ga2O3、LiAlO2等中的一种。由于Si衬底价格低廉，且易于掺杂，同时易于发生反应生成异质的隔离层，因此本实施例中可以选择Si作为预设衬底61。
HVGOX 62，可以采用CVD形成于所述第一通道内。所述HVGOX 62为氧化物层。所述HVGOX 62的高度(即厚度)为第一预设厚度，所述第一预设厚度小于或者等于所述第一通道自上表面至下表面之间的长度，也就是说，在所述第一通道内所沉积的所述HVGOX 62的上表面可以与所述第一通道的上表面位于同一表面，也可以与位于所述第一通道的上表面之下，可以根据实际需要进行选择，本实施例对此不作具体限定。
LVGOX 63，位于刻蚀掉剩余绝缘层的位置对应的区域，也就是说，所述LVGOX 63位于所述HVGOX 62的两侧，而不与所述HVGOX 62有上下重叠的部分。所述LVGOX 63为氧化物。
栅极64，是通过在所述HVGOX 62之上沉积多晶硅层，并对多晶硅层进行刻蚀所形成的。
源极65，是通过对所述LVGOX 63之下的预设衬底61进行离子掺杂所形成。
漏极66，也是通过对所述LVGOX 63之下的预设衬底61进行离子掺杂所形成。其中，源极65与漏极66分别位于栅极64的两侧。
本申请实施例所提供的半导体器件，由于所述LVGOX的第二预设厚度小于所述HVGOX的第一预设厚度，因此，可以不用再多一个关于减薄UHV器件S/D上氧化层的厚度的步骤，即不需要额外的加光掩模板和刻蚀工艺；并进一步可以避免产生PID，从而出现漏电和可靠性的问题。
本申请实施例提供一种半导体器件，本实施例中，所述半导体器件可以为MOS管，例如PMOS晶体管。
图7A为本申请实施例所提供的半导体器件的布局图，如图7A所示，半导体器件的栅极700位于HVGOX 701之上，在所述HVGOX 701的两侧，分别分布有LVGOX 702，使得S/D区域被LVGOX形成的掩模覆盖。也就是说，本实施例的半导体器件，将传统UHV器件结构进行更改，让S/D区域形成LVGOX，从而氧化层厚度就没有UHV器件那么厚，从而可以使得NiSi工艺变得简单。
图7B本申请实施例所提供的半导体器件的结构示意图，如图7B所示，所述半导体器件包括：
预设衬底71；
对所述预设衬底71进行第一离子掺杂，所形成的掺杂区711；
通过刻蚀沉积在所述预设衬底之上的介质层和绝缘层，形成的第一通道，在所述第一通道内形成的具有第一预设厚度的HVGOX 72；
在所述介质层的侧壁，沿所述第一通道的延伸方向所形成的STI层73；
在与刻蚀掉所述绝缘层的位置对应的区域，所形成的具有第二预设厚度的LVGOX74；
在所述HVGOX 72之上沉积多晶硅层，通过所述多晶硅层所形成的栅极75；
在所述LVGOX 74之下分别形成的源极76和漏极77。
在所述栅极75、所述源极76和所述漏极77的表面，分别沉积形成的栅极接触层751、源极接触层761和漏极接触层771；
在所述STI层73、栅极接触层751、源极接触层761和漏极接触层771之上沉积氧化物，所形成的中间介质层78；
在与所述栅极接触层751、源极接触层761和漏极接触层771对应的位置，刻蚀所述中间介质层78，所形成的接触孔781。
这里，预设衬底71，的材料可以选择Si、SiGe、SiC、Al2O3、AlN、ZnO、Ga2O3、LiAlO2等中的一种。由于Si衬底价格低廉，且易于掺杂，同时易于发生反应生成异质的隔离层，因此本实施例中可以选择Si作为预设衬底71。
掺杂区711，为对所述预设衬底71进行第一离子掺杂，通过阱区离子注入，所形成的。其中，所述第一掺杂离子包括C和Ge中的至少一种；所述第一离子掺杂可以采用离子注入技术或者扩散工艺实现，通过调整离子注入或者扩散工艺的工艺参数，可以实现对所述掺杂区711厚度以及所述掺杂区711内掺杂离子浓度的调节。
HVGOX 72，可以采用CVD形成于所述第一通道内。所述HVGOX 72为氧化物层。所述HVGOX 72的高度(即厚度)为第一预设厚度，所述第一预设厚度小于或者等于所述第一通道自上表面至下表面之间的长度，也就是说，在所述第一通道内所沉积的所述HVGOX 72的上表面可以与所述第一通道的上表面位于同一表面，也可以与位于所述第一通道的上表面之下，可以根据实际需要进行选择，本实施例对此不作具体限定。
STI层73，位于所述预设衬底71和介质层的两侧壁，所述STI层73的生长方向与所述第一通道的延伸方向平行，即，所述STI层73沿着垂直于所述预设衬底71的上表面的方向生成，且位于所述半导体器件的两个侧边以形成隔离。
LVGOX 74，位于刻蚀掉剩余绝缘层的位置对应的区域，所述LVGOX 74的厚度小于所述HVGOX 72的厚度。本实施例中，形成LVGOX 74是通过位于所述第二通道的底部，且位于所述STI层73与所述HVGOX 72之间的所述介质层的位置形成所述LVGOX 74。也就是说，在生长所述LVGOX 74时，是先将所述STI层73与所述HVGOX 72之间的所述介质层去除，在去除介质层之后，在对应位置生长所述LVGOX 74。由于剩余绝缘层包括分别位于HVGOX 72两侧的两部分区域，因此，在刻蚀掉绝缘层之后，在HVGOX 72的两侧形成有两个第二通道，那么在这两个第二通道的底部对应的区域形成两个LVGOX 74，且这两个LVGOX 74均与所述HVGOX72的侧壁连接。
栅极75，为在HVGOX 72之上沉积多晶硅层之后，对所述多晶硅层进行刻蚀形成栅极75。
源极76，位于所述栅极的第一端，是通过对位于第一LVGOX之下的所述掺杂区的第一区域，以及位于第二LVGOX之下的所述掺杂区的第二区域进行LDD掺杂，形成轻掺杂区之后，对该轻掺杂区进行第二离子掺杂所形成。
漏极77，位于所述栅极的第二端，是通过对位于第二LVGOX之下的所述掺杂区的第二区域，经过LDD掺杂后形成的轻掺杂区，进行第二离子掺杂所形成的。
栅极接触层751、源极接触层761和漏极接触层771，是通过在所述栅极的表面，沉积金属硅化物形成栅极接触层；在对所述源极刻蚀得到的刻蚀区域，沉积金属硅化物形成源极接触层；在对所述漏极刻蚀得到的刻蚀区域，沉积金属硅化物形成漏极接触层。
中间介质层78，为在所述STI层、栅极接触层、源极接触层和漏极接触层之上沉积的氧化物层。
接触孔781，为在与所述栅极接触层、源极接触层和漏极接触层对应的位置，刻蚀所述中间介质层所形成。通过刻蚀所述中间介质层，从而实现通过所述接触孔781漏出所述栅极之上的栅极接触层、源极之上的源极接触层、漏极之上的漏极接触层。
本申请实施例所提供的半导体器件，由于所形成的LVGOX的二预设厚度小于所述HVGOX的第一预设厚度，因此，不需要额外的加光掩模板和刻蚀工艺，方法简单可行，不用增加额外的费用；并且，S/D端采用不同的GOX(第一LVGOX和第二LVGOX)，方便对掺杂过程进行调节，从而使得所形成的半导体器件具有高的BVDS。
本领域内的技术人员应明白，本申请实施例的半导体器件及其形成方法的其他构成以及作用，对于本领域的技术人员而言都是已知的，为了减少冗余，本申请实施例不做赘述。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”“具体示例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同限定。
Claims (10)
1.一种半导体器件的形成方法，其特征在于，所述方法包括：通过刻蚀在预设衬底上沉积的介质层和绝缘层，形成第一通道；
在所述第一通道内形成具有第一预设厚度的高压栅氧化层，所述高压栅氧化层包括相对的第一端和第二端；
刻蚀掉所述绝缘层；
在与刻蚀掉所述绝缘层的位置对应的区域，形成具有第二预设厚度的低压栅氧化层，其中，所述第二预设厚度小于所述第一预设厚度，所述低压栅氧化层包括靠近所述高压栅氧化层的第一端的第一低压栅氧化层，以及靠近所述高压栅氧化层的第二端的第二低压栅氧化层，所述第一低压栅氧化层和所述第二低压栅氧化层的成分不同；
在所述高压栅氧化层之上形成栅极，在所述第一低压栅氧化层和所述第二低压栅氧化层之下分别形成源极和漏极。
2.根据权利要求1所述的方法，其特征在于，在刻蚀掉所述绝缘层之前，所述方法还包括：
在所述介质层的侧壁，沿所述第一通道的延伸方向形成浅沟道隔离层；
在所述浅沟道隔离层与所述高压栅氧化层之间形成第二通道。
3.根据权利要求2所述的方法，其特征在于，所述在与刻蚀掉所述绝缘层的位置对应的区域，形成具有第二预设厚度的低压栅氧化层，包括：
通过位于所述第二通道的底部，且位于所述浅沟道隔离层与所述高压栅氧化层之间的所述预设衬底上形成所述低压栅氧化层。
4.根据权利要求1所述的方法，其特征在于，所述在所述高压栅氧化层之上形成栅极，包括：
在所述高压栅氧化层之上沉积多晶硅层，通过对所述多晶硅层进行刻蚀，形成所述栅极；其中，所述多晶硅层的横截面面积小于或者等于所述高压栅氧化层的横截面面积。
5.根据权利要求1所述的方法，其特征在于，所述方法还包括：对所述预设衬底进行第一离子掺杂，形成掺杂区；
对应地，所述在所述第一低压栅氧化层和所述第二低压栅氧化层之下分别形成源极和漏极，包括：
对位于所述第一低压栅氧化层之下的所述掺杂区的第一区域，进行第二离子掺杂，形成所述源极；
对位于所述第二低压栅氧化层之下的所述掺杂区的第二区域，进行第二离子掺杂，形成所述漏极。
6.根据权利要求1所述的方法，其特征在于，在所述高压栅氧化层之上形成栅极，在所述第一低压栅氧化层和所述第二低压栅氧化层之下分别形成源极和漏极之后，所述方法还包括：
刻蚀所述源极和所述漏极之上的所述第一低压栅氧化层和所述第二低压栅氧化层；
在所述栅极、所述源极和所述漏极的表面分别沉积栅极接触层、源极接触层和漏极接触层。
7.一种半导体器件，其特征在于，所述半导体器件包括：
预设衬底；
通过刻蚀沉积在所述预设衬底之上的介质层和绝缘层，形成的第一通道，在所述第一通道内形成的具有第一预设厚度的高压栅氧化层；
在与刻蚀掉所述绝缘层的位置对应的区域，所形成的具有第二预设厚度的低压栅氧化层，其中，所述第二预设厚度小于所述第一预设厚度，所述低压栅氧化层包括靠近所述高压栅氧化层的第一端的第一低压栅氧化层，以及靠近所述高压栅氧化层的第二端的第二低压栅氧化层，所述第一低压栅氧化层和所述第二低压栅氧化层的成分不同；
在所述高压栅氧化层之上所形成的栅极，在所述第一低压栅氧化层和所述第二低压栅氧化层之下分别形成的源极和漏极。
8.根据权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括：
在所述介质层的侧壁，沿所述第一通道的延伸方向所形成的浅沟道隔离层；
在所述浅沟道隔离层与所述高压栅氧化层之间所形成的第二通道。
9.根据权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括：
对所述预设衬底进行第一离子掺杂，所形成的掺杂区；
对应地，所述源极，为对位于所述第一低压栅氧化层之下的所述掺杂区的第一区域，进行第二离子掺杂所得到的；
所述漏极，为对位于所述第二低压栅氧化层之下的所述掺杂区的第二区域，进行第二离子掺杂所得到的。
10.根据权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括：在所述栅极、所述源极和所述漏极的表面，分别沉积形成的栅极接触层、源极接触层和漏极接触层。
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Citations (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139327A (ja) * | 1994-09-13 | 1996-05-31 | Toshiba Corp | 半導体装置 |
| KR100632655B1 (ko) * | 2005-05-11 | 2006-10-12 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자 및 이의 제조방법 |
| CN101071824A (zh) * | 2006-05-09 | 2007-11-14 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法、与其所使用的图罩 |
| CN101320692A (zh) * | 2007-06-08 | 2008-12-10 | 联华电子股份有限公司 | 制作高压金氧半导体元件的方法 |
| CN102044492A (zh) * | 2009-10-21 | 2011-05-04 | 中芯国际集成电路制造(上海)有限公司 | 用于制造半导体器件的方法 |
| US8115253B2 (en) * | 2009-09-10 | 2012-02-14 | United Microelectronics Corp. | Ultra high voltage MOS transistor device |
| US8652907B2 (en) * | 2011-03-24 | 2014-02-18 | Spansion Llc | Integrating transistors with different poly-silicon heights on the same die |
| CN103811402A (zh) * | 2012-11-15 | 2014-05-21 | 上海华虹宏力半导体制造有限公司 | 一种超高压bcd工艺的隔离结构制作工艺方法 |
| CN104253107A (zh) * | 2013-06-28 | 2014-12-31 | 台湾积体电路制造股份有限公司 | 具有自保护熔丝的半导体器件及其制造方法 |
| CN104810370A (zh) * | 2014-01-26 | 2015-07-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN106030818A (zh) * | 2014-03-27 | 2016-10-12 | 英特尔公司 | 用于基于鳍状物的nmos晶体管的高移动性应变沟道 |
| CN106024632A (zh) * | 2016-05-24 | 2016-10-12 | 西安电子科技大学 | 带隙改性Ge PMOS器件及其制备方法 |
| CN106033744A (zh) * | 2015-03-09 | 2016-10-19 | 无锡华润上华半导体有限公司 | 半导体器件的制备方法 |
| CN106298504A (zh) * | 2015-06-26 | 2017-01-04 | 中芯国际集成电路制造(上海)有限公司 | 减薄栅极氧化层的方法及mos器件的制作方法 |
| CN106298657A (zh) * | 2016-11-17 | 2017-01-04 | 上海华力微电子有限公司 | Pmos器件及其集成工艺方法 |
| CN106960817A (zh) * | 2016-01-12 | 2017-07-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件以及制备方法、电子装置 |
| CN107369648A (zh) * | 2017-08-31 | 2017-11-21 | 长江存储科技有限责任公司 | 一种双栅氧化层制造方法 |
| CN107564901A (zh) * | 2016-06-30 | 2018-01-09 | 中芯国际集成电路制造（天津）有限公司 | 具有 esd 保护功能的 ldmos 器件及其版图 |
| CN108122772A (zh) * | 2016-11-29 | 2018-06-05 | 台湾积体电路制造股份有限公司 | 制造半导体器件的方法和半导体器件 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6284609B1 (en) * | 1999-11-22 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Method to fabricate a MOSFET using selective epitaxial growth to form lightly doped source/drain regions |
| KR100451038B1 (ko) * | 2000-12-13 | 2004-10-02 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| US8329545B1 (en) * | 2008-12-30 | 2012-12-11 | Micron Technology, Inc. | Method of fabricating a charge trap NAND flash memory |
| US8383473B1 (en) * | 2012-04-12 | 2013-02-26 | Globalfoundries Inc. | Methods of forming replacement gate structures for semiconductor devices |
| US10276677B2 (en) * | 2016-11-28 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure and method for forming the same |
| US10014206B1 (en) * | 2016-12-15 | 2018-07-03 | Texas Instruments Incorporated | Trench isolated IC with transistors having locos gate dielectric |
| CN106876465A (zh) * | 2017-01-04 | 2017-06-20 | 上海华虹宏力半导体制造有限公司 | Mos器件的栅氧化层结构及工艺方法 |
-
2018
- 2018-11-22 CN CN201811400962.0A patent/CN109671779B/zh active Active
Patent Citations (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139327A (ja) * | 1994-09-13 | 1996-05-31 | Toshiba Corp | 半導体装置 |
| KR100632655B1 (ko) * | 2005-05-11 | 2006-10-12 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자 및 이의 제조방법 |
| CN101071824A (zh) * | 2006-05-09 | 2007-11-14 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法、与其所使用的图罩 |
| CN101320692A (zh) * | 2007-06-08 | 2008-12-10 | 联华电子股份有限公司 | 制作高压金氧半导体元件的方法 |
| US8115253B2 (en) * | 2009-09-10 | 2012-02-14 | United Microelectronics Corp. | Ultra high voltage MOS transistor device |
| CN102044492A (zh) * | 2009-10-21 | 2011-05-04 | 中芯国际集成电路制造(上海)有限公司 | 用于制造半导体器件的方法 |
| US8652907B2 (en) * | 2011-03-24 | 2014-02-18 | Spansion Llc | Integrating transistors with different poly-silicon heights on the same die |
| CN103811402A (zh) * | 2012-11-15 | 2014-05-21 | 上海华虹宏力半导体制造有限公司 | 一种超高压bcd工艺的隔离结构制作工艺方法 |
| CN104253107A (zh) * | 2013-06-28 | 2014-12-31 | 台湾积体电路制造股份有限公司 | 具有自保护熔丝的半导体器件及其制造方法 |
| CN104810370A (zh) * | 2014-01-26 | 2015-07-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN106030818A (zh) * | 2014-03-27 | 2016-10-12 | 英特尔公司 | 用于基于鳍状物的nmos晶体管的高移动性应变沟道 |
| CN106033744A (zh) * | 2015-03-09 | 2016-10-19 | 无锡华润上华半导体有限公司 | 半导体器件的制备方法 |
| CN106298504A (zh) * | 2015-06-26 | 2017-01-04 | 中芯国际集成电路制造(上海)有限公司 | 减薄栅极氧化层的方法及mos器件的制作方法 |
| CN106960817A (zh) * | 2016-01-12 | 2017-07-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件以及制备方法、电子装置 |
| CN106024632A (zh) * | 2016-05-24 | 2016-10-12 | 西安电子科技大学 | 带隙改性Ge PMOS器件及其制备方法 |
| CN107564901A (zh) * | 2016-06-30 | 2018-01-09 | 中芯国际集成电路制造（天津）有限公司 | 具有 esd 保护功能的 ldmos 器件及其版图 |
| CN106298657A (zh) * | 2016-11-17 | 2017-01-04 | 上海华力微电子有限公司 | Pmos器件及其集成工艺方法 |
| CN108122772A (zh) * | 2016-11-29 | 2018-06-05 | 台湾积体电路制造股份有限公司 | 制造半导体器件的方法和半导体器件 |
| CN107369648A (zh) * | 2017-08-31 | 2017-11-21 | 长江存储科技有限责任公司 | 一种双栅氧化层制造方法 |
Non-Patent Citations (2)
| Title |
|---|
| Excellent performance for water purification achieved by activated porous boron nitride nanosheets;Li, Jie；Jin, Peng；Dai, Wei；and etal.;《MATERIALS CHEMISTRY AND PHYSICS》;20170801;186-193 * |
| 基于子能带间跃迁的AlGaN/GaN基多量子阱ISBT红外探测研究;田武;《中国博士学位论文全文数据库 信息科技辑》;20160616;13-86 * |
Also Published As
| Publication number | Publication date |
|---|---|
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