CN104810370A - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件，第一晶体管的第一源极连接端子和第一漏极连接端子与第二晶体管的控制栅的材料相同，因此可以在同一工艺中制备，从而可以简化工艺，减小该半导体器件的尺寸。本发明的半导体器件的制造方法，在形成第二晶体管的控制栅的同时形成第一晶体管的第一源极连接端子和第一漏极连接端子，可以简化工艺，并在一定程度上减小该半导体器件的尺寸。本发明的电子装置，使用了上述半导体器件，同样具有上述优点。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
在半导体技术领域中，ETOX（EPROM隧道氧化层；EPROMTunnel Oxide）结构在具备存储结构的半导体器件中得到了比较广泛的应用。传统的ETOX结构，往往需要高的写入和擦除电压，而半浮栅（Semi floating gate）ETOX，则可以使用低的写入和擦除电压，并具有较快的速度。
半导体浮栅ETOX结构，通常具有如下优势：具有与DRAM相近的速度但具有低的刷新速率（即，长的保持时间）；具有比SRAM更小的位单元（bit cell）。因此，半导体浮栅ETOX结构的存储器得到了广泛的应用，例如，可以用于在LCD驱动芯片片上系统（SOC）中代替视频缓冲模块中的SRAM。
然而，人们对半导体器件尺寸减小的需求在不断继续，如何减小包括半导体浮栅ETOX结构的半导体器件的尺寸，成为了现有技术中亟待解决的一个技术问题。
发明内容
针对现有技术的不足，本发明提出一种新的半导体器件以及该半导体器件的制造方法和使用该半导体器件的电子装置，该半导体器件包括第一晶体管和具有半导体浮栅ETOX结构的第二晶体管，通过使用与第二晶体管的控制栅相同的材料制备第一晶体管的源极连接端子和漏极的连接端子，可以减小该半导体器件的尺寸。
本发明实施例一提供一种半导体器件，包括半导体衬底以及位于所述半导体衬底上的至少一个第一晶体管和至少一个第二晶体管；其中，
所述第一晶体管包括：位于所述半导体衬底上的第一栅极介电层以及位于所述第一栅极介电层之上的第一栅极，位于所述半导体衬底内并位于所述第一栅极两侧的第一源极和第一漏极，位于所述第一源极之上的第一源极连接端子以及位于所述第一漏极之上的第一漏极连接端子；
所述第二晶体管包括：位于所述半导体衬底上的第二栅极介电层，位于所述第二栅极介电层之上的浮栅，位于所述浮栅之上并与所述第二栅极介电层的一部分相邻接的控制栅，位于所述浮栅与所述控制栅之间将所述浮栅与所述控制栅隔离的第一绝缘层，位于所述半导体衬底内且位于所述浮栅两侧的第二源极和第二漏极，位于所述半导体衬底内且位于所述第二栅极介电层下方的局部掺杂子区；其中，所述浮栅通过所述第二栅极介电层上的开口与所述局部掺杂子区相接触；
其中，所述第一源极连接端子和所述第一漏极连接端子与所述控制栅的材料相同。
可选地，所述第二源极和所述第二漏极为N型掺杂，所述局部掺杂子区为P型掺杂，所述浮栅为P型掺杂。
可选地，所述第二晶体管还包括位于所述半导体衬底内且位于所述第二漏极与所述局部掺杂子区下方的第二漏极延伸区。
可选地，所述第一栅极介电层与所述第二栅极介电层的材料相同。
可选地，所述第一栅极与所述浮栅的材料相同。
可选地，所述第一栅极与所述浮栅的材料为多晶硅。
可选地，所述控制栅的材料为多晶硅。
可选地，所述第一源极和所述第一漏极为N型掺杂。
可选地，所述第一晶体管还包括位于所述第一栅极介电层以及第一栅极两侧的偏移侧壁，其中所述偏移侧壁与所述第一绝缘层的材料相同。
本发明实施例二提供一种半导体器件的制造方法，所述方法包括：
步骤S101：提供半导体衬底，在所述半导体衬底上形成第一栅极介电层和第二栅极介电层；
步骤S102：对所述第二栅极介电层进行刻蚀以在所述第二栅极介电层上形成开口，并通过所述开口进行离子注入以在所述半导体衬底内形成局部掺杂子区；
步骤S103：沉积第一多晶硅层并进行图形化以形成位于所述第一栅极介电层之上的第一栅极与位于所述第二栅极介电层之上的浮栅，其中所述浮栅通过所述开口与所述局部掺杂子区相接触；
步骤S104：沉积绝缘材料层并进行图形化，以形成覆盖所述浮栅的顶面与至少一个侧壁的第一绝缘层；
步骤S105：在所述半导体衬底位于所述第一栅极两侧的区域内形成第一源极和第一漏极，在所述半导体衬底位于所述浮栅两侧的区域内形成第二源极和第二漏极；
步骤S106：沉积第二多晶硅层并进行图形化，以形成位于所述第一绝缘层之上的控制栅、位于所述第一源极之上的第一源极连接端子以及位于所述第一漏极之上的第一漏极连接端子。
可选地，所述步骤S101包括：
在所述半导体衬底上沉积栅极介电材料层；
对该栅极介电材料层进行图形化，以形成第一栅极介电层和第二栅极介电层。
可选地，在所述步骤S102中，所述离子注入所注入的离子为P型。
可选地，在所述步骤S104中，在对所述绝缘材料层进行图形化的过程中，还形成位于所述第一栅极两侧的偏移侧壁。
可选地，在所述步骤S105中，形成所述第一源极和所述第一漏极、以及所述第二源极和所述第二漏极的方法为离子注入，并且，所注入的离子为N型。
本发明实施例三提供一种电子装置，所述电子装置包括如上所述的半导体器件。
本发明的半导体器件，第一晶体管的第一源极连接端子和第一漏极连接端子与第二晶体管的控制栅的材料相同，因此可以在同一工艺中制备，从而可以简化工艺，减小该半导体器件的尺寸。本发明的半导体器件的制造方法，在形成第二晶体管的控制栅的同时形成第一晶体管的第一源极连接端子和第一漏极连接端子，可以简化工艺，并在一定程度上减小该半导体器件的尺寸。本发明的电子装置，使用了上述半导体器件，同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为本发明实施例一的一种半导体器件的结构的示意性剖视图；
图2A至2E为本发明实施例二的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；
图3为本发明实施例二的一种半导体器件的制造方法的一种示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明的半导体器件，包括半导体浮栅ETOX结构，相对于SRAM具有更小的单元尺寸和更低的功耗。该半导体器件，可以为各种单芯片SOC。
下面，参照图1来描述本实施例的半导体器件的结构。如图1所示，本实施例的半导体器件，包括半导体衬底100以及位于半导体衬底100上的至少一个第一晶体管11和至少一个第二晶体管22。
其中，第一晶体管11包括：位于半导体衬底100上的第一栅极介电层101与位于第一栅极介电层101之上的第一栅极（也可称作开关栅极）102，位于半导体衬底100内且位于第一栅极102两侧的第一源极1041和第一漏极1042，位于第一源极1041之上的第一源极连接端子1051和位于第一漏极1042之上的第一漏极连接端子1052。
其中，第二晶体管22包括：位于半导体衬底100上的第二栅极介电层201、位于第二栅极介电层201之上的浮栅（floating gate）202、位于浮栅202之上且与第二栅极介电层201的一部分相邻接的控制栅（control gate）205、位于浮栅202与控制栅205之间将浮栅202与控制栅205所隔离的第一绝缘层203、以及位于半导体衬底100内且位于浮栅202两侧的第二源极2041和第二漏极2042；还包括位于半导体衬底100内并位于第二栅极介电层201下方的局部掺杂子区2001，并且，所述浮栅202通过所述第二栅极介电层201上的开口与所述局部掺杂子区2001相接触。其中，浮栅202的材料为半导体。示例性地，第二源极2041和第二漏极2042为N型掺杂，局部掺杂子区2001为P型掺杂，浮栅202为P型掺杂。此外，第二晶体管22还可以包括位于半导体衬底100内且位于第二漏极2042与局部掺杂子区2001下方的第二漏极延伸区2002，也就是说，局部掺杂子区2001位于第二漏极2042所在的区域内。通过设置第二漏极延伸区2002，可以相对于现有技术提高沟道的导通率。
需要说明的是，位于第一源极1041和第一漏极1042之间的为第一P掺杂沟道1001，位于第二源极2041和第二漏极2042之间的为第二P掺杂沟道2003。第一晶体管11还可以包括栅极侧壁、栅极偏移侧壁以及其他组件，第二晶体管22也可以包括其他组件，在此并不进行限定。本实施例的半导体器件还可以包括浅沟槽隔离、阱区的结构，在此并不进行限定。
在本实施例中，第一晶体管11的第一栅极102与第二晶体管22的浮栅202采用相同的材料（例如多晶硅）制备。第一晶体管11的第一源极连接端子1051和第一漏极连接端子1052与第二晶体管的控制栅205采用相同的材料制备。由于材料相同，第一栅极102与浮栅202可以在同一工艺中制备，第一源极连接端子1051、第一漏极连接端子1052与第二晶体管的控制栅205可以在同一工艺中制备。采用这一设计，第一源极连接端子1051、第一漏极连接端子1052不需额外单独制备，显然可以简化工艺，并在一定程度上减小该半导体器件的尺寸。
可选地，所述第一栅极介电层101与所述第二栅极介电层201的材料相同，二者可以在同一工艺中制备。
可选地，所述第一栅极102与所述浮栅202的材料相同。示例性地，所述第一栅极102与所述浮栅202的材料为多晶硅。
其中，所述控制栅205的材料可以为多晶硅或其他合适的材料。所述第一源极1041和所述第一漏极1042可以为N型掺杂。
可选地，所述第一晶体管11还可以包括位于所述第一栅极介电层以及第一栅极的两侧的偏移侧壁，其中，所述偏移侧壁的材料与所述第一绝缘层203的材料相同，二者可以在同一工艺中制备。
显然，在本实施例中，第二晶体管为采用半导体浮栅ETOX结构的晶体管。由于控制栅205与第二栅极介电层201、浮栅202的不同于现有技术的位置关系，可以提高读写速率。
本发明的半导体器件，第一晶体管的第一源极连接端子和第一漏极连接端子与第二晶体管的控制栅的材料相同，因此可以在同一工艺中制备，从而可以简化工艺，减小该半导体器件的尺寸。
实施例二
下面，参照图2A-图2E以及图3来描述本发明实施例的一种半导体器件的制造方法的详细步骤。其中，图2A至2E为本发明实施例的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；图3为本发明实施例的一种半导体器件的制造方法的一种示意性流程图。
本实施例的一种半导体器件的制造方法，用于制造实施例一所述的半导体器件，主要包括如下步骤：
步骤A1：提供半导体衬底100，在半导体衬底100上形成第一栅极介电层101和第二栅极介电层201。
示例性地，形成第一栅极介电层101和第二栅极介电层201的方法为：在半导体衬底100上沉积栅极介电材料层；对该栅极介电材料层进行图形化，同时形成第一栅极介电层101和第二栅极介电层201。
其中，半导体衬底100还可以包括位于第二栅极介电层201下方的第二漏极延伸区2002。其中，第二漏极延伸区2002为N型掺杂区。此外，半导体衬底100还可以包括浅沟槽隔离、阱区等，在此并不进行限定。
需要解释的是，在本实施例中，第一栅极介电层101为第一晶体管的栅极介电层，第二栅极介电层201为采用半导体浮栅ETOX结构的第二晶体管的栅极介电层。并且，后续形成的第一源极、第一漏极等与第一晶体管相对应，后续形成的第二源极、第二漏极、控制栅等与第二晶体管相对应。
步骤A2：对第二栅极介电层201进行刻蚀以在所述第二栅极介电层201上形成开口，并通过所述开口进行离子注入以在所述半导体衬底100内形成局部掺杂子区2001。
示例性地，进行离子注入所注入的离子为P型离子，即，局部掺杂子区2001为P型掺杂。
经过步骤A1和A2，形成的图形如图2A所示。
步骤A3：沉积第一多晶硅层并进行图形化，以形成位于第一栅极介电层101之上的第一栅极102与位于第二栅极介电层201之上的浮栅202，其中，浮栅202通过所述第二栅极介电层201上的所述开口与所述局部掺杂子区2001相接触，如图2B所示。
其中，所述第二栅极介电层201的一部分未被所述浮栅202所覆盖，如图2B所示。
步骤A4：沉积覆盖第一栅极102与浮栅202的绝缘材料层并进行图形化，以形成覆盖浮栅202的顶面与至少一个侧壁的第一绝缘层203，如图2C所示。
在本步骤中，还可以在对绝缘材料层进行图形化的过程中，同时形成位于第一栅极102两侧的偏移侧壁。并且，在形成第一绝缘层203之后，还可以形成位于第一栅极102两侧的第一侧壁以及位于浮栅两侧的第二侧壁。
步骤A5：在半导体衬底100的位于第一栅极102两侧的区域内形成第一源极1041和第一漏极1042，在半导体衬底100的位于浮栅202两侧的区域内形成第二源极2041和第二漏极2042，如图2D所示。
其中，形成第一源极1041和第一漏极1042以及第二源极2041和第二漏极2042的方法，可以为离子注入法或其他合适的方法。示例性地，第一源极1041和第一漏极1042以及第二源极2041和第二漏极2042均为N型掺杂。
步骤A6：沉积第二多晶硅层并进行图形化，以形成位于第一绝缘层203之上的控制栅205、位于第一源极1041之上的第一源极连接端子1051和位于第一漏极1042之上的第一漏极连接端子1052，如图2E所示。
其中，将第一源极连接端子1051、第一漏极连接端子1052与控制栅205在同一工艺中形成，与现有技术中的额外单独制备第一源极连接端子1051以及第一漏极连接端子1052的技术方案相比，不仅可以简化工艺，而且可以在一定程度上减小该半导体器件的尺寸。
至此，完成了本实施例的一种半导体器件的制造方法的关键步骤的介绍，后续可以参照现有技术中的各种方法来实现整个半导体器件的制造，此处不再赘述。
本实施例的半导体器件的制造方法，在形成第二晶体管的控制栅205的同时形成第一晶体管的第一源极连接端子1051和第一漏极连接端子1052，可以简化工艺，并在一定程度上减小该半导体器件的尺寸。
图3示出了本发明实施例提出的一种半导体器件的制造方法的一种示意性流程图，用于简要示出该制造方法的典型流程。具体包括：
步骤S101：提供半导体衬底，在所述半导体衬底上形成第一栅极介电层和第二栅极介电层；
步骤S102：对所述第二栅极介电层进行刻蚀以在所述第二栅极介电层上形成开口，并通过所述开口进行离子注入以在所述半导体衬底内形成局部掺杂子区；
步骤S103：沉积第一多晶硅层并进行图形化以形成位于所述第一栅极介电层之上的第一栅极与位于所述第二栅极介电层之上的浮栅，其中所述浮栅通过所述开口与所述局部掺杂子区相接触；
步骤S104：沉积绝缘材料层并进行图形化以形成覆盖所述浮栅的顶面与至少一个侧壁的第一绝缘层；
步骤S105：在所述半导体衬底位于所述第一栅两侧的区域内形成第一源极和第一漏极，在所述半导体衬底位于所述浮栅两侧的区域内形成第二源极和第二漏极；
步骤S106：沉积第二多晶硅层并进行图形化以形成位于所述第一绝缘层之上的控制栅、位于所述第一源极之上的第一源极连接端子以及位于所述第一漏极之上的第一漏极连接端子。
实施例三
本发明实施例提供一种电子装置，其包括：实施例一所述的半导体器件，或根据实施例二所述的半导体器件的制造方法制造的半导体器件。
由于使用的半导体器件具有可以简化工艺、减小器件尺寸等优点，因此该电子装置同样具有上述优点。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (15)

1.一种半导体器件，其特征在于，包括半导体衬底以及位于所述半导体衬底上的至少一个第一晶体管和至少一个第二晶体管；其中，
所述第一晶体管包括：位于所述半导体衬底上的第一栅极介电层以及位于所述第一栅极介电层之上的第一栅极，位于所述半导体衬底内并位于所述第一栅极两侧的第一源极和第一漏极，位于所述第一源极之上的第一源极连接端子以及位于所述第一漏极之上的第一漏极连接端子；
所述第二晶体管包括：位于所述半导体衬底上的第二栅极介电层，位于所述第二栅极介电层之上的浮栅，位于所述浮栅之上并与所述第二栅极介电层的一部分相邻接的控制栅，位于所述浮栅与所述控制栅之间将所述浮栅与所述控制栅隔离的第一绝缘层，位于所述半导体衬底内且位于所述浮栅两侧的第二源极和第二漏极，位于所述半导体衬底内且位于所述第二栅极介电层下方的局部掺杂子区；其中，所述浮栅通过所述第二栅极介电层上的开口与所述局部掺杂子区相接触；
其中，所述第一源极连接端子和所述第一漏极连接端子与所述控制栅的材料相同。
2.如权利要求1所述的半导体器件，其特征在于，所述第二源极和所述第二漏极为N型掺杂，所述局部掺杂子区为P型掺杂，所述浮栅为P型掺杂。
3.如权利要求1所述的半导体器件，其特征在于，所述第二晶体管还包括位于所述半导体衬底内且位于所述第二漏极与所述局部掺杂子区下方的第二漏极延伸区。
4.如权利要求1所述的半导体器件，其特征在于，所述第一栅极介电层与所述第二栅极介电层的材料相同。
5.如权利要求1所述的半导体器件，其特征在于，所述第一栅极与所述浮栅的材料相同。
6.如权利要求5所述的半导体器件，其特征在于，所述第一栅极与所述浮栅的材料为多晶硅。
7.如权利要求1所述的半导体器件，其特征在于，所述控制栅的材料为多晶硅。
8.如权利要求1所述的半导体器件，其特征在于，所述第一源极和所述第一漏极为N型掺杂。
9.如权利要求1所述的半导体器件，其特征在于，所述第一晶体管还包括位于所述第一栅极介电层以及第一栅极的两侧的偏移侧壁，其中所述偏移侧壁与所述第一绝缘层的材料相同。
10.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供半导体衬底，在所述半导体衬底上形成第一栅极介电层和第二栅极介电层；
步骤S102：对所述第二栅极介电层进行刻蚀以在所述第二栅极介电层上形成开口，并通过所述开口进行离子注入以在所述半导体衬底内形成局部掺杂子区；
步骤S103：沉积第一多晶硅层并进行图形化以形成位于所述第一栅极介电层之上的第一栅极与位于所述第二栅极介电层之上的浮栅，其中所述浮栅通过所述开口与所述局部掺杂子区相接触；
步骤S104：沉积绝缘材料层并进行图形化以形成覆盖所述浮栅的顶面与至少一个侧壁的第一绝缘层；
步骤S105：在所述半导体衬底位于所述第一栅极两侧的区域内形成第一源极和第一漏极，在所述半导体衬底位于所述浮栅两侧的区域内形成第二源极和第二漏极；
步骤S106：沉积第二多晶硅层并进行图形化以形成位于所述第一绝缘层之上的控制栅、位于所述第一源极之上的第一源极连接端子以及位于所述第一漏极之上的第一漏极连接端子。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，所述步骤S101包括：
在所述半导体衬底上沉积栅极介电材料层；
对该栅极介电材料层进行图形化，以形成第一栅极介电层和第二栅极介电层。
12.如权利要求10所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述离子注入所注入的离子为P型。
13.如权利要求10所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，在对所述绝缘材料层进行图形化的过程中，还形成位于所述第一栅极两侧的偏移侧壁。
14.如权利要求10所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，形成所述第一源极和所述第一漏极、以及所述第二源极和所述第二漏极的方法为离子注入，并且，所注入的离子为N型。
15.一种电子装置，其特征在于，包括权利要求1所述的半导体器件。
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